(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024129374
(43)【公開日】2024-09-27
(54)【発明の名称】コンバータ
(51)【国際特許分類】
H02M 3/28 20060101AFI20240919BHJP
【ＦＩ】
H02M3/28 H
【審査請求】有
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023038538
(22)【出願日】2023-03-13
(11)【特許番号】
(45)【特許公報発行日】2024-06-26
(71)【出願人】
【識別番号】000103976
【氏名又は名称】株式会社オリジン
(74)【代理人】
【識別番号】100119677
【弁理士】
【氏名又は名称】岡田 賢治
(74)【代理人】
【識別番号】100160495
【弁理士】
【氏名又は名称】畑 雅明
(74)【代理人】
【識別番号】100173716
【弁理士】
【氏名又は名称】田中 真理
(74)【代理人】
【識別番号】100115794
【弁理士】
【氏名又は名称】今下 勝博
(72)【発明者】
【氏名】人見 基久
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS01
5H730AS08
5H730BB27
5H730BB57
5H730DD16
5H730EE04
5H730EE05
5H730EE07
5H730EE13
5H730FG02
(57)【要約】
【課題】電力損失を増加させずに最大入力電流を増加できるコンバータを提供することを目的とする。
【解決手段】本発明に係るコンバータの制御回路３は、一方のスイッチング回路（１）の２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧の検出値が一定基準を下回った時に、一方のスイッチング回路（１）における第１レグ（１２）のスイッチング素子（Ｓ１／Ｓ２）のオンと同時に他方のスイッチング回路（２）において第２レグ（２４）の上アームもしくは下アームのスイッチング素子（Ｓ６／Ｓ５）と第１レグ（２５）の下アームもしくは上アームのスイッチング素子（Ｓ７／Ｓ８）をオンさせ、且つ他方のスイッチング回路（２）において第２レグ（２４）のスイッチング素子（Ｓ６／Ｓ５）をオフさせる前に、第１レグ（２５）のスイッチング素子（Ｓ７／Ｓ８）をオフさせる低入力スイッチング制御を行う。
【選択図】図１
【解決手段】本発明に係るコンバータの制御回路３は、一方のスイッチング回路（１）の２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧の検出値が一定基準を下回った時に、一方のスイッチング回路（１）における第１レグ（１２）のスイッチング素子（Ｓ１／Ｓ２）のオンと同時に他方のスイッチング回路（２）において第２レグ（２４）の上アームもしくは下アームのスイッチング素子（Ｓ６／Ｓ５）と第１レグ（２５）の下アームもしくは上アームのスイッチング素子（Ｓ７／Ｓ８）をオンさせ、且つ他方のスイッチング回路（２）において第２レグ（２４）のスイッチング素子（Ｓ６／Ｓ５）をオフさせる前に、第１レグ（２５）のスイッチング素子（Ｓ７／Ｓ８）をオフさせる低入力スイッチング制御を行う。
【選択図】図１
【特許請求の範囲】
【請求項1】
１次巻線と２次巻線とを有するトランスと、
逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして２つの端子との間にそれぞれ並列に接続された第１レグと第２レグと、前記第１レグもしくは第２レグの上下アームの一方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの一方のスイッチング素子に並列に接続される第１コンデンサと、前記第１レグもしくは第２レグの上下アームの他方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの他方のスイッチング素子に並列に接続される第２コンデンサとを有し、それぞれ前記トランスの前記１次巻線側及び前記トランスの前記２次巻線側に接続される２つのスイッチング回路と、
前記トランスの前記１次巻線側又は前記２次巻線側で、前記第１レグの上下アームの接続点側と前記第２レグの上下アームの接続点側との間に前記１次巻線 又は前記２次巻線を介して接続されるインダクタンス手段と、
前記スイッチング回路のスイッチング制御を行う制御回路と
を備え、
前記制御回路の前記スイッチング制御には、
ゼロボルトスイッチング制御と、エネルギー遷移スイッチング制御と、前記エネルギー遷移スイッチング制御とともに行う低入力スイッチング制御とが含まれ、
前記ゼロボルトスイッチング制御は、
一方の前記スイッチング回路に対し、前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記２つの端子側から入力される直流を交流に変換させて前記スイッチング回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子のうち、前記第１コンデンサ又は前記第２コンデンサが並列に接続された前記スイッチング素子を先にオフさせること、
前記エネルギー遷移スイッチング制御は、
他方の前記スイッチング回路の前記２つの端子間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路 の前記２つの端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路において前記組となるスイッチング素子がオン状態にある期間に前記２つの端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように他方の前記スイッチング回路の前記第２レグの前記スイッチング素子を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフする前に前記順方向に導通させていた他方の前記スイッチング回路 の前記第２レグのスイッチング素子をオフさせること、及び
前記低入力スイッチング制御は、
一方の前記スイッチング回路 の前記２つの端子間側から入力される電圧、電流又は電力の検出値が一定基準を下回った時に、一方の前記スイッチング回路における前記第１レグの前記スイッチング素子のオンと同時に他方の前記スイッチング回路において前記第２レグの上アームもしくは下アームの前記スイッチング素子と前記第１レグの下アームもしくは上アームの前記スイッチング素子をオンさせ、且つ他方の前記スイッチング回路において前記第２レグの前記スイッチング素子をオフさせる前に、前記第１レグの前記スイッチング素子をオフさせること、
を特徴とするコンバータ。
逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして２つの端子との間にそれぞれ並列に接続された第１レグと第２レグと、前記第１レグもしくは第２レグの上下アームの一方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの一方のスイッチング素子に並列に接続される第１コンデンサと、前記第１レグもしくは第２レグの上下アームの他方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの他方のスイッチング素子に並列に接続される第２コンデンサとを有し、それぞれ前記トランスの前記１次巻線側及び前記トランスの前記２次巻線側に接続される２つのスイッチング回路と、
前記トランスの前記１次巻線側又は前記２次巻線側で、前記第１レグの上下アームの接続点側と前記第２レグの上下アームの接続点側との間に前記１次巻線 又は前記２次巻線を介して接続されるインダクタンス手段と、
前記スイッチング回路のスイッチング制御を行う制御回路と
を備え、
前記制御回路の前記スイッチング制御には、
ゼロボルトスイッチング制御と、エネルギー遷移スイッチング制御と、前記エネルギー遷移スイッチング制御とともに行う低入力スイッチング制御とが含まれ、
前記ゼロボルトスイッチング制御は、
一方の前記スイッチング回路に対し、前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記２つの端子側から入力される直流を交流に変換させて前記スイッチング回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子のうち、前記第１コンデンサ又は前記第２コンデンサが並列に接続された前記スイッチング素子を先にオフさせること、
前記エネルギー遷移スイッチング制御は、
他方の前記スイッチング回路の前記２つの端子間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路 の前記２つの端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路において前記組となるスイッチング素子がオン状態にある期間に前記２つの端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように他方の前記スイッチング回路の前記第２レグの前記スイッチング素子を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフする前に前記順方向に導通させていた他方の前記スイッチング回路 の前記第２レグのスイッチング素子をオフさせること、及び
前記低入力スイッチング制御は、
一方の前記スイッチング回路 の前記２つの端子間側から入力される電圧、電流又は電力の検出値が一定基準を下回った時に、一方の前記スイッチング回路における前記第１レグの前記スイッチング素子のオンと同時に他方の前記スイッチング回路において前記第２レグの上アームもしくは下アームの前記スイッチング素子と前記第１レグの下アームもしくは上アームの前記スイッチング素子をオンさせ、且つ他方の前記スイッチング回路において前記第２レグの前記スイッチング素子をオフさせる前に、前記第１レグの前記スイッチング素子をオフさせること、
を特徴とするコンバータ。
【請求項2】
前記制御回路が行う前記エネルギー遷移スイッチング制御は、
一方の前記スイッチング回路の前記組となるスイッチング素子と他方の前記スイッチング回路の前記第２レグの前記スイッチング素子がオン状態にあるエネルギー遷移期間を調整する制御であることを特徴とする請求項１に記載のコンバータ。
一方の前記スイッチング回路の前記組となるスイッチング素子と他方の前記スイッチング回路の前記第２レグの前記スイッチング素子がオン状態にあるエネルギー遷移期間を調整する制御であることを特徴とする請求項１に記載のコンバータ。
【請求項3】
前記制御回路は、
一方の前記スイッチング回路の前記２つの端子間側から入力される電圧、電流又は電力が低下し、一方の前記スイッチング回路が接続される側の前記トランスの巻線に流れる電流値Ｉｔｒが所定値を満たせない場合、前記エネルギー遷移スイッチング制御として、
前記エネルギー遷移期間が長くなるように、他方の前記スイッチング回路の前記第２レグの前記スイッチング素子がオン／オフする周期の位相をずらす位相制御、さらに他方の前記スイッチング回路の前記第２レグの前記スイッチング素子がオンする時間を調整する時間制御を行い、
前記エネルギー遷移スイッチング制御を行っても前記電流値Ｉｔｒが前記所定値を満たせない場合、前記低入力スイッチング制御を行うこと
を特徴とする請求項２に記載のコンバータ。
一方の前記スイッチング回路の前記２つの端子間側から入力される電圧、電流又は電力が低下し、一方の前記スイッチング回路が接続される側の前記トランスの巻線に流れる電流値Ｉｔｒが所定値を満たせない場合、前記エネルギー遷移スイッチング制御として、
前記エネルギー遷移期間が長くなるように、他方の前記スイッチング回路の前記第２レグの前記スイッチング素子がオン／オフする周期の位相をずらす位相制御、さらに他方の前記スイッチング回路の前記第２レグの前記スイッチング素子がオンする時間を調整する時間制御を行い、
前記エネルギー遷移スイッチング制御を行っても前記電流値Ｉｔｒが前記所定値を満たせない場合、前記低入力スイッチング制御を行うこと
を特徴とする請求項２に記載のコンバータ。
【請求項4】
前記制御回路は、
前記低入力スイッチング制御において、他方の前記スイッチング回路の前記第２レグの前記スイッチング素子をオンさせる期間Ｔ２を数１で設定することを特徴とする請求項１から３のいずれかに記載のコンバータ。
である。
また、
Ｔ１は一方の前記スイッチング回路の前記第２レグのスイッチング素子をオンさせる期間、
Ｔｔは一方の前記スイッチング回路におけるスイッチング周期、
Ｔ３は他方の前記スイッチング回路の前記第１レグの前記スイッチング素子をオンさせる期間、
Ｖｉは一方の前記スイッチング回路の前記２つの端子間側から入力される電圧、
Ｖｏは他方の前記スイッチング回路の前記２つの端子間側から出力される電圧、
ｎ１及びｎ２はそれぞれ前記トランスの前記１次巻線 及び前記２次巻線の巻き数、
Ｌは前記インダクタンス手段のインダクタンス
である。
前記低入力スイッチング制御において、他方の前記スイッチング回路の前記第２レグの前記スイッチング素子をオンさせる期間Ｔ２を数１で設定することを特徴とする請求項１から３のいずれかに記載のコンバータ。
【数1】
また、
Ｔ１は一方の前記スイッチング回路の前記第２レグのスイッチング素子をオンさせる期間、
Ｔｔは一方の前記スイッチング回路におけるスイッチング周期、
Ｔ３は他方の前記スイッチング回路の前記第１レグの前記スイッチング素子をオンさせる期間、
Ｖｉは一方の前記スイッチング回路の前記２つの端子間側から入力される電圧、
Ｖｏは他方の前記スイッチング回路の前記２つの端子間側から出力される電圧、
ｎ１及びｎ２はそれぞれ前記トランスの前記１次巻線 及び前記２次巻線の巻き数、
Ｌは前記インダクタンス手段のインダクタンス
である。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、コンバータに関する。
【背景技術】
【0002】
広範囲な入出力電圧電流に対応でき、スイッチング損失を低減したコンバータ及び双方向コンバータが知られている（例えば、特許文献１及び２を参照。）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１４－０７５９４３号公報
【特許文献2】特開２０１４－０７５９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１及び２に記載されるコンバータは、出力側のスイッチング周期をずらすことで広範囲な入出力電圧電流に対応し、コンデンサやダイオードを利用してスイッチ素子のＺＶＳ（ゼロボルトスイッチング）を行うことでスイッチング損失を低減している。例えば、特許文献１のコンバータは、図２に示されるスイッチング素子Ｓ３とＳ４のオン時間とスイッチング素子Ｓ５とＳ６のスイッチング周期を調整し、スイッチング素子Ｓ３（又はＳ４）のオン時間とスイッチング素子Ｓ５（又はＳ６）のオン時間とが重複する時間で出力する電力を調整している。
【0005】
しかし、特許文献１や２に開示されるスイッチングの調整だけでは、対応できる入出力電圧が低下した場合、例えば、入力電圧が低下した場合、入力電流の最大値が減少して所望の電力を出力することが困難という課題がある。
例えば、図２０のように双方向ＤＣ－ＤＣコンバータを回生機能付き電子負荷などに応用した場合である。
回生機能付き電子負荷４２は、双方向ＤＣ－ＤＣコンバータ４３と双方向インバータ４４を有する。
被試験装置４１は、例えば、出力電圧可変型の直流電源装置である。直流電源装置の出力電圧（双方向ＤＣ－ＤＣコンバータ４３から見ると入力電圧Ｖｉｎ）が０Ｖまで低下するような場合、双方向ＤＣ－ＤＣコンバータ４３に電流が入力されなくなる。
ここで、トランスの巻き数比やインダクタンス手段のインダクタンスを変更することで、入力電圧が低い時の最大入力電流を増加させることもできる。しかし、各部での電流実効値が増加するため、入力電圧が低くなく充分に所定の電流を入力できる条件（定常時）における電力損失の増加を回避することが困難である。
例えば、図２０のように双方向ＤＣ－ＤＣコンバータを回生機能付き電子負荷などに応用した場合である。
回生機能付き電子負荷４２は、双方向ＤＣ－ＤＣコンバータ４３と双方向インバータ４４を有する。
被試験装置４１は、例えば、出力電圧可変型の直流電源装置である。直流電源装置の出力電圧（双方向ＤＣ－ＤＣコンバータ４３から見ると入力電圧Ｖｉｎ）が０Ｖまで低下するような場合、双方向ＤＣ－ＤＣコンバータ４３に電流が入力されなくなる。
ここで、トランスの巻き数比やインダクタンス手段のインダクタンスを変更することで、入力電圧が低い時の最大入力電流を増加させることもできる。しかし、各部での電流実効値が増加するため、入力電圧が低くなく充分に所定の電流を入力できる条件（定常時）における電力損失の増加を回避することが困難である。
【0006】
以上のように、特許文献１及び２に開示されるコンバータには、電力損失を増加させることなく、特に入力電圧が低い時に入力電流を増やすことが困難という課題があった。
そこで、本発明は、上記課題を解決するために、電力損失を増加させずに最大入力電流を増加できるコンバータを提供することを目的とする。
そこで、本発明は、上記課題を解決するために、電力損失を増加させずに最大入力電流を増加できるコンバータを提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明に係るコンバータは、入力電流を増加させたいときに特定のスイッチング制御を行うこととした。
【0008】
具体的には、本発明に係るコンバータは、
１次巻線と２次巻線とを有するトランスと、
逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして２つの端子との間にそれぞれ並列に接続された第１レグと第２レグと、前記第１レグもしくは第２レグの上下アームの一方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの一方のスイッチング素子に並列に接続される第１コンデンサと、前記第１レグもしくは第２レグの上下アームの他方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの他方のスイッチング素子に並列に接続される第２コンデンサとを有し、それぞれ前記トランスの前記１次巻線側及び前記トランスの前記２次巻線側に接続される２つのスイッチング回路と、
前記トランスの前記１次巻線側又は前記２次巻線側で、前記第１レグの上下アームの接続点側と前記第２レグの上下アームの接続点側との間に前記１次巻線 又は前記２次巻線を介して接続されるインダクタンス手段と、
前記スイッチング回路のスイッチング制御を行う制御回路と
を備える。
前記制御回路の前記スイッチング制御には、
ゼロボルトスイッチング制御と、エネルギー遷移スイッチング制御と、前記エネルギー遷移スイッチング制御とともに行う低入力スイッチング制御とが含まれ、
前記ゼロボルトスイッチング制御は、
一方の前記スイッチング回路に対し、前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記２つの端子側から入力される直流を交流に変換させて前記スイッチング回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子のうち、前記第１コンデンサ又は前記第２コンデンサが並列に接続された前記スイッチング素子を先にオフさせること、
前記エネルギー遷移スイッチング制御は、
他方の前記スイッチング回路の前記２つの端子間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路 の前記２つの端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路において前記組となるスイッチング素子がオン状態にある期間に前記２つの端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように他方の前記スイッチング回路の前記第２レグの前記スイッチング素子を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフする前に前記順方向に導通させていた他方の前記スイッチング回路 の前記第２レグのスイッチング素子をオフさせること、及び
前記低入力スイッチング制御は、
一方の前記スイッチング回路 の前記２つの端子間側から入力される電圧、電流又は電力の検出値が一定基準を下回った時に、一方の前記スイッチング回路における前記第１レグの前記スイッチング素子のオンと同時に他方の前記スイッチング回路において前記第２レグの上アームもしくは下アームの前記スイッチング素子と前記第１レグの下アームもしくは上アームの前記スイッチング素子をオンさせ、且つ他方の前記スイッチング回路において前記第２レグの前記スイッチング素子をオフさせる前に、前記第１レグの前記スイッチング素子をオフさせること、である。
１次巻線と２次巻線とを有するトランスと、
逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして２つの端子との間にそれぞれ並列に接続された第１レグと第２レグと、前記第１レグもしくは第２レグの上下アームの一方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの一方のスイッチング素子に並列に接続される第１コンデンサと、前記第１レグもしくは第２レグの上下アームの他方のスイッチング素子又は前記第１レグ及び第２レグの上アームもしくは下アームの他方のスイッチング素子に並列に接続される第２コンデンサとを有し、それぞれ前記トランスの前記１次巻線側及び前記トランスの前記２次巻線側に接続される２つのスイッチング回路と、
前記トランスの前記１次巻線側又は前記２次巻線側で、前記第１レグの上下アームの接続点側と前記第２レグの上下アームの接続点側との間に前記１次巻線 又は前記２次巻線を介して接続されるインダクタンス手段と、
前記スイッチング回路のスイッチング制御を行う制御回路と
を備える。
前記制御回路の前記スイッチング制御には、
ゼロボルトスイッチング制御と、エネルギー遷移スイッチング制御と、前記エネルギー遷移スイッチング制御とともに行う低入力スイッチング制御とが含まれ、
前記ゼロボルトスイッチング制御は、
一方の前記スイッチング回路に対し、前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記２つの端子側から入力される直流を交流に変換させて前記スイッチング回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第１又は第２レグの上アームのスイッチング素子と前記第２又は第１レグの下アームのスイッチング素子のうち、前記第１コンデンサ又は前記第２コンデンサが並列に接続された前記スイッチング素子を先にオフさせること、
前記エネルギー遷移スイッチング制御は、
他方の前記スイッチング回路の前記２つの端子間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路 の前記２つの端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように、一方の前記スイッチング回路において前記組となるスイッチング素子がオン状態にある期間に前記２つの端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように他方の前記スイッチング回路の前記第２レグの前記スイッチング素子を順方向に導通させ、前記先にオフさせる一方の前記スイッチング回路のスイッチング素子をオフする前に前記順方向に導通させていた他方の前記スイッチング回路 の前記第２レグのスイッチング素子をオフさせること、及び
前記低入力スイッチング制御は、
一方の前記スイッチング回路 の前記２つの端子間側から入力される電圧、電流又は電力の検出値が一定基準を下回った時に、一方の前記スイッチング回路における前記第１レグの前記スイッチング素子のオンと同時に他方の前記スイッチング回路において前記第２レグの上アームもしくは下アームの前記スイッチング素子と前記第１レグの下アームもしくは上アームの前記スイッチング素子をオンさせ、且つ他方の前記スイッチング回路において前記第２レグの前記スイッチング素子をオフさせる前に、前記第１レグの前記スイッチング素子をオフさせること、である。
【0009】
本コンバータは、特許文献１及び２の双方向コンバータにおいて、常時オンさせていない二次側のスイッチ素子２箇所を動作させることで、インダクタンス手段に印加する電圧を上げ、インダクタンス手段の電流を増加させることで、低い入力電圧であっても入力電流を増加させることができる。
また、当該２箇所の２次側スイッチ素子のオフタイミングを適切に設定することで、１次側スイッチ素子のＺＶＳに必要な電流値を確保することができる。
本発明は、ハードの変更ではなくソフトによる調整であるため、定常時における電力損失の増加も防止できる。
また、当該２箇所の２次側スイッチ素子のオフタイミングを適切に設定することで、１次側スイッチ素子のＺＶＳに必要な電流値を確保することができる。
本発明は、ハードの変更ではなくソフトによる調整であるため、定常時における電力損失の増加も防止できる。
【0010】
従って、本発明は、電力損失を増加させずに最大入力電流を増加できるコンバータを提供することができる。
【発明の効果】
【0011】
本発明は、電力損失を増加させずに最大入力電流を増加できるコンバータを提供することができる。
【図面の簡単な説明】
【0012】
【図1】本発明に係るコンバータ（双方向コンバータ）の構成図である。
【図2】本発明に係るコンバータにおいてスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる場合のスイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６の駆動信号の一例を示す波形図である。
【図3】本発明に係るコンバータにおいてスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる場合のスイッチング回路１のスイッチング素子Ｓ１～Ｓ４の電圧、電流及びトランス１１の励磁電流の一例を示す波形図である。
【図4】本発明に係るコンバータにおいてスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる場合のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６の電圧、電流及び逆並列ダイオードＤ７、Ｄ８の電圧、電流の一例を示す波形図である。
【図6】本発明に係るコンバータにおいてスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる場合に各タイミングで形成される回路図である。
【図7】本発明に係るコンバータにおいて、第３端子Ｔｅｒ３及び第４端子Ｔｔｒ４間側に出力される電圧をスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作でのスイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６の駆動信号を示す波形図の一例である。
【図8】本発明に係るコンバータにおいて、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間側に出力される電圧をスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作でのスイッチング回路１のスイッチング素子Ｓ１～Ｓ４の電圧、電流及びトランス１１の励磁電流の一例を示す波形図である。
【図9】本発明に係るコンバータにおいて、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間側に出力される電圧をスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作でのスイッチング回路２の逆並列ダイオードＤ５～Ｄ８の電圧、電流の一例を示す波形図である。
【図10】本発明に係るコンバータにおいて、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間側に出力される電圧をスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作について各タイミングで形成される回路図である。
【図11】本発明に係るコンバータの制御回路が行うスイッチング制御を説明する図である。
【図12】本発明に係るコンバータの制御回路が行うスイッチング制御を説明する図である。
【図13】本発明に係るコンバータの制御回路が行うスイッチング制御を説明する図である。
【図14】本発明に係るコンバータの制御回路が行うスイッチング制御を説明する図である。
【図15】トランスの一次側における電流波形を説明する図である。
【図16】本発明に係るコンバータのトランスの一次側における電流波形を説明する図である。
【図17】本発明に係るコンバータにおいて、組となるスイッチング素子（Ｓ１とＳ４、及びＳ３とＳ２）のうち、後にオフするスイッチ素子を流れる電流波形を説明する図である。
【図18】本発明に係るコンバータにおいて、組となるスイッチング素子（Ｓ１とＳ４、及びＳ３とＳ２）のうち、後にオフするスイッチ素子を流れる電流波形を説明する図である。
【図19】本発明に係るコンバータにおいて、組となるスイッチング素子（Ｓ１とＳ４、及びＳ３とＳ２）のうち、後にオフするスイッチ素子を流れる電流波形を説明する図である。
【図20】電子負荷の構造を説明する図である。
【図21】本発明に係るコンバータにおいてスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせるとともにスイッチング素子Ｓ８、Ｓ７もオンオフさせたタイミングで形成される回路図である。
【発明を実施するための形態】
【0013】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【0014】
本発明は、特許文献１及び２に開示されるコンバータ及び双方向コンバータの動作を基本動作とし、最大入力電流などを増加させるために追加される追加動作が特徴である。実施形態１及び２では、基本動作について説明する。
【0015】
（実施形態１）
図１～図６によって本発明に係る第１の実施形態のコンバータについて説明する。図１に、本発明の第１の実施形態に係るコンバータ３０１の構成図を示す。図１に示されるコンバータ３０１は、トランス１１と、トランス１１の１次巻線１１ａ側に接続されるスイッチング回路１と、トランス１１の２次巻線１１ｂ側に接続される第２回路２と、インダクタンス手段Ｌと、制御回路３とを備える。このコンバータは、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力される直流を交流に変換させてスイッチング回路１から出力し、トランス１１を介してスイッチング回路２で交流を直流に変換して出力側の第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側へ電力を供給する。なお、本説明は２つの端子（Ｔｅｒ１及びＴｅｒ２）を入力側、２つの端子（Ｔｅｒ３及びＴｅｒ４）を出力側として説明するが、トランス１１に対して回路構成が対称なので入力と出力を逆にしても同様に動作する。
図１～図６によって本発明に係る第１の実施形態のコンバータについて説明する。図１に、本発明の第１の実施形態に係るコンバータ３０１の構成図を示す。図１に示されるコンバータ３０１は、トランス１１と、トランス１１の１次巻線１１ａ側に接続されるスイッチング回路１と、トランス１１の２次巻線１１ｂ側に接続される第２回路２と、インダクタンス手段Ｌと、制御回路３とを備える。このコンバータは、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力される直流を交流に変換させてスイッチング回路１から出力し、トランス１１を介してスイッチング回路２で交流を直流に変換して出力側の第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側へ電力を供給する。なお、本説明は２つの端子（Ｔｅｒ１及びＴｅｒ２）を入力側、２つの端子（Ｔｅｒ３及びＴｅｒ４）を出力側として説明するが、トランス１１に対して回路構成が対称なので入力と出力を逆にしても同様に動作する。
【0016】
スイッチング回路１は、逆並列ダイオード（Ｄ１－Ｄ４）と並列コンデンサ（Ｃ１－Ｃ４）とがそれぞれ並列に接続されたスイッチ素子（Ｑ１－Ｑ４）を有するスイッチング素子（Ｓ１－Ｓ４）を上下アームとして２つの端子（Ｔｅｒ１＆Ｔｅｒ２）との間にそれぞれ並列に接続された第１レグ（１２）と第２レグ（１３）と、前記第１レグもしくは第２レグ（１２／１３）の上下アームの一方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）又は前記第１レグ及び第２レグ（１２＆１３）の上アームもしくは下アームの一方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）に並列に接続される第１コンデンサ（Ｃａ）と、前記第１レグもしくは第２レグ（１２／１３）の上下アームの他方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）又は前記第１レグ及び第２レグ（１２＆１３）の上アームもしくは下アームの他方のスイッチング素子（Ｓ１／Ｓ２／Ｓ３／Ｓ４）に並列に接続される第２コンデンサ（Ｃｂ）とを有する。
【0017】
スイッチング回路２は、逆並列ダイオード（Ｄ５－Ｄ８）と並列コンデンサ（Ｃ５－Ｃ８）とがそれぞれ並列に接続されたスイッチ素子（Ｑ５－Ｑ８）を有するスイッチング素子（Ｓ５－Ｓ８）を上下アームとして２つの端子（Ｔｅｒ３＆Ｔｅｒ４）との間にそれぞれ並列に接続された第１レグ（２５）と第２レグ（２４）と、前記第１レグもしくは第２レグ（２５／２４）の上下アームの一方のスイッチング素子（Ｓ７／Ｓ８／Ｓ５／Ｓ６）又は前記第１レグ及び第２レグ（２５＆２４）の上アームもしくは下アームの一方のスイッチング素子（Ｓ７／Ｓ８／Ｓ５／Ｓ６）に並列に接続される第１コンデンサ（Ｃｃ）と、前記第１レグもしくは第２レグ（２５／２４）の上下アームの他方のスイッチング素子（Ｓ７／Ｓ８／Ｓ５／Ｓ６）又は前記第１レグ及び第２レグ（２５＆２４）の上アームもしくは下アームの他方のスイッチング素子（Ｓ７／Ｓ８／Ｓ５／Ｓ６）に並列に接続される第２コンデンサ（Ｃｄ）とを有する。
【0018】
第１端子Ｔｅｒ１、第２端子Ｔｅｒ２には外付けされる電源からの電力が入力される。第１端子Ｔｅｒ１、第２端子Ｔｅｒ２の間にはコンデンサ１６が接続され、直流電圧となる。さらに第１端子Ｔｅｒ１、第２端子Ｔｅｒ２間にはスイッチング回路１が接続され、スイッチング回路１は、第１レグ１２及び第２レグ１３の上下アームをスイッチング素子Ｓ１～Ｓ４で構成したフルブリッジの回路となっている。また、検出手段１９は、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２間の電圧、あるいは第１端子Ｔｅｒ１、第２端子Ｔｅｒ２を介してスイッチング回路１に入出力する電流又は電力を検出する。なお、以下の説明においては検出対象を電圧として説明しているが、本発明は電圧に限らず、電流や電力を検出しても同様に動作し、同様の効果を得られる。
【0019】
第１レグ１２、第２レグ１３は、第１端子と第２端子との間にそれぞれ並列に接続される。第１レグ１２は、スイッチング素子Ｓ１、Ｓ２を上下アームとし、第２レグ１３は、スイッチング素子Ｓ３、Ｓ４を上下アームとする。図１では、スイッチ素子Ｑ１～Ｑ４に逆並列ダイオードＤ１～Ｄ４と並列コンデンサＣ１～Ｃ４とがそれぞれ並列に接続されたスイッチング素子Ｓ１～Ｓ４を用いている。つまり、逆並列ダイオードＤ１～Ｄ４はスイッチング素子Ｓ１～Ｓ４の内部ダイオードであり、並列コンデンサＣ１～Ｃ４はスイッチング素子Ｓ１～Ｓ４の寄生容量である。
【0020】
なお、本発明においては、スイッチ素子Ｑ１～Ｑ４に並列に接続された逆並列ダイオードＤ１～Ｄ４は、図１に示したようにスイッチング素子Ｓ１～Ｓ４の内蔵ダイオードを用いてもよく、スイッチング素子Ｓ１～Ｓ４とは別に外付けされたダイオードを用いてもよく、またはこれらの組み合わせであってもよい。同様に、スイッチ素子Ｑ１～Ｑ４に並列に接続された並列コンデンサＣ１～Ｃ４は、図１に示したようにスイッチング素子Ｓ１～Ｓ４の寄生容量を用いてもよく、スイッチング素子Ｓ１～Ｓ４とは別に外付けされたコンデンサを用いてもよく、またはこれらの組み合わせであってもよい。
【0021】
第１コンデンサＣａ、第２コンデンサＣｂは、組となるスイッチング回路１のスイッチング素子Ｓ１とＳ４又はＳ２とＳ３のうち先にオフさせるスイッチング素子にそれぞれ並列に接続される。図１では、第１コンデンサＣａ、第２コンデンサＣｂを、先にオフさせる第２レグ１３の上下アームのスイッチング素子Ｓ３、Ｓ４にそれぞれ並列に接続している。
【0022】
スイッチング回路２は、トランス１１を挟み、スイッチング回路１をミラーに映したような回路構成である。ただし、説明容易のため、スイッチング回路１とは異なる符号を付している。つまり、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４の間にはコンデンサ１７が接続され、直流電圧となる。さらに第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間にスイッチング回路２が接続され、スイッチング回路２は、第１レグ２５及び第２レグ２４の上下アームをスイッチング素子Ｓ５～Ｓ８で構成したフルブリッジの回路となっている。また、検出手段１８は、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の電圧、あるいは第３端子Ｔｅｒ３、第４端子Ｔｅｒ４を介してスイッチング回路２に入出力する電流又は電力を検出する。
【0023】
また、スイッチング回路２の第１コンデンサＣｃ、第２コンデンサＣｄは、スイッチング回路１の第１コンデンサＣａ、第２コンデンサＣｂに相当するものである。なお、本明細書では、説明容易のため、スイッチング回路２の第１コンデンサＣｃ、第２コンデンサＣｄをそれぞれ「第３コンデンサＣｃ」、「第４コンデンサＣｄ」と記載することがある。
【0024】
スイッチング回路２のブリッジ接続回路内で、並列ダイオードＤ５、Ｄ６が同じ極性で直列に接続される接続点側と逆並列ダイオードＤ７、Ｄ８が同じ極性で直列に接続される他方の接続点側とには、トランス１１の２次巻線１１ｂが接続される。また、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４の間にはコンデンサ１７が接続され、直流電圧が第３端子Ｔｅｒ３、第４端子Ｔｅｒ４の間に出力される。
【0025】
インダクタンス手段Ｌは、第１レグ１２の上下アームの接続点側と第２レグ１３の上下アームの接続点側とにトランス１１の１次巻線１１ａを介して接続される。このインダクタンス手段Ｌは、スイッチング回路２のブリッジ接続回路内で逆並列ダイオードＤ５、Ｄ６が同じ極性で直列に接続される接続点側と逆並列ダイオードＤ７、Ｄ８が同じ極性で直列に接続される他方の接続点側とにトランス１１の２次巻線１１ｂを介して接続させてもよい。また、図１では、インダクタンス手段Ｌの一端が第１レグ１２の上下アームの接続点側に、他端がトランス１１の１次巻線１１ａ側に接続されるが、インダクタンス手段Ｌの一端を第２レグ１３の上下アームの接続点側に、他端をトランス１１の１次巻線１１ａ側に接続させてもよい。インダクタンス手段Ｌが２次巻線１１ｂを介して接続される場合も同様である。
【0026】
制御回路３は、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６にそれぞれ駆動信号を与えて、各スイッチング素子のオンオフ制御をする。まず、ゼロボルトスイッチング（ＺＶＳ）制御について説明する。図１のコンバータ３０１は、第１レグ１２又は第２レグ１３の上アームのスイッチング素子Ｓ１又はＳ３と第２レグ１３又は第１レグ１２の下アームのスイッチング素子Ｓ４又はＳ２とがそれぞれ一組となって交互にオンオフする。組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４のうち、スイッチング素子Ｓ４又はＳ１を先にオフさせて、その後に、スイッチング素子Ｓ１又はＳ４を後からオフさせる。同様に、他方の組となるスイッチング回路１のスイッチング素子Ｓ２、Ｓ３のうち、スイッチング素子Ｓ３又はＳ２を先にオフさせて、その後に、スイッチング素子Ｓ２又はＳ３を後からオフさせる。
【0027】
次に、エネルギー遷移スイッチング制御について説明する。図１に示したスイッチング回路２の検出手段１８は、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間に出力されるスイッチング回路２の出力電圧を検出する。この出力電圧検出値は制御回路３に入力される。制御回路３は、出力電圧検出値にもとづいてスイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせて、スイッチング回路２の出力電圧を制御する。例えば、制御回路３は、出力電圧検出値を負荷条件に応じた目標電圧値に近づけるようにスイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６のパルス幅や周波数等を変調させるパルス制御を行う。スイッチング回路２の検出手段１８は、例えば出力側に抵抗を接続し、この抵抗に印加される電圧を検出する。
【0028】
制御回路３は、スイッチング回路２のスイッチング素子Ｓ５又はＳ６に与える駆動信号のパルス制御によって、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側からインダクタンス手段Ｌに蓄積させるエネルギー量を制御する。この場合は、組となるスイッチング回路１のスイッチング素子Ｓ１とＳ４同士又はスイッチング素子Ｓ２とＳ３同士がオン状態にある期間に、スイッチング回路２のスイッチング素子Ｓ５又はＳ６をオン状態にさせることで、トランス１１の２次巻線１１ｂ側を短絡状態にする。これにより、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力されるエネルギーをインダクタンス手段Ｌに蓄積させる。次に、組となるスイッチング回路１のスイッチング素子Ｓ１とＳ４同士又はスイッチング素子Ｓ２とＳ３同士がオン状態を継続している期間に、スイッチング回路２のスイッチング素子Ｓ５又はＳ６をオフ状態とさせる。これにより、インダクタンス手段Ｌに蓄積させていたエネルギーが第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側に供給される。
【0029】
また、制御回路３は、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側間に出力される電圧を上述のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作の場合に、スイッチング回路１のスイッチング素子をパルス制御し、かつスイッチング回路２のスイッチング素子Ｓ５、Ｓ６を順方向に導通しないように動作をさせる。具体的には、制御回路３は、組となるスイッチング回路１のスイッチング素子Ｓ１とＳ４同士又はスイッチング素子Ｓ２とＳ３同士がオン状態にある期間に、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力されるエネルギーをインダクタンス手段Ｌを介して、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側に供給させるようにスイッチング回路１のスイッチング素子をパルス制御し、かつスイッチング回路２のスイッチング素子Ｓ５、Ｓ６を順方向に導通しないように動作をさせる。この動作では、制御回路３は、スイッチング回路２のスイッチング素子Ｓ５及びＳ６を順方向に導通させないため、スイッチング回路２のブリッジ接続回路は、逆並列ダイオードＤ５～Ｄ８が導通するフルブリッジの整流回路として機能する。
【0030】
なお、駆動信号については、スイッチング回路１のスイッチング素子、スイッチング回路２のスイッチング素子をオンさせるための駆動信号をオン信号、オフさせるための駆動信号をオフ信号として下記の動作で説明する。駆動信号としては、電圧、電流などを用いる。また、オン信号、オフ信号等は、オン、オフの期間ずっと信号を与えるものであっても、トリガーとして短い時間の信号を与えるものであってもよく、特に限定されるものではない。
【0031】
次に、本発明の第１の実施形態に係るコンバータ３０１の動作（ＺＶＳ制御とエネルギー遷移制御）の一例について説明する。まずは、図２から図６を用いてコンバータ３０１のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作を行う場合について説明する。なお、実施形態１では、スイッチング回路２のスイッチング素子Ｓ７、Ｓ８は常にオフである。図２は、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６の駆動信号の一例を示す波形図である。図３は、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４の電圧、電流及びトランス１１の励磁電流の一例を示す波形図である。図４は、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６の電圧、電流及び逆並列ダイオードＤ７、Ｄ８の電圧、電流の一例を示す波形図である。また、図５は、図３の波形図の一部の時間Ｔｘ部分を拡大した図である。図６は、各タイミングで形成される回路図である。なお、図３から図５に示す電流波形では、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６を順方向に流れる電流をプラスとし、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６を逆方向に流れる電流及び逆並列ダイオードＤ７、Ｄ８を順方向に流れる電流をマイナスとしている。
【0032】
時刻ｔ１で、組となるスイッチング回路１のスイッチング素子Ｓ１及びＳ４にオン信号を与えられたとする。スイッチング回路２のスイッチング素子Ｓ６のオン信号は、時刻ｔ１以前にすでに与えられているとする。そうすると、スイッチ素子Ｑ１、Ｑ４及びスイッチ素子Ｑ６は順方向に導通する。この状態では、図６（ａ）に示されるように、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から供給される入力電力によって、電流が、第１端子Ｔｅｒ１側からスイッチ素子Ｑ１、インダクタンス手段Ｌ、１次巻線１１ａ、スイッチ素子Ｑ４、第２端子Ｔｅｒ２側に流れる。トランス１１の２次巻線１１ｂ側では、２次巻線１１ｂ、スイッチ素子Ｑ６、逆並列ダイオードＤ８を通じて電流が流れ、２次巻線１１ｂ側は短絡状態となる。このため、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から供給される入力電力によって、インダクタンス手段Ｌにエネルギーが蓄積される。また、コンデンサ１７からは、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側へ電力が供給される。
【0033】
時刻ｔ２で、例えば、スイッチング回路２の検出手段１８によって検出された第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の電圧検出値が目標値に近づくように制御回路３で決めたタイミングでスイッチング回路２のスイッチング素子Ｓ６にオフ信号が与えられたとすると、インダクタンス手段Ｌに蓄積されたエネルギーによるスイッチング回路２の出力側への供給が開始される。図６（ｂ）に示すように、トランス１１の１次巻線１１ａ側は時刻ｔ１から継続して同じ経路で電流が流れるが、２次巻線１１ｂ側ではスイッチ素子Ｑ６がオフ状態となる。図４に示すように、この時刻ｔ２では、スイッチング回路２のスイッチング素子Ｓ６に大きな電流が流れる状態でスイッチ素子Ｑ６をオフさせるのでスイッチング損失が問題となる。このスイッチング損失を減らす手段として、スイッチング素子Ｓ６のオフ時のスイッチング素子Ｓ６の両端電圧を低くさせることが考えられる。
【0034】
本発明では、スイッチ素子Ｑ６に対して並列コンデンサＣ６と第４コンデンサＣｄとを並列に接続してコンデンサの容量を大きくしている。同様に、スイッチ素子Ｑ５に対して並列コンデンサＣ５と第３コンデンサＣｃとを並列に接続してコンデンサの容量を大きくしている。時刻ｔ２でスイッチ素子Ｑ６がオフすると、図６（ｂ）に示すように、２次巻線１１ｂ側では、オフしたスイッチ素子Ｑ６に並列に接続された並列コンデンサＣ６及び第４コンデンサＣｄを充電する方向に、電流が２次巻線１１ｂから並列コンデンサＣ６及び第４コンデンサＣｄ、逆並列ダイオードＤ８を流れる。一方、並列コンデンサＣ５及び第４コンデンサＣｃからは、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８、２次巻線１１ｂを介して放電電流が流れる。コンデンサ容量を大きくしたことによって、並列コンデンサＣ６及び第４コンデンサＣｄ、並列コンデンサＣ５及び第３コンデンサＣｃの充放電動作によるスイッチング回路２のスイッチング素子Ｓ６の両端電圧の上昇を緩やかにすることができる。このため、スイッチング回路２のスイッチング素子Ｓ６のオフ時のスイッチング損失を低減させることができる。
【0035】
時刻ｔ３でスイッチング回路２の並列コンデンサＣ６及び第４コンデンサＣｄと並列コンデンサＣ５及び第３コンデンサＣｃとの充放電が終わると、図６（ｃ）に示すように、逆並列ダイオードＤ５が導通する。２次巻線１１ｂ側の電流は、２次巻線１１ｂから、逆並列ダイオードＤ５、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８を介して流れる。上述の時刻ｔ１から時刻ｔ２の間にインダクタンス手段Ｌに蓄積されたエネルギーがスイッチング回路２の出力側へ供給される。なお、上述のインダクタンス手段Ｌに蓄積されたエネルギーによるスイッチング回路２出力側へ供給では、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４の先に接続される負荷への供給の他に、時刻ｔ１から時刻ｔ２の間に放電されたコンデンサ１７を充電する。また、１次巻線１１ａ側の電流は、時刻ｔ１からスイッチ素子Ｑ４がオフする時刻ｔ４までの期間は同じ電流経路で流れ続ける。
【0036】
時刻ｔ４で、組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４のうち、先にオフさせるスイッチング回路１のスイッチング素子Ｓ４に制御回路３からオフ信号が与えられる。このため、図３に示すように、電流値が比較的大きな状態でスイッチ素子Ｑ４オフするため、スイッチング回路１のスイッチング素子Ｓ４のオフ時にスイッチング損失が生じる。このスイッチング損失を減らす手段として、スイッチング回路１のスイッチング素子Ｓ４のオフ時のスイッチング回路１のスイッチング素子Ｓ４の両端電圧を低くさせることが考えられる。
【0037】
本発明では、スイッチ素子Ｑ４に対して並列コンデンサＣ４の他に第２コンデンサＣｂも並列に接続してコンデンサの容量を大きくしている。同様に、スイッチ素子Ｑ３に対して並列コンデンサＣ３の他に第１コンデンサＣａも並列に接続してコンデンサの容量を大きくしている。このため、時刻ｔ４でスイッチ素子Ｑ４がオフすると、図６（ｄ）に示すように、１次巻線１１ａ側では、オフしたスイッチ素子Ｑ４に並列に接続された並列コンデンサＣ４及び第２コンデンサＣｂを充電する方向に、電流がインダクタンス手段Ｌ、１次巻線１１ａ、並列コンデンサＣ４及び第２コンデンサＣｂ、第２端子Ｔｅｒ２、第１端子Ｔｅｒ１側からスイッチ素子Ｑ１を通じて流れる。一方、並列コンデンサＣ３及び第１コンデンサＣａからは、スイッチ素子Ｑ１、インダクタンス手段Ｌ、１次巻線１１ａを通じて放電電流が流れる。コンデンサ容量を大きくしたことで、並列コンデンサＣ４及び第２コンデンサＣｂ、並列コンデンサＣ３及び第１コンデンサＣａの充放電動作によるスイッチング素子Ｓ４の両端電圧上昇を緩やかにさせることができる。よって、スイッチング回路１のスイッチング素子Ｓ４のオフ時のスイッチング損失を低減させることができる。
【0038】
時刻ｔ５で並列コンデンサＣ３及び第１コンデンサＣａの放電、並列コンデンサＣ４及び第２コンデンサＣｂの充電が終わると、図６（ｅ）に示すように、スイッチ素子Ｑ３に並列に接続された逆並列ダイオードＤ３が導通する。１次巻線１１ａ側では、インダクタンス手段Ｌに蓄積されたエネルギー及びトランス１１の励磁電流によって、時刻ｔ５の直前に１次巻線１１ａ、インダクタンス手段Ｌに流れていた電流と同じ方向に、インダクタンス手段Ｌ、１次巻線１１ａから逆並列ダイオードＤ３、スイッチ素子Ｑ１を通じて電流が流れる。なお、２次巻線１１ｂ側の電流は、時刻ｔ３から継続して２次巻線１１ｂ、逆並列ダイオードＤ５、第３端子Ｔｅｒ３側、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８を通じて流れている。この２次巻線１１ｂ側の電流経路に流れる期間は、逆並列ダイオードＤ５の導通時から後に逆並列ダイオードＤ５に流れる電流がほぼゼロになるまで続く。
【0039】
時刻ｔ６では、組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４のうち、後にオフさせるスイッチング素子Ｓ１の駆動信号をオフ信号にする。スイッチ素子Ｑ１がオフするため、時刻ｔ６の直前に流れていたトランスの励磁電流によって、１次巻線１１ａから逆並列ダイオードＤ３、並列コンデンサＣ１、インダクタンス手段Ｌを通じて電流が流れ、並列コンデンサＣ１を充電する。一方、並列コンデンサＣ２からは、インダクタンス手段Ｌ、１次巻線１１ａ、逆並列ダイオードＤ３、第１端子Ｔｅｒ１側、第２端子Ｔｅｒ２側を通じて放電電流が流れる。このとき、スイッチ素子Ｑ１に電流がまだ流れている状態でオフさせることになるが、この電流を、非常に値の小さなトランス１１の励磁電流にすることができる。よって、スイッチング素子Ｓ１は後からオフさせることでオフ時の電流値を小さくすることができるので、先にオフさせるスイッチ素子Ｑ４のオフ時と比べて、スイッチング損失を小さくすることができる。
【0040】
時刻ｔ７で並列コンデンサＣ１、Ｃ２の充放電が終わると、図６（ｇ）に示すように、逆並列ダイオードＤ２が導通する。１次巻線１１ａ側ではトランス１１の励磁電流によって、時刻ｔ７の直前に１次巻線１１ａに流れていた電流と同じ方向に、１次巻線１１ａから、逆並列ダイオードＤ３、第１端子Ｔｅｒ１側、第２端子Ｔｅｒ２側、逆並列ダイオードＤ２、インダクタンス手段Ｌを通じて電流が流れる。なお、２次巻線１１ｂ側の電流は、時刻ｔ３から継続して２次巻線１１ｂ、逆並列ダイオードＤ５、第３端子Ｔｅｒ３側、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８を通じて流れている。この２次巻線１１ｂ側の電流経路に流れる期間は、逆並列ダイオードＤ５の導通時から後に逆並列ダイオードＤ５に流れる電流がほぼゼロになるまで続く。
【0041】
時刻ｔ８で他方の組となるスイッチング回路１のスイッチング素子Ｓ２、Ｓ３の駆動信号をオン信号にする。図６（ｈ）に示すように、１次巻線１１ａ側では、スイッチ素子Ｑ２及びスイッチ素子Ｑ３が順方向に導通し、第１端子Ｔｅｒ１側、スイッチ素子Ｑ３、１次巻線１１ａ、インダクタンス手段Ｌ、スイッチ素子Ｑ２、第２端子Ｔｅｒ２側を通じて電流が流れる。２次巻線１１ｂ側では、時刻ｔ８より以前にスイッチング回路２のスイッチング素子Ｓ５の駆動信号にオン信号が与えられており、時刻ｔ８にはスイッチ素子Ｑ５が順方向に導通できる状態となっている。このため、スイッチ素子Ｑ５が順方向に導通すると、２次巻線１１ｂから、逆並列ダイオードＤ７、スイッチ素子Ｑ５を通じて電流が流れ、２次巻線１１ｂ側は短絡状態となる。よって、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２間から入力された電力によってインダクタンス手段Ｌにエネルギーが蓄積される。
【0042】
本発明では、時刻ｔ８の直前に、スイッチ素子Ｑ２，Ｑ３にそれぞれ並列に接続される逆並列ダイオードＤ２，Ｄ３が導通しているため、図５に示されるように、スイッチング回路１のスイッチング素子Ｓ２，Ｓ３はオン時にゼロ電圧スイッチング（ＺＶＳ）を実現させることができる。
【0043】
また、時刻ｔ８の直前にスイッチ素子Ｑ５に並列の逆並列ダイオードＤ５が導通しているため、スイッチ素子Ｑ５はゼロ電圧でオンさせることができる。なお、スイッチ素子Ｑ５のゼロ電圧スイッチング（ＺＶＳ）を実現させるためには、スイッチング回路２のスイッチング素子Ｓ５の駆動信号であるオン信号は、逆並列ダイオードＤ５が導通している期間である時刻ｔ３から時刻８の期間に与えておけばよい。
【0044】
時刻ｔ８後の他方の組となるスイッチング回路１のスイッチング素子Ｓ２、Ｓ３の動作については、上述の組となるスイッチング素子Ｓ１、Ｓ４の時刻ｔ１から時刻ｔ８と同様に動作させる。すなわち、スイッチ素子Ｑ２及びスイッチ素子Ｑ３が導通している期間に、例えば、スイッチング回路２の出力側である第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の電圧検出値が所定値になるように制御回路３で決めたタイミングでスイッチング回路２のスイッチング素子Ｓ５にオフ信号を与える。これにより、インダクタンス手段Ｌに蓄積されたエネルギーを第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側に供給する。その後、組となるスイッチング素子Ｓ２、Ｓ３のうち第１コンデンサＣａが並列に接続されたスイッチ素子Ｑ３を先にオフさせ、後にスイッチ素子Ｑ２をオフさせる。
【0045】
なお、本発明では、図１に示すように、後にオフさせるスイッチング回路１のスイッチング素子Ｓ１、Ｓ２が直列に接続されている。この後にオフさせるスイッチング素子Ｓ１、Ｓ２についてゼロ電圧スイッチングを実現させるために、例えば、スイッチング素子Ｓ１をオフさせる場合、これと同じ第１レグにある他方の下アームのスイッチング素子Ｓ２の両端電圧をゼロに下げてからスイッチ素子Ｑ２にオン信号を与える。ここで、スイッチ素子Ｑ１にオフ信号を与えてからスイッチ素子Ｑ２にオン信号を与えるまで期間、すなわちスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間をＴｄとする。
【0046】
このスイッチング素子Ｓ２の両端電圧をゼロに下げる、つまりコンデンサＣ２電圧がゼロになるまで放電させる放電動作は上述の励磁電流が流れることによる。よって、後にオフさせるスイッチング素子Ｓ２のゼロ電圧スイッチングを実現させるためには、まず励磁電流をスイッチング素子Ｓ２の両端電圧をゼロまで下げることができる大きさにする必要がある。さらに、励磁電流によってスイッチング素子Ｓ２の両端電圧をゼロまで下げることができるようなスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄを設ける必要がある。後にオフさせるスイッチング回路１のスイッチング素子Ｓ１について、ゼロ電圧スイッチング（ＺＶＳ）を実現させる場合も同様である。スイッチング素子Ｓ１の両端電圧をゼロまで下げることができるような大きさの励磁電流とスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄを設ける必要がある。
【0047】
なお、スイッチング回路１のスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄを大きな値に設定すると、スイッチング素子Ｓ１又はＳ２の両端電圧がゼロまで下がった後に再度電圧が上昇してしまう、つまりコンデンサＣ１又はＣ２がゼロまで放電された後に充電されてしまうことがある。このため、スイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄは、スイッチング素子Ｓ１又はＳ２の両端電圧がゼロまで下がる期間程度とするのが好ましい。また、後にオフさせるスイッチ素子Ｑ１，Ｑ２に並列に接続されるコンデンサの容量の並列コンデンサＣ１，Ｃ２は、スイッチング素子Ｓ１、Ｓ２内蔵の寄生容量の場合など小さい容量値となり、部品によってはバラツキがある。このため、スイッチング素子Ｓ１、Ｓ２内蔵の寄生容量に別付けのコンデンサを並列に接続させ、これらの合成容量を上記並列コンデンサＣ１，Ｃ２としてもよい。
【0048】
次に、図１のコンバータ３０１の回路図及び図７から図１０を用いて、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間側に出力される電圧を上述のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる場合に、スイッチング回路２をフルブリッジの整流回路として機能させる動作について説明する。図７は、この動作でのスイッチング回路１のスイッチング素子Ｓ１～Ｓ４及びスイッチング回路２のスイッチング素子Ｓ５、Ｓ６の駆動信号の一例を示す波形図である。図８は、この動作でのスイッチング回路１のスイッチング素子Ｓ１～Ｓ４の電圧、電流及びトランス１１の励磁電流の一例を示す波形図である。図９は、この動作でのスイッチング回路２の逆並列ダイオードＤ５～Ｄ８の電圧、電流の一例を示す波形図である。また、図１０は、本発明の第１の実施形態に係るコンバータ３０１のこの動作について各タイミングで形成される回路図である。なお、図８、図９に示す電流波形では、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４を順方向に流れる電流をプラスとし、スイッチング回路１のスイッチング素子Ｓ１～Ｓ４を逆方向に流れる電流及び逆並列ダイオードＤ５～Ｄ８を順方向に流れる電流をマイナスとしている。
【0049】
この動作の場合は、図１のコンバータ回路は、スイッチング回路２のブリッジ接続回路は逆並列ダイオードＤ５～Ｄ８が導通するフルブリッジの整流回路として機能する。このため、実施形態１のコンバータ３０１は少なくともスイッチング回路２は逆並列ダイオードＤ５～Ｄ８があればよいので、図７に示すように、スイッチング回路２のスイッチング素子Ｓ５及びＳ６の駆動信号にはオン信号は与えていない。
【0050】
時刻ｔ２１は、組となるスイッチング回路１のスイッチング素子Ｓ１及びＳ４にオン信号にオン信号を与える時点である。このとき、スイッチング回路２のスイッチング素子Ｓ５及びＳ６にはオン信号は与えない。図１０（ａ）に示すように、トランス１１の１次巻線１１ａ側では、電流が、第１端子Ｔｅｒ１側から、スイッチ素子Ｑ１、インダクタンス手段Ｌ、１次巻線１１ａ、スイッチ素子Ｑ４、第２端子Ｔｅｒ２側に流れる。トランス１１の２次巻線１１ｂ側では、２次巻線１１ｂから、逆並列ダイオードＤ５、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側から、逆並列ダイオードＤ８を通じて電流が流れる。第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から供給される入力電力は、インダクタンス手段Ｌを介して第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側に供給される。
【0051】
時刻ｔ２２で、例えば、スイッチング回路２の検出手段１８で検出された第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の電圧検出値が目標値に近づくように、制御回路３は、組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４のうち先にオフさせるスイッチング素子Ｓ４にオフ信号を与える。このため、図８に示すように、電流値が比較的大きな状態でスイッチ素子Ｑ４がオフするため、スイッチング素子Ｓ４のオフ時にスイッチング損失が生じる。本発明では、上記のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で説明したように、スイッチ素子Ｑ４に対して並列コンデンサＣ４の他に第２コンデンサＣｂも並列に接続してコンデンサの容量を大きくしている。同様に、スイッチ素子Ｑ３に対して並列コンデンサＣ３の他に第１コンデンサＣａも並列に接続してコンデンサの容量を大きくしている。
【0052】
このため、時刻ｔ２２でスイッチ素子Ｑ４がオフすると、図１０（ｂ）に示すように、１次巻線１１ａ側では、オフしたスイッチ素子Ｑ４に並列に接続された並列コンデンサＣ４及び第２コンデンサＣｂを充電する方向に、インダクタンス手段Ｌ、１次巻線１１ａ、並列コンデンサＣ４及び第２コンデンサＣｂ、第２端子Ｔｅｒ２、第１端子Ｔｅｒ１側からスイッチ素子Ｑ１を通じて電流が流れる。一方、並列コンデンサＣ３及び第１コンデンサＣａからは、スイッチ素子Ｑ１、インダクタンス手段Ｌ、１次巻線１１ａを通じて放電電流が流れる。先にオフさせるスイッチング回路１のスイッチング素子Ｓ４、Ｓ３に並列に接続されるコンデンサの容量を大きくし、スイッチング素子Ｓ４の両端電圧の上昇を緩やかにさせることで、スイッチング回路１のスイッチング素子Ｓ４のオフ時のスイッチング損失を低減させている。
【0053】
時刻ｔ２３で並列コンデンサＣ３及び第１コンデンサＣａの放電、並列コンデンサＣ４及び第２コンデンサＣｂの充電が終わると、図１０（ｃ）に示すように、スイッチ素子Ｑ３に並列に接続された逆並列ダイオードＤ３が導通する。１次巻線１１ａ側ではインダクタンス手段Ｌに蓄積されたエネルギー及びトランス１１の励磁電流によって、時刻ｔ５の直前に１次巻線１１ａ、インダクタンス手段Ｌに流れていた電流と同じ方向に、インダクタンス手段Ｌ、１次巻線１１ａから逆並列ダイオードＤ３、スイッチ素子Ｑ１を通じて電流が流れる。なお、２次巻線１１ｂ側の電流は、時刻ｔ２１から継続して２次巻線１１ｂ、逆並列ダイオードＤ５、第３端子Ｔｅｒ３側、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８を通じて流れている。
【0054】
時刻ｔ２４では、組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４のうち、後にオフさせるスイッチング素子Ｓ１の駆動信号をオフ信号にする。スイッチ素子Ｑ１がオフするため、時刻ｔ２３の直前に流れていたトランスの励磁電流によって、図１０（ｄ）に示すように、１次巻線１１ａから逆並列ダイオードＤ３、並列コンデンサＣ１、インダクタンス手段Ｌを通じて電流が流れ、並列コンデンサＣ１を充電する。一方、並列コンデンサＣ２からは、インダクタンス手段Ｌ、１次巻線１１ａ、逆並列ダイオードＤ３、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２側を通じて放電電流が流れる。このとき、スイッチ素子Ｑ１に電流がまだ流れている状態でオフさせることになるが、先にオフさせたスイッチ素子Ｑ４のときよりも小さい値の電流にすることができる。よって、先にオフさせるスイッチ素子Ｑ４のオフ時と比べて、後からオフさせるスイッチ素子Ｑ１のスイッチング損失を小さくすることができる。
【0055】
時刻ｔ２５で並列コンデンサＣ１、Ｃ２の充放電が終わると、図１０（ｅ）に示すように、逆並列ダイオードＤ２が導通する。１次巻線１１ａ側ではトランス１１の励磁電流によって、時刻ｔ２５の直前に１次巻線１１ａに流れていた電流と同じ方向に、１次巻線１１ａから、逆並列ダイオードＤ３、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２側、逆並列ダイオードＤ２、インダクタンス手段Ｌを通じて電流が流れる。なお、２次巻線１１ｂ側の電流は、時刻ｔ２１から継続して２次巻線１１ｂ、逆並列ダイオードＤ５、第３端子Ｔｅｒ３側、第４端子Ｔｅｒ４側、逆並列ダイオードＤ８を通じて流れている。
【0056】
時刻ｔ２６で他方の組となるスイッチング回路１のスイッチング素子Ｓ２、Ｓ３にオン信号を与える。図１０（ｆ）に示すように、１次巻線１１ａ側では、スイッチ素子Ｑ２及びスイッチ素子Ｑ３が順方向に導通し、第１端子Ｔｅｒ１側、スイッチ素子Ｑ３、１次巻線１１ａ、インダクタンス手段Ｌ、スイッチ素子Ｑ２、第２端子Ｔｅｒ２側を通じて電流が流れる。１次巻線１１ａに流れる電流が今までと逆向きになるので、２次巻線１１ｂ側では、逆並列ダイオードＤ６、逆並列ダイオードＤ７が順方向に導通し、２次巻線１１ｂから、逆並列ダイオードＤ７、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側から逆並列ダイオードＤ６を通じて電流が流れる。図１０（ａ）の場合と同様に、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２間から入力された電力は、インダクタンス手段Ｌを介して第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側に供給される。
【0057】
上述のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作の場合と同様に、スイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作でも、時刻ｔ２６の直前に、スイッチ素子Ｑ２，Ｑ３にそれぞれ並列に接続される逆並列ダイオードＤ２，Ｄ３が導通しているため、図８に示されるように、スイッチング回路１のスイッチング素子Ｓ２，Ｓ３はオン時にゼロ電圧スイッチングを実現させることができる。
【0058】
時刻ｔ２６後の他方の組となるスイッチング回路１のスイッチング素子Ｓ２、Ｓ３の動作ついては、上述の組となるスイッチング素子Ｓ１、Ｓ４の時刻ｔ２１から時刻ｔ２６と同様に動作させる。すなわち、例えば、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の出力電圧が所望の値となるように、制御回路３は、組となるスイッチング素子Ｓ２、Ｓ３のうち第１コンデンサＣａが並列に接続されたスイッチ素子Ｑ３を先にオフさせ、後にスイッチ素子Ｑ２をオフさせる。
【0059】
上記の第１の実施形態に係るコンバータ３０１では、制御回路３は、上述のスイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作を行っている場合において、スイッチング回路１のスイッチング素子のパルス幅や周波数を変調させても前記第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間側から出力される電圧の検出値が目標値に近づかない場合は、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作に切り替える。逆に、制御回路３は、上述のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作を行っている場合において、スイッチング回路２のスイッチング素子Ｓ５、Ｓ６のパルス幅や周波数を変調させても第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間側から出力される電圧の検出値が目標値に近づかない場合は、スイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作に切り替える。２つの動作を切り替えることで、トランス１１の巻数比などの回路定数や負荷条件にとらわれずに、広範囲な入出力電圧電流に対応させることができる。
【0060】
なお、上述のスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作の場合と同様に、スイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作でも、スイッチング回路１の組となるスイッチ素子のうち、先にオフさせるスイッチ素子に並列に接続されるコンデンサの容量が、後にオフさせるスイッチ素子に並列に接続されるコンデンサの容量よりも大きくなるようにする。また、後にオフさせるスイッチング回路１のスイッチング素子Ｓ１、Ｓ２についてゼロ電圧スイッチングを実現させるために、まず励磁電流をスイッチング素子Ｓ２又はＳ１の両端電圧をゼロまで下げることができる大きさにする必要がある。さらに、励磁電流によってスイッチング素子Ｓ２又はＳ１の両端電圧をゼロまで下げることができるようなスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄを設ける必要がある。
【0061】
スイッチング回路１のスイッチング素子Ｓ１、Ｓ２を共にオフさせる期間Ｔｄは、スイッチング素子Ｓ１又はＳ２の両端電圧がゼロまで下がる期間程度とするのが好ましい。また、後にオフさせるスイッチ素子Ｑ１，Ｑ２に並列に接続されるコンデンサの容量の並列コンデンサＣ１，Ｃ２は、第スイッチング素子Ｓ１、Ｓ２内蔵の寄生容量の場合など小さい容量値となり、部品によってはバラツキがある。このため、スイッチング素子Ｓ１、Ｓ２内蔵の寄生容量に別付けのコンデンサを並列に接続させ、これらの合成容量を上記並列コンデンサＣ１，Ｃ２としてもよい。
【0062】
なお、図２、図７では、時刻ｔ８、時刻ｔ２６に、スイッチング回路１のスイッチング素子Ｓ２、Ｓ３の駆動信号であるオン信号を同時に与えており、かつ、スイッチ素子Ｑ２及びスイッチ素子Ｑ３が順方向に導通し始めている動作の一例を示した。しかし、上記の実施形態の動作の一例に限定されることなく、スイッチング素子Ｓ２、Ｓ３のオン信号を与える時点は同時でなくてもよい。また、スイッチング素子Ｓ２、Ｓ３のオン信号を与える時点は、逆並列ダイオードＤ２、Ｄ３が導通している期間であってもよい。この場合は、スイッチング素子Ｓ２、Ｓ３のオン信号を与える時点とスイッチ素子Ｑ２及びスイッチ素子Ｑ３が順方向に導通し始め時点は一致せず、例えば、逆並列ダイオードＤ２、Ｄ３を導通する電流がゼロになってからスイッチ素子Ｑ２及びスイッチ素子Ｑ３を順方向に電流が流れ始める。また、逆方向に電流を流したときのスイッチ素子Ｑ２、Ｑ３の電圧降下が順方向電流を流したときの逆並列ダイオードＤ２、Ｄ３の電圧降下である順電圧よりも小さい場合には、スイッチング素子Ｓ２、Ｓ３のオン信号を与え、スイッチ素子Ｑ２、Ｑ３を逆方向に導通させてスイッチング素子Ｓ２、Ｓ３の導通損失を低減させることができる。もう一方の組となるスイッチング回路１のスイッチング素子Ｓ１、Ｓ４の場合についても同様である。
【0063】
上記の第１の実施形態では、組となるスイッチング回路１のスイッチング素子Ｓ１及びＳ４、Ｓ２及びＳ３のうち第２レグ１３の上下アームのスイッチング素子Ｓ４、Ｓ３を先にオフさせているが、第１レグ１２の上下アームのスイッチング素子Ｓ１、Ｓ２を先にオフさせてもよい。この場合、第１コンデンサＣａ、第２コンデンサＣｂを、先にオフさせるスイッチング素子Ｓ１、Ｓ２にそれぞれ接続させる。また、先にオフさせるスイッチング回路１のスイッチング素子を、第１レグ１２と第２レグ１３との上アームのスイッチング素子Ｓ１、Ｓ３、又は、第１レグ１２と第２レグ１３との下アームのスイッチング素子Ｓ２、Ｓ４としてもよい。この場合、第１コンデンサＣａ、第２コンデンサＣｂを、先にオフさせるスイッチング素子Ｓ１、Ｓ３又はスイッチング素子Ｓ２、Ｓ４にそれぞれ並列に接続させる。
【0064】
また、上記の第１の実施形態において、図１に示したスイッチング回路２のブリッジ接続回路内で、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間に接続されるスイッチング素子Ｓ５、Ｓ６の直列回路と逆並列ダイオードＤ７，Ｄ８の直列回路との位置が入れ替わってもよい。この場合も、第３コンデンサＣｃ、第４コンデンサＣｄは、オンオフさせるスイッチング回路２のスイッチング素子Ｓ５、Ｓ６にそれぞれ並列に接続される。また、スイッチング回路２において逆並列ダイオードＤ７又はＤ８とスイッチング回路２のスイッチング素子Ｓ５又はＳ６との直列回路をそれぞれ第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間に接続する混合ブリッジ接続の回路構成にしてもよい。この場合も、第３コンデンサＣｃ、第４コンデンサＣｄは、オンオフさせるスイッチング回路２のスイッチング素子Ｓ５、Ｓ６にそれぞれ並列に接続させる。
【0065】
上述のスイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作の説明において、逆並列ダイオードＤ５、Ｄ６が導通する期間に、例えば、図１のスイッチング素子Ｓ５、Ｓ６にオン信号を与えて、スイッチ素子Ｑ５、Ｑ６を逆方向、すなわち逆並列ダイオードＤ５、Ｄ６の順方向に導通させてもよい。逆方向に電流を流したときのスイッチ素子Ｑ５、Ｑ６の電圧降下が順方向電流を流したときの逆並列ダイオードＤ５、Ｄ６の電圧降下である順電圧よりも小さい場合には、逆並列ダイオードＤ５、Ｄ６の導通損失よりも低減させることができる。同様に、逆並列ダイオードＤ７、Ｄ８を含むスイッチング素子Ｓ７、Ｓ８又は逆並列ダイオードＤ７、Ｄ８と並列に接続したスイッチング素子Ｓ７、Ｓ８を用いた場合も、スイッチ素子Ｑ７、Ｑ８を逆方向に導通させて逆並列ダイオードＤ７、Ｄ８の導通損失よりも低減させることができる。なお、上述のコンバータ３０１において第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側間に出力される電圧をスイッチング回路２のスイッチング素子Ｓ５、Ｓ６をオンオフさせる動作で得られる出力電圧よりも低くさせる動作のみに用いる場合は、スイッチング回路２は少なくともフルブリッジの整流回路として動作する逆並列ダイオードＤ５～Ｄ８又は逆並列ダイオードＤ５～Ｄ８の順方向と同じ方向に電流を流せるスイッチング素子を有すればよい。
【0066】
本発明のコンバータ３０１は、トランスの１次巻線又は２次巻線側に接続されるインダクタンス手段を用い、スイッチング回路２のスイッチング素子をオンオフさせる動作とスイッチング回路２のブリッジ接続回路をフルブリッジの整流回路として機能させる動作とを実現させることで広範囲な入出力電圧電流に対応させることができる。また、電流が流れている状態でスイッチング素子をオフさせたときに発生するスイッチング損失を低減することができ、組となるスイッチング回路１のスイッチング素子のうちの一方を後からオフさせたときに発生するスイッチング損失を低減することができる。さらに、ゼロ電圧スイッチングを実現させることでスイッチング損失の低減を図ることができる。
【0067】
（実施形態２）
図１で説明したコンバータ回路は、トランス１１を挟み、スイッチング回路２とスイッチング回路１とがミラーに映したような回路構成であるので、双方向コンバータとしても機能する。つまり、制御回路３がスイッチング素子Ｓ１～Ｓ６を実施形態１で説明したように動作させれば入力側（第１端子Ｔｅｒ１、第２端子Ｔｅｒ２）から出力側（第３端子Ｔｅｒ３、第４端子Ｔｅｒ４）へ電力を移動でき、入力側が第３端子Ｔｅｒ３、第４端子Ｔｅｒ４、出力側が第１端子Ｔｅｒ１、第２端子Ｔｅｒ２となるように、スイッチング素子Ｓ３～Ｓ８を実施形態１で説明したように動作させれば入力側（第３端子Ｔｅｒ３、第４端子Ｔｅｒ４）から出力側（第１端子Ｔｅｒ１、第２端子Ｔｅｒ２）へ電力を移動できる。
図１で説明したコンバータ回路は、トランス１１を挟み、スイッチング回路２とスイッチング回路１とがミラーに映したような回路構成であるので、双方向コンバータとしても機能する。つまり、制御回路３がスイッチング素子Ｓ１～Ｓ６を実施形態１で説明したように動作させれば入力側（第１端子Ｔｅｒ１、第２端子Ｔｅｒ２）から出力側（第３端子Ｔｅｒ３、第４端子Ｔｅｒ４）へ電力を移動でき、入力側が第３端子Ｔｅｒ３、第４端子Ｔｅｒ４、出力側が第１端子Ｔｅｒ１、第２端子Ｔｅｒ２となるように、スイッチング素子Ｓ３～Ｓ８を実施形態１で説明したように動作させれば入力側（第３端子Ｔｅｒ３、第４端子Ｔｅｒ４）から出力側（第１端子Ｔｅｒ１、第２端子Ｔｅｒ２）へ電力を移動できる。
【0068】
本発明では、上述の説明において、励磁電流を適切な大きさにするためにトランス１１の１次巻線又は２次巻線に並列に設けられるインダクタンス成分も上述のトランスの励磁インダクタンスに含まれる。また、上述の説明において、トランス１１の励磁インダクタンスとこれに並列に設けられるインダクタンス成分とによる合成インダクタンスによって流れる電流も上述の励磁電流に含まれる。トランスの励磁インダクタンスは、トランスの構造において、例えば、コアのギャップ幅、巻線の巻数量、コアの材質などによって調整することができる。
【0069】
上記の第１、第２の実施形態では、制御回路３は、スイッチング回路２の検出手段１８、スイッチング回路１の検出手段１９によって検出された電圧値が目標値に近づくようにしているが、用いる検出値は出力電流値や出力電力の他にこれらの組み合わせであってもよい。同様に入力側の電圧、電流又は電力の検出値が目標値に近づくようにしてもよい。なお、一般的に、電力の検出値としては、検出された電圧及び電流を乗算した演算値を用いる。上述の出力される電圧、電流もしくは電力の検出値又は入力される電圧、電流又は電力の検出値には、これらの値にある係数を乗除算したり、ある値を加減算等したりといった演算をして得られた値も含まれる。
【0070】
本発明は、トランスの１次巻線又は２次巻線側に接続されるインダクタンス手段を用いて、出力側のスイッチング回路２又はスイッチング回路１のスイッチング素子をオンオフさせる動作と出力側のスイッチング回路２又はスイッチング回路１を整流回路として機能させる動作とを実現させることで広範囲な入出力電圧電流に対応させることができる。また、電流が流れている状態でスイッチング素子をオフさせたときに発生するスイッチング損失を低減することができ、組となるスイッチング回路１のスイッチング素子のうちの一方を後からオフさせたときに発生するスイッチング損失を低減することができる。さらに、ゼロ電圧スイッチングを実現させることでスイッチング損失の低減を図ることができる。
【0071】
（実施形態３）
本実施形態では、図１の回路を持つコンバータ３０１（双方向コンバータ）における追加動作（低入力スイッチング制御）を説明する。なお、本説明は２つの端子（Ｔｅｒ１及びＴｅｒ２）を入力側、２つの端子（Ｔｅｒ３及びＴｅｒ４）を出力側として説明するが、トランス１１に対して回路構成が対称なので入力と出力を逆にしても同様に動作する。
本実施形態では、図１の回路を持つコンバータ３０１（双方向コンバータ）における追加動作（低入力スイッチング制御）を説明する。なお、本説明は２つの端子（Ｔｅｒ１及びＴｅｒ２）を入力側、２つの端子（Ｔｅｒ３及びＴｅｒ４）を出力側として説明するが、トランス１１に対して回路構成が対称なので入力と出力を逆にしても同様に動作する。
【0072】
制御回路３は、一方の前記スイッチング回路（１）の前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧、電流又は電力の検出値が一定基準を下回った時に、一方の前記スイッチング回路（１）における前記第１レグ（１２）の前記スイッチング素子（Ｓ１／Ｓ２）のオンと同時に他方の前記スイッチング回路（２）において前記第２レグ（２４）の上アームもしくは下アームの前記スイッチング素子（Ｓ６／Ｓ５）と前記第１レグ（２５）の下アームもしくは上アームの前記スイッチング素子（Ｓ７／Ｓ８）をオンさせ、且つ他方の前記スイッチング回路（２）において前記第２レグ（２４）の前記スイッチング素子（Ｓ６／Ｓ５）をオフさせる前に、前記第１レグ（２５）の前記スイッチング素子（Ｓ７／Ｓ８）をオフさせる低入力スイッチング制御を行う。
【0073】
図１１から図１４は、制御回路３が行うスイッチング制御を説明する図である。図１１は、２つの端子（Ｔｅｒ１及びＴｅｒ２）に入力される入力電流などの検出値が所定値以上である定常時での各スイッチを駆動する波形図（図２と同じ）である。なお、スイッチング周波数は、スイッチング素子Ｓ１又はＳ２がオンした時刻からオフした後に再度オンとなる時刻までの１周期Ｔｔの逆数であり、例えば、定常時のスイッチング周波数は５０ＫＨｚである。
【0074】
本コンバータ３０１は、制御回路３が定常時には図１１のように各スイッチを駆動している。制御回路３は、スイッチング回路１の検出手段１９が検出した２つの端子（Ｔｅｒ１及びＴｅｒ２）への入力電圧を監視し、一方の前記スイッチング回路（１）の前記組となるスイッチング素子（Ｓ１＆Ｓ４／Ｓ３＆Ｓ２）と他方の前記スイッチング回路（２）の前記第２レグ（２４）の前記スイッチング素子（Ｓ６／Ｓ５）がオン状態にあるエネルギー遷移期間（Ｔｐ）を調整する前記エネルギー遷移スイッチング制御を行う。
【0075】
例えば、前記制御回路（３）は、
一方の前記スイッチング回路（１）の前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧が低下し、一方の前記スイッチング回路（１）が接続される側の前記トランス（１１）の巻線（１１ａ）に流れる電流値Ｉｔｒが所定値を満たせない場合、前記エネルギー遷移スイッチング制御として、
前記エネルギー遷移期間（Ｔｐ）が長くなるように、他方の前記スイッチング回路（２）の前記第２レグ（１３）の前記スイッチング素子（Ｓ６／Ｓ５）がオン／オフする周期の位相をずらす位相制御（図１１から図１２）、さらに他方の前記スイッチング回路（２）の前記第２レグ（１３）の前記スイッチング素子（Ｓ６／Ｓ５）がオンする時間Ｔ２を調整する時間制御（図１２から図１３にかけて時間Ｔ２がＴ２’へ延ばす。）を行う。
一方の前記スイッチング回路（１）の前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧が低下し、一方の前記スイッチング回路（１）が接続される側の前記トランス（１１）の巻線（１１ａ）に流れる電流値Ｉｔｒが所定値を満たせない場合、前記エネルギー遷移スイッチング制御として、
前記エネルギー遷移期間（Ｔｐ）が長くなるように、他方の前記スイッチング回路（２）の前記第２レグ（１３）の前記スイッチング素子（Ｓ６／Ｓ５）がオン／オフする周期の位相をずらす位相制御（図１１から図１２）、さらに他方の前記スイッチング回路（２）の前記第２レグ（１３）の前記スイッチング素子（Ｓ６／Ｓ５）がオンする時間Ｔ２を調整する時間制御（図１２から図１３にかけて時間Ｔ２がＴ２’へ延ばす。）を行う。
【0076】
具体的には、制御回路３は、入力電流などの検出値の低下を検知すると、図１１から図１２のようにスイッチング素子（Ｓ５、Ｓ６）の位相を遅らせ（図面上右側へずらす）、スイッチング素子（Ｓ１、Ｓ４及びＳ６）が同時にオン、スイッチング素子（Ｓ２、Ｓ３及びＳ５）が同時にオンする時間Ｔｐを長くするように位相制御を行う。つまり、入力電流が低下しても位相制御で時間Ｔｐを長くすることでスイッチング回路１からスイッチング回路２へ遷移するエネルギーの減少を防ぐとともに、スイッチング素子（Ｓ１、Ｓ２）のＺＶＳを実現するためのトランス１１の一次側を流れる電流値Ｉｔｒの低下を防ぐことができる（図６（ａ）又は（ｈ）参照）。時刻ｔ６において２つの端子（Ｔｅｒ１、Ｔｅｒ２）からの入力電流を利用して並列コンデンサ（Ｃ１、Ｃ２）の充放電を行いＺＶＳを実現する。）。
【0077】
ここで、スイッチング素子Ｓ５、Ｓ６の位相制御は、スイッチング素子（Ｓ２、Ｓ３又はＳ１、Ｓ４）がオンになる時刻（ｔ１又はｔ８）まで遅らせることが可能である。スイッチング素子Ｓ５、Ｓ６の位相を最大限まで遅らせた後、それでもなお入力電流値などが目標値に不足していることを検知すると、制御回路３は、図１２から図１３のようにスイッチング素子（Ｓ５、Ｓ６）をオンする時間Ｔ２をＴ２’に延長し、時間Ｔｐを長くするように制御を行う。つまり、入力電流がさらに低減しても時間Ｔｐを長くすることでスイッチング回路１からスイッチング回路２へ遷移するエネルギーの減少を防ぐとともに、ＺＶＳを実現するためのトランス１１の一次側を流れる電流値Ｉｔｒの低下を防ぐことができる。
【0078】
このように、エネルギー遷移スイッチング制御では、スイッチング素子（Ｓ５、Ｓ６）を適切なタイミングと期間でオンし、トランス１１の２次側を短絡させることで、インダクタンス手段Ｌに入力電圧を印加させて電流値Ｉｔｒを増加させる。
【0079】
ここで、スイッチング素子Ｓ５、Ｓ６の時間制御で時間Ｔｐをスイッチング素子（Ｓ２、Ｓ３）がオンになる時間（図１１から図１３において時刻ｔ１からｔ４までの時間）まで長くすることが可能である。時間Ｔ２’を延長することは可能であるが、スイッチング素子（Ｓ２、Ｓ３）がオンになる時間（ｔ１－ｔ４）が変わらないので、時間Ｔｐをそれ以上に延ばすことはできない。なお、後述するように時間Ｔ２（Ｔ２’）には最適値が存在する。
【0080】
このため、制御回路３は、上述のエネルギー遷移スイッチング制御を行っても前記電流値Ｉｔｒが前記所定値を満たせない場合、前記低入力スイッチング制御（図１４）を行う。
【0081】
具体的には、制御回路３は、さらに入力電流の低下を検知すると、図１４のように、スイッチング素子（Ｓ２、Ｓ３及びＳ５）が同時にオン、スイッチング素子（Ｓ１、Ｓ４及びＳ６）が同時にオンする時刻（ｔ１又はｔ８）に、常時オフであったスイッチング素子（Ｓ８、Ｓ７）をオンする。スイッチング素子（Ｓ８、Ｓ７）をオンする時間Ｔ３については後述する。
【0082】
図１５は、低入力スイッチング制御を行わない場合の電流値Ｉｔｒを説明する図である。横軸は時間、縦軸は電流値Ｉｔｒである。前述のように、コンバータ３０１は、このトランス１１の１次側の電流を利用し、時刻ｔ６からｔ７の間でスイッチング素子（Ｓ１／Ｓ２）の並列コンデンサ（Ｃ１／Ｃ２）の電荷を減少させることで時刻ｔ８のＺＶＳを実現している。入力電圧が極端に低く（例えば０Ｖ）なると、インダクタンス手段Ｌに印加される電圧も低くなるため、図１５のようにスイッチング素子（Ｓ５、Ｓ６）の位相制御及び時間制御を行って時間Ｔｐを長く（点線）しても電流値Ｉｔｒを増加させることは困難、すなわちＺＶＳが困難となる。
【0083】
そこで、本実施形態のように、例えば、トランス１１の１次側のスイッチング素子（Ｓ２、Ｓ３）、及び２次側のスイッチング素子Ｓ５が同時にオンしている時間Ｔｐにスイッチング素子Ｓ８をオンする低入力スイッチング制御を行う。具体的には、図６（ｇ）と図６（ｈ）との間でスイッチング素子Ｓ８をＴ３の時間だけオンとし、図２１の回路状態を形成する。このように制御すると、２つの端子（Ｔｅｒ３、Ｔｅｒ４）に生じている出力電圧Ｖｏがトランス１１の２次側に印加され、その出力電圧Ｖｏの１次側換算値と２つの端子（Ｔｅｒ１＆Ｔｅｒ２）から入力される入力電圧Ｖｉｎとの加算値（ＶＬ＝Ｖｉｎ＋Ｖｏ）がインダクタンス手段Ｌに印加される。このため、トランス１１の電流値Ｉｔｒの傾き（増加率）を図１５に対して大きくすることができる。増加させることができる（図１６、図２１）。低入力スイッチング制御を行わない図１５に対し、低入力スイッチング制御を行う図１６は、時間Ｔ３の間で電流値Ｉｔｒを大きく増加させることができる。このように、本実施形態では、スイッチング素子（Ｓ１、Ｓ２）の並列コンデンサ（Ｃ１、Ｃ２）の電荷を十分に減少させ、ＺＶＳするために必要な電流値Ｉｔｒの値ｘを確保することができる。
【0084】
一方、時刻ｔ２（時間Ｔ２）でスイッチング素子Ｓ５がオフすると、時間Ｔ３の間に電流値Ｉｔｒの上昇した分が残電流となる。この残電流分は無効電流となり損失を大きくすることになる。残電流（無効電流）を減少し損失を小さくするという観点では、並列コンデンサＣ５及びコンデンサＣｃの放電時間を延ばすためスイッチング素子Ｓ５を早くオフ（時間Ｔ２を短く）することが望ましい。
【0085】
すなわち、時間Ｔ２と時間Ｔ３には入力電流の増加と損失の発生というトレードオフの関係があり、所望の入力電流を得るための最適な時間Ｔ２が存在する。
ここで、図１７から図１９を用いて時間Ｔ２（Ｔ２’）の最適値について説明する。図１７から図１９は、スイッチング素子（Ｓ１、Ｓ２）を流れる電流波形（スイッチ素子（Ｑ１、Ｑ２）のそれぞれに並列する逆並列ダイオード（Ｄ１、Ｄ２）と並列コンデンサ（
Ｃ１、Ｃ２）を含む電流波形）を説明する図である。横軸は時間、縦軸はスイッチ素子（Ｓ１、Ｓ２）を流れる電流値Ｉｓｗである。図１７は時間Ｔ２（Ｔ２’）が最適である場合、図１８は時間Ｔ２（Ｔ２’）が短い場合、図１９は時間Ｔ２（Ｔ２’）が長すぎる場合の電流波形図である。
ここで、図１７から図１９を用いて時間Ｔ２（Ｔ２’）の最適値について説明する。図１７から図１９は、スイッチング素子（Ｓ１、Ｓ２）を流れる電流波形（スイッチ素子（Ｑ１、Ｑ２）のそれぞれに並列する逆並列ダイオード（Ｄ１、Ｄ２）と並列コンデンサ（
Ｃ１、Ｃ２）を含む電流波形）を説明する図である。横軸は時間、縦軸はスイッチ素子（Ｓ１、Ｓ２）を流れる電流値Ｉｓｗである。図１７は時間Ｔ２（Ｔ２’）が最適である場合、図１８は時間Ｔ２（Ｔ２’）が短い場合、図１９は時間Ｔ２（Ｔ２’）が長すぎる場合の電流波形図である。
【0086】
最適な時間Ｔ２（Ｔ２’）は次のように計算される。
まず、スイッチング素子（Ｓ１、Ｓ２）をＺＶＳするために必要な電流値Ｉｔｒを電流値ｘとして設定する。電流値ｘはスイッチング素子（Ｓ１、Ｓ２）の種類やコンバータの仕様によって決定される。
まず、スイッチング素子（Ｓ１、Ｓ２）をＺＶＳするために必要な電流値Ｉｔｒを電流値ｘとして設定する。電流値ｘはスイッチング素子（Ｓ１、Ｓ２）の種類やコンバータの仕様によって決定される。
【0087】
そして、前記制御回路３は、前記低入力スイッチング制御において、他方の前記スイッチング回路２の前記第２レグ２４の前記スイッチング素子（Ｓ６／Ｓ５）をオンさせる期間Ｔ２を数１で設定する。
である。
また、
Ｔ１は一方の前記スイッチング回路１の前記第２レグ１３のスイッチング素子（Ｓ３／Ｓ４）をオンさせる期間、
Ｔｔは一方の前記スイッチング回路１におけるスイッチング周期、
Ｔ３は他方の前記スイッチング回路２の前記第１レグ１２の前記スイッチング素子（Ｓ７／Ｓ８）をオンさせる期間、
Ｖｉは一方の前記スイッチング回路１の前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧、
Ｖｏは他方の前記スイッチング回路２の前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）間側から出力される電圧、
ｎ１及びｎ２はそれぞれ前記トランス１１の前記１次巻線１１ａ及び前記２次巻線１１ｂの巻き数、
Ｌは前記インダクタンス手段Ｌのインダクタンス
である。
【数1】
また、
Ｔ１は一方の前記スイッチング回路１の前記第２レグ１３のスイッチング素子（Ｓ３／Ｓ４）をオンさせる期間、
Ｔｔは一方の前記スイッチング回路１におけるスイッチング周期、
Ｔ３は他方の前記スイッチング回路２の前記第１レグ１２の前記スイッチング素子（Ｓ７／Ｓ８）をオンさせる期間、
Ｖｉは一方の前記スイッチング回路１の前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧、
Ｖｏは他方の前記スイッチング回路２の前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）間側から出力される電圧、
ｎ１及びｎ２はそれぞれ前記トランス１１の前記１次巻線１１ａ及び前記２次巻線１１ｂの巻き数、
Ｌは前記インダクタンス手段Ｌのインダクタンス
である。
【0088】
時間Ｔ２が適切である場合、スイッチング素子（Ｓ１又はＳ２）には次のように電流が流れる（ここではスイッチング素子Ｓ１について説明する。）。時刻ｔ６（横軸最左のｔ６）にてスイッチ素子Ｑ２がオフとなると同時に並列コンデンサＣ１から放電（並列コンデンサＣ２は充電）が始まる（電流波形のスパイク部分Ａ０１）。並列コンデンサＣ１の容量が小さいため、並列コンデンサＣ１の放電が完了すると逆並列ダイオードＤ１に電流が流れ始める（同じく電流波形のスパイク部分Ａ０１）。なお、この時刻はｔ７（図６（ｇ）のように電流が流れている時間）であるが、図１７ではその記載を省略している。この電流がゼロになるまでにスイッチ素子Ｑ１をオンする（時刻ｔ１＝ｔ８；時間Ｔｄ終了）。時刻ｔ１にはスイッチ素子Ｑ７もオンとなるため時間Ｔ３が始まる。時間Ｔ３の間は２つの端子（Ｔｅｒ３、Ｔｅｒ４）の電圧がトランス１１の２次側に印加され、その出力電圧の１次側換算値と２つの端子（Ｔｅｒ１＆Ｔｅｒ２）から入力される入力電圧との加算値がインダクタンス手段Ｌに印加されるため、電流値Ｉｔｒを増加し、スイッチング素子Ｓ１を流れる電流Ｉｓｗも増加する。時間Ｔ３の後はスイッチ素子Ｑ７がオフとなり、時間Ｔ３の間は２つの端子（Ｔｅｒ３、Ｔｅｒ４）の電圧がトランス１１の２次側に印加することが終了するため、スイッチング素子Ｓ１を流れる電流Ｉｓｗの増加は小さくなる（場合によっては増加しないこともある。）。
【0089】
時刻ｔ４で先にオフするスイッチ素子Ｑ４をオフし、その後、時刻ｔ２でスイッチ素子Ｑ６もオフする。時刻ｔ２後はインダクタンス手段Ｌがエネルギーを放出していくので、電流値Ｉｔｒが減少し、スイッチング素子Ｓ１を流れる電流Ｉｓｗも減少する。そして、時刻ｔ６でスイッチ素子Ｑ１がオフすると同時に並列コンデンサＣ１に電流が流れ始めるが、並列コンデンサＣ１の容量が小さいためすぐに充電が完了し、スイッチング素子Ｓ１を流れる電流Ｉｓｗはゼロとなる（電流波形のＡ０２部分）。なお、この時刻はｔ７であるが、図１７ではその記載を省略している。
【0090】
時間Ｔ３が長く、数１のように計算される時間Ｔ２が短くなると、図１８のようにスイッチ素子Ｑ１／Ｑ２の切り替え直前に電流Ｉｓｗが逆方向に流れること（部分Ａ１）になり、ＺＶＳが実現できなくなる。一方、時間Ｔ３が短く、数１のように計算される時間Ｔ２が長くなると、図１９のように電流がゼロになる前にスイッチ素子Ｑ１／Ｑ２がオフする（部分Ａ２）ことになり、スイッチング損失が大きくなる。さらに、その電流が他方のスイッチ素子Ｑ２／Ｑ１のオンした後に逆向きの電流となって流れる（部分Ａ３）ため、２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電流が減少することになる。
【0091】
このように、数１で時間Ｔ２の値の最大値を算出することで、スイッチング素子（Ｓ１、Ｓ２）のオン時のＺＶＳに必要な電流値ｘを確保しつつ、オフ時の電流値が大きくなり過ぎない最適な時間Ｔ２を設定できる。
【0092】
具体的には、入力電流が低下した場合、制御回路３は、次のようにスイッチング素子を制御している。
制御回路３は、入力電流を増加させるためスイッチング素子（Ｓ５、Ｓ６）の制御として、まずは駆動信号のパルス幅固定で駆動信号の位相を進める（図１１から図１２）。そして、制御回路３は、スイッチング素子（Ｓ５、Ｓ６）をオンするタイミングがスイッチング素子（Ｓ１、Ｓ２）をオンするタイミングと同じぐらいになるところで位相を固定し、パルス幅を広げる（図１３）。さらに、制御回路３は、パルス幅の時間Ｔ２が算出した値Ｔｃａに達した場合、スイッチング素子（Ｓ７、Ｓ８）に駆動信号をあたえ、時間Ｔ３を作り、低入力スイッチング制御を開始する（図１４）。ここで、値Ｔｃａは数１の条件２（Ｔ３＝０）で計算された時間Ｔ２である。
数１の条件２の下、時間Ｔ３が拡大すると時間Ｔ２も拡大する。ここで、拡大してきた時間Ｔ３が数１の条件１を満たすようになるとＴ３’＝Ｔ３として時間Ｔ２を算出することになる。制御回路３は、図１７の状態を維持できるように数１を計算し続け、状況によって時間Ｔ２とＴ３は短縮や拡大をする。
制御回路３は、入力電流を増加させるためスイッチング素子（Ｓ５、Ｓ６）の制御として、まずは駆動信号のパルス幅固定で駆動信号の位相を進める（図１１から図１２）。そして、制御回路３は、スイッチング素子（Ｓ５、Ｓ６）をオンするタイミングがスイッチング素子（Ｓ１、Ｓ２）をオンするタイミングと同じぐらいになるところで位相を固定し、パルス幅を広げる（図１３）。さらに、制御回路３は、パルス幅の時間Ｔ２が算出した値Ｔｃａに達した場合、スイッチング素子（Ｓ７、Ｓ８）に駆動信号をあたえ、時間Ｔ３を作り、低入力スイッチング制御を開始する（図１４）。ここで、値Ｔｃａは数１の条件２（Ｔ３＝０）で計算された時間Ｔ２である。
数１の条件２の下、時間Ｔ３が拡大すると時間Ｔ２も拡大する。ここで、拡大してきた時間Ｔ３が数１の条件１を満たすようになるとＴ３’＝Ｔ３として時間Ｔ２を算出することになる。制御回路３は、図１７の状態を維持できるように数１を計算し続け、状況によって時間Ｔ２とＴ３は短縮や拡大をする。
【0093】
（実施例）
実施形態１から３で説明したコンバータ３０１は、図２０の回生機能付き電子負荷４２の双方向ＤＣ－ＤＣコンバータ４３として利用できる。コンバータ３０１の出力側（例えば、２つの端子（Ｔｅｒ３＆Ｔｅｒ４））に双方向インバータ４４を接続する。この構成により、双方向ＤＣ－ＤＣコンバータ４３と双方向インバータ４４の接続部の電圧Ｖｌｉｎｋを被試験装置４１の電圧にかかわらず、双方向インバータ４４によって十分に高い電圧にすることができる。このため、電子負荷４２として動作する際に被試験装置４１の電圧が０Ｖであってもインダクタンス手段Ｌに十分に高い電圧であるＶｌｉｎｋを印加できるため、被試験装置４１から所定の入力電流を電子負荷４２に流すことが可能である。
実施形態１から３で説明したコンバータ３０１は、図２０の回生機能付き電子負荷４２の双方向ＤＣ－ＤＣコンバータ４３として利用できる。コンバータ３０１の出力側（例えば、２つの端子（Ｔｅｒ３＆Ｔｅｒ４））に双方向インバータ４４を接続する。この構成により、双方向ＤＣ－ＤＣコンバータ４３と双方向インバータ４４の接続部の電圧Ｖｌｉｎｋを被試験装置４１の電圧にかかわらず、双方向インバータ４４によって十分に高い電圧にすることができる。このため、電子負荷４２として動作する際に被試験装置４１の電圧が０Ｖであってもインダクタンス手段Ｌに十分に高い電圧であるＶｌｉｎｋを印加できるため、被試験装置４１から所定の入力電流を電子負荷４２に流すことが可能である。
【0094】
（他の実施形態）
本発明の電気回路において、接続点とは電気的に接続されて同電位にある部位を言い、物理的に接続された点を言うものではない。また、本発明のコンバータ及び双方向コンバータにおける各部の構成、構造、数、配置、形状、材質などに関しては、上記具体例に限定されず、当業者が適宜選択的に採用したものも、本発明の要旨を包含する限り、本発明の範囲に包含される。
本発明の電気回路において、接続点とは電気的に接続されて同電位にある部位を言い、物理的に接続された点を言うものではない。また、本発明のコンバータ及び双方向コンバータにおける各部の構成、構造、数、配置、形状、材質などに関しては、上記具体例に限定されず、当業者が適宜選択的に採用したものも、本発明の要旨を包含する限り、本発明の範囲に包含される。
【0095】
より具体的には、例えば、半導体素子として記号により例示したものなどは、これら特定の電気素子には限定されず、同様の機能または作用を有する単一の電気素子あるいは複数の電気素子を含む電気回路として構成することができ、これらすべての変形は、本発明の範囲に包含される。同様に、ダイオード、コンデンサ、スイッチング素子をはじめとする各回路素子の数や配置関係などについても、当業者が適宜設計変更したものは本発明の範囲に包含される。
【符号の説明】
【0096】
Ｔｅｒ１：第１端子
Ｔｅｒ２：第２端子
Ｔｅｒ３：第３端子
Ｔｅｒ４：第４端子
１、２：スイッチング回路
３：制御回路
１１：トランス
１２：第１レグ（スイッチング回路１の第１レグ）
１３：第２レグ（スイッチング回路１の第２レグ）
２４：第３レグ（スイッチング回路２の第２レグ）
２５：第４レグ（スイッチング回路２の第１レグ）
１６、１７：コンデンサ
１８：スイッチング回路２の検出手段
１９：スイッチング回路１の検出手段
４１：被試験装置
４２：回生機能付き電子負荷
４３：双方向ＤＣ－ＤＣコンバータ
４４：双方向インバータ
Ｓ１～Ｓ４：スイッチング回路１のスイッチング素子
Ｑ１～Ｑ４：スイッチ素子
Ｄ１～Ｄ４：逆並列ダイオード
Ｃ１～Ｃ４：並列コンデンサ
Ｄ５～Ｄ８：逆並列ダイオード
Ｓ５～Ｓ８：スイッチング回路２のスイッチング素子
Ｑ５～Ｑ８：スイッチ素子
Ｃ５～Ｃ８：並列コンデンサ
Ｃａ：スイッチング回路１の第１コンデンサ
Ｃｂ：スイッチング回路１の第２コンデンサ
Ｃｃ：スイッチング回路２の第１コンデンサ（「第３コンデンサ」と説明する場合もある。）
Ｃｄ：スイッチング回路２の第２コンデンサ（「第４コンデンサ」と説明する場合もある。）
Ｌ：インダクタンス手段
Ｔｅｒ２：第２端子
Ｔｅｒ３：第３端子
Ｔｅｒ４：第４端子
１、２：スイッチング回路
３：制御回路
１１：トランス
１２：第１レグ（スイッチング回路１の第１レグ）
１３：第２レグ（スイッチング回路１の第２レグ）
２４：第３レグ（スイッチング回路２の第２レグ）
２５：第４レグ（スイッチング回路２の第１レグ）
１６、１７：コンデンサ
１８：スイッチング回路２の検出手段
１９：スイッチング回路１の検出手段
４１：被試験装置
４２：回生機能付き電子負荷
４３：双方向ＤＣ－ＤＣコンバータ
４４：双方向インバータ
Ｓ１～Ｓ４：スイッチング回路１のスイッチング素子
Ｑ１～Ｑ４：スイッチ素子
Ｄ１～Ｄ４：逆並列ダイオード
Ｃ１～Ｃ４：並列コンデンサ
Ｄ５～Ｄ８：逆並列ダイオード
Ｓ５～Ｓ８：スイッチング回路２のスイッチング素子
Ｑ５～Ｑ８：スイッチ素子
Ｃ５～Ｃ８：並列コンデンサ
Ｃａ：スイッチング回路１の第１コンデンサ
Ｃｂ：スイッチング回路１の第２コンデンサ
Ｃｃ：スイッチング回路２の第１コンデンサ（「第３コンデンサ」と説明する場合もある。）
Ｃｄ：スイッチング回路２の第２コンデンサ（「第４コンデンサ」と説明する場合もある。）
Ｌ：インダクタンス手段
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】