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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024129443
(43)【公開日】2024-09-27
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 13/12 20060101AFI20240919BHJP
G06F 12/06 20060101ALI20240919BHJP
G06F 9/38 20180101ALI20240919BHJP
G06F 13/10 20060101ALI20240919BHJP
G06F 3/06 20060101ALI20240919BHJP
【ＦＩ】
G06F13/12 330G
G06F12/06 550A
G06F9/38 350X
G06F13/10 310B
G06F3/06 301F
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023038661
(22)【出願日】2023-03-13
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】森 悠
(72)【発明者】
【氏名】田所 三徳
【テーマコード（参考）】
5B013
5B160
【Ｆターム（参考）】
5B013CC13
5B160CD04
(57)【要約】
【課題】 処理の効率を向上できるメモリシステムを実現する。
【解決手段】 実施形態によれば、メモリシステムは、複数のメモリチップと、ランダムアクセスメモリと、コントローラとを具備する。複数のメモリチップは、並列に動作可能である。ランダムアクセスメモリは、ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含む。コントローラは、ホストから発行される１つ以上の要求を、ホストから取得した順に物理チャネル領域に格納する。コントローラは、１つ以上の要求のそれぞれを、複数の仮想チャネル領域のいずれか１つに格納する。複数の仮想チャネル領域のそれぞれは、１つ以上の要求に従って複数のメモリチップに対してそれぞれ実行される複数のプロセスの１つと対応する。
【選択図】図３
【解決手段】 実施形態によれば、メモリシステムは、複数のメモリチップと、ランダムアクセスメモリと、コントローラとを具備する。複数のメモリチップは、並列に動作可能である。ランダムアクセスメモリは、ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含む。コントローラは、ホストから発行される１つ以上の要求を、ホストから取得した順に物理チャネル領域に格納する。コントローラは、１つ以上の要求のそれぞれを、複数の仮想チャネル領域のいずれか１つに格納する。複数の仮想チャネル領域のそれぞれは、１つ以上の要求に従って複数のメモリチップに対してそれぞれ実行される複数のプロセスの１つと対応する。
【選択図】図３
【特許請求の範囲】
【請求項1】
並列に動作可能な複数のメモリチップと、
ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、前記ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含むランダムアクセスメモリと、
前記ホストから発行される１つ以上の要求を、前記ホストから取得した順に前記物理チャネル領域に格納し、
前記１つ以上の要求のそれぞれを、前記複数の仮想チャネル領域のいずれか１つに格納するように構成されるコントローラとを具備し、
前記複数の仮想チャネル領域のそれぞれは、前記１つ以上の要求に従って前記複数のメモリチップに対してそれぞれ実行される複数のプロセスの１つと対応し、
前記コントローラは、
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記物理チャネル領域を用いてプロセスを実行し、
前記自由度が前記所定の閾値未満である場合、前記複数の仮想チャネル領域を用いてプロセスを実行するように構成される、
メモリシステム。
ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、前記ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含むランダムアクセスメモリと、
前記ホストから発行される１つ以上の要求を、前記ホストから取得した順に前記物理チャネル領域に格納し、
前記１つ以上の要求のそれぞれを、前記複数の仮想チャネル領域のいずれか１つに格納するように構成されるコントローラとを具備し、
前記複数の仮想チャネル領域のそれぞれは、前記１つ以上の要求に従って前記複数のメモリチップに対してそれぞれ実行される複数のプロセスの１つと対応し、
前記コントローラは、
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記物理チャネル領域を用いてプロセスを実行し、
前記自由度が前記所定の閾値未満である場合、前記複数の仮想チャネル領域を用いてプロセスを実行するように構成される、
メモリシステム。
【請求項2】
前記コントローラは、
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記物理チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第１要求を取得し、前記第１要求に応じたプロセスを実行し、
前記自由度が前記所定の閾値未満である場合、前記複数の仮想チャネル領域のうちの第２仮想チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第２要求を取得し、前記第２要求に応じた処理を実行するように構成される、
請求項１に記載のメモリシステム。
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記物理チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第１要求を取得し、前記第１要求に応じたプロセスを実行し、
前記自由度が前記所定の閾値未満である場合、前記複数の仮想チャネル領域のうちの第２仮想チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第２要求を取得し、前記第２要求に応じた処理を実行するように構成される、
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記第１要求に応じたプロセスを実行した後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記複数の仮想チャネル領域の内の第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満である場合、前記第２要求に応じた処理を実行した後、前記第２仮想チャネル領域に格納されている前記第２要求を削除し、前記物理チャネル領域に格納されている前記第２要求を削除するように構成される、
請求項２に記載のメモリシステム。
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記第１要求に応じたプロセスを実行した後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記複数の仮想チャネル領域の内の第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満である場合、前記第２要求に応じた処理を実行した後、前記第２仮想チャネル領域に格納されている前記第２要求を削除し、前記物理チャネル領域に格納されている前記第２要求を削除するように構成される、
請求項２に記載のメモリシステム。
【請求項4】
並列に動作可能な複数のメモリチップと、
ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、前記ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含むランダムアクセスメモリと、
前記ホストから発行される１つ以上の要求を、前記ホストから取得した順に前記物理チャネル領域に格納し、
前記１つ以上の要求のそれぞれを、前記複数の仮想チャネル領域のいずれか１つに格納するように構成されるコントローラとを具備し、
前記複数の仮想チャネル領域のそれぞれは、前記１つ以上の要求に従って前記複数のメモリチップに対してそれぞれ実行される複数のプロセスの１つと対応し、
前記コントローラは、
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記物理チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第１要求を取得し、前記第１要求に応じたプロセスを実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記複数の仮想チャネル領域の内の第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満である場合、前記複数の仮想チャネル領域のうちの第２仮想チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記第２仮想チャネル領域に格納されている前記第２要求を削除し、前記物理チャネル領域に格納されている前記第２要求を削除するように構成される、
メモリシステム。
ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、前記ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含むランダムアクセスメモリと、
前記ホストから発行される１つ以上の要求を、前記ホストから取得した順に前記物理チャネル領域に格納し、
前記１つ以上の要求のそれぞれを、前記複数の仮想チャネル領域のいずれか１つに格納するように構成されるコントローラとを具備し、
前記複数の仮想チャネル領域のそれぞれは、前記１つ以上の要求に従って前記複数のメモリチップに対してそれぞれ実行される複数のプロセスの１つと対応し、
前記コントローラは、
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記物理チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第１要求を取得し、前記第１要求に応じたプロセスを実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記複数の仮想チャネル領域の内の第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満である場合、前記複数の仮想チャネル領域のうちの第２仮想チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記第２仮想チャネル領域に格納されている前記第２要求を削除し、前記物理チャネル領域に格納されている前記第２要求を削除するように構成される、
メモリシステム。
【請求項5】
前記コントローラは、
前記第１要求を前記物理チャネル領域に物理的に格納し、
前記第１要求が格納された前記物理チャネル領域内の位置を示す第１情報を前記第１仮想チャネル領域に格納することによって、前記第１要求を前記第１仮想チャネル領域に仮想的に格納するように構成される、
請求項４に記載のメモリシステム。
前記第１要求を前記物理チャネル領域に物理的に格納し、
前記第１要求が格納された前記物理チャネル領域内の位置を示す第１情報を前記第１仮想チャネル領域に格納することによって、前記第１要求を前記第１仮想チャネル領域に仮想的に格納するように構成される、
請求項４に記載のメモリシステム。
【請求項6】
前記コントローラは、前記自由度が前記所定の閾値以上である場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１情報を削除するように構成される、
請求項５に記載のメモリシステム。
請求項５に記載のメモリシステム。
【請求項7】
前記コントローラは、
前記第２要求を前記物理チャネル領域に物理的に格納し、
前記第２要求が格納された前記物理チャネル領域内の位置を示す第２情報を前記第２仮想チャネル領域に格納することによって、前記第２要求を前記第２仮想チャネル領域に仮想的に格納するように構成される、
請求項４に記載のメモリシステム。
前記第２要求を前記物理チャネル領域に物理的に格納し、
前記第２要求が格納された前記物理チャネル領域内の位置を示す第２情報を前記第２仮想チャネル領域に格納することによって、前記第２要求を前記第２仮想チャネル領域に仮想的に格納するように構成される、
請求項４に記載のメモリシステム。
【請求項8】
前記コントローラは、
前記自由度が前記所定の閾値未満である場合、前記第２仮想チャネル領域に格納されている前記第２情報を取得し、前記第２情報に基づいて前記物理チャネル領域から前記第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記第２仮想チャネル領域に格納されている前記第２情報を削除し、前記物理チャネル領域に格納されている前記第２要求を削除するように構成される
請求項７に記載のメモリシステム。
前記自由度が前記所定の閾値未満である場合、前記第２仮想チャネル領域に格納されている前記第２情報を取得し、前記第２情報に基づいて前記物理チャネル領域から前記第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記第２仮想チャネル領域に格納されている前記第２情報を削除し、前記物理チャネル領域に格納されている前記第２要求を削除するように構成される
請求項７に記載のメモリシステム。
【請求項9】
前記第１要求は、前記第２要求よりも先に前記物理チャネル領域に格納され、
前記第１仮想チャネル領域は、前記複数のプロセスの内の第１プロセスに対応し、
前記第２仮想チャネル領域は、前記複数のプロセスの内の第２プロセスに対応し、
前記コントローラは、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスと前記第２プロセスとが実行可能である場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスが実行可能であって前記第２プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第２プロセスが実行可能であって前記第１プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第２要求を削除し、前記第２仮想チャネル領域に格納されている前記第２要求を削除するように構成される、
請求項４に記載のメモリシステム。
前記第１仮想チャネル領域は、前記複数のプロセスの内の第１プロセスに対応し、
前記第２仮想チャネル領域は、前記複数のプロセスの内の第２プロセスに対応し、
前記コントローラは、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスと前記第２プロセスとが実行可能である場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスが実行可能であって前記第２プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第２プロセスが実行可能であって前記第１プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第２要求を削除し、前記第２仮想チャネル領域に格納されている前記第２要求を削除するように構成される、
請求項４に記載のメモリシステム。
【請求項10】
前記コントローラは、
前記第１要求を前記物理チャネル領域に格納し、
前記第１要求が格納された前記物理チャネル領域内の位置を示す第１情報を前記第１仮想チャネル領域に格納することによって、前記第１要求を前記第１仮想チャネル領域に仮想的に格納し、
前記第１要求よりも後に前記第２要求を前記物理チャネル領域に格納し、
前記第２要求が格納された前記物理チャネル領域内の位置を示す第２情報を前記第２仮想チャネル領域に格納することによって、前記第２要求を前記第２仮想チャネル領域に仮想的に格納するように構成され、
前記第１仮想チャネル領域は、前記複数のプロセスの内の第１プロセスに対応し、
前記第２仮想チャネル領域は、前記複数のプロセスの内の第２プロセスに対応し、
前記コントローラは、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスと前記第２プロセスとが実行可能である場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１情報を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスが実行可能であって前記第２プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１情報を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第２プロセスが実行可能であって前記第１プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第２要求を削除し、前記第２仮想チャネル領域に格納されている前記第２情報を削除するように構成される、
請求項４に記載のメモリシステム。
前記第１要求を前記物理チャネル領域に格納し、
前記第１要求が格納された前記物理チャネル領域内の位置を示す第１情報を前記第１仮想チャネル領域に格納することによって、前記第１要求を前記第１仮想チャネル領域に仮想的に格納し、
前記第１要求よりも後に前記第２要求を前記物理チャネル領域に格納し、
前記第２要求が格納された前記物理チャネル領域内の位置を示す第２情報を前記第２仮想チャネル領域に格納することによって、前記第２要求を前記第２仮想チャネル領域に仮想的に格納するように構成され、
前記第１仮想チャネル領域は、前記複数のプロセスの内の第１プロセスに対応し、
前記第２仮想チャネル領域は、前記複数のプロセスの内の第２プロセスに対応し、
前記コントローラは、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスと前記第２プロセスとが実行可能である場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１情報を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスが実行可能であって前記第２プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１情報を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第２プロセスが実行可能であって前記第１プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第２要求を削除し、前記第２仮想チャネル領域に格納されている前記第２情報を削除するように構成される、
請求項４に記載のメモリシステム。
【請求項11】
前記コントローラは、前記ホストから第３要求を取得した場合、
前記第３要求を前記物理チャネル領域に格納し、
前記第３要求に対応するプロセスを特定し、前記特定されたプロセスに対応する前記複数の仮想チャネル領域の内の第３仮想チャネル領域に、前記第３要求を格納するように構成される、
請求項４に記載のメモリシステム。
前記第３要求を前記物理チャネル領域に格納し、
前記第３要求に対応するプロセスを特定し、前記特定されたプロセスに対応する前記複数の仮想チャネル領域の内の第３仮想チャネル領域に、前記第３要求を格納するように構成される、
請求項４に記載のメモリシステム。
【請求項12】
前記コントローラは、前記ホストから第３要求を取得した場合、
前記第３要求を前記物理チャネル領域に物理的に格納し、
前記第３要求に対応するプロセスを特定し、前記特定されたプロセスに対応する前記複数の仮想チャネル領域の内の第３仮想チャネル領域に、前記第３要求が格納された前記物理チャネル領域内の位置を示す第３情報を格納することによって、前記第３要求を前記第３仮想チャネル領域に仮想的に格納するように構成される、
請求項４に記載のメモリシステム。
前記第３要求を前記物理チャネル領域に物理的に格納し、
前記第３要求に対応するプロセスを特定し、前記特定されたプロセスに対応する前記複数の仮想チャネル領域の内の第３仮想チャネル領域に、前記第３要求が格納された前記物理チャネル領域内の位置を示す第３情報を格納することによって、前記第３要求を前記第３仮想チャネル領域に仮想的に格納するように構成される、
請求項４に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムを制御する技術に関する。
【背景技術】
【0002】
近年、不揮発性メモリ等の記憶デバイスを備えるメモリシステムが広く普及している。このようなメモリシステムの１つとして、例えば、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、様々なコンピューティングデバイスのメインストレージとして使用されている。
【0003】
メモリシステムは、ホストによって発行された要求（例えば、コマンドとも呼ぶ）に応じて、記憶デバイスに対するデータ書き込みやデータ読み出し等の処理を行う。メモリシステムでは、データコヒーレンシを保つために、ホストによって発行された複数の要求の順序が、例えば、先入れ先出し（Ｆｉｒｓｔ－Ｉｎ Ｆｉｒｓｔ－Ｏｕｔ：ＦＩＦＯ）構造のメモリ（ＦＩＦＯメモリ）によって維持される。
【0004】
また、メモリシステムの記憶デバイスとして、並列に動作可能な複数のメモリチップを備えることがある。例えば、データセンター、およびエンタープライズ向け製品では、メモリチップの動作の並列性は増加傾向にある。
【0005】
このようなメモリシステムでは、ホストによる要求の本来の順序に従う処理（インオーダ処理）を保証する必要がなく、且つ、互いに独立な要求を同時に実行することでメモリシステムの性能を向上できる場合、並列に実行可能な複数のプロセスごとに関連付けられる複数のＦＩＦＯメモリが設けられることがある。ホストからの要求は、複数のＦＩＦＯメモリの内、対応するプロセスに関連付けられたＦＩＦＯメモリに格納される。これにより、複数のプロセスのそれぞれにおいて要求の順序が再構築される。そして、各ＦＩＦＯメモリに格納された要求に応じた処理が並列に実行され得るので、厳密な順序に従う必要がないと共に、メモリシステムの性能を向上できる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第２０２２／０２５３２４８号明細書
【特許文献2】米国特許第７５０６１１４号明細書
【特許文献3】米国特許第６５８１１１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
複数のプロセスのそれぞれにおいて要求の順序が再構築された場合、ホストによる要求の本来の順序に関する情報は失われる。これは、並列に実行可能な複数のプロセスにそれぞれ関連付けられる複数のＦＩＦＯメモリに要求を格納した時点で、要求が、インオーダ処理から、要求の本来の順序に従わない処理（アウトオブオーダ処理）へ変化することを意味する。
【0008】
アウトオブオーダ処理は、（先行要求の処理が不当に待たされることにより）要求に対する応答のレイテンシが悪化したり、インオーダ処理を前提とするメモリシステム内の資源の利用効率が低下したりすることで、かえってメモリシステムにおける処理の効率が低下する可能性がある。したがって、アウトオブオーダ処理における効率はアルゴリズムに依存する。
【0009】
本発明の一実施形態では、処理の効率を向上できるメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【0010】
実施形態によれば、メモリシステムは、複数のメモリチップと、ランダムアクセスメモリと、コントローラとを具備する。複数のメモリチップは、並列に動作可能である。ランダムアクセスメモリは、ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含む。コントローラは、ホストから発行される１つ以上の要求を、ホストから取得した順に物理チャネル領域に格納する。コントローラは、１つ以上の要求のそれぞれを、複数の仮想チャネル領域のいずれか１つに格納する。複数の仮想チャネル領域のそれぞれは、１つ以上の要求に従って複数のメモリチップに対してそれぞれ実行される複数のプロセスの１つと対応する。コントローラは、複数のプロセスの並列化の自由度が所定の閾値以上である場合、物理チャネル領域を用いてプロセスを実行する。コントローラは、自由度が所定の閾値未満である場合、複数の仮想チャネル領域を用いてプロセスを実行する。
【図面の簡単な説明】
【0011】
【図1】実施形態に係るメモリシステムとホストとが接続された情報処理システムの全体構成例を示すブロック図。
【図2】比較例に係るメモリシステムにおいて、レイテンシの悪化と資源の利用効率の低下を引き起こす例を説明するための図。
【図3】実施形態に係るメモリシステムにおける、ホストからの要求の実行の例を説明するための図。
【図4】実施形態に係るメモリシステムにおける、並列プロセス管理の自由度が閾値以上である場合のアービトレーション動作の例を説明するための図。
【図5】実施形態に係るメモリシステムにおける、並列プロセス管理の自由度が閾値未満である場合のアービトレーション動作の例を説明するための示す図。
【図6】実施形態に係るメモリシステムの物理チャネルおよび仮想チャネルに３つの要求が格納されている例を説明するための図。
【図8】実施形態に係るメモリシステムにおける、エンキュー動作の例を説明するための図。
【図10】実施形態に係るメモリシステムにおける、デキュー動作の第１の例を説明するための図。
【図12】実施形態に係るメモリシステムにおける、デキュー動作の第２の例を説明するための図。
【図14】実施形態に係るメモリシステムにおいて、並列プロセス管理の自由度が閾値未満であり、且つ実行可能なプロセスが複数存在する場合の、アービトレーションからデキューまでの動作の例を説明するための図。
【発明を実施するための形態】
【0012】
以下、実施の形態について図面を参照して説明する。
【0013】
図１は、実施形態に係るメモリシステムとホストデバイスとが接続された情報処理システムの全体構成例を示すブロック図である。情報処理システム１は、例えば、ホストデバイス２とメモリシステム３とを含む。以下では、ホストデバイス２を、ホスト２とも称する。
【0014】
ホストデバイス２は、大量且つ多様なデータをメモリシステム３に保存するストレージサーバであってもよいし、パーソナルコンピュータであってもよい。
【0015】
メモリシステム３は、例えば、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体記憶デバイスである。不揮発性メモリは、例えば、ＮＡＮＤ型フラッシュメモリである。メモリシステム３はストレージデバイスとも称される。メモリシステム３は、例えば、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）として実現される。
【0016】
メモリシステム３は、ホスト２のストレージとして使用され得る。メモリシステム３は、ホスト２に内蔵されてもよいし、ホスト２にケーブルまたはネットワークを介して接続されてもよい。
【0017】
ホスト２とメモリシステム３とを接続するためのインタフェースは、ＳＣＳＩ、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）、ＡＴＡ、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＰＣＩ ＥｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）、ＥｔｈｅｒｎｅｔＴＭ、Ｆｉｂｒｅ ｃｈａｎｎｅｌ、ＮＶＭ ＥｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）等の規格に準拠する。
【0018】
ホスト２とメモリシステム３それぞれの構成例について以下に説明する。
【0019】
（ホスト２の構成例）
ホスト２は、例えば、セントラルプロセッシングユニット（ＣＰＵ）２１と、ランダムアクセスメモリ（ＲＡＭ）２２を備える。ＣＰＵ２１、およびＲＡＭ２２は、例えば、バス２０を介して接続される。このバス２０は、ホスト２内に設けられたインターフェース（図示せず）と接続される。このインターフェースは、後述するメモリシステム３のコントローラ内にあるホストインターフェース１１に接続され、ホスト２とメモリシステム３間での情報の送受信を可能としている。
ホスト２は、例えば、セントラルプロセッシングユニット（ＣＰＵ）２１と、ランダムアクセスメモリ（ＲＡＭ）２２を備える。ＣＰＵ２１、およびＲＡＭ２２は、例えば、バス２０を介して接続される。このバス２０は、ホスト２内に設けられたインターフェース（図示せず）と接続される。このインターフェースは、後述するメモリシステム３のコントローラ内にあるホストインターフェース１１に接続され、ホスト２とメモリシステム３間での情報の送受信を可能としている。
【0020】
ＣＰＵ２１は、例えば、少なくとも１つのプロセッサである。ＣＰＵ２１は、ホスト２内の様々なコンポーネントの動作を制御する。
【0021】
ＲＡＭ２２は揮発性メモリである。ＲＡＭ２２は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）として実現される。
【0022】
ホスト２は、複数のサブミッションキュー２２１を備え得る。複数のサブミッションキュー２２１のそれぞれには、例えば、ＲＡＭ２２の記憶領域が割り当てられる。サブミッションキュー２２１は、ホスト２（より詳しくは、ＣＰＵ２１）がメモリシステム３に対して発行する要求を格納するためのキューである。つまり、ホスト２は、サブミッションキュー２２１を介して要求をメモリシステム３に送信する。要求は、例えば、コマンドである。
【0023】
（メモリシステム３の構成例）
メモリシステム３は、例えば、不揮発性メモリ４と、コントローラ５とを備える。メモリシステム３は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を備えていてもよい。
メモリシステム３は、例えば、不揮発性メモリ４と、コントローラ５とを備える。メモリシステム３は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を備えていてもよい。
【0024】
不揮発性メモリ４は、複数のメモリチップ４１を含む。複数のメモリチップ４１のそれぞれは、マトリクス状に配置された複数のメモリセルをそれぞれが含む複数のブロックを含む。１つのブロックは、データ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。複数のブロックのそれぞれは、複数のページを含む。複数のページのそれぞれは、単一のワード線に接続された複数のメモリセルを含む。１つのページは、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。
【0025】
各ブロックに対するプログラム／イレーズサイクル数（Ｐ／Ｅサイクル数）には上限があり、最大Ｐ／Ｅサイクル数と称される。あるブロックの１回のＰ／Ｅサイクルは、このブロック内のすべてのメモリセルを消去状態にするための消去動作と、このブロックのページそれぞれにデータを書き込む書き込み動作とを含む。
【0026】
コントローラ５は、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現され得る。コントローラ５は、不揮発性メモリ４を制御するように構成される。
【0027】
コントローラ５は、不揮発性メモリ４のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能してもよい。このＦＴＬによって実行されるデータ管理には、（１）論理アドレスそれぞれと不揮発性メモリ４の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、および（２）ページ単位のリード／ライト動作とブロック単位の消去（イレーズ）動作との差異を隠蔽するための処理が含まれる。ブロック管理には、不良ブロックの管理、ウェアレベリング、およびガベージコレクションが含まれる。
【0028】
論理アドレスは、メモリシステム３の記憶領域をアドレス指定するために、ホスト２によって使用される。論理アドレスは、例えば論理ブロックアドレス（ＬＢＡ）である。
【0029】
論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングの管理は、例えば、論理物理アドレス変換テーブルを用いて実行される。コントローラ５は、論理物理アドレス変換テーブルを使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを特定の管理サイズ単位で管理する。ある論理アドレスに対応する物理アドレスは、この論理アドレスのデータが書き込まれた不揮発性メモリ４内の物理記憶位置を示す。コントローラ５は、論理物理アドレス変換テーブルを用いて、不揮発性メモリ４の記憶領域を論理的に分割した複数の記憶領域を管理する。これら複数の記憶領域は、複数の論理アドレスにそれぞれ対応する。つまり、これら複数の記憶領域のそれぞれは、１つの論理アドレスで特定される。論理物理アドレス変換テーブルは、メモリシステム３の起動時に不揮発性メモリ４からＤＲＡＭにロードされてもよい。
【0030】
１つのページへのデータ書き込みは、１回のＰ／Ｅサイクル当たり１回のみ可能である。このため、コントローラ５は、ある論理アドレスに対応する更新データを、この論理アドレスに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ５は、この論理アドレスをこの別の物理記憶位置に関連付けるように論理物理アドレス変換テーブルを更新することにより、以前のデータを無効化する。論理物理アドレス変換テーブルから参照されているデータ（すなわち論理アドレスと紐付けられているデータ）は有効データと称される。また、どの論理アドレスとも紐付けられていないデータは無効データと称される。有効データは、後にホスト２からリードされる可能性があるデータである。無効データは、もはやホスト２からリードされる可能性が無いデータである。
【0031】
コントローラ５は、例えば、ホストインタフェース（ホストＩ／Ｆ）１１、ＳＲＡＭ１２、メモリコントローラ１３、およびＣＰＵ１４を備える。これらホストＩ／Ｆ１１、ＳＲＡＭ１２、メモリコントローラ１３、およびＣＰＵ１４は、例えば、バス１０を介して接続されている。
【0032】
ホストＩ／Ｆ１１は、ホスト２とメモリシステム３との通信を制御する制御回路として機能する。ホストＩ／Ｆ１１は、ホスト２（より詳しくは、サブミッションキュー２２１）から様々な処理の要求（コマンド）を受信する。ホスト２から受信する処理の要求は、例えば、入出力（Ｉ／Ｏ）要求、および各種制御要求である。Ｉ／Ｏ要求には、例えば、ライト要求、およびリード要求が含まれる。制御要求には、例えば、トリム要求（アンマップ要求）、アボート要求、およびフラッシュ（ｆｌｕｓｈ）要求が含まれる。また、ホストＩ／Ｆ１１は、ホスト２からデータを受信する。ホスト２から受信するデータは、例えば、ライト要求に応じて不揮発性メモリ４に書き込まれるべきユーザデータである。
【0033】
ＳＲＡＭ１２は揮発性メモリである。ＳＲＡＭ１２の記憶領域は、例えば、リングバッファ３１、物理チャネル３２、および複数の仮想チャネル３３として割り当てられる。
【0034】
リングバッファ３１は、例えば、リードバッファ、及び／またはライトバッファである。リードバッファは、ホスト２からのリード要求に応じて不揮発性メモリ４から読み出されたユーザデータが一時的に記憶される記憶領域である。ライトバッファは、ホスト２からのライト要求に応じて不揮発性メモリ４に書き込まれるべきユーザデータが一時的に記憶される記憶領域である。
【0035】
物理チャネル３２は、例えば、１つ以上の要求を格納順に記憶可能な記憶領域である。より詳しくは、物理チャネルは、例えば、１つ以上の要求と、それら１つ以上の要求の順序とを記憶可能である。物理チャネル３２は、例えば、連結リストによって実現されるデータ構造を有する。ホスト２のサブミッションキュー２２１から取得された全ての要求は、サブミッションキュー２２１から取得された順序に従って、物理チャネル３２に物理的に格納される。要求をチャネルに物理的に格納するとは、その要求そのもの（すなわち、要求の実体）をチャネルに格納することである。
【0036】
複数の仮想チャネル３３のそれぞれは、１つ以上の要求を格納順に記憶可能な記憶領域である。より詳しくは、複数の仮想チャネル３３のそれぞれは、例えば、１つ以上の要求と、それら１つ以上の要求の順序とを記憶可能である。あるいは、複数の仮想チャネル３３のそれぞれは、１つ以上の要求への参照と、それら１つ以上の要求の順序とを記憶可能であってもよい。メモリシステム３に設けられる仮想チャネル３３の数は、例えば、不揮発性メモリ４に対して並列に実行可能なプロセスの数に相当する。各仮想チャネル３３では、例えば、ＦＩＦＯ方式で１つ以上の要求が管理される。各仮想チャネル３３は、例えば、連結リストによって実現されるデータ構造を有する。ホスト２のサブミッションキュー２２１から取得された要求は、複数の仮想チャネル３３のいずれか１つに、物理的に、または仮想的に、格納される（振り分けられる）。要求をチャネルに仮想的に格納するとは、例えば、その要求を参照するための情報をチャネルに格納することである。要求を参照する情報は、例えば、その要求の実体が格納された物理チャネル３２内の記憶位置を示す情報である。
【0037】
１つの要求は、物理チャネル３２に格納されると共に、複数の仮想チャネル３３のいずれか１つに格納される。物理チャネル３２と仮想チャネル３３とは、双方に格納されたその１つの要求を仮想チャネルから物理チャネルに連想可能なデータ構造を有する。より具体的には、１つの要求は、例えば、物理チャネル３２に物理的に格納されると共に、複数の仮想チャネル３３のいずれか１つに仮想的に格納される。物理チャネル３２と仮想チャネル３３とは、物理的に格納された要求と仮想的に格納された要求とを相互に連想可能なデータ構造を有する。
【0038】
以下では、物理チャネル３２には要求が物理的に格納され、仮想チャネル３３には要求が仮想的に格納されるケースについて主に例示する。なお、物理チャネル３２と仮想チャネル３３の双方で、要求が物理的に格納されてもよい。物理チャネル３２および仮想チャネル３３の構造の具体例については、図３から図１６を参照して後述する。
【0039】
メモリコントローラ１３は、コントローラ５と不揮発性メモリ４とを電気的に接続する。メモリコントローラ１３は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。
【0040】
メモリコントローラ１３は、不揮発性メモリ４を制御するように構成された制御回路として機能する。メモリコントローラ１３は、複数のチャネルを介して、不揮発性メモリ４内の複数のメモリチップ４１にそれぞれ接続されていてもよい。複数のメモリチップ４１が並列に駆動されることにより、コントローラ５と不揮発性メモリ４との間のアクセスを広帯域化できる。
【0041】
メモリコントローラ１３は、アービタ１３１と、要求実行部１３２とを備える。
【0042】
アービタ１３１は、調停（ａｒｂｉｔｒａｔｉｏｎ）により物理チャネル３２と複数の仮想チャネル３３から１つのチャネルを選択し、選択されたチャネルの先頭から要求を取得する動作を行う。以下では、この動作を、アービトレーション動作とも称する。
【0043】
具体的には、例えば、並列プロセス管理の自由度が閾値以上である場合、アービタ１３１は物理チャネル３２を選択する。一方、並列プロセス管理の自由度が閾値未満である場合、アービタ１３１は、複数の仮想チャネル３３から、実行可能なプロセスに対応する１つの仮想チャネル３３を選択する。
【0044】
ここで、並列プロセス管理とは、メモリシステム３内で並列に実行可能な複数のプロセスの管理をいう。並列プロセス管理に関する制約は、要求仕様を満たすためにアービタ（後述）に課せられる制御制約である。並列プロセス管理に関する制約は、例えば、実現されるべき並列化の制約を示す指標で表される。実現されるべき並列化を示す指標を、並列プロセス管理の自由度とも称する。具体的には、並列プロセス管理の自由度は、例えば、複数のプロセスの内、実際に並列に実行されるべきプロセスの数、または割合に基づく。例えば、メモリシステム３において１６個のプロセスが並列に実行可能である場合に、並列プロセス管理の自由度が２個のプロセスを並列化する制約を示すならば、並列プロセス管理の自由度は高いと云える。また例えば、メモリシステム３において４個のプロセスが並列に実行可能である場合に、並列プロセス管理の自由度が４個のプロセスを並列化する制約を示すならば、並列プロセス管理の自由度は低いと云える。並列プロセス管理の自由度は、メモリシステム３に要求される仕様（例えば、メモリシステム３が備える構成、メモリシステム３に要求される性能、等）により決定される。なお、並列プロセス管理の自由度の代わりに、並列プロセス管理に関する制約の厳格さを示す並列プロセス管理の制約度が用いられてもよい。並列プロセス管理の自由度が高いことは、並列プロセス管理の制約度が低いことに相当する。並列プロセス管理の自由度が低いことは、並列プロセス管理の制約度が高いことに相当する。
【0045】
調停により物理チャネル３２が選択された場合、アービタ１３１は、物理チャネル３２の先頭から要求を物理的に取得する。物理チャネル３２から要求を物理的に取得するとは、物理チャネル３２から要求そのものを取得することである。調停により１つの仮想チャネル３３が選択された場合、アービタ１３１は、その仮想チャネル３３の先頭から要求を仮想的に取得する。仮想チャネル３３から要求を仮想的に取得するとは、要求が格納されている物理チャネル３２内の記憶位置を示す情報を仮想チャネル３３から取得し、取得された情報に基づいて物理チャネル３２からその要求を取得することである。なお、仮想チャネル３３でも要求が物理的に格納されるケースでは、アービタ１３１は、その仮想チャネル３３の先頭から要求を物理的に取得する。アービタ１３１は、取得された要求を要求実行部１３２に送出する。
【0046】
要求実行部１３２は、アービタ１３１から受け取った要求に応じた処理を実行する。例えば、受け取った要求がライト要求である場合、要求実行部１３２は、メモリチップ４１にユーザデータを書き込むデータ書き込み動作を行う。また例えば、受け取った要求がリード要求である場合、要求実行部１３２は、メモリチップ４１からユーザデータを読み出すデータ読み出し動作を行う。
【0047】
【0048】
ＣＰＵ１４は、ホストＩ／Ｆ１１、ＳＲＡＭ１２、およびメモリコントローラ１３を制御するように構成されたプロセッサである。ＣＰＵ１４は、ファームウェア（ＦＷ）を実行することによって様々な処理を行う。ＦＷは、ＣＰＵ１４に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１４は、ホスト２からの様々な要求を処理するための要求処理等を実行することができる。ＣＰＵ１４の動作は、ＣＰＵ１４によって実行されるＦＷによって制御される。
【0049】
コントローラ５内の各部の機能は、コントローラ５内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１４がＦＷを実行することによって実現されてもよい。
【0050】
ＣＰＵ１４は、例えば、要求管理部１４１として機能する。ＣＰＵ１４は、例えばＦＷを実行することにより、要求管理部１４１として機能する。
【0051】
要求管理部１４１は、ホストＩ／Ｆ１１を介してホスト２のサブミッションキュー２２１から取得（より詳しくは、フェッチ）された要求を、物理チャネル３２と、複数の仮想チャネル３３のいずれか１つとに格納するための動作を行う。サブミッションキュー２２１から取得された要求を、物理チャネル３２と、複数の仮想チャネル３３のいずれか１つとに新たに格納するための動作を、エンキュー（ｅｎｑｕｅｕｅ）動作とも称する。エンキュー動作において、サブミッションキュー２２１から取得された要求は、例えば、物理チャネル３２に物理的に格納されると共に、複数の仮想チャネル３３から選択された１つの仮想チャネル３３に仮想的に格納される。なお、要求は、選択された１つの仮想チャネル３３に物理的に格納されてもよい。
【0052】
また、要求管理部１４１は、物理チャネル３２と仮想チャネル３３のいずれか１つのチャネルから要求が取得され、取得された要求に対応する処理が実行されたことに応じ、その要求を物理チャネル３２と仮想チャネル３３とから削除するための動作を行う。物理チャネル３２と仮想チャネル３３とから要求を削除するための動作を、デキュー（ｄｅｑｕｅｕｅ）動作とも称する。デキュー動作において、対応する処理が実行された要求は、例えば、その要求を物理的に格納している物理チャネル３２と、その要求を仮想的に格納している仮想チャネル３３の双方から削除される。なお、仮想チャネル３３でも要求が物理的に格納されるケースでは、対応する処理が実行された要求は、その要求を物理的に格納している仮想チャネル３３から削除される。
【0053】
【0054】
なお、要求管理部１４１は、メモリコントローラ１３に設けられていてもよい。また、要求実行部１３２が、ＣＰＵ１４に設けられていてもよい。あるいは、要求管理部１４１と要求実行部１３２の少なくとも一方の動作が、ＣＰＵ１４とメモリコントローラ１３の連携した動作として実現されてもよい。
【0055】
ここで、メモリシステム３におけるインオーダ処理とアウトオブオーダ処理について説明する。
【0056】
インオーダ処理は、ホスト２のサブミッションキュー２２１から取得された要求の順序に従う処理である。インオーダ処理では、ホスト２とメモリシステム３とでデータコヒーレンシを保つことができる。ホスト２のサブミッションキュー２２１から取得された要求の順序を、本来の要求順序とも称する。インオーダ処理では、例えば、単一のメモリチップ４１に対する多数の要求がサブミッションキュー２２１から連続して取得された場合、複数のメモリチップ４１全体の動作性能が低下する可能性がある。これは、その単一のメモリチップ４１に対する多数の要求に応じた処理が本来の要求順序に従って完了するまで、別のメモリチップ４１に対する要求に応じた処理を実行できないためである。インオーダ処理では、別のメモリチップ４１に対する要求に応じた処理を直ちに実行可能であっても、先の要求に応じた処理の完了を待つ必要がある。
【0057】
アウトオブオーダ処理は、本来の要求順序に従わない処理である。アウトオブオーダ処理では、並列プロセス管理が行われる。具体的には、アウトオブオーダ処理では、サブミッションキュー２２１から取得された各要求に応じた処理が、並列に実行可能な複数のプロセスの１つに組み込まれる。各要求に応じた処理は、対応するプロセスの一部として、他のプロセスと並列に実行されるので、本来の要求順序に従わないアウトオブオーダ処理となる。アウトオブオーダ処理では、例えば、あるメモリチップ４１に対する動作が行われていない場合に、そのメモリチップ４１に対応するプロセスが実行されるように、複数のプロセスが管理される。これにより、複数のプロセスが効率的に実行されるので、複数のメモリチップ４１全体の動作性能が向上し得る。
【0058】
並列プロセス管理は、例えば、単一のスレッドで行われる。そのため、複数のプロセス間の調停のためのオーバーヘッドが、ホスト２からの要求に対する応答のレイテンシとして計上される。この調停は、本来の要求順序を考慮せずに行われるので、メモリシステム３のＱｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ（ＱｏＳ）への悪影響が生じ得る。具体的には、この調停は、例えば、ホスト２からの要求に対する応答のレイテンシを悪化させる可能性がある。
【0059】
また、要求に応じた処理に用いられる資源（リソース）の管理がインオーダ処理を前提とする場合、ある要求に応じた処理で利用される資源は、その処理が完了して、解放されても、先行する要求に応じた処理が完了していないならば、利用できない。要求に応じた処理に用いられ、インオーダ処理を前提とする資源は、例えば、リングバッファ３１である。解放された資源が利用できないことにより、コントローラ５が有する潜在性能を引き出すために必要な仕掛中の（ｉｎ－ｆｌｉｇｈｔな）要求数を十分に得ることができず、メモリシステム３における処理の効率が低下する可能性がある。
【0060】
図２は、比較例に係るメモリシステムにおいて、レイテンシの悪化と資源の利用効率の低下を引き起こす例を説明するための図である。比較例のメモリシステムは、リングバッファ３１Ｃ、複数のＦＩＦＯメモリ３３Ｃ、アービタ１３１Ｃ、およびマルチプレクサ１２１Ｃを備える。
【0061】
複数のＦＩＦＯメモリ３３Ｃのそれぞれは、ホストから取得された要求をＦＩＦＯ方式で記憶可能なメモリである。複数のＦＩＦＯメモリ３３Ｃは、並列プロセス管理における複数のプロセスにそれぞれ対応する。ホストから取得された１つの要求は、対応するプロセスに基づいて、複数のＦＩＦＯメモリ３３Ｃのいずれか１つに格納される。要求が複数のＦＩＦＯメモリ３３Ｃのいずれか１つに格納されることにより、本来の要求順序に関する情報は失われる。
【0062】
リングバッファ３１Ｃは、インオーダ処理を前提とする資源である。リングバッファ３１Ｃでは、ホストからの複数の要求に応じて、複数の記憶領域Ｃ１、Ｃ２、Ｃ３、Ｃ４、……、Ｃｘがそれぞれ順に割り当てられる。
【0063】
アービタ１３１Ｃは、複数のＦＩＦＯメモリ３３Ｃの調停を行うが、処理の実行にあたっては、そのうちの１つのＦＩＦＯメモリ３３Ｃを選択する。アービタ１３１Ｃは、マルチプレクサ１２１Ｃを介して、選択されたＦＩＦＯメモリ３３Ｃの先頭の要求を取得する。これにより、取得された要求に応じた処理が実行される。
【0064】
アービタ１３１Ｃによる調停では、本来の要求順序が考慮されない。そのため、要求に応じた処理は、アウトオブオーダ処理である。したがって、要求に対する応答のレイテンシは不当に悪化する可能性がある。
【0065】
また、アウトオブオーダ処理では、要求の処理が完了したことに応じてリングバッファ３１Ｃ内の対応する記憶領域の解放もアウトオブオーダになる。リングバッファ３１Ｃでは、割り当てられている先頭の記憶領域Ｃ１から末尾の記憶領域Ｃｘまでの全ての記憶領域が、利用中であると見なされる。例えば、先頭と末尾の途中にある記憶領域Ｃ４が、対応する要求の処理が完了したことに応じて解放されたとしても、利用中であると見なされる。このように、リングバッファ３１Ｃにおいて、実際には利用されていないにも関わらず、利用中であると見なされる記憶領域が間欠的に発生する場合がある。これは、リングバッファ３１Ｃの利用効率の低下を引き起こす要因となる。したがって、比較例のメモリシステムでは、リングバッファ３１Ｃの利用効率の低下に起因して、ホストからの要求に応じた処理の効率が低下する可能性がある。
【0066】
上述の処理効率低下を抑制するため、本実施形態のメモリシステム３では、本来の要求順序で要求を記憶する物理チャネル３２と、並列プロセス管理のために要求を記憶する複数の仮想チャネル３３とが設けられる。
【0067】
コントローラ５は、並列プロセス管理の自由度が所定の閾値以上である場合、物理チャネル３２から要求を取得し、並列プロセス管理の自由度が所定の閾値未満である場合、複数の仮想チャネル３３の１つから要求を取得するように構成される。これにより、並列プロセス管理の自由度が閾値以上である場合には、本来の要求順序に従う要求のインオーダ処理により、要求に対する応答のレイテンシを短縮し、資源の利用効率を向上できる。なお、「並列プロセス管理の自由度が閾値以上である場合」は、並列プロセス管理に関する制約がない場合、あるいは並列プロセス管理の制約度が閾値未満である場合、に置き換えられてもよい。
【0068】
また、並列プロセス管理の自由度が閾値未満である場合には、要求に応じた処理を並列に実行するアウトオブオーダ処理により、複数のメモリチップ４１全体の動作性能を向上できる。なお、「並列プロセス管理の自由度が閾値未満である場合」は、並列プロセス管理に関する制約がある場合、あるいは並列プロセス管理に関する制約度が閾値以上である場合、に置き換えられてもよい。
【0069】
インオーダ処理とアウトオブオーダ処理とは、レイテンシおよび資源の利用効率と、複数のメモリチップ４１全体の動作性能とに関してトレードオフの関係にある。メモリシステム３では、並列プロセス管理の自由度に応じた物理チャネル３２と仮想チャネル３３の使い分けにより、メモリシステム３における処理の効率を向上できる。
【0070】
図３は、メモリシステム３における、ホスト２からの要求の実行の例を説明するための図である。ホスト２からの要求の実行に関する構成には、例えば、要求管理部１４１、物理チャネル３２、複数の仮想チャネル３３、リングバッファ３１、アービタ１３１、要求実行部１３２、およびマルチプレクサ１２１が含まれる。この構成は、例えば、ハードウェアアクセラレータとして実現される。
【0071】
要求管理部１４１は、ホストＩ／Ｆ１１を介してホスト２のサブミッションキュー２２１から取得された要求を、本来の要求順序で物理チャネル３２に物理的に格納する。
【0072】
要求管理部１４１はさらに、その要求を、複数の仮想チャネル３３の１つに仮想的に格納する。具体的には、複数の仮想チャネル３３は、並列プロセス管理における複数のプロセスにそれぞれ対応する。要求管理部１４１は、要求に対応するプロセスに基づいて、その要求が振り分けられる１つの仮想チャネル３３を特定する。要求管理部１４１は、特定された仮想チャネル３３に要求を仮想的に格納する。仮想チャネル３３では、対応するプロセス毎に、要求の順序が管理される。仮想チャネル３３では、本来の要求順序に関する情報は保持されていない。
【0073】
リングバッファ３１は、インオーダ処理を前提とする資源である。リングバッファ３１では、サブミッションキュー２２１から取得された１つ以上の要求にそれぞれ対応する１つ以上の記憶領域が順に割り当てられる。リングバッファ３１の記憶領域の割り当ては、例えば、要求管理部１４１によって行われる。
【0074】
アービタ１３１は、物理チャネル３２と複数の仮想チャネル３３に対するアービトレーション動作を行う。具体的には、アービタ１３１は、調停により、物理チャネル３２と複数の仮想チャネル３３から、要求を取得すべき１つのチャネルを選択する。アービタ１３１は、マルチプレクサ１２１を介して、選択されたチャネルの先頭の要求を取得する。アービタ１３１は、取得された要求を要求実行部１３２へ送出する。
【0075】
より具体的には、アービタ１３１は、選択されたチャネルを識別する情報（以下、選択チャネル情報と称する）を、マルチプレクサ１２１へ送出する。選択チャネル情報は、例えば、チャネルに割り当てられた番号である。マルチプレクサ１２１は、受け取った選択チャネル情報に基づいて対応する１つのチャネルを特定する。マルチプレクサ１２１は、特定されたチャネルの先頭に格納されている要求を読み出す。特定されたチャネルが物理チャネル３２である場合、読み出される要求は、その物理チャネル３２の先頭に物理的に格納されている要求である。特定されたチャネルが仮想チャネル３３である場合、読み出される要求は、その仮想チャネル３３の先頭に仮想的に格納されている要求である。マルチプレクサ１２１は、読み出された要求をアービタ１３１へ送出する。
【0076】
要求実行部１３２は、アービタ１３１から受け取った要求に応じた処理を実行する。要求実行部１３２は、例えば、要求に応じた処理の完了を要求管理部１４１に通知する。
【0077】
要求管理部１４１は、要求実行部１３２による通知に応じて、対応する要求を物理チャネル３２と仮想チャネル３３の双方から削除する。より詳しくは、要求管理部１４１は、物理チャネル３２に物理的に格納されているその要求を削除すると共に、仮想チャネル３３に仮想的に格納されているその要求を削除する。また、要求管理部１４１は、その要求に対して割り当てられたリングバッファ３１内の記憶領域を解放する。
【0078】
なお、以下では、要求管理部１４１が物理チャネル３２に要求を物理的に格納することを、単に、物理チャネル３２に要求を格納するとも称する。要求管理部１４１が物理チャネル３２に物理的に格納されている要求を削除することを、単に、物理チャネル３２から要求を削除するとも称する。要求管理部１４１が仮想チャネル３３に要求を仮想的に格納することを、単に、仮想チャネル３３に要求を格納するとも称する。要求管理部１４１が仮想チャネル３３に仮想的に格納されている要求を削除することを、単に、仮想チャネル３３から要求を削除するとも称する。
【0079】
図３に示す例では、ホスト２のサブミッションキュー２２１から取得された要求ａ、ｂ、ｃ、ｄ、ｅ、ｆ、……が、取得された順に物理チャネル３２に格納されている。要求ａ、ｂ、ｃ、ｄ、ｅ、ｆ、……は、第０仮想チャネル３３－０、第１仮想チャネル３３－１、第２仮想チャネル３３－２、第３仮想チャネル３３－３、第４仮想チャネル３３－４、第５仮想チャネル３３－５、……にもそれぞれ格納されている。
【0080】
また、リングバッファ３１では、要求ａ、ｂ、ｃ、ｄ、ｅ、ｆ、……に対して記憶領域Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、……がそれぞれ順に割り当てられている。リングバッファ３１において、ハッチングで図示された記憶領域は割り当てられている記憶領域を表し、空白で図示された記憶領域は対応する要求の処理が完了したことに応じて解放された記憶領域を表す。リングバッファ３１は、インオーダ処理を前提とする資源であるので、割り当てられている記憶領域の先頭３１Ｈ（ここでは、記憶領域Ａ１）から末尾３１Ｔまでの記憶領域全体が、利用中であると見なされる。空白で図示した幾つかの記憶領域は、先頭３１Ｈから末尾３１Ｔの途中の記憶領域であるため、解放されたものの、利用中であると見なされる。
【0081】
【0082】
図４は、並列プロセス管理の自由度が閾値以上である場合のアービトレーション動作の例を説明するための図である。物理チャネル３２、および仮想チャネル３３に格納されている要求と、リングバッファ３１において割り当てられている記憶領域については、図３を参照して前述した通りである。
【0083】
並列プロセス管理の自由度が閾値以上である場合、アービタ１３１は、物理チャネル３２の先頭から要求ａを取得する。具体的には、アービタ１３１は、並列プロセス管理の自由度が閾値以上であることに基づいて、物理チャネル３２を示す情報をマルチプレクサ１２１へ送出する。マルチプレクサ１２１は、物理チャネル３２を示す情報に基づき、物理チャネル３２の先頭から要求ａを読み出す。そして、マルチプレクサ１２１は、読み出された要求ａをアービタ１３１へ送出する。アービタ１３１は、マルチプレクサ１２１を介して取得された要求ａを、要求実行部１３２へ送出する。
【0084】
要求実行部１３２は、アービタ１３１から受け取った要求ａに応じた処理を実行する。このように、要求実行部１３２は、並列プロセス管理の自由度が閾値以上である場合、物理チャネル３２を用いてプロセスを実行する。要求実行部１３２は、要求ａに応じた処理の完了を要求管理部１４１に通知する。
【0085】
要求管理部１４１は、要求実行部１３２による通知に応じて、物理チャネル３２に格納されている要求ａを削除し、仮想チャネル３３に格納されている要求ａを削除する。つまり、物理チャネル３２に格納されている要求ａの削除が、仮想チャネル３３に格納されている要求ａにも反映される。また、要求管理部１４１は、要求ａに対して割り当てられたリングバッファ３１内の記憶領域Ａ１を解放する。
【0086】
このように、並列プロセス管理の自由度が閾値以上である場合、物理チャネル３２を用いることにより、ホスト２からの要求が本来の要求順序で処理される。これにより、本来の要求順序で先頭の要求ａが処理されるので、要求ａに対する応答のレイテンシを短縮できる。また、リングバッファ３１では、要求ａに対して割り当てられた記憶領域Ａ１が解放されたことにより、利用中であると見なされる記憶領域（すなわち、先頭３１Ｈから末尾３１Ｔまでの記憶領域）のサイズが縮小される。そのため、リングバッファ３１の利用効率を向上できる。
【0087】
図５は、並列プロセス管理の自由度が閾値未満である場合のアービトレーション動作の例を説明するための図である。物理チャネル３２、および仮想チャネル３３に格納されている要求と、リングバッファ３１において割り当てられている記憶領域については、図３を参照して前述した通りである。
【0088】
並列プロセス管理の自由度が閾値未満である場合、アービタ１３１は、複数の仮想チャネル３３から１つの仮想チャネル３３を選択して、選択された仮想チャネル３３の先頭から要求を取得する。ここでは、第３仮想チャネル３３－３が選択されたことを想定する。アービタ１３１は、第３仮想チャネル３３－３の先頭から要求ｄを取得する。
【0089】
より具体的には、アービタ１３１は、並列プロセス管理の自由度が閾値未満であることに基づいて、複数の仮想チャネル３３から、現在実行可能なプロセスに対応する第３仮想チャネル３３－３を選択する。アービタ１３１は、選択された第３仮想チャネル３３－３を示す情報をマルチプレクサ１２１へ送出する。マルチプレクサ１２１は、第３仮想チャネル３３－３を示す情報に基づき、第３仮想チャネル３３－３の先頭から要求ｄを読み出す。そして、マルチプレクサ１２１は、読み出された要求ｄをアービタ１３１へ送出する。
【0090】
なお、現在実行可能なプロセスが複数ある場合、アービタ１３１は、例えば、それら複数のプロセスにそれぞれ対応する複数の仮想チャネル３３の内、本来の要求順序においてより先の要求を格納している１つの仮想チャネル３３を選択する。
【0091】
アービタ１３１は、マルチプレクサ１２１を介して取得された要求ｄを、要求実行部１３２へ送出する。
【0092】
要求実行部１３２は、アービタ１３１から受け取った要求ｄに応じた処理を実行する。このように、要求実行部１３２は、並列プロセス管理の自由度が閾値未満である場合、仮想チャネル３３を用いてプロセスを実行する。要求実行部１３２は、要求ｄに応じた処理の完了を要求管理部１４１に通知する。
【0093】
要求管理部１４１は、要求実行部１３２による通知に応じて、第３仮想チャネル３３－３に格納されている要求ｄを削除し、物理チャネル３２に格納されている要求ｄを削除する。つまり、第３仮想チャネル３３－３に格納されている要求ｄの削除が、物理チャネル３２に格納されている要求ｄにも反映される。また、要求管理部１４１は、要求ｄに対して割り当てられたリングバッファ３１内の記憶領域Ａ４を解放する。
【0094】
このように、並列プロセス管理の自由度が閾値未満である場合、仮想チャネル３３を用いることにより、ホスト２からの要求が、並列プロセス管理の制約に従って並列に処理される。これにより、並列プロセス管理の制約を満たすように、複数のメモリチップ４１全体の動作性能を向上できる。
【0095】
物理チャネル３２および仮想チャネル３３は、例えば、連結リストを用いて実現される。図６から図１６を参照して、物理チャネル３２および仮想チャネル３３が連結リストを用いて実現される例を説明する。以下では、物理チャネル３２および仮想チャネル３３に、３つの要求ａ、ｂ、およびｃが格納されている場合について例示する。また、メモリシステム３に設けられる仮想チャネル３３の数は、４つであるものとする。４つの仮想チャネル３３は、第０仮想チャネル３３－０、第１仮想チャネル３３－１、第２仮想チャネル３３－２、および第３仮想チャネル３３－３である。
【0096】
図６は、物理チャネル３２および仮想チャネル３３に３つの要求ａ、ｂ、およびｃが格納されている例を説明するための図である。
【0097】
要求ａ、ｂ、およびｃは、物理チャネル３２に本来の要求順序で格納されている。また、要求ａ、ｂ、およびｃは、第０仮想チャネル３３－０、第１仮想チャネル３３－１、および第２仮想チャネル３３－２にそれぞれ格納されている。
【0098】
リングバッファ３１では、要求ａ、ｂ、およびｃにそれぞれ対応する記憶領域Ａ１、Ａ２、およびＡ３が順に割り当てられている。
【0099】
【0100】
物理チャネル３２の連結リストは、ヘッドポインタ５０と、１つ以上のエントリとを含み得る。なお、物理チャネル３２が空である場合、物理チャネル３２の連結リスト内のエントリ数は０になる。ここでは、物理チャネル３２の連結リストは、要求ａ、ｂ、およびｃにそれぞれ対応するエントリ５１、５２、および５３を含んでいる。
【0101】
ヘッドポインタ５０は、物理チャネル３２に格納される先頭の要求に対応するエントリ（ここでは、要求ａに対応するエントリ５１）を示す情報である。
【0102】
物理チャネル３２のエントリは、要求フィールドと、ポインタフィールドとを含む。ある要求に対応する物理チャネル３２のエントリにおいて、要求フィールドは、その要求そのものを格納可能である。ポインタフィールドは、その要求の次の要求に対応するエントリを示すポインタを格納可能である。エントリを示すポインタは、例えば、そのエントリとして割り当てられたメモリ内の記憶領域の位置（例えば、ＳＲＡＭ１２内の記憶位置）を示す情報である。
【0103】
具体的には、要求ａに対応するエントリ５１は、要求フィールド５１Ｒと、ポインタフィールド５１Ｐとを含む。要求フィールド５１Ｒには、要求ａが格納される。ポインタフィールド５１Ｐには、次の要求ｂに対応するエントリ５２を示すポインタが格納される。
【0104】
要求ｂに対応するエントリ５２は、要求フィールド５２Ｒと、ポインタフィールド５２Ｐとを含む。要求フィールド５２Ｒには、要求ｂが格納される。ポインタフィールド５２Ｐには、次の要求ｃに対応するエントリ５３を示すポインタが格納される。
【0105】
要求ｃに対応するエントリ５３は、要求フィールド５３Ｒと、ポインタフィールド５３Ｐとを含む。要求フィールド５３Ｒには、要求ｃが格納される。ポインタフィールド５３Ｐは、要求ｃの次の要求が物理チャネル３２に格納されていないので、例えば、ｎｕｌｌになる。ｎｕｌｌであるポインタフィールド５３Ｐは、エントリ５３が物理チャネル３２の終端のエントリであることを示す。なお、図では、ｎｕｌｌを“Φ”と表記している。
【0106】
第０仮想チャネル３３－０の連結リストは、ヘッドポインタ６００と、１つ以上のエントリとを含み得る。なお、第０仮想チャネル３３－０が空である場合、第０仮想チャネル３３－０の連結リスト内のエントリ数は０になる。ここでは、第０仮想チャネル３３－０の連結リストは、要求ａに対応するエントリ６０１を含んでいる。
【0107】
ヘッドポインタ６００は、第０仮想チャネル３３－０に格納される先頭の要求に対応するエントリ（ここでは、要求ａに対応するエントリ６０１）を示す。
【0108】
仮想チャネル３３のエントリは、要求フィールドと、ポインタフィールドとを含む。ある要求に対応する仮想チャネル３３のエントリにおいて、要求フィールドは、その要求そのものが格納されている物理チャネル３２内のエントリを示すポインタを格納可能である。つまり、この要求フィールドに格納されているポインタに基づいて、物理チャネル３２内のエントリを参照することにより、要求そのものが取得される。ポインタフィールドは、その要求の次の要求に対応するエントリを示すポインタを格納可能である。
【0109】
具体的には、要求ａに対応するエントリ６０１は、要求フィールド６０１Ｒと、ポインタフィールド６０１Ｐとを含む。要求フィールド６０１Ｒには、要求ａそのものが格納されている物理チャネル３２内のエントリ５１を示すポインタが格納される。つまり、要求フィールド６０１Ｒに格納されているポインタに基づいて、物理チャネル３２内のエントリ５１を参照することにより、要求ａそのものが取得される。ポインタフィールド６０１Ｐは、要求ａの次の要求が第０仮想チャネル３３－０に格納されていないので、例えば、ｎｕｌｌになる。ｎｕｌｌであるポインタフィールド６０１Ｐは、エントリ６０１が第０仮想チャネル３３－０の終端のエントリであることを示す。
【0110】
第１仮想チャネル３３－１の連結リストは、ヘッドポインタ６１０と、１つ以上のエントリとを含み得る。なお、第１仮想チャネル３３－１が空である場合、第１仮想チャネル３３－１の連結リスト内のエントリ数は０になる。ここでは、第１仮想チャネル３３－１の連結リストは、要求ｂに対応するエントリ６１１を含んでいる。
【0111】
ヘッドポインタ６１０は、第１仮想チャネル３３－１に格納される先頭の要求に対応するエントリ（ここでは、要求ｂに対応するエントリ６１１）を示す。
【0112】
要求ｂに対応するエントリ６１１は、要求フィールド６１１Ｒと、ポインタフィールド６１１Ｐとを含む。要求フィールド６１１Ｒには、要求ｂそのものが格納されている物理チャネル３２内のエントリ５２を示すポインタが格納される。ポインタフィールド６１１Ｐは、要求ｂの次の要求が第１仮想チャネル３３－１に格納されていないので、例えば、ｎｕｌｌになる。
【0113】
第２仮想チャネル３３－２の連結リストは、ヘッドポインタ６２０と、１つ以上のエントリとを含み得る。なお、第２仮想チャネル３３－２が空である場合、第２仮想チャネル３３－２の連結リスト内のエントリ数は０になる。ここでは、第２仮想チャネル３３－２の連結リストは、要求ｃに対応するエントリ６２１を含んでいる。
【0114】
ヘッドポインタ６２０は、第２仮想チャネル３３－２に格納される先頭の要求に対応するエントリ（ここでは、要求ｃに対応するエントリ６２１）を示す。
【0115】
要求ｃに対応するエントリ６２１は、要求フィールド６２１Ｒと、ポインタフィールド６２１Ｐとを含む。要求フィールド６２１Ｒには、要求ｃそのものが格納されている物理チャネル３２内のエントリ５３を示すポインタが格納される。ポインタフィールド６２１Ｐは、要求ｃの次の要求が第２仮想チャネル３３－２に格納されていないので、例えば、ｎｕｌｌになる。
【0116】
第３仮想チャネル３３－３の連結リストは、ヘッドポインタ６３０と、１つ以上のエントリとを含み得る。なお、第３仮想チャネル３３－３が空である場合、第３仮想チャネル３３－３の連結リスト内のエントリ数は０になる。ここでは、第３仮想チャネル３３－３の連結リストは、いずれのエントリも含んでいない。
【0117】
ヘッドポインタ６３０は、第３仮想チャネル３３－３に格納されている要求がないので、いずれのエントリも示していない。ヘッドポインタ６３０には、例えば、ｎｕｌｌが設定される。
【0118】
このような連結リストにより、（１）要求ａ、ｂ、およびｃが本来の要求順序で格納されている物理チャネル３２と、（２）要求ａ、ｂ、およびｃがそれぞれ格納されている第０仮想チャネル３３－０、第１仮想チャネル３３－１、および第２仮想チャネル３３－２と、を実現できる。連結リストによって物理チャネル３２と仮想チャネル３３とが実現される場合、要求そのものはメモリ（例えば、ＳＲＡＭ１２）上に自由に配置される。そのため、本来の要求順序の途中の要求が取得され、その要求に対応するエントリを連結リストから削除する場合にも、連結リストにおけるポインタを修正すればよく、メモリの利用効率を向上できる。なお、各チャネルの連結リストは、終端のエントリを固定時間で特定できるように、連結リストの終端を示すｔａｉｌポインタを含んでいてもよい。この場合、例えば、終端のエントリのポインタフィールドには、ｔａｉｌポインタを示すポインタが格納される。物理チャネルの連結リストは双方向リストであってもよい。この場合、２つめのポインタフィールドには前の要求のエントリへのポインタが格納される。
【0119】
ここで、アービタ１３１が物理チャネル３２および仮想チャネル３３の連結リストから要求を取得する動作の例について説明する。
【0120】
アービタ１３１は、例えば、物理チャネル３２の先頭から要求を取得する場合、物理チャネル３２のヘッドポインタ５０を用いて、要求ａのエントリ５１を特定する。アービタ１３１は、特定されたエントリ５１の要求フィールド５１Ｒから、要求ａ（すなわち、要求ａの実体）を取得する。
【0121】
このように、アービタ１３１は、物理チャネル３２のヘッドポインタ５０に基づく一段階の連想で、物理チャネル３２の先頭のエントリ５１から要求ａを取得できる。
【0122】
また、アービタ１３１は、例えば、第０仮想チャネル３３－０の先頭から要求を取得する場合、第０仮想チャネル３３－０のヘッドポインタ６００を用いて、要求ａのエントリ６０１を特定する。アービタ１３１は、特定されたエントリ６０１の要求フィールド６０１Ｒから、要求ａが記憶されている物理チャネル３２内のエントリ５１を示すポインタを取得する。アービタ１３１は、取得されたポインタを用いて、要求ａのエントリ５１を特定する。アービタ１３１は、特定されたエントリ５１の要求フィールド５１Ｒから、要求ａを取得する。
【0123】
アービタ１３１は、例えば、第１仮想チャネル３３－１の先頭から要求を取得する場合、第１仮想チャネル３３－１のヘッドポインタ６１０を用いて、要求ｂのエントリ６１１を特定する。アービタ１３１は、特定されたエントリ６１１の要求フィールド６１１Ｒから、要求ｂが記憶されている物理チャネル３２内のエントリ５２を示すポインタを取得する。アービタ１３１は、取得されたポインタを用いて、要求ｂのエントリ５２を特定する。アービタ１３１は、特定されたエントリ５２の要求フィールド５２Ｒから、要求ｂを取得する。
【0124】
アービタ１３１は、例えば、第２仮想チャネル３３－２の先頭から要求を取得する場合、第２仮想チャネル３３－２のヘッドポインタ６２０を用いて、要求ｃのエントリ６２１を特定する。アービタ１３１は、特定されたエントリ６２１の要求フィールド６２１Ｒから、要求ｃが記憶されている物理チャネル３２内のエントリ５３を示すポインタを取得する。アービタ１３１は、取得されたポインタを用いて、要求ｃのエントリ５３を特定する。アービタ１３１は、特定されたエントリ５３の要求フィールド５３Ｒから、要求ｃを取得する。
【0125】
なお、アービタ１３１は、第３仮想チャネル３３－３のヘッドポインタ６３０がいずれのエントリも示していないので、例えば、第３仮想チャネル３３－３から要求を取得する動作を行わない。
【0126】
このように、アービタ１３１は、仮想チャネル３３のヘッドポインタに基づいて先頭のエントリ（すなわち、仮想チャネル３３の先頭のエントリ）を特定し、その先頭のエントリの要求フィールドに格納されているポインタが示す物理チャネル３２のエントリから、要求の実体を取得できる。つまり、仮想チャネル３３から要求を取得しようとする場合には、仮想チャネル３３のヘッドポインタと、仮想チャネル３３の先頭のエントリの要求フィールドに格納されているポインタとの二段階の連想で、仮想チャネル３３の先頭から要求を取得できる。
【0127】
【0128】
図８は、エンキュー動作の例を説明するための図である。ここでは、図６に示した物理チャネル３２および仮想チャネル３３に、ホスト２のサブミッションキュー２２１から取得した要求ｄを追加するエンキュー動作を例示する。また、要求ｄが対象とするメモリチップ４１は、第１仮想チャネル３３－１が関連付けられたプロセスに対応するものとする。
【0129】
要求ｄを追加するエンキュー動作は、物理チャネル３２に要求ｄを追加するための動作と、第１仮想チャネル３３－１に要求ｄを追加するための動作とを含む。要求ｄは、物理チャネル３２に格納されている要求の末尾（ここでは、要求ｃの後）に追加される。また、要求ｄは、第１仮想チャネル３３－１に格納されている要求の末尾（ここでは、要求ｂの後）に追加される。
【0130】
リングバッファ３１では、要求ｄに対応する記憶領域Ａ４が新たに割り当てられる。
【0131】
【0132】
エンキュー動作において、要求管理部１４１は、物理チャネル３２の連結リストの末尾に要求ｄのエントリ５４を追記し（図９中の（１））、第１仮想チャネル３３－１の連結リストの末尾に要求ｄのエントリ６１２を追記する（図９中の（２））。
【0133】
具体的には、要求管理部１４１は、ＳＲＡＭ１２上の記憶領域を、要求ｄに対応する物理チャネル３２のエントリ５４として割り当てる。要求管理部１４１は、エントリ５４の要求フィールド５４Ｒに要求ｄを格納する。そして、要求管理部１４１は、物理チャネル３２の終端のエントリを、要求ｄの直前の要求ｃに対応するエントリ５３から、要求ｄのエントリ５４に変更するために、要求ｃのエントリ５３のポインタフィールド５３Ｐに、要求ｄのエントリ５４を示すポインタを格納する。なお、要求ｄのエントリ５４のポインタフィールド５４Ｐはｎｕｌｌである。
【0134】
次いで、要求管理部１４１は、要求ｄが振り分けられる第１仮想チャネル３３－１を特定する。例えば、要求管理部１４１は、要求ｄに対応するプロセス（より詳しくは、要求ｄが対象とするメモリチップ４１）を特定し、特定されたプロセスに対応する第１仮想チャネル３３－１を決定する。要求管理部１４１は、ＳＲＡＭ１２上の記憶領域を、要求ｄに対応する第１仮想チャネル３３－１のエントリ６１２として割り当てる。要求管理部１４１は、エントリ６１２の要求フィールド６１２Ｒに、要求ｄそのものが格納された物理チャネル３２のエントリ５４を示すポインタを格納する。そして、要求管理部１４１は、第１仮想チャネル３３－１の終端のエントリを、要求ｄの直前の要求ｂに対応するエントリ６１１から、要求ｄのエントリ６１２に変更するために、要求ｂのエントリ６１１のポインタフィールド６１１Ｐに、要求ｄのエントリ６１２を示すポインタを格納する。なお、要求ｄのエントリ６１２のポインタフィールド６１２Ｐはｎｕｌｌである。
【0135】
このように、要求管理部１４１は、物理チャネル３２および仮想チャネル３３のそれぞれに要求を追加するエンキュー動作を、物理チャネル３２の連結リストと仮想チャネル３３の連結リストのそれぞれにエントリを追記する操作により実現できる。
【0136】
【0137】
図１０は、デキュー動作の第１の例を説明するための図である。ここでは、図８に示したエンキュー動作後の物理チャネル３２および仮想チャネル３３から要求ｂを削除するデキュー動作を例示する。このデキュー動作は、例えば、並列プロセス管理の自由度が閾値未満である場合に、アービタ１３１が第１仮想チャネル３３－１を選択して、第１仮想チャネル３３－１の先頭から要求ｂを取得し、要求実行部１３２が要求ｂに応じた処理を実行した後に行われる。並列プロセス管理の自由度が閾値未満である場合には、要求に応じた処理を並列に実行するアウトオブオーダ処理により、複数のメモリチップ４１全体の動作性能が最適化される。
【0138】
要求ｂを削除するデキュー動作は、第１仮想チャネル３３－１から要求ｂを削除するための動作と、物理チャネル３２から要求ｂを削除するための動作とを含む。要求ｂは、第１仮想チャネル３３－１の先頭から削除される。また、要求ｂは、物理チャネル３２において要求ａと要求ｃの間から削除される。
【0139】
リングバッファ３１では、要求ｂに対応する記憶領域Ａ２が解放される。
【0140】
【0141】
デキュー動作の第１の例において、要求管理部１４１は、第１仮想チャネル３３－１の連結リストから要求ｂのエントリ６１１を削除し（図１１中の（１））、物理チャネル３２の連結リストから要求ｂのエントリ５２を削除する（図１１中の（２））。
【0142】
具体的には、要求管理部１４１は、要求ｂのエントリ６１１を示していた第１仮想チャネル３３－１のヘッドポインタ６１０を、要求ｂのエントリ６１１の次の要求ｄのエントリ６１２を示すように変更する。これにより、第１仮想チャネル３３－１の連結リストから、要求ｂのエントリ６１１が削除される。
【0143】
また、要求管理部１４１は、第１仮想チャネル３３－１内の要求ｂのエントリ６１１を用いて、物理チャネル３２内の要求ｂのエントリ５２の記憶位置を特定する。図９に示したように、エントリ６１１の要求フィールド６１１Ｒは、要求ｂそのものが格納されている物理チャネル３２内のエントリ５２を示すポインタを格納している。そのため、要求管理部１４１は、要求フィールド６１１Ｒに格納されたポインタを用いて、物理チャネル３２内の要求ｂのエントリ５２の記憶位置を特定する。要求管理部１４１は、物理チャネル３２において、要求ａのエントリ５１のポインタフィールド５１Ｐが、特定された要求ｂのエントリ５２を示すポインタを格納していることを特定する。そして、要求管理部１４１は、このポインタフィールド５１Ｐに格納されているポインタを、要求ｂのエントリ５２の次の要求ｃのエントリ５３を示すポインタに変更する。これにより、物理チャネル３２の連結リストから、要求ｂのエントリ５２が削除される。例えば、物理チャネルが双方向リストで実現されていた場合は、図１１の物理チャネル削除操作に係る時間が短縮される効果も得られる。
【0144】
このように、要求管理部１４１は、第１仮想チャネル３３－１から要求ｂを削除して、物理チャネル３２から要求ｂを削除するデキュー動作を、第１仮想チャネル３３－１の連結リストから要求ｂのエントリ６１１を削除し、物理チャネル３２の連結リストから要求ｂのエントリ５２を削除する操作により実現できる。
【0145】
図１２は、デキュー動作の第２の例を説明するための図である。ここでは、図１０に示したデキュー動作後の物理チャネル３２および仮想チャネル３３から要求ａをさらに削除するデキュー動作を例示する。このデキュー動作は、並列プロセス管理の自由度が閾値以上である場合に、アービタ１３１が物理チャネル３２の先頭から要求ａを取得し、要求実行部１３２が要求ａに応じた処理を実行した後に行われる。並列プロセス管理の自由度が閾値以上である場合には、本来の要求順序に従う要求のインオーダ処理により、要求に対する応答のレイテンシと、資源の解放とが最適化される。
【0146】
要求ａを削除するデキュー動作は、物理チャネル３２から要求ａを削除するための動作と、第０仮想チャネル３３－０から要求ａを削除するための動作とを含む。要求ａは、第０仮想チャネル３３－０の先頭から削除される。また、要求ａは、物理チャネル３２の先頭から削除される。
【0147】
リングバッファ３１では、要求ａに対応する記憶領域Ａ１が解放される。
【0148】
【0149】
デキュー動作の第２の例において、要求管理部１４１は、物理チャネル３２の連結リストから要求ａのエントリ５１を削除し（図１３中の（１））、第０仮想チャネル３３－０の連結リストから要求ａのエントリ６０１を削除する（図１３中の（２））。
【0150】
具体的には、要求管理部１４１は、要求ａのエントリ５１を示していた物理チャネル３２のヘッドポインタ５０を、要求ａのエントリ５１の次の要求ｃのエントリ５３を示すように変更する。これにより、物理チャネル３２の連結リストから、要求ａのエントリ５１が削除される。
【0151】
次いで、要求管理部１４１は、要求ａに対応するプロセスに基づいて、その要求が振り分けられる第０仮想チャネル３３－０を特定する。物理チャネル３２の先頭に格納されていた要求ａは、第０仮想チャネル３３－０で先頭に格納されていることが保証される。そのため、要求管理部１４１は、第０仮想チャネル３３－０の先頭にある要求ａのエントリ６０１を、第０仮想チャネル３３－０のヘッドポインタ６００を用いて特定する。そして、要求管理部１４１は、特定された要求ａのエントリ６０１に後続するエントリがないので、第０仮想チャネル３３－０のヘッドポインタ６００をいずれのエントリも示さないように変更する。例えば、要求管理部１４１は、第０仮想チャネル３３－０のヘッドポインタ６００をｎｕｌｌに設定する。これにより、第０仮想チャネル３３－０の連結リストから、要求ａのエントリ６０１が削除される。
【0152】
このように、要求管理部１４１は、物理チャネル３２から要求ａを削除して、第０仮想チャネル３３－０から要求ａを削除するデキュー動作を、物理チャネル３２の連結リストから要求ａのエントリ５１を削除し、第０仮想チャネル３３－０の連結リストから要求ａのエントリ６０１を削除する操作により実現できる。
【0153】
次いで、並列プロセス管理の自由度が閾値未満であり、且つ実行可能なプロセスが複数存在する場合のアービトレーションからデキューまでの動作（以下、アービトレーション－デキュー動作）について説明する。並列プロセス管理の自由度が閾値未満であり、且つ実行可能なプロセスが複数存在する場合、アービタ１３１は、例えば、それら複数のプロセスにそれぞれ対応する複数の仮想チャネル３３に格納されている要求の内、本来の要求順序においてより先の要求を取得するように構成される。これは、例えば、アービタ１３１が物理チャネル３２を先頭から順に探索して、実行可能なプロセスに対応する要求を見つけ出すことにより実現される。
【0154】
図１４は、アービトレーション－デキュー動作の例を説明するための図である。ここでは、並列プロセス管理の自由度が閾値未満であり、且つ奇数番目の仮想チャネル３３（すなわち、第１仮想チャネル３３－１、および第３仮想チャネル３３－３）に対応するプロセスが実行可能である場合に、図８に示したエンキュー動作後の物理チャネル３２および仮想チャネル３３から要求を取得することを想定する。偶数番目の仮想チャネル３３（すなわち、第０仮想チャネル３３－０、および第２仮想チャネル３３－２）に対応するプロセスは実行可能でない。奇数番目の仮想チャネル３３に対応するプロセスを、奇数番目のプロセスとも称する。
【0155】
まず、アービタ１３１は、物理チャネル３２を先頭から順に探索して、奇数番目のプロセスに対応する最初の要求を特定する。図１４に示す例では、アービタ１３１は、物理チャネル３２において、１番目のプロセスに対応する要求ｂを特定する。アービタ１３１は、特定された要求ｂを物理チャネル３２から取得して、要求実行部１３２へ送出する。なお、要求ｂは、１番目のプロセスに対応する第１仮想チャネル３３－１の先頭に格納されている。つまり、物理チャネル３２の先頭から順に探索して特定された最初の要求ｂは、対応する第１仮想チャネル３３－１の先頭に格納されていることが保証される。したがって、アービタ１３１が、物理チャネル３２を先頭から順に探索して、実行可能な奇数番目のプロセスに対応する最初の要求を取得することは、本来の要求順序を考慮して、実行可能なプロセスに対応するいずれかの仮想チャネル３３の先頭から要求を取得することに相当する。
【0156】
要求実行部１３２は、アービタ１３１から受け取った要求ｂに応じた処理を実行する。要求実行部１３２は、例えば、要求ｂに応じた処理の完了を要求管理部１４１に通知する。
【0157】
要求管理部１４１は、要求実行部１３２による通知に応じて、対応する要求を物理チャネル３２と第１仮想チャネル３３－１の双方から削除するデキュー動作を行う。また、要求管理部１４１は、要求ｂに応じた処理が完了したことに応じ、リングバッファ３１において、要求ｂに対応する記憶領域Ａ２を解放する。
【0158】
このように、アービタ１３１は、物理チャネル３２を先頭から順に探索して、実行可能なプロセスに対応する最初の要求を取得できる。つまり、アービタ１３１は、並列プロセス管理の自由度が閾値未満であり、且つ奇数番目の仮想チャネル３３に対応する複数のプロセスが実行可能である場合に、それら複数のプロセスにそれぞれ対応する複数の仮想チャネル３３に格納されている要求の内、本来の要求順序においてより先の要求を取得できる。これにより、並列プロセス管理の自由度が閾値未満である場合でも、本来の要求順序においてより先の要求に応じた処理が優先して実行されるので、インオーダ処理を前提とする資源（例えば、リングバッファ３１）の利用効率を向上し得る。
【0159】
【0160】
アービトレーション－デキュー動作において、まず、アービタ１３１は、物理チャネル３２の連結リストのヘッドポインタ５０に基づき、エントリ５１、５２、５３、および５４を先頭から順に探索して、エントリ５２から、第１仮想チャネル３３－１に仮想的に格納されている要求ｂ（すなわち、実行可能なプロセスに対応する最初の要求ｂ）を特定する（図１５中の（１））。アービタ１３１は、特定された要求ｂを物理チャネル３２のエントリ５２から取得して、要求実行部１３２へ送出する。
【0161】
そして、要求管理部１４１は、物理チャネル３２と第１仮想チャネル３３－１の双方から、要求ｂを削除する。
【0162】
【0163】
【0164】
具体的には、要求管理部１４１は、要求ｂのエントリ５２を示していた、要求ａのポインタフィールド５１Ｐ内のポインタを、要求ｂのエントリ５２の次の要求ｃのエントリ５３を示すように変更する。これにより、物理チャネル３２の連結リストから、要求ｂのエントリ５２が削除される。
【0165】
次いで、要求管理部１４１は、要求ｂに対応する１番目のプロセスに基づいて、要求ｂが振り分けられた第１仮想チャネル３３－１を特定する。物理チャネル３２の先頭から順に探索された要求ｂは、第１仮想チャネル３３－１で先頭に格納されていることが保証される。そのため、要求管理部１４１は、第１仮想チャネル３３－１の先頭にある要求ｂのエントリ６１１を、第１仮想チャネル３３－１のヘッドポインタ６１０を用いて特定する。そして、要求管理部１４１は、第１仮想チャネル３３－１のヘッドポインタ６１０を、特定された要求ｂのエントリ６１１の次の要求ｄのエントリ６１２を示すように変更する。これにより、第１仮想チャネル３３－１の連結リストから、要求ｂのエントリ６１１が削除される。
【0166】
このように、要求管理部１４１は、物理チャネル３２から要求ｂを削除して、第１仮想チャネル３３－１から要求ｂを削除するデキュー動作を、物理チャネル３２の連結リストから要求ｂのエントリ５２を削除し、第１仮想チャネル３３－１の連結リストから要求ｂのエントリ６１１を削除する操作により実現できる。
【0167】
以上説明したように、本実施形態によれば、処理の効率を向上できる。
【0168】
複数のメモリチップ４１は、並列に動作可能である。ＳＲＡＭ１２は、ホスト２から発行される要求を格納順に記憶可能な物理チャネル３２と、ホスト２から発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル３３とを含む。要求管理部１４１は、ホスト２から発行される１つ以上の要求を、ホスト２から取得した順に物理チャネル３２に格納する。要求管理部１４１は、１つ以上の要求のそれぞれを、複数の仮想チャネル３３のいずれか１つに格納する。複数の仮想チャネル３３のそれぞれは、１つ以上の要求に従って複数のメモリチップ４１に対してそれぞれ実行される複数のプロセスの１つと対応する。
【0169】
複数のプロセスの並列化の自由度が所定の閾値以上である場合、アービタ１３１および要求実行部１３２は、物理チャネル３２を用いてプロセスを実行する。より具体的には、アービタ１３１は、例えば、物理チャネル３２の先頭に格納されている１つ以上の要求の内の第１要求を取得する。要求実行部１３２は、第１要求に応じた処理を実行する。その後、要求管理部１４１は、物理チャネル３２に格納されている第１要求を削除し、複数の仮想チャネル３３の内の第１仮想チャネルに格納されている第１要求を削除する。これにより、本来の要求順序に従う要求のインオーダ処理により、要求に対する応答のレイテンシを短縮できると共に、資源の利用効率を向上できる。
【0170】
複数のプロセスの並列化の自由度が閾値未満である場合、アービタ１３１および要求実行部１３２は、複数の仮想チャネル３３を用いてプロセスを実行する。より具体的には、アービタ１３１は、例えば、複数の仮想チャネル３３の内の第２仮想チャネル３３の先頭に格納されている１つ以上の要求の内の第２要求を取得する。要求実行部１３２は、第２要求に応じた処理を実行する。その後、要求管理部１４１は、第２仮想チャネル３３に格納されている第２要求を削除し、物理チャネル３２に格納されている第２要求を削除する。これにより、複数のメモリチップ４１全体の動作性能を向上できる。
【0171】
したがって、メモリシステム３では、並列プロセス管理の自由度に応じた物理チャネル３２と仮想チャネル３３の使い分けにより、メモリシステム３における処理の効率を向上できる。
【0172】
本実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。本実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。
【0173】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0174】
１…情報処理システム、２…ホスト、３…メモリシステム、４…不揮発性メモリ、５…コントローラ、１１…ホストＩ／Ｆ、１２…ＳＲＡＭ、１３…メモリコントローラ、１４…ＣＰＵ、２１…ＣＰＵ、２２…ＲＡＭ、３１…リングバッファ、３２…物理チャネル、３３…仮想チャネル、４１…メモリチップ、１３１…アービタ、１３２…要求実行部、１４１…要求管理部、２２１…サブミッションキュー。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】