特開 2024-129514 プロセッサモジュール、制御方法及び制御プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024129514

(43)【公開日】2024-09-27

(54)【発明の名称】プロセッサモジュール、制御方法及び制御プログラム

(51)【国際特許分類】

   G06F 11/16 20060101AFI20240919BHJP

【ＦＩ】

G06F11/16 654

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023038765

(22)【出願日】2023-03-13

(71)【出願人】

【識別番号】000006507

【氏名又は名称】横河電機株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】▲高▼▲柳▼ 尚士

【テーマコード（参考）】

5B034

【Ｆターム（参考）】

5B034AA02

5B034CC01

5B034CC02

(57)【要約】

【課題】プロセッサの多重化に伴う部品数の増加を抑止すること。
【解決手段】実施形態のプロセッサモジュール１０は、プロセッサ１１１と、プロセッサ１１１と同じ演算を行うプロセッサ１１２と、プロセッサ１１１の演算によって得られた第１のデータが書き込まれるメインメモリ１２１と、プロセッサ１１２の演算によって得られた第２のデータが書き込まれるメインメモリ１２２と、第１のデータと第２のデータが同じである場合に、第１のデータ又は第２のデータのチェックビットが書き込まれるメインメモリ１４１と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１のプロセッサと、
前記第１のプロセッサと同じ演算を行う第２のプロセッサと、
前記第１のプロセッサの演算によって得られた第１のデータが書き込まれる第１のメモリと、
前記第２のプロセッサの演算によって得られた第２のデータが書き込まれる第２のメモリと、
前記第１のデータと前記第２のデータが同じである場合に、前記第１のデータのチェックビット又は前記第２のデータのチェックビットが書き込まれる第３のメモリと、
を有することを特徴とするプロセッサモジュール。

【請求項2】

前記第１のデータのチェックビットを計算する第１のインタフェースコントローラと、
前記第２のデータのチェックビットを計算する第２のインタフェースコントローラと、
をさらに有し、
前記第３のメモリは、前記第１のインタフェースコントローラ及び前記第２のインタフェースコントローラと接続されることを特徴とする請求項１に記載のプロセッサモジュール。

【請求項3】

前記第１のデータのチェックビットを計算する第１のインタフェースコントローラと、
前記第２のデータのチェックビットを計算する第２のインタフェースコントローラと、
をさらに有し、
前記第３のメモリは、前記第１のインタフェースコントローラと前記第２のインタフェースコントローラのうち、前記第１のインタフェースコントローラのみと接続されることを特徴とする請求項１に記載のプロセッサモジュール。

【請求項4】

前記第３のメモリは、前記第１のデータが書き込まれる前記第１のメモリのアドレスのチェックビットがさらに書き込まれることを特徴とする請求項３に記載のプロセッサモジュール。

【請求項5】

第１のプロセッサと、
前記第１のプロセッサと同じ演算を行う第２のプロセッサと、
前記第１のプロセッサの演算によって得られた第１のデータが書き込まれる第１のメモリと、
前記第２のプロセッサの演算によって得られた第２のデータが書き込まれる第２のメモリと、
第３のメモリと、
を有するプロセッサモジュールを制御するコントローラが、
前記第１のデータのチェックビット及び前記第２のデータのチェックビットを計算し、
前記第１のデータのチェックビットと前記第２のデータのチェックビットが一致する場合、前記第１のデータのチェックビット又は前記第２のデータのチェックビットを前記第３のメモリに書き込む
ことを特徴とする制御方法。

【請求項6】

第１のプロセッサと、
前記第１のプロセッサと同じ演算を行う第２のプロセッサと、
前記第１のプロセッサの演算によって得られた第１のデータが書き込まれる第１のメモリと、
前記第２のプロセッサの演算によって得られた第２のデータが書き込まれる第２のメモリと、
第３のメモリと、
を有するプロセッサモジュールを制御するコントローラに、
前記第１のデータのチェックビット及び前記第２のデータのチェックビットを計算し、
前記第１のデータのチェックビットと前記第２のデータのチェックビットが一致する場合、前記第１のデータのチェックビット又は前記第２のデータのチェックビットを前記第３のメモリに書き込む
処理を実行させることを特徴とする制御プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プロセッサモジュール、制御方法及び制御プログラムに関する。

【背景技術】

【0002】

従来、システムの安全性を高めるために、コンピュータのプロセッサを多重化する技術が知られている。例えば、演算のエラーを検出するためにプロセッサが二重化された装置が知られている（例えば、特許文献１を参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００６－０５８９８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、従来の技術には、プロセッサの多重化に伴う部品数の増加を抑止できない場合があるという問題がある。

【0005】

例えば、従来の技術では、２つのプロセッサでシステムを構成する場合、１つのプロセッサでシステムを構成する場合と比べて、メモリ等の部品の数が少なくとも２倍になる。

【0006】

一つの側面では、プロセッサの多重化に伴う部品数の増加を抑止することを目的とする。

【課題を解決するための手段】

【0007】

一側面に係るプロセッサモジュールは、第１のプロセッサと、前記第１のプロセッサと同じ演算を行う第２のプロセッサと、前記第１のプロセッサの演算によって得られた第１のデータが書き込まれる第１のメモリと、前記第２のプロセッサの演算によって得られた第２のデータが書き込まれる第２のメモリと、前記第１のデータと前記第２のデータが同じである場合に、前記第１のデータのチェックビット又は前記第２のデータのチェックビットが書き込まれる第３のメモリと、を有することを特徴とする。

【0008】

一側面に係る制御方法は、第１のプロセッサと、前記第１のプロセッサと同じ演算を行う第２のプロセッサと、前記第１のプロセッサの演算によって得られた第１のデータが書き込まれる第１のメモリと、前記第２のプロセッサの演算によって得られた第２のデータが書き込まれる第２のメモリと、第３のメモリと、を有するプロセッサモジュールを制御するコントローラが、前記第１のデータのチェックビット及び前記第２のデータのチェックビットを計算し、前記第１のデータのチェックビットと前記第２のデータのチェックビットが一致する場合、前記第１のデータのチェックビット又は前記第２のデータのチェックビットを前記第３のメモリに書き込むことを特徴とする。

【0009】

一側面に係る制御プログラムは、第１のプロセッサと、前記第１のプロセッサと同じ演算を行う第２のプロセッサと、前記第１のプロセッサの演算によって得られた第１のデータが書き込まれる第１のメモリと、前記第２のプロセッサの演算によって得られた第２のデータが書き込まれる第２のメモリと、第３のメモリと、を有するプロセッサモジュールを制御するコントローラに、前記第１のデータのチェックビット及び前記第２のデータのチェックビットを計算し、前記第１のデータのチェックビットと前記第２のデータのチェックビットが一致する場合、前記第１のデータのチェックビット又は前記第２のデータのチェックビットを前記第３のメモリに書き込む処理を実行させることを特徴とする。

【発明の効果】

【0010】

一実施形態によれば、プロセッサの多重化に伴う部品数の増加を抑止することができる。

【図面の簡単な説明】

【0011】

【図1】第１の実施形態に係るプロセッサモジュールの構成例を示す図である。

【図2】第１の実施形態に係るインタフェースコントローラの構成例を示す図である。

【図3】第１の実施形態に係るインタフェースコントローラの構成例を示す図である。

【図4】第１の実施形態に係る照合器の構成例を示す図である。

【図5】第１の実施形態に係るプロセッサモジュールの書き込み処理の流れを示すフローチャートである。

【図6】第１の実施形態に係るプロセッサモジュールの読み出し処理の流れを示すフローチャートである。

【図7】第２の実施形態に係るプロセッサモジュールの構成例を示す図である。

【図8】第３の実施形態に係るプロセッサモジュールの構成例を示す図である。

【図9】第３の実施形態に係るプロセッサモジュールの書き込み処理の流れを示すフローチャートである。

【図10】第３の実施形態に係るプロセッサモジュールの読み出し処理の流れを示すフローチャートである。

【図11】従来のプロセッサモジュールの構成を示す図である。

【発明を実施するための形態】

【0012】

以下に、本願の開示するプロセッサモジュール、制御方法及び制御プログラムの実施形態を図面に基づいて詳細に説明する。なお、ここで説明する実施形態により本願の発明が限定されるものではない。また、同一の要素には同一の符号を付し、重複する説明は適宜省略する。また、各実施形態は、矛盾のない範囲内で適宜組み合わせることができる。

【0013】

実施形態のプロセッサモジュールは、コンピュータの一例である。プロセッサモジュールは、例えばプラントに備えられた分散型制御システム（ＤＣＳ：Distributed Control System）及び安全計装システム（ＳＩＳ：Safety Instrument System）等において利用される。

【0014】

プラントは、例えば石油プラント、石油化学プラント、化学プラント、又はガスプラントである。プラントが稼働することで、ＬＮＧ（液化天然ガス）、樹脂（プラスチック、ナイロン等）、化学製品といった生成物が得られる。

【0015】

また、プラントは、工場施設、機械施設、生産施設、発電施設、貯蔵施設、石油、天然ガス等を採掘する井戸元における施設等を有する。また、プラント内には、生成物を生成するための設備機器が備えられる。

【0016】

プロセッサモジュールは、プラントに備えられたフィールド機器から得られたデータを用いた演算を行うものであってもよい。フィールド機器は、プラントの状態に関する情報を取得する。例えば、フィールド機器は、温度センサ、ｐＨセンサ、速度センサ、加速度センサ、気圧センサ、ガス濃度センサ、バルブの開度を検知する機器、スイッチの状態（オン又はオフ）を検知する機器等である。

【0017】

例えば、プロセッサモジュールは、フィールド機器から得られたデータを基に、プラントの設備機器の操作量（例えば、バルブの開度の変更量）を計算する。

【0018】

ここで、特にＳＩＳについては、機能安全規格の取得が求められる。機能安全規格IEC 61508では、安全度水準ＳＩＬ（Safety Integrity Level）に応じたＰＦＤ（Probability of Failure on Demand）が設定されている。

【0019】

高水準のＳＩＬを達成するためには、ＰＦＤを低くする必要がある。そのためには、プロセッサモジュールの異常検出率を高くする必要がある。従来、異常検出率向上のため、プロセッサ及びメインメモリを二重化したプロセッサモジュールの構成が知られている。

【0020】

［従来のプロセッサモジュール］
図１１を用いて、プロセッサ及びメインメモリが二重化された従来のプロセッサモジュールの構成を説明する。図１１は、従来のプロセッサモジュールの構成を示す図である。

【0021】

図１１に示すように、従来のプロセッサモジュール１０ａは、プロセッサ１１１ａ、プロセッサ１１２ａ、メインメモリ１２１ａ、メインメモリ１２２ａ、メインメモリ１２３ａ、メインメモリ１２４ａ及びＦＰＧＡ（Field Programmable Gate Array）１３０ａを有する。ＦＰＧＡ１３０ａは、インタフェースコントローラ１３１ａ、インタフェースコントローラ１３２ａ及び照合器１３３ａを有する。なお、ＦＰＧＡは、ＡＳＩＣ（Application Specific Integrated Circuit）等の他の装置に置き換えられてもよい。

【0022】

図１１に示すように、プロセッサモジュール１０ａは、２つのプロセッサを有する。例えば、プロセッサはＣＰＵ（Central Processing Unit）である。各プロセッサは、専用のインタフェースコントローラを介して、データ用のメインメモリ及び誤り検出符号（ＥＤＣ：Error Detection Code）用のメインメモリに接続される。例えば、メインメモリは、ＤＤＲ４ ＳＤＲＡＭである。

【0023】

図中の実線、破線及び一点鎖線は、それぞれデータ線、データストローブ線及びアドレス線を意味する。また、線上に示される数値は、各線のバス幅を表している。データ線のバス幅は３２ビットである。なお、アドレス線は制御線であってもよい。

【0024】

プロセッサモジュール１０ａは、データ用のメインメモリに加え、チェックビットを保持するためのＥＤＣ用のメインメモリを有する。これにより、プロセッサモジュール１０ａの稼働率が向上する。

【0025】

例えば、ＦＰＧＡ１３０ａとメインメモリ用のメインメモリとの間のデータ線が３２ビットであるため、ＦＰＧＡ１３０ａは、８ビットのチェックビットを付けることで、１ビットの誤り検出、１ビットの誤り訂正及び２ビットの誤り検出を行うことができる。

【0026】

（書き込み処理）
プロセッサモジュール１０ａによる、メインメモリへのライトアクセス、すなわちデータの書き込み（ライト）処理を説明する。

【0027】

まず、プロセッサ１１１ａは、メインメモリ１２１ａにデータをライトする。また、プロセッサ１１２ａは、メインメモリ１２２ａにデータをライトする。

【0028】

このとき、インタフェースコントローラ１３１ａは、プロセッサ１１１ａがメインメモリ１２１ａにライトするデータに対応するチェックビットを計算し、計算によって得られたチェックビットをメインメモリ１２３ａにライトする。

【0029】

また、インタフェースコントローラ１３２ａは、プロセッサ１１２ａがメインメモリ１２２ａにライトするデータに対応するチェックビットを計算し、計算によって得られたチェックビットをメインメモリ１２４ａにライトする。

【0030】

（読み出し処理）
プロセッサモジュール１０ａによる、メインメモリへのリードアクセス、すなわちデータの読み出し（リード）処理を説明する。

【0031】

まず、プロセッサ１１１ａは、メインメモリ１２１ａからデータをリードする。また、プロセッサ１１２ａは、メインメモリ１２２ａからデータをリードする。

【0032】

照合器１３３ａは、メインメモリ１２１ａからリードされたデータとメインメモリ１２２ａからリードされたデータとを照合し、両者が一致するか否かを判定する。

【0033】

メインメモリ１２１ａからリードされたデータとメインメモリ１２２ａからリードされたデータとが一致しない場合、インタフェースコントローラ１３１ａ及びインタフェースコントローラ１３２ａは、異常の発生を検出する。

【0034】

異常が検出された場合、メインメモリ１２１ａからリードされたデータ、又はメインメモリ１２２ａからリードされたデータのうち片方のデータの誤りが１ビットであれば、インタフェースコントローラ１３１ａ又はインタフェースコントローラ１３２ａは、メインメモリ１２３ａ又はメインメモリ１２４ａからリードしたチェックビットにより、当該誤りを訂正する。これにより、異常が検出された場合であっても、プロセッサモジュール１０ａは稼働を継続することができる。

【0035】

例えば、メインメモリ１２１ａからリードされたデータに１ビットの誤りがあれば、インタフェースコントローラ１３１ａは、メインメモリ１２３ａからリードしたチェックビットにより、当該誤りを訂正する。

【0036】

また、例えば、メインメモリ１２２ａからリードされたデータに１ビットの誤りがあれば、インタフェースコントローラ１３２ａは、メインメモリ１２４ａからリードしたチェックビットにより、当該誤りを訂正する。

【0037】

データ線（実線）、及びデータ線を読み取るために必要なデータストローブ線（破線）は、ＦＰＧＡ１３０ａから、データ用のメインメモリ及びＥＤＣ用のメインメモリのそれぞれに個別に接続される。

【0038】

図１１の例では、データ線及びデータストローブ線は、メインメモリ１２１ａ、メインメモリ１２２ａ、メインメモリ１２３ａ、メインメモリ１２４ａのそれぞれに個別に接続されている。

【0039】

一方、データ用のメインメモリとＥＤＣ用のメインメモリには、共通のアドレス線（一点鎖線）が接続されている。これは、ＦＰＧＡ１３０ａが、データ用のメインメモリとＥＤＣ用のメインメモリに対して、同じタイミングかつ同じアドレスでアクセスするためである。

【0040】

図１１に示した通り、従来の二重化されたプロセッサモジュールでは、プロセッサ及びデータ用のメインメモリだけでなく、ＥＤＣ用のメモリについても２つ必要になるため、部品数が増加する。

【0041】

以下の実施形態によれば、従来の二重化構造のプロセッサモジュールに比べてＥＤＣ用のメインメモリの数が少ない二重化構造のプロセッサモジュールを得ることができる。

【0042】

［第１の実施形態］
［第１の実施形態の構成］
図１を用いて、第１の実施形態のプロセッサモジュールの構成を説明する。図１は、第１の実施形態に係るプロセッサモジュールの構成例を示す図である。

【0043】

図１に示すように、第１の実施形態のプロセッサモジュール１０は、プロセッサ１１１、プロセッサ１１２、メインメモリ１２１、メインメモリ１２２、メインメモリ１４１及びＦＰＧＡ１３０を有する。ＦＰＧＡ１３０は、インタフェースコントローラ１３１、インタフェースコントローラ１３２及び照合器１３３を有する。

【0044】

ＦＰＧＡ１３０は、プロセッサモジュールを制御するコントローラの一例である。ＦＰＧＡ１３０は、ＡＳＩＣ等の他の装置に置き換えられてもよい。

【0045】

図１に示すように、プロセッサモジュール１０は、２つのプロセッサを有する。例えば、プロセッサはＣＰＵである。各プロセッサは、専用のインタフェースコントローラを介して、データ用のメインメモリ及びＥＤＣ用のメインメモリに接続される。例えば、メインメモリは、ＤＤＲ４ ＳＤＲＡＭである。

【0046】

プロセッサ１１１は、第１のプロセッサの一例である。また、プロセッサ１１２は、第２のプロセッサの一例である。プロセッサ１１２は、プロセッサ１１１と同じ演算を行う。

【0047】

図中の実線、破線及び一点鎖線は、それぞれデータ線、データストローブ線及びアドレス線を意味する。また、線上に示される数値は、各線のバス幅を表している。なお、アドレス線は制御線であってもよい。

【0048】

プロセッサモジュール１０は、データ用のメインメモリ１２１及び１２２に加え、チェックビットを保持するためのＥＤＣ用のメインメモリ１４１を有する。これにより、プロセッサモジュール１０の稼働率が向上する。例えば、異常が発生した場合であっても、チェックビットを用いた誤り訂正により、プロセッサモジュール１０は稼働を継続させることができる。

【0049】

メインメモリ１２１は、第１のメモリの一例である。また、メインメモリ１２２は、第２のメインメモリの一例である。メインメモリ１２１には、プロセッサ１１１の演算によって得られたデータが書き込まれる。メインメモリ１２２には、プロセッサ１１２の演算によって得られたデータが書き込まれる。

【0050】

メインメモリ１４１は、第３のメモリの一例である。メインメモリ１４１は、インタフェースコントローラ１３１及びインタフェースコントローラ１３２と接続される。メインメモリ１４１には、プロセッサ１１１の演算によって得られたデータとプロセッサ１１２の演算によって得られたデータが同じである場合に、プロセッサ１１１の演算によって得られたデータのチェックビット又はプロセッサ１１２の演算によって得られたデータのチェックビット（いずれも同じチェックビット）が書き込まれる。

【0051】

インタフェースコントローラ１３１とメインメモリ１２１との間のデータ線のバス幅は３２ビットである。インタフェースコントローラ１３１とメインメモリ１２１との間のデータストローブ線のバス幅は８ビットである。インタフェースコントローラ１３１とメインメモリ１２１との間のアドレス線のバス幅は３５ビットである。

【0052】

また、インタフェースコントローラ１３２とメインメモリ１２２との間のデータ線のバス幅は３２ビットである。インタフェースコントローラ１３２とメインメモリ１２２との間のデータストローブ線のバス幅は８ビットである。インタフェースコントローラ１３２とメインメモリ１２２との間のアドレス線のバス幅は３５ビットである。

【0053】

また、インタフェースコントローラ１３１及びインタフェースコントローラ１３２とメインメモリ１４１との間のデータ線のバス幅は８ビットである。インタフェースコントローラ１３１及びインタフェースコントローラ１３２とメインメモリ１４１との間のデータストローブ線のバス幅は２ビットである。インタフェースコントローラ１３１及びインタフェースコントローラ１３２とメインメモリ１４１との間のアドレス線のバス幅は３５ビットである。

【0054】

例えば、インタフェースコントローラ１３１とメインメモリ１２１との間のデータ線が３２ビットであるため、インタフェースコントローラ１３１は、８ビットのチェックビットを付けることで、１ビットの誤り検出、１ビットの誤り訂正及び２ビットの誤り検出を行うことができる。また、インタフェースコントローラ１３１は、チェックビットをメインメモリ１４１にライトする。

【0055】

図１１に示すように、従来のプロセッサモジュール１０ａは、２つのＥＤＣ用のメインメモリを有する。これに対し、図１に示す第１の実施形態のプロセッサモジュール１０は、１つのＥＤＣ用のメインメモリ１４１を有する。このように、第１の実施形態のプロセッサモジュール１０の部品数は、従来のプロセッサモジュール１０ａと比べて少ない。

【0056】

なお、プロセッサモジュール１０は、外部の装置との間でデータの送受信を行うためのインタフェースを備えていてもよい。

【0057】

ここで、インタフェースコントローラ１３１、インタフェースコントローラ１３２及び照合器１３３は、データの入出力及び演算を行う個別の回路としてコントローラ（ＦＰＧＡ１３０）上に設けられてもよい。また、インタフェースコントローラ１３１、インタフェースコントローラ１３２及び照合器１３３は、コントローラ上で動作するプログラムとして実現されてもよい。

【0058】

図２を用いて、インタフェースコントローラ１３１の構成を説明する。図２は、第１の実施形態に係るインタフェースコントローラの構成例を示す図である。

【0059】

図２に示すように、インタフェースコントローラ１３１は、入出力部１３１１、メモリリード部１３１２、メモリライト部１３１３、チェックビット計算部１３１４、誤り検出部１３１５及び誤り訂正部１３１６を有する。

【0060】

入出力部１３１１は、データの入出力を行うためのインタフェースである。メモリリード部１３１２は、メモリからのデータの読み込み（リード）を行う。メモリライト部１３１３は、メモリへのデータの書き込み（ライト）を行う。

【0061】

チェックビット計算部１３１４は、データのチェックビットを計算する。誤り検出部１３１５は、チェックビットを使ってデータの誤りを検出する。誤り検出部１３１５は、チェックビットを使ってデータの誤りを検出する。誤り訂正部１３１６は、チェックビットを使ってデータの誤りを訂正する。

【0062】

図３を用いて、インタフェースコントローラ１３２の構成を説明する。図３は、第１の実施形態に係るインタフェースコントローラの構成例を示す図である。

【0063】

図３に示すように、インタフェースコントローラ１３２は、入出力部１３２１、メモリリード部１３２２、メモリライト部１３２３、チェックビット計算部１３２４、誤り検出部１３２５及び誤り訂正部１３２６を有する。

【0064】

インタフェースコントローラ１３２の各処理部の機能は、インタフェースコントローラ１３１の各処理部の機能と同等である。

【0065】

図４を用いて、照合器の構成を説明する。図４は、第１の実施形態に係る照合器の構成例を示す図である。

【0066】

図４に示すように、照合器１３３は、入出力部１３３１及び判定部１３３２を有する。

【0067】

入出力部１３３１は、データの入出力を行うためのインタフェースである。判定部１３３２は、２つのデータが一致するか否かを判定する。例えば、判定部１３３２は、インタフェースコントローラ１３１から入力されたデータと、インタフェースコントローラ１３２から入力されたデータと、が一致するか否かを判定する。

【0068】

［第１の実施形態の処理の流れ］
（書き込み処理）
図５を用いて、プロセッサモジュール１０による、メインメモリへのライトアクセス、すなわちデータの書き込み（ライト）処理を説明する。図５は、第１の実施形態に係るプロセッサモジュールの書き込み処理の流れを示すフローチャートである。

【0069】

まず、各プロセッサがデータ用メインメモリにデータをライトする（ステップＳ１１１）。すなわち、プロセッサ１１１は、演算によって得られたデータをメインメモリ１２１にライトする。また、プロセッサ１１２は、演算によって得られたデータをメインメモリ１２２にライトする。

【0070】

次に、各インタフェースコントローラがデータのチェックビットを計算する（ステップＳ１１２）。すなわち、インタフェースコントローラ１３１は、プロセッサ１１１がライトするデータのチェックビットを計算する。また、インタフェースコントローラ１３２は、プロセッサ１１２がライトするデータのチェックビットを計算する。

【0071】

続いて、照合器１３３が、データのチェックビット同士を照合する（ステップＳ１１３）。すなわち、照合器１３３は、インタフェースコントローラ１３１が計算したチェックビットと、インタフェースコントローラ１３２が計算したチェックビットと、が一致するか否かを判定する。

【0072】

なお、プロセッサ１１１及びプロセッサ１１２は同じ演算を行う。そのため、異常が発生していなければ、プロセッサ１１１がライトするデータとプロセッサ１１２がライトするデータは同じである。その場合、プロセッサ１１１がライトするデータのチェックビットとプロセッサ１１２がライトするデータのチェックビットは等しい。

【0073】

データのチェックビットが一致する場合（ステップＳ１１４、Ｙｅｓ）、インタフェースコントローラがＥＤＣ用のメインメモリにデータのチェックビットをライトする（ステップＳ１１５）。すなわち、インタフェースコントローラ１３１又はインタフェースコントローラ１３２は、計算したチェックビットをメインメモリ１４１にライトする。

【0074】

データのチェックビットが一致しない場合（ステップＳ１１４、Ｎｏ）、プロセッサモジュール１０は書き込み処理を終了する。このとき、プロセッサモジュール１０は、プロセッサ１１１及びプロセッサ１１２によるデータのライトを取り消してもよい。また、プロセッサモジュール１０は、プロセッサ１１１及びプロセッサ１１２によってライトされたデータが一致しないことを、他の装置等に通知してもよい。

【0075】

（読み出し処理）
図６を用いて、第１の実施形態のプロセッサモジュール１０による、メインメモリへのリードアクセス、すなわちデータの読み出し（リード）処理を説明する。図６は、第１の実施形態に係るプロセッサモジュールの読み出し処理の流れを示すフローチャートである。

【0076】

まず、各プロセッサがデータ用メインメモリからデータをリードする（ステップＳ１２１）。すなわち、プロセッサ１１１は、メインメモリ１２１からデータをリードする。また、プロセッサ１１２は、メインメモリ１２２からデータをリードする。

【0077】

次に、照合器１３３がデータ同士を照合する（ステップＳ１２２）。すなわち、照合器１３３は、メインメモリ１２１からリードされたデータと、メインメモリ１２２からリードされたデータと、が一致するか否かを判定する。

【0078】

データが一致しない場合（ステップＳ１２３、Ｎｏ）、インタフェースコントローラ１３１又はインタフェースコントローラ１３２が異常の発生を検出する（ステップＳ１２４）。すなわち、インタフェースコントローラ１３１又はインタフェースコントローラ１３２は、異常を検出し、以下の処理を行う。ここでは、インタフェースコントローラ１３１が異常を検出するものとする。

【0079】

インタフェースコントローラ１３１は、ＥＤＣ用のメインメモリ１４１からデータのチェックビットをリードし（ステップＳ１２５）、リードしたチェックビットを用いてデータの誤り訂正を行う（ステップＳ１２６）。

【0080】

一方、データが一致する場合（ステップＳ１２３、Ｙｅｓ）。プロセッサモジュール１０は、読み出し処理を終了する。

【0081】

また、プロセッサモジュール１０は、異常の発生を検出した場合であって、誤り訂正によって当該異常を解消できない場合、異常が発生したことを他の装置に通知し、動作を停止してもよい。その後、プロセッサモジュール１０による処理は、プロセッサモジュール１０と同等の機能を持つ他の装置に引き継がれてもよい。

【0082】

［第１の実施形態の効果］
第１の実施形態によれば、従来のプロセッサモジュールと同等の異常検出率及び稼働率を維持しつつ、部品数を減らしたプロセッサモジュールを提供することができる。その結果、プロセッサモジュールを含むプロセッサの多重化に伴う部品数の増加が抑止される。

【0083】

［第２の実施形態］
第１の実施形態からさらに、インタフェースコントローラが入出力する信号を削減した第２の実施形態について説明する。第２の実施形態の説明では、第１の実施形態と共通する部分の説明は適宜省略する。例えば、第２の実施形態におけるインタフェースコントローラ１３１、インタフェースコントローラ１３２及び照合器１３３の構成は、それぞれ図２、図３及び図４に示した通りである。

【0084】

［第２の実施形態の構成］
図７を用いて、第２の実施形態のプロセッサモジュールの構成を説明する。図７は、第２の実施形態に係るプロセッサモジュールの構成例を示す図である。

【0085】

図７に示すように、第２の実施形態のプロセッサモジュール１０は、第１の実施形態と比べてＥＤＣ用のメインメモリの接続方法が異なる。メインメモリ１２３は、第３のメモリの一例である。

【0086】

図７に示すように、ＥＤＣ用のメインメモリ１２３は、インタフェースコントローラ１３１と接続される。一方で、ＥＤＣ用のメインメモリ１２３は、インタフェースコントローラ１３２とは接続されない。このように、メインメモリ１２３は、インタフェースコントローラ１３１及びインタフェースコントローラ１３２のうち、インタフェースコントローラ１３１のみと接続される。

【0087】

インタフェースコントローラ１３１とメインメモリ１２１及びメインメモリ１２３との間のアドレス線のバス幅は３５ビットである。また、インタフェースコントローラ１３１は、チェックビットをメインメモリ１２３にライトする。

【0088】

［第２の実施形態の処理の流れ］
第２の実施形態の処理の流れは、第１の実施形態の処理の流れと同様である。ただし、複数のインタフェースコントローラのうち、ＥＤＣ用のメインメモリが接続されたインタフェースコントローラ（例えば、図７のインタフェースコントローラ１３１）が、書き込み処理時におけるチェックビットのライト、及び読み出し処理時における異常の発生の検出及びチェックビットのリードを行う。

【0089】

［第２の実施形態の効果］
第２の実施形態によれば、第１の実施形態からさらにインタフェースコントローラの信号数を減らすことができる。また、第２の実施形態によれば、少なくともインタフェースコントローラとデータ用のメインメモリ及びＥＤＣ用のメインメモリを接続するアドレス線を共通化することができる。

【0090】

［第３の実施形態］
第２の実施形態からさらに、異常を検出する能力を向上させた第３の実施形態について説明する。第３の実施形態の説明では、第１の実施形態又は第２の実施形態と共通する部分の説明は適宜省略する。例えば、第３の実施形態におけるインタフェースコントローラ１３１、インタフェースコントローラ１３２及び照合器１３３の構成は、それぞれ図２、図３及び図４に示した通りである。

【0091】

［第３の実施形態の構成］
図８を用いて、第３の実施形態のプロセッサモジュールの構成を説明する。図８は、第３の実施形態に係るプロセッサモジュールの構成例を示す図である。

【0092】

図８に示すように、第３の実施形態のプロセッサモジュール１０は、第２の実施形態と比べて、ＥＤＣ用のメモリと接続されるデータ線及びデータストローブ線のバス幅が異なる。

【0093】

図７に示すように、第２の実施形態におけるインタフェースコントローラ１３１とメインメモリ１２３との間のデータ線及びデータストローブ線のバス幅は、それぞれ８ビット及び２ビットである。

【0094】

一方、図８に示すように、第３の実施形態におけるインタフェースコントローラ１３１とメインメモリ１２３との間のデータ線及びデータストローブ線のバス幅は、それぞれ１６ビット及び４ビットである。

【0095】

第３の実施形態では、バス幅の大きさを利用して、前記第３のメモリには、プロセッサ１１１の演算によって得られたデータが書き込まれるメインメモリ１２１のアドレスのチェックビットがさらに書き込まれる。

【0096】

これにより、第３の実施形態によれば、ＥＤＣ用のメインメモリと接続された方のインタフェースコントローラに対応するデータ用のメインメモリ（図８のメインメモリ１２１）のアドレス線に異常が発生したこと、及びデータ用のメインメモリからの読み出し時に、誤ったアクセス先のデータが正しいデータと１ビットだけ異なること、を検出することができる。

【0097】

［第３の実施形態の処理の流れ］
（書き込み処理）
図９を用いて、第３の実施形態のプロセッサモジュール１０による、メインメモリへのライトアクセス、すなわちデータの書き込み（ライト）処理を説明する。図９は、第３の実施形態に係るプロセッサモジュールの書き込み処理の流れを示すフローチャートである。

【0098】

まず、各プロセッサがデータ用メインメモリにデータをライトする（ステップＳ３１１）。すなわち、プロセッサ１１１は、演算によって得られたデータをメインメモリ１２１にライトする。また、プロセッサ１１２は、演算によって得られたデータをメインメモリ１２２にライトする。

【0099】

次に、各インタフェースコントローラがデータのチェックビットを計算する（ステップＳ３１２）。すなわち、インタフェースコントローラ１３１は、プロセッサ１１１がライトするデータのチェックビットを計算する。また、インタフェースコントローラ１３２は、プロセッサ１１２がライトするデータのチェックビットを計算する。

【0100】

さらに、各インタフェースコントローラがアドレスのチェックビットを計算する（ステップＳ３１３）。すなわち、インタフェースコントローラ１３１は、プロセッサ１１１がデータをライトするメインメモリ１２１のアドレスのチェックビットを計算する。また、インタフェースコントローラ１３２は、プロセッサ１１２がデータをライトするメインメモリ１２２のアドレスのチェックビットを計算する。

【0101】

続いて、照合器１３３が、データのチェックビット同士を照合する（ステップＳ３１４）。すなわち、照合器１３３は、インタフェースコントローラ１３１が計算したデータのチェックビットと、インタフェースコントローラ１３２が計算したデータのチェックビットと、が一致するか否かを判定する。

【0102】

さらに、照合器１３３が、アドレスのチェックビット同士を照合する（ステップＳ３１５）。すなわち、照合器１３３は、インタフェースコントローラ１３１が計算したアドレスのチェックビットと、インタフェースコントローラ１３２が計算したアドレスのチェックビットと、が一致するか否かを判定する。

【0103】

データのチェックビット及びアドレスのチェックビットの両方が一致する場合（ステップＳ３１６、Ｙｅｓ）、インタフェースコントローラがＥＤＣ用のメインメモリにデータのチェックビット及びアドレスのチェックビットの両方をライトする（ステップＳ３１７）。すなわち、インタフェースコントローラ１３１は、計算したチェックビットをメインメモリ１２３にライトする。

【0104】

データのチェックビット及びアドレスのチェックビットの少なくともいずれかが一致しない場合（ステップＳ３１６、Ｎｏ）、プロセッサモジュール１０は書き込み処理を終了する。このとき、プロセッサモジュール１０は、プロセッサ１１１及びプロセッサ１１２によるデータのライトを取り消してもよい。また、プロセッサモジュール１０は、プロセッサ１１１及びプロセッサ１１２によってライトされたデータが一致しないことを、他の装置等に通知してもよい。

【0105】

（読み出し処理）
図１０を用いて、第３の実施形態のプロセッサモジュール１０による、メインメモリへのリードアクセス、すなわちデータの読み出し（リード）処理を説明する。図１０は、第３の実施形態に係るプロセッサモジュールの読み出し処理の流れを示すフローチャートである。

【0106】

まず、各プロセッサがデータ用メインメモリからデータをリードする（ステップＳ３２１）。すなわち、プロセッサ１１１は、メインメモリ１２１からデータをリードする。また、プロセッサ１１２は、メインメモリ１２２からデータをリードする。

【0107】

ここで、インタフェースコントローラ１３１が、ＥＤＣ用のメインメモリ１２３からアドレスのチェックビットをリードする（ステップＳ３２２）。そして、インタフェースコントローラ１３１は、アドレスのチェックビットを用いて、プロセッサ１１１及びプロセッサ１１２によってリードされたアドレスが正しいかを確認する（ステップＳ３２３）。

【0108】

アドレスが正しい場合（ステップＳ３２４、Ｙｅｓ）、照合器１３３がリードされたデータ同士を照合する（ステップＳ３２６）。すなわち、照合器１３３は、メインメモリ１２１からリードされたデータと、メインメモリ１２２からリードされたデータと、が一致するか否かを判定する。

【0109】

データが一致しない場合は、インタフェースコントローラ１３１は異常の発生を検出する（ステップＳ３２７）。そして、インタフェースコントローラ１３１は、ＥＤＣ用のメインメモリ１２３からデータのチェックビットをリードし（ステップＳ３２８）、リードしたチェックビットを用いてデータの誤り訂正を行う（ステップＳ３２９）。

【0110】

ステップＳ３２６でデータが一致する場合、プロセッサモジュール１０は、誤り訂正を行うことなく読み出し処理を終了する。また、アドレスが正しくない場合（ステップＳ３２４、Ｎｏ）、インタフェースコントローラ１３１は異常の発生を検出し（ステップＳ３２５）、処理を終了する。

【0111】

［第３の実施形態の効果］
第３の実施形態によれば、アドレスのチェックビットをＥＤＣ用のメインメモリに保存しておくことができるため、前述の通り下記の異常を検出することができ、異常の検出率が向上する。
・ＥＤＣ用のメインメモリと接続された方のインタフェースコントローラに対応するデータ用のメインメモリ（図８のメインメモリ１２１）のアドレス線に異常が発生したこと。
・データ用のメインメモリからの読み出し時に、誤ったアクセス先のデータが正しいデータと１ビットだけ異なること。

【0112】

［システム］
上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。

【0113】

また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散や統合の具体的形態は図示のものに限られない。つまり、その全部又は一部を、各種の負荷や使用状況等に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。

【0114】

また、各実施形態のプロセッサモジュールは、ＳＩＳに限らず、ＤＣＳ等の他のＦＡ（Factory Automation）機器に適用されてもよい。

【0115】

さらに、ＦＰＧＡ１３０にて行なわれる各処理機能は、その全部又は任意の一部が、ＣＰＵ及び当該ＣＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。インタフェースコントローラ１３１、インタフェースコントローラ１３２及び照合器１３３は、それぞれＦＰＧＡ上の異なる回路により実現されてもよい。

【0116】

また、ＦＰＧＡ１３０は、インタフェースコントローラ１３１、インタフェースコントローラ１３２及び照合器１３３と同様の処理を実行するプログラムをメモリに展開することで、各機能を実行するプロセスを動作させる。

【0117】

また、ＦＰＧＡ１３０は、媒体読取装置によって記録媒体から上記プログラムを読み出し、読み出された上記プログラムを実行することで上記した実施形態と同様の機能を実現することもできる。

【0118】

また、このプログラムは、インターネット等のネットワークを介して配布することができる。また、このプログラムは、ハードディスク、フレキシブルディスク（ＦＤ）、ＣＤ－ＲＯＭ、ＭＯ（Magneto－Optical disk）、ＤＶＤ（Digital Versatile Disc）等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行することができる。

【符号の説明】

【0119】

１０ プロセッサモジュール
１１１、１１２ プロセッサ
１２１、１２２、１２３、１４１ メインメモリ
１３１、１３２ インタフェースコントローラ
１３３ 照合器
１３１１、１３２１、１３３１ 入出力部
１３１２、１３２２ メモリリード部
１３１３、１３２３ メモリライト部
１３１４、１３２４ チェックビット計算部
１３１５、１３２５ 誤り検出部
１３１６、１３２６ 誤り訂正部
１３３２ 判定部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】