特開 2024-129582 半導体装置、半導体装置の製造方法およびチップセットの提供方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024129582

(43)【公開日】2024-09-27

(54)【発明の名称】半導体装置、半導体装置の製造方法およびチップセットの提供方法

(51)【国際特許分類】

   H01L 23/34 20060101AFI20240919BHJP

   H01L 23/29 20060101ALI20240919BHJP

   H01L 25/07 20060101ALI20240919BHJP

【ＦＩ】

H01L23/34 D

H01L23/36 A

H01L25/04 C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023038893

(22)【出願日】2023-03-13

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】波多 俊幸

(72)【発明者】

【氏名】富沢 全

【テーマコード（参考）】

5F136

【Ｆターム（参考）】

5F136DA27

5F136HA01

(57)【要約】

【課題】半導体装置の製造コストを低減する。
【解決手段】本開示の半導体装置は、第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、
第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、
を有する、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記半導体装置は、ハーフブリッジ回路の構成要素であり、
前記第１パワートランジスタは、前記ハーフブリッジ回路を構成するハイサイドトランジスタおよびローサイドトランジスタのうちの一方であり、
前記第２パワートランジスタは、前記ハーフブリッジ回路を構成する前記ハイサイドトランジスタおよび前記ローサイドトランジスタのうちの他方である、半導体装置。

【請求項3】

請求項２に記載の半導体装置において、
前記半導体装置は、さらに、
第３パワートランジスタを含み、温度検知ダイオードを含まない第３半導体チップと、
第４パワートランジスタを含み、温度検知ダイオードを含まない第４半導体チップと、
を有し、
前記第１パワートランジスタおよび前記第３パワートランジスタのそれぞれは、前記ハーフブリッジ回路の前記ローサイドトランジスタを構成し、
前記第２パワートランジスタおよび前記第４パワートランジスタのそれぞれは、前記ハーフブリッジ回路の前記ハイサイドトランジスタを構成し、
前記第１パワートランジスタは、前記第２パワートランジスタと直列接続され、
前記第３パワートランジスタは、前記第４パワートランジスタと直列接続され、
前記第１パワートランジスタは、前記第３パワートランジスタと並列接続され、
前記第２パワートランジスタは、前記第４パワートランジスタと並列接続されている、半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
前記半導体装置は、さらに、
第１チップ搭載部と、
平面視において、前記第１チップ搭載部と離間するように前記第１チップ搭載部の隣に配置された第２チップ搭載部と、
を有し、
前記第１半導体チップおよび前記第３半導体チップは、前記第１チップ搭載部上に搭載され、
前記第２半導体チップおよび前記第４半導体チップは、前記第２チップ搭載部上に搭載され、
前記第２半導体チップは、第１板状部材を介して前記第１チップ搭載部と電気的に接続され、
前記第４半導体チップは、第２板状部材を介して前記第１チップ搭載部と電気的に接続され、
前記第１半導体チップは、平面視において、前記第１板状部材が接続された前記第１チップ搭載部の第１部分と前記第２板状部材が接続された前記第１チップ搭載部の第２部分との間に配置されている、半導体装置。

【請求項5】

請求項４に記載の半導体装置において、
前記半導体装置は、さらに、
平面視において、前記第１チップ搭載部と前記第２チップ搭載部との間に配置された導体パターン部と、
を有し、
前記第１半導体チップは、第３板状部材を介して前記導体パターン部と電気的に接続され、
前記第３半導体チップは、第４板状部材を介して前記導体パターン部と電気的に接続され、
前記第１板状部材は、前記導体パターン部と物理的に接触しないよう、前記第２半導体チップと前記第１チップ搭載部とに跨っており、
前記第２板状部材は、前記導体パターン部と物理的に接触しないよう、前記第４半導体チップと前記第１チップ搭載部とに跨っており、
前記第３板状部材は、平面視において、前記第１板状部材と前記第２板状部材との間に配置され、
前記第２板状部材は、平面視において、前記第３板状部材と前記第４板状部材との間に配置されている、半導体装置。

【請求項6】

請求項５に記載の半導体装置において、
前記半導体装置は、さらに、
前記第１チップ搭載部と一体的に形成された第１幅広リードと、
前記第１チップ搭載部と一体的に形成された第２幅広リードと、
前記第２チップ搭載部と一体的に形成された第３幅広リードと、
前記第２チップ搭載部と一体的に形成された第４幅広リードと、
前記第１チップ搭載部および前記第２チップ搭載部のそれぞれとは離間するように配置された複数のリードと、
を有し、
前記第１チップ搭載部および前記第２チップ搭載部のそれぞれは、平面視において、第１方向に延在し、
前記第２チップ搭載部は、前記第１方向と交差する第２方向において、前記第１チップ搭載部の隣に配置され、
前記第１幅広リードは、前記第２方向において、前記第１半導体チップの隣に配置され、
前記第２幅広リードは、前記第２方向において、前記第３半導体チップの隣に配置され、
前記第３幅広リードは、前記第２方向において、前記第２半導体チップの隣に配置され、
前記第４幅広リードは、前記第２方向において、前記第４半導体チップの隣に配置され、
前記第１幅広リード、前記第２幅広リード、前記第３幅広リードおよび前記第４幅広リードのそれぞれの幅は、前記複数のリードのそれぞれの幅よりも大きい、半導体装置。

【請求項7】

請求項１に記載の半導体装置において、
前記第１半導体チップおよび前記第２半導体チップのそれぞれは、
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第１パッドと、
前記第２絶縁膜上に形成された第２パッドと、
前記第２絶縁膜上に形成された保護膜と、
を有し、
前記第１半導体チップは、さらに、
第１導電型の第１不純物領域および第２導電型の第２不純物領域を有し、前記第１絶縁膜上に形成され、かつ、前記温度検知ダイオードの構成要素である半導体層と、
前記第２絶縁膜に形成され、前記第１パッドと前記半導体層とを互いに、かつ、電気的に接続する第１ビアと、
前記第２絶縁膜に形成され、前記第２パッドと前記半導体層とを互いに、かつ、電気的に接続する第２ビアと、
を有し、
前記第１ビアは、前記第１不純物領域において前記半導体層と接続され、
前記第２ビアは、前記第２不純物領域において前記半導体層と接続され、
前記第１半導体チップにおいて、前記第１パッドは前記保護膜の第１開口部内において露出し、かつ、前記第２パッドは前記保護膜の第２開口部内において露出し、
前記第２半導体チップにおいて、前記第１パッドおよび前記第２パッドのそれぞれは、前記保護膜から露出しないように前記保護膜で覆われている、半導体装置。

【請求項8】

請求項７に記載の半導体装置において、
前記半導体層は、ポリシリコン膜であり、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型である、半導体装置。

【請求項9】

（ａ）第１チップ搭載部および第２チップ搭載部を含むリードフレームを準備する工程と、
（ｂ）第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、を準備する工程と、
（ｃ）前記第１チップ搭載部上に前記第１半導体チップを搭載し、かつ、前記第２チップ搭載部上に前記第２半導体チップを搭載する工程と、
を備える、半導体装置の製造方法。

【請求項10】

（ａ）第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、を準備する工程と、
（ｂ）前記第１半導体チップおよび前記第２半導体チップを提供する工程と、
を備え、
前記第１半導体チップおよび前記第２半導体チップのそれぞれは、
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第１パッドと、
前記第２絶縁膜上に形成された第２パッドと、
前記第２絶縁膜上に形成された保護膜と、
を有し、
前記第１半導体チップは、さらに、
第１導電型の第１不純物領域および第２導電型の第２不純物領域を有し、前記第１絶縁膜上に形成され、かつ、前記温度検知ダイオードの構成要素である半導体層と、
前記第２絶縁膜に形成され、前記第１パッドと前記半導体層とを互いに、かつ、電気的に接続する第１ビアと、
前記第２絶縁膜に形成され、前記第２パッドと前記半導体層とを互いに、かつ、電気的に接続する第２ビアと、
を有し、
前記第１ビアは、前記第１不純物領域において前記半導体層と接続され、
前記第２ビアは、前記第２不純物領域において前記半導体層と接続され、
前記第１半導体チップにおいて、前記第１パッドは前記保護膜の第１開口部内において露出し、かつ、前記第２パッドは前記保護膜の第２開口部内において露出し、
前記第２半導体チップにおいて、前記第１パッドおよび前記第２パッドのそれぞれは、前記保護膜から露出しないように前記保護膜で覆われている、チップセットの提供方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、半導体装置の製造技術およびチップセットの提供技術に関し、例えば、パワートランジスタをそれぞれ有する複数の半導体チップを備える半導体装置、半導体装置の製造技術およびチップセットの提供技術に適用して有効な技術に関する。

【背景技術】

【0002】

特開２０１５－２２２９号公報（特許文献１）には、パワートランジスタおよび温度検知ダイオードを含む半導体チップを備える半導体装置に関する技術が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５－２２２９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明者は、パワートランジスタおよび温度検知ダイオードを含む半導体チップを複数備える半導体装置の製造や設計に従事している。近年、上述した半導体装置の低コスト化が要求されており、この要求に対応するため、本発明者は、半導体装置の低コスト化を実現するための検討を続けている。すなわち、パワートランジスタおよび温度検知ダイオードを含む半導体チップを複数備える半導体装置を製造するにあたっては、市場のニーズに対応する観点から、半導体装置の低コスト化を実現するための工夫が望まれている。

【課題を解決するための手段】

【0005】

一実施の形態における半導体装置は、第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、を有する。

【0006】

一実施の形態における半導体装置の製造方法は、第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップを第１チップ搭載部上に搭載し、かつ、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップを第２チップ搭載部上に搭載する工程を備える。

【0007】

一実施の形態におけるチップセットの提供方法は、第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップを提供する工程を備える。

【0008】

ここで、第１半導体チップにおいて、第１パッドは保護膜の第１開口部内において露出し、かつ、第２パッドは保護膜の第２開口部内において露出している。一方、第２半導体チップにおいて、第１パッドおよび第２パッドのそれぞれは、保護膜から露出しないように保護膜で覆われている。

【発明の効果】

【0009】

一実施の形態によれば、半導体装置の製造コストを低減することができる。

【図面の簡単な説明】

【0010】

【図1】（ａ）は、第１パワートランジスタおよび温度検知ダイオードを模式的に示す回路記号であり、（ｂ）は、第２パワートランジスタ、第３パワートランジスタおよび第４パワートランジスタのそれぞれを模式的に示す回路記号である。

【図2】改良されたハーフブリッジ回路に基本思想を適用した構成を示す図である。

【図3】図２に示す改良されたハーフブリッジ回路であって基本思想を適用したハーフブリッジ回路を具現化した半導体装置の実装構成を示す模式図である。

【図4】複数の半導体チップのそれぞれに設けられているパワートランジスタを動作させることにより発生する熱の流れを模式的に示す図である。

【図5】変形例１における半導体装置の実装構成を示す図である。

【図6】変形例２における半導体装置の実装構成を示す図である。

【図7】具現化態様における半導体装置の製造工程を示す図である。

【図8】図７に続く半導体装置の製造工程を示す図である。

【図9】図８に続く半導体装置の製造工程を示す図である。

【図10】図９に続く半導体装置の製造工程を示す図である。

【図11】図１０に続く半導体装置の製造工程を示す図である。

【図12】図１１に続く半導体装置の製造工程を示す図である。

【図13】（ａ）は、内蔵チップである第１半導体チップの平面レイアウトを示す図であり、（ｂ）は、非内蔵チップである第２半導体チップの平面レイアウトを示す図である。

【図14】（ａ）は、図１３（ａ）のＡ－Ａ線で切断した断面図であり、（ｂ）は、図１３（ｂ）のＢ－Ｂ線で切断した断面図である。

【発明を実施するための形態】

【0011】

実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

【0012】

本実施の形態における技術的思想は、パワートランジスタを含む半導体装置に関する技術的思想である。本実施の形態では、パワートランジスタとして、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を想定して説明するが、本実施の形態における技術的思想は、これに限らず、パワートランジスタをＩＧＢＴ(Insulated Gate Bipolar Transistor)から構成する態様にも適用できる。

【0013】

＜一般的なハーフブリッジ回路の構成＞
例えば、モータを駆動するためのモータ駆動回路として、ハーフブリッジ回路がある。一般的なハーフブリッジ回路は、直流電源と、ハイサイドトランジスタと、ローサイドトランジスタとを有している。具体的には、直流電源にハイサイドトランジスタとローサイドトランジスタとが直列接続され、ローサイドトランジスタと並列にモータが接続されている。このように構成されている一般的なハーフブリッジ回路では、ハイサイドトランジスタをオンするとともに、ローサイドトランジスタをオフすると、直流電源の電源電位（正電位）からハイサイドトランジスタおよびモータを介して、直流電源の基準電位（０Ｖ）に電流が流れる。これにより、モータを回転させることができる。

【0014】

一方、この状態から、ハイサイドトランジスタをオフするとともに、ローサイドトランジスタをオンすると、ハイサイドトランジスタがオフすることにより、モータに電流が供給されなくなる。このとき、モータに含まれる寄生インダクタンスによって、モータに逆起電力が発生するが、ローサイドトランジスタがオンしているため、互いに並列接続されたローサイドトランジスタとモータで構成されるループに逆起電力に基づく回生電流が流れる。これにより、モータに回生ブレーキが発生して、モータが空転することなく、速やかに停止する。なお、ハイサイドトランジスタをオンするとともに、ローサイドトランジスタをオフして、モータに電流を流している状態から、ハイサイドトランジスタおよびローサイドトランジスタをともにオフすると、モータは空転して停止する。

【0015】

以上のようにして、一般的なハーフブリッジ回路が構成されている。

【0016】

ここで、例えば、ローサイドトランジスタは、第１半導体チップに形成される第１パワートランジスタから構成される。また、ハイサイドトランジスタは、第１半導体チップとは別の第２半導体チップに形成される第２パワートランジスタから構成される。

【0017】

このとき、パワートランジスタを動作させると、半導体チップは発熱する。この結果、半導体チップが高温となって、パワートランジスタが破壊されるおそれがある。このため、半導体チップには、パワートランジスタとともに、半導体チップの温度を検出するための温度検知ダイオードが形成されている。これにより、温度検知ダイオードで半導体チップの温度を検出することができる。このため、温度検知ダイオードで検出した温度に基づいて、パワートランジスタが破壊される温度まで半導体チップの温度が上昇する前に、パワートランジスタの動作を停止させることができる。すなわち、パワートランジスタが形成されている半導体チップに温度検知ダイオードを内蔵させることによって、パワートランジスタを有する半導体チップにて構成される半導体装置を保護することができる。

【0018】

したがって、例えば、一般的なハーフブリッジ回路の構成要素である半導体装置においては、第１半導体チップに第１パワートランジスタとともに温度検知ダイオードが形成され、第２半導体チップに第２パワートランジスタとともに温度検知ダイオードが形成されている。ところが、半導体装置に含まれる第１半導体チップおよび第２半導体チップの両方に温度検知ダイオードを内蔵させると、半導体装置の製造コストが上昇する。

【0019】

そこで、本実施の形態では、半導体装置の製造コストを低減するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想を説明する。

【0020】

＜実施の形態における基本思想＞
本実施の形態における基本思想は、半導体装置が、第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、を有するという思想である。つまり、基本思想は、第１半導体チップと第２半導体チップを有する半導体装置において、第１半導体チップおよび第２半導体チップの両方に温度検知ダイオードを設けるのではなく、第１半導体チップあるいは第２半導体チップのいずれか一方にだけ温度検知ダイオードを設ける思想である。言い換えれば、基本思想は、パワートランジスタをそれぞれ有する複数の半導体チップを備える半導体装置において、１つの半導体チップにだけ温度検知ダイオードを内蔵させる思想である。この基本思想によれば、半導体装置を構成するパワートランジスタをそれぞれ有する複数の半導体チップのすべてに温度検知ダイオードを設ける必要がなくなることから、半導体装置の製造コストを低減することができる。

【0021】

例えば、第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、を有する半導体装置が、ハーフブリッジ回路の構成要素であるとすると、第１パワートランジスタは、ハーフブリッジ回路を構成するハイサイドトランジスタおよびローサイドトランジスタのうちの一方であり、第２パワートランジスタは、ハーフブリッジ回路を構成するハイサイドトランジスタおよびローサイドトランジスタのうちの他方である。すなわち、温度検知ダイオードを内蔵する第１半導体チップは、ローサイドトランジスタでもあってもよく、ハイサイドトランジスタであってもよい。

【0022】

この基本思想によれば、複数の半導体チップのうちのいずれか１つの半導体チップにだけ温度検知ダイオードが設けられていることから、複数の半導体チップのすべてに温度検知ダイオードを内蔵させる構成よりも、ハーフブリッジ回路の構成要素である半導体装置の製造コストを低減することができる。

【0023】

＜ハーフブリッジ回路の改良＞
一般的なハーフブリッジ回路は、ローサイドトランジスタおよびハイサイドトランジスタのそれぞれが１つの半導体チップにより構成されている。

【0024】

この点に関し、例えば、ローサイドトランジスタを１つの半導体チップで構成するよりも、複数の半導体チップで構成し、かつ、この複数の半導体チップ（すなわち、複数の半導体チップにそれぞれ形成された複数のパワートランジスタ）を互いに並列接続する構成の方が、ローサイドトランジスタを動作させることにより発生する熱を分散することができる。同様に、ハイサイドトランジスタについても複数の半導体チップで構成することで、ハイトランジスタを動作させることにより発生する熱を分散させることができる。この結果、各パワートランジスタの破壊を抑制することができるため、半導体装置の信頼性を向上することができる。

【0025】

＜改良されたハーフブリッジ回路への基本思想の適用＞
改良されたハーフブリッジ回路においても、基本思想を適用することができる。すなわち、ローサイドトランジスタおよびハイサイドトランジスタのそれぞれが複数の半導体チップ（すなわち、複数の半導体チップにそれぞれ形成された複数のパワートランジスタ）の並列接続により構成されていることを前提として、複数の半導体チップのすべてに温度検知ダイオードを設けるのではなく、複数の半導体チップのうちの１つの半導体チップにだけ温度検知ダイオードを設ける。

【0026】

これにより、半導体装置を構成する複数の半導体チップのすべてに温度検知ダイオードを設ける必要がなくなることから、半導体装置の製造コストを低減することができる。

【0027】

例えば、改良されたハーフブリッジ回路として、ローサイドトランジスタが第１パワートランジスタＱ１と第３パワートランジスタＱ３の並列接続から構成されるとともに、ハイサイドトランジスタが第２パワートランジスタＱ２と第４パワートランジスタＱ４の並列接続から構成されている例を考え、この例に基本思想を適用する。

【0028】

ここで、第１パワートランジスタＱ１が形成された半導体チップを第１半導体チップとし、第２パワートランジスタＱ２が形成された半導体チップを第２半導体チップとし、第３パワートランジスタＱ３が形成された半導体チップを第３半導体チップとし、第４パワートランジスタＱ４が形成された半導体チップを第４半導体チップとする。

【0029】

この場合、基本思想を適用すると、第１半導体チップ、第２半導体チップ、第３半導体チップおよび第４半導体チップのうちの１つの半導体チップにだけ温度検知ダイオードが内蔵されている一方、その他の３つの半導体チップには、温度検知ダイオードが形成されていない。例えば、第１半導体チップには、温度検知ダイオードが設けられている一方、第２半導体チップ、第３半導体チップおよび第４半導体チップのそれぞれには、温度検知ダイオードが設けられていないとする。

【0030】

図１（ａ）は、第１パワートランジスタＱ１を模式的に示す回路記号である。図１（ａ）には、第１パワートランジスタを示す回路記号とともに、第１パワートランジスタと一緒に第１半導体チップに設けられる温度検知ダイオードの回路記号も図示されている。

【0031】

ここで、例えば、第１パワートランジスタＱ１は、パワーＭＯＳＦＥＴから構成されている。この場合、第１パワートランジスタＱ１は、ゲート、ソースおよびドレインを有しているとともに、デバイス構造上、寄生的に存在するボディダイオードを含んでいる。また、第１パワートランジスタＱ１が形成されている第１半導体チップには、温度検知ダイオードが形成されており、温度検知ダイオードは、アノードとカソードを有している。

【0032】

一方、図１（ｂ）は、第２パワートランジスタＱ２、第３パワートランジスタＱ３および第４パワートランジスタＱ４のそれぞれを模式的に示す回路記号である。図１（ｂ）に示すように、これらのパワートランジスタは、一緒に温度検知ダイオードが搭載されないことから、温度検知ダイオードの回路記号が図示されていない。

【0033】

例えば、第２パワートランジスタＱ２、第３パワートランジスタＱ３および第４パワートランジスタＱ４のそれぞれは、パワーＭＯＳＦＥＴから構成されている。この場合、それぞれのパワートランジスタは、ゲート、ソースおよびドレインを有しているとともに、デバイス構造上、寄生的に存在するボディダイオードを含んでいる。

【0034】

上述した図１（ａ）に示す回路記号および図１（ｂ）に示す回路記号を使用して、改良されたハーフブリッジ回路に基本思想を適用する構成を図示すると図２のようになる。

【0035】

図２は、改良されたハーフブリッジ回路に基本思想を適用した構成を示す図である。

【0036】

図２において、改良されたハーフブリッジ回路においては、ローサイドトランジスタが第１パワートランジスタＱ１と第３パワートランジスタＱ３の並列接続から構成されている一方、ハイサイドトランジスタが第２パワートランジスタＱ２と第４パワートランジスタＱ４の並列接続から構成されている。また、ローサイドトランジスタとハイサイドトランジスタとは、直列接続されていることから、第１パワートランジスタＱ１と第２パワートランジスタＱ２は直列接続されているとともに、第３パワートランジスタＱ３と第４パワートランジスタＱ４も直列接続されている。

【0037】

このように、改良されたハーフブリッジ回路に基本思想を適用することにより、ハーフブリッジの改良によるオン抵抗の低減と、基本思想による半導体装置の製造コストの低減を図ることができる。すなわち、図２に示す構成を有する半導体装置によれば、半導体装置の性能を向上できるともに、半導体装置の製造コストを低減できる。

【0038】

基本思想では、複数の半導体チップのうちの１つの半導体チップにだけ温度検知ダイオードを設けている。この場合、温度検知ダイオードが設けられた半導体チップを実装する位置が重要となる。なぜなら、温度検知ダイオードが設けられた半導体チップを適切な位置に配置しなければ、半導体装置の過熱状態を適切に把握することができないからである。例えば、温度検知ダイオードが設けられた半導体チップを最も温度が高くなるホットスポットに配置することができれば、半導体装置の過熱状態を適切に把握することができる。言い換えれば、温度検知ダイオードが設けられた半導体チップをホットスポットに配置しない場合には、温度検知ダイオードが設けられていない半導体チップがホットスポットに配置されることになる結果、この半導体チップが過熱状態に達している場合であっても、ホットスポット以外の場所に配置されている温度検知ダイオード内蔵半導体チップの温度検知ダイオードで上述した過熱状態を適切に検出することが困難となる。したがって、基本思想を具現化するにあたっては、温度検知ダイオードが設けられた半導体チップを実装する位置を適切に設計することが望ましい。以下では、このことを考慮して基本思想を具現化した具現化態様について図面を参照しながら説明する。

【0039】

＜具現化態様＞
＜＜半導体装置の実装構成＞＞
図３は、図２に示す改良されたハーフブリッジ回路であって基本思想を適用したハーフブリッジ回路を具現化した半導体装置１００の実装構成を示す模式図である。

【0040】

図３において、半導体装置１００は、チップ搭載部ＤＰ１およびチップ搭載部ＤＰ２を有している。これらのチップ搭載部ＤＰ１とチップ搭載部ＤＰ２は、Ｘ方向（第２方向）に並ぶように配置されている。すなわち、チップ搭載部ＤＰ２は、平面視において、チップ搭載部ＤＰ１と離間するようにチップ搭載部ＤＰ１の隣に配置されている。そして、チップ搭載部ＤＰ１およびチップ搭載部ＤＰ２のそれぞれは、Ｘ方向と交差するＹ方向（第１方向）に延在している。

【0041】

次に、チップ搭載部ＤＰ１上には、図２に示す第１パワートランジスタＱ１および第３パワートランジスタＱ３の並列接続からなるローサイドトランジスタが搭載されている。具体的には、チップ搭載部ＤＰ１上に、第１パワートランジスタＱ１および温度検知ダイオードが形成された第１半導体チップＣＨＰ１と、第３パワートランジスタＱ３が形成されている一方、温度検知ダイオードが形成されていない第３半導体チップＣＨＰ３とが搭載されている。特に、図３に示すように、第１半導体チップＣＨＰ１および第３半導体チップＣＨＰ３は、平面視において、Ｙ方向に離間して並ぶように配置されている。例えば、第１半導体チップＣＨＰ１および第３半導体チップＣＨＰ３のそれぞれは、半田や銀ペーストに代表される導電性接着材を介して、チップ搭載部ＤＰ１上に搭載されている。

【0042】

チップ搭載部ＤＰ２上には、図２に示す第２パワートランジスタＱ２および第４パワートランジスタＱ４の並列接続からなるハイサイドトランジスタが搭載されている。具体的には、チップ搭載部ＤＰ２上に、第２パワートランジスタＱ２が形成されている一方、温度検知ダイオードが形成されていない第２半導体チップＣＨＰ２と、第４パワートランジスタＱ４が形成されている一方、温度検知ダイオードが形成されていない第４半導体チップＣＨＰ４とが搭載されている。特に、図３に示すように、第２半導体チップＣＨＰ２および第４半導体チップＣＨＰ４は、平面視において、Ｙ方向に離間して並ぶように配置されている。例えば、第２半導体チップＣＨＰ２および第４半導体チップＣＨＰ４のそれぞれは、導電性接着材を介して、チップ搭載部ＤＰ２上に搭載されている。

【0043】

続いて、図３に示すように、第２半導体チップＣＨＰ２は、板状部材であるクリップＣＬＰ１を介してチップ搭載部ＤＰ１と電気的に接続されている。例えば、クリップＣＬＰ１は、導電性接着材を介してチップ搭載部ＤＰ１の第１部分Ｐ１と接続されている。

【0044】

同様に、第４半導体チップＣＨＰ４は、板状部材であるクリップＣＬＰ２を介してチップ搭載部ＤＰ１と電気的に接続されている。例えば、クリップＣＬＰ２は、導電性接着材を介してチップ搭載部ＤＰ１の第２部分Ｐ２と接続されている。

【0045】

ここで、第１半導体チップＣＨＰ１は、平面視において、クリップＣＬＰ１が接続されたチップ搭載部ＤＰ１の第１部分Ｐ１と、クリップＣＬＰ２が接続されたチップ搭載部ＤＰ１の第２部分Ｐ２との間に配置されている。一方、第３半導体チップＣＨＰ３は、平面視において、チップ搭載部ＤＰ１の第２部分Ｐ２が、第１半導体チップＣＨＰ１と第３半導体チップＣＨＰ３の間に位置するように配置されている。

【0046】

次に、図３において、半導体装置１００は、さらに、平面視において、チップ搭載部ＤＰ１とチップ搭載部ＤＰ２との間に配置された導体パターン部ＣＰを有している。この導体パターン部ＣＰは、Ｙ方向に延在する第１延在部分と、Ｘ方向に延在する第２延在部分とを有し、例えば、逆Ｌ字型の平面形状をしている。

【0047】

図３に示すように、第１半導体チップＣＨＰ１は、板状部材であるクリップＣＬＰ３を介して導体パターン部ＣＰと電気的に接続されている。例えば、クリップＣＬＰ３は、導電性接着材を介して導体パターン部ＣＰの第３部分Ｐ３と接続されている。

【0048】

同様に、第３半導体チップＣＨＰ３は、板状部材であるクリップＣＬＰ４を介して導体パターン部ＣＰと電気的に接続されている。例えば、クリップＣＬＰ４は、導電性接着材を介して導体パターン部ＣＰの第４部分Ｐ４と接続されている。

【0049】

ここで、クリップＣＬＰ１は、導体パターン部ＣＰと物理的に接触しないよう、第２半導体チップＣＨＰ２とチップ搭載部ＤＰ１とに跨っている。また、クリップＣＬＰ２は、導体パターン部ＣＰと物理的に接触しないよう、第４半導体チップＣＨＰ４とチップ搭載部ＤＰ１とに跨っている。

【0050】

そして、図３に示すように、クリップＣＬＰ３は、平面視において、クリップＣＬＰ１とクリップＣＬＰ２との間に配置されている。また、クリップＣＬＰ２は、平面視において、クリップＣＬＰ３とクリップＣＬＰ４との間に配置されている。

【0051】

続いて、図３において、半導体装置１００は、さらに、チップ搭載部ＤＰ１と一体的に形成された幅広リードＷＬＤ１および幅広リードＷＬＤ２と、チップ搭載部ＤＰ２と一体的に形成された幅広リードＷＬＤ３および幅広リードＷＬＤ４と、チップ搭載部ＤＰ１およびチップ搭載部ＤＰ２のそれぞれとは離間するように配置された複数のリードＬＤと、を有している。このとき、幅広リードＷＬＤ１は、Ｘ方向において、第１半導体チップＣＨＰ１の隣に配置されている一方、幅広リードＷＬＤ２は、Ｘ方向において、第３半導体チップＣＨＰ３の隣に配置されている。また、幅広リードＷＬＤ３は、Ｘ方向において、第２半導体チップＣＨＰ２の隣に配置されている一方、幅広リードＷＬＤ４は、Ｘ方向において、第４半導体チップＣＨＰ４の隣に配置されている。

【0052】

ここで、図３に示すように、幅広リードＷＬＤ１、幅広リードＷＬＤ２、幅広リードＷＬＤ３および幅広リードＷＬＤ４のそれぞれの幅（Ｙ方向の幅）は、複数のリードのそれぞれの幅（Ｙ方向の幅）よりも大きい。

【0053】

以上のようにして、具現化態様における半導体装置１００が実装構成されている。

【0054】

＜＜具現化態様における特徴＞＞
続いて、具現化態様における特徴点について説明する。

【0055】

具現化態様における第１特徴点は、パワートランジスタが設けられた複数の半導体チップのうちの１つの半導体チップにだけ温度検知ダイオードを設ける基本思想を前提として、パワートランジスタおよび温度検知ダイオードの両方が設けられた半導体チップを半導体装置の発熱量の多い箇所に配置する点にある。言い換えれば、特徴点は、複数の半導体チップを搭載する箇所のうち、最も高温となりやすい箇所に温度検知ダイオードが設けられた半導体チップを配置する点にある。

【0056】

これにより、特徴点によれば、複数の半導体チップのうちの１つの半導体チップにだけ温度検知ダイオードを設ける場合であっても、温度検知ダイオードが設けられた半導体チップを最も温度が高くなるホットスポットに配置することによって、半導体装置の過熱状態を適切に把握することができる。この結果、半導体チップが高温となって、パワートランジスタが破壊されることを抑制できる。つまり、温度検知ダイオードで検出した温度に基づいて、パワートランジスタが破壊される温度まで半導体チップの温度が上昇する前に、パワートランジスタの動作を停止させることができる。このことから、特徴点によれば、基本思想を採用することによる半導体装置の製造コストを低減しながら、半導体装置の信頼性を向上することができる。

【0057】

このように、特徴点は、最も温度が高くなるホットスポットに温度検知ダイオードを内蔵した半導体チップを配置する点にある。ここで、具体的に、複数の半導体チップを搭載する箇所のうち、最も高温となりやすい箇所とは、図３における第１半導体チップＣＨＰ１が搭載される領域である。すなわち、図３に示すように、平面視において、クリップＣＬＰ１が接続されたチップ搭載部ＤＰ１の第１部分Ｐ１とクリップＣＬＰ２が接続されたチップ搭載部ＤＰ１の第２部分Ｐ２との間の第１半導体チップＣＨＰ１が配置されている領域である。以下では、図３に示す実装構成を有する半導体装置１００においては、上述した領域が最も高温となりやすいホットスポットとなることを説明する。

【0058】

図４は、例えば、複数の半導体チップのそれぞれに設けられているパワートランジスタを動作させることにより発生する熱の流れを模式的に示す図である。図４において、矢印が熱の流れを示しており、太い矢印ほど大きな熱の流れが生じていることを表している。このことを考慮して図４を見ると、第１半導体チップＣＨＰ１が搭載されている領域には、様々な方向から矢印の先端が集中していることがわかる。

【0059】

例えば、第２半導体チップＣＨＰ２で発生した熱がクリップＣＬＰ１を介して流れ込むことを表す矢印、第４半導体チップＣＨＰ４で発生した熱がクリップＣＬＰ２を介して流れ込むことを表す矢印、第３半導体チップＣＨＰ３で発生した熱がチップ搭載部ＤＰ１を伝わってくる矢印が、第１半導体チップＣＨＰ１が搭載されている領域に集中していることがわかる。このことは、第１半導体チップＣＨＰ１自体も発熱することを考慮すると、半導体チップＣＨＰ１を搭載している領域に熱が集まりやすいことを意味し、これによって、第１半導体チップＣＨＰ１は高温となりやすいことを意味している。

【0060】

そこで、具現化態様では、第１部分Ｐ１と第２部分Ｐ２との間の領域に搭載される第１半導体チップＣＨＰ１に温度検知ダイオードを搭載している。つまり、図４に示すように、第１部分Ｐ１と第２部分Ｐ２との間の領域が最も温度が高くなるホットスポットであり、このホットスポットに温度検知ダイオードが設けられた第１半導体チップＣＨＰ１を配置している。これにより、具現化態様によれば、半導体装置１００のホットスポットを温度検知ダイオードでモニタすることができる。言い換えれば、具現化態様によれば、半導体装置１００の過熱状態を適切に把握することができる。この結果、具現化態様における半導体装置１００によれば、ホットスポットに配置される第１半導体チップＣＨＰ１に設けられているパワートランジスタが破壊されることを抑制することができる。

【0061】

次に、具現化態様における第２特徴点は、例えば、図３および図４に示すように、Ｘ方向において、複数の半導体チップのそれぞれの隣に幅広リードが設けられている点にある。別の表現をすると、第２特徴点は、複数の半導体チップのそれぞれに対応する幅広リードがあり、Ｘ方向において、複数の半導体チップのそれぞれと幅広リードが一直線上に配置されている点にあるともいえる。例えば、図３および図４において、第１半導体チップＣＨＰ１の隣に幅広リードＷＬＤ１が配置されている一方、第３半導体チップＣＨＰ３の隣に幅広リードＷＬＤ２が配置されている。同様に、図３および図４において、第２半導体チップＣＨＰ２の隣に幅広リードＷＬＤ３が配置されている一方、第４半導体チップＣＨＰ４の隣に幅広リードＷＬＤ４が配置されている。

【0062】

ここで、幅広リードのＹ方向の幅は、リードＬＤのＹ方向の幅よりも大きい。これにより、第２特徴点によれば、図４に示すように、複数の半導体チップのそれぞれで発生した熱を効率よく、隣に配置されたＹ方向の幅の大きな幅広リードから放散させることができる。この結果、具現化態様によれば、半導体装置１００の信頼性を向上できる。

【0063】

＜＜変形例１＞＞
図５は、本変形例１における半導体装置１００Ａの実装構成を示す図である。

【0064】

図５に示すように、半導体装置１００Ａでは、チップ搭載部ＤＰ１に搭載されている第１半導体チップＣＨＰ１と第３半導体チップＣＨＰ３との間の距離が、図３に示す具現化態様における第１半導体チップＣＨＰ１と第３半導体チップＣＨＰ３との間の距離よりも大きくなっている。特に、図５に示すように、本変形例１では、平面視において、第１半導体チップＣＨＰ１と第３半導体チップＣＨＰ３との間に、クリップＣＬＰ１とチップ搭載部ＤＰ１とを接続する第１部分と、クリップＣＬＰ２とチップ搭載部ＤＰ１とを接続する第２部分が存在している。このとき、第１半導体チップＣＨＰ１には、パワートランジスタとともに温度検知ダイオードが設けられている一方、第２半導体チップＣＨＰ２、第３半導体チップＣＨＰ３および第４半導体チップＣＨＰ４には、パワートランジスタが設けられている一方、温度検知ダイオードは設けられていない。

【0065】

このように、本実施の形態における基本思想は、図３に示す具現化態様のように具現化されるだけでなく、例えば、図５に示す本変形例１のように具現化することもできる。

【0066】

＜＜変形例２＞＞
改良されたハーフブリッジ回路では、ローサイドトランジスタを複数の半導体チップのそれぞれに設けられたパワートランジスタの並列接続から構成し、ハイサイドトランジスタを複数の半導体チップのそれぞれに設けられたパワートランジスタの並列接続から構成している。このとき、上述した具現化態様では、複数の半導体チップとして２つの半導体チップを使用する例について説明している。具体的には、図３に示すように、ローサイドトランジスタは、第１半導体チップＣＨＰ１および第３半導体チップＣＨＰ３のそれぞれに設けられたパワートランジスタの並列接続から構成され、ハイサイドトランジスタは、第２半導体チップＣＨＰ２および第４半導体チップＣＨＰ４のそれぞれに設けられているパワートランジスタの並列接続から構成されている。

【0067】

この点に関し、本変形例では、複数の半導体チップとして３つの半導体チップを使用する例について説明する。例えば、ローサイドトランジスタは、第１半導体チップＣＨＰ１、第３半導体チップＣＨＰ３および第５半導体チップＣＨＰ５のそれぞれに設けられたパワートランジスタの並列接続から構成され、ハイサイドトランジスタは、第２半導体チップＣＨＰ２、第４半導体チップＣＨＰ４および第６半導体チップＣＨＰ６のそれぞれに設けられているパワートランジスタの並列接続から構成されている。

【0068】

図６は、本変形例２における半導体装置１００Ｂの実装構成を示す図である。

【0069】

図６において、チップ搭載部ＤＰ１には、第１半導体チップＣＨＰ１、第３半導体チップＣＨＰ３および第５半導体チップＣＨＰ５という３つの半導体チップが搭載されている。一方、チップ搭載部ＤＰ２には、第２半導体チップＣＨＰ２、第４半導体チップＣＨＰ４および第６半導体チップＣＨＰ６という３つの半導体チップが搭載されている。

【0070】

図６に示すように、平面視において、第１半導体チップＣＨＰ１は、クリップＣＬＰ１とチップ搭載部ＤＰ１とを接続する第１部分Ｐ１と、クリップＣＬＰ２とチップ搭載部ＤＰ１とを接続する第２部分Ｐ２との間に設けられている。

【0071】

同様に、平面視において、第５半導体チップＣＨＰ５は、クリップＣＬＰ５とチップ搭載部ＤＰ１とを接続する第５部分Ｐ５と、クリップＣＬＰ１とチップ搭載部ＤＰ１とを接続する第１部分Ｐ１との間に設けられている。

【0072】

また、図６に示すように、平面視において、クリップＣＬＰ６は、クリップＣＬＰ５とクリップＣＬＰ１との間に設けられており、第５半導体チップＣＨＰ５と導体パターン部ＣＰの第６部分Ｐ６とを接続している。同様に、平面視において、クリップＣＬＰ３は、クリップＣＬＰ１とクリップＣＬＰ２との間に設けられており、第１半導体チップＣＨＰ１と導体パターン部ＣＰの第３部分Ｐ３とを接続している。

【0073】

ここで、図６においては、第１半導体チップＣＨＰ１が第１部分Ｐ１と第２部分Ｐ２との間に設けられているとともに、第５半導体チップＣＨＰ５が第５部分Ｐ５と第１部分Ｐ１との間に設けられている。したがって、第１半導体チップＣＨＰ１だけでなく、第５半導体チップＣＨＰ５も温度が高くなるホットスポットに配置されていることになる。

【0074】

このため、ホットスポットに配置される半導体チップに温度検知ダイオードを設ける観点から、例えば、第１半導体チップＣＨＰ１にパワートランジスタと温度検知ダイオードを設けるだけでなく、第５半導体チップＣＨＰ５にもパワートランジスタと温度検知ダイオードを設けるようにしてもよい。これにより、複数のホットスポットを有する半導体装置１００Ｂにおいて、複数のホットスポットのそれぞれを温度検知ダイオードでモニタできることから、半導体装置１００Ｂの信頼性を向上することができる。

【0075】

さらに、図６において、第１半導体チップＣＨＰ１は、第１部分Ｐ１と第２部分Ｐ２の間に設けられているだけでなく、第５半導体チップＣＨＰ５と第３半導体チップＣＨＰ３の間に配置されている。したがって、第１半導体チップＣＨＰ１は、第３半導体チップＣＨＰ３で発生した熱と第５半導体チップＣＨＰ５で発生した熱の両方からの影響を受ける。この結果、第１半導体チップＣＨＰ１の温度が高くなりやすい。

【0076】

そこで、例えば、第１半導体チップＣＨＰ１と第５半導体チップＣＨＰ５の間の距離Ｌ１よりも、第１半導体チップＣＨＰ１と第３半導体チップＣＨＰ３の間の距離Ｌ２を長くしてもよい。この場合、第３半導体チップＣＨＰ３からの熱の影響を低減できるため、第１半導体チップＣＨＰ１の温度上昇を緩和することができる。したがって、半導体装置１００Ｂの信頼性を向上することができる。

【0077】

＜＜具現化態様における半導体装置の製造方法＞＞
次に、具現化態様における半導体装置の製造方法について説明する。

【0078】

まず、図７に示すように、チップ搭載部ＤＰ１、チップ搭載部ＤＰ２および導体パターン部ＣＰを有するリードフレームＬＦを準備する。そして、チップ搭載部ＤＰ１の一部領域およびチップ搭載部ＤＰ２の一部領域に、例えば、半田や銀ペーストからなる導電性接着材１０を塗布する。また、パワートランジスタおよび温度検知ダイオードを含む第１半導体チップＣＨＰ１と、パワートランジスタを含むが温度検知ダイオードを含まない第２半導体チップＣＨＰ２、第３半導体チップＣＨＰ３および第４半導体チップＣＨＰ４を準備する。すなわち、第１半導体チップＣＨＰ１、第２半導体チップＣＨＰ２、第３半導体チップＣＨＰ３および第４半導体チップＣＨＰ４からなるチップセットを準備する。

【0079】

次に、図８に示すように、ダイボンディング装置を使用することにより、チップ搭載部ＤＰ１上に導電性接着材１０を介して第１半導体チップＣＨＰ１および第３半導体チップＣＨＰ３を搭載し、チップ搭載部ＤＰ２上に導電性接着材１０を介して第２半導体チップＣＨＰ２および第４半導体チップＣＨＰ４を搭載する。

【0080】

その後、図９に示すように、チップ搭載部ＤＰ１の一部領域上、導体パターン部ＣＰの一部領域上、第１半導体チップＣＨＰ１上、第２半導体チップＣＨＰ２上、第３半導体チップＣＨＰ３上および第４半導体チップＣＨＰ４上に導電性接着材２０を塗布する。

【0081】

続いて、図１０に示すように、複数のクリップを搭載する。具体的には、第２半導体チップＣＨＰ２とチップ搭載部ＤＰ１の第１部分Ｐ１とをクリップＣＬＰ１で接続し、第４半導体チップＣＨＰ４とチップ搭載部ＤＰ１の第２部分Ｐ２とをクリップＣＬＰ２で接続する。さらに、第１半導体チップＣＨＰ１と導体パターン部ＣＰの第３部分Ｐ３とをクリップＣＬＰ３で接続し、第３半導体チップＣＨＰ３と導体パターン部ＣＰの第４部分Ｐ４とをクリップＣＬＰ４で接続する。

【0082】

そして、図１１に示すように、ワイヤボンディング装置を使用することにより、第１半導体チップＣＨＰ１とリードＬＤとをボンディングワイヤＷで接続し、第３半導体チップＣＨＰ３とリードＬＤとをボンディングワイヤＷで接続する。同様に、第２半導体チップＣＨＰ２とリードＬＤとをボンディングワイヤＷで接続し、第４半導体チップＣＨＰ４とリードＬＤとをボンディングワイヤＷで接続する。

【0083】

その後、図１２に示すように、樹脂封止（モールド）することにより、封止体ＭＲを形成する。次に、バリ取りを行うとともに、封止体ＭＲから露出しているリードＬＤのアウタリード部に必要に応じてめっき層を形成する。続いて、封止体ＭＲの表面にマークを形成した後、封止体ＭＲの外部において、リードＬＤを所定の位置で切断することにより、封止体ＭＲをリードフレームＬＦのフレーム枠から分離する。そして、封止体ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工する。

【0084】

以上のようにして、具現化態様における半導体装置を製造することができる。

【0085】

＜＜工夫の必要性＞＞
上述した半導体装置の製造方法では、パワートランジスタおよび温度検知ダイオードを含む半導体チップ（以下、内蔵チップと呼ぶ場合がある）と、パワートランジスタを含むが温度検知ダイオードを含まない半導体チップ（非内蔵チップと呼ぶ場合がある）が使用される。これらの内蔵チップおよび非内蔵チップは、例えば、デバイスメーカから組立メーカにチップセットとして提供され、組立メーカは、提供されたチップセットを使用して半導体装置を製造する。このとき、チップセットには、内蔵チップと非内蔵チップとが含まれるが、内蔵チップと非内蔵チップとが外観上区別できないと、正常な半導体装置を製造することができない。したがって、基本思想を具現化するにあたっては、内蔵チップと非内蔵チップとを外観上区別できるようにする必要がある。すなわち、内蔵チップと非内蔵チップとを外観上区別するための工夫が望まれている。

【0086】

以下では、この工夫点について説明する。

【0087】

＜＜外観上の区別をするための工夫＞＞
図１３（ａ）は、内蔵チップである第１半導体チップＣＨＰ１の平面レイアウトを示す図であり、図１３（ｂ）は、非内蔵チップである第２半導体チップＣＨＰ２（第３半導体チップＣＨＰ３、第４半導体チップＣＨＰ４）の平面レイアウトを示す図である。

【0088】

図１３（ａ）において、第１半導体チップＣＨＰ１は、ポリイミド樹脂膜ＰＩから露出した複数のパッドを有している。具体的に、第１半導体チップＣＨＰ１の表面には、ポリイミド樹脂膜ＰＩから露出するように、ソースパッドＳＰ、ケルビンパッドＫＬＰ、ゲートパッドＧＰ、アノードパッドＡＰおよびカソードパッドＫＰが設けられている。

【0089】

一方、図１３（ｂ）において、第２半導体チップＣＨＰ２は、ポリイミド樹脂膜ＰＩから露出した複数のパッドと、ポリイミド樹脂膜ＰＩで覆われた複数のパッドを有している。具体的に、第２半導体チップＣＨＰ２の表面には、ポリイミド樹脂膜ＰＩから露出するように、ソースパッドＳＰ、ケルビンパッドＫＬＰおよびゲートパッドＧＰが設けられている一方、第２半導体チップＣＨＰ２の表面には、ポリイミド樹脂膜ＰＩで覆われるように、アノードパッドＡＰおよびカソードパッドＫＰが設けられている。

【0090】

このように、内蔵チップである第１半導体チップＣＨＰ１では、アノードパッドＡＰおよびカソードパッドＫＰがポリイミド樹脂膜ＰＩから露出している。これに対し、非内蔵チップである第２半導体チップＣＨＰ２では、アノードパッドＡＰおよびカソードパッドＫＰがポリイミド樹脂膜ＰＩで覆われている。この点において、第１半導体チップＣＨＰ１と第２半導体チップＣＨＰ２は、外観上の相違点があり、これによって、第１半導体チップＣＨＰ１と第２半導体チップＣＨＰ２とは、外観上区別することができる。すなわち、内蔵チップと非内蔵チップとを有するチップセットにおいて、アノードパッドＡＰおよびカソードパッドＫＰの露出の有無によって内蔵チップと非内蔵チップとを識別することができる。この結果、具現化態様によれば、チップセットが提供される組立メーカにおいて、内蔵チップと非内蔵チップとの誤認識を抑制することができる。

【0091】

上述したように、内蔵チップである第１半導体チップＣＨＰ１は、温度検知ダイオードを含んでいることから、アノードパッドＡＰおよびカソードパッドＫＰを使用する。このため、第１半導体チップＣＨＰ１においては、ポリイミド樹脂膜ＰＩからアノードパッドＡＰおよびカソードパッドＫＰが露出している。

【0092】

これに対し、非内蔵チップである第２半導体チップＣＨＰ２は、温度検知ダイオードを含んでいないことから、アノードパッドＡＰおよびカソードパッドＫＰは使用されない。このため、第２半導体チップＣＨＰ２においては、ポリイミド樹脂膜ＰＩでアノードパッドＡＰおよびカソードパッドＫＰが覆われている。

【0093】

そもそも、非内蔵チップである第２半導体チップＣＨＰ２においては、アノードパッドＡＰおよびカソードパッドＫＰを使用しないことから、アノードパッドＡＰおよびカソードパッドＫＰを形成する必要がないとも考えられる。この点に関し、以下に示す理由によって、温度検知ダイオードが設けられていない非内蔵チップである第２半導体チップＣＨＰ２においても、不要なアノードパッドＡＰおよびカソードパッドＫＰを設けている。

【0094】

つまり、非内蔵チップにおいて、アノードパッドＡＰおよびカソードパッドＫＰを設けない場合、非内蔵チップは、アノードパッドＡＰおよびカソードパッドＫＰを有する内蔵チップとデバイス構造が相違することになる。例えば、この場合、アノードパッドＡＰおよびカソードパッドＫＰの有無によって、内蔵チップと非内蔵チップにおける電界分布の相違や寄生容量の相違などが生じる結果、内蔵チップと非内蔵チップでデバイス特性が相違することになる。すなわち、内蔵チップと非内蔵チップにおいてデバイス特性が同等であることが望ましいことから、アノードパッドＡＰおよびカソードパッドＫＰの有無に起因するデバイス特性の相違をできるだけ回避することが望ましい。

【0095】

そこで、具現化態様では、非内蔵チップにおいて、アノードパッドＡＰおよびカソードパッドＫＰは不必要であるにも関わらず、デバイス特性のずれを抑制する観点から、非内蔵チップにおいても、アノードパッドＡＰおよびカソードパッドＫＰを設けている。すなわち、非内蔵チップにおいて不要なアノードパッドＡＰおよびカソードパッドＫＰを設ける技術的意義は、アノードパッドＡＰおよびカソードパッドＫＰの有無に起因する内蔵チップと非内蔵チップとのデバイス特性のずれを抑制することにある。

【0096】

したがって、具現化態様では、内蔵チップだけでなく、非内蔵チップにおいても、アノードパッドＡＰおよびカソードパッドＫＰを設ける一方、内蔵チップと非内蔵チップとを外観上区別することができるように、非内蔵チップでは、アノードパッドＡＰおよびカソードパッドＫＰをポリイミド樹脂膜ＰＩで覆うように構成している。これにより、具現化態様によれば、内蔵チップと非内蔵チップにおけるデバイス特性の相違を抑制しながら、内蔵チップと非内蔵チップとを外観上区別することができる。このため、具現化態様によれば、互いに外観上区別可能な内蔵チップおよび非内蔵チップを含むチップセットを提供することができる。言い換えれば、具現化態様によれば、内蔵チップと非内蔵チップとの誤認識を抑制できるチップセットの提供方法を実現することができる。

【0097】

＜＜デバイス構造＞＞
まず、内蔵チップのデバイス構造について図面を参照しながら説明する。

【0098】

図１４（ａ）は、図１３（ａ）のＡ－Ａ線で切断した断面図である。

【0099】

図１４（ａ）において、内蔵チップである第１半導体チップＣＨＰ１は、例えば、シリコン基板からなる半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜ＩＦ２と、を有している。そして、第１半導体チップＣＨＰ１は、絶縁膜ＩＦ２上に形成されたアノードパッドＡＰと、絶縁膜ＩＦ２上に形成されたカソードパッドＫＰと、絶縁膜ＩＦ２上に形成された保護膜であるポリイミド樹脂膜ＰＩと、を有している。ここで、第１半導体チップＣＨＰ１は、さらに、以下の構成要素を含んでいる。すなわち、第１半導体チップＣＨＰ１は、ｐ型不純物領域およびｎ型不純物領域を有し、絶縁膜ＩＦ１上に形成され、かつ、温度検知ダイオードの構成要素である半導体層であるポリシリコン膜ＰＦと、絶縁膜ＩＦ２に形成され、アノードパッドＡＰとポリシリコン膜ＰＦとを互いに、かつ、電気的に接続するビアＶＡ１と、絶縁膜ＩＦ２に形成され、カソードパッドＫＰとポリシリコン膜ＰＦとを互いに、かつ、電気的に接続するビアＶＡ２と、を有している。

【0100】

このとき、ビアＶＡ１は、ｐ型不純物領域においてポリシリコン膜ＰＦと接続されている一方、ビアＶＡ２は、ｎ型不純物領域においてポリシリコン膜ＰＦと接続されている。言い換えれば、ポリシリコン膜ＰＦは、ｐ型不純物領域に対応するｐ型ポリシリコン膜ＰＰＦと、ｎ型不純物領域に対応するｎ型ポリシリコン膜ＮＰＦとを有し、ビアＶＡ１は、ｐ型ポリシリコン膜ＰＰＦと接続されている一方、ビアＶＡ２は、ｎ型ポリシリコン膜ＮＰＦと接続されている。

【0101】

そして、図１４（ａ）に示すように、第１半導体チップＣＨＰ１において、アノードパッドＡＰはポリイミド樹脂膜ＰＩの開口部ＯＰ１内において露出し、かつ、カソードパッドＫＰはポリイミド樹脂膜ＰＩの開口部ＯＰ２内において露出している。

【0102】

以上のようにして、第１半導体チップＣＨＰ１のデバイス構造が実現されている。

【0103】

次に、非内蔵チップのデバイス構造について図面を参照しながら説明する。

【0104】

図１４（ｂ）は、図１３（ｂ）のＢ－Ｂ線で切断した断面図である。

【0105】

図１４（ｂ）において、非内蔵チップである第２半導体チップＣＨＰ２は、例えば、シリコン基板からなる半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜ＩＦ２と、を有している。そして、第２半導体チップＣＨＰ２は、絶縁膜ＩＦ２上に形成されたアノードパッドＡＰと、絶縁膜ＩＦ２上に形成されたカソードパッドＫＰと、絶縁膜ＩＦ２上に形成された保護膜であるポリイミド樹脂膜ＰＩと、を有している。

【0106】

このとき、図１４（ｂ）に示すように、第２半導体チップＣＨＰ２において、アノードパッドＡＰおよびカソードパッドＫＰのそれぞれは、ポリイミド樹脂膜ＰＩから露出しないようにポリイミド樹脂膜ＰＩで覆われている。

【0107】

以上のようにして、第２半導体チップＣＨＰ２のデバイス構造が実現されている。

【0108】

図１４（ａ）において、第１半導体チップＣＨＰ１には、温度検知ダイオードが含まれていることから、第１半導体チップＣＨＰ１は、温度検知ダイオードに対応するポリシリコン膜ＰＦを有し、このポリシリコン膜ＰＦは、ｐ型ポリシリコン膜ＰＰＦとｎ型ポリシリコン膜ＮＰＦから構成されている。そして、第１半導体チップＣＨＰ１では、ビアＶＡ１を介してアノードパッドＡＰがｐ型ポリシリコン膜ＰＰＦと接続されている一方、ビアＶＡ２を介してカソードパッドＫＰがｎ型ポリシリコン膜ＮＰＦと接続されている。

【0109】

これに対し、図１４（ｂ）において、第２半導体チップＣＨＰ２には、温度検知ダイオードが含まれていないことから、第２半導体チップＣＨＰ２には、温度検知ダイオードに対応するポリシリコン膜ＰＦ、アノードパッドＡＰと接続されるビアＶＡ１およびカソードパッドＫＰと接続されるビアＶＡ２が形成されていない。すなわち、第２半導体チップＣＨＰ２において、アノードパッドＡＰおよびカソードパッドＫＰのそれぞれは、「ダミーパッド」として機能する。

【0110】

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

【0111】

前記実施の形態では、パワートランジスタとして、パワーＭＯＳＦＥＴを例に挙げて説明したが、前記実施の形態における技術的思想は、これに限らず、ＩＧＢＴを使用する場合にも幅広く適用することができる。この場合、以下の用語の読み替えが行われる。

【0112】

「ソース」→「エミッタ」
「ソースパッド」→「エミッタパッド」
「ドレイン」→「コレクタ」

【符号の説明】

【0113】

１０ 導電性接着材
２０ 導電性接着材
１００ 半導体装置
１００Ａ 半導体装置
１００Ｂ 半導体装置
ＡＰ アノードパッド
ＣＨＰ１ 第１半導体チップ
ＣＨＰ２ 第２半導体チップ
ＣＨＰ３ 第３半導体チップ
ＣＨＰ４ 第４半導体チップ
ＣＨＰ５ 第５半導体チップ
ＣＨＰ６ 第６半導体チップ
ＣＬＰ１ クリップ
ＣＬＰ２ クリップ
ＣＬＰ３ クリップ
ＣＬＰ４ クリップ
ＣＬＰ５ クリップ
ＣＬＰ６ クリップ
ＣＰ 導体パターン部
ＤＰ１ チップ搭載部
ＤＰ２ チップ搭載部
ＧＰ ゲートパッド
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＫＬＰ ケルビンパッド
ＫＰ ケルビンパッド
ＬＤ リード
ＬＦ リードフレーム
ＭＲ 封止体
ＮＰＦ ｎ型ポリシリコン膜
ＯＰ１ 開口部
ＯＰ２ 開口部
ＰＦ ポリシリコン膜
ＰＩ ポリイミド樹脂膜
ＰＰＦ ｐ型ポリシリコン膜
Ｐ１ 第１部分
Ｐ２ 第２部分
Ｐ３ 第３部分
Ｐ４ 第４部分
Ｐ５ 第５部分
Ｐ６ 第６部分
Ｑ１ 第１パワートランジスタ
Ｑ２ 第２パワートランジスタ
Ｑ３ 第３パワートランジスタ
Ｑ４ 第４パワートランジスタ
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＶＡ１ ビア
ＶＡ２ ビア
Ｗ ボンディングワイヤ
ＷＬＤ１ 幅広リード
ＷＬＤ２ 幅広リード
ＷＬＤ３ 幅広リード
ＷＬＤ４ 幅広リード
ＷＬＤ５ 幅広リード
ＷＬＤ６ 幅広リード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】