特開 2024-129629 半導体素子、およびゲート駆動装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024129629

(43)【公開日】2024-09-27

(54)【発明の名称】半導体素子、およびゲート駆動装置

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20240919BHJP

   H01L 27/088 20060101ALI20240919BHJP

   H01L 21/76 20060101ALI20240919BHJP

   H02M 1/08 20060101ALI20240919BHJP

【ＦＩ】

H01L27/092 A

H01L27/088 331A

H01L21/76 L

H02M1/08 A

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023038957

(22)【出願日】2023-03-13

(71)【出願人】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】▲高▼橋 健一郎

【テーマコード（参考）】

5F032

5F048

5H740

【Ｆターム（参考）】

5F032AA35

5F032AA44

5F032AA46

5F032BA01

5F032CA17

5F032CA18

5F032CA24

5F048AA03

5F048AC03

5F048BA02

5F048BA05

5F048BC03

5F048BE09

5F048BG13

5H740BA11

5H740BA12

5H740BC01

5H740BC02

5H740KK01

5H740MM12

(57)【要約】

【課題】アバランシェ降伏を抑制可能な半導体素子。
【解決手段】実施の形態に係る半導体素子１は、第１導電型の第１半導体領域１０と、第１半導体領域上の第２導電型の第２半導体領域１２と、第２半導体領域上であって、第２半導体領域よりも不純物濃度が低い第２導電型の第３半導体領域１４と、第３半導体領域上の第１導電型の第４半導体領域１８と、第４半導体領域上の第２導電型の第５半導体領域２４と、第５半導体領域から離間し、第４半導体領域上の第２導電型の第６半導体領域２８と、第５半導体領域から第６半導体領域に至る第４半導体領域上に設けられた絶縁ゲート構造を有するゲート電極２６と、第２半導体領域と第３半導体領域を貫通する溝２０とを備える。溝は、半導体素子を取り囲み、第１半導体領域に達しており、第１半導体領域における溝の深さは第２半導体領域との界面から広がる第１半導体領域に生じる空乏層の深さよりも深い。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の第１半導体領域と、
前記第１半導体領域の上の第２導電型の第２半導体領域と、
前記第２半導体領域の上であって、前記第２半導体領域よりも不純物濃度が低い第２導電型の第３半導体領域と、
前記第３半導体領域の上の第１導電型の第４半導体領域と、
前記第４半導体領域の上の第２導電型の第５半導体領域と、
前記第５半導体領域から離間し、前記第４半導体領域の上の第２導電型の第６半導体領域と、
前記第５半導体領域から前記第６半導体領域に至る前記第４半導体領域の上に設けられた絶縁ゲート構造を有する第１ゲート電極と、
前記第２半導体領域と前記第３半導体領域を貫通する溝と
を備える、半導体素子。

【請求項2】

前記溝は第１半導体領域に達しており、前記第１半導体領域における前記溝の深さは前記第２半導体領域との界面から広がる前記第１半導体領域に生じる空乏層の深さよりも深い、請求項１に記載の半導体素子。

【請求項3】

前記溝は、平面視において、前記第４半導体領域を取り囲む、請求項１に記載の半導体素子。

【請求項4】

更に、前記第３半導体領域の上の第２導電型の第７半導体領域と、
前記第７半導体領域の上の第１導電型の第８半導体領域と、
前記第８半導体領域から離間し、前記第７半導体領域の上の第１導電型の第９半導体領域と、
前記第８半導体領域から前記第９半導体領域に至る前記第７半導体領域の上に設けられた絶縁ゲート構造を有する第２ゲート電極と
を備え、
前記溝は、前記第４半導体領域と前記第７半導体領域との間も絶縁分離している、請求項１～３のいずれか１項に記載の半導体素子。

【請求項5】

請求項４に記載の半導体素子を含み、
ハイサイド側スイッチの制御端子に信号を出力する、ゲート駆動装置。

【請求項6】

前記ハイサイド側スイッチは、絶縁ゲートバイポーラ系半導体素子で構成されている、請求項５に記載のゲート駆動装置。

【請求項7】

前記絶縁ゲートバイポーラ系半導体素子は、絶縁ゲートバイポーラトランジスタ、電子注入促進型絶縁ゲートトランジスタ、逆導通絶縁ゲートバイポーラトランジスタのいずれかを備える、請求項６に記載のゲート駆動装置。

【請求項8】

ブートストラップ回路のブートストラップキャパシタに並列接続されている、請求項５に記載のゲート駆動装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子、およびゲート駆動装置に関する。

【背景技術】

【0002】

近年、電子機器は小型化、大電流化、高速化の要求を受けて、搭載されるデバイスのさらなる高性能化が求められている。その中で高耐圧素子である絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor以下、ＩＧＢＴと称する)は、民生、産業、自動車など多岐の分野にわたり採用されている。一方、３相交流ブラシレスモータは、エアコン、洗濯機、冷蔵庫など幅広く適用されている。このような３相交流ブラシレスモータ用のパワー半導体素子として、ＩＧＢＴは幅広く適用されている。高電位側のＩＧＢＴを駆動するための高耐圧集積回路（ＨＶＩＣ:High Voltage Integrated Circuits）として相補型金属酸化物半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ:Complementary Metal Oxide Semiconductor Field Effect Transistor以下、ＣＭＯＳと称する）を適用する場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2004-349296号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

高電位側のＩＧＢＴを駆動するためのＨＶＩＣとしてＣＭＯＳを適用すると、アバランシェ降伏を起こすことがある。

【0005】

実施の形態が解決しようとする課題は、アバランシェ降伏を抑制可能な半導体素子、およびゲート駆動装置を提供することにある。

【課題を解決するための手段】

【0006】

実施の形態に係る半導体素子は、第１導電型の第１半導体領域と、第１半導体領域上の第２導電型の第２半導体領域と、第２半導体領域上であって、第２半導体領域よりも不純物濃度が低い第２導電型の第３半導体領域と、第３半導体領域上の第１導電型の第４半導体領域と、第４半導体領域上の第２導電型の第５半導体領域と、第５半導体領域から離間し、第４半導体領域上の第２導電型の第６半導体領域と、第５半導体領域から第６半導体領域に至る第４半導体領域上に設けられた絶縁ゲート構造と、第２半導体領域と第３半導体領域を貫通する溝とを備える。

【発明の効果】

【0007】

本発明の実施の形態によれば、アバランシェ降伏を抑制可能な半導体素子、およびゲート駆動装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】実施の形態に係る半導体素子の鳥瞰図。

【図2】実施の形態に係る半導体素子の平面図。

【図3A】ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＦＦ、ローサイドのＩＧＢＴがＯＮの場合の比較例に係るＣＭＯＳ半導体素子の断面図。

【図3B】ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＦＦ、ローサイドのＩＧＢＴがＯＮの場合の比較例に係るＣＭＯＳ半導体素子の回路図。

【図3C】ハイサイドのＩＧＢＴがＯＦＦ、ローサイドのＩＧＢＴがＯＮの場合のＩＧＢＴインバータの回路図。

【図4A】ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合の比較例に係るＣＭＯＳ半導体素子の断面図。

【図4B】ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合の比較例に係るＣＭＯＳ半導体素子の回路図。

【図4C】ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合のＩＧＢＴインバータの回路図。

【図5A】ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合の実施の形態に係るＣＭＯＳ半導体素子の断面図。

【図5B】ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合の実施の形態に係るＣＭＯＳ半導体素子の回路図。

【図5C】ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＦＦ、ローサイドのＩＧＢＴがＯＮの場合の実施の形態に係るＣＭＯＳ半導体素子の断面図。

【図6】実施形態に係るＣＭＯＳ半導体素子により駆動されるモータ駆動装置の回路図。

【図7】実施形態に係るＣＭＯＳ半導体素子により構成されるゲート駆動装置（ＨＶＩＣ）のブロック図。

【図8】実施形態に係るＣＭＯＳ半導体素子により駆動されるゲート駆動装置（ＨＶＩＣ）のハイサイド出力ドライバ回路（ＨＳＤ）のブロック図。

【発明を実施するための形態】

【0009】

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

【0010】

また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

【0011】

（実施の形態）
図１は、実施の形態に係る半導体素子の鳥瞰図である。

【0012】

実施の形態に係る半導体素子１は、図１に示すように、第１導電型の第１半導体領域（Ｐ-sub）１０と、第１半導体領域１０上の第２導電型の第２半導体領域（ＮＢＬ）１２と、第２半導体領域１２上であって、第２半導体領域１２よりも不純物濃度が低い第２導電型の第３半導体領域（Ｎ-epi）１４と、第３半導体領域１４上の第１導電型の第４半導体領域（Ｐ-well）１８と、第４半導体領域１８上の第２導電型の第５半導体領域（Ｎ⁺ソース）２４と、第５半導体領域２４から離間し、第４半導体領域１８上の第２導電型の第６半導体領域（Ｎ⁺ドレイン）２８と、第５半導体領域２４から第６半導体領域２８に至る第４半導体領域１８上に設けられた絶縁ゲート構造を有するゲート電極２６と、第２半導体領域１２と第３半導体領域１４を貫通する溝（ＤＴＩ：Deep Trench Isolation）２０とを備える。

【0013】

ここで、溝２０は第１半導体領域１０に達しており、第１半導体領域１０における溝の深さＷＴは、第２半導体領域１２との界面から広がる第１半導体領域１０に生じる空乏層の深さＷＤよりも深い。すなわち、ＷＴ＞ＷＤが成立する。これにより、空乏層が溝２０を越えて隣の半導体素子の領域へ広がることを抑制できる。ここで、空乏層の深さＷＤは溝２０と隣接する第１半導体領域１０の側面に生じる空乏層の深さをいう。例えば、図１におけるＰＭＯＳ下方の第１半導体領域１０に生じる空乏層の深さである。また、溝２０には、酸化膜や窒化膜などの絶縁層が充填されている。また、第３半導体領域１４はエピタキシャル成長により形成される。第３半導体領域１４に対して、第４半導体領域１８は、拡散工程により形成される。

【0014】

さらに、実施の形態に係る半導体素子１は、図１に示すように、第１導電型の第１半導体領域１０と、第１半導体領域１０上の第２導電型の第２半導体領域１２と、第２半導体領域１２上であって、第２半導体領域１２よりも不純物濃度が低い第２導電型の第３半導体領域１４と、第３半導体領域１４上の第２導電型の第７半導体領域（Ｎ-well）１６と、第７半導体領域１６上の第１導電型の第８半導体領域（Ｐ⁺ドレイン）３２と、第８半導体領域３２から離間し、第７半導体領域１６上の第１導電型の第９半導体領域（Ｐ⁺ソース）３６と、第８半導体領域３２から第９半導体領域３６に至る第７半導体領域１６上に設けられた絶縁ゲート構造を有するゲート電極３４と、第２半導体領域１２と第３半導体領域１４を貫通する溝２０とを備える。

【0015】

さらに、溝２０は、第４半導体領域１８と第７半導体領域１６との間も絶縁分離している。また、エピタキシャル成長により形成された第３半導体領域１４に対して、第７半導体領域１６は、拡散工程により形成される。

【0016】

また、第４半導体領域１８内には、第５半導体領域２４と、第６半導体領域２８と、ゲート電極２６とを有するＮＭＯＳが形成される。第４半導体領域１８上の第１導電型の第１０半導体領域３０は、第４半導体領域１８に接続されており、ＮＭＯＳのバックゲートコンタクトを構成している。

【0017】

また、第７半導体領域１６内には、第８半導体領域３２と、第９半導体領域３６と、ゲート電極３４とを有するＰＭＯＳが形成される。また、第７半導体領域１６上の第２導電型の第１１半導体領域３８は、第７半導体領域１６に接続されており、ＰＭＯＳのバックゲートコンタクトを構成している。

【0018】

図２は、実施の形態に係る半導体素子１の平面図である。溝２０は第４半導体領域１８を囲むように形成されており、溝２０内にＮＭＯＳが形成されており、溝２０の外側にＰＭＯＳが形成されている。ＮＭＯＳの下にある第２半導体領域１２はＰＭＯＳの下にある第２半導体領域１２と溝２０によって離間し、ＮＭＯＳの下にある第３半導体領域１４は溝２０でＰＭＯＳの下にある第３半導体領域１４と離間している。

【0019】

第５半導体領域２４と第１導電型の第１０半導体領域３０は、電気的に共通に接続されてＶ_U端子（ＣＭＯＳのローレベル端子）に接続される。第９半導体領域３６と第１１半導体領域３８は、電気的に共通に接続されてＶ_UH端子（ＣＭＯＳのハイレベル端子）に接続される。ゲート電極２６とゲート電極３４は、電気的に共通に接続されて入力端子Ｖ_G（ＣＭＯＳのゲート入力端子）に接続される。第６半導体領域（Ｎ⁺ドレイン）２８と第８半導体領域（Ｐ⁺ドレイン）３２、電気的に共通に接続されて出力端子Ｖ_G（ＣＭＯＳのゲート出力端子）に接続される。以上により、実施の形態に係るＣＭＯＳ半導体素子が構成されている。

【0020】

（ディープトレンチの効果）
ディープトレンチの形成には、工程追加(１マスク工程、シリコンの深いエッチング、種々の成膜工程)が必要となり、プロセスコストは上昇する。しかしながら、素子の占有面積、素子間の分離領域の面積を縮小でき、結果的にチップコストを抑制可能である。また、寄生素子の動作を抑制でき、誤動作に対する許容範囲の拡大、電力効率などの点で、特性を改善することも可能となる。

【0021】

（比較例）
（比較例の動作：ハイサイドのＩＧＢＴがＯＦＦ、ローサイドのＩＧＢＴがＯＮの場合）
図３Ａは、ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＦＦ、ローサイドのＩＧＢＴがＯＮの場合の比較例に係るＣＭＯＳ半導体素子１Ａの断面図である。図３Ｂは、ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＦＦ、ローサイドのＩＧＢＴがＯＮの場合の比較例に係るＣＭＯＳ半導体素子の回路図である。図３Ｃは、ハイサイドのＩＧＢＴがＯＦＦ、ローサイドのＩＧＢＴがＯＮの場合のＩＧＢＴインバータの回路図である。以下、定格電圧８００ＶのＩＧＢＴインバータを例として説明する。

【0022】

（ソース２４Ａの直下とその近傍）
ハイサイドＩＧＢＴをゲート駆動させるスイッチの電源電圧として、図３Ｃで示すようなブートストラップ回路を用い、ハイサイドＩＧＢＴをゲート駆動させるスイッチの電源電圧Ｖ_Ｂが２５Ｖである場合を例に考える。ハイサイドＩＧＢＴゲート駆動の最終段でＣＭＯＳを用いた場合、ハイサイドのＩＧＢＴ（Ｑ_UH）がＯＦＦ、ローサイドのＩＧＢＴ（Ｑ_UL）がＯＮのとき、ＮＭＯＳのボディ領域のＰウェル１８ＡとＮエピタキシャル層１４Ａ間には例えば、２５Ｖ程度の逆バイアスが印加され、これらの界面から空乏層が広がる。定格電圧／降伏電圧の最大許容度を考えると、Ｐウェル１８ＡとＮエピタキシャル層１４Ａとの間に、４０Ｖ程度の逆バイアスが印加される恐れがある。この逆バイアスにより形成される図３Ａの点線で示す空乏層がソース拡散層のＮ⁺層２４Ａに接触すればパンチスルーを起こし、Ｖ_UH端子とソース（２４Ａ）間にリーク電流が流れてしまう。また、リーク電流が流れなくても、Ｎ⁺層２４Ａを寄生のエミッタとし、その直下のＰウェル１８Ａを寄生のベースとし、さらにその直下のＮエピタキシャル層１４Ａ層を寄生のコレクタとした、寄生ＮＰＮバイポーラトランジスタの電流増幅率が極大化し、ＰＭＯＳとの間で、Ｎ（２４Ａ）Ｐ（１８Ａ）Ｎ（１４Ａ）Ｐ（３６Ａ）の接合構造でラッチアップを起こしやすくなるという問題が生ずる。よって、空乏層はＶ_U端子下のソース２４Ａに近づかないように、Ｐウェル１８Ａの底は十分深く形成する必要がある。しかし、この素子のために、他の半導体素子のＰウェルよりも深いＰウェル１８Ａを個別に形成すると、マスク工程が増加し、製造プロセスが長くなってしまう。

【0023】

（比較例の動作：ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合）
図４Ａは、ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合の比較例に係るＣＭＯＳ半導体素子１Ａの断面図である。図４Ｂは、ＩＧＢＴインバータにおいて、ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合の比較例に係るＣＭＯＳ半導体素子の回路図である。図４Ｃは、図３Ｃと同様の回路で、ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合のＩＧＢＴインバータの回路図である。

【0024】

（ドレイン２８Ａとその近傍）
ハイサイドＩＧＢＴをゲート駆動させる最終段でＣＭＯＳを用いた場合、ハイサイドのＩＧＢＴ（Ｑ_UH）がＯＮ、ローサイドのＩＧＢＴ（Ｑ_UL）がＯＦＦのとき、ＮＭＯＳのボディ領域のＰウェル１８ＡとＮエピタキシャル層１４Ａとの間、そしてドレイン拡散層となるドレイン２８ＡとＰウェル１８Ａとの間には、ともに２５Ｖ程度の逆バイアスが印加され、図４Ａの点線で示すように、これらの界面から広がる空乏層が生じている。定格電圧／降伏電圧の最大許容度を考えると、Ｐウェル１８Ａは、Ｎエピタシャル層１４Ａ及びドレイン２８Ａに対し、４０Ｖ程度の逆バイアスに耐える構造とする必要がある。しかし、この素子のために、他の半導体素子のＰウェルよりも深いＰウェル１８Ａを個別に形成すると、マスク工程が増加し、製造プロセスが長くなってしまう。

【0025】

ハイサイドのＩＧＢＴＱ_UHがＯＮ、ローサイドのＩＧＢＴＱ_ULがＯＦＦのとき、Ｖ_UH端子、Ｖ_UG端子ともに８２５Ｖの電位となるが、Ｖ_UH端子の電位は、ブートストラップ用の外付けブートストラップキャパシタＣＢで維持される。このブートストラップキャパシタＣＢは、ハイサイド系の他の制御回路にも電源を供給するため、放電量も多くなる。

【0026】

一方、Ｖ_UG端子は、ＩＧＢＴのゲート電極に接続されるため、比較的大きなキャパシタに接続されている。そのため、ブートストラップキャパシタＣＢの充電状態が低下しやすく、その場合、Ｖ_UG＞Ｖ_UHの状態に陥る。この状態に陥ると、キャリア移動とその正帰還でラッチアップ状態に陥る危険性が高まる。すなわち、（Ａ）ＰＭＯＳのＰ⁺ドレイン３２ＡからＮエピタキシャル層１４Ａに正孔が注入される。（Ｂ）ＮＭＯＳのＰウェル１８Ａに電界に従い注入正孔が移動する。（Ｃ）注入正孔がＰウェル１８Ａに入ってくることにより、Ｐウェル１８Ａ部分の電位がプラス方向へシフトする。（Ｄ）Ｐウェル１８Ａは、ＮＭＯＳのソース２４Ａとの間で順バイアスとなるので、ソース２４ＡからＰウェル１８Ａに電子が注入される。（Ｅ）この注入電子は電界に従い、空乏層を貫通し、Ｎエピタキシャル層１４Ａに侵入する。（Ｆ）Ｎエピタキシャル層１４Ａに電子がはいることでＮエピタキシャル層１４Ａの電位はマイナスにシフトする。（Ｇ）この結果、ＰＭＯＳのＰ⁺ドレイン３２ＡからＮエピタキシャル層１４Ａに正孔が注入される動作（Ａ）が強化される。この繰り返しでラッチアップ状態に陥る。

【0027】

（実施の形態の動作：ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合）
図５Ａは、図４Ｃと同様のＩＧＢＴインバータの回路において、ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合の実施の形態に係るＣＭＯＳ半導体素子１の断面図である。図５Ｂは、図４Ｃと同様のＩＧＢＴインバータの回路において、ハイサイドのＩＧＢＴがＯＮ、ローサイドのＩＧＢＴがＯＦＦの場合の実施の形態に係るＣＭＯＳ半導体素子の回路図である。図５Ｃは、図３Ｃと同様のＩＧＢＴインバータの回路において、ハイサイドのＩＧＢＴがＯＦＦ、ローサイドのＩＧＢＴがＯＮの場合の実施の形態に係るＣＭＯＳ半導体素子１の断面図である。図５Ａにおいては、溝２０は第１半導体領域１０に達しており、第１半導体領域１０における溝の深さＷＴは、第２半導体領域１２との界面から広がる第１半導体領域１０に生じる空乏層の深さＷＤよりも深い。すなわち、ＷＴ＞ＷＤが成立する。これにより、空乏層が溝２０を越えて隣の半導体素子へ広がることを抑制できる。図５Ｃにおいても、溝２０は第１半導体領域１０に達しており、第１半導体領域１０における溝の深さＷＴは、第２半導体領域１２との界面から広がる第１半導体領域１０に生じる空乏層の深さＷＤ′よりも深い。すなわち、ＷＴ＞ＷＤ′が成立する。また、ＷＴ＞ＷＤ＞ＷＤ′が成立する。

【0028】

実施の形態に係るＣＭＯＳ半導体素子１では、第２半導体領域１２まで分離するように深い溝２０構造を設けている。溝２０構造はＮＭＯＳのボディ拡散層である第４半導体領域１８を取り囲み、ＮＭＯＳの下の第３半導体領域１４および第２半導体領域１２とＰＭＯＳの下の第３半導体領域１４および第２半導体領域１２とを分離するように形成される。溝２０構造は実施の形態に係るＣＭＯＳ半導体素子１以外の他の素子間の分離でも使用してもよく、溝２０と他の半導体素子間を分離する溝とを共通のプロセスとすることで、プロセス工程の増加を抑制することができる。

【0029】

深い溝２０に囲まれた、ＮＭＯＳの下の第３半導体領域１４および第２半導体領域１２は、表面方向は第４半導体領域１８、深さ方向は第１半導体領域１０で挟み込まれており、電気的には浮遊状態となる。第１半導体領域１０は低電位（例えば、接地電位）であり、図５Ａおよび図５ＢのＶ_U端子にＰ領域である第１０半導体領域３０とＮ⁺ソース領域である第５半導体領域２４とが接続しており、ハイサイドのＩＧＢＴがＯＮしているので、Ｖ_U端子の電位は８００Ｖ程度となる。そこで、第２半導体領域１２の電位はＶ_U端子の電位から拡散電位（Built-in電位）分を引いた電位となり、第２半導体領域１２と第１半導体領域１０との界面から広がる空乏層が生じている。よって、溝２０に囲まれた領域にあるＮＭＯＳの下の第３半導体領域１４および第２半導体領域１２の電位は、ＰＭＯＳの下の第３半導体領域１４および第２半導体領域１２とは異なり、ＰＭＯＳのＶ_UH端子の電位の影響を受けない。またＮＭＯＳの第４半導体領域１８と第３半導体領域１４との界面から広がる空乏層は拡散電位による空乏層のみである。ゆえに、ハイサイドＩＧＢＴをゲート駆動させるスイッチの電源電圧Ｖ_Ｂが例えば２５Ｖという比較的大きな値を印加しても、比較例に係るＣＭＯＳ半導体素子を用いたＩＧＢＴインバータに比較して、実施の形態に係るＣＭＯＳ半導体素子を用いたＩＧＢＴインバータでは、第４半導体領域１８と第３半導体領域１４との界面から広がる空乏層を十分に狭くできる。

【0030】

以上から、実施の形態に係るＣＭＯＳ半導体素子では、パンチスルーを生じることがないため、アバランシェ降伏を抑制可能な半導体素子を提供することができる。

【0031】

実施の形態に係るＣＭＯＳ半導体素子１では、第４半導体領域１８と第６半導体領域２８間の降伏電圧４０Ｖを確保する必要はあるものの、第３半導体領域１４と第４半導体領域１８は拡散電位の電位差であるため、第４半導体領域１８と第３半導体領域１４との界面から広がる空乏層を十分に狭い。よって、図５Ａの点線で示すような空乏層の広がりとなり、第４半導体領域１８と第６半導体領域２８との界面から広がる空乏層だけを考慮すればよい。つまり、比較例に係るＣＭＯＳ半導体素子を用いたＩＧＢＴインバータに比較して、第４半導体領域１８を深く形成する必要がない。

【0032】

また実施の形態に係るＣＭＯＳ半導体素子１では、深い溝２０構造を設けていため、正孔がＰＭＯＳのドレインとなる第８半導体領域３２からＮＭＯＳの下の第３半導体領域１４側に移動することが抑制されるので、上記の比較例に係るＣＭＯＳ半導体素子の例で示したラッチアップに関しても基本的には発生しない。ＰＭＯＳのドレインとなる第８半導体領域３２から第３半導体領域１４に注入した正孔は、第３半導体領域１４を拡散して伝搬するうちに再結合し消滅する。仮に第２半導体領域１２に到達することがあっても、第２半導体領域１２は高濃度であり、ライフタイムが極端に短いためそこでほとんど消滅する。さらに、第２半導体素子を貫通して第１半導体領域１０に到達しても、第１半導体領域１０の電位０Ｖに対し、無視できるほどのプラス電位シフトを起こす程度である。

【0033】

（モータ駆動装置）
図６は、実施形態に係るＣＭＯＳ半導体素子により駆動される三相交流モータ２００の三相交流インバータ（モータ駆動装置）の回路図である。実施形態に係るＣＭＯＳ半導体素子により駆動されるモータ駆動装置は、図６に示すように、ドライバ回路ブロック１５０と、パワー回路ブロック１８０を備える。

【0034】

ドライバ回路ブロック１５０は、Ｕ相のハイサイドゲート駆動装置（ＵＨＶＩＣ）、Ｖ相のハイサイドゲート駆動装置（ＶＨＶＩＣ）、Ｗ相のハイサイドゲート駆動装置（ＷＨＶＩＣ）およびローサイドゲート駆動装置（ＬＶＩＣ）を備える。

【0035】

パワー回路ブロック１８０は、ハイサイドスイッチＱ_UH、Ｑ_VH、Ｑ_WHと、ローサイドスイッチＱ_UL、Ｑ_VL、Ｑ_WLのＩＧＢＴからなる３相交流インバータを備え、Ｕ相、Ｖ相、Ｗ相のインバータ出力がそれぞれ交流モータＭに接続される。Ｐ端子とＮ端子間には直流電圧が印加される。ドライバ回路ブロック１５０からのゲート制御信号により、ＩＧＢＴで構成された３相交流インバータが駆動されて、直流―交流変換された交流電力が、交流モータＭに供給される。図６において、Ｖsu、Ｖsv、Ｖswは、Ｕ相、Ｖ相、Ｗ相のインバータのハイサイドスイッチＱ_UH、Ｑ_VH、Ｑ_WHのソース（エミッタ）の電位検出端子である。

【0036】

（ゲート駆動装置）
図７は、実施形態に係るＣＭＯＳ半導体素子により構成されるゲート駆動装置（ＨＶＩＣ）のブロック図である。ここで、ゲート駆動装置（ＨＶＩＣ）は、Ｕ相のハイサイドゲート駆動装置（ＵＨＶＩＣ）、Ｖ相のハイサイドゲート駆動装置（ＶＨＶＩＣ）、Ｗ相のハイサイドゲート駆動装置（ＷＨＶＩＣ）において、共通の構成となっている。

【0037】

実施形態に係るＣＭＯＳ半導体素子により構成されるゲート駆動装置は、図７に示すように、低電圧誤動作防止機能を備えるＵＶＬＯ（Under Voltage Lock Out）回路５１と、ＵＶＬＯ回路５１に接続されたハイサイド入力論理回路（ＨＳＩＬ）５４と、ハイサイド入力論理回路（ＨＳＩＬ）５４の出力をレベルシフトするためのレベルシフト（ＬＳ）５６と、レベルシフト（ＬＳ）５６の出力を供給し、高電圧出力ＨＯを出力するハイサイド出力ドライバ回路（ＨＳＤ）５８とを備える。ここで、ハイサイド出力ドライバ回路（ＨＳＤ）５８には、低電圧誤動作防止機能を備えるＵＶＬＯ回路５１が接続される。ＵＶＬＯ回路５１、５２は、低電圧誤動作防止機能を備え、入力電圧が動作電圧範囲よりも下がり、内部回路が異常状態となる前に動作を止めて保護する回路である。

【0038】

図７に示されたＵＶＬＯ回路５１、５２、ハイサイド入力論理回路５４、レベルシフト（ＬＳ）５６およびハイサイド出力ドライバ回路５８は、いずれも実施の形態に係る半導体素子であるＮＭＯＳやＣＭＯＳで構成されている。

【0039】

（ブートストラップ回路）
図８は、実施形態に係るＣＭＯＳ半導体素子により構成されるゲート駆動装置のハイサイド出力ドライバ回路５８のブロック図である。

【0040】

ハイサイド出力ドライバ回路５８は、出力段のＣＭＯＳ回路とＲＳフリップフロップ回路１５２とリレー回路１５５を備える。出力段のＣＭＯＳ回路には並列に、ブートストラップキャパシタ１５６が接続されている。ブートストラップキャパシタ１５６はブートストラップダイオード１５４のカソードに接続され、ブートストラップダイオード１５４のアノードはブート用電源電圧Ｖ_Ｂに接続されている。ブートストラップキャパシタ１５６と、ブートストラップダイオード１５４と、ブート用電源電圧Ｖ_Ｂとによって、ブートストラップ回路が構成されている。ブートストラップ回路により、出力段のＣＭＯＳ回路のＶ_UH、Ｖ_U間の電圧を高電圧に維持することが可能となる。

【0041】

ゲート駆動装置のハイサイド出力ドライバ回路５８において、出力段のＣＭＯＳ回路、ＲＳフリップフロップ（Ｆ／Ｆ）回路１５２、およびリレー回路１５５は、いずれも実施形態に係る半導体素子によって構成されている。

【0042】

図８に示されるハイサイド出力ドライバ回路５８は、モータ等のコイルを駆動するハイサイド側スイッチＱ_UHをゲート駆動させるドライバ回路ブロック１５０のドライバＩＣの主要な回路構成とその周辺回路を備える。ドライバＩＣは、ハイサイドドライバＨＳとローサイドドライバＬＳからなる。

【0043】

ここで、実施形態に係るＣＭＯＳ半導体素子により、ハイサイド側スイッチのゲートにはゲートの許容電圧内で、ノイズマージンも考慮し、十分にオン可能なゲート駆動電圧を印加することが可能である。例えばスイッチがＩＧＢＴ、電子注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ：Injection Enhanced Gate Transistor）や逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Reverse Conducting ＩＧＢＴ）などのＩＧＢＴ系素子の場合、他のスイッチング素子に比べて閾値電圧が高いので、最大定格電圧は４０Ｖ程度、実使用上は、０Ｖ(ｏｆｆ)/２０～２５Ｖ(ｏｎ)位が一般的な電圧値となる。そこで、ブートストラップダイオードＤＢのカソード側と電気的に接続した（ブートストラップキャパシタＣＢと並列接続した）各ＣＭＯＳ回路はノイズマージンを考慮し、例えば、動作電圧は２０Ｖ以上であり、０Ｖ～４０Ｖの最大定格電圧の高圧の電位となる。

【0044】

上記の応用例では、モータ駆動用の三相交流インバータブリッジ回路の例を説明したが、実施形態に係るＣＭＯＳ半導体素子により構成されるブリッジ回路としては、単相インバータ（ＩＧＢＴ２個のハーフブリッジ回路）、ＩＧＢＴ４個のフルブリッジ回路も含まれる。

【0045】

（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。例えば、ＮＭＯＳの隣にＰＭＯＳが構成されたＣＭＯＳ半導体素子を例に挙げたが、ＮＭＯＳの隣にＮＭＯＳを構成したゲート駆動装置の実施例であっても、駆動方法を変更すれば本発明で開示したＮＭＯＳを各々で適応できることは明らかである。このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0046】

１…半導体素子
１０…第１半導体領域（Ｐ-sub）
１２…第２半導体領域（ＮＢＬ）
１４…第３半導体領域（Ｎ-epi）
１６…第７半導体領域（Ｎ-well）
１８…第４半導体領域（Ｐ-well）
２０…溝（ＤＴＩ）
２４…第５半導体領域（Ｎ⁺ソース）
２６、３４…ゲート電極
２８…第６半導体領域（Ｎ⁺ドレイン）
３０…第１０半導体領域
３２…第８半導体領域
３６…第９半導体領域（Ｐ⁺ソース）
３８…第１１半導体領域
５１、５２…ＵＶＬＯ回路
５４…ハイサイド入力論理回路
５６…レベルシフト
５８…ハイサイド出力ドライバ回路
１５０…ドライバ回路ブロック
１５２…ＲＳフリップフロップ
１５４…ブートストラップダイオード（ＤＢ）
１５５…リレー回路
１５６…ブートストラップキャパシタ（ＣＢ）
１８０…パワー回路ブロック
１８０Ｕ…Ｕ相インバータ
１８０Ｖ…Ｖ相インバータ
１８０Ｗ…Ｗ相インバータ
２００…三相交流モータ

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図6】

【図7】

【図8】