特開 2024-129670 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024129670

(43)【公開日】2024-09-27

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240919BHJP

   H10B 41/50 20230101ALI20240919BHJP

   H10B 41/70 20230101ALI20240919BHJP

   H10B 41/27 20230101ALI20240919BHJP

   H10B 43/50 20230101ALI20240919BHJP

   H01L 21/336 20060101ALI20240919BHJP

   H01L 27/00 20060101ALI20240919BHJP

【ＦＩ】

H10B43/27

H10B41/50

H10B41/70

H10B41/27

H10B43/50

H01L29/78 371

H01L27/00 301C

H01L27/00 301B

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2023039019

(22)【出願日】2023-03-13

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100124372

【弁理士】

【氏名又は名称】山ノ井 傑

(72)【発明者】

【氏名】原 和志

(72)【発明者】

【氏名】韓 業飛

(72)【発明者】

【氏名】中塚 圭祐

(72)【発明者】

【氏名】坂田 晃一

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP18

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA10

5F083GA27

5F083JA04

5F083JA05

5F083JA19

5F083JA37

5F083JA39

5F083JA40

5F083MA06

5F083MA16

5F083MA19

5F083PR03

5F083PR05

5F083PR40

5F083ZA01

5F101BA01

5F101BA46

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH14

5F101BH15

(57)【要約】

【課題】半導体層上に好適な配線層を形成する。
【解決手段】一の実施形態によれば、半導体装置は、複数の電極層および複数の第１絶縁膜を第１方向に交互に含み、最上層が前記複数の第１絶縁膜のうちの１つである第２絶縁膜である積層膜を備える。前記装置はさらに、前記積層膜の側面に設けられた第３絶縁膜と、前記第３絶縁膜の側面に設けられた電荷蓄積層と、前記電荷蓄積層の側面に設けられた第４絶縁膜と、前記第４絶縁膜の側面に設けられた第１半導体層とを含み、前記積層膜内に設けられた柱状部を備える。前記装置はさらに、前記積層膜および前記柱状部上に設けられ、前記第１半導体層に電気的に接続され、１つ以上の層を含む金属層を備える。前記柱状部の上端は、前記第２絶縁膜の上面と下面との間の高さに設けられている。前記１つ以上の層のうちの最上位の層の下端は、前記第２絶縁膜の上面より低い位置に設けられている。
【選択図】図７

【特許請求の範囲】

【請求項1】

複数の電極層および複数の第１絶縁膜を第１方向に交互に含み、最上層が前記複数の第１絶縁膜のうちの１つである第２絶縁膜である積層膜と、
前記積層膜の側面に設けられた第３絶縁膜と、前記第３絶縁膜の側面に設けられた電荷蓄積層と、前記電荷蓄積層の側面に設けられた第４絶縁膜と、前記第４絶縁膜の側面に設けられた第１半導体層とを含み、前記積層膜内に設けられた柱状部と、
前記積層膜および前記柱状部上に設けられ、前記第１半導体層に電気的に接続され、１つ以上の層を含む金属層とを備え、
前記柱状部の上端は、前記第２絶縁膜の上面と下面との間の高さに設けられており、
前記１つ以上の層のうちの最上位の層の下端は、前記第２絶縁膜の上面より低い位置に設けられている、
半導体装置。

【請求項2】

前記最上位の層の下端は、前記第２絶縁膜の下面より高い位置に設けられている、請求項１に記載の半導体装置。

【請求項3】

前記最上位の層は、前記金属層を含む配線層内の配線材層である、請求項１に記載の半導体装置。

【請求項4】

前記１つ以上の層はさらに、前記配線材層下に設けられたバリアメタル層を含む、請求項３に記載の半導体装置。

【請求項5】

前記第１半導体層と前記金属層との間に設けられた第２半導体層をさらに備える、請求項１に記載の半導体装置。

【請求項6】

前記柱状部の上面は、前記第１方向に垂直な平面に対し傾斜している、請求項１に記載の半導体装置。

【請求項7】

前記金属層は、ソース線に含まれ、前記複数の電極層のうちの最上位の電極層は、ソース側選択線に含まれる、請求項１に記載の半導体装置。

【請求項8】

前記柱状部はさらに、前記第１半導体層の側面に設けられた第５絶縁膜を含む、請求項１に記載の半導体装置。

【請求項9】

前記第１半導体層の上端は、前記第１半導体層、前記第５絶縁膜、および前記金属層が互いに接する三重点より高い位置に設けられている、請求項８に記載の半導体装置。

【請求項10】

前記三重点より高い位置における前記第１半導体層の厚さは、前記三重点より低い位置における前記第１半導体層の厚さより薄い、請求項９に記載の半導体装置。

【請求項11】

前記三重点より高い位置における前記第１半導体層の厚さは、前記三重点からの高さに応じて減少する、請求項１０に記載の半導体装置。

【請求項12】

複数の第１層および複数の第１絶縁膜をＺ方向に交互に含む積層膜を形成し、
前記積層膜の側面に設けられた第３絶縁膜と、前記第３絶縁膜の側面に設けられた電荷蓄積層と、前記電荷蓄積層の側面に設けられた第４絶縁膜と、前記第４絶縁膜の側面に設けられた第１半導体層とを含む柱状部を、前記積層膜内に形成し、
前記複数の第１層を複数の電極層に置換し、
前記積層膜および前記柱状部上に、前記第１半導体層に電気的に接続され、１つ以上の層を含む金属層を形成する、
ことを含み、
前記金属層を形成する際に、前記積層膜の最上層は、前記複数の第１絶縁膜のうちの１つである第２絶縁膜であり、
前記柱状部の上端は、前記第２絶縁膜の上面と下面との間の高さに設けられ、
前記１つ以上の層のうちの最上位の層の下端は、前記第２絶縁膜の上面より低い位置に設けられる、
半導体装置の製造方法。

【請求項13】

前記最上位の層の下端は、前記第２絶縁膜の下面より高い位置に設けられる、請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記積層膜は、第１基板上に形成され、
前記柱状部は、前記第１基板上の前記積層膜内に形成され、
前記第１基板は、前記積層膜および前記柱状部を挟むように第２基板と貼り合わされ、前記第２基板と貼り合わされた後に除去され、
前記金属層は、前記第１基板が除去された後に、前記積層膜および前記柱状部上に形成される、
請求項１２に記載の半導体装置の製造方法。

【請求項15】

前記第１基板上の前記積層膜内に第１開口部を形成することをさらに含み、
前記柱状部は、前記第１開口部内に形成される、請求項１４に記載の半導体装置の製造方法。

【請求項16】

前記第１開口部内の前記第１基板上に第２層を形成することをさらに含み、
前記柱状部は、前記第１開口部内で前記第２層上に形成される、請求項１５に記載の半導体装置の製造方法。

【請求項17】

前記第２層は、前記第１基板からのエピタキシャル成長により形成される、請求項１６に記載の半導体装置の製造方法。

【請求項18】

前記第２層は、前記第１基板が前記第２基板と貼り合わされた後に除去され、
前記配線層は、前記第１基板および前記第２層が除去された後に、前記積層膜および前記柱状部上に形成される、請求項１６に記載の半導体装置の製造方法。

【請求項19】

前記第２層は、前記積層膜内の前記柱状部上に第２開口部が形成されるように除去される、請求項１８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

３次元半導体メモリのチャネル半導体層上に、ソース層などの配線層を形成する場合、配線層の形状が好適でない形状になる場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２３－００１５９２号公報

【特許文献2】特開２０２０－１５５４８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体層上に好適な配線層を形成することが可能な半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

一の実施形態によれば、半導体装置は、複数の電極層および複数の第１絶縁膜を第１方向に交互に含み、最上層が前記複数の第１絶縁膜のうちの１つである第２絶縁膜である積層膜を備える。前記装置はさらに、前記積層膜の側面に設けられた第３絶縁膜と、前記第３絶縁膜の側面に設けられた電荷蓄積層と、前記電荷蓄積層の側面に設けられた第４絶縁膜と、前記第４絶縁膜の側面に設けられた第１半導体層とを含み、前記積層膜内に設けられた柱状部を備える。前記装置はさらに、前記積層膜および前記柱状部上に設けられ、前記第１半導体層に電気的に接続され、１つ以上の層を含む金属層を備える。前記柱状部の上端は、前記第２絶縁膜の上面と下面との間の高さに設けられている。前記１つ以上の層のうちの最上位の層の下端は、前記第２絶縁膜の上面より低い位置に設けられている。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体装置の構造を示す断面図である。

【図2】第１実施形態の半導体装置の構造を示す拡大断面図である。

【図3】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。

【図4】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。

【図5】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。

【図6】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。

【図7】第１実施形態の半導体装置の構造を示す断面図である。

【図8】第１実施形態の比較例の半導体装置の構造を示す断面図である。

【図9】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。

【図10】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。

【図11】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。

【図12】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。

【図13】第１実施形態の比較例の半導体装置の製造方法を示す断面図(1/4)である。

【図14】第１実施形態の比較例の半導体装置の製造方法を示す断面図(2/4)である。

【図15】第１実施形態の比較例の半導体装置の製造方法を示す断面図(3/4)である。

【図16】第１実施形態の比較例の半導体装置の製造方法を示す断面図(4/4)である。

【図17】第１実施形態の半導体装置の構造を示す断面図である。

【図18】第１実施形態の変形例の半導体装置の構造を示す断面図である。

【図19】第２実施形態の半導体装置の構造を示す断面図である。

【図20】第２実施形態の比較例の半導体装置の構造を示す断面図である。

【図21】第２実施形態の比較例の半導体装置の製造方法を示す断面図(1/2)である。

【図22】第２実施形態の比較例の半導体装置の製造方法を示す断面図(2/2)である。

【図23】第２実施形態の比較例の半導体装置の製造方法を示す断面図(1/2)である。

【図24】第２実施形態の比較例の半導体装置の製造方法を示す断面図(2/2)である。

【図25】第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。

【図26】第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。

【図27】第２実施形態の半導体装置の製造方法の詳細を示す断面図(1/3)である。

【図28】第２実施形態の半導体装置の製造方法の詳細を示す断面図(2/3)である。

【図29】第２実施形態の半導体装置の製造方法の詳細を示す断面図(3/3)である。

【発明を実施するための形態】

【0007】

以下、本発明の実施形態を、図面を参照して説明する。図１～図２９において、同一の構成には同一の符号を付し、重複する説明は省略する。

【0008】

（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。

【0009】

本実施形態の半導体装置は、例えば３次元半導体メモリを備える。本実施形態の半導体装置は、後述するように、アレイチップ１を含むアレイウェハと、回路チップ２を含む回路ウェハとを貼り合わせることで製造される。

【0010】

アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１下の層間絶縁膜１２とを備える。層間絶縁膜１２は例えば、ＳｉＯ_２膜（シリコン酸化膜）とその他の絶縁膜とを含む積層膜である。

【0011】

回路チップ２は、アレイチップ１下に設けられている。図１は、アレイチップ１と回路チップ２との貼合面Ｓを示している。回路チップ２は、層間絶縁膜１２下の層間絶縁膜１３と、層間絶縁膜１３下の基板１４とを備える。層間絶縁膜１３は例えば、ＳｉＯ_２膜とその他の絶縁膜とを含む積層膜である。基板１４は例えば、Ｓｉ（シリコン）基板などの半導体基板である。基板１４は、第２基板の例である。

【0012】

図１は、基板１４の表面に平行でかつ互いに垂直なＸ方向およびＹ方向と、基板１４の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。本明細書においては、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は、第１方向の例である。

【0013】

アレイチップ１は、メモリセルアレイ１１内の複数の電極層として、複数のワード線ＷＬと、ソース側選択線ＳＧＳと、ドレイン側選択線ＳＧＤとを備える。ソース側選択線ＳＧＳは、これらのワード線ＷＬの上方に配置されており、ドレイン側選択線ＳＧＤは、これらのワード線ＷＬの下方に配置されている。図１は、メモリセルアレイ１１内の階段構造部２１と、階段構造部２１内に設けられた複数の梁部２２とを示している。各ワード線ＷＬは、コンタクトプラグ２３を介してワード配線層２４と電気的に接続されている。上記の複数のワード線ＷＬ、ソース側選択線ＳＧＳ、およびドレイン側選択線ＳＧＤを貫通する各柱状部ＣＬは、ビアプラグ２５を介してビット線ＢＬと電気的に接続されており、かつ、ソース線ＳＬと電気的に接続されている。ソース線ＳＬは、ソース側選択線ＳＧＳの上方に設けられており、ビット線ＢＬは、ドレイン側選択線ＳＧＤの下方に設けられている。ソース線ＳＬのさらなる詳細については、後述する。

【0014】

なお、図１では、最上位の電極層である１つの電極層のみが、ソース側選択線ＳＧＳとなっているが、最上位側にある複数の電極層が、ソース側選択線ＳＧＳとなっていてもよい。例えば、最上位側にある３つまたは４つの電極層が、ソース側選択線ＳＧＳとなっていてもよい。ソース側選択線ＳＧＳとなる電極層の数は、いくつでもよい。同様に、図１では、最下位の電極層である１つの電極層のみが、ドレイン側選択線ＳＧＤとなっているが、最下位側にある複数の電極層が、ドレイン側選択線ＳＧＤとなっていてもよい。

【0015】

回路チップ２はさらに、複数のトランジスタ３１と、複数のコンタクトプラグ３２と、配線層３３と、配線層３４と、配線層３５と、複数のビアプラグ３６と、複数の金属パッド３７とを備える。

【0016】

各トランジスタ３１は、基板１４上に順に設けられたゲート絶縁膜３１ａおよびゲート電極３１ｂと、基板１４内に設けられたソース領域およびドレイン領域（不図示）とを含む。各コンタクトプラグ３２は、対応するトランジスタ３１のゲート電極３１ｂ、ソース領域、またはドレイン領域上に設けられている。配線層３３は、コンタクトプラグ３２上に設けられており、複数の配線を含む。配線層３４は、配線層３３上に設けられており、複数の配線を含む。配線層３５は、配線層３４上に設けられており、複数の配線を含む。ビアプラグ３６は、配線層３５上に設けられている。金属パッド３７は、ビアプラグ３６上に設けられている。金属パッド３７は例えば、Ｃｕ（銅）層を含む金属層である。回路チップ２は、アレイチップ１の動作を制御する回路として機能する。この回路は、トランジスタ３１などにより構成されており、金属パッド３７に電気的に接続されている。

【0017】

アレイチップ１はさらに、複数の金属パッド４１と、複数のビアプラグ４２と、配線層４３と、配線層４４と、複数のビアプラグ４５と、複数のビアプラグ４６と、金属パッド４７と、パッシベーション絶縁膜４８とを備える。

【0018】

金属パッド４１は、金属パッド３７上に設けられている。金属パッド４１は例えば、Ｃｕ層を含む金属層である。上記の回路は、金属パッド４１、３７などを介してメモリセルアレイ１１に電気的に接続されており、金属パッド４１、３７などを介してメモリセルアレイ１１の動作を制御する。ビアプラグ４２は、金属パッド４１上に設けられている。配線層４３は、ビアプラグ４２上に設けられており、複数の配線を含む。配線層４４は、配線層４３上に設けられており、複数の配線を含む。上記のビット線ＢＬは、配線層４４に含まれている。ビアプラグ４５は、配線層４４上に設けられている。ビアプラグ４６は、ビアプラグ４５上に設けられている。

【0019】

金属パッド４７は、ビアプラグ４６および層間絶縁膜１２上に設けられている。金属パッド４７は例えば、Ｃｕ層を含む金属層であり、本実施形態の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション絶縁膜４８は、金属パッド４７および層間絶縁膜１２上に設けられている。パッシベーション絶縁膜４８は例えば、ＳｉＯ_２膜およびＳｉＮ膜（シリコン窒化膜）を含む積層膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。

【0020】

図２は、第１実施形態の半導体装置の構造を示す拡大断面図である。

【0021】

図２は、図１に示すメモリセルアレイ１１を示している。メモリセルアレイ１１は、Ｚ方向に交互に積層された複数の電極層５１ａおよび複数の絶縁膜５１ｂを含む積層膜５１を備える。各電極層５１ａは例えば、ワード線ＷＬ、ソース側選択線ＳＧＳ、またはドレイン側選択線ＳＧＤとして機能する。図２では、最上位の電極層５１ａがソース側選択線ＳＧＳとなっており、最下位の電極層５１ａがドレイン側選択線ＳＧＤとなっており、その他の電極層５１ａがワード線ＷＬとなっている。各電極層５１ａは例えば、Ｗ（タングステン）層を含む金属層である。各絶縁膜５１ｂは、例えばＳｉＯ_２膜である。各絶縁膜５１ｂは、第１絶縁膜の例である。

【0022】

図２はさらに、図１に示す複数の柱状部ＣＬのうちの１つを示している。各柱状部ＣＬは、積層膜５１内に設けられ、Ｚ方向に延びる柱状の形状を有する。各柱状部ＣＬは、積層膜５１の側面に設けられたブロック絶縁膜５２と、ブロック絶縁膜５２の側面に設けられた電荷蓄積層５３と、電荷蓄積層５３の側面に設けられたトンネル絶縁膜５４と、トンネル絶縁膜５４の側面に設けられたチャネル半導体層５５と、チャネル半導体層５５の側面に設けられたコア絶縁膜５６とを含む。各柱状部ＣＬは、ワード線ＷＬと共にセルトランジスタ（メモリセル）を構成しており、ソース側選択線ＳＧＳと共にソース側選択トランジスタを構成しており、ドレイン側選択線ＳＧＤと共にドレイン側選択トランジスタを構成している。

【0023】

ブロック絶縁膜５２は例えば、ＳｉＯ_２膜である。電荷蓄積層５３は、３次元半導体メモリの信号電荷を蓄積することが可能である。電荷蓄積層５３は例えば、ＳｉＮ膜などの絶縁膜である。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜５４は例えば、ＳｉＯ_２膜またはＳｉＯＮ膜（シリコン酸窒化膜）である。チャネル半導体層５５は、３次元半導体メモリのチャネルとして機能する。チャネル半導体層５５は例えば、ポリシリコン層である。コア絶縁膜５６は例えば、ＳｉＯ_２膜である。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６はそれぞれ、第３、第４、および第５絶縁膜の例である。チャネル半導体層５５は、第１半導体層の例である。

【0024】

図３～図６は、第１実施形態の半導体装置の製造方法を示す断面図である。

【0025】

図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。図３のアレイウェハＷ１の向きは、図１のアレイチップ１の向きとは逆になっている。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ１を示している。

【0026】

図３はさらに、アレイウェハＷ１の上面Ｓ１と、回路ウェハＷ２の上面Ｓ２とを示している。アレイウェハＷ１は、メモリセルアレイ１１の下方に基板１５を備える。基板１５は例えば、Ｓｉ基板などの半導体基板である。基板１５は、第１基板の例である。

【0027】

本実施形態ではまず、図３に示すように、アレイウェハＷ１の基板１５上にメモリセルアレイ１１、層間絶縁膜１２ａ（＝層間絶縁膜１２の一部）、階段構造部２１、金属パッド４１、ビアプラグ４５などを形成し、回路ウェハＷ２の基板１４上に層間絶縁膜１３、トランジスタ３１、金属パッド３７などを形成する。次に、図４に示すように、上面Ｓ１と上面Ｓ２とが対向するように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１２ａと層間絶縁膜１３とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２をアニールする。これにより、金属パッド４１と金属パッド３７とが接合される。このようにして、基板１５と基板１４とが、層間絶縁膜１２ａ、１３を挟むように貼り合わされる。

【0028】

次に、基板１５をＣＭＰ（Chemical Mechanical Polishing）またはウェットエッチングにより除去し、基板１４をＣＭＰまたはウェットエッチングにより薄化する（図５）。これにより、層間絶縁膜１２ａ、柱状部ＣＬ、梁部２２、ビアプラグ４５などが露出する。

【0029】

次に、層間絶縁膜１２ａ、柱状部ＣＬ、および梁部２２上にソース線ＳＬを形成し、層間絶縁膜１２ａ上にソース線ＳＬを介して層間絶縁膜１２ｂ（＝層間絶縁膜１２の残部）を形成する（図６）。次に、層間絶縁膜１２ｂ内のビアプラグ４５上にビアプラグ４６を形成し、層間絶縁膜１２ｂおよびビアプラグ４６上に金属パッド４７を形成する（図６）。次に、層間絶縁膜１２ｂおよび金属パッド４７上にパッシベーション絶縁膜４８を形成し、パッシベーション絶縁膜４８内に開口部Ｐを形成する（図６）。

【0030】

その後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１に示す半導体装置が製造される。

【0031】

なお、図１は、層間絶縁膜１２と層間絶縁膜１３との境界面や、金属パッド４１と金属パッド３７との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３７の側面の傾きや、金属パッド４１の側面と金属パッド３７の側面との位置ずれを検出することで推定することができる。

【0032】

図７は、第１実施形態の半導体装置の構造を示す断面図である。

【0033】

図７は、図２と同様に、積層膜５１内の柱状部ＣＬを示している。柱状部ＣＬは、積層膜５１内に形成されたメモリホールＭＨ内に形成されている。図７はさらに、配線層６１を示している。

【0034】

配線層６１は、積層膜５１および柱状部ＣＬ上に形成されている。配線層６１は、チャネル半導体層５５に接しており、チャネル半導体層５５と電気的に接続されている。配線層６１は、複数の配線を含む。図７は、これらの配線のうちの１つであるソース線ＳＬを示している。配線層６１は、ソース層とも呼ばれる。配線層６１は、下部バリアメタル層６１ａと、上部バリアメタル層６１ｂと、配線材層６１ｃとを含む。下部バリアメタル層６１ａ、上部バリアメタル層６１ｂ、および配線材層６１ｃは、金属層内の１つ以上の層の例である。

【0035】

下部バリアメタル層６１ａは、積層膜５１および柱状部ＣＬ上に形成されている。上部バリアメタル層６１ｂは、下部バリアメタル層６１ａ上に形成されている。配線材層６１ｃは、上部バリアメタル層６１ｂ上に形成されている。下部バリアメタル層６１ａは例えば、Ｔｉ（チタン）層である。上部バリアメタル層６１ｂは例えば、ＴｉＮ膜（チタン窒化膜）である。配線材層６１ｃは例えば、Ｗ層などの金属層である。本実施形態の配線材層６１ｃは、配線層６１内の主たる層であり、配線層６１内の最大体積を占めている。本実施形態では、配線層６１が、下部バリアメタル層６１ａ、上部バリアメタル層６１ｂ、および配線材層６１ｃという３つの層を含み、配線材層６１ｃが、これら３つの層のうちの最上位の層となっている。

【0036】

図７では、積層膜５１内の複数の電極層５１ａのうちの最上位の電極層５１ａが、ソース側選択線ＳＧＳとなっている。また、図７では、積層膜５１内の複数の絶縁膜５１ｂのうちの最上位の絶縁膜５１ｂの膜厚が、他の絶縁膜５１ｂの膜厚より厚くなっている。最上位の絶縁膜５１ｂは、ＳＧＳ絶縁膜とも呼ばれる。最上位の絶縁膜５１ｂは、第２絶縁膜の例である。最上位の絶縁膜５１ｂは、積層膜５１の最上層となっている。

【0037】

図７はさらに、柱状部ＣＬの上面Ｆと、柱状部ＣＬの上端Ｅ１と、配線材層６１ｃの下端Ｅ２とを示している。

【0038】

図７では、柱状部ＣＬの上面Ｆが、ブロック絶縁膜５２の上面と、電荷蓄積層５３の上面と、トンネル絶縁膜５４の上面と、チャネル半導体層５５の上面とを含む。本実施形態の柱状部ＣＬの上面Ｆは、ＸＹ平面に平行ではなく、ＸＹ平面に対し傾斜している。

【0039】

柱状部ＣＬの上端Ｅ１は、最上位の絶縁膜５１ｂの上面と下面との間の高さに設けられている。すなわち、柱状部ＣＬの上端Ｅ１は、最上位の絶縁膜５１ｂの上面より低い位置に設けられ、かつ、最上位の絶縁膜５１ｂの下面より高い位置に設けられており、その結果、最上位の絶縁膜５１ｂ内に設けられている。図７は、柱状部ＣＬの上端Ｅ１と最上位の絶縁膜５１ｂの上面との距離Ｄ１を示している。図７では、柱状部ＣＬの上端Ｅ１が、柱状部ＣＬの上面Ｆの上端となっており、ブロック絶縁膜５２で形成されている。図７では、柱状部ＣＬの上面Ｆ全体が、最上位の絶縁膜５１ｂ内に設けられている。

【0040】

配線材層６１ｃの下端Ｅ２は、最上位の絶縁膜５１ｂの上面より低い位置に設けられている。また、配線材層６１ｃの下端Ｅ２は、最上位の絶縁膜５１ｂの下面より高い位置に設けられている。配線材層６１ｃの下端Ｅ２は、図７では柱状部ＣＬの上端Ｅ１より低い位置に設けられているが、代わりに柱状部ＣＬの上端Ｅ１より高い位置に設けられていてもよい。

【0041】

図８は、第１実施形態の比較例の半導体装置の構造を示す断面図である。

【0042】

本比較例の半導体装置（図８）は、第１実施形態の半導体装置（図７）と同様の構造を有する。ただし、本比較例の柱状部ＣＬの上端Ｅ１は、最上位の絶縁膜５１ｂの上面より高い位置に設けられており、その結果、積層膜５１の上面から＋Ｚ方向に突出している。図８は、本比較例の柱状部ＣＬの上端Ｅ１と最上位の絶縁膜５１ｂの上面との距離Ｄ２を示している。図８はさらに、柱状部ＣＬと配線層６１との界面付近で配線層６１内に形成されたボイドＶを示している。

【0043】

本比較例の配線層６１は、図６に示す工程で、積層膜５１および柱状部ＣＬ上に形成される。この際、配線層６１の一部は、積層膜５１および柱状部ＣＬにより形成された凹部内に埋め込まれる。本比較例では、柱状部ＣＬの上端Ｅ１が積層膜５１の上面から＋Ｚ方向に突出しているため、この凹部のアスペクト比が高くなる。その結果、この凹部内に配線層６１が入り込みにくくなり、ボイドＶが発生してしまう。ボイドＶは、柱状部ＣＬと配線層６１との接続不良の原因となり得る。

【0044】

第１実施形態の配線層６１も、図６に示す工程で、積層膜５１および柱状部ＣＬ上に形成される。この際、配線層６１の一部は、積層膜５１および柱状部ＣＬにより形成された凹部内に埋め込まれる。本実施形態では、柱状部ＣＬの上端Ｅ１が積層膜５１の上面から＋Ｚ方向に突出していないため、この凹部のアスペクト比が低くなる。よって、本実施形態によれば、この凹部内に配線層６１が入り込みやすくなり、ボイドＶの発生を抑制することが可能となる。図８では、下部バリアメタル層６１ａ、上部バリアメタル層６１ｂ、および配線材層６１ｃが、この凹部内に十分に入り込んでいる。

【0045】

図９～図１２は、第１実施形態の半導体装置の製造方法を示す断面図である。図９～図１２は、図３～図６に示す半導体装置の製造方法の一例を示している。

【0046】

まず、アレイウェハＷ１の基板１５の上方に、複数の犠牲層５１ｃと複数の絶縁膜５１ｂとをＺ方向に交互に含む積層膜５１を形成する（図９(ａ)）。積層膜５１は、基板１５上に、複数の犠牲層５１ｃと複数の絶縁膜５１ｂとを交互に積層することで形成される。各犠牲層５１ｃは、例えばＳｉＮ膜である。各犠牲層５１ｃは、第１層の例である。

【0047】

次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、積層膜５１および基板１５内に、複数のメモリホールＭＨを形成する（図９(ａ)）。図９(ａ)は、これらのメモリホールＭＨのうちの１つを示している。これらのメモリホールＭＨは、Ｚ方向に延びる柱状の形状を有するように形成され、かつ、積層膜５１をＺ方向に貫通するように形成される。これらのメモリホールＭＨは、第１開口部の例である。

【0048】

次に、各メモリホールＭＨ内の基板５１上に、犠牲層６２を形成する（図９(ａ)）。犠牲層６２は例えば、Ｓｉ層などの半導体層である。本実施形態の犠牲層６２は、基板５１からのエピタキシャル成長により形成される。犠牲層６２の上面は、例えば、図９(ａ)における最下位の絶縁膜５１ｂの上面と下面との間の高さに形成される。図９(ａ)における最下位の絶縁膜５１ｂは、前述したＳＧＳ絶縁膜に相当する。犠牲層６２は、第２層の例である。

【0049】

次に、各メモリホールＭＨ内に、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に形成する（図９(ａ)）。その結果、積層膜５１の側面および犠牲層６２の上面に、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６が順に形成される。このようにして、各メモリホールＭＨ内の犠牲層６２上に柱状部ＣＬが形成される。

【0050】

次に、積層膜５１および基板１５内に複数のスリット（不図示）を形成し、これらのスリットからのウェットエッチングにより、積層膜５１から犠牲層５１ｃを除去する（図９(ｂ)）。その結果、積層膜５１内に複数の凹部Ｃが形成される。

【0051】

次に、これらのスリットから各凹部Ｃ内に電極層５１ａに形成する（図１０(ａ)）。このようにして、積層膜５１内の複数の犠牲層５１ｃが複数の電極層５１ａに置換される（リプレイス工程）。図１０(ａ)における最下位の電極層５１ａは、ソース側選択線ＳＧＳに相当する。

【0052】

図１０(ａ)は、回路ウェハＷ２と貼り合わされる前のアレイウェハＷ１を示しているのに対し、図１０(ｂ)は、回路ウェハＷ２と貼り合わされた後のアレイウェハＷ１を示している。

【0053】

次に、ウェットエッチングにより、基板１５を除去する（図１１(ａ)）。基板１５および犠牲層６２がそれぞれ半導体基板および半導体層の場合には、このウェットエッチングにより犠牲層６２も除去される。その結果、犠牲層６２が除去された領域に凹部Ｈ１が形成され、各柱状部ＣＬのブロック絶縁膜５２が凹部Ｈ１内に露出する。凹部Ｈ１は、積層膜５１内の各柱状部ＣＬ上に形成される。凹部Ｈ１は例えば、図１１(ａ)における最上位の絶縁膜５１ｂ内に形成される。図１１(ａ)における最上位の絶縁膜５１ｂは、前述したＳＧＳ絶縁膜に相当する。凹部Ｈ１は、第２開口部の例である。

【0054】

次に、凹部Ｈ１からのエッチバックにより、各柱状部ＣＬのブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６の一部を除去する（図１１(ｂ)）。その結果、各柱状部ＣＬ内に凹部Ｈ２が形成され、各柱状部ＣＬが図１１(ｂ)に示す形状に加工され、各柱状部ＣＬのブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６が凹部Ｈ１、Ｈ２内に露出する。

【0055】

図１１(ｂ)に示す柱状部ＣＬの形状は、図７に示す柱状部ＣＬの形状と同じである。そのため、図１１(ｂ)に示す柱状部ＣＬの上端は、最上位の絶縁膜５１ｂの上面と下面との間の高さに位置している。図１１(ｂ)は、図７と同様に、柱状部ＣＬの上端と最上位の絶縁膜５１ｂの上面との距離Ｄ１を示している。

【0056】

次に、積層膜５１および各柱状部ＣＬ上に下部バリアメタル層６１ａを形成し、下部バリアメタル層６１ａ上に上部バリアメタル層６１ｂを形成する（図１２(ａ)）。その結果、下部バリアメタル層６１ａおよび上部バリアメタル層６１ｂが、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６上に順に形成される。

【0057】

次に、上部バリアメタル層６１ｂ上に配線材層６１ｃを形成する（図１２(ｂ)）。その結果、各柱状部ＣＬ上に配線層６１が形成され、各柱状部ＣＬのチャネル半導体層５５に配線層６１が電気的に接続される。配線層６１は例えば、積層膜５１上に下部バリアメタル層６１ａ、上部バリアメタル層６１ｂ、および配線材層６１ｃを順に形成し、下部バリアメタル層６１ａ、上部バリアメタル層６１ｂ、および配線材層６１ｃをエッチング加工することで形成される。図１２(ｂ)では、配線層６１（ソース線ＳＬ）が、チャネル半導体層５５に接している。また、図１２(ｂ)では、配線材層６１ｃの下端が、最上位の絶縁膜５１ｂの上面より低い位置に位置している。

【0058】

本実施形態では、柱状部ＣＬの上端が積層膜５１の上面から＋Ｚ方向に突出していないため、凹部Ｈ１、Ｈ２のアスペクト比が低くなる。よって、本実施形態によれば、凹部Ｈ１、Ｈ２内に配線層６１が入り込みやすくなり、ボイドＶの発生を抑制することが可能となる。図１２(ａ)および図１２(ｂ)では、下部バリアメタル層６１ａ、上部バリアメタル層６１ｂ、および配線材層６１ｃが、凹部Ｈ１、Ｈ２内に十分に入り込んでいる。

【0059】

図１３～図１６は、第１実施形態の比較例の半導体装置の製造方法を示す断面図である。

【0060】

まず、アレイウェハＷ１の基板１５の上方に、複数の犠牲層５１ｃと複数の絶縁膜５１ｂとをＺ方向に交互に含む積層膜５１を形成する（図１３(ａ)）。次に、積層膜５１および基板１５内に、複数のメモリホールＭＨを形成する（図１３(ａ)）。図１３(ａ)は、これらのメモリホールＭＨのうちの１つを示している。次に、各メモリホールＭＨ内に、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に形成する（図１３(ａ)）。その結果、各メモリホールＭＨ内に柱状部ＣＬが形成される。なお、図１３(ａ)の工程では、犠牲層６２は形成されない。

【0061】

次に、積層膜５１から犠牲層５１ｃを除去する（図１３(ｂ)）。その結果、積層膜５１内に複数の凹部Ｃが形成される。

【0062】

次に、各凹部Ｃ内に電極層５１ａに形成する（図１４(ａ)）。このようにして、積層膜５１内の複数の犠牲層５１ｃが複数の電極層５１ａに置換される。

【0063】

図１４(ａ)は、回路ウェハＷ２と貼り合わされる前のアレイウェハＷ１を示しているのに対し、図１４(ｂ)は、回路ウェハＷ２と貼り合わされた後のアレイウェハＷ１を示している。

【0064】

次に、基板１５を除去する（図１５(ａ)）。その結果、各柱状部ＣＬのブロック絶縁膜５２が露出する。

【0065】

次に、エッチバックにより、各柱状部ＣＬのブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６の一部を除去する（図１５(ｂ)）。その結果、各柱状部ＣＬ内に凹部Ｈ３が形成され、各柱状部ＣＬが図１５(ｂ)に示す形状に加工され、各柱状部ＣＬのブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６が凹部Ｈ３内に露出する。

【0066】

図１５(ｂ)に示す柱状部ＣＬの形状は、図８に示す柱状部ＣＬの形状と同じである。そのため、図１５(ｂ)に示す柱状部ＣＬの上端は、最上位の絶縁膜５１ｂの上面より高い位置に位置している。図１５(ｂ)は、図８と同様に、柱状部ＣＬの上端と最上位の絶縁膜５１ｂの上面との距離Ｄ２を示している。

【0067】

次に、積層膜５１および各柱状部ＣＬ上に下部バリアメタル層６１ａを形成し、下部バリアメタル層６１ａ上に上部バリアメタル層６１ｂを形成する（図１６(ａ)）。

【0068】

次に、上部バリアメタル層６１ｂ上に配線材層６１ｃを形成する（図１６(ｂ)）。その結果、各柱状部ＣＬ上に配線層６１が形成される。

【0069】

本比較例では、柱状部ＣＬの上端が積層膜５１の上面から＋Ｚ方向に突出しているため、凹部Ｈ３のアスペクト比が高くなる。その結果、凹部Ｈ３内に配線層６１が入り込みにくくなり、ボイドＶが発生してしまう。ボイドＶは、柱状部ＣＬと配線層６１との接続不良の原因となり得る。

【0070】

図１７は、第１実施形態の半導体装置の構造を示す断面図である。図１７は、本実施形態の半導体装置のＹＺ断面を示している。

【0071】

本実施形態の半導体装置は、積層膜５１内に形成された複数のスリットＳＴを備える。図１７は、これらのスリットＳＴのうちの１つを示している。これらのスリットＳＴは、Ｚ方向およびＸ方向に延びる板状の形状を有するように形成され、かつ、積層膜５１をＺ方向に貫通するように形成される。これらのスリットＳＴは、上述のように、図９(ｂ)および図１０(ａ)に示す工程で使用される。

【0072】

本実施形態の半導体装置はさらに、各スリットＳＴ内に順に形成された絶縁膜６３および配線層６４を備える。絶縁膜６３は、例えばＳｉＯ_２膜である。配線層６４は、例えばポリシリコン層または金属層である。絶縁膜６３および配線層６４は、例えばリプレイス工程後に形成される。図１７では、配線層６１が、柱状部ＣＬおよび配線層６４上に形成されている。

【0073】

図１８は、第１実施形態の変形例の半導体装置の構造を示す断面図である。図１８は、本変形例の半導体装置のＹＺ断面を示している。

【0074】

本変形例の半導体装置（図１８）は、第１実施形態の半導体装置（図１７）と同様の構造を有する。ただし、本変形例の配線層６１は、下部バリアメタル層６１ａ下に半導体層６１ｄを含む。半導体層６１ｄは、例えばポリシリコン層である。半導体層６１ｄは、第２半導体層の例である。本変形例の配線層６１は、図１２(ａ)および図１２(ｂ)に示す工程で、積層膜５１および各柱状部ＣＬ上に、半導体層６１ｄ、下部バリアメタル層６１ａ、上部バリアメタル層６１ｂ、および配線材層６１ｃを順に形成することで形成される。このように、配線層６１は、半導体層（６１ｄ）および金属層（６１ａ～６１ｃ）の両方を含んでいてもよい。

【0075】

以上のように、本実施形態の柱状部ＣＬの上端Ｅ１は、最上位の絶縁膜５１ｂの上面と下面との間の高さに設けられている（図７）。さらに、本実施形態の配線材層６１ｃの下端Ｅ２は、最上位の絶縁膜５１ｂの上面より低い位置に設けられている（図７）。よって、本実施形態によれば、チャネル半導体層５５上に好適な配線層６１を形成することが可能となる。例えば、本実施形態によれば、凹部Ｈ１、Ｈ２内に配線層６１が入り込みやすくなり、ボイドＶの発生を抑制することが可能となる。

【0076】

（第２実施形態）
図１９は、第２実施形態の半導体装置の構造を示す断面図である。

【0077】

図１９(ａ)は、図７や図８と同様に、積層膜５１内の柱状部ＣＬを示している。図７に示す柱状部ＣＬの上端は、最上位の絶縁膜５１ｂの上面より低い位置に設けられており、図８に示す柱状部ＣＬの上端は、最上位の絶縁膜５１ｂの上面より高い位置に設けられているのに対し、図１９(ａ)に示す本実施形態の柱状部ＣＬの上端は、最上位の絶縁膜５１ｂの上面と同じ高さに設けられている。ただし、本実施形態の柱状部ＣＬの上端は、図７に示すように最上位の絶縁膜５１ｂの上面より低い位置に設けられていてもよいし、図８に示すように最上位の絶縁膜５１ｂの上面より高い位置に設けられていてもよい。

【0078】

図１９(ｂ)は、図１９(ａ)に示す領域Ｒを拡大して示している。本実施形態の柱状部ＣＬの上端は、ブロック絶縁膜５２、電荷蓄積層５３、およびトンネル絶縁膜５４の上面となっている。図１９(ｂ)は、チャネル半導体層５５、コア絶縁膜５６、および配線層６１が互いに接する三重点αを示している。本実施形態の柱状部ＣＬの上端は、三重点αより高い位置に設けられている。例えば、本実施形態の柱状部ＣＬの上端は、三重点αより１０ｎｍ以上高い位置に設けられている。

【0079】

図１９(ｂ)では、三重点αより高い位置におけるチャネル半導体層５５の厚さが、三重点αより低い位置におけるチャネル半導体層αの厚さより薄くなっている。図１９(ｂ)は、三重点αより高い位置におけるチャネル半導体層５５の外周面に沿った直線Ｆ１と、三重点αより高い位置におけるチャネル半導体層５５の内周面に沿った直線Ｆ２とを示している。図１９(ｂ)はさらに、三重点αより高い位置におけるチャネル半導体層５５の厚さＴを示している。厚さＴは、直線Ｆ１と直線Ｆ２との距離に相当する。

【0080】

図１９(ｂ)では、三重点αより低い位置におけるチャネル半導体層αの厚さが、一定となっており、三重点αより高い位置におけるチャネル半導体層５５の厚さＴが、三重点αからの高さに応じて減少している。例えば、三重点αより５ｎｍだけ高い位置における厚さＴは、三重点αにおける厚さＴより薄くなっている。また、三重点αより１０ｎｍだけ高い位置における厚さＴは、三重点αより５ｎｍだけ高い位置における厚さＴより薄くなっている。これを一般化すると、三重点αよりＸ’ｎｍだけ高い位置における厚さＴは、三重点αよりＸｎｍだけ高い位置における厚さＴより薄くなっている（Ｘ’＞Ｘ）。そのため、図１９(ｂ)では、直線Ｆ１と直線Ｆ２とが、三重点αより高い位置で交差している。図１９(ｂ)はさらに、直線Ｆ１と直線Ｆ２との間の角度θを示している。本実施形態の三重点αより高い位置では、チャネル半導体層５５の内周面が、チャネル半導体層５５の外周面に対してテーパー形状を有している。

【0081】

図２０は、第２実施形態の比較例の半導体装置の構造を示す断面図である。

【0082】

図２０(ａ)は、図１９(ａ)と同様に、積層膜５１内の柱状部ＣＬを示している。図２０(ｂ)は、図２０(ａ)に示す領域Ｒを拡大して示している。図２０(ｂ)では三重点αより低い位置におけるチャネル半導体層αの厚さが、一定となっており、三重点αより高い位置におけるチャネル半導体層５５の厚さＴも、一定となっている。

【0083】

以下、第２実施形態の比較例の問題点について説明する。

【0084】

図２１および図２２は、第２実施形態の比較例の半導体装置の製造方法を示す断面図である。図２１および図２２は、チャネル半導体層５５の厚さが厚い場合を示している。

【0085】

図２１(ａ)は、図１１(ｂ)に示す凹部Ｈ１、Ｈ２や、図１５(ｂ)に示す凹部Ｈ３と同様に、積層膜５１および柱状部ＣＬ内に形成された凹部Ｈａを示している。図２１(ａ)に示す工程では、凹部Ｈａがエッチバックにより形成される。

【0086】

次に、凹部Ｈａ内のコア絶縁膜５６を、エッチバックにより加工する（図２１(ｂ)）。その結果、コア絶縁膜５６内に凹部Ｈｂが形成される。次に、凹部Ｈａ、Ｈｂ内のチャネル半導体層５５等を、エッチング加工によりリセスさせる（図２２(ａ)）。次に、積層膜５１および柱状部ＣＬ上に、配線層６１を形成する（図２２(ｂ)）。

【0087】

図２２(ｂ)では、コア絶縁膜５６の上面より高い位置に、チャネル半導体層５５が残存している。コア絶縁膜５６の上面より高い位置に残存したチャネル半導体層５５の厚さが厚いと、チャネル半導体層５５と配線層６１との間の界面抵抗が高くなるおそれがある。図２２(ａ)でのチャネル半導体層５５のエッチング量が少なすぎると、このような問題が生じるおそれがある。

【0088】

図２３および図２４は、第２実施形態の比較例の半導体装置の製造方法を示す断面図である。図２３および図２４は、チャネル半導体層５５の厚さが薄い場合を示している。

【0089】

図２３(ａ)も、積層膜５１および柱状部ＣＬ内に形成された凹部Ｈａを示している。図２３(ａ)に示す工程では、凹部Ｈａがエッチバックにより形成される。

【0090】

次に、凹部Ｈａ内のコア絶縁膜５６を、エッチバックにより加工する（図２３(ｂ)）。その結果、コア絶縁膜５６内に凹部Ｈｂが形成される。次に、凹部Ｈａ、Ｈｂ内のチャネル半導体層５５等を、エッチング加工によりリセスさせる（図２４(ａ)）。次に、積層膜５１および柱状部ＣＬ上に、配線層６１を形成する（図２４(ｂ)）。

【0091】

図２４(ｂ)では、コア絶縁膜５６の上面より高い位置に、チャネル半導体層５５が残存していない。この場合にも、チャネル半導体層５５と配線層６１との間の界面抵抗が高くなるおそれがある。図２４(ａ)でのチャネル半導体層５５のエッチング量が多すぎると、このような問題が生じるおそれがある。

【0092】

図２５および図２６は、第２実施形態の半導体装置の製造方法を示す断面図である。図２５および図２６では、チャネル半導体層５５の厚さは、薄くても厚くてもよい。

【0093】

図２５(ａ)も、積層膜５１および柱状部ＣＬ内に形成された凹部Ｈａを示している。図２５(ａ)に示す工程では、凹部Ｈａがエッチバックにより形成される。

【0094】

次に、凹部Ｈａ内のコア絶縁膜５６を、エッチバックにより加工する（図２５(ｂ)）。その結果、コア絶縁膜５６内に凹部Ｈｂが形成される。次に、凹部Ｈａ、Ｈｂ内のチャネル半導体層５５等を、エッチング加工によりリセスさせる（図２６(ａ)）。次に、積層膜５１および柱状部ＣＬ上に、配線層６１を形成する（図２６(ｂ)）。

【0095】

図２６(ｂ)では、コア絶縁膜５６の上面より高い位置に、チャネル半導体層５５が残存している。ただし、コア絶縁膜５６の上面より高い位置に残存したチャネル半導体層５５の厚さは、上述の三重点α（図１９(ｂ)参照）からの高さに応じて減少している。これにより、図２２(ｂ)に示す場合の界面抵抗も、図２４(ｂ)に示す場合の界面抵抗も低減することが可能となる。

【0096】

図２７～図２９は、第２実施形態の半導体装置の製造方法の詳細を示す断面図である。

【0097】

図２７(ａ)は、図１０(ｂ)と同様に、アレイウェハＷ１と回路ウェハＷ２とが貼り合わされた直後の積層膜５１を示している。

【0098】

次に、ウェットエッチングにより、基板１５を除去する（図２７(ｂ)）。基板１５および犠牲層６２がそれぞれ半導体基板および半導体層の場合には、このウェットエッチングにより犠牲層６２も除去される。その結果、犠牲層６２が除去された領域に凹部Ｈ１が形成され、各柱状部ＣＬのブロック絶縁膜５２が凹部Ｈ１内に露出する。

【0099】

次に、積層膜５１および柱状部ＣＬ上に、スペーサ層７１を形成する（図２７(ｃ)）。その結果、スペーサ層７１が、凹部Ｈ１内の積層膜５１の側面および柱状部ＣＬの上面に形成される。スペーサ層７１は、例えばＳｉＯ_２膜である。

【0100】

次に、凹部Ｈ１からのエッチバックにより、スペーサ層７１、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を加工する（図２８(ａ)および図２８(ｂ)）。その結果、スペーサ層７１が除去され、柱状部ＣＬ内に凹部Ｈ２が形成される。柱状部ＣＬの形状は、図２７(ｃ)から図２８(ａ)へと変化し、さらには図２８(ａ)から図２８(ｂ)へと変化する。上記のエッチバックは例えば、ＳｉＯ_２無選択ドライエッチングなどの異方性エッチングにより行われる。

【0101】

次に、凹部Ｈ１、Ｈ２からのエッチング加工により、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６をリセスさせる（図２８(ｃ)、図２９(ａ)、および図２９(ｂ)）。その結果、柱状部ＣＬの形状は、図２８(ｂ)から図２８(ｃ)、図２９(ａ)、および図２９(ｂ)へと順に変化する。上記のエッチング加工は例えば、ＳｉＯ_２選択ウェットエッチングなどの等方性エッチングにより行われる。この際、ＳｉＯ_２、ＳｉＮ、およびＳｉの選択比は、例えば１０：１０：１．５に設定される。上記のエッチング加工によれば、三重点αより高い位置におけるチャネル半導体層５５の厚さＴを、三重点αからの高さに応じて減少させることが可能となる。

【0102】

次に、積層膜５１および各柱状部ＣＬ上に、下部バリアメタル層６１ａ、上部バリアメタル層６１ｂ、および配線材層６１ｃを順に形成する（図２９(ｃ)）。その結果、柱状部ＣＬ上に配線層６１が形成され、柱状部ＣＬ内のチャネル半導体層５５に配線層６１が電気的に接続される。

【0103】

以上のように、本実施形態では、三重点αより高い位置におけるチャネル半導体層５５の厚さＴが、三重点αからの高さに応じて減少している。よって、本実施形態によれば、チャネル半導体層５５と配線層６１との間の界面抵抗を低減することが可能となる。

【0104】

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

【符号の説明】

【0105】

１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：層間絶縁膜、１２ａ：層間絶縁膜、
１２ｂ：層間絶縁膜、１３：層間絶縁膜、１４：基板、１５：基板、
２１：階段構造部、２２：梁部、２３：コンタクトプラグ、
２４：ワード配線層、２５：ビアプラグ、
３１：トランジスタ、３１ａ：ゲート絶縁膜、３１ｂ：ゲート電極、
３２：コンタクトプラグ、３３：配線層、３４：配線層、
３５：配線層、３６：ビアプラグ、３７：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、
４４：配線層、４５：ビアプラグ、４６：ビアプラグ、
４７：金属パッド、４８：パッシベーション絶縁膜、
５１：積層膜、５１ａ：電極層、５１ｂ：絶縁膜、５１ｃ：犠牲層、
５２：ブロック絶縁膜、５３：電荷蓄積層、５４：トンネル絶縁膜、
５５：チャネル半導体層、５６：コア絶縁膜、
６１：配線層、６１ａ：下部バリアメタル層、６１ｂ：上部バリアメタル層、
６１ｃ：配線材層、６１ｄ：半導体層、６２：犠牲層、
６３：絶縁膜、６４：配線層、７１：スペーサ層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】