(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024129707
(43)【公開日】2024-09-27
(54)【発明の名称】半導体記憶装置及びその製造方法
(51)【国際特許分類】
H10B 51/30 20230101AFI20240919BHJP
H10B 51/40 20230101ALI20240919BHJP
H01L 21/336 20060101ALI20240919BHJP
H10B 51/20 20230101ALI20240919BHJP
【ＦＩ】
H10B51/30
H10B51/40
H01L29/78 371
H10B51/20
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023039075
(22)【出願日】2023-03-13
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100111235
【弁理士】
【氏名又は名称】原 裕子
(74)【代理人】
【識別番号】100170575
【弁理士】
【氏名又は名称】森 太士
(72)【発明者】
【氏名】藤井 章輔
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083FR05
5F083FR06
5F083FR07
5F083GA10
5F083GA11
5F083JA02
5F083JA03
5F083JA06
5F083JA12
5F083JA14
5F083JA15
5F083JA19
5F083JA38
5F083JA39
5F083JA40
5F083JA60
5F083KA01
5F083KA05
5F101BA62
5F101BD16
5F101BD22
5F101BD30
5F101BD32
5F101BE02
5F101BE05
(57)【要約】
【課題】強誘電体層に効率的に電界を印加可能で動作電圧が低減され、また、カップリング比が小さく自発分極を安定化でき、保持特性を向上する、半導体記憶装置。
【解決手段】実施の形態に係る半導体記憶装置は、強誘電体メモリトランジスタを備える。強誘電体メモリトランジスタは、第１方向に延在し、円筒形状を有する第１導電層と、１導電層と接し、円筒形状の半径方向と第１方向に延在する第１半導体層と、第１半導体層に接する強誘電体層と、強誘電体層に接する第２導電層と、第１半導体層の内、第１方向に延びる領域の半径方向と交わる平面で接触する第３導電層とを備える。第１半導体層の半径方向の直径Ｒ２は、第１導電層の半径方向の直径Ｒ１よりも大きい。
【選択図】図２Ａ
【解決手段】実施の形態に係る半導体記憶装置は、強誘電体メモリトランジスタを備える。強誘電体メモリトランジスタは、第１方向に延在し、円筒形状を有する第１導電層と、１導電層と接し、円筒形状の半径方向と第１方向に延在する第１半導体層と、第１半導体層に接する強誘電体層と、強誘電体層に接する第２導電層と、第１半導体層の内、第１方向に延びる領域の半径方向と交わる平面で接触する第３導電層とを備える。第１半導体層の半径方向の直径Ｒ２は、第１導電層の半径方向の直径Ｒ１よりも大きい。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
第１方向に延在し、円筒形状を有する第１導電層と、
前記第１導電層と接し、前記円筒形状の半径方向と前記第１方向に延在する第１半導体層と、
前記第１半導体層に接する強誘電体層と、
前記強誘電体層に接する第２導電層と、
前記第１半導体層の内、前記第１方向に延びる領域の半径方向と交わる平面で接触する第３導電層と
を備え、
前記第１半導体層の半径方向の直径Ｒ２は、前記第１導電層の半径方向の直径Ｒ１よりも大きい、強誘電体メモリを備える、半導体記憶装置。
前記第１導電層と接し、前記円筒形状の半径方向と前記第１方向に延在する第１半導体層と、
前記第１半導体層に接する強誘電体層と、
前記強誘電体層に接する第２導電層と、
前記第１半導体層の内、前記第１方向に延びる領域の半径方向と交わる平面で接触する第３導電層と
を備え、
前記第１半導体層の半径方向の直径Ｒ２は、前記第１導電層の半径方向の直径Ｒ１よりも大きい、強誘電体メモリを備える、半導体記憶装置。
【請求項2】
更に、第１選択トランジスタを備え、
前記第１選択トランジスタは、
前記第１方向に延びる第２半導体層と、
前記第２半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第４導電層とを備え、
前記第２半導体層と前記第１導電層は接している、請求項１に記載の半導体記憶装置。
前記第１選択トランジスタは、
前記第１方向に延びる第２半導体層と、
前記第２半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第４導電層とを備え、
前記第２半導体層と前記第１導電層は接している、請求項１に記載の半導体記憶装置。
【請求項3】
前記強誘電体層と前記第１半導体層との間に、更に、第５導電層と絶縁層との積層構造を備える、請求項２に記載の半導体記憶装置。
【請求項4】
前記強誘電体層と前記第１半導体層との間に設けられ、前記強誘電体層と接する第５導電層と、
前記第５導電層と、前記第１半導体層との間に設けられ、前記第１半導体層と接する絶縁層と
を備える、請求項３に記載の半導体記憶装置。
前記第５導電層と、前記第１半導体層との間に設けられ、前記第１半導体層と接する絶縁層と
を備える、請求項３に記載の半導体記憶装置。
【請求項5】
強誘電体メモリと選択トランジスタとを備え、
前記強誘電体メモリは、
第１方向に延在し、円筒形状を有する第１導電層と、
前記第１導電層と接し、前記円筒形状の半径方向と前記第１方向に延在する第１半導体層と、
前記第１半導体層に接する強誘電体層と、
前記強誘電体層に接する第２導電層と、
前記第１半導体層の内、前記第１方向に延びる領域の半径方向と交わる平面で接触する第３導電層とを備え、
前記選択トランジスタは、
前記第１方向に延びる第２半導体層と、
前記第２半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第４導電層とを備え、
前記第２半導体層と前記第１導電層は接しており、
前記第１半導体層の半径方向の直径Ｒ２は、前記第２半導体層の半径方向の直径Ｒ３よりも大きい、半導体記憶装置。
前記強誘電体メモリは、
第１方向に延在し、円筒形状を有する第１導電層と、
前記第１導電層と接し、前記円筒形状の半径方向と前記第１方向に延在する第１半導体層と、
前記第１半導体層に接する強誘電体層と、
前記強誘電体層に接する第２導電層と、
前記第１半導体層の内、前記第１方向に延びる領域の半径方向と交わる平面で接触する第３導電層とを備え、
前記選択トランジスタは、
前記第１方向に延びる第２半導体層と、
前記第２半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第４導電層とを備え、
前記第２半導体層と前記第１導電層は接しており、
前記第１半導体層の半径方向の直径Ｒ２は、前記第２半導体層の半径方向の直径Ｒ３よりも大きい、半導体記憶装置。
【請求項6】
更に、前記第１半導体層の一部を取囲む第６導電層を備え、前記第６導電層は前記第１導電層に接続される、請求項５に記載の半導体記憶装置。
【請求項7】
前記第６導電層の半径方向の直径Ｒ４は、前記第１半導体層の半径方向の直径Ｒ２よりも大きい、請求項６に記載の半導体記憶装置。
【請求項8】
更に、第２選択トランジスタを備え、
前記第２選択トランジスタは、
前記第１方向に延びる第３半導体層と、
前記第３半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第７導電層と、
を備え、前記第３半導体層と前記第２導電層は接している、請求項２に記載の半導体記憶装置。
前記第２選択トランジスタは、
前記第１方向に延びる第３半導体層と、
前記第３半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第７導電層と、
を備え、前記第３半導体層と前記第２導電層は接している、請求項２に記載の半導体記憶装置。
【請求項9】
前記第１方向に延びる第３半導体層と、
前記第３半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第７導電層と、
を備え、前記第３半導体層と前記第２導電層は接している、第２選択トランジスタを備える、請求項１に記載の半導体記憶装置。
前記第３半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第７導電層と、
を備え、前記第３半導体層と前記第２導電層は接している、第２選択トランジスタを備える、請求項１に記載の半導体記憶装置。
【請求項10】
前記第１方向に延びる第３半導体層と、
前記第３半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第７導電層と、
を備え、前記第３半導体層と前記第２導電層は接している、第２選択トランジスタを備える、請求項３に記載の半導体記憶装置。
前記第３半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第７導電層と、
を備え、前記第３半導体層と前記第２導電層は接している、第２選択トランジスタを備える、請求項３に記載の半導体記憶装置。
【請求項11】
前記第１半導体層は、酸化物半導体層を備える、請求項１に記載の半導体記憶装置。
【請求項12】
前記酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）からなる群より選ばれる少なくとも一つの元素を含む、請求項１１に記載の半導体記憶装置。
【請求項13】
前記酸化物半導体層は、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む、請求項１１に記載の半導体記憶装置。
【請求項14】
前記酸化物半導体層は、酸化チタン（ＴｉＯ）又は酸化タングステン（ＷＯ）を含む、請求項１１に記載の半導体記憶装置。
【請求項15】
前記強誘電体層は、ハフ二ウム（Ｈｆ）、もしくはハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）を主成分とする酸化物層を備える、請求項１に記載の半導体記憶装置。
【請求項16】
前記強誘電体層は、ＺｒＯ2／ＨｆＺｒＯ2／ＺｒＯ2の積層構造を備える、請求項１４に記載の半導体記憶装置。
【請求項17】
前記絶縁膜は、シリコン（Ｓｉ）、窒化シリコン（ＳｉＮ）、ゲルマニウム（Ｇｅ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ニオブ（Ｎｂ）、イットリウム（Ｙ）、タンタル（Ｔａ）、バナジウム（Ｖ）、およびマグネシウム（Ｍｇ）からなる群より選ばれる少なくとも一つの元素と、酸素と、を含む、請求項２に記載の半導体記憶装置。
【請求項18】
前記第１導電層は、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、および不純物ドープシリコンからなる群より選ばれる少なくとも一つの材料を含む、請求項１に記載の半導体記憶装置。
【請求項19】
選択トランジスタの第１導電層の上に堆積された絶縁層および第２導電層をエッチングにより除去して形成された溝の底部に前記第１導電層を露出させ、
前記溝に、原子層堆積法により、酸化物半導体層および強誘電体層を順次形成して、前記第１導電層と前記酸化物半導体層を接続し、
更に前記強誘電体層の上に第３導電層を形成し、
前記第３導電層、前記強誘電体層および前記酸化物半導体層をパターニングし、前記第１導電層をソース、前記第２導電層をドレイン、前記第３導電層をゲート、前記酸化物半導体層をチャネルとする強誘電体メモリを形成する、半導体記憶装置の製造方法。
前記溝に、原子層堆積法により、酸化物半導体層および強誘電体層を順次形成して、前記第１導電層と前記酸化物半導体層を接続し、
更に前記強誘電体層の上に第３導電層を形成し、
前記第３導電層、前記強誘電体層および前記酸化物半導体層をパターニングし、前記第１導電層をソース、前記第２導電層をドレイン、前記第３導電層をゲート、前記酸化物半導体層をチャネルとする強誘電体メモリを形成する、半導体記憶装置の製造方法。
【請求項20】
強誘電体メモリのゲート電極となる第１導電層の上に、絶縁層および第２導電層を順次堆積し、前記絶縁層、前記第２導電層を除去して形成された溝の底部に前記第１導電層を露出させ、
前記溝に、原子層堆積法により、ゲート絶縁層となる絶縁膜を形成し、
前記溝の底部の前記絶縁膜を除去し、原子層堆積法により、半導体層を堆積し、前記半導体層と前記第１導電層と接続し、
前記半導体層の一部を除去したエッチング溝に第３導電層を埋め込み、前記第１導電層をソース、前記第３導電層をドレイン、前記第２導電層をゲート、前記半導体層をチャネルとする選択トランジスタを形成する、半導体記憶装置の製造方法。
前記溝に、原子層堆積法により、ゲート絶縁層となる絶縁膜を形成し、
前記溝の底部の前記絶縁膜を除去し、原子層堆積法により、半導体層を堆積し、前記半導体層と前記第１導電層と接続し、
前記半導体層の一部を除去したエッチング溝に第３導電層を埋め込み、前記第１導電層をソース、前記第３導電層をドレイン、前記第２導電層をゲート、前記半導体層をチャネルとする選択トランジスタを形成する、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施の形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
強誘電体メモリは、高速動作できる不揮発性メモリとして注目されている。強誘電体メモリは、強誘電体の分極反転を利用して、メモリセルへのデータの書き込み、及び、メモリセルのデータの消去を行う。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第10,978,485号明細書
【特許文献2】米国特許出願公開第2020/0365606号明細書
【特許文献3】米国特許第10,879,2695号明細書
【非特許文献】
【0004】
【非特許文献1】Kate Lee, Sihyun Kim, Jong-ho Lee, Byung-Gook Park, and Daewoong Kwon, “Ferroelectric-Metal Field-Effect Transistor With Recessed Channel for 1T-DRAM Application.”, IEEE JOUNAL OF THE ELECRON DEVICES SOCIETY, VOLUME 10, 2022, pp.13-18.
【非特許文献2】Fei Mo, Yusaku Tagawa, Chengji Jin, Minju Ahn, Takuya Saraya, Toshiro Hiramoto and Masaharu Kobayashi, “Low-Voltage Operating Ferroelectric FET with Ultrathin IGZO Channel for High-Density Memory Application.”, IEEE JOUNAL OF THE ELECRON DEVICES SOCIETY, VOLUME 8, 2020, pp.717-723.
【発明の概要】
【発明が解決しようとする課題】
【0005】
実施形態の発明が解決しようとする課題は、強誘電体層に効率的に電界を印加可能で動作電圧が低減され、また、カップリング比が小さく自発分極を安定化でき、保持特性が向上する、半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【0006】
実施形態の半導体記憶装置は、強誘電体メモリトランジスタを備える。強誘電体メモリトランジスタは、第１方向に延在し、円筒形状を有する第１導電層と、１導電層と接し、円筒形状の半径方向と第１方向に延在する第１半導体層と、第１半導体層に接する強誘電体層と、強誘電体層に接する第２導電層と、第１半導体層の内、第１方向に延びる領域の半径方向と交わる平面で接触する第３導電層とを備える。第１半導体層の半径方向の直径Ｒ２は、第１導電層の半径方向の直径Ｒ１よりも大きい。
【図面の簡単な説明】
【0007】
【図1A】比較例に係る半導体記憶装置の断面図。
【図1C】比較例に係る半導体記憶装置の動作説明のための断面図。
【図2A】第１の実施の形態に係る半導体記憶装置の断面図。
【図2D】実施の形態に係る半導体記憶装置の動作説明のための断面図。
【図3】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの回路構成図。
【図4A】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの回路ブロック図。
【図4B】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの上面図。
【図5A】第１の実施の形態に係る半導体記憶装置の書込み動作の回路図。
【図5B】第１の実施の形態に係る半導体記憶装置の消去動作の回路図。
【図5C】第１の実施の形態に係る半導体記憶装置の読出し動作の回路図。
【図5D】第１の実施の形態に係る半導体記憶装置の動作モードの説明図。
【図6】第１の実施の形態の変形例１に係る半導体記憶装置の断面図。
【図7】第１の実施の形態の変形例２に係る半導体記憶装置の断面図。
【図8】第２の実施の形態に係る半導体記憶装置の断面図。
【図9】第３の実施の形態に係る半導体記憶装置の断面図。
【図10A】第３の実施の形態に係る半導体記憶装置のメモリセルアレイの回路構成図。
【図10B】第３の実施の形態に係る半導体記憶装置のメモリセルアレイの上面図。
【図11A】第３の実施の形態に係る半導体記憶装置の書込み動作の回路図。
【図11B】第３の実施の形態に係る半導体記憶装置の読出し動作の回路図。
【図11C】第３の実施の形態に係る半導体記憶装置の保持動作の回路図。
【図11D】第３の実施の形態に係る半導体記憶装置の動作モードの説明図。
【図12】第４の実施の形態に係る半導体記憶装置の断面図。
【図13】第４の実施の形態の変形例に係る半導体記憶装置の断面図。
【図14】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの回路ブロック図。
【図15A】ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図15C】ソース接続例の実施の形態に係る半導体記憶装置において、酸化物半導体層３２の半径方向の直径Ｒ２と、導電層２４の半径方向の直径Ｒ１の大小関係の説明図。
【図16A】ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図17A】ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図18A】ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図19A】ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図20A】ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図21A】ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図22A】ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図23A】ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図24A】ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図25A】ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図26A】ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図27A】ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図28A】ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図29A】ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【図30A】ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
【発明を実施するための形態】
【0008】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【0009】
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【0010】
以下の説明においては、ＸＹ平面に広がる基板面に垂直な方向をＺ方向、Ｚ方向に直交し、ビット線ＢＬの延伸する方向をＸ方向、Ｚ方向に垂直でＸ方向に非平行なワード線ＷＬの延伸する方向をＹ方向とする。尚、これらの方向については、一例である。パターンの配置によっては、適宜変更可能である。また、基板は、絶縁体基板、半導体基板、絶縁体基板に電極層が埋め込まれた基板なども含む場合がある。更に、ＮチャネルＭＯＳ(Metal Oxide Gate Semiconductor)電界効果トランジスタ、ＰチャネルＭＯＳ電界効果トランジスタ、相補型ＭＯＳ電界効果トランジスタ（ＣＭＯＳ：Complementary MOS）からなる半導体素子が埋め込まれた基板であっても良い。
【0011】
また、以下の説明においては、メモリセルアレイを単に半導体記憶装置と表記する場合もある。
【0012】
実施形態に係る半導体記憶装置は、強誘電体トランジスタ（ＦｅＦＥＴ：Ferroelectric Field Effect Transistor）を有する強誘電体メモリであって、メモリセルアレイを有する。実施形態に係る半導体記憶装置において、回路形式としては、１Ｔ-１ＦｅＦＥＴ回路形式、２Ｔ-１ＦｅＦＥＴ回路形式、３Ｔ（２Ｔ＋１ＦｅＦＥＴ）などが含まれる。メモリセルがＦｅＦＥＴである１ＦｅＦＥＴセル回路式も含まれる。また、ＦｅＦＥＴがＭＦＳ（Metal Ferroelectric Semiconductor）構造、ＭＦＭＩＳ(Metal Ferroelectric Insulator Metal Insulator Semiconductor)構造を有するメモリセルも含まれる。また、１Ｔ-１ＦｅＦＥＴ回路には、１Ｔの選択トランジスタのチャネルとＦｅＦＥＴのソースが接続されるソース接続形式と、１Ｔの選択トランジスタのチャネルとＦｅＦＥＴのゲートが接続されるゲート接続形式が含まれる。また、ソース接続形式とゲート接続形式を組合せた接続形式も含まれる。
【0013】
（ゲートオールアラウンド構造）
図１Ａは、比較例に係る半導体記憶装置の断面図である。
図１Ａは、比較例に係る半導体記憶装置の断面図である。
【0014】
比較例に係る半導体記憶装置は、図１Ａに示すように、強誘電体メモリＭＴＲを備える。強誘電体メモリＭＴＲは、ＦｅＦＥＴを備える。強誘電体メモリＭＴＲは、ソースコンタクトＳＣと、ソースコンタクトＳＣと接し、Ｚ方向に延在する半導体層３２Ａと、半導体層３２Ａに接する強誘電体層３４と、強誘電体層３４に接する導電層３６Ａと、を備える。
【0015】
また、比較例に係る半導体記憶装置は、図１Ａに示すように、選択トランジスタＭＳＴを備える。選択トランジスタＭＳＴは、Ｚ方向に延びる半導体層２２と、半導体層２２に接するゲート絶縁層となる絶縁膜２０と、絶縁膜２０と接し、Ｚ方向に垂直なＹ方向に延びる選択ゲート線となる導電層１４と、を備える。半導体層２２と強誘電体メモリＭＴＲのソース電極となるソースコンタクトＳＣは接している。
【0016】
図１Ｂは、図１ＡのＩ－Ｉ線に沿う断面図である。比較例に係る半導体記憶装置は、図１Ａおよび図１Ｂに示すように、強誘電体メモリＭＴＲのゲート電極となる導電層３６Ａが、チャネルとなる半導体層３２Ａを囲んで配置される、いわゆるサラウンディング・ゲート・トランジスタ（ＳＧＴ：Surrounding Gate Transistor）構造を備える。ＳＧＴ構造は、ゲートオールアラウンド（Gate-all-around）構造とも称する。比較例に係る半導体記憶装置では、導電層３６Ａから半導体層３２Ａに向けて、図１Ｂの矢印で示す様に、電界が印加される。
【0017】
図１Ｃは、比較例に係る半導体記憶装置の動作説明のための断面図である。図１Ｃでは、強誘電体メモリＭＴＲを横型構造としてモデル化して示している。比較例に係る半導体記憶装置では、ビット線ＢＬに接続されるドレイン電極Ｄ（ＢＬ）とソースコンタクトＳＣに接続されるソース電極Ｓ（ＳＣ）が半導体層３２Ａに接続されている。また、ドレイン電極Ｄ（ＢＬ）とソース電極Ｓ（ＳＣ）間には、ゲート電極Ｇ（３６Ａ）が配置されている。ゲート電極Ｇ（３６Ａ）は、半導体層３２Ａとの間に強誘電体層３４を介して配置されている。ここで、強誘電体層３４と半導体層３２Ａとの間にインターレイヤーと呼ばれる絶縁層ＩＬを介在させている。比較例に係る半導体記憶装置の強誘電体メモリＭＴＲは、図１Ｃに示すように、導電層３６Ａ／強誘電体層３４／半導体層３２Ａの積層構造からなるＭＦＳ構造を備える。比較例に係る半導体記憶装置では、その構造上、ゲート電極Ｇ（３６Ａ）と半導体層３２Ａとの間のカップリング比が大きくなり易い。カップリング比が大きいと減分極電界成分が大きくなり、自発分極が維持できず、強誘電体層３４の分極電荷量Ｐと印加される電圧Ｖとの関係を表すＰＶ分極特性がマイナーループ（部分分極）状態になり易い。このため、データ保持特性も劣化する。また、比較例に係る半導体記憶装置では、強誘電体層３４の端部であるフリンジ部分にゲート電極Ｇ（３６Ａ）からのフリンジ電界がかかりにくいため、強誘電体層３４の分極反転も起こりにくい。
【0018】
【0019】
第１の実施の形態に係る半導体記憶装置は、図２Ａに示すように、強誘電体メモリＭＴＲを備える。強誘電体メモリＭＴＲは、ＦｅＦＥＴを備える。強誘電体メモリＭＴＲは、Ｚ方向に延在し、円筒形状を有する導電層２４と、導電層２４と接し、円筒形状の半径方向とＺ方向に延在する半導体層３２と、半導体層３２に接する強誘電体層３４と、強誘電体層３４に接する導電層３６と、半導体層３２の内、Ｚ方向に延びる領域の半径方向と交わる平面で接触し、Ｚ方向に垂直なＸ方向に延びる導電層２８とを備える。ここで、半導体層３２の半径方向の直径Ｒ２は、導電層２４の半径方向の直径Ｒ１よりも大きい。
【0020】
また、第１の実施の形態に係る半導体記憶装置は、図２Ａに示すように、選択トランジスタＭＳＴを備える。選択トランジスタＭＳＴは、Ｚ方向に延びる半導体層２２と、半導体層２２に接するゲート絶縁層となる絶縁膜２０と、絶縁膜２０と接し、Ｚ方向に垂直なＹ方向に延びる選択ゲート線となる導電層１４とを備え、半導体層２２と強誘電体メモリＭＴＲのソース電極となる導電層２４（ＳＣ）は接している。
【0021】
図２Ｂは、図２ＡのＩＩ－ＩＩ線に沿う断面図である。第１の実施の形態に係る半導体記憶装置は、図２Ａおよび図２Ｂに示すように、強誘電体メモリＭＴＲのゲート電極となる導電層３６の周りを強誘電体層３４および半導体層（チャネル）３２が囲んで配置される、チャネルオールアラウンド（Channel-all-around）構造を備える。実施の形態に係る半導体記憶装置では、導電層３６から導電層２８に向けて、図２Ｂの矢印で示す様に、電界が印加される。
【0022】
図２Ｃは、図２ＡのソースコンタクトＳＣとなる導電層２４（ＳＣ）近傍の拡大図である。実施の形態に係る半導体記憶装置では、ゲート電極となる導電層３６の周りを強誘電体層３４と半導体層３２が囲んでいるため、ソースコンタクトＳＣとなる導電層２４（ＳＣ）近傍においても導電層３６から半導体層３２に向けて、図２Ｃの矢印で示す様に、電界が印加される。
【0023】
図２Ｄは、第１の実施の形態に係る半導体記憶装置の動作説明のための断面図である。図２Ｄでは、強誘電体メモリＭＴＲを横型構造としてモデル化して示している。第１の実施の形態に係る半導体記憶装置では、ビット線ＢＬに接続されるドレイン電極Ｄ（２８）とソースコンタクトＳＣに接続されるソース電極Ｓ（２４）が半導体層３２に接続されている。また、ゲート電極Ｇ（３６）は、半導体層３２との間に強誘電体層３４を介して配置されている。第１の実施の形態に係る半導体記憶装置の強誘電体メモリＭＴＲは、図２Ｄに示すように、導電層３６／強誘電体層３４／半導体層３２の積層構造からなるＭＦＳ構造を備える。
【0024】
第１の実施の形態に係る半導体記憶装置の強誘電体メモリＭＴＲでは、その構造上、ゲート電極Ｇ（３６）と半導体層３２間のカップリング比が小さくなり易い。カップリング比が小さいと減分極電界が小さくなり自発分極が維持可能であり、強誘電体層３４のＰＶ分極特性が幅広く拡大されたループ状態を描く。このため、データ保持特性も安定化する。
【0025】
第１の実施の形態に係る半導体記憶装置では、ゲート電極となる導電層３６の周りを強誘電体層３４と半導体層３２が囲んでいるため、強誘電体層３４の全体にゲート電極Ｇ（３６）からの電界がかかり易い。このため、強誘電体層３４の分極反転も起こり易く、動作上安定性を有する。
【0026】
第１の実施の形態に係る半導体記憶装置は、比較例に比べて、強誘電体層３４に効率的に電界をかけられるため動作電圧低減が期待され、また、カップリング比が小さく自発分極を安定化させるため保持特性も向上可能である。
【0027】
第１の実施の形態に係る半導体記憶装置の強誘電体メモリトランジスタＭＴＲでは、チャネルオールアラウンド構造であると共に、ゲート電極が強誘電体層を介してチャネル領域内に埋め込まれている構造を備える。このため、カップリング比が小さく自発分極を安定化させることができる。また、ゲート電圧が強誘電体層全体に印加されるために、強誘電体層が反転しやすい。
【0028】
導電層２４は、強誘電体メモリＭＴＲのソース電極である。導電層３６は、強誘電体メモリＭＴＲのゲート電極であり、Ｙ方向に延在するワード線ＷＬに接続される。導電層２８は、強誘電体メモリＭＴＲのドレイン電極であり、Ｘ方向に延在するビット線ＢＬに接続される。導電層１０は、Ｙ方向に延在するリードラインＲＬに接続される。
【0029】
導電層１０、導電層２４、導電層３６、および導電層２８は、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、および不純物ドープシリコンからなる群より選ばれる少なくとも一つの材料を含む。
【0030】
半導体層３２は、酸化物半導体層を備える。酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）からなる群より選ばれる少なくとも一つの元素を含む。
【0031】
酸化物半導体層は、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含んでいても良い。すなわち、半導体層３２は、ＩｎＧａＺｎＯやＩｎＯ等で形成可能である。また、半導体層３２は、酸化チタン（ＴｉＯ）や酸化タングステン（ＷＯ）等で形成可能である。
【0032】
強誘電体層３４は、ハフ二ウム（Ｈｆ）とジルコニウム（Ｚｒ）を主成分とする酸化物層を備える。強誘電体層３４は、ＨｆＺｒＯx膜を備えていても良い。また、強誘電体層３４は、ＺｒＯ2／ＨｆＺｒＯ2／ＺｒＯ2もしくはＺｒＯ2／ＨｆＯ2／ＺｒＯ2等の積層構造を備えていても良い。また、強誘電体層３４は、ＰＺＴやＢＴＯ等のペロブスカイト型強誘電体層であっても良い。
【0033】
絶縁膜２０は、シリコン（Ｓｉ）、窒化シリコン（ＳｉＮ）、ゲルマニウム（Ｇｅ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ニオブ（Ｎｂ）、イットリウム（Ｙ）、タンタル（Ｔａ）、バナジウム（Ｖ）、およびマグネシウム（Ｍｇ）からなる群より選ばれる少なくとも一つの元素と、酸素と、を含む。
【0034】
（メモリセルアレイ）
図３は、第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１００の回路構成図である。第１の実施の形態に係る半導体記憶装置のメモリセルは、１Ｔ－１ＦｅＦＥＴ回路を有し、強誘電体メモリＭＴＲのソースが選択トランジスタＭＳＴのチャネルに接続されたソース接続構成を有する。強誘電体メモリＭＴＲのドレインはビット線ＢＬ０、ＢＬ１、…に接続され、強誘電体メモリＭＴＲのゲートはワード線ＷＬ０、ＷＬ１、…に接続され、選択トランジスタＭＳＴのドレインはリードラインＲＬ０、ＲＬ１、…に接続され、選択トランジスタＭＳＴのゲートは読出しワード線ＲＷＬ０、ＲＷＬ１、…に接続されている。
図３は、第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１００の回路構成図である。第１の実施の形態に係る半導体記憶装置のメモリセルは、１Ｔ－１ＦｅＦＥＴ回路を有し、強誘電体メモリＭＴＲのソースが選択トランジスタＭＳＴのチャネルに接続されたソース接続構成を有する。強誘電体メモリＭＴＲのドレインはビット線ＢＬ０、ＢＬ１、…に接続され、強誘電体メモリＭＴＲのゲートはワード線ＷＬ０、ＷＬ１、…に接続され、選択トランジスタＭＳＴのドレインはリードラインＲＬ０、ＲＬ１、…に接続され、選択トランジスタＭＳＴのゲートは読出しワード線ＲＷＬ０、ＲＷＬ１、…に接続されている。
【0035】
図４Ａは、第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１００の回路ブロック図である。メモリセルＭＣは、強誘電体メモリＭＴＲと選択トランジスタＭＳＴとがソースコンタクトＳＣを介して接続されており、このようなメモリセルＭＣが、Ｘ方向、Ｙ方向に２次元的に配置されている。
【0036】
図４Ｂは、第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１００の模式的な上面図である。ビット線ＢＬ０、ＢＬ１とリードラインＲＬ０、ＲＬ１は、Ｚ方向に上下に重なって配置されている。また、ワード線ＷＬ０、ＷＬ１と読出しワード線ＲＷＬ０、ＲＷＬ１もＺ方向に上下に重なって配置されている。ビット線ＢＬ０、ＢＬ１とワード線ＷＬ０、ＷＬ１との交差部には、メモリセルＭＣおよびソースコンタクトＳＣが配置される。
【0037】
【0038】
書込み動作時には、図５Ｄの動作モードにしたがって、図５Ａに示すように各ラインに電圧が与えられる。図５Ａの例では、ビット線ＢＬ０と読出し線ＲＬ０間のワード線ＷＬ０と読出しワード線ＲＷＬ０に接続されたメモリセルＭＣに書込み動作を実行し、隣接するメモリセルには書込み動作を行わない場合が示されている。すなわち、ワード線ＷＬ０には書込み電圧Ｖwが印加され、読出しワード線ＲＷＬ０には電圧Ｖpassが印加され、ワード線ＷＬ１には０Ｖが印加され、読出しワード線ＲＷＬ１には０Ｖが印加される。ビット線ＢＬ０には０Ｖが印加され、読出し線ＲＬ０には０Ｖが印加され、ビット線ＢＬ１には書込み電圧Ｖwが印加され、読出し線ＲＬ１には書込み電圧Ｖwに等しい電圧が印加される。
【0039】
消去動作時には、図５Ｄの動作モードにしたがって、図５Ｂに示すように各ラインに電圧が与えられる。図５Ｂの例では、ビット線ＢＬ０と読出し線ＲＬ０間のワード線ＷＬ０と読出しワード線ＲＷＬ０に接続されたメモリセルＭＣに消去動作を実行し、隣接するメモリセルには消去動作を行わない場合が示されている。すなわち、ワード線ＷＬ０には０Ｖが印加され、読出しワード線ＲＷＬ０には電圧Ｖpassが印加され、ワード線ＷＬ１には０Ｖが印加され、読出しワード線ＲＷＬ１には０Ｖが印加される。ビット線ＢＬ０には書込み電圧Ｖwに等しい電圧が印加され、読出し線ＲＬ０には書込み電圧Ｖwに等しい電圧が印加され、ビット線ＢＬ１には０Ｖが印加され、読出し線ＲＬ０には０Ｖが印加される。
【0040】
読出し動作時には、図５Ｄの動作モードにしたがって、図５Ｃに示すように各ラインに電圧が与えられる。図５Ｃの例では、ワード線ＷＬ０にはリード電圧Ｖrが印加され、読出しワード線ＲＷＬ０には電圧Ｖpassが印加され、ワード線ＷＬ１には０Ｖが印加され、読出しワード線ＲＷＬ１には０Ｖが印加される。ビット線ＢＬ０には０Ｖが印加され、読出し線ＲＬ０にはリード電圧Ｖrが印加され、ビット線ＢＬ１には０Ｖが印加され、読出し線ＲＬ１には０Ｖが印加される。
【0041】
（第１の実施の形態の変形例１）
第１の実施の形態の変形例１に係る半導体記憶装置は、図６に示すように、導電層３６／強誘電体層３４／導電層３９／絶縁層３３／半導体層３２の積層構造からなるＭＦＭＩＳ構造を備える。
第１の実施の形態の変形例１に係る半導体記憶装置は、図６に示すように、導電層３６／強誘電体層３４／導電層３９／絶縁層３３／半導体層３２の積層構造からなるＭＦＭＩＳ構造を備える。
【0042】
第１の実施の形態の変形例１に係る半導体記憶装置は、強誘電体メモリＭＴＲを備える。強誘電体メモリＭＴＲは、図６に示すように、強誘電体層３４と半導体層３２との間に、更に、導電層３９と絶縁層３３との積層構造を備える。すなわち、強誘電体層３４と半導体層３２との間に設けられ、強誘電体層３４と接する導電層３９と、導電層３９と半導体層３２との間に設けられ、半導体層３２と接する絶縁層３３とを備える。その他の構成は、第１の実施の形態と同様である。
【0043】
ＭＦＭＩＳ構造は、導電層３９と絶縁層３３の積層構造を有することで、第１の実施の形態のＭＦＳ構造に比べて、強誘電体層３４に効率的に電界を印加することができる。このため、カップリング比を小さくすることができ、自発分極の安定性を増大することができる。更に、ＭＦＭＩＳ構造は、強誘電体層３４に効率的に電界を印加することができるため、メモリウィンドＭＷを広げることができ、保持特性を向上させ、信頼性を増大することができる。
【0044】
（第１の実施の形態の変形例２）
図７は、第１の実施の形態の変形例２に係る半導体記憶装置の断面図である。
図７は、第１の実施の形態の変形例２に係る半導体記憶装置の断面図である。
【0045】
第１の実施の形態の変形例２に係る半導体記憶装置は、図７に示すように、強誘電体メモリＭＴＲを備える。強誘電体メモリＭＴＲは、Ｚ方向に延在し、円筒形状を有する導電層２４Ｃと、導電層２４Ｃと接し、円筒形状の半径方向とＺ方向に延在する半導体層３２と、半導体層３２に接する強誘電体層３４と、強誘電体層３４に接する導電層３６と、半導体層３２の内、Ｚ方向に延びる領域の半径方向と交わる平面で接触し、Ｚ方向に垂直なＸ方向に延びる導電層２８とを備える。
【0046】
また、第１の実施の形態の変形例２に係る半導体記憶装置は、図７に示すように、選択トランジスタＭＳＴを備える。選択トランジスタＭＳＴは、Ｚ方向に延びる半導体層２２と、半導体層２２に接するゲート絶縁層となる絶縁膜２０と、絶縁膜２０と接し、Ｚ方向に垂直なＹ方向に延びる選択ゲート線ＲＷＬとなる導電層１４と、を備える。半導体層２２と強誘電体メモリＭＴＲのソース電極となる導電層２４Ｃは接している。
【0047】
第１の実施の形態の変形例２に係る半導体記憶装置においては、強誘電体メモリＭＴＲのチャネルとなる半導体層３２の下に半導体層３２の一部を取囲むプレート構造を有する導電層２４Ｆを備える。導電層２４Ｆは、導電層２４Ｃに接続される。導電層２４Ｆは、第１導電層と同質の材料で形成される。
【0048】
ここで、半導体層３２の半径方向の直径Ｒ２は、半導体層２２の半径方向の直径Ｒ３よりも大きい。プレート構造を有する導電層２４Ｆの半径方向の直径Ｒ４は、半導体層３２の半径方向の直径Ｒ２よりも大きい。その他の構成は、第１の実施の形態と同様である。
【0049】
第１の実施の形態の変形例２に係る半導体記憶装置においては、強誘電体メモリＭＴＲのゲート電極となる導電層３６から選択トランジスタＭＳＴのソース電極となる導電層２４Ｃに向けて印加される電界によって生成される電気力線の密度がプレート構造を有する導電層２４Ｆの配置によって高くなる。消去動作時には、半導体層３２は略空乏化されるが、導電層２４Ｆの配置の効果によって、印加電界によって発生する電気力線の密度が高いことから、導電層２４Ｆが存在しない構造に比べて、強誘電体メモリＭＴＲの消去動作を効率的に行うことができる。
【0050】
（第２の実施の形態：２層積層）
図８は、第２の実施の形態に係る半導体記憶装置の断面図である。
図８は、第２の実施の形態に係る半導体記憶装置の断面図である。
【0051】
第２の実施の形態に係る半導体記憶装置は、図８に示すように、第１の実施の形態に係る半導体記憶装置をＺ方向に２層積層した構造を備える。
【0052】
第２の実施の形態に係る半導体記憶装置は、強誘電体メモリＭＴＲ１と、選択トランジスタＭＳＴ１と、強誘電体メモリＭＴＲ２と、選択トランジスタＭＳＴ２とを備える。
【0053】
強誘電体メモリＭＴＲ１は、Ｚ方向に延在し、円筒形状を有する導電層２４Ａと、導電層２４Ａと接し、円筒形状の半径方向とＺ方向に延在する半導体層３２Ａと、半導体層３２Ａに接する強誘電体層３４Ａと、強誘電体層３４Ａに接する導電層３６Ａと、半導体層３２Ａの内、Ｚ方向に延びる領域の半径方向と交わる平面で接触する導電層２８Ａとを備える。導電層２８ＡはＺ方向に垂直なＸ方向に延びるビット線ＢＬＡに接続される。
【0054】
選択トランジスタＭＳＴ１は、Ｚ方向に延びる半導体層２２Ａと、半導体層２２Ａに接するゲート絶縁層となる絶縁膜２０Ａと、絶縁膜２０Ａと接し、Ｚ方向に垂直なＹ方向に延びる選択ゲート線ＲＷＬＡとなる導電層１４Ａとを備える。
【0055】
強誘電体メモリＭＴＲ２は、円筒形状の半径方向とＺ方向に延在する半導体層３２Ｂと、半導体層３２Ｂに接する強誘電体層３４Ｂと、強誘電体層３４Ｂに接する導電層３６Ｂと、半導体層３２Ｂの内、Ｚ方向に延びる領域の半径方向と交わる平面で接触する導電層２８Ｂとを備える。導電層２８ＢはＸ方向に延びるビット線ＢＬＢに接続される。
【0056】
選択トランジスタＭＳＴ２は、Ｚ方向に延びる半導体層２２Ｂと、半導体層２２Ｂに接するゲート絶縁層となる絶縁膜２０Ｂと、絶縁膜２０Ｂと接し、Ｚ方向に垂直なＹ方向に延びる選択ゲート線ＲＷＬＢとなる導電層１４Ｂとを備える。
【0057】
選択トランジスタＭＳＴ１の半導体層２２Ａと強誘電体メモリＭＴＲのソース電極となる導電層２４Ａは接している。選択トランジスタＭＳＴ２の半導体層２２Ｂは、強誘電体メモリＭＴＲの半導体層３２Ｂに接している。選択トランジスタＭＳＴ１の半導体層２２Ａは、リードラインＲＬＡとなる導電層１０Ａに接している。選択トランジスタＭＳＴ２の半導体層２２Ｂは、導電層２４Ｂを介してリードラインＲＬＢとなる導電層１０Ｂに接している。強誘電体メモリＭＴＲ１の導電層３６Ａと第２の強誘電体メモリＭＴＲ２の導電層３６Ｂは、ワード線ＷＬとなる導電層３８と接続されている。
【0058】
第２の実施の形態に係る半導体記憶装置は、図８に示すように、第１の実施の形態に係る半導体記憶装置をＺ方向に２層積層した構造を備えるため、集積度を増大することができる。その他の構成は、第１の実施の形態に係る半導体記憶装置と同様である。
【0059】
（第３の実施の形態：ゲート接続構造）
第３の実施の形態に係る半導体記憶装置において、強誘電体メモリＭＴＲは、ＭＦＳ構造を備える。すなわち、導電層３６／強誘電体層３４／半導体層３２の積層構造を備える。第３の実施の形態に係る半導体記憶装置のメモリセルは、１Ｔ－１ＦｅＦＥＴ回路構造を有し、強誘電体メモリＭＴＲのゲートが選択トランジスタＭＳＴのチャネルに接続されたゲート接続構成を有する。
第３の実施の形態に係る半導体記憶装置において、強誘電体メモリＭＴＲは、ＭＦＳ構造を備える。すなわち、導電層３６／強誘電体層３４／半導体層３２の積層構造を備える。第３の実施の形態に係る半導体記憶装置のメモリセルは、１Ｔ－１ＦｅＦＥＴ回路構造を有し、強誘電体メモリＭＴＲのゲートが選択トランジスタＭＳＴのチャネルに接続されたゲート接続構成を有する。
【0060】
図９は、第３の実施の形態に係る半導体記憶装置の断面図である。
【0061】
第３の実施の形態に係る半導体記憶装置は、図９に示すように、強誘電体メモリＭＴＲを備える。強誘電体メモリＭＴＲは、Ｚ方向に延在し、円筒形状を有する導電層２４と、導電層２４と接し、円筒形状の半径方向とＺ方向に延在する半導体層３２と、半導体層３２に接する強誘電体層３４と、強誘電体層３４に接する導電層３６と、半導体層３２の内、Ｚ方向に延びる領域の半径方向と交わる平面で接触し、Ｚ方向に垂直なＸ方向に延びる選択ゲート線ＷＳＬとなる導電層２８とを備える。ここで、半導体層３２の半径方向の直径Ｒ２は、導電層２４の半径方向の直径Ｒ１よりも大きい。
【0062】
また、第３の実施の形態に係る半導体記憶装置は、図９に示すように、選択トランジスタＭＳＴを備える。選択トランジスタＭＳＴは、Ｚ方向に延びる半導体層２２と、半導体層２２に接し、ビット線ＢＬとなる導電層１２と、半導体層２２に接するゲート絶縁層となる絶縁膜２０と、絶縁膜２０と接し、ワード選択線ＷＳＬとなる導電層１４とを備える。ここで、半導体層２２は、強誘電体メモリＭＴＲのゲート電極となる導電層３６と接続されている。
【0063】
導電層２４は、強誘電体メモリＭＴＲのソース電極であり、導電層１０に接続される。導電層１０は、Ｙ方向に延在するセンスラインＳＬに接続される。導電層３６は、強誘電体メモリＭＴＲのゲート電極であり、選択トランジスタＭＳＴの半導体層２２と接続するゲートコンタクトＧＣに接続される。導電層２８は、強誘電体メモリＭＴＲのドレイン電極であり、Ｘ方向に延在するリード選択線ＲＳＬに接続される。導電層１４は、選択トランジスタＭＳＴのゲート電極であり、Ｘ方向に延在するライト選択線ＷＳＬに接続される。
【0064】
ゲート接続構造は、強誘電体メモリＭＴＲと選択トランジスタＭＳＴとの接続形式がソース接続構造と異なる。その他の構成は、第１の実施の形態と同様である。
【0065】
（メモリセルアレイ）
図１０Ａは、第３の実施の形態に係る半導体記憶装置のメモリセルアレイ１０１の回路構成図である。第３の実施の形態に係る半導体記憶装置のメモリセルは、１Ｔ－１ＦｅＦＥＴ回路構造を有し、強誘電体メモリＭＴＲのゲートが選択トランジスタＭＳＴのチャネルに接続されたゲート接続構成を有する。選択トランジスタＭＳＴのドレインはビット線ＢＬ０、ＢＬ１、…に接続され、選択トランジスタＭＳＴのゲートはワード選択線ＷＳＬ０、ＷＳＬ１、…に接続され、強誘電体メモリＭＴＲのドレインはリード選択線ＲＳＬ０、ＲＳＬ１、…に接続され、強誘電体メモリＭＴＲのソースはセンスラインＳＬ０、ＳＬ１、…に接続されている。
図１０Ａは、第３の実施の形態に係る半導体記憶装置のメモリセルアレイ１０１の回路構成図である。第３の実施の形態に係る半導体記憶装置のメモリセルは、１Ｔ－１ＦｅＦＥＴ回路構造を有し、強誘電体メモリＭＴＲのゲートが選択トランジスタＭＳＴのチャネルに接続されたゲート接続構成を有する。選択トランジスタＭＳＴのドレインはビット線ＢＬ０、ＢＬ１、…に接続され、選択トランジスタＭＳＴのゲートはワード選択線ＷＳＬ０、ＷＳＬ１、…に接続され、強誘電体メモリＭＴＲのドレインはリード選択線ＲＳＬ０、ＲＳＬ１、…に接続され、強誘電体メモリＭＴＲのソースはセンスラインＳＬ０、ＳＬ１、…に接続されている。
【0066】
第３の実施の形態に係る半導体記憶装置のメモリセルアレイ１０１の回路ブロック図は省略するが、メモリセルＭＣは、強誘電体メモリＭＴＲと選択トランジスタＭＳＴとがゲートコンタクトＧＣを介して接続されており、このようなメモリセルＭＣが、Ｘ方向、Ｙ方向に２次元的に配置されている。
【0067】
図１０Ｂは、第３の実施の形態に係る半導体記憶装置のメモリセルアレイ１０１の模式的な上面図である。ビット線ＢＬ０、ＢＬ１とセンスラインＳＬ０、ＳＬ１は、Ｚ方向に上下に重なって配置されている。また、ワード選択線ＷＳＬ０、ＷＳＬ１とリード選択線ＲＳＬ０、ＲＳＬ１もＺ方向に上下に重なって配置されている。ビット線ＢＬ０、ＢＬ１とワード選択線ＷＳＬ０、ＷＳＬ１との交差部には、メモリセルＭＣおよびゲートコンタクトＧＣが配置される。
【0068】
【0069】
書込み動作時には、図１１Ｄの動作モードにしたがって、図１１Ａに示すような各部の電位が与えられる。ワード選択線ＷＳＬ１には電圧Ｖd０が印加され、ワード線ＷＳＬ０には０Ｖが印加され、読出し選択線ＲＳＬ１には０Ｖが印加され、読出し選択線ＲＳＬ０には０Ｖが印加される。ビット線ＢＬ０には書込み電圧Ｖｗが印加され、ビット線ＢＬ１には０Ｖが印加され、センスラインＳＬ０には０Ｖが印加され、センスラインＳＬ１にも０Ｖが印加される。
【0070】
読出し動作時には、図１１Ｄの動作モードにしたがって、図１１Ｂに示すような各部の電位が与えられる。ワード選択線ＷＳＬ１には電圧Ｖd１が印加され、ワード選択線ＷＳＬ０には０Ｖが印加され、読出し選択線ＲＳＬ１にはリード電圧Ｖrが印加され、読出し選択線ＲＳＬ０には０Ｖが印加される。ビット線ＢＬ０にはリード電圧Ｖrが印加され、ビット線ＢＬ１には０Ｖが印加され、センスラインＳＬ０には電圧Ｖd２が印加され、センスラインＳＬ１には０Ｖが印加される。
【0071】
保持動作時には、図１１Ｄの動作モードにしたがって、図１１Ｃに示すような各部の電位が与えられる。ワード選択線ＷＬ０、ＷＳＬ１には０Ｖが印加され、読出し選択線ＲＳＬ０、ＲＳＬ１には０Ｖが印加される。ビット線ＢＬ０、ＢＬ１には０Ｖが印加され、センスラインＳＬ０、ＳＬ１には０Ｖが印加される。
【0072】
（第４の実施の形態：２Ｔ-１ＦｅＦＥＴ）
第４の実施の形態に係る半導体記憶装置において、強誘電体メモリＭＴＲは、ＭＦ構造を備える。すなわち、導電層３６／強誘電体層３４／半導体層３２の積層構造を備える。第４の実施の形態に係る半導体記憶装置のメモリセルは、２Ｔ－１ＦｅＦＥＴ回路構造を有し、強誘電体メモリＭＴＲのソースが選択トランジスタＭＳＴ１のチャネルに接続されたソース接続構成と、強誘電体メモリＭＴＲのゲートが選択トランジスタＭＳＴ２のチャネルに接続されたゲート接続構成との組み合わせた構造を備える。
第４の実施の形態に係る半導体記憶装置において、強誘電体メモリＭＴＲは、ＭＦ構造を備える。すなわち、導電層３６／強誘電体層３４／半導体層３２の積層構造を備える。第４の実施の形態に係る半導体記憶装置のメモリセルは、２Ｔ－１ＦｅＦＥＴ回路構造を有し、強誘電体メモリＭＴＲのソースが選択トランジスタＭＳＴ１のチャネルに接続されたソース接続構成と、強誘電体メモリＭＴＲのゲートが選択トランジスタＭＳＴ２のチャネルに接続されたゲート接続構成との組み合わせた構造を備える。
【0073】
図１２は、第４の実施の形態に係る半導体記憶装置の断面図である。
【0074】
第４の実施の形態に係る半導体記憶装置は、図１２に示すように、強誘電体メモリＭＴＲと、強誘電体メモリＭＴＲにソース接続された第１の選択トランジスタＭＳＴ１と、強誘電体メモリＭＴＲとゲート接続された第２の選択トランジスタＭＳＴ２とを備える。
【0075】
強誘電体メモリＭＴＲは、図１２に示すように、Ｚ方向に延在し、円筒形状を有する導電層２４Ａと、導電層２４Ａと接し、円筒形状の半径方向とＺ方向に延在する半導体層３２と、半導体層３２に接する強誘電体層３４と、強誘電体層３４に接する導電層３６と、半導体層３２の内、Ｚ方向に延びる領域の半径方向と交わる平面で接触する導電層２８とを備える。ここで、図示は省略されているが、半導体層３２の半径方向の直径Ｒ２は、導電層２４Ａの半径方向の直径Ｒ１よりも大きい点は第１の実施の形態と同様である。
【0076】
また、選択トランジスタＭＳＴ１は、図１２に示すように、Ｚ方向に延びる半導体層２２Ａと、半導体層２２Ａに接するゲート絶縁層となる絶縁膜２０Ａと、絶縁膜２０Ａと接し、Ｚ方向に垂直なＹ方向に延びる選択ゲート線ＷＬＲとなる導電層１４Ａとを備え、半導体層２２Ａと強誘電体メモリＭＴＲのソース電極となる導電層２４Ａは接している。
【0077】
また、第２選択トランジスタＭＳＴ２は、図１２に示すように、Ｚ方向に延びる半導体層２２Ｂと、半導体層２２Ｂに接するゲート絶縁層となる絶縁膜２０Ｂと、絶縁膜２０Ｂと接し、Ｚ方向に垂直なＹ方向に延びる選択ゲート線ＷＬＷとなる導電層１４Ｂとを備え、半導体層２２Ｂと強誘電体メモリのゲート電極となる導電層３６は接している。
【0078】
（第４の実施の形態の変形例：２Ｔ-１ＦｅＦＥＴ）
第４の実施の形態の変形例に係る半導体記憶装置のメモリセルも第４の実施の形態と同様に、２Ｔ－１ＦｅＦＥＴ回路構造を有し、強誘電体メモリＭＴＲのソースが選択トランジスタＭＳＴ１のチャネルに接続されたソース接続構成と、強誘電体メモリＭＴＲのゲートが選択トランジスタＭＳＴ２のチャネルに接続されたゲート接続構成との組み合わせた構造を備える。第４の実施の形態の変形例に係る半導体記憶装置において、強誘電体メモリＭＴＲは、ＭＦＭＩＳ構造を備える。
第４の実施の形態の変形例に係る半導体記憶装置のメモリセルも第４の実施の形態と同様に、２Ｔ－１ＦｅＦＥＴ回路構造を有し、強誘電体メモリＭＴＲのソースが選択トランジスタＭＳＴ１のチャネルに接続されたソース接続構成と、強誘電体メモリＭＴＲのゲートが選択トランジスタＭＳＴ２のチャネルに接続されたゲート接続構成との組み合わせた構造を備える。第４の実施の形態の変形例に係る半導体記憶装置において、強誘電体メモリＭＴＲは、ＭＦＭＩＳ構造を備える。
【0079】
図１３は、第４の実施の形態の変形例に係る半導体記憶装置の断面図である。
【0080】
強誘電体メモリＭＴＲは、図１３に示すように、強誘電体層３４と半導体層３２との間に、導電層３９と絶縁層３３との積層構造を備える。すなわち、強誘電体層３４と半導体層３２との間に設けられ、強誘電体層３４と接する導電層３９と、導電層３９と半導体層３２との間に設けられ、半導体層３２と接する絶縁層３３とを備える。
【0081】
ＭＦＭＩＳ構造は、導電層３９と絶縁層３３の積層構造を有することで、第４の実施の形態のＭＦＳ構造に比べて、強誘電体層３４に効率的に電界を印加することができる。このため、カップリング比を小さくすることができ、自発分極の安定性を増大することができる。更に、強誘電体層３４に効率的に電界を印加することができるため、メモリウィンドＭＷを広げることができ、保持特性を向上させ、信頼性を増大することができる。その他の構成は、第４の実施の形態に係る半導体記憶装置と同様である。
【0082】
（メモリセルアレイ）
図１４Ａは、第４の実施の形態に係る半導体記憶装置のメモリセルアレイの回路ブロック図である。第４の実施の形態の変形例に係る半導体記憶装置の回路ブロック図も同様に表される。
図１４Ａは、第４の実施の形態に係る半導体記憶装置のメモリセルアレイの回路ブロック図である。第４の実施の形態の変形例に係る半導体記憶装置の回路ブロック図も同様に表される。
【0083】
図１４では、簡単化のため、強誘電体メモリＭＴＲをＴ２で表示し、選択トランジスタＭＳＴ１、ＭＳＴ２をそれぞれＴ１、Ｔ３で表示する。第４の実施の形態に係る半導体記憶装置のメモリセルＭＣは、２Ｔ－１ＦｅＦＥＴ回路構造を有し、強誘電体メモリＴ２のソースが選択トランジスタＴ１のチャネルに接続されたソース接続構成と、強誘電体メモリＴ２のゲートが選択トランジスタＴ３のチャネルに接続されたゲート接続構成との組み合わせた構造を備える。このようなメモリセルＭＣが、２次元的に配置されている。
【0084】
選択トランジスタＴ１のゲートは、読出しワード線ＷＬＲ０、ＷＬＲ１、…に接続され、選択トランジスタＴ１のドレインは、センスラインＳＬ０、ＳＬ１、…に接続されている。強誘電体メモリＴ２のドレインは読出しワード線ＷＬＲＷ０、ＷＬＲＷ１、…に接続されている。選択トランジスタＴ３のドレインは、ビット線ＢＬＷ０、ＢＬＷ１、…に接続され、選択トランジスタＴ３のゲートは、書込みワード線ＷＬＷ０、ＷＬＷ１、…に接続されている。
【0085】
(ソース接続例の実施の形態に係る半導体記憶装置の製造方法)
ソース接続例の実施の形態に係る半導体記憶装置の製造方法について、図１５～図２１を参照して説明する。図１５Ａは、図１５Ｂの１５Ａ－１５Ａ線に沿うＸＺ面における断面図であり、図１５Ｂは、ＸＹ面に沿う上面図である。図１５Ｃは、ソース接続例の実施の形態に係る半導体記憶装置において、酸化物半導体層３２の半径方向の直径Ｒ２と、導電層２４の半径方向の直径Ｒ１の大小関係Ｒ２＞Ｒ１の説明図である。図１６Ａは、図１６Ｂの１６Ａ－１６Ａ線に沿うＸＺ面における断面図であり、図１６Ｂは、ＸＹ面に沿う上面図である。図１７Ａは、図１７Ｂの１７Ａ－１７Ａ線に沿うＸＺ面における断面図であり、図１７Ｂは、ＸＹ面に沿う上面図である。図１８Ａは、図１８Ｂの１８Ａ－１８Ａ線に沿うＸＺ面における断面図であり、図１８Ｂは、ＸＹ面に沿う上面図である。図１９Ａは、図１９Ｂの１９Ａ－１９Ａ線に沿うＸＺ面における断面図であり、図１９Ｂは、ＸＹ面に沿う上面図である。図２０Ａは、図２０Ｂの２０Ａ－２０Ａ線に沿うＸＺ面における断面図であり、図２０Ｂは、ＸＹ面に沿う上面図である。図２１Ａは、図２１Ｂの２０Ａ－２０Ａ線に沿うＸＺ面における断面図であり、図２１Ｂは、ＸＹ面に沿う上面図である。
（Ａ）まず、選択トランジスタＭＳＴを形成後、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術により平坦化し、選択トランジスタＭＳＴのソース電極となる導電層２４上にＺ方向に化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）技術を用いて、絶縁層２７、導電層２８、および絶縁層２９を順次堆積する。次に、図１５Ａおよび図１５Ｂに示すように、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）技術を用いて、円筒型形状に絶縁層２９、導電層２８、および絶縁層２７を除去し、円筒型形状の溝の底部に導電層２４を露出させる。図１５Ｃは、酸化物半導体層３２の半径方向の直径Ｒ２と、導電層２４の半径方向の直径Ｒ１の大小関係Ｒ２＞Ｒ１の説明図である。酸化物半導体層３２の半径方向の直径Ｒ２は、導電層の半径方向の直径Ｒ１よりも大きい。
（Ｂ）次に、図１６Ａおよび図１６Ｂに示すように、円筒型形状の溝に、原子層堆積（ＡＬＤ：Atomic Layer Deposition）技術により、ＩＧＺＯなどの酸化物半導体層３２およびＨＺＯ等の強誘電体層３４を形成し、更に導電層３６を形成する。ここで、半導体層３２は、ＩｎＧａＺｎＯやＩｎＯ等の酸化物半導体層で成膜する。強誘電体層３４は、例えば、ＺｒＯ2／ＨｆＺｒＯ2／ＺｒＯ2の積層構造を備えていても良い。ＺｒＯ2層をシード層とするＺｒＯ2／ＨｆＺｒＯ2／ＺｒＯ2をＡＬＤ法で成膜し、その後ラピッドサーマルアニール（ＲＴＡ：Rapid Thermal Anneal）により、強誘電体膜の結晶化アニールを実施する。成膜後の酸素空孔を低減するために例えば、オゾン（Ｏ3）雰囲気でのアニールを行う。
（Ｃ）次に、図１７Ａおよび図１７Ｂに示すように、リソグラフィー技術とＲＩＥ技術により、導電層３６、強誘電体層３４および酸化物半導体層３２をパターニングし、除去する。
（Ｄ）次に、図１８Ａおよび図１８Ｂに示すように、絶縁層３５を堆積し、ＣＭＰ技術を用いて平坦化し、導電層３６の表面を露出する。
（Ｅ）次に、図１９Ａおよび図１９Ｂに示すように、デバイス表面に導電層３６を形成する。
（Ｆ）次に、図２０Ａおよび図２０Ｂに示すように、リソグラフィー技術とＲＩＥ技術により、導電層３６をパターニングし、Ｙ方向に延在するストライプ形状に加工形成する。
（Ｇ）次に、図２１Ａおよび図２１Ｂに示すように、デバイス表面に絶縁層３７を形成し、平坦化する。
ソース接続例の実施の形態に係る半導体記憶装置の製造方法について、図１５～図２１を参照して説明する。図１５Ａは、図１５Ｂの１５Ａ－１５Ａ線に沿うＸＺ面における断面図であり、図１５Ｂは、ＸＹ面に沿う上面図である。図１５Ｃは、ソース接続例の実施の形態に係る半導体記憶装置において、酸化物半導体層３２の半径方向の直径Ｒ２と、導電層２４の半径方向の直径Ｒ１の大小関係Ｒ２＞Ｒ１の説明図である。図１６Ａは、図１６Ｂの１６Ａ－１６Ａ線に沿うＸＺ面における断面図であり、図１６Ｂは、ＸＹ面に沿う上面図である。図１７Ａは、図１７Ｂの１７Ａ－１７Ａ線に沿うＸＺ面における断面図であり、図１７Ｂは、ＸＹ面に沿う上面図である。図１８Ａは、図１８Ｂの１８Ａ－１８Ａ線に沿うＸＺ面における断面図であり、図１８Ｂは、ＸＹ面に沿う上面図である。図１９Ａは、図１９Ｂの１９Ａ－１９Ａ線に沿うＸＺ面における断面図であり、図１９Ｂは、ＸＹ面に沿う上面図である。図２０Ａは、図２０Ｂの２０Ａ－２０Ａ線に沿うＸＺ面における断面図であり、図２０Ｂは、ＸＹ面に沿う上面図である。図２１Ａは、図２１Ｂの２０Ａ－２０Ａ線に沿うＸＺ面における断面図であり、図２１Ｂは、ＸＹ面に沿う上面図である。
（Ａ）まず、選択トランジスタＭＳＴを形成後、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術により平坦化し、選択トランジスタＭＳＴのソース電極となる導電層２４上にＺ方向に化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）技術を用いて、絶縁層２７、導電層２８、および絶縁層２９を順次堆積する。次に、図１５Ａおよび図１５Ｂに示すように、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）技術を用いて、円筒型形状に絶縁層２９、導電層２８、および絶縁層２７を除去し、円筒型形状の溝の底部に導電層２４を露出させる。図１５Ｃは、酸化物半導体層３２の半径方向の直径Ｒ２と、導電層２４の半径方向の直径Ｒ１の大小関係Ｒ２＞Ｒ１の説明図である。酸化物半導体層３２の半径方向の直径Ｒ２は、導電層の半径方向の直径Ｒ１よりも大きい。
（Ｂ）次に、図１６Ａおよび図１６Ｂに示すように、円筒型形状の溝に、原子層堆積（ＡＬＤ：Atomic Layer Deposition）技術により、ＩＧＺＯなどの酸化物半導体層３２およびＨＺＯ等の強誘電体層３４を形成し、更に導電層３６を形成する。ここで、半導体層３２は、ＩｎＧａＺｎＯやＩｎＯ等の酸化物半導体層で成膜する。強誘電体層３４は、例えば、ＺｒＯ2／ＨｆＺｒＯ2／ＺｒＯ2の積層構造を備えていても良い。ＺｒＯ2層をシード層とするＺｒＯ2／ＨｆＺｒＯ2／ＺｒＯ2をＡＬＤ法で成膜し、その後ラピッドサーマルアニール（ＲＴＡ：Rapid Thermal Anneal）により、強誘電体膜の結晶化アニールを実施する。成膜後の酸素空孔を低減するために例えば、オゾン（Ｏ3）雰囲気でのアニールを行う。
（Ｃ）次に、図１７Ａおよび図１７Ｂに示すように、リソグラフィー技術とＲＩＥ技術により、導電層３６、強誘電体層３４および酸化物半導体層３２をパターニングし、除去する。
（Ｄ）次に、図１８Ａおよび図１８Ｂに示すように、絶縁層３５を堆積し、ＣＭＰ技術を用いて平坦化し、導電層３６の表面を露出する。
（Ｅ）次に、図１９Ａおよび図１９Ｂに示すように、デバイス表面に導電層３６を形成する。
（Ｆ）次に、図２０Ａおよび図２０Ｂに示すように、リソグラフィー技術とＲＩＥ技術により、導電層３６をパターニングし、Ｙ方向に延在するストライプ形状に加工形成する。
（Ｇ）次に、図２１Ａおよび図２１Ｂに示すように、デバイス表面に絶縁層３７を形成し、平坦化する。
【0086】
(ゲート接続例の実施の形態に係る半導体記憶装置の製造方法)
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法について、図２２～図３０を参照して説明する。図２２Ａは、図２２Ｂの２２Ａ－２２Ａ線に沿うＸＺ面における断面図であり、図２２Ｂは、ＸＹ面に沿う上面図である。図２３Ａは、図２３Ｂの２３Ａ－２３Ａ線に沿うＸＺ面における断面図であり、図２３Ｂは、ＸＹ面に沿う上面図である。図２４Ａは、図２４Ｂの２４Ａ－２４Ａ線に沿うＸＺ面における断面図であり、図２４Ｂは、ＸＹ面に沿う上面図である。図２５Ａは、図２５Ｂの２５Ａ－２５Ａ線に沿うＸＺ面における断面図であり、図２５Ｂは、ＸＹ面に沿う上面図である。図２６Ａは、図２６Ｂの２６Ａ－２６Ａ線に沿うＸＺ面における断面図であり、図２６Ｂは、ＸＹ面に沿う上面図である。図２７Ａは、図２７Ｂの２７Ａ－２７Ａ線に沿うＸＺ面における断面図であり、図２７Ｂは、ＸＹ面に沿う上面図である。図２８Ａは、図２８Ｂの２８Ａ－２８Ａ線に沿うＸＺ面における断面図であり、図２８Ｂは、ＸＹ面に沿う上面図である。図２９Ａは、図２９Ｂの２９Ａ－２９Ａ線に沿うＸＺ面における断面図であり、図２９Ｂは、ＸＹ面に沿う上面図である。図３０Ａは、図３０Ｂの３０Ａ－３０Ａ線に沿うＸＺ面における断面図であり、図３０Ｂは、ＸＹ面に沿う上面図である。
（Ａ）まず、図２２Ａおよび図２２Ｂに示すように、強誘電体メモリＭＴＲを形成後、強誘電体メモリＭＴＲのゲート電極となる導電層３６上にＺ方向にＣＶＤ技術を用いて、絶縁層３７および導電層１４を順次堆積する。次に、ＲＩＥ技術を用いて、リード選択線ＲＳＬとなる導電層１４をＸ方向にストライプ状にパターニングする。
（Ｂ）次に、図２３Ａおよび図２３Ｂに示すように、ＣＶＤ技術を用いて、デバイス表面にＺ方向に絶縁層２１を堆積する。
（Ｃ）次に、図２４Ａおよび図２４Ｂに示すように、ＲＩＥ技術を用いて円筒型形状に絶縁層２１、導電層１４、および絶縁層３７を除去し、円筒型形状の溝の底部に導電層３６を露出させる。
（Ｄ）次に、図２５Ａおよび図２５Ｂに示すように、円筒型形状の溝に、ＡＬＤ技術により、メモリ選択トランジスタＭＳＴのゲート絶縁層となる絶縁膜２０を形成する。
（Ｅ）次に、図２６Ａおよび図２６Ｂに示すように、ＲＩＥ技術を用いてデバイス表面および円筒型形状の溝の底部の絶縁膜２０を除去する。
（Ｆ）次に、図２７Ａおよび図２７Ｂに示すように、円筒型形状の溝およびデバイス表面に、ＡＬＤ技術により、半導体層２２を堆積する。
（Ｇ）次に、図２８Ａおよび図２８Ｂに示すように、ＣＭＰ技術を用いて、デバイス表面を平坦化する。
（Ｈ）次に、図２９Ａおよび図２９Ｂに示すように、ウェットエッチング技術を用いて、所定の深さまで半導体層２２を除去する。エッチングの深さは、半導体層２２の露出された表面が導電層１４と略面一になる程度が良い。
（Ｉ）次に、図３０Ａおよび図３０Ｂに示すように、ＣＶＤ技術を用いて、エッチング溝に導電層３８を埋め込み、ＣＭＰ技術を用いて、デバイス表面を平坦化する。導電層３８の代わりにドープされたポリシリコン層を用いても良い。
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法について、図２２～図３０を参照して説明する。図２２Ａは、図２２Ｂの２２Ａ－２２Ａ線に沿うＸＺ面における断面図であり、図２２Ｂは、ＸＹ面に沿う上面図である。図２３Ａは、図２３Ｂの２３Ａ－２３Ａ線に沿うＸＺ面における断面図であり、図２３Ｂは、ＸＹ面に沿う上面図である。図２４Ａは、図２４Ｂの２４Ａ－２４Ａ線に沿うＸＺ面における断面図であり、図２４Ｂは、ＸＹ面に沿う上面図である。図２５Ａは、図２５Ｂの２５Ａ－２５Ａ線に沿うＸＺ面における断面図であり、図２５Ｂは、ＸＹ面に沿う上面図である。図２６Ａは、図２６Ｂの２６Ａ－２６Ａ線に沿うＸＺ面における断面図であり、図２６Ｂは、ＸＹ面に沿う上面図である。図２７Ａは、図２７Ｂの２７Ａ－２７Ａ線に沿うＸＺ面における断面図であり、図２７Ｂは、ＸＹ面に沿う上面図である。図２８Ａは、図２８Ｂの２８Ａ－２８Ａ線に沿うＸＺ面における断面図であり、図２８Ｂは、ＸＹ面に沿う上面図である。図２９Ａは、図２９Ｂの２９Ａ－２９Ａ線に沿うＸＺ面における断面図であり、図２９Ｂは、ＸＹ面に沿う上面図である。図３０Ａは、図３０Ｂの３０Ａ－３０Ａ線に沿うＸＺ面における断面図であり、図３０Ｂは、ＸＹ面に沿う上面図である。
（Ａ）まず、図２２Ａおよび図２２Ｂに示すように、強誘電体メモリＭＴＲを形成後、強誘電体メモリＭＴＲのゲート電極となる導電層３６上にＺ方向にＣＶＤ技術を用いて、絶縁層３７および導電層１４を順次堆積する。次に、ＲＩＥ技術を用いて、リード選択線ＲＳＬとなる導電層１４をＸ方向にストライプ状にパターニングする。
（Ｂ）次に、図２３Ａおよび図２３Ｂに示すように、ＣＶＤ技術を用いて、デバイス表面にＺ方向に絶縁層２１を堆積する。
（Ｃ）次に、図２４Ａおよび図２４Ｂに示すように、ＲＩＥ技術を用いて円筒型形状に絶縁層２１、導電層１４、および絶縁層３７を除去し、円筒型形状の溝の底部に導電層３６を露出させる。
（Ｄ）次に、図２５Ａおよび図２５Ｂに示すように、円筒型形状の溝に、ＡＬＤ技術により、メモリ選択トランジスタＭＳＴのゲート絶縁層となる絶縁膜２０を形成する。
（Ｅ）次に、図２６Ａおよび図２６Ｂに示すように、ＲＩＥ技術を用いてデバイス表面および円筒型形状の溝の底部の絶縁膜２０を除去する。
（Ｆ）次に、図２７Ａおよび図２７Ｂに示すように、円筒型形状の溝およびデバイス表面に、ＡＬＤ技術により、半導体層２２を堆積する。
（Ｇ）次に、図２８Ａおよび図２８Ｂに示すように、ＣＭＰ技術を用いて、デバイス表面を平坦化する。
（Ｈ）次に、図２９Ａおよび図２９Ｂに示すように、ウェットエッチング技術を用いて、所定の深さまで半導体層２２を除去する。エッチングの深さは、半導体層２２の露出された表面が導電層１４と略面一になる程度が良い。
（Ｉ）次に、図３０Ａおよび図３０Ｂに示すように、ＣＶＤ技術を用いて、エッチング溝に導電層３８を埋め込み、ＣＭＰ技術を用いて、デバイス表面を平坦化する。導電層３８の代わりにドープされたポリシリコン層を用いても良い。
【0087】
尚、上記の説明において、絶縁層２１、２７、２９、３５、３７は、酸化アルミニウム（ＡｌＯx）、酸化ジルコニウム（ＺｒＯx）、窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯx）からなる群より選ばれる少なくとも一つの材料を含む。
【0088】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0089】
１０、１０Ａ、１０Ｂ、１２、１４、１４Ａ、１４Ｂ、２４、２４Ａ、２４Ｂ、２４Ｃ、２４Ｆ、２８、２８Ａ、２８Ｂ、３６、３６Ａ、３６Ｂ、３８、３９…導電層
２０、２０Ａ、２０Ｂ…絶縁膜
２２、２２Ａ、２２Ｂ、３２、３２Ａ、３２Ｂ…半導体層
２１、２７、２９、３３、３５、３７…絶縁層
３４、３４Ａ、３４Ｂ…強誘電体層
１００、１０１、１０２…メモリセルアレイ
ＳＬ０、ＳＬ１…センスライン
ＲＬ、ＲＬＡ、ＲＬＢ、ＲＬ０、ＲＬ１…リードライン
ＲＷＬ、ＲＷＬＡ、ＲＷＬＢ、ＲＷＬ０、ＲＷＬ１、ＷＬＲ０、ＷＬＲ１、ＷＬＲＷ０、ＷＬＲＷ１……読出しワード線
ＷＬＷ０、ＷＬＷ１…書込みワード線
ＳＣ…ソースコンタクト
ＧＣ…ゲートコンタクト
ＢＬ、ＢＬＡ、ＢＬＢ、ＢＬ０、ＢＬ１、ＢＬＷ０、ＢＬＷ１…ビット線
ＷＬ、ＷＬ０、ＷＬ１…ワード線
ＷＳＬ０、ＷＳＬ１…ワード選択線
ＲＳＬ０、ＲＳＬ１…リード選択線
ＭＣ…メモリセル
ＦｅＦＥＴ…強誘電体トランジスタ
ＭＴＲ…強誘電体メモリ
ＭＳＴ…選択トランジスタ
ＧＮＤ…接地ライン
２０、２０Ａ、２０Ｂ…絶縁膜
２２、２２Ａ、２２Ｂ、３２、３２Ａ、３２Ｂ…半導体層
２１、２７、２９、３３、３５、３７…絶縁層
３４、３４Ａ、３４Ｂ…強誘電体層
１００、１０１、１０２…メモリセルアレイ
ＳＬ０、ＳＬ１…センスライン
ＲＬ、ＲＬＡ、ＲＬＢ、ＲＬ０、ＲＬ１…リードライン
ＲＷＬ、ＲＷＬＡ、ＲＷＬＢ、ＲＷＬ０、ＲＷＬ１、ＷＬＲ０、ＷＬＲ１、ＷＬＲＷ０、ＷＬＲＷ１……読出しワード線
ＷＬＷ０、ＷＬＷ１…書込みワード線
ＳＣ…ソースコンタクト
ＧＣ…ゲートコンタクト
ＢＬ、ＢＬＡ、ＢＬＢ、ＢＬ０、ＢＬ１、ＢＬＷ０、ＢＬＷ１…ビット線
ＷＬ、ＷＬ０、ＷＬ１…ワード線
ＷＳＬ０、ＷＳＬ１…ワード選択線
ＲＳＬ０、ＲＳＬ１…リード選択線
ＭＣ…メモリセル
ＦｅＦＥＴ…強誘電体トランジスタ
ＭＴＲ…強誘電体メモリ
ＭＳＴ…選択トランジスタ
ＧＮＤ…接地ライン
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図2D】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】
【図21A】
【図21B】
【図22A】
【図22B】
【図23A】
【図23B】
【図24A】
【図24B】
【図25A】
【図25B】
【図26A】
【図26B】
【図27A】
【図27B】
【図28A】
【図28B】
【図29A】
【図29B】
【図30A】
【図30B】