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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024129878
(43)【公開日】2024-09-30
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G11C 11/56 20060101AFI20240920BHJP
G11C 16/04 20060101ALI20240920BHJP
G11C 16/34 20060101ALI20240920BHJP
【ＦＩ】
G11C11/56 210
G11C16/04 170
G11C16/34 116
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
(21)【出願番号】P 2023039246
(22)【出願日】2023-03-14
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】野田 優子
(72)【発明者】
【氏名】渡辺 究
(72)【発明者】
【氏名】齋藤 正宏
(72)【発明者】
【氏名】高井 良貴
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA19
5B225CA21
5B225DB08
5B225DB28
5B225DB29
5B225EA05
5B225FA01
5B225FA02
(57)【要約】
【課題】信頼性の低下を抑制しつつ、データの書き込みに要する時間を削減する。
【解決手段】メモリシステムは、ａ（ａは３以上の整数）ビットのデータを記憶可能なメモリセルを含む不揮発性メモリと、不揮発性メモリに接続されるコントローラと、を備える。コントローラは、メモリセルにｂ（ｂはａ未満の正の整数）ビットのデータを記憶させる第１書込動作と、メモリセルに、更にｃビット（ｃはａ－ｂと等しい正の整数）のデータを記憶させる第２書込動作と、を不揮発性メモリに実行させることが可能である。第１書込動作を実行してからしきい値時間の経過前に第２書込動作を実行する場合、コントローラは、不揮発性メモリに、ｂビットのデータを入力せず、ｃビットのデータを入力する。第１書込動作を実行してからしきい値時間の経過後に第２書込動作を実行する場合、コントローラは、不揮発性メモリに、ｂビットのデータ及びｃビットのデータを入力する。
【選択図】図３５
【解決手段】メモリシステムは、ａ（ａは３以上の整数）ビットのデータを記憶可能なメモリセルを含む不揮発性メモリと、不揮発性メモリに接続されるコントローラと、を備える。コントローラは、メモリセルにｂ（ｂはａ未満の正の整数）ビットのデータを記憶させる第１書込動作と、メモリセルに、更にｃビット（ｃはａ－ｂと等しい正の整数）のデータを記憶させる第２書込動作と、を不揮発性メモリに実行させることが可能である。第１書込動作を実行してからしきい値時間の経過前に第２書込動作を実行する場合、コントローラは、不揮発性メモリに、ｂビットのデータを入力せず、ｃビットのデータを入力する。第１書込動作を実行してからしきい値時間の経過後に第２書込動作を実行する場合、コントローラは、不揮発性メモリに、ｂビットのデータ及びｃビットのデータを入力する。
【選択図】図３５
【特許請求の範囲】
【請求項1】
ａ（ａは３以上の整数）ビットのデータを記憶可能なメモリセルを含む不揮発性メモリと、
前記不揮発性メモリに接続されるコントローラと
を備えるメモリシステムであって、
前記コントローラは、前記メモリセルへデータを書き込むために、
前記メモリセルにｂ（ｂはａ未満の正の整数）ビットのデータを記憶させる第１書込動作と、
前記ｂビットのデータが記憶された前記メモリセルに、更にｃ（ｃはａ－ｂと等しい正の整数）ビットのデータを記憶させる第２書込動作と、
を前記不揮発性メモリに実行させることが可能であり、
前記第１書込動作を実行してからしきい値時間の経過前に前記第２書込動作を実行する場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに、前記ｂビットのデータを入力せず、前記ｃビットのデータを入力し、
前記第１書込動作を実行してから前記しきい値時間の経過後に前記第２書込動作を実行する場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに、前記ｂビットのデータ及び前記ｃビットのデータを入力する
メモリシステム。
前記不揮発性メモリに接続されるコントローラと
を備えるメモリシステムであって、
前記コントローラは、前記メモリセルへデータを書き込むために、
前記メモリセルにｂ（ｂはａ未満の正の整数）ビットのデータを記憶させる第１書込動作と、
前記ｂビットのデータが記憶された前記メモリセルに、更にｃ（ｃはａ－ｂと等しい正の整数）ビットのデータを記憶させる第２書込動作と、
を前記不揮発性メモリに実行させることが可能であり、
前記第１書込動作を実行してからしきい値時間の経過前に前記第２書込動作を実行する場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに、前記ｂビットのデータを入力せず、前記ｃビットのデータを入力し、
前記第１書込動作を実行してから前記しきい値時間の経過後に前記第２書込動作を実行する場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに、前記ｂビットのデータ及び前記ｃビットのデータを入力する
メモリシステム。
【請求項2】
前記不揮発性メモリは、前記第１書込動作が実行された前記メモリセルからデータを読み出す読出動作を実行可能であり、
前記コントローラは、前記第１書込動作を実行してから前記しきい値時間の経過前に前記第２書込動作を実行する場合、前記第２書込動作に際して、前記不揮発性メモリに前記読出動作を実行させ、前記読出動作によって読み出された前記データを前記コントローラに送信させずに、前記第２書込動作を実行させる
請求項１記載のメモリシステム。
前記コントローラは、前記第１書込動作を実行してから前記しきい値時間の経過前に前記第２書込動作を実行する場合、前記第２書込動作に際して、前記不揮発性メモリに前記読出動作を実行させ、前記読出動作によって読み出された前記データを前記コントローラに送信させずに、前記第２書込動作を実行させる
請求項１記載のメモリシステム。
【請求項3】
前記コントローラに接続された記憶装置を更に備え、
前記コントローラは、前記第１書込動作を実行してから前記しきい値時間の経過後に前記第２書込動作を実行する場合、前記第２書込動作に際して、前記記憶装置から前記ｂビットのデータを読み出し、前記ｂビットのデータを前記不揮発性メモリに入力する
請求項１記載のメモリシステム。
前記コントローラは、前記第１書込動作を実行してから前記しきい値時間の経過後に前記第２書込動作を実行する場合、前記第２書込動作に際して、前記記憶装置から前記ｂビットのデータを読み出し、前記ｂビットのデータを前記不揮発性メモリに入力する
請求項１記載のメモリシステム。
【請求項4】
前記不揮発性メモリは、前記第１書込動作が実行された前記メモリセルからデータを読み出す読出動作を実行可能であり、
前記コントローラは、前記第１書込動作を実行してから前記しきい値時間の経過後に前記第２書込動作を実行する場合、前記第２書込動作に際して、前記不揮発性メモリに前記読出動作を実行させ、前記読出動作によって読み出された前記データを前記コントローラに送信させ、
前記コントローラは、前記送信されたデータに基づくデータを前記ｂビットのデータとして前記不揮発性メモリに入力する
請求項１記載のメモリシステム。
前記コントローラは、前記第１書込動作を実行してから前記しきい値時間の経過後に前記第２書込動作を実行する場合、前記第２書込動作に際して、前記不揮発性メモリに前記読出動作を実行させ、前記読出動作によって読み出された前記データを前記コントローラに送信させ、
前記コントローラは、前記送信されたデータに基づくデータを前記ｂビットのデータとして前記不揮発性メモリに入力する
請求項１記載のメモリシステム。
【請求項5】
前記コントローラは、前記ｂビットのデータを前記不揮発性メモリに入力する前に、前記送信されたデータに対して誤り検出／訂正を実行する
請求項４記載のメモリシステム。
請求項４記載のメモリシステム。
【請求項6】
ａ（ａは３以上の整数）ビットのデータを記憶可能なメモリセルを含む不揮発性メモリと、
前記不揮発性メモリに接続されるコントローラと
を備えるメモリシステムであって、
前記コントローラは、前記メモリセルへデータを書き込むために、
前記メモリセルにｂ（ｂはａ未満の正の整数）ビットのデータを記憶させる第１書込動作と、
前記ｂビットのデータが記憶された前記メモリセルに、更にｃ（ｃはａ－ｂと等しい正の整数）ビットのデータを記憶させる第２書込動作と、
を前記不揮発性メモリに実行させることが可能であり、
前記第２書込動作が実行される前記メモリセルに対応する誤りビット数がしきい値よりも小さい場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに、前記ｂビットのデータを入力せず、前記ｃビットのデータを入力し、
前記誤りビット数が前記しきい値よりも小さくない場合、前記第２書込動作に際して、前記コントローラから前記不揮発性メモリに、前記ｂビットのデータ及び前記ｃビットのデータを入力する
メモリシステム。
前記不揮発性メモリに接続されるコントローラと
を備えるメモリシステムであって、
前記コントローラは、前記メモリセルへデータを書き込むために、
前記メモリセルにｂ（ｂはａ未満の正の整数）ビットのデータを記憶させる第１書込動作と、
前記ｂビットのデータが記憶された前記メモリセルに、更にｃ（ｃはａ－ｂと等しい正の整数）ビットのデータを記憶させる第２書込動作と、
を前記不揮発性メモリに実行させることが可能であり、
前記第２書込動作が実行される前記メモリセルに対応する誤りビット数がしきい値よりも小さい場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに、前記ｂビットのデータを入力せず、前記ｃビットのデータを入力し、
前記誤りビット数が前記しきい値よりも小さくない場合、前記第２書込動作に際して、前記コントローラから前記不揮発性メモリに、前記ｂビットのデータ及び前記ｃビットのデータを入力する
メモリシステム。
【請求項7】
前記不揮発性メモリは、前記第１書込動作が実行された前記メモリセルからデータを読み出す読出動作を実行可能であり、
前記コントローラは、前記誤りビット数が前記しきい値よりも小さい場合、前記第２書込動作に際して、前記不揮発性メモリに前記読出動作を実行させ、前記読出動作によって読み出された前記データを前記コントローラに送信させずに、前記第２書込動作を実行させる
請求項６記載のメモリシステム。
前記コントローラは、前記誤りビット数が前記しきい値よりも小さい場合、前記第２書込動作に際して、前記不揮発性メモリに前記読出動作を実行させ、前記読出動作によって読み出された前記データを前記コントローラに送信させずに、前記第２書込動作を実行させる
請求項６記載のメモリシステム。
【請求項8】
前記コントローラに接続された記憶装置を更に備え、
前記コントローラは、前記誤りビット数が前記しきい値よりも小さくない場合、前記第２書込動作に際して、前記記憶装置から前記ｂビットのデータを読み出し、前記ｂビットのデータを前記不揮発性メモリに入力する
請求項６記載のメモリシステム。
前記コントローラは、前記誤りビット数が前記しきい値よりも小さくない場合、前記第２書込動作に際して、前記記憶装置から前記ｂビットのデータを読み出し、前記ｂビットのデータを前記不揮発性メモリに入力する
請求項６記載のメモリシステム。
【請求項9】
前記不揮発性メモリは、前記第１書込動作が実行された前記メモリセルからデータを読み出す読出動作を実行可能であり、
前記コントローラは、前記誤りビット数が前記しきい値よりも小さくない場合、前記第２書込動作に際して、前記不揮発性メモリに前記読出動作を実行させ、前記読出動作によって読み出された前記データを前記コントローラに送信させ、
前記コントローラは、前記送信されたデータに基づくデータを前記ｂビットのデータとして前記不揮発性メモリに入力する
請求項６記載のメモリシステム。
前記コントローラは、前記誤りビット数が前記しきい値よりも小さくない場合、前記第２書込動作に際して、前記不揮発性メモリに前記読出動作を実行させ、前記読出動作によって読み出された前記データを前記コントローラに送信させ、
前記コントローラは、前記送信されたデータに基づくデータを前記ｂビットのデータとして前記不揮発性メモリに入力する
請求項６記載のメモリシステム。
【請求項10】
前記コントローラは、前記ｂビットのデータを前記不揮発性メモリに入力する前に、前記送信されたデータに対して誤り検出／訂正を実行する
請求項９記載のメモリシステム。
請求項９記載のメモリシステム。
【請求項11】
前記不揮発性メモリは、前記第１書込動作が実行された前記メモリセルからデータを読み出す読出動作を実行可能であり、
前記コントローラは、前記第１書込動作を実行してから所定のタイミングの経過前に前記第２書込動作を実行しない場合、前記不揮発性メモリに前記読出動作を実行させ、前記読出動作によって読み出された前記データを前記コントローラに送信させる
請求項６記載のメモリシステム。
前記コントローラは、前記第１書込動作を実行してから所定のタイミングの経過前に前記第２書込動作を実行しない場合、前記不揮発性メモリに前記読出動作を実行させ、前記読出動作によって読み出された前記データを前記コントローラに送信させる
請求項６記載のメモリシステム。
【請求項12】
前記コントローラは、前記送信されたデータに対して誤り検出を実行する
請求項１１記載のメモリシステム。
請求項１１記載のメモリシステム。
【請求項13】
不揮発性メモリと、
前記不揮発性メモリに接続されるコントローラと
を備えるメモリシステムであって、
前記不揮発性メモリは、
ａ（ａは３以上の整数）ビットのデータを記憶可能な第１メモリセルを含む第１メモリブロックと、
ｂ（ｂは２以上ａ未満の正の整数）ビットのデータの一部を記憶可能な第２メモリセル、及び、ｂビットのデータの他の一部を記憶可能な第３メモリセルを含む第２メモリブロックと
を備え、
前記コントローラは、
前記第１メモリセルへデータを書き込むために、
前記第１メモリセルにｂビットのデータを記憶させる第１書込動作と、
前記ｂビットのデータが記憶された前記第１メモリセルに、更にｃ（ｃはａ－ｂと等しい正の整数）ビットのデータを記憶させる第２書込動作と、
を前記不揮発性メモリに実行させることが可能であり、
前記第２メモリセルへデータを書き込むために、前記第２メモリセルに前記ｂビットのデータの一部を記憶させる第３書込動作を、前記不揮発性メモリに実行させることが可能であり、
前記第３メモリセルへデータを書き込むために、前記第３メモリセルに前記ｂビットのデータの他の一部を記憶させる第４書込動作を、前記不揮発性メモリに実行させることが可能であり、
前記第１メモリセルからデータを読み出すために、前記第１書込動作が実行された前記第１メモリセルからデータを読み出す第１読出動作を、前記不揮発性メモリに実行させることが可能であり、
前記第２メモリセルからデータを読み出すために、前記第３書込動作が実行された前記第２メモリセルからデータを読み出す第２読出動作を、前記不揮発性メモリに実行させることが可能であり、
前記第３メモリセルからデータを読み出すために、前記第４書込動作が実行された前記第３メモリセルからデータを読み出す第３読出動作を、前記不揮発性メモリに実行させることが可能であり、
前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに、前記第２読出動作及び前記第３読出動作を実行させ、前記ｃビットのデータを入力する
メモリシステム。
前記不揮発性メモリに接続されるコントローラと
を備えるメモリシステムであって、
前記不揮発性メモリは、
ａ（ａは３以上の整数）ビットのデータを記憶可能な第１メモリセルを含む第１メモリブロックと、
ｂ（ｂは２以上ａ未満の正の整数）ビットのデータの一部を記憶可能な第２メモリセル、及び、ｂビットのデータの他の一部を記憶可能な第３メモリセルを含む第２メモリブロックと
を備え、
前記コントローラは、
前記第１メモリセルへデータを書き込むために、
前記第１メモリセルにｂビットのデータを記憶させる第１書込動作と、
前記ｂビットのデータが記憶された前記第１メモリセルに、更にｃ（ｃはａ－ｂと等しい正の整数）ビットのデータを記憶させる第２書込動作と、
を前記不揮発性メモリに実行させることが可能であり、
前記第２メモリセルへデータを書き込むために、前記第２メモリセルに前記ｂビットのデータの一部を記憶させる第３書込動作を、前記不揮発性メモリに実行させることが可能であり、
前記第３メモリセルへデータを書き込むために、前記第３メモリセルに前記ｂビットのデータの他の一部を記憶させる第４書込動作を、前記不揮発性メモリに実行させることが可能であり、
前記第１メモリセルからデータを読み出すために、前記第１書込動作が実行された前記第１メモリセルからデータを読み出す第１読出動作を、前記不揮発性メモリに実行させることが可能であり、
前記第２メモリセルからデータを読み出すために、前記第３書込動作が実行された前記第２メモリセルからデータを読み出す第２読出動作を、前記不揮発性メモリに実行させることが可能であり、
前記第３メモリセルからデータを読み出すために、前記第４書込動作が実行された前記第３メモリセルからデータを読み出す第３読出動作を、前記不揮発性メモリに実行させることが可能であり、
前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに、前記第２読出動作及び前記第３読出動作を実行させ、前記ｃビットのデータを入力する
メモリシステム。
【請求項14】
前記第１書込動作を実行してからしきい値時間の経過前に前記第２書込動作を実行する場合、前記コントローラは、前記不揮発性メモリに、前記第３書込動作及び前記第４書込動作を実行させず、
前記第１書込動作を実行してから前記しきい値時間の経過前に前記第２書込動作を実行しない場合、前記コントローラは、前記不揮発性メモリに、前記第３書込動作及び前記第４書込動作を実行させる
請求項１３記載のメモリシステム。
前記第１書込動作を実行してから前記しきい値時間の経過前に前記第２書込動作を実行しない場合、前記コントローラは、前記不揮発性メモリに、前記第３書込動作及び前記第４書込動作を実行させる
請求項１３記載のメモリシステム。
【請求項15】
前記第３書込動作及び前記第４書込動作が実行されていない場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに前記第１読出動作を実行させ、前記第１読出動作によって読み出された前記データを前記コントローラに送信させずに、前記第２書込動作を実行させ、
前記第３書込動作及び前記第４書込動作が実行されている場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに前記第２読出動作及び前記第３読出動作を実行させ、前記第２読出動作及び前記第３読出動作によって読み出された前記データを前記コントローラに送信させずに、前記第２書込動作を実行させる
請求項１４記載のメモリシステム。
前記第３書込動作及び前記第４書込動作が実行されている場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに前記第２読出動作及び前記第３読出動作を実行させ、前記第２読出動作及び前記第３読出動作によって読み出された前記データを前記コントローラに送信させずに、前記第２書込動作を実行させる
請求項１４記載のメモリシステム。
【請求項16】
前記第２書込動作が実行される前記メモリセルに対応する誤りビット数がしきい値よりも小さい場合、前記コントローラは、前記不揮発性メモリに前記第３書込動作及び前記第４書込動作を実行させず、
前記誤りビット数が前記しきい値よりも小さくない場合、前記コントローラは、前記不揮発性メモリに前記第３書込動作及び前記第４書込動作を実行させる
請求項１３記載のメモリシステム。
前記誤りビット数が前記しきい値よりも小さくない場合、前記コントローラは、前記不揮発性メモリに前記第３書込動作及び前記第４書込動作を実行させる
請求項１３記載のメモリシステム。
【請求項17】
前記第３書込動作及び前記第４書込動作が実行されていない場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに前記第１読出動作を実行させ、前記第１読出動作によって読み出された前記データを前記コントローラに送信させずに、前記第２書込動作を実行させ、
前記第３書込動作及び前記第４書込動作が実行されている場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに前記第２読出動作及び前記第３読出動作を実行させ、前記第２読出動作及び前記第３読出動作によって読み出された前記データを前記コントローラに送信させずに、前記第２書込動作を実行させる
請求項１６記載のメモリシステム。
前記第３書込動作及び前記第４書込動作が実行されている場合、前記第２書込動作に際して、前記コントローラは、前記不揮発性メモリに前記第２読出動作及び前記第３読出動作を実行させ、前記第２読出動作及び前記第３読出動作によって読み出された前記データを前記コントローラに送信させずに、前記第２書込動作を実行させる
請求項１６記載のメモリシステム。
【請求項18】
前記第１書込動作を実行してから所定のタイミングの経過前に前記第２書込動作を実行しない場合、前記コントローラは、前記不揮発性メモリに前記第１読出動作を実行させ、前記第１読出動作によって読み出された前記データを前記コントローラに送信させる
請求項１３記載のメモリシステム。
請求項１３記載のメモリシステム。
【請求項19】
前記コントローラは、前記送信されたデータに対して誤り検出を実行する
請求項１８記載のメモリシステム。
請求項１８記載のメモリシステム。
【請求項20】
前記メモリセルは、データが消去された消去状態を示す第１のしきい値領域と、前記第１のしきい値領域よりも電圧レベルが高くデータが書き込まれた書き込み状態を示す第２乃至第２ａのしきい値領域とを含む２ａ個のしきい値領域により、前記ａビットのデータを記憶可能であり、
前記第１書込動作は、前記メモリセルにおけるしきい値領域を、データが消去された消去状態を示す第（２ａ＋１）のしきい値領域および前記第（２ａ＋１）のしきい値領域よりも電圧レベルが高くデータが書き込まれた書き込み状態を示す第（２ａ＋２）乃至第（２ａ＋２ｂ）のしきい値領域のいずれかのしきい値領域とすることを含み、
前記第２書込動作は、前記メモリセルにおけるしきい値領域を、前記メモリセルにおけるしきい値領域が、前記ｃビットのデータに応じて、前記第（２ａ＋１）乃至第（２ａ＋２ｂ）のしきい値領域のうちいずれかのしきい値領域から前記第１乃至第２ａのしきい値領域のうちの２ｃ個のしきい値領域のうちのいずれかとすることを含む
請求項１または請求項６または請求項１３のいずれか一つに記載のメモリシステム。
前記第１書込動作は、前記メモリセルにおけるしきい値領域を、データが消去された消去状態を示す第（２ａ＋１）のしきい値領域および前記第（２ａ＋１）のしきい値領域よりも電圧レベルが高くデータが書き込まれた書き込み状態を示す第（２ａ＋２）乃至第（２ａ＋２ｂ）のしきい値領域のいずれかのしきい値領域とすることを含み、
前記第２書込動作は、前記メモリセルにおけるしきい値領域を、前記メモリセルにおけるしきい値領域が、前記ｃビットのデータに応じて、前記第（２ａ＋１）乃至第（２ａ＋２ｂ）のしきい値領域のうちいずれかのしきい値領域から前記第１乃至第２ａのしきい値領域のうちの２ｃ個のしきい値領域のうちのいずれかとすることを含む
請求項１または請求項６または請求項１３のいずれか一つに記載のメモリシステム。
【請求項21】
前記ａは４であり、前記ｂは２である、請求項１または請求項６または請求項１３のいずれか一つに記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、メモリシステムに関する。
【背景技術】
【0002】
不揮発性メモリと、不揮発性メモリに接続され、ホスト装置に接続可能なコントローラと、を備えるメモリシステムが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／０２９５９０９
【特許文献2】米国特許出願公開第２０２１／０４０６１２２
【特許文献3】米国特許出願公開第２０２２／０２１５８７３
【特許文献4】特開２０２０－３０８８１号公報
【特許文献5】特開２０２１－４７９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
信頼性の低下を抑制しつつ、データの書き込みに要する時間を削減する。
【課題を解決するための手段】
【0005】
一の実施形態に係るメモリシステムは、ａ（ａは３以上の整数）ビットのデータを記憶可能なメモリセルを含む不揮発性メモリと、不揮発性メモリに接続されるコントローラと、を備える。コントローラは、メモリセルへデータを書き込むために、メモリセルにｂ（ｂはａ未満の正の整数）ビットのデータを記憶させる第１書込動作と、ｂビットのデータが記憶されたメモリセルに、更にｃ（ｃはａ－ｂと等しい正の整数）ビットのデータを記憶させる第２書込動作と、を不揮発性メモリに実行させることが可能である。第１書込動作を実行してからしきい値時間の経過前に第２書込動作を実行する場合、第２書込動作に際して、コントローラは、不揮発性メモリに、ｂビットのデータを入力せず、ｃビットのデータを入力する。第１書込動作を実行してからしきい値時間の経過後に第２書込動作を実行する場合、第２書込動作に際して、コントローラは、不揮発性メモリに、ｂビットのデータ及びｃビットのデータを入力する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】メモリダイＭＤの一部の構成を示す模式的なブロック図である。
【図3】メモリセルアレイＭＣＡの一部の構成を示す模式的な回路図である。
【図4】メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。
【図5】メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。
【図6】周辺回路ＰＣの一部の構成を示す模式的なブロック図である。
【図7】センスアンプモジュールＳＡＭの一部の構成を示す模式的な回路図である。
【図8】コントローラＣＤの一部の構成を示す模式的なブロック図である。
【図9】１ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図10】２ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的な図である。
【図11】４ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的な図である。
【図12】読出動作について説明するためのタイミングチャートである。
【図13】読出動作について説明するための模式的な断面図である。
【図14】読出動作に際して実行されるデータ処理について説明するための模式的なブロック図である。
【図15】読出動作に際して実行されるデータ処理について説明するための模式的なブロック図である。
【図16】データ出力動作について説明するためのタイミングチャートである。
【図17】書込動作について説明するためのタイミングチャートである。
【図18】書込動作について説明するための模式的なフローチャートである。
【図19】プログラム動作に際して実行されるデータ処理について説明するための模式的なブロック図である。
【図20】プログラム動作に際して実行されるデータ処理について説明するための模式的なブロック図である。
【図21】プログラム動作について説明するための模式的な断面図である。
【図22】ベリファイ動作について説明するための模式的な断面図である。
【図23】書込動作の実行順について説明するための模式的な断面図である。
【図24】書込動作の実行順について説明するための模式的なヒストグラムである。
【図25】書込動作の他の実行順について説明するための模式的な断面図である。
【図26】書込動作の他の実行順について説明するための模式的なヒストグラムである。
【図27】ＭＬＣ書込動作に際して実行されるデータ処理について説明するための模式的なブロック図である。
【図29】Ｆｉｎｅ書込動作に際して実行されるデータ処理の例について説明するための模式的なブロック図である。
【図31】Ｆｉｎｅ書込動作に際して実行されるデータ処理の他の例について説明するための模式的なブロック図である。
【図33】Ｆｉｎｅ書込動作に際して実行されるデータ処理の他の例について説明するための模式的なブロック図である。
【図35】第１実施形態に係るコントローラＣＤの動作について説明するための模式的なフローチャートである。
【図36】第２実施形態に係るコントローラＣＤの動作について説明するための模式的なフローチャートである。
【図37】第２実施形態に係るコントローラＣＤの動作について説明するための模式的なフローチャートである。
【図38】第３実施形態に係るコントローラＣＤの動作について説明するための模式的なフローチャートである。
【図39】第３実施形態に係るＭＬＣ書込動作に際して実行されるデータ処理について説明するための模式的なブロック図である。
【図40】第３実施形態に係るＦｉｎｅ書込動作に際して実行されるデータ処理について説明するための模式的なブロック図である。
【図42】第４実施形態に係るコントローラＣＤの動作について説明するための模式的なフローチャートである。
【図43】第４実施形態に係るコントローラＣＤの動作について説明するための模式的なフローチャートである。
【図44】第５実施形態に係るコントローラＣＤの動作について説明するための模式的なフローチャートである。
【図45】第５実施形態に係るコントローラＣＤの動作について説明するための模式的なフローチャートである。
【図46】第６実施形態に係るコントローラＣＤの動作について説明するための模式的なフローチャートである。
【図47】第７実施形態に係るコントローラＣＤの動作について説明するための模式的なフローチャートである。
【発明を実施するための形態】
【0007】
次に、実施形態に係るメモリシステムを、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0009】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0010】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0011】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0012】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0013】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0014】
【0015】
メモリシステム１０は、ホストコンピュータ２０（ホスト装置）から送信された信号に応じて、ユーザデータの読出動作、書込動作、消去動作等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、複数のメモリダイＭＤ（不揮発性メモリ）と、コントローラＣＤと、記憶装置ＭＥＭと、を備える。メモリダイＭＤは、ユーザデータを記憶する。また、コントローラＣＤは、ホスト装置からの信号によらず、バックグランド処理によっても、メモリダイＭＤにデータを記憶する。
【0016】
コントローラＣＤは、複数のメモリダイＭＤ、記憶装置ＭＥＭ及びホストコンピュータ２０に接続される。コントローラＣＤは、例えば、プロセッサ、ＲＡＭ等を備える。記憶装置ＭＥＭは、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリであり、複数のメモリダイＭＤの制御に用いられるデータ等を保持する。
【0017】
以下、メモリダイＭＤ及びコントローラＣＤの構成について、順に説明する。
【0018】
［メモリダイＭＤ］
図２は、メモリダイＭＤの一部の構成を示す模式的なブロック図である。
図２は、メモリダイＭＤの一部の構成を示す模式的なブロック図である。
【0019】
メモリダイＭＤは、メモリセルアレイＭＣＡ及び周辺回路ＰＣを備える。
【0020】
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。複数のメモリブロックＢＬＫは、それぞれ、複数のページ部ＰＧＰを備える。複数のページ部ＰＧＰは、それぞれ、複数のページＰＧを備える。ページＰＧは、読出動作及び書込動作の実行単位である。メモリブロックＢＬＫは、消去動作の実行単位である。
【0021】
周辺回路ＰＣは、センスアンプモジュールＳＡＭを備える。センスアンプモジュールＳＡＭは、複数のラッチ部ＳＤＬＰ，ＤＬ０Ｐ，ＤＬ１Ｐ…ＤＬｎＰ（ｎは４以上の整数）を備える。複数のラッチ部ＳＤＬＰ，ＤＬ０Ｐ，ＤＬ１Ｐ…ＤＬｎＰは、それぞれ、１つのページＰＧに対応する量のデータを保持可能である。複数のラッチ部ＳＤＬＰ，ＤＬ０Ｐ，ＤＬ１Ｐ…ＤＬｎＰは、それぞれ、読出動作によって読み出されたデータや、書込動作によって書き込まれるデータ等を保持する。
【0022】
以下、メモリセルアレイＭＣＡ及び周辺回路ＰＣのより詳細な構成について、順に説明する。
【0023】
［メモリセルアレイＭＣＡ］
図３は、メモリセルアレイＭＣＡの一部の構成を示す模式的な回路図である。
図３は、メモリセルアレイＭＣＡの一部の構成を示す模式的な回路図である。
【0024】
メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0025】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【0026】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、データを、しきい値電圧の大きさとして記憶する。
【0027】
１つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのストリングユニットＳＵに含まれ、且つ、１つのワード線ＷＬに接続された複数のメモリセルＭＣは、１つのページ部ＰＧＰ（図２）を構成する。
【0028】
メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。１つのメモリセルＭＣが１ビットのデータを記憶する場合、１つのページ部ＰＧＰは１つのページＰＧ（図２）に対応するデータを記憶する。１つのメモリセルＭＣが２ビットのデータを記憶する場合、１つのページ部ＰＧＰは２つのページＰＧ（図２）に対応するデータを記憶する。以下同様に、１つのメモリセルＭＣがｎ（ｎは正の整数）ビットのデータを記憶する場合、１つのページ部ＰＧＰはｎ個のページＰＧ（図２）に対応するデータを記憶する。
【0029】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。
【0030】
選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0031】
【0032】
図４に示す様に、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫは、Ｙ方向に並んでいる。また、メモリブロックＢＬＫ中の複数のストリングユニットＳＵは、Ｙ方向に並んでいる。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
【0033】
メモリブロックＢＬＫは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、を備える。また、図５に示す様に、複数の導電層１１０と、複数の半導体柱１２０と、の間は、それぞれ、ゲート絶縁膜１３０が設けられている。
【0034】
図４に示す様に、導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0035】
複数の導電層１１０の一部は、ワード線ＷＬ（図３）及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。これら複数の導電層１１０（ＷＬ）は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0036】
複数の導電層１１０（ＷＬ）よりも下方に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図３）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。この一又は複数の導電層１１０（ＳＧＳ）は、メモリブロックＢＬＫ毎に電気的に独立している。
【0037】
複数の導電層１１０（ＷＬ）よりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図３）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。これら複数の導電層１１０（ＳＧＤ）のＹ方向の幅は、導電層１１０（ＷＬ）のＹ方向の幅よりも小さい。また、１つのメモリブロックＢＬＫ内でＹ方向に隣り合う２つの導電層１１０（ＳＧＤ）の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
【0038】
複数の導電層１１０の下方には、導電層１００が設けられている。導電層１００は、半導体柱１２０の下端に接続されている。半導体柱１２０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等を含んでいても良いし、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１００及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0039】
導電層１００は、ソース線ＳＬ（図３）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡに含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
【0040】
半導体柱１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体柱１２０は、略有底円筒状の形状を有し、例えば図５に示す様に、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0041】
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む図示しない不純物領域が設けられている。この不純物領域は、ビアコンタクト電極を介してビット線ＢＬに接続される。
【0042】
半導体柱１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む図示しない不純物領域が設けられている。この不純物領域は、導電層１００に接続されている。
【0043】
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図５に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０と導電層１１０との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0044】
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0045】
【0046】
尚、図６には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図６において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図６の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0047】
周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
【0048】
電圧生成回路ＶＧは、例えば、降圧回路及び昇圧回路を含む。降圧回路は、例えばレギュレータ等である。昇圧回路は、例えばチャージポンプ回路等である。これら降圧回路及び昇圧回路は、それぞれ、電源電圧供給線に接続される。電圧生成回路ＶＧには、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される。電圧生成回路ＶＧは、複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。これら複数通りの動作電圧は、例えば、メモリセルアレイＭＣＡに対する読出動作、書込動作、及び、消去動作に際して、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給される。動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0049】
ロウデコーダＲＤは、入力されたロウアドレスＲＡに応じて、メモリブロックＢＬＫ、ストリングユニットＳＵ及びワード線ＷＬを選択し、メモリセルアレイＭＣＡから１つのページ部ＰＧＰを選択する。また、電圧生成回路ＶＧから供給された動作電圧の一部を、選択されたページ部ＰＧＰに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に転送する。また、電圧生成回路ＶＧから供給された動作電圧の他の一部を、それ以外のワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に転送する。
【0050】
センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬに対応して設けられた複数のセンスアンプユニットＳＡＵ（図７）を備える。図７に示す様に、センスアンプユニットＳＡＵは、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎ（ｎは自然数）と、を備える。配線ＬＢＵＳには、プリチャージ用の充電トランジスタ５５（図７）が接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続される。
【0051】
センスアンプＳＡは、センストランジスタ４１を備える。センストランジスタ４１は、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電する。センストランジスタ４１のソース電極は接地電圧ＶＳＳが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ４２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ４３、ノードＣＯＭ、クランプトランジスタ４４及び耐圧トランジスタ４５を介してビット線ＢＬに電気的に接続される。尚、センスノードＳＥＮは、キャパシタ４８を介して内部制御信号線ＣＬＫＳＡに接続される。
【0052】
また、センスアンプＳＡは、電圧転送回路を備える。電圧転送回路は、ラッチ回路ＳＤＬに保持されたデータに応じて、ノードＣＯＭ及びセンスノードＳＥＮを、電圧ＶＤＤが供給される電圧供給線又は電圧ＶＳＲＣが供給される電圧供給線と選択的に導通させる。電圧転送回路は、ノードＮ１と、充電トランジスタ４６と、充電トランジスタ４９と、充電トランジスタ４７と、放電トランジスタ５０と、を備える。充電トランジスタ４６は、ノードＮ１及びセンスノードＳＥＮの間に接続される。充電トランジスタ４９は、ノードＮ１及びノードＣＯＭの間に接続される。充電トランジスタ４７は、ノードＮ１及び電圧ＶＤＤが供給される電圧供給線の間に接続される。放電トランジスタ５０は、ノードＮ１及び電圧ＶＳＲＣが供給される電圧供給線の間に接続される。尚、充電トランジスタ４７及び放電トランジスタ５０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続される。
【0053】
尚、センストランジスタ４１、スイッチトランジスタ４２、放電トランジスタ４３、クランプトランジスタ４４、充電トランジスタ４６、充電トランジスタ４９及び放電トランジスタ５０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ４５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ４７は、例えば、ＰＭＯＳトランジスタである。
【0054】
また、スイッチトランジスタ４２のゲート電極は、信号線ＳＴＢに接続される。放電トランジスタ４３のゲート電極は、信号線ＸＸＬに接続される。クランプトランジスタ４４のゲート電極は、信号線ＢＬＣに接続される。耐圧トランジスタ４５のゲート電極は、信号線ＢＬＳに接続される。充電トランジスタ４６のゲート電極は、信号線ＨＬＬに接続される。充電トランジスタ４９のゲート電極は、信号線ＢＬＸに接続される。これらの信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、シーケンサＳＱＣ（図６）に接続される。
【0055】
ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ，ＩＮＶ＿Ｓと、インバータ５１と、インバータ５２と、スイッチトランジスタ５３と、スイッチトランジスタ５４と、を備える。インバータ５１は、ノードＬＡＴ＿Ｓに接続された出力端子及びノードＩＮＶ＿Ｓに接続された入力端子を備える。インバータ５２は、ノードＬＡＴ＿Ｓに接続された入力端子及びノードＩＮＶ＿Ｓに接続された出力端子を備える。スイッチトランジスタ５３は、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５４は、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５３，５４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ５３のゲート電極は、信号線ＳＴＬを介してシーケンサＳＱＣに接続される。スイッチトランジスタ５４のゲート電極は、信号線ＳＴＩを介してシーケンサＳＱＣに接続される。
【0056】
複数のビット線ＢＬに対応する複数のラッチ回路ＳＤＬは、図２を参照して説明したラッチ部ＳＤＬＰを構成する。１つのラッチ回路ＳＤＬは、ラッチ部ＳＤＬＰに保持されるデータのうちの１ビットを保持する。
【0057】
ラッチ回路ＤＬ０～ＤＬｎは、ラッチ回路ＳＤＬとほぼ同様に構成される。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳはセンスアンプＳＡ中の充電トランジスタ４７及び放電トランジスタ５０のゲート電極と導通している。ラッチ回路ＤＬ０～ＤＬｎは、この点においてラッチ回路ＳＤＬと異なる。
【0058】
複数のビット線ＢＬに対応する複数のラッチ回路ＤＬ０は、図２を参照して説明したラッチ部ＤＬ０Ｐを構成する。同様に、複数のビット線ＢＬに対応する複数のラッチ回路ＤＬ１～ＤＬｎは、それぞれ、図２を参照して説明したラッチ部ＤＬ１Ｐ～ＤＬｎＰを構成する。ラッチ回路ＤＬ０～ＤＬｎは、それぞれ、対応するラッチ部ＤＬ１Ｐ～ＤＬｎＰに保持されるデータのうちの１ビットを保持する。
【0059】
スイッチトランジスタＤＳＷは、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続される。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳを介してシーケンサＳＱＣに接続される。
【0060】
上述の信号線ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣ，ＢＬＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに共通に接続される。また、上述の電圧ＶＤＤが供給される電圧供給線及び電圧ＶＳＲＣが供給される電圧供給線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに共通に接続される。また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに共通に接続される。
【0061】
キャッシュメモリＣＭ（図６）は、複数のラッチ回路を備える。キャッシュメモリＣＭ内の複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路ＤＬ０～ＤＬｎに接続される。キャッシュメモリＣＭ内の複数のラッチ回路に含まれるデータＤＡＴ（コントローラＣＤから入力されたデータ、メモリセルアレイＭＣＡから読み出されたデータ等。）は、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
【0062】
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢと導通させる。
【0063】
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
【0064】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。
【0065】
入出力制御回路Ｉ／Ｏは、データ入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
【0066】
データ入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0067】
複数の入力回路は、例えば、データ入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳの双方に接続されたコンパレータを含む。複数の出力回路は、例えば、データ入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳのいずれかに接続されたＯＣＤ（Off Chip Driver）回路を含む。
【0068】
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0069】
外部制御端子／ＣＥｎは、メモリダイＭＤの選択に際して用いられる。外部制御端子／ＣＥｎに“Ｌ”が入力されたメモリダイＭＤの入出力制御回路Ｉ／Ｏはデータ入出力端子ＤＱ０～ＤＱ７を介したデータの入出力を行う。外部制御端子／ＣＥｎに“Ｈ”が入力されたメモリダイＭＤの入出力制御回路Ｉ／Ｏはデータ入出力端子ＤＱ０～ＤＱ７を介したデータの入出力を行わない。
【0070】
また、外部制御端子ＣＬＥは、コマンドレジスタＣＭＲの使用に際して用いられる。外部制御端子ＣＬＥに“Ｈ”が入力された場合、データ入出力端子ＤＱ０～ＤＱ７を介して入力されたデータはコマンドデータＤＣＭＤとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、コマンドレジスタＣＭＲに転送される。
【0071】
また、外部制御端子ＡＬＥは、アドレスレジスタＡＤＲの使用に際して用いられる。外部制御端子ＡＬＥに“Ｈ”が入力された場合、データ入出力端子ＤＱ０～ＤＱ７を介して入力されたデータはアドレスデータＤＡＤＤとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、アドレスレジスタＡＤＲに転送される。
【0072】
尚、外部制御端子ＣＬＥ，ＡＬＥの双方に“Ｌ”が入力された場合、データ入出力端子ＤＱ０～ＤＱ７を介して入力されたデータはデータＤＡＴとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納される。データＤＡＴは、バスＤＢを介してキャッシュメモリＣＭに転送される。
【0073】
外部制御端子／ＷＥは、データ入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、外部制御端子／ＷＥの電圧の立ち上がりのタイミングで入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
【0074】
トグル信号入出力端子ＤＱＳ，／ＤＱＳは、データ入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、トグル信号入出力端子ＤＱＳの電圧の立ち上がり及びトグル信号入出力端子／ＤＱＳの電圧の立ち下がりのタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。また、データ入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、トグル信号入出力端子ＤＱＳの電圧の立ち下がり（入力信号の切り換え）及びトグル信号入出力端子／ＤＱＳの電圧の立ち上がりのタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
【0075】
尚、データの入力に際しては、外部制御端子／ＷＥを使用しても良いし、トグル信号入出力端子ＤＱＳ，／ＤＱＳを使用しても良い。
【0076】
外部制御端子／ＲＥ，ＲＥは、データ入出力端子ＤＱ０～ＤＱ７を介したデータの出力に際して用いられる。データ入出力端子ＤＱ０～ＤＱ７から出力されるデータは、外部制御端子／ＲＥの電圧の立ち上がりのタイミングで切り替わっても良い。また、データ入出力端子ＤＱ０～ＤＱ７から出力されるデータは、外部制御端子／ＲＥの電圧の立ち下がり及び外部制御端子ＲＥの電圧の立ち上がりのタイミングで切り替わっても良い。また、データ入出力端子ＤＱ０～ＤＱ７から出力されるデータは、外部制御端子／ＲＥの電圧の立ち上がり及び外部制御端子ＲＥの電圧の立ち下がりのタイミングで切り替わっても良い。
【0077】
［コントローラＣＤ］
図８は、コントローラＣＤの一部の構成を示す模式的なブロック図である。
図８は、コントローラＣＤの一部の構成を示す模式的なブロック図である。
【0078】
コントローラＣＤは、記憶装置ＭＥＭ等と共に、以下において例示する種々の機能を実現する。
【0079】
メモリシステム１０内部では、高速化のため複数のメモリダイＭＤに対して並列に読出動作及び書込動作を行う。並列動作可能な複数のメモリダイＭＤから選択した複数のメモリブロックＢＬＫの集合を論理ブロックと呼ぶ。
【0080】
論物変換テーブル６０は、論理ブロックの識別番号及び論理ブロック内の位置を表す論理アドレスと、メモリダイＭＤの各ページＰＧ（図２）に割り当てられた物理アドレスと、を対応付けて記憶する。読出動作に際しては、後述するＬＵＴ６１と論物変換テーブル６０が参照され、論理アドレスに対応する物理アドレスが取得される。書込動作に際しては、「消去済」のページＰＧ（図２）の物理アドレスが取得され、論理アドレスに対応付けて論物変換テーブル６０に記憶させる。
【0081】
ＬＵＴ（Look Up Table）６１は、ホストコンピュータ２０からＬＢＡ（Logical Block Address）などによりアドレスを指定されて保存したデータが、どの論理アドレスに格納されているかを示すテーブルである。保存したデータが有効である場合、ＬＵＴ６１は、ＬＢＡと論理アドレスとを対応付けて記憶する。保存したデータが無効である場合、ＬＵＴ６１は、そのデータに関するＬＢＡと論理アドレスとの対応が無効であることを示す情報を記憶する。尚、以下の説明においては、論理ブロックのうち、対応するページＰＧが全て「無効」である論理ブロックを、フリーブロックと呼ぶ場合がある。
【0082】
ＰＥＣｙｃｌｅ記憶部６２は、各論理ブロックと、各論理ブロックに対して実行された消去動作の回数と、を対応付けて記憶する。尚、以下の説明では、各論理ブロックに対して実行された消去動作の回数を、ＰＥＣｙｃｌｅ（Program Erase Cycle）と呼ぶ場合がある。消去動作に際しては、ＰＥＣｙｃｌｅ記憶部６２が参照され、消去動作が実行された論理ブロックに対応するＰＥＣｙｃｌｅが更新される。書込動作に際して、新たにデータを書き込む論理ブロックを選出する場合には、ＰＥＣｙｃｌｅ記憶部６２が参照され、ＰＥＣｙｃｌｅの最も少ないフリーブロックが選択される。また、このフリーブロックに対して消去動作が実行された後、この論理ブロックを構成するメモリブロックＢＬＫ内のページＰＧに対して、書込動作が実行される。
【0083】
メモリ制御パラメータ記憶部６３は、メモリダイＭＤの制御パラメータを記憶する。この様な制御パラメータとしては、種々のパラメータが挙げられる。例えば、読出動作、書込動作、及び、消去動作に際して、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給される動作電圧は、適宜調整可能である。メモリ制御パラメータ記憶部６３は、例えば、これらの動作電圧等を記憶しても良い。
【0084】
ＥＣＣ処理部６４は、読出動作に際して、メモリダイＭＤから読み出されたデータの誤りを検出し、誤りビット数ＦＢＣ（Failure Bit Count）を出力する。また、ＥＣＣ処理部６４は、読出動作に際して、可能な場合にはデータの訂正を行う。また、ＥＣＣ処理部６４は、書込動作に際して、ホストコンピュータ２０から入力されたデータを符号化する。尚、ＥＣＣ処理部６４は、コントローラＣＤ及び記憶装置ＭＥＭによってではなく、専用の回路として実現しても良い。
【0085】
ＥＣＣパラメータ記憶部６５は、ＥＣＣ処理部６４に関する制御パラメータを記憶する。例えば、ＥＣＣの計算方法としては、ＢＣＨ符号を用いるものや、ＬＤＰＣ符号を用いるもの等が挙げられる。ＥＣＣパラメータ記憶部６５は、例えば、ＥＣＣ処理部６４がどの様な計算方法でＥＣＣ処理及び符号化処理を実行するかを示す値等を記憶する。
【0086】
ＦＢＣ記憶部６６は、ＥＣＣ処理部６４から出力された誤りビット数ＦＢＣを記憶する。
【0087】
タイマー６７は、現在時刻を示す情報（以下、「現在時刻情報」と呼ぶ。）を記憶する。また、タイマー６７は、図示しない水晶発振子からクロック信号を受信して、現在時刻情報を適宜更新する。また、タイマー６７は、ホストコンピュータ２０から現在時刻情報を受信して、タイマー６７内の現在時刻情報を適宜修正する。
【0088】
時刻情報記憶部６８は、時刻を示す時刻情報を記憶する。時刻情報記憶部６８に記憶される時刻情報については、後述する。
【0089】
［メモリセルＭＣのしきい値電圧］
図３を参照して説明した様に、メモリセルＭＣは、データを、しきい値電圧の大きさとして記憶する。以下、この点について説明する。
図３を参照して説明した様に、メモリセルＭＣは、データを、しきい値電圧の大きさとして記憶する。以下、この点について説明する。
【0090】
［メモリセルＭＣが１ビットのデータを記憶する例］
まず、図９を参照して、メモリセルＭＣが１ビットのデータを記憶する例について説明する。図９は、１ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
まず、図９を参照して、メモリセルＭＣが１ビットのデータを記憶する例について説明する。図９は、１ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
【0091】
図９の例では、メモリセルＭＣのしきい値電圧が、２通りのステートに制御されている。例えば、下位ステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。また、上位ステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＳより大きく、読出パス電圧ＶＲＥＡＤより小さい。
【0092】
また、図９の例では、下位ステートに対応するしきい値分布と上位ステートに対応するしきい値分布との間に、読出電圧ＶＣＧＲが設定されている。
【0093】
例えば、下位ステートは、低いしきい値電圧に対応している。下位ステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。下位ステートのメモリセルＭＣには、例えば、データ“１”が割り当てられる。
【0094】
また、上位ステートは、高いしきい値電圧に対応している。上位ステートのメモリセルＭＣは、例えば、書込状態のメモリセルＭＣである。上位ステートのメモリセルＭＣには、例えば、データ“０”が割り当てられる。
【0095】
［メモリセルＭＣが２ビットのデータを記憶する例］
次に、図１０を参照して、メモリセルＭＣが２ビットのデータを記憶する例について説明する。図１０（ａ）は、２ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１０（ｂ）は、２ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の例を示す表である。
次に、図１０を参照して、メモリセルＭＣが２ビットのデータを記憶する例について説明する。図１０（ａ）は、２ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１０（ｂ）は、２ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の例を示す表である。
【0096】
図１０（ａ）の例では、メモリセルＭＣのしきい値電圧が、４通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＡより大きく、ベリファイ電圧ＶＶＦＹＢより小さい。Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＢより大きく、ベリファイ電圧ＶＶＦＹＣより小さい。以下同様に、Ｃステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＣより大きく、読出パス電圧ＶＲＥＡＤより小さい。
【0097】
また、図１０（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読出電圧ＶＣＧＡＲが設定されている。Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読出電圧ＶＣＧＢＲが設定されている。Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間に、読出電圧ＶＣＧＣＲが設定されている。
【0098】
例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１”が割り当てられる。
【0099】
Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“１０”が割り当てられる。
【0100】
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００”が割り当てられる。
【0101】
また、Ｃステートは、上記Ｂステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＣステートのメモリセルＭＣには、例えば、データ“０１”が割り当てられる。
【0102】
図１０（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＢＲによって判別可能であり、中位ビットのデータは２つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲによって判別可能である。
【0103】
［メモリセルＭＣが４ビットのデータを記憶する例］
次に、図１１を参照して、メモリセルＭＣが４ビットのデータを記憶する例について説明する。図１１（ａ）は、４ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１１（ｂ）は、４ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の例を示す表である。
次に、図１１を参照して、メモリセルＭＣが４ビットのデータを記憶する例について説明する。図１１（ａ）は、４ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１１（ｂ）は、４ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の例を示す表である。
【0104】
図１１（ａ）の例では、メモリセルＭＣのしきい値電圧が、１６通りのステートに制御されている。Ｅｒステート（Ｓ０ステート）に制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。また、例えば、Ｓ１ステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹ１より大きく、ベリファイ電圧ＶＶＦＹ２より小さい。また、例えば、Ｓ２ステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹ２より大きく、ベリファイ電圧ＶＶＦＹ３より小さい。以下同様に、Ｓ３ステート～Ｓ１４ステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧ＶＶＦＹ３～ベリファイ電圧ＶＶＦＹ１４より大きく、ベリファイ電圧ＶＶＦＹ４～ベリファイ電圧ＶＶＦＹ１５より小さい。また、例えば、Ｓ１５ステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹ１５より大きく、読出パス電圧ＶＲＥＡＤより小さい。
【0105】
また、図１１（ａ）の例では、Ｅｒステートに対応するしきい値分布とＳ１ステートに対応するしきい値分布との間に、読出電圧ＶＣＧ１Ｒが設定されている。また、Ｓ１ステートに対応するしきい値分布とＳ２ステートに対応するしきい値分布との間に、読出電圧ＶＣＧ２Ｒが設定されている。以下同様に、Ｓ２ステートに対応するしきい値分布とＳ３ステートに対応するしきい値分布との間～Ｓ１４ステートに対応するしきい値分布とＳ１５ステートに対応するしきい値分布との間に、それぞれ、読出電圧ＶＣＧ３Ｒ～読出電圧ＶＣＧ１５Ｒが設定されている。
【0106】
例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１１”が割り当てられる。
【0107】
また、Ｓ１ステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｓ１ステートのメモリセルＭＣには、例えば、データ“１１１０”が割り当てられても良い。
【0108】
また、Ｓ２ステートは、上記Ｓ１ステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｓ２ステートのメモリセルＭＣには、例えば、データ“１１００”が割り当てられても良い。
【0109】
以下同様に、図中のＳ３ステート～Ｓ１５ステートは、それぞれ、Ｓ２ステート～Ｓ１４ステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“１１０１”、データ“１００１”、データ“１０１１”、データ“００１１”、データ“００１０”、データ“１０１０”、データ“１０００”、データ“００００”、データ“０００１”、データ“０１０１”、データ“０１１１”、データ“０１１０”、データ“０１００”が割り当てられても良い。
【0110】
図１１（ｂ）に例示した様な割り当ての場合、下位ビットのデータは、３つの読出電圧ＶＣＧ６Ｒ，ＶＣＧ８Ｒ，ＶＣＧ１０Ｒによって判別可能である。また、中位ビットのデータは、２つの読出電圧ＶＣＧ４Ｒ，ＶＣＧ１２Ｒによって判別可能である。また、上位ビットのデータは、５つの読出電圧ＶＣＧ２Ｒ，ＶＣＧ５Ｒ，ＶＣＧ９Ｒ，ＶＣＧ１３Ｒ，ＶＣＧ１５Ｒによって判別可能である。また、最上位ビットのデータは、５つの読出電圧ＶＣＧ１Ｒ，ＶＣＧ３Ｒ，ＶＣＧ７Ｒ，ＶＣＧ１１Ｒ，ＶＣＧ１４Ｒによって判別可能である。
【0111】
［読出動作］
次に、読出動作について説明する。
次に、読出動作について説明する。
【0112】
図１２は、読出動作について説明するためのタイミングチャートである。
【0113】
図６を参照して説明した様に、メモリダイＭＤは、８つのデータ入出力端子ＤＱ０～ＤＱ７を備えている。以下の説明では、この８つのデータ入出力端子ＤＱ０～ＤＱ７に入力される８ビットのデータを、２桁の１６進数を使用して表現する場合がある。例えば、８つのデータ入出力端子ＤＱ０～ＤＱ７に“０，０，０，０，０，０，０，０”が入力される場合、このデータを、データ００ｈ等と表現する場合がある。また、“１，１，１，１，１，１，１，１”が入力される場合、このデータを、データＦＦｈ等と表現する場合がある。
【0114】
図１２には、読出動作に際してメモリダイＭＤに入力されるコマンドセットＣＳＲを例示している。このコマンドセットＣＳＲは、データ００ｈ，ＣＡ１，ＣＡ２，ＲＡ１，ＲＡ２，ＲＡ３及びデータ３０ｈを含む。
【0115】
タイミングｔ１０１において、コントローラＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータ００ｈを入力する。即ち、データ入出力端子ＤＱ０～ＤＱ７の電圧をデータ００ｈの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データ００ｈは、読出動作の開始時に入力されるコマンドである。
【0116】
タイミングｔ１０２において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＣＡ１を入力する。即ち、データ入出力端子ＤＱ０～ＤＱ７の電圧をデータＣＡ１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＣＡ１は、カラムアドレスＣＡ（図６）の一部である。
【0117】
タイミングｔ１０３において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＣＡ２を入力する。データＣＡ２は、カラムアドレスＣＡ（図６）の一部である。
【0118】
タイミングｔ１０４において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＲＡ１を入力する。データＲＡ１は、ロウアドレスＲＡ（図６）の一部である。データＲＡ１は、例えば、ブロックアドレスと、ページアドレスと、を含む。ブロックアドレスは、メモリブロックＢＬＫ（図２）を特定するデータである。ページアドレスは、ページ部ＰＧＰ（図２）を特定するデータである。
【0119】
タイミングｔ１０５において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＲＡ２を入力する。データＲＡ２は、ロウアドレスＲＡ（図６）の一部である。データＲＡ２は、例えば、ブロックアドレス及びページアドレスを含む。
【0120】
タイミングｔ１０６において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＲＡ３を入力する。データＲＡ２は、ロウアドレスＲＡ（図６）の一部である。データＲＡ３は、チップアドレスを含む。チップアドレスは、コントローラＣＤによって制御される複数のメモリダイＭＤから一のメモリダイＭＤを特定するデータである。
【0121】
タイミングｔ１０７において、コントローラＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータ３０ｈを入力する。データ３０ｈは、読出動作に関するコマンドセットの入力が終了したことを示すコマンドである。
【0122】
タイミングｔ１０８において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて読出動作が実行される。
【0123】
タイミングｔ１０９において、メモリダイＭＤにおける読出動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。
【0124】
尚、図１２に例示したコマンドセットＣＳＲは、あくまでも例示であり、具体的な態様は適宜調整可能である。例えば、コマンドセットＣＳＲは、００ｈより先に入力されるデータを含んでいても良い。また、図１２の例では、コマンドセットＣＳＲに含まれるロウアドレスＲＡ（図６）が、３つのデータＲＡ１～ＲＡ３を含んでいる。しかしながら、コマンドセットＣＳＲに含まれるロウアドレスＲＡは、４つ以上のデータを含んでいても良い。これ以降の説明において例示するコマンドセットについても同様である。
【0125】
図１３は、読出動作について説明するための模式的な断面図である。尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。
【0126】
読出動作においては、例えば、ビット線ＢＬに、電圧ＶＤＤを供給する。例えば、図７のラッチ回路ＳＤＬに“Ｈ”を保持させ、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ”とする。これにより、ビット線ＢＬ及びセンスノードＳＥＮに電圧ＶＤＤが供給される。また、ソース線ＳＬに、電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、接地電圧ＶＳＳより大きくても良いし、接地電圧ＶＳＳと等しくても良い。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。
【0127】
また、読出動作においては、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＤＤよりも大きい。また、電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
【0128】
また、読出動作においては、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧと電圧ＶＳＲＣとの電圧差は、ソース側選択トランジスタＳＴＳをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0129】
また、読出動作においては、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤは、電圧ＶＤＤ，ＶＳＲＣよりも大きい。また、読出パス電圧ＶＲＥＡＤと電圧ＶＤＤ，ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧ＶＤＤ，ＶＳＲＣが転送される。
【0130】
また、読出動作においては、選択ワード線ＷＬＳに読出電圧ＶＣＧＲを供給する。尚、図９には、メモリセルＭＣが１ビットのデータを記憶する場合の例を示しているが、選択ワード線ＷＬＳに供給される読出電圧は、図１０（ａ）を参照して説明した読出電圧ＶＣＧＡＲ～ＶＣＧＣＲでも良いし、図１１（ａ）を参照して説明した読出電圧ＶＣＧ１Ｒ～ＶＣＧ１５Ｒでも良い。例えば、図１０を参照して説明した様に、メモリセルＭＣが２ビットのデータを記憶しており、このメモリセルＭＣの中位ページの読出動作を実行する場合、選択ワード線ＷＬＳには、読出電圧ＶＣＧＡＲ，ＶＣＧＣＲを、順次供給する。より具体的には、選択ワード線ＷＬＳに読出電圧ＶＣＧＡＲを供給し、後述するセンス動作を実行し、その後、選択ワード線ＷＬＳに読出電圧ＶＣＧＣＲを供給し、更にセンス動作を実行する。
【0131】
読出電圧ＶＣＧＲ等とＶＳＲＣとの電圧差は、一部のデータが記録されたメモリセルＭＣのしきい値電圧よりも大きい。従って、一部のデータが記録されたメモリセルＭＣはＯＮ状態となる。従って、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れる。一方、読出電圧ＶＣＧＲ等とＶＳＲＣとの電圧差は、一部のデータが記録されたメモリセルＭＣのしきい値電圧よりも小さい。従って、一部のデータが記録されたメモリセルＭＣはＯＦＦ状態となる。従って、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れない。
【0132】
また、読出動作においては、センスアンプモジュールＳＡＭ（図６）によって、ビット線ＢＬに電流が流れるか否かを検出し、これによってメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。以下、この様な動作を、「センス動作」と呼ぶ。センス動作では、例えば、図７を参照して説明した信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｈ，Ｈ，Ｈ，Ｌ，Ｌ”とする。これにより、ビット線ＢＬ及びセンスノードＳＥＮが導通し、センスノードＳＥＮの電荷が放電又は維持され、センストランジスタ４１がＯＦＦ状態又はＯＮ状態となる。次に、例えば、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｈ，Ｌ，Ｈ，Ｈ，Ｌ，Ｌ”とする。これにより、配線ＬＢＵＳの電荷が維持又は放電される。また、センスアンプユニットＳＡＵ内のいずれかのラッチ回路が配線ＬＢＵＳと導通し、このラッチ回路によって配線ＬＢＵＳのデータが保持される。
【0133】
【0134】
メモリセルＭＣが１ビットのデータを記憶する場合、例えば図１４に示す様に、ページ部ＰＧＰには、１つのページＰＧに対応するデータＤＡＴ０が記憶されている。また、読出動作の実行後、センスアンプモジュールＳＡＭ内のいずれかのラッチ部（図示の例では、ラッチ部ＤＬ０Ｐ）には、このデータＤＡＴ０が保持されている。この場合、データＤＡＴ０は、キャッシュメモリＣＭ（図６）に転送される。
【0135】
メモリセルＭＣが複数ビットのデータを記憶する場合、例えば図１５に示す様に、ページ部ＰＧＰには、複数のページＰＧに対応する複数のデータＤＡＴ１，ＤＡＴ２が記憶されている。また、読出動作の実行後、センスアンプモジュールＳＡＭ内のいずれかのラッチ部（図示の例では、ラッチ部ＤＬ０Ｐ，ＤＬ１Ｐ）には、一又は複数のデータ（図示の例では、データＤＡＴＡ，ＤＡＴＢ）が保持されている。例えば、図１０を参照して説明した様に、メモリセルＭＣが２ビットのデータを記憶しており、このメモリセルＭＣの中位ページの読出動作を実行する場合、データＤＡＴＡは、読出電圧ＶＣＧＡＲに対応するセンス動作によって取得されたデータに対応する。また、データＤＡＴＢは、読出電圧ＶＣＧＣＲに対応するセンス動作によって取得されたデータに対応する。この場合、センスアンプモジュールＳＡＭでは、例えば、データＤＡＴＡの反転データと、データＤＡＴＢとのＡＮＤ演算を行い、その結果の反転データを取得することにより、中位ページに対応するデータＤＡＴ２を取得可能である。この様に、センスアンプモジュールＳＡＭでは、ＡＮＤ演算、ＯＲ演算等の演算処理が実行され、１つのページＰＧに対応するデータ（例えば、データＤＡＴ２）が算出される。また、このデータが、キャッシュメモリＣＭ（図６）に転送される。
【0136】
［データ出力動作］
読出動作によってキャッシュメモリＣＭ（図６）に転送されたデータは、データ出力動作によって、コントローラＣＤに転送される。以下、データ出力動作について説明する。
読出動作によってキャッシュメモリＣＭ（図６）に転送されたデータは、データ出力動作によって、コントローラＣＤに転送される。以下、データ出力動作について説明する。
【0137】
図１６は、データ出力動作について説明するためのタイミングチャートである。
【0138】
図１６には、データ出力動作に際してメモリダイＭＤに入力されるコマンドセットＣＳＯを例示している。このコマンドセットＣＳＯは、データ０５ｈ，ＣＡ１，ＣＡ２，ＲＡ１，ＲＡ２，ＲＡ３及びデータＥ０ｈを含む。
【0139】
タイミングｔ１４１において、コントローラＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータ０５ｈを入力する。データ０５ｈは、データ出力動作の開始時に入力されるコマンドである。
【0140】
タイミングｔ１４２において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＣＡ１を入力する。
【0141】
タイミングｔ１４３において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＣＡ２を入力する。
【0142】
タイミングｔ１４４において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＲＡ１を入力する。
【0143】
タイミングｔ１４５において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＲＡ２を入力する。
【0144】
タイミングｔ１４６において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＲＡ３を入力する。
【0145】
タイミングｔ１４７において、コントローラＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータＥ０ｈを入力する。データＥ０ｈは、データ出力動作に関するコマンドセットの入力が終了したことを示すコマンドである。
【0146】
タイミングｔ１４８において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいてデータ出力動作が実行される。
【0147】
タイミングｔ１４９において、メモリダイＭＤにおけるデータ出力動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。
【0148】
タイミングｔ１５１において、コントローラＣＤはメモリダイＭＤから、データＤ１０１を出力させる。即ち、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＲＥ，ＲＥの信号を切り替える。これに伴い、データ入出力端子ＤＱ０～ＤＱ７の電圧が、データＤ１０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定される。コントローラＣＤは、この８ビット分のデータＤ１０１を取得する。データＤ１０１は、読出動作によってメモリセルＭＣから読み出されたデータＤＡＴのうちの８ビット分のデータである。
【0149】
タイミングｔ１５２において、コントローラＣＤはメモリダイＭＤからデータＤ１０２を出力させる。データＤ１０２は、読出動作によってメモリセルＭＣから読み出されたデータＤＡＴのうちの８ビット分のデータである。以下同様に、コントローラＣＤはメモリダイＭＤからデータＤＡＴを８ビットずつ出力させる。
【0150】
コントローラＣＤは、メモリダイＭＤから出力されたデータに対して、ビット誤り検出／訂正等を行うことが可能である。また、コントローラＣＤは、ビット誤り検出／訂正等を行ったデータを、ホストコンピュータ２０（図１）に転送可能である。
【0151】
［書込動作］
次に、書込動作について説明する。
次に、書込動作について説明する。
【0152】
図１７は、書込動作について説明するためのタイミングチャートである。
【0153】
図１７には、書込動作に際してメモリダイＭＤに入力されるコマンドセットＣＳＷを例示している。このコマンドセットＣＳＷは、データ８０ｈ，ＣＡ１，ＣＡ２，ＲＡ１，ＲＡ２，ＲＡ３，Ｄ２０１，Ｄ２０２～Ｄ２ＸＸ及びデータ１０ｈを含む。
【0154】
タイミングｔ２０１において、コントローラＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータ８０ｈを入力する。データ８０ｈは、書込動作の開始時に入力されるコマンドである。
【0155】
タイミングｔ２０２において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＣＡ１を入力する。
【0156】
タイミングｔ２０３において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＣＡ２を入力する。
【0157】
タイミングｔ２０４において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＲＡ１を入力する。
【0158】
タイミングｔ２０５において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＲＡ２を入力する。
【0159】
タイミングｔ２０６において、コントローラＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＲＡ３を入力する。
【0160】
タイミングｔ２０７において、コントローラＣＤはメモリダイＭＤに、データＤＡＴとしてデータＤ２０１を入力する。即ち、データ入出力端子ＤＱ０～ＤＱ７の電圧をデータＤ２０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、トグル信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える（トグルする）。データＤ２０１は、書込動作によってメモリセルＭＣに書き込まれるデータＤＡＴのうちの８ビット分のデータである。
【0161】
タイミングｔ２０８において、コントローラＣＤはメモリダイＭＤに、データＤＡＴとしてデータＤ２０２を入力する。データＤ２０２は、書込動作によってメモリセルＭＣに書き込まれるデータＤＡＴのうちの８ビット分のデータである。以下同様に、コントローラＣＤはメモリダイＭＤにデータＤＡＴとして８ビットずつデータを入力する。
【0162】
タイミングｔ２０９において、コントローラＣＤはメモリダイＭＤに、データＤＡＴとしてデータＤ２ＸＸを入力する。データＤ２ＸＸは、書込動作によってメモリセルＭＣに書き込まれるデータＤＡＴのうちの８ビット分のデータである。
【0163】
タイミングｔ２１０において、コントローラＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータ１０ｈを入力する。データ１０ｈは、書込動作に関するコマンドセットの入力が終了したことを示すコマンドである。
【0164】
タイミングｔ２１１において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて書込動作が実行される。
【0165】
タイミングｔ２１２において、メモリダイＭＤにおける書込動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。
【0166】
タイミングｔ２１３において、コントローラＣＤはメモリダイＭＤに、例えば、コマンドデータＤＣＭＤとしてデータ７０ｈを入力する。データ７０ｈは、ステータスレジスタＳＴＲ（図６）に保持されたステータスデータＤＳＴの出力を要求するコマンドである。
【0167】
タイミングｔ２１４において、コントローラＣＤはメモリダイＭＤから、例えば、データＤ２１１を出力させる。データＤ２１１は、ステータスデータＤＳＴ（図６）である。
【0168】
図１８は、書込動作について説明するための模式的なフローチャートである。
【0169】
ステップＳ１０１においては、ループ回数ｎＷが１に設定される。ループ回数ｎＷは、書込ループの回数を示す変数である。また、例えば、センスアンプユニットＳＡＵ（図７）のラッチ回路ＤＬ０～ＤＬｎに、メモリセルＭＣに書き込まれるデータＤＡＴが保持される。
【0170】
ステップＳ１０２においては、プログラム動作が実行される。プログラム動作は、選択ワード線ＷＬＳにプログラム電圧を供給して、メモリセルＭＣのしきい値電圧を増大させる動作である。
【0171】
ステップＳ１０３では、ベリファイ動作を行う。ベリファイ動作は、選択ワード線ＷＬＳにベリファイ電圧を供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。
【0172】
ステップＳ１０４では、ベリファイ動作の結果を判定する。例えば、図示しないカウンタ回路を参照して、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数未満であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
【0173】
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
【0174】
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。従って、プログラム電圧ＶＰＧＭは、ループ回数ｎＷの増大と共に増大する。
【0175】
ステップＳ１０７では、ステータスレジスタＳＴＲ（図６）に、書込動作が正常に終了した旨のステータスデータＤＳＴを格納し、書込動作を終了する。尚、ステータスデータＤＳＴは、ステータスリード動作によってコントローラＣＤ（図１）に出力される。
【0176】
ステップＳ１０８では、ステータスレジスタＳＴＲ（図６）に、書込動作が正常に終了しなかった旨のステータスデータＤＳＴを格納し、書込動作を終了する。
【0177】
【0178】
メモリセルＭＣに１ビットのデータを記憶させる場合、例えば図１９に示す様に、センスアンプモジュールＳＡＭ内のラッチ部ＳＤＬＰに、書込動作によって書き込むデータＤＡＴ３を保持させる。
【0179】
メモリセルＭＣが複数ビットのデータを記憶させる場合、例えば図２０に示す様に、センスアンプモジュールＳＡＭ内のいずれかのラッチ部（図示の例では、ラッチ部ＤＬ０Ｐ，ＤＬ１Ｐ）には、書込動作によって書き込む、複数のページＰＧに対応する複数のデータＤＡＴ４，ＤＡＴ５が保持されている。センスアンプモジュールＳＡＭでは、これらのデータＤＡＴ４，ＤＡＴ５に対して、ＡＮＤ演算、ＯＲ演算等の演算処理が実行され、しきい値電圧を増大させるメモリセルＭＣと、しきい値電圧を増大させないメモリセルＭＣと、を示すデータＤＡＴ６が算出される。また、センスアンプモジュールＳＡＭ内のラッチ部ＳＤＬＰに、このデータＤＡＴ６を保持させる。
【0180】
図２１は、プログラム動作について説明するための模式的な断面図である。
【0181】
プログラム動作においては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬＷに電圧ＶＳＲＣを供給する。また、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬＰに電圧ＶＤＤを供給する。例えば、図１９及び図２０を参照して説明した様に、センスアンプモジュールＳＡＭ内のラッチ部ＳＤＬＰには、書込動作によって書き込むデータが保持されている。この状態で、図７を参照して説明した信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｈ”とすると、ビット線ＢＬＷに電圧ＶＳＲＣが供給され、ビット線ＢＬＰに電圧ＶＤＤが供給される。以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。
【0182】
また、プログラム動作においては、ドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧＤが供給される。
【0183】
電圧ＶＳＧＤは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧＤと電圧ＶＳＲＣとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ビット線ＢＬＷに接続されたドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0184】
一方、電圧ＶＳＧＤと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも小さい。従って、ビット線ＢＬＰに接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。
【0185】
また、プログラム動作においては、ソース線ＳＬに電圧ＶＳＲＣが供給され、ソース側選択ゲート線ＳＧＳに接地電圧ＶＳＳが供給される。これにより、ソース側選択トランジスタＳＴＳはＯＦＦ状態となる。
【0186】
また、プログラム動作においては、非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、読出パス電圧ＶＲＥＡＤよりも大きい。また、書込パス電圧ＶＰＡＳＳと電圧ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、書込メモリセルＭＣに、電圧ＶＳＲＣが転送される。
【0187】
また、プログラム動作においては、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
【0188】
ここで、ビット線ＢＬＷに接続された半導体柱１２０のチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体柱１２０と選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体柱１２０のチャネル中の電子がトンネル絶縁膜１３１（図５）を介して電荷蓄積膜１３２（図５）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は増大する。
【0189】
一方、ビット線ＢＬＰに接続された半導体柱１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＵとの容量結合によって書込パス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体柱１２０と選択ワード線ＷＬＳとの間には、上記した電界よりも小さい電界しか発生しない。従って、半導体柱１２０のチャネル中の電子は、電荷蓄積膜１３２（図５）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。
【0190】
図２２は、ベリファイ動作について説明するための模式的な断面図である。
【0191】
ベリファイ動作は、基本的には、読出動作と同様に実行される。
【0192】
ただし、ベリファイ動作においては、選択ワード線ＷＬＳに、読出電圧ＶＣＧＲではなく、ベリファイ電圧ＶＶＦＹを供給する。尚、図９には、メモリセルＭＣが１ビットのデータを記憶する場合の例を示している。選択ワード線ＷＬＳに供給されるベリファイ電圧は、図１０（ａ）を参照して説明したベリファイ電圧ＶＶＦＹＡ～ＶＶＦＹＣでも良いし、図１１（ａ）を参照して説明したベリファイ電圧ＶＶＦＹ１～ＶＶＦＹ１５でも良い。例えば、図１０を参照して説明した様に、メモリセルＭＣに２ビットのデータを記憶させる場合、選択ワード線ＷＬＳには、ベリファイ電圧ＶＶＦＹＡ～ＶＶＦＹＣを、適宜供給する。
【0193】
また、読出動作においては、例えば、ページＰＧに対応する全てのビット線ＢＬに、電圧ＶＤＤを供給する。一方、ベリファイ動作においては、例えば、ラッチ回路ＤＬ０～ＤＬｎＬ内のデータに基づき、特定のステートに対応するメモリセルＭＣに接続されたビット線ＢＬに電圧ＶＤＤを供給し、その他のビット線ＢＬには電圧ＶＳＲＣを供給しても良い。
【0194】
［書込動作の実行順］
次に、書込動作の実行順について説明する。図２３は、書込動作の実行順について説明するための模式的な断面図である。図２４は、書込動作の実行順について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
次に、書込動作の実行順について説明する。図２３は、書込動作の実行順について説明するための模式的な断面図である。図２４は、書込動作の実行順について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
【0195】
図２３には、２つのメモリブロックＢＬＫを例示している。また、図２３の例では、メモリブロックＢＬＫが５本のワード線ＷＬと、５つのストリングユニットＳＵａ～ＳＵｅと、を備えている。従って、図２３の例では、メモリブロックＢＬＫが、２５個のページ部ＰＧＰを備えている。例えば図１１に示す様に、メモリセルＭＣが４ビットのデータを記憶する場合、メモリブロックＢＬＫには、１００個のページＰＧに対応するデータが記憶される。
【0196】
また、図２３には、書込動作の実行順を例示している。図２３の例では、まず、下方から数えて１番目のワード線ＷＬに対応する５つのページ部ＰＧＰに、順に書込動作が実行される。各書込動作においては、図２４に示す様に、消去状態のページ部ＰＧＰに４つのページＰＧに対応するデータが一括して記憶される。即ち、下位ステート（Ｅｒステート、Ｓ０ステート）に対応するメモリセルＭＣが、一回の書込動作によって、１６通りのステートに制御される。次に、下方から数えて２番目のワード線ＷＬに対応する５つのページ部ＰＧＰに、順に書込動作が実行される。以下同様に、下方から数えて３～５番目のワード線ＷＬに対応する１５個のページ部ＰＧＰに、順に書込動作が実行される。
【0197】
ここで、メモリセルＭＣが記憶するデータの数が多いほど、ステート間の電圧マージンが小さくなる。例えば、図９に示す様に、メモリセルＭＣが１ビットのデータを記憶する場合、下位ステートに対応するしきい値分布と、上位ステートに対応するしきい値分布との間の電圧マージンは、比較的大きい。一方、図１１に示す様に、メモリセルＭＣが４ビットのデータを記憶する場合、Ｓ１ステートに対応するしきい値分布と、Ｓ２ステートに対応するしきい値分布との間の電圧マージンは、比較的小さい。電圧マージンが小さいと、例えば、メモリセルＭＣのしきい値電圧の変動が生じた場合、誤読み出しの比率が増大してしまうおそれがある。
【0198】
ここで、図２３を参照して説明した順番で書込動作を実行すると、例えば、５～９番目の書込動作（下方から数えて２番目のワード線ＷＬに対応する５つのページ部ＰＧＰへの書込動作）に際して、０～４番目の書込動作（下方から数えて１番目のワード線ＷＬに対応する５つのページ部ＰＧＰへの書込動作）に対応するメモリセルＭＣのしきい値電圧が上昇してしまう場合がある。これは、例えば、図５の様にＺ方向に並ぶ２つの導電層１１０（ワード線ＷＬ）を想定した場合に、上方に設けられた導電層１１０へのプログラム電圧ＶＰＧＭの供給によって、下方に設けられた導電層１１０の近傍においても、電荷蓄積膜１３２に電子が蓄積してしまうこと等が原因と考えられる。
【0199】
この様なしきい値電圧の上昇は、例えば、下位ページ及び中位ページに対応するデータの書込動作（以下、「ＭＬＣ書込動作」と呼ぶ。）と、上位ページ及び最上位ページに対応するデータの書込動作（以下、「Ｆｉｎｅ書込動作」と呼ぶ。）と、を分けて実行することにより、大幅に抑制可能である。以下、この様な方法について説明する。
【0200】
図２５は、書込動作の他の実行順について説明するための模式的な断面図である。図２６は、書込動作の他の実行順について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
【0201】
図２５には、書込動作の他の実行順を例示している。
【0202】
図２５の例では、まず、下方から数えて１番目のワード線ＷＬに対応する５つのページ部ＰＧＰに、順にＭＬＣ書込動作が実行される。ＭＬＣ書込動作においては、図２６に示す様に、消去状態のページ部ＰＧＰに、２つのページＰＧに対応するデータが記憶される。即ち、下位ステート（Ｅｒステート、Ｓ０ステート）に対応するメモリセルＭＣが、４通りのステートに制御される。
【0203】
次に、下方から数えて２番目のワード線ＷＬ及びストリングユニットＳＵａに対応するページ部ＰＧＰに、ＭＬＣ書込動作が実行される。次に、下方から数えて１番目のワード線ＷＬ及びストリングユニットＳＵａに対応するページ部ＰＧＰに、Ｆｉｎｅ書込動作が実行される。次に、下方から数えて２番目のワード線ＷＬ及びストリングユニットＳＵｂに対応するページ部ＰＧＰに、ＭＬＣ書込動作が実行される。次に、下方から数えて１番目のワード線ＷＬ及びストリングユニットＳＵｂに対応するページ部ＰＧＰに、Ｆｉｎｅ書込動作が実行される。以下同様に、下方から数えて２番目のワード線ＷＬに対応するページ部ＰＧＰへのＭＬＣ書込動作と、下方から数えて１番目のワード線ＷＬに対応するページ部ＰＧＰへのＦｉｎｅ書込動作と、が交互に実行される。
【0204】
同様に、下方から数えて３～５番目のワード線ＷＬに対応するページ部ＰＧＰへのＭＬＣ書込動作と、下方から数えて２～４番目のワード線ＷＬに対応するページ部ＰＧＰへのＦｉｎｅ書込動作と、が交互に実行される。
【0205】
次に、下方から数えて５番目のワード線ＷＬに対応する５つのページ部ＰＧＰに、順にＦｉｎｅ書込動作が実行される。
【0206】
ここで、図２５を参照して説明した順番で書込動作を実行すると、例えば、５番目の書込動作（下方から数えて２番目のワード線ＷＬに対応するページ部ＰＧＰへのＭＬＣ書込動作）に際して、０番目の書込動作（下方から数えて１番目のワード線ＷＬに対応するページ部ＰＧＰへのＭＬＣ書込動作）に対応するメモリセルＭＣのしきい値電圧が上昇してしまう場合がある。しかしながら、これらメモリセルＭＣの最終的なしきい値電圧は、Ｆｉｎｅ書込動作によって調整可能である。
【0207】
また、例えば、１６番目の書込動作（下方から数えて２番目のワード線ＷＬに対応するページ部ＰＧＰへのＦｉｎｅ書込動作）に際して、６番目の書込動作（下方から数えて１番目のワード線ＷＬに対応するページ部ＰＧＰへのＦｉｎｅ書込動作）に対応するメモリセルＭＣのしきい値電圧が上昇してしまう場合がある。しかしながら、Ｆｉｎｅ書込動作は、図２４を参照して説明した書込動作と比較して、選択されたページ部ＰＧＰとＺ方向に隣り合う非選択のページ部ＰＧＰに及ぼす影響が小さい。
【0208】
【0209】
［ＭＬＣ書込動作に際して実行されるデータ処理］
図２７は、ＭＬＣ書込動作に際して実行されるデータ処理について説明するための模式的なブロック図である。図２７に示す様に、ＭＬＣ書込動作に際しては、コントローラＣＤからメモリダイＭＤに、下位ページに対応するデータＤＡＴ１１と、中位ページに対応するデータＤＡＴ１２と、が入力される。また、図２７の例では、これらのデータＤＡＴ１１，ＤＡＴ１２が、それぞれ、ラッチ部ＤＬ０Ｐ，ＤＬ１Ｐに保持される。
図２７は、ＭＬＣ書込動作に際して実行されるデータ処理について説明するための模式的なブロック図である。図２７に示す様に、ＭＬＣ書込動作に際しては、コントローラＣＤからメモリダイＭＤに、下位ページに対応するデータＤＡＴ１１と、中位ページに対応するデータＤＡＴ１２と、が入力される。また、図２７の例では、これらのデータＤＡＴ１１，ＤＡＴ１２が、それぞれ、ラッチ部ＤＬ０Ｐ，ＤＬ１Ｐに保持される。
【0210】
【0211】
図２８には、図２７のデータ処理に際してメモリダイＭＤに入力される２つのコマンドセットを例示している。これら２つのコマンドセットの一方は、下位ページに対応するデータＤＡＴ１１に対応している。また、これら２つのコマンドセットの他方は、中位ページに対応するデータＤＡＴ１２に対応している。
【0212】
データＤＡＴ１１に対応するコマンドセットは、基本的には、図１７を参照して説明したコマンドセットＣＳＷと同様である。ただし、このコマンドセットは、データ８０ｈの入力よりも前に入力されるデータＡ１ｈ，０１ｈを含む。また、データ１０ｈのかわりに、データ１Ａｈを含む。データＡ１ｈは、ＭＬＣ書込動作、又は、ＭＬＣ書込動作が実行され、且つ、Ｆｉｎｅ書込動作が実行されていないページ部ＰＧＰに対する読出動作を指定するコマンドである。データ０１ｈは、下位ページの指定に際して入力されるコマンドである。データ１Ａｈは、書込動作に関するコマンドセットの入力が終了したこと、及び、更に続けてコマンドセットを入力することを示すコマンドである。
【0213】
データＤＡＴ１１に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ＴＢＤにわたって、データＤＡＴ１１に関するデータ処理が実行される。例えば、データＤＡＴ１１が、ラッチ部ＤＬ０Ｐに転送される。
【0214】
データＤＡＴ１２に対応するコマンドセットは、基本的には、図１７を参照して説明したコマンドセットＣＳＷと同様である。ただし、このコマンドセットは、データ８０ｈの入力よりも前に入力されるデータＡ１ｈ，０２ｈを含む。データ０２ｈは、中位ページの指定に際して入力されるコマンドである。
【0215】
データＤＡＴ１２に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ｔＰＲＯＧにわたって、ＭＬＣ書込動作が実行される。
【0216】
［Ｆｉｎｅ書込動作に際して内部データを利用する例］
図２９は、Ｆｉｎｅ書込動作に際して実行されるデータ処理の例について説明するための模式的なブロック図である。Ｆｉｎｅ書込動作に際しては、メモリダイＭＤの内部のデータ（以下、「内部データ」と呼ぶ場合がある。）を利用しても良い。例えば、図２９に示す様に、Ｆｉｎｅ書込動作に際しては、書込動作の対象であるページ部ＰＧＰの下位ページ及び中位ページからデータＤＡＴ１１，ＤＡＴ１２が読み出され、これらのデータＤＡＴ１１，ＤＡＴ１２がラッチ部ＤＬ０Ｐ，ＤＬ１Ｐに保持されても良い。また、コントローラＣＤからメモリダイＭＤに、上位ページに対応するデータＤＡＴ１３と、最上位ページに対応するデータＤＡＴ１４と、が入力される。また、図２９の例では、これらのデータＤＡＴ１３，ＤＡＴ１４が、それぞれ、ラッチ部ＤＬ２Ｐ，ＤＬ３Ｐに保持される。
図２９は、Ｆｉｎｅ書込動作に際して実行されるデータ処理の例について説明するための模式的なブロック図である。Ｆｉｎｅ書込動作に際しては、メモリダイＭＤの内部のデータ（以下、「内部データ」と呼ぶ場合がある。）を利用しても良い。例えば、図２９に示す様に、Ｆｉｎｅ書込動作に際しては、書込動作の対象であるページ部ＰＧＰの下位ページ及び中位ページからデータＤＡＴ１１，ＤＡＴ１２が読み出され、これらのデータＤＡＴ１１，ＤＡＴ１２がラッチ部ＤＬ０Ｐ，ＤＬ１Ｐに保持されても良い。また、コントローラＣＤからメモリダイＭＤに、上位ページに対応するデータＤＡＴ１３と、最上位ページに対応するデータＤＡＴ１４と、が入力される。また、図２９の例では、これらのデータＤＡＴ１３，ＤＡＴ１４が、それぞれ、ラッチ部ＤＬ２Ｐ，ＤＬ３Ｐに保持される。
【0217】
【0218】
図３０には、図２９のデータ処理に際してメモリダイＭＤに入力される２つのコマンドセットを例示している。これら２つのコマンドセットの一方は、上位ページに対応するデータＤＡＴ１３に対応している。また、これら２つのコマンドセットの他方は、最上位ページに対応するデータＤＡＴ１４に対応している。
【0219】
データＤＡＴ１３に対応するコマンドセットは、基本的には、図１７を参照して説明したコマンドセットＣＳＷと同様である。ただし、このコマンドセットは、データ８０ｈの入力よりも前に入力されるデータ０３ｈを含む。また、データ１０ｈのかわりに、データ１Ａｈを含む。データ０３ｈは、上位ページの指定に際して入力されるコマンドである。
【0220】
データＤＡＴ１３に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ＴＢＤにわたって、データＤＡＴ１３に関するデータ処理が実行される。例えば、データＤＡＴ１３が、ラッチ部ＤＬ２Ｐに転送される。
【0221】
データＤＡＴ１４に対応するコマンドセットは、基本的には、図１７を参照して説明したコマンドセットＣＳＷと同様である。ただし、このコマンドセットは、データ８０ｈの入力よりも前に入力されるデータ０４ｈを含む。データ０４ｈは、最上位ページの指定に際して入力されるコマンドである。
【0222】
データＤＡＴ１４に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ｔＰＲＯＧにわたって、Ｆｉｎｅ書込動作が実行される。
【0223】
［Ｆｉｎｅ書込動作に際して外部データを入力する例］
図３１は、Ｆｉｎｅ書込動作に際して実行されるデータ処理の他の例について説明するための模式的なブロック図である。以下の説明において、図２９の例と同様の部分については、説明を省略する。
図３１は、Ｆｉｎｅ書込動作に際して実行されるデータ処理の他の例について説明するための模式的なブロック図である。以下の説明において、図２９の例と同様の部分については、説明を省略する。
【0224】
Ｆｉｎｅ書込動作に際しては、メモリダイＭＤの外部のデータ（以下、「外部データ」と呼ぶ場合がある。）を、メモリダイＭＤに入力し、これを利用しても良い。例えば、図３１に示す様に、コントローラＣＤは、ＭＬＣ書込動作によって書き込まれ、且つ、対応するページ部ＰＧＰにおいてＦｉｎｅ書込動作が終了していないデータＤＡＴ１１，ＤＡＴ１２を、記憶装置ＭＥＭに保持しておいても良い。また、Ｆｉｎｅ書込動作に際しては、この記憶装置ＭＥＭからデータＤＡＴ１１，ＤＡＴ１２が読み出され、これらのデータＤＡＴ１１，ＤＡＴ１２がラッチ部ＤＬ０Ｐ，ＤＬ１Ｐに保持されても良い。
【0225】
【0226】
【0227】
データＤＡＴ１１に対応するコマンドセットは、基本的には、図２８を参照して説明した１つ目のコマンドセットと同様である。ただし、このコマンドセットは、データＡ１ｈを含まない。
【0228】
データＤＡＴ１１に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ＴＢＤにわたって、データＤＡＴ１１に関するデータ処理が実行される。
【0229】
データＤＡＴ１２に対応するコマンドセットは、基本的には、図２８を参照して説明した２つ目のコマンドセットＣＳＷと同様である。ただし、このコマンドセットは、データＡ１ｈを含まない。また、データ１０ｈのかわりに、データ１Ａｈを含む。
【0230】
データＤＡＴ１２に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ＴＢＤにわたって、データＤＡＴ１２に関するデータ処理が実行される。例えば、データＤＡＴ１２が、ラッチ部ＤＬ１Ｐに転送される。
【0231】
データＤＡＴ１３に対応するコマンドセットは、図３０を参照して説明した１つ目のコマンドセットと同様である。
【0232】
データＤＡＴ１３に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ＴＢＤにわたって、データＤＡＴ１３に関するデータ処理が実行される。
【0233】
データＤＡＴ１４に対応するコマンドセットは、図３０を参照して説明した２つ目のコマンドセットと同様である。
【0234】
データＤＡＴ１４に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ｔＰＲＯＧにわたって、Ｆｉｎｅ書込動作が実行される。
【0235】
［Ｆｉｎｅ書込動作に際して外部データを入力する他の例］
図３３は、Ｆｉｎｅ書込動作に際して実行されるデータ処理の他の例について説明するための模式的なブロック図である。以下の説明において、図２９の例と同様の部分については、説明を省略する。
図３３は、Ｆｉｎｅ書込動作に際して実行されるデータ処理の他の例について説明するための模式的なブロック図である。以下の説明において、図２９の例と同様の部分については、説明を省略する。
【0236】
図３３に示す様に、Ｆｉｎｅ書込動作に際しては、書込動作の対象であるページ部ＰＧＰの下位ページ及び中位ページからデータＤＡＴ１１，ＤＡＴ１２が読み出され、これらのデータＤＡＴ１１，ＤＡＴ１２が、コントローラＣＤに入力されても良い。また、コントローラＣＤは、これらのデータＤＡＴ１１，ＤＡＴ１２に対して、ＥＣＣ処理部６４（図８）によるビット誤り検出／訂正等の処理を行っても良い。また、これらのデータＤＡＴ１１，ＤＡＴ１２が、外部データとしてメモリダイＭＤに入力され、ラッチ部ＤＬ０Ｐ，ＤＬ１Ｐに保持されても良い。
【0237】
【0238】
図３４には、図３３のデータ処理に際してメモリダイＭＤに入力される４つのコマンドセットを例示している。これら４つのコマンドセットは、それぞれ、データＤＡＴ１１の読出動作、データＤＡＴ１１のデータ出力動作、データＤＡＴ１２の読出動作、及び、データＤＡＴ１２のデータ出力動作に対応している。
【0239】
データＤＡＴ１１の読出動作に対応するコマンドセットは、基本的には、図１２を参照して説明したコマンドセットＣＳＲと同様である。ただし、このコマンドセットは、データ００ｈの入力よりも前に入力されるデータＡ１ｈ，０１ｈを含む。
【0240】
データＤＡＴ１１の読出動作に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ｔＲにわたって、データＤＡＴ１１の読出動作が実行される。
【0241】
データＤＡＴ１１のデータ出力動作に対応するコマンドセットは、図１６を参照して説明したコマンドセットＣＳＯと同様である。
【0242】
データＤＡＴ１２の読出動作に対応するコマンドセットは、基本的には、図１２を参照して説明したコマンドセットＣＳＲと同様である。ただし、このコマンドセットは、データ００ｈの入力よりも前に入力されるデータＡ１ｈ，０２ｈを含む。
【0243】
データＤＡＴ１２の読出動作に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ｔＲにわたって、データＤＡＴ１２の読出動作が実行される。
【0244】
データＤＡＴ１２のデータ出力動作に対応するコマンドセットは、図１６を参照して説明したコマンドセットＣＳＯと同様である。
【0245】
［書込動作の実行に際してコントローラＣＤで実行する処理］
以上、ＭＬＣ書込動作に際して実行されるデータ処理について説明した。また、Ｆｉｎｅ書込動作に際して実行されるデータ処理の例として、下位ページ及び中位ページに対応するデータＤＡＴ１１，ＤＡＴ１２として、内部データを利用する１つの例（図２９、図３０）と、メモリダイＭＤに外部データを入力する２つの例（図３１～図３４）と、について説明した。
以上、ＭＬＣ書込動作に際して実行されるデータ処理について説明した。また、Ｆｉｎｅ書込動作に際して実行されるデータ処理の例として、下位ページ及び中位ページに対応するデータＤＡＴ１１，ＤＡＴ１２として、内部データを利用する１つの例（図２９、図３０）と、メモリダイＭＤに外部データを入力する２つの例（図３１～図３４）と、について説明した。
【0246】
ここで、内部データを利用する例では、データＤＡＴ１１，ＤＡＴ１２の入力が省略される。従って、例えば図３１及び図３２の例と比較して、データＤＡＴ１１，ＤＡＴ１２を含む２つのコマンドセットの入力に要する時間、及び、データ処理に要する時間ＴＢＤが削減され、高速な処理が可能である。
【0247】
しかしながら、例えば、ＭＬＣ書込動作の実行から所定の時間が経過すると、電荷蓄積膜１３２（図５）から電子が抜け、メモリセルＭＣのしきい値電圧が減少してしまい、データの変動が生じてしまう場合がある。この様な状態の内部データ（データＤＡＴ１１，ＤＡＴ１２）を利用してＦｉｎｅ書込動作を実行してしまうと、一部のメモリセルＭＣに誤ったデータが書き込まれてしまうおそれがある。この点、図３１及び図３２を参照して説明した例では、データＤＡＴ１１，ＤＡＴ１２が外部の記憶装置ＭＥＭに保持されているため、データの変動を抑制可能である。また、図３３及び図３４を参照して説明した例では、ＥＣＣ処理部６４（図８）によってデータの訂正を行うことが可能であるため、メモリダイＭＤに、訂正後のデータＤＡＴ１１，ＤＡＴ１２を入力することが可能である。
【0248】
そこで、本実施形態においては、ＭＬＣ書込動作の実行からしきい値時間の経過前にＦｉｎｅ書込動作を実行する場合には、内部データを利用する。また、ＭＬＣ書込動作の実行からしきい値時間の経過後にＦｉｎｅ書込動作を実行する場合には、メモリダイＭＤに外部データを入力する。
【0249】
これにより、信頼性の低下を抑制しつつ、データの書き込みに要する時間を削減可能である。
【0250】
次に、図３５を参照して、書込動作の実行時におけるコントローラＣＤの動作について、より詳細に説明する。図３５は、書込動作の実行時におけるコントローラＣＤの動作について説明するための模式的なフローチャートである。図３５には、書込動作の要求が生じた場合の、コントローラＣＤの動作を例示している。
【0251】
ステップＳ１１１では、書込動作を実行するページ部ＰＧＰのアドレスデータＤＡＤＤを取得する。例えば、メモリセルアレイＭＣＡ中に書込動作の実行中のメモリブロックＢＬＫが存在する場合、このメモリブロックＢＬＫを選択する。また、例えば、メモリセルアレイＭＣＡ中に書込動作の実行中のメモリブロックＢＬＫが存在しない場合、ＰＥＣｙｃｌｅ記憶部６２（図８）等に基づいて、メモリブロックＢＬＫの選択を行う。また、選択されたメモリブロックＢＬＫにおいて、図２５を参照して説明した様な順序で、ページ部ＰＧＰを選択しても良い。また、このステップでは、論物変換テーブル６０（図８）に、取得したアドレスデータＤＡＤＤを保持させても良い。
【0252】
ステップＳ１１２では、実行する書込動作が、ＭＬＣ書込動作であるか否かを確認する。ＭＬＣ書込動作である場合は、ステップＳ１１３に進む。ＭＬＣ書込動作でない場合、即ち、Ｆｉｎｅ書込動作である場合は、ステップＳ１１５に進む。
【0253】
ステップＳ１１３では、メモリダイＭＤに、図２８を参照して説明した２つのコマンドセットを入力して、ＭＬＣ書込動作を実行する。
【0254】
ステップＳ１１４では、コマンドセットを発行した時刻（以下、「コマンドセット発行時刻」と呼ぶ。）を保存する。コマンドセット発行時刻は、例えば、図２８を参照して説明した２つのコマンドセットを発行する直前の時刻であっても良いし、これら２つのコマンドセットを発行した直後の時刻であっても良い。
【0255】
ステップＳ１１５では、ステップＳ１１４において保存された時刻を参照して、コマンドセット発行時刻からの経過時間ｔを取得する。
【0256】
ステップＳ１１６では、経過時間ｔがしきい値時間より小さいか否かを判定する。小さい場合には、ステップＳ１１７に進む。小さくない場合には、ステップＳ１１８に進む。
【0257】
【0258】
【0259】
［第２実施形態］
上述の通り、第１実施形態では、ＭＬＣ書込動作の実行時刻（コマンドセット発行時刻）からの経過時間ｔがしきい値時間（図３５のステップＳ１１６）よりも小さいか否かに応じ、Ｆｉｎｅ書込動作に際して内部データを利用するか、メモリダイＭＤに外部データを入力するか、決定する。
上述の通り、第１実施形態では、ＭＬＣ書込動作の実行時刻（コマンドセット発行時刻）からの経過時間ｔがしきい値時間（図３５のステップＳ１１６）よりも小さいか否かに応じ、Ｆｉｎｅ書込動作に際して内部データを利用するか、メモリダイＭＤに外部データを入力するか、決定する。
【0260】
しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、ＭＬＣ書込動作が実行され、且つ、Ｆｉｎｅ書込動作が実行されていないページ部ＰＧＰについて、誤りビット数ＦＢＣを監視しても良い。また、誤りビット数ＦＢＣに応じ、Ｆｉｎｅ書込動作に際して内部データを利用するか、メモリダイＭＤに外部データを入力するか、決定しても良い。
【0261】
【0262】
第２実施形態に係るメモリシステムは、基本的には、第１実施形態に係るメモリシステムと同様に構成される。ただし、第２実施形態においては、図３５を参照して説明した動作のかわりに、図３６及び図３７を参照して説明する動作を実行する。
【0263】
図３６は、パトロールリードの実行時におけるコントローラＣＤの動作について説明するための模式的なフローチャートである。パトロールリードは、ホストコンピュータ２０（図１）からの指示がない場合等に一定時間おきに実行されるバックグラウンド処理である。
【0264】
ステップＳ２０１では、ＭＬＣ書込動作が実行され、且つ、Ｆｉｎｅ書込動作が実行されていないページ部ＰＧＰについて、下位ページ及び中位ページの読出動作を実行する。また、ＥＣＣ処理部６４（図８）による誤り検出を実行し、誤りビット数ＦＢＣを算出する。
【0265】
ステップＳ２０２では、誤りビット数ＦＢＣがしきい値より大きいか否かを判定する。大きい場合には、ステップＳ２０３に進む。大きくない場合には、パトロールリードを終了する。
【0266】
ステップＳ２０３では、ステップＳ２０１において読出動作を実行したページ部ＰＧＰを、信頼性が悪化したページ部（以下、「信頼性悪化ページ部」と呼ぶ。）としてマーキングする。
【0267】
次に、図３７を参照して、書込動作の実行時におけるコントローラＣＤの動作について説明する。図３７は、書込動作の実行時におけるコントローラＣＤの動作について説明するための模式的なフローチャートである。図３７には、書込動作の要求が生じた場合の、コントローラＣＤの動作を例示している。
【0268】
図３７に示す動作は、基本的には、図３５を参照して説明した動作と同様に実行される。ただし、図３７に示す動作においては、図３５のステップＳ１１４が実行されない。また、図３７に示す動作においては、図３５のステップＳ１１５，Ｓ１１６のかわりに、ステップＳ２１５，Ｓ２１６が実行される。
【0269】
ステップＳ２１５では、パトロールリードのステップＳ２０２（図３６）における判定の結果、即ち、書込動作を実行するページ部ＰＧＰが信頼性悪化ページ部であるか否かの判定結果を取得する。
【0270】
ステップＳ２１６では、書込動作を実行するページ部ＰＧＰが信頼性悪化ページ部であるか否かを判定する。信頼性悪化ページ部でない場合には、ステップＳ１１７に進む。信頼性悪化ページ部である場合には、ステップＳ１１８に進む。
【0271】
なお、パトロールリード以外のバックグラウンド処理としては、ガベージコレクションや、リフレッシュや、ウェアレベリングがある。
【0272】
ガベージコレクションは、コンパクションとも称される。メモリダイＭＤは、データの消去単位とデータの読み書き単位が異なるため、メモリダイＭＤのメモリセルＭＣの書き換えが進むと、無効データによって、メモリブロックＢＬＫが断片化され、このような断片化されたメモリブロックＢＬＫが増えると、使用可能なメモリブロックＢＬＫが少なくなる。ガベージコレクションは、使用可能なメモリブロックＢＬＫを増加させるための処理で、例えば、有効データおよび無効データが含まれている複数のアクティブブロックから有効データを集めて、別のメモリブロックＢＬＫに書き直し、フリーブロックを確保する処理を意味する。
【0273】
アクティブブロックは、有効データが記録されているメモリブロックＢＬＫを示す。フリーブロックは、有効データが記録されていないメモリブロックＢＬＫを示す。フリーブロックは、消去した後、消去済みのメモリブロックＢＬＫとして再利用可能である。フリーブロックは、本実施形態では、有効データが記録されていない消去前のメモリブロックＢＬＫと、消去済みのメモリブロックＢＬＫとの両方を含んでいる。有効データとは、論理アドレスと対応付けられているデータであり、無効データとは論理アドレスが対応付けられていないデータである。消去済みのメモリブロックＢＬＫは、データが書き込まれると、アクティブブロックとなる。
【0274】
リフレッシュは、例えば、ＥＣＣ処理部６４での誤り訂正処理における訂正ビット数が増加する等のようにあるメモリブロックＢＬＫ内のデータの劣化が検出された場合に、当該メモリブロックＢＬＫ内のデータを別のメモリブロックＢＬＫに書き直す処理である。
【0275】
ウェアレベリングは、例えば、データの書き換え回数や消去回数が多いメモリブロックＢＬＫに記憶されているデータと、書き換え回数や消去回数の少ないメモリブロックＢＬＫに記憶されているデータとを入れ替えることで、メモリダイＭＤのメモリブロックＢＬＫの書き換え回数を平準化する処理である。
【0276】
【0277】
第３実施形態に係るメモリシステムは、基本的には、第１実施形態に係るメモリシステムと同様に構成される。ただし、第３実施形態においては、図３５を参照して説明した動作のかわりに、図３８～図４１を参照して説明する動作を実行する。
【0278】
【0279】
図３８に示す動作は、基本的には、図３５を参照して説明した動作と同様に実行される。ただし、図３８に示す動作においては、図３５のステップＳ１１４～Ｓ１１８が実行されない。また、図３８に示す動作においては、ステップＳ１１２の実行後、ステップＳ１１３の実行前に、ステップＳ３１３が実行される。また、図３８に示す動作においては、図３５のステップＳ１１５～Ｓ１１８のかわりに、ステップＳ３１８が実行される。
【0280】
【0281】
図３８のステップＳ１１３では、図３９に示す様に、選択されたメモリブロックＢＬＫのページ部ＰＧＰにＭＬＣ書込動作が実行され、下位ページに対応するデータＤＡＴ１１及び中位ページに対応するデータＤＡＴ１２が書き込まれる。
【0282】
図３９のステップＳ３１３では、図３９に示す様に、選択されたメモリブロックＢＬＫ（ＭＬＣ書込動作が実行されるページ部ＰＧＰを含むメモリブロックＢＬＫ）と異なるメモリブロックＢＬＫのページ部ＰＧＰに、下位ページに対応するデータＤＡＴ１１が書き込まれる。また、このメモリブロックＢＬＫの他のページ部ＰＧＰに、中位ページに対応するデータＤＡＴ１２が書き込まれる。これら２つのページ部ＰＧＰに含まれる複数のメモリセルＭＣは、例えば図９を参照して説明した様に、それぞれ、１ビットのデータを記憶する。以下、この様に、ページ部ＰＧＰ中のメモリセルＭＣに１ビットずつデータを記憶させる書込動作を、「ＳＬＣ書込動作」と呼ぶ。
【0283】
【0284】
図３８のステップＳ３１８では、例えば図４０に示す様に、下位ページに対応するデータＤＡＴ１１及び中位ページに対応するデータＤＡＴ１２を、ＳＬＣ書込動作が実行された上記２つのページ部ＰＧＰから取得する。以下、ＳＬＣ書込動作が実行されたページ部ＰＧＰに対する読出動作を、「ＳＬＣ読出動作」と呼ぶ。また、上位ページに対応するデータＤＡＴ１３及び最上位ページに対応するデータＤＡＴ１４を、メモリダイＭＤの外部から入力する。
【0285】
【0286】
【0287】
図４１には、図３９のデータ処理に際してメモリダイＭＤに入力される４つのコマンドセットを例示している。これら４つのコマンドセットは、それぞれ、データＤＡＴ１１の読出動作、データＤＡＴ１１のラッチ部ＤＬ０Ｐへの転送、データＤＡＴ１２の読出動作、及び、データＤＡＴ１２のラッチ部ＤＬ１Ｐへの転送に対応している。
【0288】
データＤＡＴ１１の読出動作に対応するコマンドセットは、基本的には、図１２を参照して説明したコマンドセットＣＳＲと同様である。ただし、このコマンドセットは、データ００ｈの入力よりも前に入力されるデータＡ２ｈを含む。データＡ２ｈは、ＳＬＣ書込動作、又は、ＳＬＣ読出動作を指定するコマンドである。
【0289】
データＤＡＴ１１の読出動作に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ｔＲＳＬＣにわたって、データＤＡＴ１１の読出動作が実行される。尚、時間ｔＲＳＬＣは、図３４を参照して説明した時間ｔＲよりも短い。
【0290】
データＤＡＴ１１のラッチ部ＤＬ０Ｐへの転送に対応するコマンドセットは、データ０１ｈ，８５ｈ，ＣＡ１，ＣＡ２，ＲＡ１，ＲＡ２，ＲＡ３及びデータ１Ａｈを含む。データ０１ｈは、ラッチ部ＤＬ０Ｐを指定するコマンドである。データ８５ｈは、キャッシュメモリＣＭ中のデータのラッチ部への転送開始時に入力されるコマンドである。データ１Ａｈは、このデータ転送に関するコマンドセットの入力が終了したことを示すコマンドである。
【0291】
データＤＡＴ１１のラッチ部ＤＬ０Ｐへの転送に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ＴＢＤにわたって、データＤＡＴ１１の転送が実行される。
【0292】
データＤＡＴ１２の読出動作に対応するコマンドセットは、基本的には、図１２を参照して説明したコマンドセットＣＳＲと同様である。ただし、このコマンドセットは、データ００ｈの入力よりも前に入力されるデータＡ２ｈを含む。
【0293】
データＤＡＴ１２の読出動作に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ｔＲＳＬＣにわたって、データＤＡＴ１２の読出動作が実行される。
【0294】
データＤＡＴ１２のラッチ部ＤＬ１Ｐへの転送に対応するコマンドセットは、基本的には、データＤＡＴ１１のラッチ部ＤＬ０Ｐへの転送に対応するコマンドセットと同様である。ただし、データＤＡＴ１２のラッチ部ＤＬ１Ｐへの転送に対応するコマンドセットは、データ０１ｈのかわりに、データ０２ｈを含む。データ０２ｈは、ラッチ部ＤＬ１Ｐを指定するコマンドである。
【0295】
データＤＡＴ１２のラッチ部ＤＬ１Ｐへの転送に対応するコマンドセットが入力されると、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、時間ＴＢＤにわたって、データＤＡＴ１２の転送が実行される。
【0296】
以上において説明した様に、第３実施形態に係るＭＬＣ書込動作に際しては、ＳＬＣ書込動作によって、２つのページ部ＰＧＰに、下位ページに対応するデータＤＡＴ１１及び中位ページに対応するデータＤＡＴ１２を書き込む。
【0297】
ここで、メモリセルＭＣが記憶するデータの数が少ないほど、ステート間の電圧マージンが大きくなる。例えば、図９に示す様に、メモリセルＭＣが１ビットのデータを記憶する場合、下位ステートに対応するしきい値分布と、上位ステートに対応するしきい値分布との間の電圧マージンは、比較的大きい。この様なメモリセルＭＣにおいては、電荷蓄積膜１３２（図５）から電子が抜け、メモリセルＭＣのしきい値電圧が減少してしまっても、データの変動が生じにくい。
【0298】
従って、図３８のステップＳ３１８において２つのページ部ＰＧＰから読み出したデータＤＡＴ１１，ＤＡＴ１２は、データの変動が生じている可能性が低いため、第３実施形態においては、データＤＡＴ１１，ＤＡＴ１２に対するビット誤り検出／訂正を省略可能である。また、このために必要な、データ出力動作、及び、データＤＡＴ１１，ＤＡＴ１２のメモリダイＭＤへの入力を、省略可能である。これにより、信頼性の低下を抑制しつつ、データの書き込みに要する時間を削減可能である。
【0299】
尚、図３８には、ステップＳ３１３においてＳＬＣ書込動作を実行し、その後で、ステップＳ１１３においてＭＬＣ書込動作を実行する例を示した。しかしながら、この様な方法はあくまでも例示であり、ステップＳ１１３を実行した後でステップＳ３１３を実行しても良い。
【0300】
［第４実施形態］
第３実施形態では、ＭＬＣ書込動作とＳＬＣ書込動作とを連続して実行する。しかしながら、例えば、ＭＬＣ書込動作の実行時刻から、Ｆｉｎｅ書込動作の実行時刻までの経過時間が十分短い場合、ＳＬＣ書込動作の実行を省略することも考えられる。これにより、ＭＬＣ書込動作の実行に際して生じるＳＬＣ書込動作の実行時間を削減可能である。また、ＳＬＣ書込動作を実行するためのページ部ＰＧＰの数を削減可能である。
第３実施形態では、ＭＬＣ書込動作とＳＬＣ書込動作とを連続して実行する。しかしながら、例えば、ＭＬＣ書込動作の実行時刻から、Ｆｉｎｅ書込動作の実行時刻までの経過時間が十分短い場合、ＳＬＣ書込動作の実行を省略することも考えられる。これにより、ＭＬＣ書込動作の実行に際して生じるＳＬＣ書込動作の実行時間を削減可能である。また、ＳＬＣ書込動作を実行するためのページ部ＰＧＰの数を削減可能である。
【0301】
【0302】
第４実施形態に係るメモリシステムは、基本的には、第３実施形態に係るメモリシステムと同様に構成される。ただし、第４実施形態においては、図３８を参照して説明した動作のかわりに、図４２及び図４３を参照して説明する動作を実行する。
【0303】
【0304】
図４２に示す動作は、基本的には、図３５を参照して説明した動作と同様に実行される。ただし、図４２に示す動作においては、図３５のステップＳ１１５，Ｓ１１６のかわりに、ステップＳ４１６が実行される。また、図４２に示す動作においては、図３５のステップＳ１１８のかわりに、図３８を参照して説明したステップＳ３１８が実行される。
【0305】
ステップＳ４１６では、Ｆｉｎｅ書込動作を実行するページ部ＰＧＰに記憶された下位ページ及び中位ページに対応するデータについて、ＳＬＣ書込動作が実行されているか否かを判定する。実行されていない場合には、ステップＳ１１７に進む。実行されている場合には、ステップＳ３１８に進む。
【0306】
【0307】
ステップＳ４０１では、コマンドセット発行時刻からの経過時間ｔを取得する。
【0308】
ステップＳ４０２では、経過時間ｔがしきい値時間より小さいか否かを判定する。小さい場合には、処理を終了する。小さくない場合には、ステップＳ４０３に進む。
【0309】
ステップＳ４０３では、ＳＬＣ書込動作を実行する。ステップＳ４０３は、図３８のステップＳ３１３と同様に実行される。
【0310】
［第５実施形態］
上述の通り、第４実施形態では、ＭＬＣ書込動作の実行時刻（コマンドセット発行時刻）からの経過時間ｔがしきい値時間（図４３のステップＳ４０２）よりも小さいか否かに応じて、ＳＬＣ書込動作を実行するか否か、決定する。
上述の通り、第４実施形態では、ＭＬＣ書込動作の実行時刻（コマンドセット発行時刻）からの経過時間ｔがしきい値時間（図４３のステップＳ４０２）よりも小さいか否かに応じて、ＳＬＣ書込動作を実行するか否か、決定する。
【0311】
しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、ＭＬＣ書込動作が実行され、且つ、Ｆｉｎｅ書込動作が実行されていないページ部ＰＧＰについて、誤りビット数ＦＢＣを監視しても良い。また、誤りビット数ＦＢＣに応じて、ＳＬＣ書込動作を実行するか否か、決定しても良い。
【0312】
【0313】
第５実施形態に係るメモリシステムは、基本的には、第４実施形態に係るメモリシステムと同様に構成される。ただし、第５実施形態においては、図４２及び図４３を参照して説明した動作のかわりに、図４４及び図４５を参照して説明する動作を実行する。
【0314】
図４４は、パトロールリードの実行時におけるコントローラＣＤの動作について説明するための模式的なフローチャートである。
【0315】
【0316】
次に、図４５を参照して、書込動作の実行時におけるコントローラＣＤの動作について説明する。図４５は、書込動作の実行時におけるコントローラＣＤの動作について説明するための模式的なフローチャートである。図４５には、書込動作の要求が生じた場合の、コントローラＣＤの動作を例示している。
【0317】
図４５に示す動作は、基本的には、図３７を参照して説明した動作と同様に実行される。ただし、図４５に示す動作においては、図３７のステップＳ１１８のかわりに、図３８を参照して説明したステップＳ３１８が実行される。
【0318】
［第６実施形態］
次に、図４６を参照して、第６実施形態に係るメモリシステムについて説明する。以下の説明において、第３実施形態と同様の部分については同様の符号を付し、説明を省略する。
次に、図４６を参照して、第６実施形態に係るメモリシステムについて説明する。以下の説明において、第３実施形態と同様の部分については同様の符号を付し、説明を省略する。
【0319】
第６実施形態に係るメモリシステムは、基本的には、第１実施形態に係るメモリシステムと同様に構成される。ただし、第１実施形態においては、図３５を参照して説明した動作のかわりに、図４６を参照して説明する動作を実行する。
【0320】
【0321】
図４６に示す動作は、基本的には、図３５を参照して説明した動作と同様に実行される。ただし、図４６に示す動作においては、ステップＳ１１２の実行後、ステップＳ１１３の実行前に、図３８を参照して説明したステップＳ３１３が実行される。また、図４６に示す動作においては、図３５のステップＳ１１８のかわりに、図３８を参照して説明したステップＳ３１８が実行される。
【0322】
尚、第６実施形態においては、ステップＳ１１３を実行した後でステップＳ３１３を実行しても良い。
【0323】
［第７実施形態］
次に、図４７を参照して、第７実施形態に係るメモリシステムについて説明する。以下の説明において、第２実施形態と同様の部分については同様の符号を付し、説明を省略する。
次に、図４７を参照して、第７実施形態に係るメモリシステムについて説明する。以下の説明において、第２実施形態と同様の部分については同様の符号を付し、説明を省略する。
【0324】
第７実施形態に係るメモリシステムは、基本的には、第２実施形態に係るメモリシステムと同様に構成される。ただし、第２実施形態においては、図３７を参照して説明した動作のかわりに、図４７を参照して説明する動作を実行する。
【0325】
【0326】
図４７に示す動作は、基本的には、図３７を参照して説明した動作と同様に実行される。ただし、図４７に示す動作においては、ステップＳ１１２の実行後、ステップＳ１１３の実行前に、図３８を参照して説明したステップＳ３１３が実行される。また、図４７に示す動作においては、図３７のステップＳ１１８のかわりに、図３８を参照して説明したステップＳ３１８が実行される。
【0327】
尚、第７実施形態においては、ステップＳ１１３を実行した後でステップＳ３１３を実行しても良い。
【0328】
［その他の実施形態］
以上、第１実施形態～第７実施形態に係るメモリシステムについて説明した。しかしながら、これらの構成及び動作はあくまでも例示であり、具体的な構成及び動作は、適宜調整可能である。
以上、第１実施形態～第７実施形態に係るメモリシステムについて説明した。しかしながら、これらの構成及び動作はあくまでも例示であり、具体的な構成及び動作は、適宜調整可能である。
【0329】
例えば、第１実施形態～第７実施形態では、メモリセルＭＣに２ビットのデータを記憶させるＭＬＣ書込動作と、２ビットのデータを記憶するメモリセルＭＣに、更に２ビットのデータを記憶させるＦｉｎｅ書込動作と、を組み合わせて、メモリセルＭＣに２段階に分けて４ビットのデータを記憶させる例について説明した。
【0330】
しかしながら、第１実施形態及び第２実施形態において、１段階目の書込動作によってメモリセルＭＣに記憶させるデータは、１ビットでも良いし、３ビット以上でも良い。また、第３実施形態～第７実施形態において、１段階目の書込動作によってメモリセルＭＣに記憶させるデータは、３ビット以上でも良い。また、第１実施形態～第７実施形態において、２段階目の書込動作によってメモリセルＭＣに記憶させるデータは、１ビットでも良いし、３ビット以上でも良い。
【0331】
また、２段階目の書込動作の終了後にメモリセルＭＣが記憶しているデータは、３ビットでも良いし、５ビット以上でも良い。
【0332】
例えば、２段階目の書込動作の終了後にメモリセルＭＣが記憶しているデータをａ（ａは３以上の整数）ビットとし、１段階目の書込動作によってメモリセルＭＣに記憶させるデータをｂ（ｂはａ未満の正の整数）ビットとし、２段階目の書込動作によってメモリセルＭＣに記憶させるデータをｃ（ｃは、ａ－ｂと等しい正の整数）ビットとする。
【0333】
この場合、１段階目の書込動作によって、ページ部ＰＧＰ内の複数のメモリセルＭＣは、それぞれ、２ｂ通りのステートのいずれかに制御される。即ち、ページ部ＰＧＰ内の複数のメモリセルＭＣのしきい値電圧は、２ｂ個のしきい値分布（しきい値領域）のいずれかに属する様に制御される。尚、これら２ｂ個のしきい値分布のうち、最も低い電圧レベルに対応するしきい値分布は、消去状態に対応する。
【0334】
また、２段階目の書込動作によって、上記２ｂ通りのステートに制御された複数のメモリセルＭＣは、それぞれ、更に２ｃ通りのステートのいずれかに制御される。これによって、ページ部ＰＧＰ内の複数のメモリセルＭＣは、それぞれ、２ａ通りのステートのいずれかに制御される。即ち、上記２ｂ通りのしきい値分布に対応する複数のメモリセルＭＣのしきい値電圧は、それぞれ、更に２ｃ個のしきい値分布（しきい値領域）のいずれかに属する様に制御される。これによって、ページ部ＰＧＰ内の複数のメモリセルＭＣのしきい値電圧は、それぞれ、２ａ個のしきい値分布のいずれかに属する様に制御される。尚、これら２ａ個のしきい値分布のうち、最も低い電圧レベルに対応するしきい値分布は、消去状態に対応する。
【0335】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0336】
ＭＣ…メモリセル、ＭＤ…メモリダイ、ＭＣＡ…メモリセルアレイ、ＣＤ…コントローラ、ＤＡＤＤ…アドレスデータ、ＰＣ…周辺回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】