特開 2024-129916 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024129916

(43)【公開日】2024-09-30

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240920BHJP

   H01L 29/12 20060101ALI20240920BHJP

   H01L 29/78 20060101ALI20240920BHJP

   H01L 21/265 20060101ALI20240920BHJP

   H01L 29/739 20060101ALI20240920BHJP

   H01L 21/3065 20060101ALI20240920BHJP

   H01L 21/316 20060101ALI20240920BHJP

【ＦＩ】

H01L29/78 658F

H01L29/78 652T

H01L29/78 652K

H01L21/265 F

H01L29/78 658G

H01L29/78 658A

H01L29/78 658E

H01L29/78 653A

H01L29/78 655A

H01L21/302 105A

H01L21/316 X

【審査請求】有

【請求項の数】21

【出願形態】ＯＬ

(21)【出願番号】P 2023039307

(22)【出願日】2023-03-14

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】清水 達雄

【テーマコード（参考）】

5F004

5F058

【Ｆターム（参考）】

5F004BB26

5F004CA04

5F004DA00

5F004DA01

5F004DA02

5F004DA03

5F004DA24

5F004DA26

5F004DB19

5F058BB01

5F058BC02

5F058BF07

5F058BF23

5F058BF25

5F058BH02

5F058BH03

(57)【要約】

【課題】キャリアの移動度の低下を抑制できる半導体装置を提供する。
【解決手段】実施形態の半導体装置の製造方法は、炭化珪素層にアルミニウムを第１のドーズ量で注入する第１のイオン注入を行い、１６００℃以上の第１の熱処理を行い、ハロゲンと酸素を含むガスから生成したプラズマを含む雰囲気中で炭化珪素層の表面をエッチングする第１のエッチング処理を行い、水素プラズマ又は原子状水素を含む雰囲気中で表面をエッチングする第２のエッチング処理を行い、表面の上に酸化シリコン膜を形成し、酸化シリコン膜の上にゲート電極を形成する。
【選択図】図３

【特許請求の範囲】

【請求項1】

炭化珪素層にアルミニウムを第１のドーズ量で注入する第１のイオン注入を行い、
１６００℃以上の第１の熱処理を行い、
ハロゲンと酸素を含むガスから生成したプラズマを含む雰囲気中で前記炭化珪素層の表面をエッチングする第１のエッチング処理を行い、
水素プラズマ又は原子状水素を含む雰囲気中で前記表面をエッチングする第２のエッチング処理を行い、
前記表面の上に酸化シリコン膜を形成し、
前記酸化シリコン膜の上にゲート電極を形成する、半導体装置の製造方法。

【請求項2】

前記第１の熱処理の前に、前記炭化珪素層に炭素を前記第１のドーズ量の１０倍以上のドーズ量である第２のドーズ量で注入する第２のイオン注入を、更に行う、請求項１記載の半導体装置の製造方法。

【請求項3】

前記第１のエッチング処理は、プラズマ発生部とエッチング処理部が分離されたエッチング装置を用いて行う、請求項１記載の半導体装置の製造方法。

【請求項4】

前記第１のエッチング処理は等方性のエッチング処理である、請求項１記載の半導体装置の製造方法。

【請求項5】

前記第１のエッチング処理において、前記ガスはパーフルオロカーボンを含む、請求項１記載の半導体装置の製造方法。

【請求項6】

前記第１のエッチング処理は、２０℃以上１３００℃以下の温度で行われる、請求項１記載の半導体装置の製造方法。

【請求項7】

前記第２のエッチング処理は、２０℃以上３００℃以下の温度で行われる、請求項１記載の半導体装置の製造方法。

【請求項8】

前記第１のエッチング処理において、前記表面を５ｎｍ以上５０ｎｍ以下エッチングする、請求項１記載の半導体装置の製造方法。

【請求項9】

前記第２のエッチング処理において、前記表面を５ｎｍ以上２５ｎｍ以下エッチングする、請求項１記載の半導体装置の製造方法。

【請求項10】

前記表面は、ａ面に対する傾きが０度以上８度以下、又は、ｍ面に対する傾きが０度以上８度以下である、請求項１記載の半導体装置の製造方法。

【請求項11】

前記第１の熱処理の後、前記第１のエッチング処理の前に、前記炭化珪素層にトレンチを形成し、
前記表面は前記トレンチの側壁面である、請求項１記載の半導体装置の製造方法。

【請求項12】

ｎ型の炭化珪素層の上に、ｐ型の炭化珪素膜をエピタキシャル成長法を用いて形成し、
ハロゲン元素と酸素を含むガスから生成したプラズマを含む雰囲気中で前記炭化珪素膜の表面をエッチングする第１のエッチング処理を行い、
水素プラズマ又は原子状水素を含む雰囲気中で前記表面をエッチングする第２のエッチング処理を行い、
前記表面の上に酸化シリコン膜を形成し、
前記酸化シリコン膜の上にゲート電極を形成する、半導体装置の製造方法。

【請求項13】

前記第１のエッチング処理はプラズマ発生部とエッチング処理部が分離されたエッチング装置を用いて行う、請求項１２記載の半導体装置の製造方法。

【請求項14】

前記第１のエッチング処理は等方性のエッチング処理である、請求項１２記載の半導体装置の製造方法。

【請求項15】

前記第１のエッチング処理において、前記ガスはパーフルオロカーボンを含む、請求項１２記載の半導体装置の製造方法。

【請求項16】

前記第１のエッチング処理は、２０℃以上１３００℃以下の温度で行われる、請求項１２記載の半導体装置の製造方法。

【請求項17】

前記第２のエッチング処理は、２０℃以上３００℃以下の温度で行われる、請求項１２記載の半導体装置の製造方法。

【請求項18】

前記第１のエッチング処理において、前記表面を５ｎｍ以上５０ｎｍ以下エッチングする、請求項１２記載の半導体装置の製造方法。

【請求項19】

前記第２のエッチング処理において、前記表面を５ｎｍ以上２５ｎｍ以下エッチングする、請求項１２記載の半導体装置の製造方法。

【請求項20】

前記表面は、ａ面に対する傾きが０度以上８度以下、又は、ｍ面に対する傾きが０度以上８度以下である、請求項１２記載の半導体装置の製造方法。

【請求項21】

前記炭化珪素膜を形成した後、前記第１のエッチング処理の前に、前記炭化珪素膜にトレンチを形成し、
前記表面は前記トレンチの側壁面である、請求項１２記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置の製造方法に関する。

【背景技術】

【0002】

次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。

【0003】

例えば、炭化珪素を用いてＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を形成する場合、キャリアの移動度の低下が生じるという問題がある。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】Ｋ．Ｔａｃｈｉｋｉ ｅｔ ａｌ．，“Ｆｏｒｍａｔｉｏｎ ｏｆ ｈｉｇｈ－ｑｕａｌｉｔｙ ＳｉＣ（０００１）／ＳｉＯ２ ｓｔｒｕｃｔｕｒｅｓ ｂｙ ｅｘｃｌｕｄｉｎｇ ｏｘｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ ｗｉｔｈ Ｈ２ ｅｔｃｈｉｎｇ ｂｅｆｏｒｅ ＳｉＯ２ ｄｅｐｏｓｉｔｉｏｎ ａｎｄ ｈｉｇｈ－ｔｅｍｐｅｒａｔｕｒｅ Ｎ２ ａｎｎｅａｌｉｎｇ”，Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ １３，１２１００２（２０２０）．

【非特許文献2】Ｋ．Ｔａｃｈｉｋｉ ｅｔ ａｌ．，“Ｍｏｂｉｌｉｔｙ ｉｍｐｒｏｖｅｍｅｎｔ ｏｆ ４Ｈ－ＳｉＣ（０００１）ＭＯＳＦＥＴｓ ｂｙ ｔｈｒｅｅ－ｓｔｅｐ ｐｒｏｃｅｓｓ ｏｆ Ｈ２ ｅｔｃｈｉｎｇ, ＳｉＯ２ ｄｅｐｏｓｉｔｉｏｎ， ａｎｄ ｉｎｔｅｒｆａｃｅ ｎｉｔｒｉｄａｔｉｏｎ”，Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ １４，０３１００１（２０２１）．

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、キャリアの移動度の低下を抑制できる半導体装置を提供することにある。

【課題を解決するための手段】

【0006】

実施形態の半導体装置の製造方法は、炭化珪素層にアルミニウムを第１のドーズ量で注入する第１のイオン注入を行い、１６００℃以上の第１の熱処理を行い、ハロゲンと酸素を含むガスから生成したプラズマを含む雰囲気中で前記炭化珪素層の表面をエッチングする第１のエッチング処理を行い、水素プラズマ又は原子状水素を含む雰囲気中で前記表面をエッチングする第２のエッチング処理を行い、前記表面の上に酸化シリコン膜を形成し、前記酸化シリコン膜の上にゲート電極を形成する。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図。

【図2】ＳｉＣ半導体の結晶構造を示す図。

【図3】第１の実施形態の半導体装置の製造方法の工程フロー図。

【図4】第１の実施形態の半導体装置の製造方法の説明図。

【図5】第１の実施形態の半導体装置の製造方法の説明図。

【図6】第１の実施形態の半導体装置の製造方法の説明図。

【図7】第１の実施形態の半導体装置の製造方法の説明図。

【図8】第１の実施形態の半導体装置の製造方法の説明図。

【図9】第１の実施形態の半導体装置の製造方法の説明図。

【図10】第１の実施形態の半導体装置の製造方法の説明図。

【図11】第１の実施形態の半導体装置の製造方法の説明図。

【図12】第１の実施形態の半導体装置の製造方法の説明図。

【図13】第１の実施形態の半導体装置の製造方法の説明図。

【図14】第１の実施形態の半導体装置の製造方法の説明図。

【図15】第１の実施形態の半導体装置の製造方法の説明図。

【図16】第１の実施形態の半導体装置の製造方法の説明図。

【図17】第１の実施形態の半導体装置の製造方法の説明図。

【図18】第１の実施形態の半導体装置の製造方法の説明図。

【図19】第１の実施形態の半導体装置の製造方法の作用及び効果の説明図。

【図20】比較例の半導体装置の製造方法の工程フロー図。

【図21】第１の実施形態の半導体装置の製造方法の作用及び効果の説明図。

【図22】第１の実施形態の半導体装置の製造方法の作用及び効果の説明図。

【図23】第１の実施形態の変形例の半導体装置の製造方法の作用及び効果の説明図。

【図24】第２の実施形態の半導体装置の製造方法の工程フロー図。

【図25】第２の実施形態の半導体装置の製造方法の説明図。

【図26】第２の実施形態の半導体装置の製造方法の説明図。

【図27】第２の実施形態の半導体装置の製造方法の作用及び効果の説明図。

【図28】第３の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図。

【図29】第３の実施形態の半導体装置の製造方法の工程フロー図。

【図30】第３の実施形態の半導体装置の製造方法の説明図。

【図31】第３の実施形態の半導体装置の製造方法の説明図。

【図32】第３の実施形態の半導体装置の製造方法の説明図。

【図33】第３の実施形態の半導体装置の製造方法の説明図。

【図34】第３の実施形態の半導体装置の製造方法の説明図。

【図35】第４の実施形態の半導体装置の製造方法の工程フロー図。

【図36】第４の実施形態の半導体装置の製造方法の説明図。

【図37】第４の実施形態の半導体装置の製造方法の説明図。

【発明を実施するための形態】

【0008】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。

【0009】

また、以下の説明において、ｎ^＋、ｎ、ｎ^－及び、ｐ^＋、ｐ、ｐ^－の表記がある場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ^－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ^－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ^＋型、ｎ^－型を単にｎ型、ｐ^＋型、ｐ^－型を単にｐ型と記載する場合もある。各領域の不純物濃度は、別段の記載がある場合を除き、例えば、各領域の中央部の不純物濃度の値で代表させる。

【0010】

不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。

【0011】

トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳのプロファイル、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上、又は、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＳＥＭ）の画像上で計測することが可能である。

【0012】

（第１の実施形態）
第１の実施形態の半導体装置の製造方法は、炭化珪素層にアルミニウムを第１のドーズ量で注入する第１のイオン注入を行い、１６００℃以上の第１の熱処理を行い、ハロゲンと酸素を含むガスから生成したプラズマを含む雰囲気中で炭化珪素層の表面をエッチングする第１のエッチング処理を行い、水素プラズマ又は原子状水素を含む雰囲気中で表面をエッチングする第２のエッチング処理を行い、表面の上に酸化シリコン膜を形成し、酸化シリコン膜の上にゲート電極を形成する。

【0013】

図１は、第１の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。半導体装置は、ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。

【0014】

ＭＯＳＦＥＴ１００は、炭化珪素層１０、ゲート絶縁層２８、ゲート電極３０、層間絶縁膜３２、ソース電極３４、ドレイン電極３６、及び、界面終端領域４０を備える。

【0015】

炭化珪素層１０は、ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０を備える。

【0016】

炭化珪素層１０は、例えば、４Ｈ－ＳｉＣの単結晶である。炭化珪素層１０は、ソース電極３４とドレイン電極３６との間に位置する。

【0017】

図２は、ＳｉＣ半導体の結晶構造を示す図である。ＳｉＣ半導体の代表的な結晶構造は、４Ｈ－ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面（Ｓｉ面）と称し｛０００１｝面と表記する。シリコン面の最表面にはシリコン原子（Ｓｉ）が配列している。

【0018】

六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００－１）面である。（０００－１）面と等価な面を、カーボン面（Ｃ面）と称し｛０００－１｝面と表記する。カーボン面の最表面には炭素原子（Ｃ）が配列している。

【0019】

一方、六角柱の側面（柱面）が、（１－１００）面と等価な面であるｍ面、すなわち｛１－１００｝面である。また、隣り合わない一対の稜線を通る面が（１１－２０）面と等価な面であるａ面、すなわち｛１１－２０｝面である。ｍ面及びａ面の最表面には、シリコン原子（Ｓｉ）及び炭素原子（Ｃ）の双方が配列している。

【0020】

以下、炭化珪素層１０の表面がシリコン面に対し０度以上８度以下傾斜した面、裏面がカーボン面に対し０度以上８度以下傾斜した面である場合を例に説明する。炭化珪素層１０の表面がシリコン面に対し０度以上８度以下のオフ角を備える。

【0021】

ドレイン領域１２は、ｎ^＋型のＳｉＣである。ドレイン領域１２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域１２のｎ型不純物濃度は、例えば、１×１０^１８ｃｍ^－３以上１×１０^２１ｃｍ^－３以下である。

【0022】

ドリフト領域１４は、ドレイン領域１２の上に設けられる。ドリフト領域１４は、ｎ^－型のＳｉＣである。ドリフト領域１４は、例えば、窒素をｎ型不純物として含む。

【0023】

ドリフト領域１４のｎ型不純物濃度は、ドレイン領域１２のｎ型不純物濃度より低い。ドリフト領域１４のｎ型不純物濃度は、例えば、１×１０^１５ｃｍ^－３以上２×１０^１６ｃｍ^－３以下である。ドリフト領域１４は、例えば、ドレイン領域１２の上にエピタキシャル成長法により形成されたＳｉＣのエピタキシャル成長層である。

【0024】

ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。

【0025】

ｐウェル領域１６は、ドリフト領域１４の一部表面に設けられる。ｐウェル領域１６は、ドリフト領域１４とゲート絶縁層２８との間に位置する。ｐウェル領域１６は、ｐ型のＳｉＣである。

【0026】

ｐウェル領域１６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物濃度は、例えば、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である。

【0027】

ｐウェル領域１６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。ｐウェル領域１６のゲート電極３０と対向する部分がチャネル領域として機能する。

【0028】

ｐウェル領域１６の炭素空孔密度は、例えば、１×１０^１２ｃｍ^－３以下である。ｐウェル領域１６の電子のホール移動度は、例えば、２００ｃｍ^２／Ｖ・ｓ以上である。

【0029】

ソース領域１８は、ｐウェル領域１６の一部表面に設けられる。ソース領域１８は、ｎ^＋型のＳｉＣである。ソース領域１８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域１８のｎ型不純物濃度は、例えば、１×１０^１８ｃｍ^－３以上１×１０^２２ｃｍ^－３ｃｍ以下である。

【0030】

ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば、０．２μｍ以上０．４μｍ以下である。

【0031】

ｐウェルコンタクト領域２０は、ｐウェル領域１６の一部表面に設けられる。ｐウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。ｐウェルコンタクト領域２０は、ｐ^＋型のＳｉＣである。

【0032】

ｐウェルコンタクト領域２０は、例えば、アルミニウムをｐ型不純物として含む。ｐウェルコンタクト領域２０のｐ型不純物濃度は、例えば、１×１０^１８ｃｍ^－３以上１×１０^２２ｃｍ^－３以下である。

【0033】

ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅い。ｐウェルコンタクト領域２０の深さは、例えば、０．２μｍ以上０．４μｍ以下である。

【0034】

ゲート絶縁層２８は、炭化珪素層１０とゲート電極３０との間に設けられる。ゲート絶縁層２８は、ドリフト領域１４とゲート電極３０、及びｐウェル領域１６とゲート電極３０との間に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６の上に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６の表面に、連続的に形成される。

【0035】

ゲート絶縁層２８は、酸化シリコンを含む。ゲート絶縁層２８は、酸化シリコン層の一例である。

【0036】

ゲート絶縁層２８の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層２８は、ＭＯＳＦＥＴ１００のゲート絶縁層として機能する。

【0037】

界面終端領域４０は、炭化珪素層１０とゲート絶縁層２８との間に位置する。界面終端領域４０は、ドリフト領域１４とゲート絶縁層２８、及びｐウェル領域１６とゲート絶縁層２８との間に位置する。界面終端領域４０は、炭化珪素層１０のダングリングボンドを終端する終端元素として窒素（Ｎ）を含む。界面終端領域４０は、領域の一例である。

【0038】

界面終端領域４０の窒素の濃度は、例えば、１×１０^２１ｃｍ^－３以上である。

【0039】

界面終端領域４０に存在する窒素原子は、炭化珪素層１０の表面のダングリングボンドを終端している。

【0040】

ゲート電極３０は、ゲート絶縁層２８の上に設けられる。ゲート電極３０は、炭化珪素層１０との間にゲート絶縁層２８を挟む。ゲート電極３０は、ドリフト領域１４との間にゲート絶縁層２８を挟む。ゲート電極３０は、ｐウェル領域１６との間にゲート絶縁層２８を挟む。

【0041】

ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。

【0042】

層間絶縁膜３２は、ゲート電極３０上に形成される。層間絶縁膜３２は、ゲート電極３０とソース電極３４との間に位置する。層間絶縁膜３２は、例えば、酸化シリコン膜である。

【0043】

ソース電極３４は、ソース領域１８及びｐウェルコンタクト領域２０に電気的に接続される。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。ソース電極３４は、例えば、ソース領域１８及びｐウェルコンタクト領域２０に接する。

【0044】

ソース電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層構造である。ニッケルのバリアメタル層と炭化珪素層は、反応してニッケルシリサイド（ＮｉＳｉ、Ｎｉ_２Ｓｉなど）を形成しても構わない。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成しても構わない。

【0045】

ドレイン電極３６は、炭化珪素層１０のソース電極３４と反対側、すなわち、裏面側に設けられる。ドレイン電極３６は、ドレイン領域１２に電気的に接続される。ドレイン電極３６は、例えば、ドレイン領域１２に接する。

【0046】

ドレイン電極３６は、例えば、ニッケルである。ニッケルは、ドレイン領域１２と反応して、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ_２Ｓｉなど）を形成しても構わない。

【0047】

なお、第１の実施形態において、ｎ型不純物は、例えば、窒素やリンである。ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を適用することも可能である。

【0048】

また、第１の実施形態において、ｐ型不純物は、例えば、アルミニウムである。ｐ型不純物として、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。

【0049】

次に、第１の実施形態の半導体装置の製造方法の一例について説明する。

【0050】

図３は、第１の実施形態の半導体装置の製造方法の工程フロー図である。図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、及び、図１８は、第１の実施形態の半導体装置の製造方法の説明図である。図４ないし図６、図８ないし図１８は、製造途中の断面図である。図７は、イオン注入直後の元素分布を示す図である。

【0051】

図３に示すように、第１の実施形態の半導体装置の製造方法は、炭化珪素層準備（ステップＳ１００）、アルミニウムイオン注入（ステップＳ１０１）、炭素イオン注入（ステップＳ１０２）、リンイオン注入（ステップＳ１０３）、アルミニウムイオン注入（ステップＳ１０４）、炭素膜形成（ステップＳ１０５）、第１の熱処理（ステップＳ１０６）、炭素膜除去（ステップＳ１０７）、フィールド酸化膜形成（ステップＳ１０８）、ケミカルドライエッチング処理（ステップＳ１０９）、水素プラズマエッチング処理（ステップＳ１１０）、酸化シリコン膜形成（ステップＳ１１１）、第２の熱処理（ステップＳ１１２）、第３の熱処理（ステップＳ１１３）、ゲート電極形成（ステップＳ１１４）、層間絶縁膜形成（ステップＳ１１５）、及びソース電極・ドレイン電極形成（ステップＳ１１６）を備える。

【0052】

ステップＳ１００では、ｎ型の炭化珪素層１０を準備する（図４）。炭化珪素層１０は、ｎ^＋型のドレイン領域１２とｎ^－型のドリフト領域１４を備える。ドリフト領域１４は、例えば、ドレイン領域１２上にエピタキシャル成長法により形成される。

【0053】

ドレイン領域１２は、ｎ型不純物として窒素を含む。ドレイン領域１２のｎ型不純物濃度は、例えば、１×１０^１８ｃｍ^－３以上１×１０^２１ｃｍ^－３以下である。

【0054】

ドリフト領域１４は、ｎ型不純物として窒素を含む。ドリフト領域１４のｎ型不純物濃度は、例えば、１×１０^１５ｃｍ^－３以上２×１０^１６ｃｍ^－３以下である。ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。

【0055】

ステップＳ１０１では、例えば、絶縁膜の形成と、フォトリソグラフィー及びエッチングによる絶縁膜のパターニングにより、第１のマスク材５１を形成する。そして、第１のマスク材５１をイオン注入マスクとして用いて、アルミニウムをドリフト領域１４にイオン注入する。イオン注入によりｐウェル領域１６が形成される（図５）。

【0056】

ｐウェル領域１６を形成するイオン注入が第１のイオン注入の一例である。アルミニウムのイオン注入は、第１のプロジェクテッドレンジ及び第１のドーズ量で行われる。プロジェクテッドレンジは、平均投影飛程である。

【0057】

第１のプロジェクテッドレンジは、例えば、０．１μｍ以上０．６μｍ以下である。第１のドーズ量は、例えば、１×１０^１２ｃｍ^－２以上１×１０^１４ｃｍ^－２以下である。

【0058】

ステップＳ１０２では、第１のマスク材５１をイオン注入マスクとして用いて、炭素をｐウェル領域１６にイオン注入する（図６）。ｐウェル領域１６に対する炭素のイオン注入が、第２のイオン注入の一例である。炭素のイオン注入は、第２のプロジェクテッドレンジ及び第２のドーズ量で行われる。その後、第１のマスク材５１を除去する。

【0059】

第２のプロジェクテッドレンジは、例えば、０．１μｍ以上０．６μｍ以下である。第２のプロジェクテッドレンジは、例えば、第１のプロジェクテッドレンジの８０％以上１２０％以下である。第２のドーズ量は、第１のドーズ量の１０倍以上である。第２のドーズ量は、例えば、第１のドーズ量の１００００倍以下である。第２のドーズ量は、例えば、１×１０^１５ｃｍ^－２以上１×１０^１８ｃｍ^－２以下である。

【0060】

図７は、第１のイオン注入で炭化珪素層１０に注入されたアルミニウムの濃度分布と、第２のイオン注入で炭化珪素層１０に注入された炭素の濃度分布を示す。図７は、イオン注入直後の元素分布を示す。

【0061】

図７に示すように、炭素のイオン注入の第２のプロジェクテッドレンジＲｐ２は、アルミニウムのイオン注入の第１のプロジェクテッドレンジＲｐ１の近傍に位置する。そして、炭素のイオン注入の第２のドーズ量が、アルミニウムのイオン注入の第１のドーズ量の１０倍以上であることから、イオン注入後の炭素の濃度分布は、例えば、イオン注入後のアルミニウムの濃度分布を完全に覆う。イオン注入後の各深さにおいて、格子間に存在する炭素の濃度は格子間に存在するアルミニウムの濃度よりも高い。

【0062】

アルミニウムの分布のピークの濃度は、例えば、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である。炭素の分布のピークの濃度は、例えば、１×１０^１８ｃｍ^－３以上１×１０^２２ｃｍ^－３以下である。

【0063】

ステップＳ１０３では、例えば、絶縁膜の形成と、フォトリソグラフィー及びエッチングによる絶縁膜のパターニングにより、第２のマスク材５２を形成する。そして、第２のマスク材５２をイオン注入マスクとして用いて、リン（Ｐ）をドリフト領域１４にイオン注入し、ソース領域１８を形成する（図８）。その後、第２のマスク材５２を除去する。

【0064】

ステップＳ１０４では、例えば、絶縁膜の形成と、フォトリソグラフィー及びエッチングによる絶縁膜のパターニングにより、第３のマスク材５３を形成する。第３のマスク材５３をイオン注入マスクとして用いて、アルミニウムをドリフト領域１４にイオン注入し、ｐウェルコンタクト領域２０を形成する（図９）。

【0065】

次に、第３のマスク材５３を除去する（図１０）。

【0066】

ステップＳ１０５では、炭化珪素層１０の上に炭素膜５４を形成する（図１１）。

【0067】

ステップＳ１０６では、第１の熱処理を行う。第１の熱処理は、１６００℃以上で行う。第１の熱処理は、例えば、２０００℃以下で行う。第１の熱処理は、非酸化性雰囲気で行う。第１の熱処理は、例えば、不活性ガス雰囲気で行う。第１の熱処理は、例えば、アルゴンガス雰囲気で行う。

【0068】

第１の熱処理により、炭化珪素層１０の中にイオン注入されたアルミニウム及びリンが活性化される。第１の熱処理は、アルミニウム及びリンの活性化アニールである。また、第１の熱処理により、炭化珪素層１０への炭素イオン注入により形成された格子間炭素が、炭化珪素層１０の中の炭素空孔を埋める。

【0069】

炭素膜５４は、第１の熱処理中に、炭化珪素層１０からシリコンや炭素が雰囲気中に脱離することを抑制する。また、炭素膜５４は、第１の熱処理中に、炭化珪素層１０の中の余剰の格子間炭素を吸収する。

【0070】

第１の熱処理は、例えば、１６００℃以上の第１ステップと、第１のステップよりも低温の第２のステップで構成される。第２のステップは、例えば、１０００℃以下である。

【0071】

例えば、第１のステップで、炭化珪素層１０の中にイオン注入されたアルミニウム及びリンを活性化し、格子間炭素が炭素空孔を埋める。例えば、低温の第２のステップで、余剰の格子間炭素を炭化珪素層１０から追い出し、炭素膜５４に吸収させる。

【0072】

ステップＳ１０７では、炭素膜５４を除去する（図１２）。炭素膜５４の除去は、酸素プラズマを用いたアッシング処理で行う。炭素膜５４は、酸素プラズマ中で除去される。

【0073】

ステップＳ１０８では、炭化珪素層１０の上にフィールド酸化膜５５を形成する（図１３）。フィールド酸化膜５５は、酸素を含む。フィールド酸化膜５５は、例えば、酸化シリコン膜である。フィールド酸化膜５５は、例えば、気相成長法により堆積される。フィールド酸化膜５５は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）、又は、Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＰＶＤ法）により形成される。

【0074】

フィールド酸化膜５５は、例えば、図示しない周辺領域で素子分離領域として機能する。

【0075】

次に、フィールド酸化膜５５を除去する。フィールド酸化膜５５は、例えば、ウェットエッチング法を用いて除去される。

【0076】

ステップＳ１０９では、炭化珪素層１０の表面をケミカルドライエッチング法（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ法：ＣＤＥ法）によりエッチングするケミカルドライエッチング処理を行う（図１４）。ケミカルドライエッチング処理は、第１のエッチング処理の一例である。

【0077】

ＣＤＥ法は、プラズマ発生部とエッチング処理部が分離されたエッチング装置を用いて行うドライエッチング方法である。ＣＤＥ法は、プラズマ発生部とエッチング処理部が離れているため、エッチングされる基板へのダメージが少ないという利点を有する。また、ＣＤＥ法は、等方性のエッチング処理を実現できるという利点がある。

【0078】

第１のエッチング処理では、ハロゲンと酸素を含むガスから生成したプラズマを含む雰囲気中で炭化珪素層１０の表面をエッチングする。第１のエッチング処理は、クリーニング処理である。炭化珪素層１０の表面をエッチングすることで、例えば、炭化珪素層１０の表面の不純物や、表面のダメージ層が除去される。

【0079】

第１のエッチング処理において、プラズマを生成するガスは、例えば、パーフルオロカーボン（ＰＦＣ）と酸素（Ｏ_２）を含む。パーフルオロカーボン（ＰＦＣ）は、例えば、ＣＦ_４、Ｃ_２Ｆ_６、Ｃ_３Ｆ_８、又はＣ_５Ｆ_８である。

【0080】

プラズマを生成するガス中のハロゲン原子に対する酸素原子の原子比は、例えば、１．５倍以上である。例えば、プラズマを生成するガスとして、ＣＦ_４と酸素（Ｏ_２）を含むガスを用いる場合、エッチング装置に導入される酸素（Ｏ_２）の流量は、例えば、ＣＦ_４の流量の３倍以上である。酸素（Ｏ_２）の流量をＣＦ_４の流量の３倍以上とすることで、ガス中のハロゲン原子に対する酸素原子の原子比が１．５倍以上となる。

【0081】

プラズマを生成するガスに、例えば、窒素（Ｎ）が含まれていても構わない。

【0082】

第１のエッチング処理は、例えば、２０℃以上１３００℃以下の温度で行われる。

【0083】

第１のエッチング処理において、炭化珪素層１０の表面を、例えば、５ｎｍ以上５０ｎｍ以下エッチングする。

【0084】

ステップＳ１１０では、水素プラズマ又は原子状水素を含む雰囲気中で炭化珪素層１０の表面をエッチングする水素エッチング処理を行う（図１５）。水素エッチング処理は、第２のエッチング処理の一例である。

【0085】

第２のエッチング処理では、活性化された水素である水素プラズマ、又は、活性化された水素である原子状水素を含む雰囲気中で炭化珪素層１０の表面をエッチングする。第２のエッチング処理では、例えば、水素ガス（Ｈ_２）から生成する水素プラズマを用いるプラズマエッチング装置を用いる。第２のエッチング処理では、例えば、加熱触媒法を用いて水素ガス（Ｈ_２）から原子状水素を生成するエッチング装置を用いる。

【0086】

第２のエッチング処理は、例えば、２０℃以上３００℃以下の温度で行われる。

【0087】

第２のエッチング処理において、炭化珪素層１０の表面を、例えば、５ｎｍ以上２５ｎｍ以下エッチングする。

【0088】

ステップＳ１１１では、炭化珪素層１０の上に酸化シリコン膜５７を形成する（図１６）。酸化シリコン膜５７は、最終的に、ゲート絶縁層２８となる。

【0089】

酸化シリコン膜５７は、例えば、低温、低酸素分圧の気相成長法により形成される。酸化シリコン膜５７は、例えば、低温、低酸素分圧のＣＶＤ法、又は、ＰＶＤ法により形成される。酸化シリコン膜５７は、堆積膜である。酸化シリコン膜５７の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。

【0090】

酸化シリコン膜５７は、例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）をソースガスとしてＣＶＤ法により形成される酸化シリコン膜である。また、酸化シリコン膜５７は、例えば、ジクロロシランガス（ＳｉＨ_２Ｃｌ_２）と一酸化二窒素ガス（Ｎ_２Ｏ）をソースガスとしてＣＶＤ法により形成される酸化シリコン膜である。

【0091】

ステップＳ１１２では、第２の熱処理が行われる。第２の熱処理は、アンモニアガス（ＮＨ_３）を含む雰囲気で行われる。

【0092】

例えば、炭化珪素層１０が入れられた反応炉に、アンモニアガス（ＮＨ_３）を供給して熱処理を行う。

【0093】

第２の熱処理の温度は、例えば、１２００℃以上１６００℃以下である。

【0094】

第２の熱処理の雰囲気のアンモニアガスの分圧は、例えば、９０％以上である。

【0095】

第２の熱処理により、炭化珪素層１０と酸化シリコン膜との界面に、界面終端領域４０が形成される（図１７）。

【0096】

第２の熱処理は、酸化シリコン膜のデンシファイアニールとしても機能する。第２の熱処理により、酸化シリコン膜が高密度な膜となる。

【0097】

ステップＳ１１３では、第３の熱処理が行われる。第３の熱処理は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる。窒素酸化物ガスは、例えば、一酸化窒素ガス（ＮＯ）である。また、窒素酸化物ガスは、例えば、一酸化二窒素ガス（Ｎ_２Ｏ）である。

【0098】

例えば、炭化珪素層１０が入れられた反応炉に、窒素酸化物ガス（ＮＯｘ）を供給して熱処理を行う。

【0099】

第３の熱処理の温度は、例えば、７５０℃以上１０５０℃以下である。第３の熱処理の温度は、例えば、第２の熱処理の温度よりも低い。

【0100】

第３の熱処理の雰囲気の窒素酸化物ガスの分圧は、例えば、１０％以上である。

【0101】

第３の熱処理により、酸化シリコン膜の中の窒素が除去される。第３の熱処理により、窒素欠陥の低減された酸化シリコン膜が形成される。

【0102】

ステップＳ１１４では、ゲート絶縁層２８の上に、ゲート電極３０を形成する。ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。

【0103】

ステップＳ１１５では、ゲート電極３０の上に、層間絶縁膜３２が形成される（図１８）。層間絶縁膜３２は、例えば、酸化シリコン膜である。

【0104】

ステップＳ１１６では、ソース電極３４及びドレイン電極３６が形成される。ソース電極３４は、ソース領域１８、及び、ｐウェルコンタクト領域２０の上に形成される。ソース電極３４は、例えば、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）のスパッタにより形成される。

【0105】

ドレイン電極３６は、炭化珪素層１０の裏面側に形成される。ドレイン電極３６は、例えば、ニッケルのスパッタにより形成される。

【0106】

以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。

【0107】

次に、第１の実施形態の半導体装置の製造方法の作用及び効果について説明する。

【0108】

第１の実施形態の半導体装置の製造方法は、アルミニウムのイオン注入に加え炭素をイオン注入すること、ＣＤＥ法を用いたクリーニング処理を行うこと、及び、その後の水素エッチング処理を行うことで、炭化珪素層１０の中の炭素空孔密度が低減される。したがって、製造されるＭＯＳＦＥＴ１００の炭化珪素層１０の中の炭素空孔密度を低減できる。特に、製造されるＭＯＳＦＥＴ１００のチャネル領域の炭素空孔密度を低減できる。よって、製造されるＭＯＳＦＥＴ１００のキャリアの移動度の低下を抑制できる。以下、詳述する。

【0109】

炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度が低下するという問題がある。キャリアの移動度が低下する一つの要因は、炭化珪素層とゲート絶縁層との間の界面準位（ｉｎｔｅｒｓｕｒｆａｃｅ ｓｔａｔｅ）であると考えられている。界面準位は、炭化珪素層の表面に存在するダングリングボンドによって生じると考えられる。

【0110】

第１の実施形態のＭＯＳＦＥＴ１００は、炭化珪素層１０とゲート絶縁層２８との間に窒素が偏析した界面終端領域４０を備える。界面終端領域４０では、窒素原子がシリコン原子と３配位で結合することにより、ダングリングボンドが低減される。したがって、キャリアの移動度の低下が抑制されたＭＯＳＦＥＴが実現される。

【0111】

また、炭化珪素を用いてＭＯＳＦＥＴを形成する場合の、キャリアの移動度の低下が生じるという問題の別の一つの要因は、炭化珪素層１０の中の炭素空孔の存在であると考えられる。

【0112】

例えば、ＭＯＳＦＥＴのチャネル領域に炭素空孔が存在することで、キャリアが散乱され、キャリアのホール移動度が低下すると考えられる。

【0113】

第１の実施形態のＭＯＳＦＥＴ１００は、第１の実施形態の半導体装置の製造方法を用いることにより、炭化珪素層１０の中の炭素空孔密度が低減する。特に、ＭＯＳＦＥＴ１００のチャネル領域の炭素空孔密度が低減する。例えば、ゲート絶縁層２８と、ゲート絶縁層２８から炭化珪素層１０の側に１００ｎｍ程度離れた位置との間のチャネル領域の炭素空孔密度が低減する。

【0114】

第１の実施形態のＭＯＳＦＥＴ１００は、チャネル領域の炭素空孔密度が十分に低い。このため、チャネル領域の電子のホール移動度は、例えば、２００ｃｍ^２／Ｖ・ｓ以上である。

【0115】

ＭＯＳＦＥＴのオン電流の指標となる電界効果移動度は、ホール移動度のうち、可動性の電荷の割合に応じて決まる。つまり、電界効果移動度は、ホール移動度よりも小さくなる。炭化珪素のＭＯＳ界面では、界面終端効率が悪いこと、基板欠陥及びゲート絶縁層の中の欠陥が大量にあることによって、可動性の電荷の割合が低い。可動性の電荷以外の電荷は、トラップ電荷である。

【0116】

例えば界面終端の方法や終端元素を最適化することで、可動性の電荷の割合を高めることは可能である。しかし、ホール移動度が低くては、電界効果移動度を大幅に向上させることは困難である。電界効果移動度を大幅に向上させるために、ホール移動度を１５０ｃｍ^２／Ｖ・ｓ以上に向上させることが望まれる。

【0117】

第１の実施形態の半導体装置の製造方法では、炭素空孔密度を低減することで、ＭＯＳＦＥＴ１００のホール移動度を大幅に向上させることが可能となる。ホール移動度は、例えば、２００ｃｍ^２／Ｖ・ｓ以上である。炭素空孔の密度を更に低減することで、例えば、３５０ｃｍ^２／Ｖ・ｓ以上、更には４５０ｃｍ^２／Ｖ・ｓ以上のホール移動度が実現する。

【0118】

ＭＯＳＦＥＴを製造する際に、炭化珪素層の中に、キャリアの移動度を低下させる炭素空孔が生成される製造プロセスとして、以下の３つのプロセスが考えられる。

【0119】

第１のプロセスは、炭化珪素層への不純物のイオン注入である。イオン注入される不純物のエネルギーにより、炭化珪素層１０の中に炭素空孔と格子間炭素が形成される。例えば、ｐウェル領域では、注入されたイオンの体積密度と同程度の体積密度の炭素空孔と格子間炭素が形成される。

【0120】

第２のプロセスは、イオン注入により炭化珪素層に導入された不純物を活性化するための活性化アニールである。活性化アニールの際に、炭化珪素層の系の自由エネルギーを低減させるため、炭化珪素層の中に炭素空孔及び格子間炭素が生成されエントロピーが増加する。生成される炭素空孔及び格子間炭素の量は、活性化アニールの温度が高いほど多くなる。エピタキシャル成長による炭化珪素層の形成も高温処理であるため、炭化珪素層には１０^１３ｃｍ^－３オーダーの炭素空孔が残留している。また、高温の活性化アニールを行うと１×１０^１４ｃｍ^－３オーダーの炭素空孔ができる。

【0121】

第３のプロセスは、炭化珪素層の表面を酸化するプロセスである。例えば、熱酸化膜を形成する熱酸化処理である。酸化の際に、炭化珪素層の表面に生じる歪により、炭化珪素層の中に炭素空孔と格子間炭素が形成される。酸化により表面が大きくひずみ、１×１０^１８ｃｍ^－３オーダーの炭素空孔ができる。

【0122】

第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、炭化珪素層１０にｐウェル領域１６を形成するアルミニウムのイオン注入を行った後、炭化珪素層１０の同一の領域に炭素のイオン注入を行う。炭素の第２のドーズ量はアルミニウムの第１のドーズ量の１０倍以上である。

【0123】

第１の実施形態のＭＯＳＦＥＴ１００の製造方法によれば、炭素のイオン注入により、ｐウェル領域１６の中に大量に余剰の格子間炭素が存在することになる。炭素のイオン注入の後に行われる熱処理により、アルミニウムのイオン注入で生じた炭素空孔が、余剰の格子間炭素によって埋められる。したがって、ｐウェル領域１６の中の炭素空孔密度が低減する。

【0124】

ｐウェル領域１６のｐ型不純物濃度を適正に保つ観点から、アルミニウムの第１のドーズ量は、１×１０^１４ｃｍ^－２以下であることが好ましい。ｐウェル領域１６の中の炭素空孔密度を低減する観点から、炭素の第２のドーズ量は１×１０^１５ｃｍ^－２以上であることが好ましく、１×１０^１６ｃｍ^－２以上であることがより好ましい。

【0125】

ｐウェル領域１６の中の炭素空孔密度を低減する観点から、炭素の第２のドーズ量は、アルミニウムの第１のドーズ量の１００倍以上であることが好ましい。

【0126】

ｐウェル領域１６の中の炭素空孔密度を低減する観点から、炭素のイオン注入の第２のプロジェクテッドレンジＲｐ２は、アルミニウムのイオン注入の第１のプロジェクテッドレンジＲｐ１の８０％以上１２０％以下であることが好ましく、９０％以上１１０％以下であることがより好ましい。

【0127】

第１のプロジェクテッドレンジＲｐ１と第２のプロジェクテッドレンジＲｐ２を近づけることで、イオン注入後の炭素の濃度分布が、イオン注入後のアルミニウムの濃度分布を完全に覆うことが容易となる。イオン注入後の炭素の濃度分布が、イオン注入後のアルミニウムの濃度分布を完全に覆うことで、ｐウェル領域１６の中の炭素空孔密度が低減される。

【0128】

ｐウェル領域１６の深さを適切に保つ観点から、第１のプロジェクテッドレンジＲｐ１、及び第２のプロジェクテッドレンジＲｐ２は、０．６μｍ以下であることが好ましい。

【0129】

第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、イオン注入により炭化珪素層１０に導入されたアルミニウムを活性化するための第１の熱処理の際に、炭化珪素層１０の中に大量に余剰の格子間炭素が存在することになる。大量の格子間炭素が存在することで、炭化珪素層１０の系の自由エネルギーを低減させるために必要なエントロピーの増加が得られる。したがって、第１の熱処理による炭化珪素層１０の中の炭素空孔の増加が抑制される。

【0130】

第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、第１の熱処理の際に、炭化珪素層１０の中に大量に余剰の格子間炭素が存在することで、アルミニウム原子が炭化珪素の炭素サイトに入ることが抑制される。したがって、アルミニウム原子が炭化珪素のシリコンサイトに入ることが促進される。よって、アルミニウムの活性化率が向上する。

【0131】

また、第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、第１の熱処理の際に、炭化珪素層１０の中に大量に余剰の格子間炭素が存在することで、第１の熱処理を高温にしても炭化珪素層１０の中の炭素空孔密度の増加が抑制される。したがって、第１の熱処理を高温にすることが可能である。よって、アルミニウムの活性化率を向上させることが可能である。

【0132】

アルミニウムの活性率を向上させる観点から、第１の熱処理の温度は、１８５０℃以上であることが好ましく、１９００℃以上であることがより好ましく、１９５０℃以上であることが更に好ましい。効率的なプロセスを実行する観点から、第１の熱処理の温度は、２０００℃以下が好ましい。活性率の観点からは、２０００℃を超えても活性率の大きな上昇は期待できない。

【0133】

第１の熱処理は、１６００℃以上の第１ステップと、第１のステップよりも低温の第２のステップで構成されることが好ましい。第２のステップは１０００℃以下であることが好ましい。第２のステップの熱処理時間は、第１のステップの熱処理時間よりも長いことが好ましい。

【0134】

第１のステップで、炭化珪素層１０の中にイオン注入されたアルミニウム及びリンを活性化し、格子間炭素が炭素空孔を埋める。炭素空孔が埋まった段階でも、格子間炭素が余剰にある。そして、低温の第２のステップで、余剰の格子間炭素を炭化珪素層１０から追い出し、炭素膜５４に吸収させる。

【0135】

図１９は、第１の実施形態の半導体装置の製造方法の作用及び効果の説明図である。図１９は、炭化珪素層表面からの深さと炭素空孔密度の関係を示す図である。図１９では、イオン注入の有無に関わらず、活性化アニール相当の熱処理が加わっている場合を想定している。

【0136】

図１９に示すように、活性化アニール相当の熱処理が加わることで、炭化珪素層の炭素空孔密度は１Ｅ１４ｃｍ^－３程度となる。さらに、アルミニウムのイオン注入を行うと、イオン注入されるアルミニウムのエネルギーにより、炭化珪素層１０の中に炭素空孔が形成され、炭素空孔密度は表面で１Ｅ１５ｃｍ^－３以上となる。

【0137】

一方、図１９に示すように、アルミニウムのイオン注入に加えて炭素のイオン注入を行う場合、炭素空孔密度を１Ｅ１１ｃｍ^－３以下と低く抑えることができる。

【0138】

図２０は、比較例の半導体装置の製造方法の工程フロー図である。

【0139】

図２０に示すように、比較例の半導体装置の製造方法は、炭化珪素層準備（ステップＳ１００）、アルミニウムイオン注入（ステップＳ１０１）、炭素イオン注入（ステップＳ１０２）、リンイオン注入（ステップＳ１０３）、アルミニウムイオン注入（ステップＳ１０４）、炭素膜形成（ステップＳ１０５）、第１の熱処理（ステップＳ１０６）、炭素膜除去（ステップＳ１０７）、フィールド酸化膜形成（ステップＳ１０８）、犠牲酸化（ステップＳ９９９）、酸化シリコン膜形成（ステップＳ１１１）、第２の熱処理（ステップＳ１１２）、第３の熱処理（ステップＳ１１３）、ゲート電極形成（ステップＳ１１４）、層間絶縁膜形成（ステップＳ１１５）、及びソース電極・ドレイン電極形成（ステップＳ１１６）を備える。比較例の半導体装置の製造方法は、ケミカルドライエッチング処理（ステップＳ１０９）及び水素プラズマエッチング処理（ステップＳ１１０）に代えて、犠牲酸化（ステップＳ９９９）を備える点で、第１の実施形態の半導体装置の製造方法と異なる。

【0140】

比較例の半導体装置の製造方法では、第１の実施形態の半導体装置の製造方法と同様、ステップＳ１０８で、炭化珪素層の上にフィールド酸化膜を形成する。その後、フィールド酸化膜を除去した後に、ステップＳ１０９で、炭化珪素層の上に犠牲酸化膜を形成する。

【0141】

犠牲酸化膜は、炭化珪素層の表面の熱酸化により形成される酸化シリコン膜である。その後、犠牲酸化膜を除去する。犠牲酸化膜は、例えば、ウェットエッチング法を用いて除去される。

【0142】

犠牲酸化膜を形成する際に、炭化珪素層の表面が酸化される。犠牲酸化膜を形成することにより、例えば、炭化珪素層の表面の不純物やダメージが除去される。犠牲酸化膜の形成は、クリーニング処理である。

【0143】

その後、第１の実施形態の半導体装置の製造方法と同様、ステップＳ１１１で、炭化珪素層の上に酸化シリコン膜を形成する。酸化シリコン膜は、最終的に、ゲート絶縁層となる。

【0144】

図２１は、第１の実施形態の半導体装置の製造方法の作用及び効果の説明図である。図２１は、炭化珪素層表面からの深さと炭素空孔密度の関係を示す図である。

【0145】

図２１は、比較例の半導体装置の製造方法の犠牲酸化膜の形成による炭素空孔密度の変化の説明図である。図２１では、イオン注入の有無に関わらず、活性化アニール相当の熱処理が加わっている場合を想定している。

【0146】

図２１は、アルミニウムのイオン注入の有無、炭素のイオン注入の有無をパラメータにして、犠牲酸化膜の形成の炭素空孔密度に対する影響を示している。

【0147】

図２１に示すように、アルミニウムのイオン注入の有無、炭素のイオン注入の有無に関わらず、犠牲酸化膜を形成することで、１×１０^１８ｃｍ^－３オーダーの炭素空孔が炭化珪素層の表面に形成される。

【0148】

アルミニウムのイオン注入に加えて炭素のイオン注入を行い、炭素空孔密度を１Ｅ１１ｃｍ^－３以下と低く抑え込んだ場合でも、犠牲酸化膜を形成することで炭化珪素層の表面の炭素空孔密度が、１×１０^１８ｃｍ^－３オーダーと高くなる。犠牲酸化膜を形成することで炭化珪素層の表面から５０μｍ程度の領域まで、炭素空孔密度が増加する。

【0149】

炭化珪素層の表面に多くの炭素空孔が形成されるのは、熱酸化により犠牲酸化膜を形成する際に、炭化珪素層の表面に歪が生じるためであると考えられる。

【0150】

第１の実施形態の半導体装置の製造方法では、熱酸化による犠牲酸化膜の形成に代えて、ＣＤＥ法を用いたクリーニング処理と、その後の水素エッチング処理を行う。

【0151】

図２２は、第１の実施形態の半導体装置の製造方法の作用及び効果の説明図である。図２２は、炭化珪素層表面からの深さと炭素空孔密度の関係を示す図である。

【0152】

図２２は、第１の実施形態の半導体装置の製造方法のＣＤＥ法を用いたクリーニング処理による炭素空孔密度の変化の説明図である。図２２では、イオン注入の有無に関わらず、活性化アニール相当の熱処理が加わっている場合を想定している。

【0153】

図２２に示すように、ＣＤＥ法を用いたクリーニング処理により、１×１０^１６ｃｍ^－３オーダーの炭素空孔が炭化珪素層の表面に形成される。

【0154】

アルミニウムのイオン注入に加えて炭素のイオン注入を行い、炭素空孔密度を１Ｅ１１ｃｍ^－３以下と低く抑え込んだ場合、炭化珪素層の表面から１０μｍ程度の領域まで、炭素空孔密度が増加する。

【0155】

ＣＤＥ法を用いたクリーニング処理により炭素空孔が形成されるのは、酸素を含むガスから生成したプラズマをエッチングに用いるため、炭化珪素層の表面が酸化されるためであると考えられる。もっとも、熱酸化により犠牲酸化膜を形成する場合に比べ、炭化珪素層の表面の酸化量は僅かである。したがって、炭素空孔密度の増加は、熱酸化により犠牲酸化膜を形成する場合に比べ格段に抑制されると考えられる。

【0156】

さらに、第１の実施形態の半導体装置の製造方法では、ＣＤＥ法を用いたクリーニング処理の後に、水素エッチング処理を行う。水素エッチング処理により炭化珪素層の表面をエッチングする。

【0157】

炭化珪素層の表面をエッチングすることにより、炭化珪素層の中の炭素空孔密度を低減することができる。例えば、図２２に示したＣＤＥ法を用いたクリーニング処理後の炭素空孔密度の分布を参照すると、炭化珪素層の表面を１０ｎｍエッチングすることで、炭化珪素層の表面の炭素空孔密度をクリーニング処理前の１Ｅ１１ｃｍ^－３以下まで戻すことができる。

【0158】

炭素空孔密度が１Ｅ１７ｃｍ^－３では、ホール移動度が１３０ｃｍ^２／Ｖ・ｓ程度がみこまれ、炭素空孔密度が１Ｅ１６ｃｍ^－３では、ホール移動度が１６０ｃｍ^２／Ｖ・ｓ程度がみこまれ、炭素空孔密度が１Ｅ１５ｃｍ^－３では、ホール移動度が１８０ｃｍ^２／Ｖ・ｓ程度がみこまれ、炭素空孔密度が１Ｅ１４ｃｍ^－３では、ホール移動度が２００ｃｍ^２／Ｖ・ｓ程度がみこまれ、炭素空孔密度が１Ｅ１３ｃｍ^－３では、ホール移動度が２５０ｃｍ^２／Ｖ・ｓ程度がみこまれ、炭素空孔密度が１Ｅ１２ｃｍ^－３では、ホール移動度が３００ｃｍ^２／Ｖ・ｓ程度がみこまれ、炭素空孔密度が１Ｅ１１ｃｍ^－３では、ホール移動度が３５０ｃｍ^２／Ｖ・ｓ程度がみこまれ、炭素空孔密度が５Ｅ１０ｃｍ^－３では、ホール移動度が４００ｃｍ^２／Ｖ・ｓ程度がみこまれ、炭素空孔密度が１Ｅ１０ｃｍ^－３では、ホール移動度が４５０ｃｍ^２／Ｖ・ｓ程度がみこまれる。

【0159】

第１の実施形態の半導体装置の製造方法によれば、ＣＤＥ法を用いたクリーニング処理と、その後の水素エッチング処理を行うことで、炭化珪素層の中の炭素空孔密度の増加を抑制できる。炭素空孔密度の増加を抑制することで、ＭＯＳＦＥＴのチャネル領域のホール移動度の低下を抑制できる。よって、第１の実施形態の半導体装置の製造方法によれば、キャリアの移動度の低下が抑制されたＭＯＳＦＥＴが製造できる。

【0160】

ＣＤＥ法を用いたクリーニング処理は、エッチングされる炭化珪素層の表面へのダメージが少ない。したがって、例えば、エッチングダメージによる炭化珪素層の表面の荒れも抑制される。よって、炭化珪素層の表面の荒れによるＭＯＳＦＥＴの特性劣化が抑制される。

【0161】

また、水素エッチング処理により、炭化珪素層の表面が平滑化される。炭化珪素層の表面の平滑化により、例えば、キャリアの散乱が抑制されて移動度が向上し、ＭＯＳＦＥＴの特性が向上する。

【0162】

ＣＤＥ法を用いたクリーニング処理において、プラズマを生成するガス中のハロゲン原子に対する酸素原子の原子比は、１．５倍以上であることが好ましい。ガス中のハロゲンに対する酸素の原子比が１．５倍以上であることで、エッチング後の炭化珪素層の表面の平坦性が向上する。例えば、プラズマを生成するガスとして、ＣＦ_４と酸素（Ｏ_２）を含むガスを用いる場合、エッチング装置に導入される酸素（Ｏ_２）の流量は、ＣＦ_４との流量の３倍以上であることが好ましい。

【0163】

ＣＤＥ法を用いたクリーニング処理の温度は、２０℃以上であることが好ましく、５０℃以上であることがより好ましく、１００℃以上であることが更に好ましい。クリーニング処理の温度が上記下限値以上であることで、炭化珪素層のエッチングレートが安定する。

【0164】

ＣＤＥ法を用いたクリーニング処理の温度は、１３００℃以下の温度であることが好ましく、９５０℃以下でることがより好ましく、８５０℃以下であることが更に好ましく、７５０℃以下であることが最も好ましい。クリーニング処理の温度を上記上限値以下とすることで、エッチング後の炭化珪素層の表面の平坦性が向上する。

【0165】

ＣＤＥ法を用いたクリーニング処理による炭化珪素層のエッチング量は、５ｎｍ以上５０ｎｍ以下であることが好ましく、１０ｎｍ以上２５ｎｍ以下であることがより好ましい。炭化珪素層のエッチング量が上記下限値以上であることで、炭化珪素層の表面の不純物やダメージが効果的に除去される。また、炭化珪素層のエッチング量が上記上限値以下であることで、エッチング後の炭化珪素層の表面の平坦性が向上する。

【0166】

水素エッチング処理は、水素プラズマ又は原子状水素を含む雰囲気中で行われる。水素エッチング処理が活性な水素を含む雰囲気中で行われることで、水素エッチング処理は比較的低温で行うことが可能である。

【0167】

水素エッチング処理の温度は、３００℃以下であることが好ましく、２００℃以下であることがより好ましく、１００℃以下であることが更に好ましい。水素エッチング処理の温度が上記上限値以下であるとで、エッチング後の炭化珪素層の表面の平坦性が向上する。また、炭化珪素層の中の炭素空孔密度の高い領域を選択的にエッチングすることが可能となる。水素エッチングは、炭化珪素層の中の炭素空孔に水素が入ることで、エッチングが進むので、十分に水素を拡散させるために、室温（２０℃）以上での処理が好ましい。

【0168】

水素エッチング処理による炭化珪素層のエッチング量は、５ｎｍ以上２５ｎｍ以下であることが好ましく、１０ｎｍ以上２０ｎｍ以下であることがより好ましい。炭化珪素層のエッチング量が上記下限値以上であるとで、炭化珪素層の中の炭素空孔密度を効果的に低減できる。炭化珪素層のエッチング量が上記上限値以下であることで、エッチング後の炭化珪素層の表面の平坦性が向上する。炭化珪素層のエッチング量は、上記上限値以下で十分である。これ以上のエッチングをおこなっても、炭素空孔量は大きくは減らない。これ以上のエッチングは殆ど進まないため、エッチング進めるためには、３００℃を超える温度にするなどの追加措置が必要になる。例えば、温度を上げることにより、エッチング後の炭化珪素層の表面の平坦性が劣化してしまうおそれがある。

【0169】

第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、ゲート絶縁層２８を低温、低酸素分圧の気相成長法により形成する。したがって、炭化珪素層１０の表面の酸化が熱酸化に比べて抑制される。よって、ゲート絶縁層２８の形成の際の炭化珪素層１０の中の炭素空孔の増加が抑制される。

【0170】

また、第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、アンモニアガス（ＮＨ_３）を含む雰囲気の第２の熱処理により界面終端領域４０を形成する。アンモニアガスを含む雰囲気で、界面酸化を伴わずに、界面終端領域４０を形成することで、炭化珪素層１０の中の炭素空孔の増加が抑制される。

【0171】

第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、界面終端領域４０を形成する第２の熱処理の後に、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で第３の熱処理を行う。

【0172】

第３の熱処理により、ゲート絶縁層２８の中の窒素が除去される。第３の熱処理により、窒素欠陥の低減されたゲート絶縁層２８が形成される。

【0173】

（変形例）
第１の実施形態の変形例の半導体装置の製造方法は、炭素をイオン注入する第２のイオン注入を行わない点で、第１の実施形態の半導体装置の製造方法と異なる。

【0174】

第１の実施形態の変形例の半導体装置の製造方法は、例えば図３に示す第１の実施形態の半導体装置の製造方法の工程フローにおいて、炭素イオン注入（ステップＳ１０２）を行わない。

【0175】

図２３は、第１の実施形態の変形例の半導体装置の製造方法の作用及び効果の説明図である。図２３は、炭化珪素層表面からの深さと炭素空孔密度の関係を示す図である。

【0176】

図２３は、第１の実施形態の変形例の半導体装置の製造方法のＣＤＥ法を用いたクリーニング処理による炭素空孔密度の変化の説明図である。図２３では、イオン注入の有無に関わらず、活性化アニール相当の熱処理が加わっている場合を想定している。

【0177】

アルミニウムのイオン注入のみで、炭素のイオン注入を行わない場合、ＣＤＥ法を用いたクリーニング処理を行う前に、炭化珪素層の表面の炭素空孔密度は１Ｅ１５ｃｍ^－３以上となる。さらに、ＣＤＥ法を用いたクリーニング処理を行うことで、１×１０^１６ｃｍ^－３以上の炭素空孔が炭化珪素層の表面に形成される。

【0178】

例えば、水素エッチング処理により、炭化珪素層を表面から２５ｎｍ程度エッチングすることにより、炭化珪素層の表面の炭素空孔密度を、ＣＤＥ法を用いたクリーニング処理の前の状態に戻すことが可能である。

【0179】

なお、犠牲酸化に代わるクリーニング処理として、ＣＤＥ法を用いたクリーニング処理を説明したが、例えば、犠牲酸化とＣＤＥ法を用いたクリーニング処理を組み合わせることも可能である。この場合、例えば、犠牲酸化の酸化量を削減することで、炭化珪素層の表面の炭素空孔密度の増加を抑制することができる。

【0180】

以上、第１の実施形態及び変形例によれば、ＣＤＥ法によりクリーニング処理と水素エッチング処理を行うことでチャネル領域の炭素空孔密度を低減し、キャリアの移動度の低下を抑制できる半導体装置の製造方法が実現される。

【0181】

（第２の実施形態）
第２の実施形態の半導体装置の製造方法は、ｎ型の炭化珪素層の上に、ｐ型の炭化珪素膜をエピタキシャル成長法を用いて形成し、ハロゲン元素と酸素を含むガスから生成したプラズマを含む雰囲気中で炭化珪素膜の表面をエッチングする第１のエッチング処理を行い、水素プラズマ又は原子状水素を含む雰囲気中で表面をエッチングする第２のエッチング処理を行い、表面の上に酸化シリコン膜を形成し、酸化シリコン膜の上にゲート電極を形成する。第２の実施形態の半導体装置の製造方法は、エピタキシャル成長法を用いてｐ型の炭化珪素膜を形成する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0182】

第２の実施形態の半導体装置の製造方法で製造される半導体装置は、図１に示す第１の実施形態の半導体装置の製造方法で製造される半導体装置と同様の構造である。ただし、ｐウェルはイオン注入ではなく、エピタキシャル成長法を用いて形成される。

【0183】

図２４は、第２の実施形態の半導体装置の製造方法の工程フロー図である。図２５及び図２６は、第２の実施形態の半導体装置の製造方法の説明図である。図２５及び図２６は、は、製造途中の断面図である。

【0184】

図２４に示すように、第２の実施形態の半導体装置の製造方法は、炭化珪素層準備（ステップＳ１００）、ｐウェル用トレンチ形成（ステップＳ２０１）、エピタキシャル膜形成（ステップＳ２０２）、リンイオン注入（ステップＳ１０３）、アルミニウムイオン注入（ステップＳ１０４）、炭素膜形成（ステップＳ１０５）、第１の熱処理（ステップＳ１０６）、炭素膜除去（ステップＳ１０７）、フィールド酸化膜形成（ステップＳ１０８）、ケミカルドライエッチング処理（ステップＳ１０９）、水素プラズマエッチング処理（ステップＳ１１０）、酸化シリコン膜形成（ステップＳ１１１）、第２の熱処理（ステップＳ１１２）、第３の熱処理（ステップＳ１１３）、ゲート電極形成（ステップＳ１１４）、層間絶縁膜形成（ステップＳ１１５）、及びソース電極・ドレイン電極形成（ステップＳ１１６）を備える。

【0185】

第２の実施形態の半導体装置の製造方法は、アルミニウムイオン注入（ステップＳ１０１）及び炭素イオン注入（ステップＳ１０２）に代えて、ｐウェル用トレンチ形成（ステップＳ２０１）及びエピタキシャル膜形成（ステップＳ２０２）を備える点で、図３に示された第１の実施形態の半導体装置の製造方法と異なる。

【0186】

ステップＳ１００では、ｎ型の炭化珪素層１０を準備する。

【0187】

ステップＳ２０１では、ｎ型の炭化珪素層１０の表面に、例えば、絶縁膜の形成と、フォトリソグラフィー及びエッチングによる絶縁膜のパターニングにより、マスク材６１を形成する。

【0188】

次に、マスク材６１をマスクにｎ型の炭化珪素層１０をエッチングし、ｐウェル用トレンチ６２を形成する（図２５）。ｐウェル用トレンチ６２は、トレンチの一例である。ｐウェル用トレンチ６２は、例えば、反応性イオンエッチング法（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法：ＲＩＥ法）を用いて形成する。

【0189】

次に、ステップＳ２０２では、ｎ型の炭化珪素層１０の上に、ｐ型の炭化珪素膜をエピタキシャル成長法を用いて形成する（図２６）。

【0190】

次に、マスク材６１を、例えば、ウェットエッチング法により除去する。

【0191】

その後、第１の実施形態の半導体装置の製造方法と同様の方法で、ステップＳ１０３からステップＳ１１６を行う。

【0192】

図２７は、第２の実施形態の半導体装置の製造方法の作用及び効果の説明図である。図２７は、第２の実施形態の半導体装置の製造方法のＣＤＥ法を用いたクリーニング処理による炭素空孔密度の変化の説明図である。図２７では、イオン注入の活性化アニール相当の熱処理が加わっている場合を想定している。

【0193】

図２７に示されるように、ＣＤＥ法を用いたクリーニング処理の前は、炭化珪素層の中の炭素空孔密度は、１Ｅ１４ｃｍ^－３程度である。

【0194】

そして、図２７に示すように、ＣＤＥ法を用いたクリーニング処理により、１×１０^１６ｃｍ^－３オーダーの炭素空孔が炭化珪素層の表面に形成される。

【0195】

第２の実施形態の半導体装置の製造方法では、ＣＤＥ法を用いたクリーニング処理の後に、水素エッチング処理を行う。水素エッチング処理により炭化珪素層の表面をエッチングする。

【0196】

炭化珪素層の表面をエッチングすることにより、炭化珪素層の中の炭素空孔密度を低減することができる。例えば、図２７に示したＣＤＥ法を用いたクリーニング処理後の炭素空孔密度の分布を参照すると、炭化珪素層の表面を１０ｎｍエッチングすることで、炭素空孔密度をクリーニング処理前の１Ｅ１４ｃｍ^－３以下まで戻すことができる。

【0197】

以上、第２の実施形態によれば、ＣＤＥ法によりクリーニング処理と水素エッチング処理を行うことでチャネル領域の炭素空孔密度を低減し、キャリアの移動度の低下を抑制できる半導体装置の製造方法が実現される。

【0198】

（第３の実施形態）
第３の実施形態の半導体装置の製造方法は、第１の熱処理の後、第１のエッチング処理の前に、炭化珪素層にトレンチを形成し、第１のエッチング処理及び第２のエッチング処理を行う炭化珪素層の表面は、トレンチの側壁面である点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0199】

図２８は、第３の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。第３の実施形態の半導体装置は、ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチ内にゲート電極を備えるトレンチゲート型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。

【0200】

ＭＯＳＦＥＴ２００は、炭化珪素層１０、ゲート絶縁層２８、ゲート電極３０、層間絶縁膜３２、ソース電極３４、ドレイン電極３６、及び、界面終端領域４０、及びトレンチ５０を備える。

【0201】

炭化珪素層１０は、ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０を備える。

【0202】

トレンチ５０は、ソース領域１８、及び、ｐウェル領域１６を貫通し、ドリフト領域１４に達する。トレンチ５０の底面は、ドリフト領域１４に位置する。

【0203】

トレンチ５０の中に、ゲート絶縁層２８及びゲート電極３０が設けられる。トレンチ５０の側面は、例えば、ｍ面に対し０度以上８度以下のオフ角を備える面である。また、トレンチ５０の側面は、例えば、ａ面に対し０度以上８度以下のオフ角を備える面である。

【0204】

ｐウェル領域１６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物濃度は、例えば、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である。

【0205】

ｐウェル領域１６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域１６は、ＭＯＳＦＥＴ２００のチャネル領域として機能する。ＭＯＳＦＥＴ２００のチャネル領域は、トレンチ５０の側壁面に接する。

【0206】

チャネル領域の電子のホール移動度は、例えば、２００ｃｍ^２／Ｖ・ｓ以上である。

【0207】

界面終端領域４０は、炭化珪素層１０とゲート絶縁層２８との間に位置する。界面終端領域４０は、ドリフト領域１４及びｐウェル領域１６と、ゲート絶縁層２８との間に位置する。界面終端領域４０は、炭化珪素層１０のダングリングボンドを終端する終端元素として窒素（Ｎ）を含む。界面終端領域４０は、領域の一例である。

【0208】

界面終端領域４０の窒素の濃度は、例えば、１×１０^２１ｃｍ^－３以上である。

【0209】

次に、第３の実施形態の半導体装置の製造方法の一例について説明する。

【0210】

図２９は、第３の実施形態の半導体装置の製造方法の工程フロー図である。図３０、図３１、図３２、図３３、及び図３４は、第３の実施形態の半導体装置の製造方法の説明図である。図３０ないし図３４は、製造途中の断面図である。

【0211】

図２９に示すように、第３の実施形態の半導体装置の製造方法は、炭化珪素層準備（ステップＳ１００）、アルミニウムイオン注入（ステップＳ１０１）、炭素イオン注入（ステップＳ１０２）、リンイオン注入（ステップＳ１０３）、アルミニウムイオン注入（ステップＳ１０４）、炭素膜形成（ステップＳ１０５）、第１の熱処理（ステップＳ１０６）、炭素膜除去（ステップＳ１０７）、フィールド酸化膜形成（ステップＳ１０８）、ゲートトレンチ形成（ステップＳ３０１）、ケミカルドライエッチング処理（ステップＳ１０９）、水素プラズマエッチング処理（ステップＳ１１０）、酸化シリコン膜形成（ステップＳ１１１）、第２の熱処理（ステップＳ１１２）、第３の熱処理（ステップＳ１１３）、ゲート電極形成（ステップＳ１１４）、層間絶縁膜形成（ステップＳ１１５）、及びソース電極・ドレイン電極形成（ステップＳ１１６）を備える。

【0212】

第３の実施形態の半導体装置の製造方法は、フィールド酸化膜形成（ステップＳ１０８）とケミカルドライエッチング処理（ステップＳ１０９）との間に、ゲートトレンチ形成（ステップＳ３０１）を備える点で、第１の実施形態の半導体装置の製造方法と異なる。

【0213】

ステップＳ１００では、ｎ型の炭化珪素層１０を準備する。ｎ型の炭化珪素層１０の上面は、シリコン面に対し０度以上８度以下傾斜した面である。炭化珪素層１０は、ｎ^＋型のドレイン領域１２とｎ^－型のドリフト領域１４を備える。ドリフト領域１４は、例えば、ドレイン領域１２上にエピタキシャル成長法により形成される。

【0214】

ドレイン領域１２は、ｎ型不純物として窒素を含む。ドレイン領域１２のｎ型不純物濃度は、例えば、１×１０^１８ｃｍ^－３以上１×１０^２１ｃｍ^－３以下である。

【0215】

ドリフト領域１４は、ｎ型不純物として窒素を含む。ドリフト領域１４のｎ型不純物濃度は、例えば、１×１０^１５ｃｍ^－３以上２×１０^１６ｃｍ^－３以下である。ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。

【0216】

ステップＳ１０１では、アルミニウムのイオン注入によりｐウェル領域１６を形成する。

【0217】

ステップＳ１０２では、炭素をｐウェル領域１６にイオン注入する。

【0218】

ステップＳ１０３では、リン（Ｐ）をｐウェル領域１６にイオン注入し、ソース領域１８を形成する。

【0219】

ステップＳ１０４では、アルミニウムをｐウェル領域１６にイオン注入し、ｐウェルコンタクト領域２０を形成する（図３０）。

【0220】

ステップＳ１０５では、炭化珪素層１０の上に炭素膜を形成する。

【0221】

ステップＳ１０６では、第１の熱処理を行う。第１の熱処理は、アルミニウム及びリンの活性化アニールである。

【0222】

ステップＳ１０７では、炭素膜５４を除去する。

【0223】

ステップＳ１０８では、炭化珪素層１０の上にフィールド酸化膜を形成する。次に、フィールド酸化膜を除去する。

【0224】

ステップＳ３０１では、炭化珪素層１０の上面に、例えば、絶縁膜の形成と、フォトリソグラフィー及びエッチングによる絶縁膜のパターニングにより、マスク材７１を形成する。

【0225】

次に、マスク材７１をマスクにｎ型の炭化珪素層１０をエッチングし、ゲートトレンチ７２を形成する（図３１）。ゲートトレンチ７２は、例えば、ＲＩＥ法を用いて形成する。ゲートトレンチ７２は、トレンチの一例である。ゲートトレンチ７２は、最終的にトレンチ５０となる。

【0226】

ゲートトレンチ７２の側壁面は、例えば、ｍ面に対する傾きが０度以上８度以下、又は、ａ面に対する傾きが０度以上８度以下である。

【0227】

次に、例えば、マスク材７１をウェットエッチング法により除去する。

【0228】

ステップＳ１０９では、ゲートトレンチ７２の側壁面をケミカルドライエッチング法（Ｃｈｅｍｉｃｌａ Ｄｒｙ Ｅｔｃｈｉｍｇ法：ＣＤＥ法）によりエッチングするケミカルドライエッチング処理を行う（図３２）。ケミカルドライエッチング処理は、第１のエッチング処理の一例である。

【0229】

ステップＳ１１０では、水素プラズマ又は原子状水素を含む雰囲気中でゲートトレンチ７２の側壁面をエッチングする水素エッチング処理を行う（図３３）。水素エッチング処理は、第２のエッチング処理の一例である。

【0230】

ステップＳ１１１では、炭化珪素層１０の上に酸化シリコン膜を形成する。酸化シリコン膜は、最終的に、ゲート絶縁層２８となる。

【0231】

ステップＳ１１２では、第２の熱処理が行われる。第２の熱処理は、アンモニアガス（ＮＨ_３）を含む雰囲気で行われる。第２の熱処理により、炭化珪素層１０と酸化シリコン膜との界面に、界面終端領域４０が形成される。

【0232】

ステップＳ１１３では、第３の熱処理が行われる。第３の熱処理は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる。

【0233】

ステップＳ１１４では、ゲート絶縁層２８の上に、ゲート電極３０を形成する。

【0234】

ステップＳ１１５では、ゲート電極３０の上に、層間絶縁膜３２が形成される（図３４）。

【0235】

ステップＳ１１６では、ソース電極３４及びドレイン電極３６が形成される。

【0236】

以上の製造方法により、図２８に示すＭＯＳＦＥＴ２００が形成される。

【0237】

第３の実施形態の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法と同様、ＣＤＥ法によりクリーニング処理と水素エッチング処理を行う。したがって、第１の実施形態の半導体装置の製造方法と同様の作用及び効果により、チャネル領域の炭素空孔密度を低減し、ＭＯＳＦＥＴ２００のキャリアの移動度の低下を抑制できる。

【0238】

第３の実施形態の半導体装置の製造方法で製造されるＭＯＳＦＥＴ２００は、トレンチゲート型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ２００のチャネル領域は、トレンチ５０の側壁面に接する。

【0239】

トレンチ５０の側壁面は、ｍ面に対する傾きが０度以上８度以下、又は、ａ面に対する傾きが０度以上８度以下である。ｍ面及びａ面の熱酸化速度は、シリコン面の熱酸化速度よりも大きいことが知られている。

【0240】

ｍ面又はａ面で形成されるトレンチ５０の側壁面に対して、犠牲酸化によるクリーニング処理を行うと、シリコン面の場合と比べて酸化量が増加し、更に、チャネル領域の炭素空孔密度が高くなることが予想される。チャネル領域の炭素空孔密度が高くなると、ＭＯＳＦＥＴのキャリアの移動度の低下が更に顕著になる。

【0241】

第３の実施形態の半導体装置の製造方法では、犠牲酸化によるクリーニング処理に代えて、ＣＤＥ法を用いたクリーニング処理と水素エッチング処理を行う。第３の実施形態の半導体装置の製造方法では、熱酸化を行わない。したがって、ｍ面又はａ面においても、シリコン面の場合と同様、ＭＯＳＦＥＴ２００のキャリアの移動度の低下を抑制できる。第３の実施形態の半導体装置の製造方法は、特に、チャネル領域がｍ面又はａ面に接するトレンチゲート構造のＭＯＳＦＥＴに対して有効であると言える。

【0242】

以上、第３の実施形態によれば、ＣＤＥ法によりクリーニング処理と水素エッチング処理を行うことでチャネル領域の炭素空孔密度を低減し、キャリアの移動度の低下を抑制できる半導体装置の製造方法が実現される。

【0243】

（第４の実施形態）
第４の実施形態の半導体装置の製造方法は、ｎ型の炭化珪素層の上に、ｐ型の炭化珪素膜をエピタキシャル成長法を用いて形成し、炭化珪素膜を形成した後、第１のエッチング処理の前に、炭化珪素膜にトレンチを形成し、ハロゲン元素と酸素を含むガスから生成したプラズマを含む雰囲気中で炭化珪素膜の表面をエッチングする第１のエッチング処理を行い、水素プラズマ又は原子状水素を含む雰囲気中で表面をエッチングする第２のエッチング処理を行い、表面の上に酸化シリコン膜を形成し、酸化シリコン膜の上にゲート電極を形成する。第４の実施形態の半導体装置の製造方法は、エピタキシャル成長法を用いてｐ型の炭化珪素膜を形成する点で、第３の実施形態の半導体装置の製造方法と異なる。以下、第３の実施形態と重複する内容については、一部記述を省略する場合がある。

【0244】

第４の実施形態の半導体装置の製造方法で製造される半導体装置は、図２８に示す第３の実施形態の半導体装置の製造方法で製造される半導体装置と同様の構造である。ただし、ｐウェルはイオン注入ではなく、エピタキシャル成長法を用いて形成される。

【0245】

図３５は、第４の実施形態の半導体装置の製造方法の工程フロー図である。図３６及び図３７は、第４の実施形態の半導体装置の製造方法の説明図である。図３６及び図３７は、製造途中の断面図である。

【0246】

図３５に示すように、第４の実施形態の半導体装置の製造方法は、炭化珪素層準備（ステップＳ１００）、エピタキシャル膜形成（ステップＳ４０１）、リンイオン注入（ステップＳ１０３）、アルミニウムイオン注入（ステップＳ１０４）、炭素膜形成（ステップＳ１０５）、第１の熱処理（ステップＳ１０６）、炭素膜除去（ステップＳ１０７）、フィールド酸化膜形成（ステップＳ１０８）、ゲートトレンチ形成（ステップＳ３０１）、ケミカルドライエッチング処理（ステップＳ１０９）、水素プラズマエッチング処理（ステップＳ１１０）、酸化シリコン膜形成（ステップＳ１１１）、第２の熱処理（ステップＳ１１２）、第３の熱処理（ステップＳ１１３）、ゲート電極形成（ステップＳ１１４）、層間絶縁膜形成（ステップＳ１１５）、及びソース電極・ドレイン電極形成（ステップＳ１１６）を備える。

【0247】

第４の実施形態の半導体装置の製造方法は、アルミニウムイオン注入（ステップＳ１０１）及び炭素イオン注入（ステップＳ１０２）に代えて、エピタキシャル膜形成（ステップＳ４０１）を備える点で、図２９に示された第３の実施形態の半導体装置の製造方法と異なる。

【0248】

ステップＳ１００では、ｎ型の炭化珪素層１０を準備する（図３６）。

【0249】

ステップＳ４０１では、ｎ型の炭化珪素層１０の上に、ｐ型の炭化珪素膜７４をエピタキシャル成長法を用いて形成する（図３７）。ｐ型の炭化珪素膜７４の一部は、最終的にｐウェル領域１６となる。

【0250】

その後、第３の実施形態の半導体装置の製造方法と同様の方法で、ステップＳ１０３からステップＳ１１６を行う。

【0251】

第４の実施形態の半導体装置の製造方法は、第３の実施形態の半導体装置の製造方法と同様、ＣＤＥ法によりクリーニング処理と水素エッチング処理を行う。したがって、第３の実施形態の半導体装置の製造方法と同様の作用及び効果により、チャネル領域の炭素空孔密度を低減し、ＭＯＳＦＥＴ２００のキャリアの移動度の低下を抑制できる。

【0252】

以上、第４の実施形態によれば、ＣＤＥ法によりクリーニング処理と水素エッチング処理を行うことでチャネル領域の炭素空孔密度を低減し、キャリアの移動度の低下を抑制できる半導体装置の製造方法が実現される。

【0253】

以上、第１ないし第４の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣなど、その他の結晶構造の炭化珪素に適用することも可能である。

【0254】

また、第１ないし第４の実施形態では、炭化珪素層のシリコン面、ｍ面、又はａ面にゲート絶縁層２８を設ける場合を例に説明したが、炭化珪素のその他の面、例えば、カーボン面、（０－３３－８）面などにゲート絶縁層２８を設ける場合にも本発明を適用することは可能である。

【0255】

また、ｎチャネル型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を適用することは可能である。

【0256】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0257】

１０ 炭化珪素層
５７ 酸化シリコン膜
６２ ｐウェル用トレンチ（トレンチ）
７２ ゲートトレンチ（トレンチ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】