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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024130070
(43)【公開日】2024-09-30
(54)【発明の名称】電圧生成回路及び制御装置
(51)【国際特許分類】
H02M 3/07 20060101AFI20240920BHJP
G09G 3/20 20060101ALI20240920BHJP
G09G 3/36 20060101ALI20240920BHJP
【ＦＩ】
H02M3/07
G09G3/20 612D
G09G3/20 612K
G09G3/20 641C
G09G3/20 623F
G09G3/20 623R
G09G3/36
G09G3/20 670M
G09G3/20 680G
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023039573
(22)【出願日】2023-03-14
(71)【出願人】
【識別番号】320012037
【氏名又は名称】ラピステクノロジー株式会社
(74)【代理人】
【識別番号】110001025
【氏名又は名称】弁理士法人レクスト国際特許事務所
(72)【発明者】
【氏名】政井 英樹
【テーマコード（参考）】
5C006
5C080
5H730
【Ｆターム（参考）】
5C006AA16
5C006AF25
5C006AF64
5C006AF68
5C006AF72
5C006AF83
5C006BB16
5C006BC02
5C006BC03
5C006BC12
5C006BC14
5C006BC16
5C006BF04
5C006BF07
5C006BF16
5C006BF24
5C006BF25
5C006BF26
5C006BF27
5C006BF34
5C006BF37
5C006BF42
5C006BF46
5C006EB05
5C006FA16
5C006FA36
5C080AA10
5C080BB05
5C080DD14
5C080DD19
5C080DD25
5C080EE29
5C080FF03
5C080FF11
5C080GG11
5C080JJ02
5C080JJ03
5C080JJ04
5H730AS01
5H730AS04
5H730BB02
5H730BB82
5H730BB88
5H730DD04
5H730FG01
(57)【要約】
【目的】チャージポンプの動作停止時における貫通電流の発生を防ぐことが可能な電圧生成回路を提供する。
【構成】チャージポンプ回路は、第１及び第２コンデンサと、第１クロック信号によってオン及びオフとなり、オンの時に第１の電圧供給ラインと第１コンデンサとを接続する第１のスイッチ素子群と、第１クロック信号によってオン及びオフとなり、オンの時に第２の電圧供給ラインと第２コンデンサとを接続する第２のスイッチ素子群と、第２クロック信号によってオン及びオフとなり、オンの時に電圧出力ラインと第１及び第２コンデンサとを接続する第３のスイッチ素子群と、を含む。制御回路は、第１及び第２クロック信号を発振停止させる際、第１及び第２のスイッチ素子群がオフからオンに変化したときに第１及び第２クロック信号の信号レベルが固定されるように第１イネーブル信号の信号変化のタイミングを制御する。
【選択図】図２
【構成】チャージポンプ回路は、第１及び第２コンデンサと、第１クロック信号によってオン及びオフとなり、オンの時に第１の電圧供給ラインと第１コンデンサとを接続する第１のスイッチ素子群と、第１クロック信号によってオン及びオフとなり、オンの時に第２の電圧供給ラインと第２コンデンサとを接続する第２のスイッチ素子群と、第２クロック信号によってオン及びオフとなり、オンの時に電圧出力ラインと第１及び第２コンデンサとを接続する第３のスイッチ素子群と、を含む。制御回路は、第１及び第２クロック信号を発振停止させる際、第１及び第２のスイッチ素子群がオフからオンに変化したときに第１及び第２クロック信号の信号レベルが固定されるように第１イネーブル信号の信号変化のタイミングを制御する。
【選択図】図２
【特許請求の範囲】
【請求項1】
入力電圧を昇圧して出力電圧を生成するチャージポンプ回路と、
前記チャージポンプ回路の動作を制御する一対の信号であって、一方の信号の信号レベルの変化のタイミングと他方の信号の信号レベルの変化のタイミングとに所定の時間差が設けられた第１クロック信号及び第２クロック信号を前記チャージポンプ回路に供給する信号供給回路と、
信号レベルの変化に応じて前記第１クロック信号及び前記第２クロック信号の発振の開始及び停止を制御する第１イネーブル信号を前記信号供給回路に供給する制御回路と、
を有し、
前記チャージポンプ回路は、
各々が所定の静電容量を有する第１コンデンサ及び第２コンデンサと、
前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第１の電圧供給ラインと前記第１コンデンサとを接続する第１のスイッチ素子群と、
前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第２の電圧供給ラインと前記第２コンデンサとを接続する第２のスイッチ素子群と、
前記第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記出力電圧の電圧出力ラインと前記第１コンデンサ及び前記第２コンデンサとを接続する第３のスイッチ素子群と、
を含み、
前記制御回路は、前記第１クロック信号及び前記第２クロック信号の発振を停止させる際、前記第１のスイッチ素子群及び前記第２のスイッチ素子群がオフ状態からオン状態に変化したタイミングで前記第１クロック信号及び前記第２クロック信号の信号レベルが固定されるように前記第１イネーブル信号の信号変化のタイミングを制御することを特徴とする電圧生成回路。
前記チャージポンプ回路の動作を制御する一対の信号であって、一方の信号の信号レベルの変化のタイミングと他方の信号の信号レベルの変化のタイミングとに所定の時間差が設けられた第１クロック信号及び第２クロック信号を前記チャージポンプ回路に供給する信号供給回路と、
信号レベルの変化に応じて前記第１クロック信号及び前記第２クロック信号の発振の開始及び停止を制御する第１イネーブル信号を前記信号供給回路に供給する制御回路と、
を有し、
前記チャージポンプ回路は、
各々が所定の静電容量を有する第１コンデンサ及び第２コンデンサと、
前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第１の電圧供給ラインと前記第１コンデンサとを接続する第１のスイッチ素子群と、
前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第２の電圧供給ラインと前記第２コンデンサとを接続する第２のスイッチ素子群と、
前記第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記出力電圧の電圧出力ラインと前記第１コンデンサ及び前記第２コンデンサとを接続する第３のスイッチ素子群と、
を含み、
前記制御回路は、前記第１クロック信号及び前記第２クロック信号の発振を停止させる際、前記第１のスイッチ素子群及び前記第２のスイッチ素子群がオフ状態からオン状態に変化したタイミングで前記第１クロック信号及び前記第２クロック信号の信号レベルが固定されるように前記第１イネーブル信号の信号変化のタイミングを制御することを特徴とする電圧生成回路。
【請求項2】
前記第１クロック信号は、論理レベル０のときに前記第１のスイッチ素子群及び前記第２のスイッチ素子群をオン状態に制御し、論理レベル１のときに前記第１のスイッチ素子群及び前記第２のスイッチ素子群をオフ状態に制御する信号であり、
前記制御回路は、前記第１クロック信号が論理レベル１から論理レベル０に変化したタイミングで前記第１クロック信号及び前記第２クロック信号の信号レベルが固定されるように前記第１イネーブル信号の信号変化のタイミングを制御することを特徴とする請求項１に記載の電圧生成回路。
前記制御回路は、前記第１クロック信号が論理レベル１から論理レベル０に変化したタイミングで前記第１クロック信号及び前記第２クロック信号の信号レベルが固定されるように前記第１イネーブル信号の信号変化のタイミングを制御することを特徴とする請求項１に記載の電圧生成回路。
【請求項3】
前記第１のスイッチ素子群は、ソースが前記第１の電圧供給ラインに接続されるとともにドレインが前記第１コンデンサの一端に接続され且つゲートに前記第１クロック信号の印加を受けてオン及びオフとなる第１導電型の第１トランジスタと、ソースが所定電位に接続されるとともにドレインが前記第１コンデンサの他端に接続され且つゲートに前記第１クロック信号を反転させた反転第１クロック信号の印加を受けてオン及びオフとなる第２導電型の第２トランジスタと、を含み、
前記第２のスイッチ素子群は、ソースが前記第２の電圧供給ラインに接続されるとともにドレインが前記第２コンデンサの一端に接続され且つゲートに前記第１クロック信号の印加を受けてオン及びオフとなる第１導電型の第３トランジスタと、ソースが所定電位に接続されるとともにドレインが前記第２コンデンサの他端に接続され且つゲートに前記反転第１クロック信号の印加を受けてオン及びオフとなる第２導電型の第４トランジスタと、を含み、
前記第３のスイッチ素子群は、ソースが所定電位に接続されるとともにドレインが前記第１コンデンサの一端に接続され且つゲートに前記第２クロック信号の印加を受けてオン及びオフとなる第２導電型の第５トランジスタと、ソースが前記第１コンデンサの他端に接続されるとともにドレインが前記第２コンデンサの一端に接続され且つゲートに前記第２クロック信号の印加を受けてオン及びオフとなる第２導電型の第６トランジスタと、ソースが前記第２コンデンサの他端に接続されるとともにドレインが前記電圧出力ラインに接続され且つゲートに前記第２クロック信号の印加を受けてオン及びオフとなる第２導電型の第７トランジスタと、を含むことを特徴とする請求項１に記載の電圧生成回路。
前記第２のスイッチ素子群は、ソースが前記第２の電圧供給ラインに接続されるとともにドレインが前記第２コンデンサの一端に接続され且つゲートに前記第１クロック信号の印加を受けてオン及びオフとなる第１導電型の第３トランジスタと、ソースが所定電位に接続されるとともにドレインが前記第２コンデンサの他端に接続され且つゲートに前記反転第１クロック信号の印加を受けてオン及びオフとなる第２導電型の第４トランジスタと、を含み、
前記第３のスイッチ素子群は、ソースが所定電位に接続されるとともにドレインが前記第１コンデンサの一端に接続され且つゲートに前記第２クロック信号の印加を受けてオン及びオフとなる第２導電型の第５トランジスタと、ソースが前記第１コンデンサの他端に接続されるとともにドレインが前記第２コンデンサの一端に接続され且つゲートに前記第２クロック信号の印加を受けてオン及びオフとなる第２導電型の第６トランジスタと、ソースが前記第２コンデンサの他端に接続されるとともにドレインが前記電圧出力ラインに接続され且つゲートに前記第２クロック信号の印加を受けてオン及びオフとなる第２導電型の第７トランジスタと、を含むことを特徴とする請求項１に記載の電圧生成回路。
【請求項4】
前記制御回路は、ＮＡＮＤゲート回路を含み、外部から供給されたイネーブル信号と前記第１クロック信号と同相で変化するクロック信号との否定論理積に基づいて、前記第１イネーブル信号を生成することを特徴とする請求項１に記載の電圧生成回路。
【請求項5】
前記チャージポンプ回路は、
前記第１コンデンサ、前記第２コンデンサ、前記第１のスイッチ素子群、前記第２のスイッチ素子群及び前記第３のスイッチ素子群を含む第１のチャージポンプ回路と、
前記第１のチャージポンプ回路と逆相で動作する第２のチャージポンプ回路と、
を含むことを特徴とする請求項１に記載の電圧生成回路。
前記第１コンデンサ、前記第２コンデンサ、前記第１のスイッチ素子群、前記第２のスイッチ素子群及び前記第３のスイッチ素子群を含む第１のチャージポンプ回路と、
前記第１のチャージポンプ回路と逆相で動作する第２のチャージポンプ回路と、
を含むことを特徴とする請求項１に記載の電圧生成回路。
【請求項6】
前記第２のチャージポンプ回路は、
各々が所定の静電容量を有する第３コンデンサ及び第４コンデンサと、
前記第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記第１の電圧供給ラインと前記第３コンデンサとを接続する第４のスイッチ素子群と、
前記第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記第２の電圧供給ラインと前記第３コンデンサとを接続する第５のスイッチ素子群と、
前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記電圧出力ラインと前記第３コンデンサ及び前記第４コンデンサとを接続する第６のスイッチ素子群と、
を有することを特徴とする請求項５に記載の電圧生成回路。
各々が所定の静電容量を有する第３コンデンサ及び第４コンデンサと、
前記第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記第１の電圧供給ラインと前記第３コンデンサとを接続する第４のスイッチ素子群と、
前記第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記第２の電圧供給ラインと前記第３コンデンサとを接続する第５のスイッチ素子群と、
前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記電圧出力ラインと前記第３コンデンサ及び前記第４コンデンサとを接続する第６のスイッチ素子群と、
を有することを特徴とする請求項５に記載の電圧生成回路。
【請求項7】
複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続され、前記複数本のゲート線にゲート信号を供給するゲートドライバに電源電圧を供給して前記ゲートドライバの動作を制御する制御装置であって、
入力電圧を昇圧して前記電源電圧を生成するチャージポンプ回路と、
前記チャージポンプ回路の動作を制御する一対の信号であって且つ一方の信号の信号レベルの変化のタイミングと他方の信号の信号レベルの変化のタイミングとに所定の時間差が設けられた第１クロック信号及び第２クロック信号を前記チャージポンプ回路に供給する信号供給回路と、
信号レベルの変化に応じて前記第１クロック信号及び前記第２クロック信号の発振の開始及び停止を制御する第１イネーブル信号を前記信号供給回路に供給する制御回路と、
を有し、
前記チャージポンプ回路は、
各々が所定の静電容量を有する第１コンデンサ及び第２コンデンサと、
前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第１の電圧供給ラインと前記第１コンデンサとを接続する第１のスイッチ素子群と、
前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第２の電圧供給ラインと前記第２コンデンサとを接続する第２のスイッチ素子群と、
前記第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記電源電圧の電圧出力ラインと前記第１コンデンサ及び前記第２コンデンサとを接続する第３のスイッチ素子群と、
を含み、
前記制御回路は、前記第１クロック信号及び前記第２クロック信号の発振を停止させる際、前記第１のスイッチ素子群及び前記第２のスイッチ素子群がオフ状態からオン状態に変化したタイミングで前記第１クロック信号及び前記第２クロック信号の信号レベルが固定されるように前記第１イネーブル信号の信号変化のタイミングを制御することを特徴とする制御装置。
入力電圧を昇圧して前記電源電圧を生成するチャージポンプ回路と、
前記チャージポンプ回路の動作を制御する一対の信号であって且つ一方の信号の信号レベルの変化のタイミングと他方の信号の信号レベルの変化のタイミングとに所定の時間差が設けられた第１クロック信号及び第２クロック信号を前記チャージポンプ回路に供給する信号供給回路と、
信号レベルの変化に応じて前記第１クロック信号及び前記第２クロック信号の発振の開始及び停止を制御する第１イネーブル信号を前記信号供給回路に供給する制御回路と、
を有し、
前記チャージポンプ回路は、
各々が所定の静電容量を有する第１コンデンサ及び第２コンデンサと、
前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第１の電圧供給ラインと前記第１コンデンサとを接続する第１のスイッチ素子群と、
前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第２の電圧供給ラインと前記第２コンデンサとを接続する第２のスイッチ素子群と、
前記第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記電源電圧の電圧出力ラインと前記第１コンデンサ及び前記第２コンデンサとを接続する第３のスイッチ素子群と、
を含み、
前記制御回路は、前記第１クロック信号及び前記第２クロック信号の発振を停止させる際、前記第１のスイッチ素子群及び前記第２のスイッチ素子群がオフ状態からオン状態に変化したタイミングで前記第１クロック信号及び前記第２クロック信号の信号レベルが固定されるように前記第１イネーブル信号の信号変化のタイミングを制御することを特徴とする制御装置。
【請求項8】
映像データ信号に基づいて階調電圧信号を前記複数本のデータ線を介して前記複数個の画素部に供給するソースドライバに内蔵されていることを特徴とする請求項７に記載の制御装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧生成回路及び制御装置に関する。
【背景技術】
【0002】
液晶表示装置において、Ｔ－ＣＯＮ（Timing Controller）やソースドライバに設けられた電圧生成回路により、ゲートドライバ用の電源電圧を生成することが行われている。かかる電圧生成回路の構成として、例えば出力が共通化され且つ逆相で動作する第１のチャージポンプ及び第２のチャージポンプからなるデュアルチャージポンプが用いられている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００８－２１１９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記従来技術のようなデュアルチャージポンプ回路では、チャージ状態からポンプ状態、及びポンプ状態からチャージ状態に切り替わる際に第１及び第２のチャージポンプを構成するトランジスタにおいて貫通電流が生じないようにするため、クロック信号を遅延させてＨｉＺ期間を設けることが行われている。これにより、各チャージポンプはＨｉＺ期間を介してチャージ状態及びポンプ状態の切り替えが行われるため、通常動作時において貫通電流の発生を防ぐことができる。
【0005】
しかしながら、各チャージポンプにイネーブル信号（又はディセーブル信号）を供給して動作を停止させる際、第１のチャージポンプ又は第２のチャージポンプのうちのいずれか一方はポンプ状態からＨｉｚ期間を介さずにチャージ状態となるため、貫通電流が発生してしまうという問題があった。
【0006】
本発明は、上記問題点に鑑みてなされたものであり、デュアルチャージポンプ回路を含む電圧生成回路において、チャージポンプの動作停止時における貫通電流の発生を防ぐことが可能な電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る電圧生成回路は、入力電圧を昇圧して出力電圧を生成するチャージポンプ回路と、前記チャージポンプ回路の動作を制御する一対の信号であって、一方の信号の信号レベルの変化のタイミングと他方の信号の信号レベルの変化のタイミングとに所定の時間差が設けられた第１クロック信号及び第２クロック信号を前記チャージポンプ回路に供給する信号供給回路と、信号レベルの変化に応じて前記第１クロック信号及び前記第２クロック信号の発振の開始及び停止を制御する第１イネーブル信号を前記信号供給回路に供給する制御回路と、を有し、前記チャージポンプ回路は、各々が所定の静電容量を有する第１コンデンサ及び第２コンデンサと、前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第１の電圧供給ラインと前記第１コンデンサとを接続する第１のスイッチ素子群と、前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第２の電圧供給ラインと前記第２コンデンサとを接続する第２のスイッチ素子群と、前記第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記出力電圧の電圧出力ラインと前記第１コンデンサ及び前記第２コンデンサとを接続する第３のスイッチ素子群と、を含み、前記制御回路は、前記第１クロック信号及び前記第２クロック信号の発振を停止させる際、前記第１のスイッチ素子群及び前記第２のスイッチ素子群がオフ状態からオン状態に変化したタイミングで前記第１クロック信号及び前記第２クロック信号の信号レベルが固定されるように前記第１イネーブル信号の信号変化のタイミングを制御することを特徴とする。
【0008】
また、本発明に係る制御装置は、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続され、前記複数本のゲート線にゲート信号を供給するゲートドライバに電源電圧を供給して前記ゲートドライバの動作を制御する制御装置であって、入力電圧を昇圧して前記電源電圧を生成するチャージポンプ回路と、前記チャージポンプ回路の動作を制御する一対の信号であって且つ一方の信号の信号レベルの変化のタイミングと他方の信号の信号レベルの変化のタイミングとに所定の時間差が設けられた第１クロック信号及び第２クロック信号を前記チャージポンプ回路に供給する信号供給回路と、信号レベルの変化に応じて前記第１クロック信号及び前記第２クロック信号の発振の開始及び停止を制御する第１イネーブル信号を前記信号供給回路に供給する制御回路と、を有し、前記チャージポンプ回路は、各々が所定の静電容量を有する第１コンデンサ及び第２コンデンサと、前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第１の電圧供給ラインと前記第１コンデンサとを接続する第１のスイッチ素子群と、前記第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第２の電圧供給ラインと前記第２コンデンサとを接続する第２のスイッチ素子群と、前記第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に前記電源電圧の電圧出力ラインと前記第１コンデンサ及び前記第２コンデンサとを接続する第３のスイッチ素子群と、を含み、前記制御回路は、前記第１クロック信号及び前記第２クロック信号の発振を停止させる際、前記第１のスイッチ素子群及び前記第２のスイッチ素子群がオフ状態からオン状態に変化したタイミングで前記第１クロック信号及び前記第２クロック信号の信号レベルが固定されるように前記第１イネーブル信号の信号変化のタイミングを制御することを特徴とする。
【発明の効果】
【0009】
本発明に係る電圧生成回路によれば、チャージポンプの動作停止時における貫通電流の発生を防ぐことが可能となる。
【図面の簡単な説明】
【0010】
【図1】本発明の表示装置の構成を示すブロック図である。
【図2】本発明の電圧生成回路の構成を示すブロック図である。
【図3】ロジック遅延回路の構成を示す回路図である。
【図4】ロジック遅延回路により生成される各種クロック信号のタイムチャートである。
【図5A】第１バッファ回路の構成を示す回路図である。
【図5B】第２バッファ回路の構成を示す回路図である。
【図6】第１監視回路の構成を示す回路図である。
【図7】第１チャージポンプ回路及び第２チャージポンプ回路の構成を示す回路図である。
【図8】比較例の電圧生成回路の構成を示すブロック図である。
【図9】比較例の電圧生成回路でイネーブル信号がＨレベルからＬレベルに変化した際の各種クロック信号の信号変化を示すタイムチャートである。
【図10】比較例の電圧生成回路で発生する可能性がある貫通電流の経路の例を示す図である。
【図11】本実施例でイネーブル信号がＨレベルからＬレベルに変化した際の各種クロック信号の信号変化を示すタイムチャートである。
【発明を実施するための形態】
【0011】
以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
【0012】
図１、本発明に係る電圧生成回路を含む表示装置１００の構成を示すブロック図である。表示装置１００は、表示パネル１１、タイミングコントローラ１２、ゲートドライバ１３及びソースドライバ１４を含む。
【0013】
表示パネル１１は、複数の画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍ（ｎ，ｍ：２以上の自然数）がマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、各々が水平方向に延伸する走査線であるｎ本のゲート線ＧＬ１～ＧＬｎと、これに交差するように配されたデータ線であるｍ本のソース線ＳＬ１～ＳＬｍと、を有する。画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍは、ゲート線ＧＬ１～ＧＬｎ及びソース線ＳＬ１～ＳＬｍの交差部に設けられている。
【0014】
画素スイッチＭ１１～Ｍｎｍは、ゲートドライバ１３から供給されるゲート信号Ｖｇ１～Ｖｇｎに応じてオン又はオフに制御される。
【0015】
画素部Ｐ１１～Ｐｎｍは、ソースドライバ１４から映像データに対応した階調電圧（駆動電圧）の供給を受ける。具体的には、ソースドライバ１４から階調電圧信号Ｖｄ１～Ｖｄｍがソース線ＳＬ１～ＳＬｍに出力され、画素スイッチＭ１１～Ｍｎｍがそれぞれオンのときに、階調電圧信号Ｖｄ１～Ｖｄｍが画素部Ｐ１１～Ｐｎｍに印加される。これにより、画素部Ｐ１１～Ｐｎｍの各々の画素電極が充電され、輝度が制御される。
【0016】
画素部Ｐ１１～Ｐｎｍの各々は、画素スイッチＭ１１～Ｍｎｍを介してソース線ＳＬ１～ＳＬｍに接続される透明電極と、半導体基板に対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ１１～Ｐｎｍに印加された階調電圧（駆動電圧）と対向基板電圧との電位差に応じて液晶の透過率が変化することにより、表示が行われる。
【0017】
タイミングコントローラ１２は、映像データＶＳに基づき各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データ片ＰＤの系列（シリアル信号）を生成する。また、タイミングコントローラ１２は、同期信号ＳＳに基づいて、一定のクロック周期を有する埋め込みクロック方式のクロック信号ＣＬＫ を生成する。タイミングコントローラ１２は、画素データ片ＰＤの系列とクロック信号ＣＬＫとを一体化したシリアル信号である映像データ信号ＶＤＳを生成し、ソースドライバ１４に供給して映像データの表示制御を行う。映像データ信号ＶＤＳは、所定数のソース線毎に伝送路の数に応じてシリアル化された映像データ信号として構成されている。
【0018】
本実施例では、各々がｍ個の画素データ片ＰＤからなるｎ個の画素データ片群がシリアルに連続することにより、１フレーム分の映像データ信号ＶＤＳが構成されている。ｎ個の画素データ片群の各々は、それぞれ１水平走査ライン（すなわち、ゲート線ＧＬ１～ＧＬｎの各々）上の画素を供給対象とする階調電圧に対応する画素データ片からなる画素データ片群である。ソースドライバ１４の動作により、ｍ×ｎ個の画素データ片ＰＤに基づいて、ｎ×ｍ個の画素部（すなわち、画素部Ｐ１１～Ｐｎｍ）を供給対象とする階調電圧信号Ｖｄ１～Ｖｄｍがソース線を介して印加される。
【0019】
また、タイミングコントローラ１２は、同期信号ＳＳに基づいて、映像データ信号ＶＤＳの１フレーム毎のタイミングを示すフレーム同期信号ＦＳを生成し、ソースドライバ１４に供給する。
【0020】
ゲートドライバ１３は、ソースドライバ１４からゲートドライバ用電源電圧ＶＬＯＵＴ及びゲート制御信号ＧＳの供給を受けて動作し、ゲート制御信号ＧＳに含まれるクロックタイミングに基づいて、ゲート信号Ｖｇ１～Ｖｇｎを順次ゲート線ＧＬ１～ＧＬｎに供給する。ゲート信号Ｖｇ１～Ｖｇｎの供給により、画素行毎に画素部Ｐ１１～Ｐｎｍが選択される。そして、選択された画素部に対して、ソースドライバ１４から階調電圧信号Ｖｄ１～Ｖｄｍが印加されることにより、画素電極への階調電圧の書き込みが行われる。
【0021】
換言すると、ゲートドライバ１３の動作により、ゲート線の伸長方向に沿って（すなわち、横一列に）配置されたｍ個の画素部が、階調電圧信号Ｖｄ１～Ｖｄｍの供給対象として選択される。ソースドライバ１４は、選択された横一列の画素部に対して階調電圧信号Ｖｄ１～Ｖｄｍを印加し、電圧に応じた色を表示させる。階調電圧信号Ｖｄ１～Ｖｄｍの供給対象として選択される横一列分の画素部を選択的に切り替えながら、ソース線の伸長方向（すなわち、縦方向）に繰り返すことにより、１フレーム分の画面表示が行われる。
【0022】
ソースドライバ１４は、タイミングコントローラ１２から映像データ信号ＶＤＳの供給を受け、映像データ信号ＶＤＳに示される階調数に応じた多値レベルの階調電圧に対応する階調電圧信号Ｖｄ１～Ｖｄｍを生成し、ソース線ＳＬ１～ＳＬｍを介して画素部Ｐ１１～Ｐｎｍに印加する。
【0023】
また、ソースドライバ１４は、ゲートドライバ１３の動作を制御するゲート制御信号ＧＳ及びゲートドライバ用電源電圧ＶＬＯＵＴを生成し、ゲートドライバ１３に供給する。ソースドライバ１４は、ゲートドライバ用電源電圧ＶＬＯＵＴを生成する電圧生成回路を有する。
【0024】
図２は、本実施例の電圧生成回路２００の構成を示すブロック図である。電圧生成回路２００は、ロジック遅延回路２１、レベルシフタ２２、第１バッファ回路２３、第２バッファ回路２４、第１監視回路２５、第２監視回路２６、第１チャージポンプ回路２７及び第２チャージポンプ回路２８を有する。ロジック遅延回路２１は、低電圧電源ＬＶ（ローボルテージ）の供給を受けて動作する回路である。一方、レベルシフタ２２、第１バッファ回路２３、第２バッファ回路２４、第１監視回路２５、第２監視回路２６、第１チャージポンプ回路２７及び第２チャージポンプ回路２８は、高電圧電源ＨＶ（ハイボルテージ）の供給を受けて動作する回路である。
【0025】
ロジック遅延回路２１は、クロック信号ＣＬＫの入力を受け、反転第１クロック信号ＸＣＬＫ１及び第２クロック信号ＣＬＫ２を生成する回路である。ロジック遅延回路２１は、ＮＡＮＤゲート回路及びＯＲゲート回路から構成されている。
【0026】
図３は、ロジック遅延回路２１の構成を示す回路図である。インバータＩＶ１及びＩＶ２と、ＮＡＮＤゲート回路ＮＤ１及びＯＲゲート回路ＯＲ１と、を含む。インバータＩＶ１及びＩＶ２は、クロック信号ＣＬＫを遅延させた遅延クロック信号ｄｅｌａｙＣＬＫを生成する。
【0027】
ＮＡＮＤゲート回路ＮＤ１は、クロック信号ＣＬＫ及び遅延クロック信号ｄｅｌａｙＣＬＫの入力を受け、これらの否定論理積からなる信号を反転第１クロック信号ＸＣＬＫ１として生成する。ＯＲゲート回路ＯＲ１は、クロック信号ＣＬＫ及び遅延クロック信号ｄｅｌａｙＣＬＫの入力を受け、これらの論理和からなる信号を第２クロック信号ＣＬＫ２として生成する。
【0028】
図４は、クロック信号ＣＬＫ、遅延クロック信号ｄｅｌａｙＣＬＫ、反転第１クロック信号ＸＣＬＫ１及び第２クロック信号ＣＬＫ２の信号変化を示すタイムチャートである。
【0029】
遅延クロック信号ｄｅｌａｙＣＬＫは、クロック信号ＣＬＫを所定期間遅延させた信号であり、図中に「Ｄｅｌａｙ」と記載した期間分だけ、クロック信号ＣＬＫの位相を時間軸方向にシフトした信号波形となる。
【0030】
反転第１クロック信号ＸＣＬＫ１は、クロック信号ＣＬＫの立下がりのタイミングで立ち上がり、遅延クロック信号ｄｅｌａｙＣＬＫの立ち上がりのタイミングで立ち下がる信号波形となる。第２クロック信号ＣＬＫ２は、クロック信号ＣＬＫの立ち上がりのタイミングで立ち上がり、遅延クロック信号ｄｅｌａｙＣＬＫの立下りのタイミングで立ち下がる信号波形となる。
【0031】
再び図２を参照すると、レベルシフタ２２は、反転第１クロック信号ＸＣＬＫ１、第２クロック信号ＣＬＫ２及びイネーブル信号ｅｎの供給を受け、これらの信号レベルをＬＶ（ローボルテージ）からＨＶ（ハイボルテージ）の信号レベルにシフトする。イネーブル信号ｅｎは、反転第１クロック信号ＸＣＬＫ１及び第２クロック信号ＣＬＫ２とは非同期の信号であり、第１チャージポンプ回路２７及び第２チャージポンプ回路２８の動作に用いるクロック信号の発振開始及び発振停止を制御する信号である。
【0032】
レベルシフタ２２は、反転第１クロック信号ＸＣＬＫ１の信号レベルをシフトしたＨＶの反転第１クロック信号ＸＣＬＫ１Ｈ、第２クロック信号ＣＬＫ２の信号レベルをシフトしたＨＶの第２クロック信号ＣＬＫ２Ｈ、及びイネーブル信号ｅｎの信号レベルをシフトしたＨＶのイネーブル信号ｅｎＨを生成する。なお、以下の説明では、これらの信号の「ＨＶの」という修飾部分の記載は省略する。
【0033】
第１バッファ回路２３、第２バッファ回路２４、第１監視回路２５、第２監視回路２６、第１チャージポンプ回路２７及び第２チャージポンプ回路２８は、チャージポンプ部（図中、ＣＰ部）２０を構成している。
【0034】
図５Ａは、第１バッファ回路２３の構成を示す回路図である。第１バッファ回路２３は、ＮＡＮＤゲート回路ＮＤ２、ＮＡＮＤゲート回路ＮＤ３、インバータＩＶ３、インバータＩＶ４及びインバータＩＶ５を含む。
【0035】
ＮＡＮＤゲート回路ＮＤ２は、反転第１クロック信号ＸＣＬＫ１Ｈ、及び第１監視回路２５から出力された第１のイネーブル信号ｅｎＨ１の入力を受け、これらの否定論理積を第１クロック信号ＣＬＫ１Ｈ１として出力する。第１クロック信号ＣＬＫ１Ｈ１は、第１のイネーブル信号ｅｎＨ１が論理レベル１のときに発振し、第１のイネーブル信号ｅｎＨ１が論理レベル０のときに発振を停止してＨレベル（論理レベル１）に固定される。
【0036】
インバータＩＶ３は、第２クロック信号ＣＬＫ２Ｈの入力を受け、これを反転した反転第２クロック信号ＸＣＬＫ２Ｈ（図示せず）を生成する。
【0037】
ＮＡＮＤゲート回路ＮＤ３は、反転第２クロック信号ＸＣＬＫ２Ｈ及び第１のイネーブル信号ｅｎＨ１の入力を受け、これらの否定論理積を第２クロック信号ＣＬＫ２Ｈ１として出力する。第２クロック信号ＣＬＫ２Ｈ１は、第１のイネーブル信号ｅｎＨ１が論理レベル１のときに発振し、第１のイネーブル信号ｅｎＨ１が論理レベル０のときに発振を停止してＨレベル（論理レベル１）に固定される。
【0038】
インバータＩＶ４は、第１クロック信号ＣＬＫ１Ｈ１の入力を受け、これを反転した反転第１クロック信号ＸＣＬＫ１Ｈ１を出力する。反転第１クロック信号ＸＣＬＫ１Ｈ１は、第１のイネーブル信号ｅｎＨ１が論理レベル１のときに発振し、第１のイネーブル信号ｅｎＨ１が論理レベル０のときに発振を停止してＬレベル（論理レベル０）に固定される。
【0039】
インバータＩＶ５は、第２クロック信号ＣＬＫ２Ｈ１の入力を受け、これを反転した反転第２クロック信号ＸＣＬＫ２Ｈ１を出力する。反転第２クロック信号ＸＣＬＫ２Ｈ１は、第１のイネーブル信号ｅｎＨ１が論理レベル１のときに発振し、第１のイネーブル信号ｅｎＨ１が論理レベル０のときに発振を停止してＬレベル（論理レベル０）に固定される。
【0040】
第１バッファ回路２３は、第１クロック信号ＣＬＫ１Ｈ１（及びそれを反転した反転第１クロック信号ＸＣＬＫ１Ｈ１）と、第２クロック信号ＣＬＫ２Ｈ１（及びそれを反転した反転第２クロック信号ＸＣＬＫ２Ｈ１）と、を第１チャージポンプ回路２７に供給する信号供給回路である。各クロック信号の信号レベルに応じて、第１チャージポンプ回路２７の動作が制御される。
【0041】
図５Ｂは、第２バッファ回路２４の構成を示す回路図である。第２バッファ回路２４は、ＮＡＮＤゲート回路ＮＤ４、ＮＡＮＤゲート回路ＮＤ５、インバータＩＶ６、インバータＩＶ７及びインバータＩＶ８を含む。
【0042】
インバータＩＶ６は、反転第１クロック信号ＸＣＬＫ１Ｈの入力を受け、これを反転した第１クロック信号ＣＬＫ１Ｈ２を生成する。
【0043】
ＮＡＮＤゲート回路ＮＤ４は、第１クロック信号ＣＬＫ１Ｈ２、及び第２監視回路２６から出力された第２のイネーブル信号ｅｎＨ２の入力を受け、これらの否定論理積を反転第１クロック信号ＸＣＬＫ１Ｈ２として出力する。反転第１クロック信号ＸＣＬＫ１Ｈ２は、第２のイネーブル信号ｅｎＨ２が論理レベル１のときに発振し、第２のイネーブル信号ｅｎＨ２が論理レベル０のときに発振を停止してＬレベル（論理レベル０）に固定される。
【0044】
インバータＩＶ７は、反転第１クロック信号ＸＣＬＫ１Ｈ２の入力を受け、これを反転した第１クロック信号ＣＬＫ１Ｈ２を出力する。第１クロック信号ＣＬＫ１Ｈ２は、第２のイネーブル信号ｅｎＨ２が論理レベル１のときに発振し、第２のイネーブル信号ｅｎＨ２が論理レベル０のときに発振を停止してＨレベル（論理レベル１）に固定される。
【0045】
ＮＡＮＤゲート回路ＮＤ５は、第２クロック信号ＣＬＫ２Ｈ及び第２のイネーブル信号ｅｎＨ２の入力を受け、これらの否定論理積を反転第２クロック信号ＸＣＬＫ２Ｈ２として出力する。反転第２クロック信号ＸＣＬＫ２Ｈ２は、第２のイネーブル信号ｅｎＨ２が論理レベル１のときに発振し、第２のイネーブル信号ｅｎＨ２が論理レベル０のときに発振を停止してＬレベル（論理レベル０）に固定される。
【0046】
インバータＩＶ８は、反転第２クロック信号ＸＣＬＫ２Ｈ２の入力を受け、これを反転した第２クロック信号ＣＬＫ２Ｈ２を出力する。第２クロック信号ＣＬＫ２Ｈ２は、第２のイネーブル信号ｅｎＨ２が論理レベル１のときに発振し、第２のイネーブル信号ｅｎＨ２が論理レベル０のときに発振を停止してＨレベル（論理レベル１）に固定される。
【0047】
第２バッファ回路２４は、第１クロック信号ＣＬＫ１Ｈ２（及びそれを反転した反転第１クロック信号ＸＣＬＫ１Ｈ２）と、第２クロック信号ＣＬＫ２Ｈ２（及びそれを反転した反転第２クロック信号ＸＣＬＫ２Ｈ２）と、を第２チャージポンプ回路２８に供給する信号供給回路である。各クロック信号の信号レベルに応じて、第２チャージポンプ回路２８の動作が制御される。 再び図２を参照すると、チャージポンプ部２０は、第１監視回路２５及び第２監視回路２６を有する。第１監視回路２５は、イネーブル信号ｅｎＨの入力を受け、当該イネーブル信号ｅｎＨに基づいて第１のイネーブル信号ｅｎＨ１を生成する回路である。第１監視回路２５は、生成した第１のイネーブル信号ｅｎＨ１を第１バッファ回路２３に供給する。
【0048】
図６は、第１監視回路２５の構成を示す回路図である。第１監視回路２５は、インバータＩＶ９、ＮＡＮＤゲート回路ＮＤ６、ＮＡＮＤゲート回路ＮＤ７、ＮＡＮＤゲート回路ＮＤ８、ＮＡＮＤゲート回路ＮＤ９を含む。なお、第２監視回路２６は第１監視回路２５と同様の構成を有するため、ここでは説明を省略する。
【0049】
インバータＩＶ９は、イネーブル信号ｅｎＨの入力を受け、これを反転した反転イネーブル信号ＸｅｎＨを生成する。ＮＡＮＤゲート回路ＮＤ６は、反転イネーブル信号ＸｅｎＨ及び反転第１クロック信号ＸＣＬＫ１Ｈの入力を受け、これらの否定論理積からなる否定論理積信号ＮＳ１を出力する。ＮＡＮＤゲート回路ＮＤ７は、イネーブル信号ｅｎＨ及び反転第１クロック信号ＸＣＬＫ１Ｈの入力を受け、これらの否定論理積からなる否定論理積信号ＮＳ２を出力する。ＮＡＮＤゲート回路ＮＤ８は、ＮＡＮＤゲート回路ＮＤ６の出力信号である否定論理積信号ＮＳ１、及びＮＡＮＤゲート回路ＮＤ９の出力信号の入力を受け、これらの否定論理積からなる信号を否定論理積信号ＮＳ３として出力する。
【0050】
ＮＡＮＤゲート回路ＮＤ９は、ＮＡＮＤゲート回路ＮＤ７の出力信号である否定論理積信号ＮＳ２、及びＮＡＮＤゲート回路ＮＤ８の出力信号である否定論理積信号ＮＳ３の入力を受け、これらの否定論理積を第１のイネーブル信号ｅｎＨ１として出力する。第１のイネーブル信号ｅｎＨ１は、イネーブル信号ｅｎＨが論理レベル０で且つ反転第１クロック信号ＸＣＬＫ１Ｈ１が論理レベル０の場合に論理レベル０、それ以外の場合に論理レベル１の信号レベルを有する信号である。
【0051】
再び図２を参照すると、チャージポンプ部２０は、第１チャージポンプ回路２７及び第２チャージポンプ回路２８を含む。第１チャージポンプ回路２７及び第２チャージポンプ回路２８は、入力電圧を昇圧して出力電圧を生成するチャージポンプ回路である。第１チャージポンプ回路２７及び第２チャージポンプ回路２８は、出力が共通化され且つ逆相で動作するチャージポンプ回路であり、所謂デュアルチャージポンプ回路を構成している。
【0052】
図７は、第１チャージポンプ回路２７及び第２チャージポンプ回路２８の構成を示す回路図である。
【0053】
第１チャージポンプ回路２７は、トランジスタＰＭ１１、ＰＭ１２、ＮＭ１１、ＮＭ１２、ＮＭ１３、ＮＭ１４、ＮＭ１５、コンデンサＣ１１、Ｃ１２、抵抗Ｒ１１、Ｒ１２、Ｒ１３及びＲ１４を含む。
【0054】
トランジスタＰＭ１１は、第１導電型であるＰ型のＭＯＳＦＥＴから構成されている。トランジスタＰＭ１１のソースは、第１の入力電圧ＶＣＩ１の電圧供給ラインに接続されている。トランジスタＰＭ１１のドレインは、ノードｎ１１に接続されている。トランジスタＰＭ１１のゲートには、第１バッファ回路２３から出力された反転第１クロック信号ＸＣＬＫ１Ｈ１が印加される。
【0055】
トランジスタＮＭ１１は、第２導電型であるＮ型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ１１のソースは、接地されている。トランジスタＮＭ１１のドレインは、ノードｎ１２に接続されている。トランジスタＮＭ１１のゲートには、第１バッファ回路２３から出力された第１クロック信号ＣＬＫ１Ｈ１が印加される。
【0056】
トランジスタＰＭ１１及びＮＭ１１は、反転第１クロック信号ＸＣＬＫ１Ｈ１（又はこれを反転した第１クロック信号ＣＬＫ１Ｈ１）の印加を受けてオン及びオフとなり、オン状態時に第１の入力電圧ＶＣＩ１の電圧供給ラインとコンデンサＣ１１とを接続する第１のスイッチ素子群である。
【0057】
トランジスタＰＭ１２は、第１導電型であるＰ型のＭＯＳＦＥＴから構成されている。トランジスタＰＭ１２のソースは、第２の入力電圧ＶＬＩＮ１の電圧供給ラインに接続されている。トランジスタＰＭ１２のドレインは、ノードｎ１３に接続されている。トランジスタＰＭ１２のゲートには、第１バッファ回路２３から出力された反転第１クロック信号ＸＣＬＫ１Ｈ１が印加される。
【0058】
トランジスタＮＭ１２は、第２導電型であるＮ型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ１２のソースは、接地されている。トランジスタＮＭ１２のドレインは、ノードｎ１４に接続されている。トランジスタＮＭ１２のゲートには、第１バッファ回路２３から出力された第１クロック信号ＣＬＫ１Ｈ１が印加される。
【0059】
トランジスタＰＭ１２及びＮＭ１２は、反転第１クロック信号ＸＣＬＫ１Ｈ１（又はこれを反転した第１クロック信号ＣＬＫ１Ｈ１）の印加を受けてオン及びオフとなり、オン状態時に第２の入力電圧ＶＬＩＮ１の電圧供給ラインとコンデンサＣ１２とを接続する第２のスイッチ素子群である。
【0060】
トランジスタＮＭ１３は、第２導電型であるＮ型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ１３のソースは、接地されている。トランジスタＮＭ１３のドレインは、ノードｎ１１に接続されている。トランジスタＮＭ１３のゲートには、第１バッファ回路２３から出力された反転第２クロック信号ＸＣＬＫ２Ｈ１が印加される。
【0061】
トランジスタＮＭ１４は、第２導電型であるＮ型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ１４のソースは、ノードｎ１２に接続されている。トランジスタＮＭ１４のドレインは、ノードｎ１３に接続されている。トランジスタＮＭ１４のゲートには、第１バッファ回路２３から出力された反転第２クロック信号ＸＣＬＫ２Ｈ１が印加される。
【0062】
トランジスタＮＭ１５は、第２導電型であるＮ型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ１５のソースは、ノードｎ１４に接続されている。トランジスタＮＭ１５のドレインは、ゲートドライバ用電源電圧ＶＬＯＵＴの電圧出力ラインに接続されている。トランジスタＮＭ１５のゲートには、第１バッファ回路２３から出力された反転第２クロック信号ＸＣＬＫ２Ｈ１が印加される。
【0063】
トランジスタＮＭ１３、ＮＭ１４及びＮＭ１５は、反転第２クロック信号ＸＣＬＫ２Ｈ１の印加を受けてオン及びオフとなり、オン状態時にゲートドライバ用電源電圧ＶＬＯＵＴの電圧出力ラインとコンデンサＣ１１及びＣ１２とを接続する第３のスイッチ素子群である。
【0064】
コンデンサＣ１１は、例えばその静電容量として２．２μＦの静電容量を有する。コンデンサＣ１１の一端は、抵抗Ｒ１１を介してノードｎ１１に接続されている。コンデンサＣ１１の他端は、Ｒ１２を介してノードｎ１２に接続されている。
【0065】
コンデンサＣ１２は、例えばその静電容量として２．２μＦの静電容量を有する。コンデンサＣ１２の一端は、抵抗Ｒ１３を介してノードｎ１３に接続されている。コンデンサＣ１２の他端は、Ｒ１４を介してノードｎ１４に接続されている。
【0066】
第１チャージポンプ回路２７のチャージ動作時には、トランジスタＰＭ１１、ＮＭ１１、ＰＭ１２及びＮＭ１２がオン、トランジスタＮＭ１３、ＮＭ１４及びＮＭ１５がオフとなり、コンデンサＣ１１及びＣ１２に電荷が蓄積される。ポンプ動作時には、トランジスタＰＭ１１、ＮＭ１１、ＰＭ１２及びＮＭ１２がオフ、トランジスタＮＭ１３、ＮＭ１４及びＮＭ１５がオンとなり、コンデンサＣ１１及びＣ１２に蓄積されていた電荷が放電され、ゲートドライバ用電源電圧ＶＬＯＵＴが出力される。
【0067】
第２チャージポンプ回路２８は、トランジスタＰＭ２１、ＰＭ２２、ＮＭ２１、ＮＭ２２、ＮＭ２３、ＮＭ２４、ＮＭ２５、コンデンサＣ２１、Ｃ２２、抵抗Ｒ２１、Ｒ２２、Ｒ２３及びＲ２４を含む。
【0068】
トランジスタＰＭ２１は、第１導電型であるＰ型のＭＯＳＦＥＴから構成されている。トランジスタＰＭ２１のソースは、第１の入力電圧ＶＣＩ１の電圧供給ラインに接続されている。トランジスタＰＭ２１のドレインは、ノードｎ２１に接続されている。トランジスタＰＭ２１のゲートには、第２バッファ回路２４から出力された第２クロック信号ＣＬＫ２Ｈ２が印加される。
【0069】
トランジスタＮＭ２１は、第２導電型であるＮ型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ２１のソースは、接地されている。トランジスタＮＭ２１のドレインは、ノードｎ２２に接続されている。トランジスタＮＭ２１のゲートには、第２バッファ回路２４から出力された反転第２クロック信号ＸＣＬＫ２Ｈ２が印加される。
【0070】
トランジスタＰＭ２２は、第１導電型であるＰ型のＭＯＳＦＥＴから構成されている。トランジスタＰＭ２２のソースは、第２の入力電圧ＶＬＩＮ１の電圧供給ラインに接続されている。トランジスタＰＭ２２のドレインは、ノードｎ２３に接続されている。トランジスタＰＭ２２のゲートには、第２バッファ回路２４から出力された第２クロック信号ＣＬＫ２Ｈ２が印加される。
【0071】
トランジスタＮＭ２２は、第２導電型であるＮ型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ２２のソースは、接地されている。トランジスタＮＭ２２のドレインは、ノードｎ２４に接続されている。トランジスタＮＭ２２のゲートには、第２バッファ回路２４から出力された反転第２クロック信号ＸＣＬＫ２Ｈ２が印加される。
【0072】
トランジスタＮＭ２３は、第２導電型であるＮ型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ２３のソースは、接地されている。トランジスタＮＭ２３のドレインは、ノードｎ２１に接続されている。トランジスタＮＭ２３のゲートには、第２バッファ回路２４から出力された第１クロック信号ＣＬＫ１Ｈ２が印加される。
【0073】
トランジスタＮＭ２４は、第２導電型であるＮ型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ２４のソースは、ノードｎ２２に接続されている。トランジスタＮＭ２４のドレインは、ノードｎ２３に接続されている。トランジスタＮＭ２４のゲートには、第２バッファ回路２４から出力された第１クロック信号ＣＬＫ１Ｈ２が印加される。
【0074】
トランジスタＮＭ２５は、第２導電型であるＮ型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ２５のソースは、ノードｎ２４に接続されている。トランジスタＮＭ２５のドレインは、ゲートドライバ用電源電圧ＶＬＯＵＴの電圧出力ラインに接続されている。トランジスタＮＭ２５のゲートには、第２バッファ回路２４から出力された第１クロック信号ＣＬＫ１Ｈ２が印加される。
【0075】
コンデンサＣ２１は、例えばその静電容量として２．２μＦの静電容量を有する。コンデンサＣ２１の一端は、抵抗Ｒ２１を介してノードｎ２１に接続されている。コンデンサＣ２１の他端は、Ｒ２２を介してノードｎ２２に接続されている。
【0076】
コンデンサＣ２２は、例えばその静電容量として２．２μＦの静電容量を有する。コンデンサＣ２２の一端は、抵抗Ｒ２３を介してノードｎ２３に接続されている。コンデンサＣ２２の他端は、Ｒ２４を介してノードｎ２４に接続されている。
【0077】
第２チャージポンプ回路２８は、第１チャージポンプ回路２７とは逆相で動作し、チャージ動作時には、トランジスタＰＭ２１、ＮＭ２１、ＰＭ２２及びＮＭ２２がオン、トランジスタＮＭ２３、ＮＭ２４及びＮＭ２５がオフとなり、コンデンサＣ２１及びＣ２２に電荷が蓄積される。ポンプ動作時には、トランジスタＰＭ２１、ＮＭ２１、ＰＭ２２及びＮＭ２２がオフ、トランジスタＮＭ２３、ＮＭ２４及びＮＭ２５がオンとなり、コンデンサＣ２１及びＣ２２に蓄積されていた電荷が放電され、ゲートドライバ用電源電圧ＶＬＯＵＴが出力される。
【0078】
図４に示すように、反転第１クロック信号ＸＣＬＫ１の信号変化のタイミングと第２クロック信号ＣＬＫ２の信号変化のタイミングには、所定の遅延時間（図中、“Ｄｅｌａｙ”として示す）分だけ時間差が設けられている。このため、これらをＨＶの信号レベルにシフトした信号である、反転第１クロック信号ＸＣＬＫ１Ｈ１、ＸＣＬＫ１Ｈ２及び第１クロック信号ＣＬＫ１Ｈ１、ＣＬＫ１Ｈ２の信号変化のタイミングと、第２クロック信号ＣＬＫ２Ｈ１、ＣＬＫ２Ｈ２及び反転第２クロック信号ＸＣＬＫ２Ｈ１、ＸＣＬＫ２Ｈ２の信号変化のタイミングと、の間にも同様の時間差が生じる。このため、通常動作時にはＨｉｚ期間を介してチャージ動作及びポンプ動作の切り替えが行われる。したがって、第１チャージポンプ回路２７においてトランジスタＰＭ１１とトランジスタＮＭ１３とが同時にオンになるような状態や、トランジスタＰＭ１２及びＮＭ１１とトランジスタＮＭ１４とが同時にオンになるような状態、及びトランジスタＮＭ１５とトランジスタＮＭ１２とが同時にオンになるような状態が生じない。したがって、通常動作時において、第１チャージポンプ回路２７には貫通電流が発生しない。第２チャージポンプ回路２８についても同様である。
【0079】
また、本実施例の電圧生成回路２００では、第１監視回路２５が生成した第１のイネーブル信号ｅｎＨ１に基づいて各クロック信号の発振開始及び発振停止の制御を行う。第１のイネーブル信号ｅｎＨ１は、イネーブル信号ｅｎＨが立ち下がった状態で反転第１クロック信号ＸＣＬＫ１Ｈ１が立ち下がったときに立ち下がる信号であり、第１チャージポンプ回路２７がチャージ動作に移行したタイミングで論理レベル０となるため、これに応じて第１チャージポンプ回路２７の動作が停止した際にも、貫通電流が発生しない。これについて、以下説明する。
【0080】
図８は、本実施例の電圧生成回路２００とは異なり、第１監視回路２５及び第２監視回路２６を有しない比較例の電圧生成回路３００の構成を示すブロック図である。比較例の電圧生成回路３００では、イネーブル信号ｅｎＨの信号レベルの変化に基づいて、各クロック信号の発振の開始及び発振の停止が制御される。
【0081】
図９は、比較例の電圧生成回路３００でイネーブル信号ｅｎＨがＨレベルからＬレベルに変化した際の各種クロック信号の信号変化の例を示すタイムチャートである。
【0082】
イネーブル信号ｅｎＨは、各クロック信号とは非同期の信号であるため、例えば、反転第１クロック信号ＸＣＬＫ１Ｈ１が論理レベル１且つ第２クロック信号ＣＬＫ２Ｈ１が論理レベル０の状態で第１チャージポンプ回路２７がポンプ動作を行っている途中に、イネーブル信号ｅｎＨが論理レベル１から論理レベル０に変化する場合がある。その際、通常動作時とは異なり、Ｈｉｚ期間を経ずに各クロック信号の信号レベルが変化して各トランジスタの状態（オン及びオフ）が変化するため、通常動作時には同時にオン状態とはならないトランジスタ同士が同時にオン状態となることにより、貫通電流が発生する場合がある。
【0083】
図１０は、比較例の電圧生成回路３００の第１チャージポンプ回路において発生する可能性がある貫通電流の経路の例を示す図である。例えば、トランジスタＰＭ１１とトランジスタＮＭ１３とが同時にオンになった場合、図にＴＰ１として示す経路で貫通電流が発生する。また、トランジスタＰＭ１２及びＮＭ１１とトランジスタＮＭ１４とが同時にオンになった場合、図にＴＰ２として示す経路で貫通電流が発生する。また、トランジスタＮＭ１５とトランジスタＮＭ１２とが同時にオンになった場合、図にＴＰ３として示す経路で貫通電流が発生する。
【0084】
これに対し、本実施例の電圧生成回路２００では、第１チャージポンプ回路２７がポンプ状態のときにイネーブル信号ｅｎＨが論理レベル０になった場合でも、その後第１チャージポンプ回路２７がチャージ状態に変化したタイミングで第１のイネーブル信号ｅｎＨ１が論理レベル０に変化し、各クロック信号の信号レベルが固定されるため、貫通電流が発生しない。
【0085】
図１１は、本実施例の電圧生成回路２００において、イネーブル信号ｅｎＨが論理レベル１（Ｈレベル）から論理レベル０（Ｌレベル）に変化した際の各信号の信号変化を示すタイムチャートである。
【0086】
第１のイネーブル信号ｅｎＨ１は、図６に示す構成の第１監視回路２５によって生成される信号であり、イネーブル信号ｅｎＨが論理レベル０で且つ反転第１クロック信号ＸＣＬＫ１Ｈ１が論理レベル０の場合に論理レベル０となる。したがって、イネーブル信号ｅｎＨが立ち下がっても、第１のイネーブル信号ｅｎＨ１は直ちには立ち下がらず、その後反転第１クロック信号ＸＣＬＫ１Ｈ１が論理レベル０に変化したタイミングで立ち下がる。
【0087】
このため、反転第１クロック信号ＸＣＬＫ１Ｈ１が論理レベル１から論理レベル０に変化して第１チャージポンプ回路２７のトランジスタＰＭ１１、ＮＭ１１、ＰＭ１２及びＮＭ１２がオンになった状態、すなわち第１チャージポンプ回路２７がチャージ状態になってから、第１のイネーブル信号ｅｎＨ１が論理レベル０となり、各クロック信号の信号レベルが固定される。
【0088】
したがって、本実施例の電圧生成回路２００では、第１チャージポンプ回路２７の動作状態が変化したタイミングで各クロック信号の信号レベルが固定されるため、比較例のような貫通電流が発生しない。
【0089】
よって、本実施例の電圧生成回路２００によれば、チャージポンプの動作停止時における貫通電流の発生を防ぐことが可能となる。
【0090】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、第１チャージポンプ回路２７及び第２チャージポンプ回路２８が動作状態から停止状態に移行する際に貫通電流の発生を防ぐことができることについて説明した。しかし、貫通電流の発生を防ぐことができるのは動作停止の場合に限られず、上記構成の電圧生成回路２００によれば、各チャージポンプ回路が停止状態から動作状態に移行する際にも貫通電流の発生を防ぐことが可能である。
【0091】
また、第１チャージポンプ回路２７及び第２チャージポンプ回路２８の回路構成は、上記実施例で示したものに限定されない。第１チャージポンプ回路２７及び第２チャージポンプ回路２８は、各々が所定の静電容量を有する第１コンデンサ及び第２コンデンサと、第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第１の電圧供給ラインと第１コンデンサとを接続する第１のスイッチ素子群と、第１クロック信号の印加を受けてオン及びオフとなり、オン状態時に第２の電圧供給ラインと第２コンデンサとを接続する第２のスイッチ素子群と、第２クロック信号の印加を受けてオン及びオフとなり、オン状態時に出力電圧の電圧出力ラインと第１コンデンサ及び第２コンデンサとを接続する第３のスイッチ素子群と、を備えた構成であればよい。
【0092】
また、第１監視回路２５の構成は、上記実施例で示したものに限定されず、イネーブル信号ｅｎＨ及び反転第１クロック信号ＸＣＬＫ１Ｈに基づいて、イネーブル信号ｅｎＨが立ち下がった状態で且つ反転第１クロック信号ＸＣＬＫ１Ｈが立ち下がったときに立ち下がるように信号レベルが変化する第１のイネーブル信号ｅｎＨ１を生成することが可能に構成されていればよい。
【0093】
また、上記実施例では、電圧生成回路２００がソースドライバ１４に設けられている場合を例として説明を行った。しかし、電圧生成回路２００は、タイミングコントローラ１２に設けられていてもよい。すなわち、本実施例の電圧生成回路２００は、ゲートドライバ１３に電源電圧を供給してその動作を制御する制御装置に搭載されていればよい。
【0094】
なお、上記実施例では、ＨＶ（ハイボルテージ）で動作する第１監視回路２５において第１のイネーブル信号ｅｎＨ１を生成し、イネーブル信号の信号レベルが変化するタイミングの制御を行っている。これに対し、本実施例とは異なり、ＬＶ（ローボルテージ）で動作するレベルシフト前のロジック回路でイネーブル信号の信号変化のタイミング調整を行うことも可能である。しかし、ＬＶの段階でイネーブル信号のタイミング調整を行う場合、第１チャージポンプ回路２７用のクロック信号と第２チャージポンプ回路２８用のクロック信号とを別個に用意する必要があり、レベルシフタを複数設ける必要がある。ま、イネーブル信号の遅延とクロック信号の遅延とを合わせこむ処理が別途必要となる。このため、本実施例のように、イネーブル信号の信号変化のタイミング調整は、ＨＶで動作するレベルシフタ以降の回路ブロックで行うことが好ましい。
【符号の説明】
【0095】
１００ 表示装置
１１ 表示パネル
１２ タイミングコントローラ
１３ ゲートドライバ
１４ ソースドライバ
２００ 電圧生成回路
２１ ロジック遅延回路
２２ レベルシフタ
２３ 第１バッファ回路
２４ 第２バッファ回路
２５ 第１監視回路
２６ 第２監視回路
２７ 第１チャージポンプ回路
２８ 第２チャージポンプ回路
１１ 表示パネル
１２ タイミングコントローラ
１３ ゲートドライバ
１４ ソースドライバ
２００ 電圧生成回路
２１ ロジック遅延回路
２２ レベルシフタ
２３ 第１バッファ回路
２４ 第２バッファ回路
２５ 第１監視回路
２６ 第２監視回路
２７ 第１チャージポンプ回路
２８ 第２チャージポンプ回路
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】