特開 2024-130073 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024130073

(43)【公開日】2024-09-30

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 43/50 20230101AFI20240920BHJP

   H10B 43/27 20230101ALI20240920BHJP

   H01L 21/336 20060101ALI20240920BHJP

   H01L 21/8234 20060101ALI20240920BHJP

   H01L 27/00 20060101ALI20240920BHJP

【ＦＩ】

H10B43/50

H10B43/27

H01L29/78 371

H01L27/088 E

H01L27/00 301C

H01L27/00 301B

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023039579

(22)【出願日】2023-03-14

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】渡會 亜友美

(72)【発明者】

【氏名】田代 健二

(72)【発明者】

【氏名】野田 耕生

【テーマコード（参考）】

5F048

5F083

5F101

【Ｆターム（参考）】

5F048AA01

5F048AB01

5F048AC01

5F048BA01

5F048BA19

5F048BA20

5F048BB09

5F048BB11

5F048BC18

5F048BD07

5F048BF03

5F048BF07

5F048BF12

5F048BF15

5F048BF16

5F048CB01

5F048CB03

5F048CB04

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER22

5F083GA10

5F083GA27

5F083JA04

5F083JA19

5F083JA37

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA21

5F083MA06

5F083MA16

5F083MA19

5F083MA20

5F083ZA28

5F101BA45

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

(57)【要約】

【課題】ダミーピラーと他の構成との干渉による電気特性への影響を抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の第２のピラーＨＲｆは、積層体ＬＭの下層側を積層方向に延びる第１の絶縁層５７の単体である第１のサブピラーＬＨＲｇと、第１のサブピラーＬＨＲｇに対応して、積層体ＬＭの上層側の高さ位置に配置される第２のサブピラーＵＨＲｍと、をそれぞれ含み、第２のサブピラーＵＨＲｍは、積層体ＬＭの上層側の高さ位置を積層方向に延びる半導体層ＣＮｄと、半導体層ＣＮｄの側壁を覆う第２の絶縁層ＴＮｄと、第２の絶縁層ＴＮｄの側壁を覆う第３の絶縁層ＢＫｄと、第２及び第３の絶縁層ＴＮｄ，ＢＫｄとは異種の材料を含み、第２及び第３の絶縁層ＴＮｄ，ＢＫｄの間に介在される第４の絶縁層ＣＴｄと、を含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

複数の導電層が互いに離間して積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記階段部から外れた前記積層体内を、前記積層体の積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、
前記階段部の前記積層体内を前記積層方向に延びる複数の第２のピラーと、を備え、
前記複数の第２のピラーは、
前記積層体の下層側を前記積層方向に延びる第１の絶縁層の単体である第１のサブピラーと、
前記第１のサブピラーに対応して、前記積層体の上層側の高さ位置に配置される第２のサブピラーと、をそれぞれ含み、
前記第２のサブピラーは、
前記積層体の上層側の高さ位置を前記積層方向に延びる半導体層と、
前記半導体層の側壁を覆う第２の絶縁層と、
前記第２の絶縁層の側壁を覆う第３の絶縁層と、
前記第２及び第３の絶縁層とは異種の材料を含み、前記第２及び第３の絶縁層の間に介在される第４の絶縁層と、を含む、
半導体記憶装置。

【請求項2】

前記複数の導電層のうち上層側の導電層が階段状に加工された部分と前記積層方向に重なる位置で、前記階段部の前記積層体内を前記積層方向に延びる複数の第３のピラーを更に備え、
前記複数の第３のピラーは、
前記積層体の上層側から下層側に亘って前記積層方向に延びる前記半導体層と、
前記半導体層の側壁を覆う前記第２の絶縁層と、
前記第２の絶縁層の側壁を覆う前記第３の絶縁層と、
前記第２及び第３の絶縁層の間に介在される前記第４の絶縁層と、をそれぞれ含む、
請求項１に記載の半導体記憶装置。

【請求項3】

前記複数の導電層のうち下層側の導電層が階段状に加工された部分と前記積層方向に重なる位置で、前記階段部の前記積層体内を前記積層方向に延びる複数の第４のピラーを更に備え、
前記複数の第４のピラーのそれぞれは、
前記積層体の上層側の底面と対応する位置に上端部を有する前記第１の絶縁層の単体であり、
前記複数の第２のピラーは、
前記複数の第３のピラーと前記複数の第４のピラーとの間に配置されている、
請求項２に記載の半導体記憶装置。

【請求項4】

前記複数の第２のピラーは、
前記複数の導電層のうち下層側の導電層が階段状に加工された部分と前記積層方向に重なる領域に分散して配置されている、
請求項２に記載の半導体記憶装置。

【請求項5】

複数の第１の導電層が互いに離間して積層され、前記複数の第１の導電層が階段状に加工された第１の階段部を有する第１の積層体と、
前記第１の積層体の上方に配置され、複数の第２の導電層が互いに離間して積層され、前記第１の階段部に連続して前記複数の第２の導電層が階段状に加工された第２の階段部を有する第２の積層体と、
前記第１及び第２の階段部から外れた前記第１及び第２の積層体内を、前記第１及び第２の積層体の積層方向に延び、前記複数の第１及び第２導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、
前記第１の階段部と前記積層方向に重なる位置を前記積層方向に延びる複数の第２のピラーと、
前記第２の階段部と前記積層方向に重なる位置を前記積層方向に延びる複数の第３のピラーと、を備え、
前記複数の第２のピラーは、
前記第１の積層体内を前記積層方向に延びる第１の絶縁層の単体である第１のサブピラーと、
前記第１のサブピラーに対応して、前記第２の積層体の高さ位置に配置される第２のサブピラーと、をそれぞれ含み、
前記第２のサブピラーは、
前記第２の積層体の高さ位置を前記積層方向に延びる半導体層と、
前記半導体層の側壁を覆う第２の絶縁層と、
前記第２の絶縁層の側壁を覆う第３の絶縁層と、
前記第２及び第３の絶縁層とは異種の材料を含み、前記第２及び第３の絶縁層の間に介在される第４の絶縁層と、を含み、
前記複数の第３のピラーは、
前記第１及び第２の積層体内を前記積層方向に延びる前記半導体層と、
前記半導体層の側壁を覆う前記第２の絶縁層と、
前記第２の絶縁層の側壁を覆う前記第３の絶縁層と、
前記第２及び第３の絶縁層の間に介在される前記第４の絶縁層と、をそれぞれ含む、
半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層と複数の絶縁層とが交互に積層された積層体を貫通する複数のメモリピラーを配置する。また、メモリピラーが配置されない領域での積層体の積層方向への沈み込みを抑制するため、ダミーピラーが配置されることがある。しかしながら、このとき、ダミーピラーと他の構成とが干渉し、半導体記憶装置の電気特性に影響を及ぼしてしまう場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１７／０２７８８６０号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、ダミーピラーと他の構成との干渉による電気特性への影響を抑制することができる半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数の導電層が互いに離間して積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、前記階段部から外れた前記積層体内を、前記積層体の積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、前記階段部の前記積層体内を前記積層方向に延びる複数の第２のピラーと、を備え、前記複数の第２のピラーは、前記積層体の下層側を前記積層方向に延びる第１の絶縁層の単体である第１のサブピラーと、前記第１のサブピラーに対応して、前記積層体の上層側の高さ位置に配置される第２のサブピラーと、をそれぞれ含み、前記第２のサブピラーは、前記積層体の上層側の高さ位置を前記積層方向に延びる半導体層と、前記半導体層の側壁を覆う第２の絶縁層と、前記第２の絶縁層の側壁を覆う第３の絶縁層と、前記第２及び第３の絶縁層とは異種の材料を含み、前記第２及び第３の絶縁層の間に介在される第４の絶縁層と、を含む。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。

【図2】実施形態にかかる半導体記憶装置の構成の一例を示す図。

【図3】実施形態にかかる半導体記憶装置の構成の一例を示す図。

【図4】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図5】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図6】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図7】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図8】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図9】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図10】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図11】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図12】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図13】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図14】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図15】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図16】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図17】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図18】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図19】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図20】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図21】実施形態の変形例１にかかる半導体記憶装置の構成の一例を示す図。

【図22】実施形態の変形例２にかかる半導体記憶装置の構成の一例を示す図。

【図23】実施形態の変形例３にかかる半導体記憶装置の構成の一例を示す図。

【図24】実施形態の変形例３にかかる半導体記憶装置の製造方法の手順の一部を例示するＸ方向に沿う断面図。

【発明を実施するための形態】

【0007】

以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。

【0009】

図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、及び複数のワード線ＷＬを備える。また、半導体記憶装置１は、複数のワード線ＷＬの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。なお、図１の説明においては、半導体基板ＳＢが配置される側を半導体記憶装置１の上方側とする。

【0010】

電極膜ＥＬ上には、絶縁層１５０を介してソース線ＳＬが配置されている。絶縁層１５０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的な導通を保っている。図示はしないが、電極膜ＥＬと同層には、外部から半導体記憶装置１に電源や信号を供給するための電極パッドが設けられている。

【0011】

ソース線ＳＬ上には複数のワード線ＷＬが積層されている。複数のワード線ＷＬの中央部にはメモリ領域ＭＲが配置され、複数のワード線ＷＬの両端部には階段領域ＳＲが配置されている。

【0012】

メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

【0013】

階段領域ＳＲでは、複数のワード線ＷＬが階段状に加工されて終端している。複数のワード線ＷＬによって構成される各段のテラス部分には、各階層のワード線ＷＬに接続するコンタクトＣＣがそれぞれ配置される。

【0014】

これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬが個々に引き出される。これらのコンタクトＣＣからは、複数のワード線ＷＬ中央部のメモリ領域ＭＲに含まれるメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。

【0015】

複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、複数のワード線ＷＬの周囲にも広がっている。

【0016】

絶縁層５０上方の半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡが配置されている。コンタクトＣＣからメモリセルに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。これにより、周辺回路ＣＢＡはメモリセルの電気的な動作を制御する。

【0017】

周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、複数のワード線ＷＬ等を覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。

【0018】

次に、図２及び図３を用いて、半導体記憶装置１の詳細の構成例について説明する。図２及び図３は、実施形態にかかる半導体記憶装置１の構成の一例を示す図である。

【0019】

より詳細には、図２（ａ）は、ピラーＰＬの構成の一例を示すＹ方向に沿う断面図である。図２（ａ）においては、絶縁層１５０下方及び後述する絶縁層５３上方の構造が省略されている。

【0020】

図２（ｂ）は、選択ゲート線ＳＧＤの高さ位置における積層体ＬＭの一部領域のＸＹ断面図である。

【0021】

図２（ｃ）～図２（ｅ）はそれぞれ、選択ゲート線ＳＧＤ，ＳＧＳの高さ位置におけるピラーＰＬの拡大断面図、ワード線ＷＬの高さ位置におけるピラーＰＬの拡大断面図、及びワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳの高さ位置における柱状部ＨＲｍの拡大断面図である。

【0022】

図３（ａ）は柱状部ＨＲｍの構成の一例を示すＹ方向に沿う断面図であり、図３（ｂ）は柱状部ＨＲｍ，ＨＲｓの構成の一例を示すＹ方向に沿う断面図であり、図３（ｃ）は柱状部ＨＲｆ，ＨＲｓの構成の一例を示すＹ方向に沿う断面図である。図３（ａ）～図３（ｃ）においては、絶縁層１５０下方及び絶縁層５３上方の構造が省略されている。

【0023】

なお、図２及び図３に示す図はあくまでも模式図であり、図２（ａ）及び図３（ａ）～図３（ｃ）の各断面図と、図２（ｂ）のＸＹ断面図と、に示す各部のレイアウトは必ずしも一致しない。

【0024】

また、本明細書において、Ｘ方向およびＹ方向は共に、ワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、ワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。

【0025】

また、本明細書においては、階段領域ＳＲにおける各段のワード線ＷＬのテラス面が向いた方向を上方向と規定する。

【0026】

図２（ａ）に示すように、ソース線ＳＬは、絶縁層１５０上に、例えば下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂがこの順に積層された多層構造を有する。なお、中間ソース線ＢＳＬは、積層体ＬＭのメモリ領域ＭＲ下方に配置される。

【0027】

下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。

【0028】

ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＬＭ，ＵＬＭを備える。

【0029】

積層体ＬＬＭは、ソース線ＳＬの上方に配置されている。積層体ＬＬＭの最下層のワード線ＷＬの更に下層には、絶縁層ＯＬを介して複数の選択ゲート線ＳＧＳ０，ＳＧＳ１が、積層体ＬＬＭの上層側からこの順に配置される。積層体ＵＬＭは、積層体ＬＬＭ上に配置されている。積層体ＵＬＭの最上層のワード線ＷＬの更に上層には、絶縁層ＯＬを介して複数の選択ゲート線ＳＧＤ０，ＳＧＤ１が、積層体ＵＬＭの上層側からこの順に配置される。

【0030】

ただし、積層体ＬＭにおけるこれらのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの積層数は任意である。ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えば酸化シリコン層等である。

【0031】

積層体ＬＭの上面は絶縁層５２で覆われている。絶縁層５２は絶縁層５３で覆われている。絶縁層５２，５３は、後述する絶縁層５１とともに、それぞれ図１の絶縁層５０の一部分を構成する。

【0032】

図２（ｂ）に示すように、上述のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に加工されることで、階段領域ＳＲは、階段部ＳＳＰ，ＵＳＰ，ＬＳＰを有することとなる。

【0033】

階段部ＳＳＰは、積層体ＬＭの最上層部分、つまり、選択ゲート線ＳＧＤが階段状に加工された部分である。階段部ＵＳＰは、積層体ＬＭの選択ゲート線ＳＧＤを除く上層部分、つまり、積層体ＵＬＭのワード線ＷＬが階段状に加工された部分である。階段部ＬＳＰは、積層体ＬＭの下層部分、つまり、積層体ＬＬＭのワード線ＷＬと選択ゲート線ＳＧＳとが階段状に加工された部分である。

【0034】

階段部ＳＳＰ，ＵＳＰ，ＬＳＰは、この順に、メモリ領域ＭＲから遠ざかるように階段領域ＳＲ内に配置される。すなわち、メモリ領域ＭＲから遠ざかるにつれて、階段部ＳＳＰ，ＵＳＰ，ＬＳＰのテラス部分の高さ位置は下降していく。

【0035】

図２（ａ）（ｂ）に示すように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。

【0036】

すなわち、板状コンタクトＬＩのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。このように、板状コンタクトＬＩは、積層体ＬＭのＸ方向一端部から他端部に亘って積層体ＬＭ内を連続的に延びている。また、板状コンタクトＬＩは、積層体ＬＭ及び上部ソース線ＤＳＬｂを貫通し、メモリ領域ＭＲでは中間ソース線ＢＳＬに到達している。

【0037】

また、板状コンタクトＬＩは、例えば上端部から下端部に向かってＹ方向の幅が小さくなるテーパ形状を有する。あるいは、板状コンタクトＬＩは、例えば上端部と下端部との間の所定位置においてＹ方向の幅が最大となるボーイング形状を有する。

【0038】

板状コンタクトＬＩのそれぞれは、絶縁層５４と導電層２４とを含む。絶縁層５４は例えば酸化シリコン層等である。導電層２４は例えばタングステン層または導電性のポリシリコン層等である。

【0039】

絶縁層５４は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２４は絶縁層５４の内側に充填され、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続されている。また、導電層２４は、図２（ａ）とは異なる断面で上層配線と接続される。このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能することとなる。

【0040】

ただし、板状コンタクトＬＩに代えて、絶縁層が充填された板状部材が積層体ＬＭを貫通するとともにＸ方向に沿う方向に延びることにより、積層体ＬＭをＹ方向に分割していてもよい。この場合、このような板状部材はソース線コンタクトとしての機能を有さない。

【0041】

また、メモリ領域ＭＲと階段領域ＳＲの階段部ＳＳＰとにおいて、Ｙ方向に隣接する板状コンタクトＬＩ間には、積層体ＵＬＭの上層部分を貫通してＸ方向に沿う方向に延びる複数の分離層ＳＨＥが配置されている。これらの分離層ＳＨＥは、選択ゲート線ＳＧＤ０，ＳＧＤ１を貫通し、選択ゲート線ＳＧＤ１直下の絶縁層ＯＬに到達する酸化シリコン層等の絶縁層５６である。

【0042】

換言すれば、積層体ＵＬＭの上層部分を貫通するこれらの分離層ＳＨＥが、板状コンタクトＬＩ間でメモリ領域ＭＲ及び階段部ＳＳＰをＸ方向に延びることで、積層体ＵＬＭの上層部分が上述の選択ゲート線ＳＧＤ０，ＳＧＤ１に区画される。

【0043】

図２（ａ）に示すように、メモリ領域ＭＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達する複数のピラーＰＬが分散して配置されている。

【0044】

複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。

【0045】

また、ピラーＰＬは、積層体ＬＬＭを貫通する部分と、積層体ＵＬＭを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、ピラーＰＬは、積層体ＬＬＭを貫通する部分と、積層体ＵＬＭを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0046】

複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びるメモリ層ＭＥ、積層体ＬＭ内を貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮ、チャネル層ＣＮ上面を覆うキャップ層ＣＰ、及びピラーＰＬの芯材となるコア層ＣＲを有する。

【0047】

図２（ｃ）（ｄ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。より詳細には、メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、下部ソース線ＤＳＬａ深さまで到達するピラーＰＬの底面にも配置されている。

【0048】

チャネル層ＣＮはメモリ層ＭＥの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａ深さに到達している。より詳細には、チャネル層ＣＮは、メモリ層ＭＥを介してピラーＰＬの側面および底面に配置されている。ただし、チャネル層ＣＮの一部は、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。

【0049】

また、複数のピラーＰＬのそれぞれは、上端部にキャップ層ＣＰを有する。キャップ層ＣＰは、少なくともチャネル層ＣＮの上端部を覆うようにピラーＰＬ上端部に配置され、チャネル層ＣＮと接続されている。キャップ層ＣＰは、絶縁層５２中に配置されるプラグＣＨを介して、絶縁層５３中に配置されるビット線ＢＬと接続される。ビット線ＢＬは、ワード線ＷＬの引き出し方向と交差するように、Ｙ方向に沿う方向に積層体ＬＭの上方を延びる。

【0050】

なお、図２（ａ）においては、６つのピラーＰＬのうちの３つのピラーＰＬにのみプラグＣＨが接続されている。それ以外のピラーＰＬは、図２（ａ）に示す断面とは異なる位置で、図２（ａ）に示すビット線ＢＬと並行してＹ方向に沿う方向に延びる他のビット線ＢＬに、図２（ａ）には不図示のプラグＣＨを介して接続される。

【0051】

メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。

【0052】

図２（ｄ）に示すように、以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。

【0053】

また、図２（ｃ）に示すように、ピラーＰＬの側面がワード線ＷＬの上層に配置される選択ゲート線ＳＧＤ０，ＳＧＤ１と対向する部分には選択ゲートＳＴＤがそれぞれ形成される。また、ピラーＰＬの側面がワード線ＷＬの下層に配置される選択ゲート線ＳＧＳ０，ＳＧＳ１と対向する部分には選択ゲートＳＴＳがそれぞれ形成される。

【0054】

選択ゲート線ＳＧＤ，ＳＧＳから所定の電圧がそれぞれ印加されることにより、選択ゲートＳＴＤ，ＳＴＳがオンまたはオフして、その選択ゲートＳＴＤ，ＳＴＳが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とすることができる。

【0055】

図３（ａ）～図３（ｃ）に示すように、階段領域ＳＲにおいて、階段部ＳＳＰ，ＵＳＰ，ＬＳＰは絶縁層５１で覆われている。絶縁層５１は、例えば積層体ＬＭの最上層の高さ位置に到達し、絶縁層５２，５３は絶縁層５１の上面をも覆っている。上述のように、絶縁層５１もまた、図１の絶縁層５０の一部分を構成する。

【0056】

絶縁層５１は、例えばオルトケイ酸テトラエチル（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）等を原料として、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により形成されるｄＴＥＯＳ（ｄｅｎｓｉｆｉｅｄ ＴＲＯＳ）層である。

【0057】

また、階段領域ＳＲにおいて、ソース線ＳＬは、中間ソース線ＢＳＬに替えて、上部ソース線ＤＳＬｂと下部ソース線ＤＳＬａとの間に介在される中間絶縁層ＳＣＯを備えている。中間絶縁層ＳＣＯは例えば酸化シリコン層等である。

【0058】

このため、板状コンタクトＬＩは、階段領域ＳＲにおいては、絶縁層５１、積層体ＬＭ、及び上部ソース線ＤＳＬｂを貫通して、中間絶縁層ＳＣＯに到達している。また、板状コンタクトＬＩの上端部は、絶縁層５２中に配置されるプラグＣＨを介して、絶縁層５３中に配置される上層配線ＭＸと接続されている。

【0059】

また、階段領域ＳＲには、コンタクトＣＣ及び複数の柱状部ＨＲｍ，ＨＲｓ，ＨＲｆが配置されている。後述するように、これらの柱状部ＨＲｍ，ＨＲｓ，ＨＲｆは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持ち、半導体記憶装置１の機能には寄与しない。

【0060】

個々のコンタクトＣＣは、絶縁層５１を貫通して、階段部ＳＳＰ，ＵＳＰ，ＬＳＰの各段を構成する絶縁層ＯＬ直下のワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

【0061】

個々のコンタクトＣＣは、例えば上端部から下端部に向かって径および断面積が小さくなるテーパ形状を有する。あるいは、コンタクトＣＣは、例えば上端部と下端部との間の所定位置において径および断面積が最大となるボーイング形状を有する。

【0062】

また、コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５５と、絶縁層５５の内側に充填されるタングステン層または銅層等の導電層２５とを有する。導電層２５は、絶縁層５２中に配置されるプラグＶ０を介して、絶縁層５３中に配置される上層配線ＭＸと接続される。この上層配線ＭＸは、上述の周辺回路ＣＢＡ（図１参照）と電気的に接続されている。

【0063】

このような構成により、各層のワード線ＷＬ、及びワード線ＷＬの上下層の選択ゲート線ＳＧＤ，ＳＧＳを電気的に引き出すことができる。すなわち、上記構成により、周辺回路ＣＢＡから、上層配線ＭＸ、コンタクトＣＣ、及びワード線ＷＬ等を介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。

【0064】

図３（ａ）に示すように、階段部ＳＳＰは、選択ゲート線ＳＧＤと絶縁層ＯＬとが１対ずつ階段状に加工された部分である。階段部ＳＳＰには、絶縁層５１、積層体ＵＬＭ，ＬＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数の柱状部ＨＲｍが分散して配置されている。

【0065】

複数の柱状部ＨＲｍは、板状コンタクトＬＩ及びコンタクトＣＣとの干渉を回避しつつ、積層体ＬＭの積層方向から見て例えばグリッド状または千鳥状の配置を取る。個々の柱状部ＨＲｍは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0066】

また、柱状部ＨＲｍは、積層体ＬＬＭを貫通する部分と、積層体ＵＬＭを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、柱状部ＨＲｍは、積層体ＬＬＭを貫通する部分と、積層体ＵＬＭを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0067】

複数の柱状部ＨＲｍのそれぞれは、上述のピラーＰＬと同じ層構造を有する。しかし、複数の柱状部ＨＲｍは、全体としてフローティング状態となっており、上述のように、半導体記憶装置１において電気的な機能を有してはいない。

【0068】

また、柱状部ＨＲｍが、上記のように、板状コンタクトＬＩ及びコンタクトＣＣとの干渉を回避しつつ配置されることで、ピラーＰＬと同様の層構造を有する柱状部ＨＲｍが、板状コンタクトＬＩ及びコンタクトＣＣと接触することによる影響が抑制される。

【0069】

ピラーＰＬと同じ層構造として、柱状部ＨＲｍは、積層体ＬＭ内を積層方向に延びるダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを有する。

【0070】

図２（ｅ）に示すように、ダミー層ＭＥｄは、柱状部ＨＲｍの外周側から、ダミー層ＢＫｄ，ＣＴｄ，ＴＮｄがこの順に積層された多層構造を有する。つまり、ダミー層ＭＥｄは上述のピラーＰＬのメモリ層ＭＥに相当する。また、ダミー層ＭＥｄに含まれるダミー層ＢＫｄ，ＣＴｄ，ＴＮｄは、それぞれピラーＰＬのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮに相当する。

【0071】

ただし、ダミー層ＭＥｄは、上部ソース線ＤＳＬｂから下部ソース線ＤＳＬａに至る柱状部ＨＲｍの側面に途切れることなく配置される。ダミー層ＭＥｄは柱状部ＨＲｍの下端部にも配置されている。

【0072】

ダミー層ＣＮｄは、ダミー層ＭＥｄの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して下部ソース線ＤＳＬａ深さに到達している。ダミー層ＣＮｄは、上述のピラーＰＬのチャネル層ＣＮに相当する。

【0073】

ただし、上部ソース線ＤＳＬｂから下部ソース線ＤＳＬａに至るダミー層ＣＮｄの側面にはダミー層ＭＥｄが配置されており、ダミー層ＣＮｄは、直接的には中間絶縁層ＳＣＯと接していない。ダミー層ＣＮｄの更に内側にはダミー層ＣＲｄが充填されている。ダミー層ＣＲｄは、上述のピラーＰＬのコア層ＣＲに相当する。

【0074】

また、複数の柱状部ＨＲｍのそれぞれは、上端部にダミー層ＣＰｄを有する。ダミー層ＣＰｄは、少なくともダミー層ＣＮｄの上端部を覆うように柱状部ＨＲｍ上端部に配置され、ダミー層ＣＮｄと接続されている。ダミー層ＣＰｄは、上述のピラーＰＬのキャップ層ＣＰに相当する。なお、柱状部ＨＲｍがダミー層ＣＰｄを有していなくともよい。

【0075】

柱状部ＨＲｍに含まれる各層は、対応するピラーＰＬの各層と同種の材料を含む。つまり、ダミー層ＭＥｄのダミー層ＢＫｄ，ＴＮｄ、並びにダミー層ＣＲｄは、例えば酸化シリコン層等である。ダミー層ＣＴｄは例えば窒化シリコン層等である。ダミー層ＣＮｄ，ＣＰｄは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。ここで、ダミー層ＣＮｄ等に含まれる半導体層は、例えば他のダミー層ＭＥｄ，ＣＲｄに含まれる材料よりもヤング率が高く、硬くて変形し難い性質を有する。

【0076】

図３（ｂ）に示すように、階段部ＵＳＰは、ワード線ＷＬと絶縁層ＯＬとが１対ずつ階段状に加工された部分である。階段部ＵＳＰには、絶縁層５１、積層体ＵＬＭ，ＬＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する柱状部ＨＲｍ，ＨＲｓが配置されている。

【0077】

階段部ＵＳＰにおいて、柱状部ＨＲｓは、板状コンタクトＬＩのＹ方向両側に、板状コンタクトＬＩに隣接してＸ方向に沿う方向に配列されている。個々の柱状部ＨＲｓは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0078】

また、個々の柱状部ＨＲｓは、積層体ＬＬＭの上端部から積層体ＬＬＭを貫通してソース線ＳＬに到達する柱状部ＬＨＲｓと、積層体ＵＬＭの上端部の高さ位置から積層体ＵＬＭを貫通して柱状部ＬＨＲｓの上端部に接続される柱状部ＵＨＲｓとを有する。

【0079】

柱状部ＬＨＲｓ，ＵＨＲｓはそれぞれが、例えば上端部から下端部に向かって径および断面積が小さくなるテーパ形状を有する。あるいは、柱状部ＬＨＲｓ，ＵＨＲｓはそれぞれが、例えば上端部と下端部との間の所定位置において径および断面積が最大となるボーイング形状を有する。

【0080】

また、柱状部ＬＨＲｓ，ＵＨＲｓはそれぞれが、酸化シリコン層等の絶縁層５８，５９の単体である。したがって、柱状部ＨＲｓは他の構成に対して電気的な影響を及ぼし得ず、隣接する板状コンタクトＬＩとの干渉が許容されている。また、柱状部ＬＨＲｓ，ＵＨＲｓはともに同一材料の絶縁層５８，５９の単体構造を取るため、これらの柱状部ＬＨＲｓ，ＵＨＲｓは、境界部分に界面等を有さず、互いに識別が困難な場合があり得る。

【0081】

複数の柱状部ＨＲｍは、階段部ＵＳＰにおいて、板状コンタクトＬＩに隣接する位置を除く、階段部ＵＳＰの全体に亘って分散配置されている。階段部ＵＳＰにおいて、柱状部ＨＲｍに替えて柱状部ＨＲｓが板状コンタクトＬＩに隣接する位置に配置されるのは以下の理由による。

【0082】

板状コンタクトＬＩにおいて、絶縁層５１中に配置される部位は、積層体ＬＭ中に配置される部位よりもテーパ形状またはボーイング形状の度合いが大きくなる傾向にある。つまり、板状コンタクトＬＩがテーパ形状である場合、絶縁層５１中において、板状コンタクトＬＩの上端部の幅と下端部の幅との差が大きくなりやすい。板状コンタクトＬＩがボーイング形状である場合、絶縁層５１中において、板状コンタクトＬＩの最大幅と、板状コンタクトＬＩの上下端の幅との差が大きくなりやすい。

【0083】

また、絶縁層５１内を積層体ＬＭの積層方向に延びる距離が長いほど、板状コンタクトＬＩのテーパ形状またはボーイング形状の度合いがいっそう大きくなりやすい。つまり、階段領域ＳＲにおいて、積層体ＬＭの上層側の各層が階段状に加工された領域よりも、積層体ＬＭの下層側の各層が階段状に加工された領域において、板状コンタクトＬＩのテーパ形状またはボーイング形状がより顕著になりやすい。

【0084】

上記のように、板状コンタクトＬＩの最大幅が増大する傾向にある階段部ＵＳＰにおいて、柱状部ＨＲｍが板状コンタクトＬＩに隣接して配置されないため、板状コンタクトＬＩとの干渉が抑制される。また、階段部ＵＳＰにおいても、柱状部ＨＲｍはコンタクトＣＣとの干渉を回避しつつ配置されている。

【0085】

図３（ｃ）に示すように、階段部ＬＳＰは、ワード線ＷＬと絶縁層ＯＬとが、あるいは、選択ゲート線ＳＧＳと絶縁層ＯＬとが１対ずつ階段状に加工された部分である。階段部ＬＳＰには、絶縁層５１、積層体ＬＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する柱状部ＨＲｆ，ＨＲｓが配置されている。

【0086】

また、階段部ＬＳＰを覆う絶縁層５１において、積層体ＵＬＭの高さ位置に配置される部分と、積層体ＬＬＭの高さ位置に配置される部分との間には、以下に詳述する柱状部ＨＲｆの下部構造である柱状部ＬＨＲｇと同一材料の酸化シリコン層等である絶縁層５７が介在し、ＸＹ平面に沿う方向へと広がって、絶縁層５１を貫通する柱状部ＨＲｆ，ＨＲｓと交差している。絶縁層５１中の絶縁層５７は、後述するように、柱状部ＨＲｆが備える柱状部ＬＨＲｇを形成する際に並行して形成される。

【0087】

絶縁層５１中に介在される絶縁層５７と、絶縁層５１とはともに、酸化シリコン層等の同一材料からなる。しかし、絶縁層５１は、上述のように、例えばｄＴＥＯＳ層等のより緻密な酸化シリコン層である。このため、例えば絶縁層５１中に絶縁層５７が介在されていることは、ＳＥＭ等によって判別しうると考えられる。

【0088】

柱状部ＨＲｓは、階段部ＬＳＰにおいても、板状コンタクトＬＩのＹ方向両側に、板状コンタクトＬＩに隣接してＸ方向に沿う方向に配列されている。階段部ＬＳＰでは、板状コンタクトＬＩの幅がより増大し、板状コンタクトＬＩとの接触リスクがいっそう高まるためである。

【0089】

複数の柱状部ＨＲｆは、板状コンタクトＬＩ及びコンタクトＣＣとの干渉を回避しつつ、積層体ＬＭの積層方向から見て例えばグリッド状または千鳥状の配置を取る。

【0090】

個々の柱状部ＨＲｆは、積層体ＬＬＭの上端部の高さ位置から積層体ＬＬＭを貫通してソース線ＳＬに到達する柱状部ＬＨＲｇと、積層体ＵＬＭの上端部の高さ位置から積層方向に延びて柱状部ＬＨＲｇの上端部に接続される柱状部ＵＨＲｍとを有する。

【0091】

すなわち、柱状部ＨＲｆは、下部構造として、例えば上述の柱状部ＨＲｓの下部構造と同じ形状および層構造の柱状部ＬＨＲｇを備え、上部構造として、例えば上述の柱状部ＨＲｍの上部構造と同じ形状および層構造の柱状部ＵＨＲｍを備える。

【0092】

複数の柱状部ＨＲｆは、階段部ＬＳＰにおいて、板状コンタクトＬＩに隣接する位置を除く、階段部ＬＳＰの全体に亘って分散配置されている。このように、柱状部ＨＲｆは、板状コンタクトＬＩに隣接して配置されないため、板状コンタクトＬＩとの干渉が抑制される。

【0093】

また、上述のように、柱状部ＨＲｆは、原則として、コンタクトＣＣとの干渉が回避されるよう上端部の配置が決定されている。ただし、柱状部ＬＨＲｇは絶縁層５７の単体構造を取るため、柱状部ＨＲｆの下部構造においては、コンタクトＣＣとの干渉が許容されている。柱状部ＨＲｆがこのような構成を有することの理由は次の通りである。

【0094】

柱状部ＨＲｆは積層方向に長く延びている。同じく、階段部ＬＳＰに配置されるコンタクトＣＣもまた、積層体ＬＭの下層部分である積層体ＬＬＭの各層に接続するために、積層方向に長く延びる。したがって、柱状部ＨＲｆ及びコンタクトＣＣの少なくとも一方に位置ずれが生じたり、他の層からの応力等によって傾斜してしまったりすることがある。このため、柱状部ＨＲｆは、柱状部ＨＲｆの下部構造において、コンタクトＣＣとの干渉が生じうることを想定した構造となっている。

【0095】

以上のように、階段領域ＳＲのうち、より下層側の階段部ＵＳＰ，ＬＳＰにおいては、絶縁層５８，５９である柱状部ＨＲｓを板状コンタクトＬＩの近傍に配置して、板状コンタクトＬＩとの干渉が生じうることを想定した構成となっている。さらに、階段部ＬＳＰにおいては、下部構造においてコンタクトＣＣとの干渉が許容される柱状部ＨＲｆを分散して配置させている。

【0096】

一方、積層体ＬＭ最上層の階段部ＳＳＰにおいては、板状コンタクトＬＩ及びコンタクトＣＣとの干渉を抑制することが容易であるため、ピラーＰＬと同じ層構造を有し、ヤング率の高い半導体層のダミー層ＣＮｄを積層方向の全体に亘って含む柱状部ＨＲｍが、板状コンタクトＬＩの近傍を含めた階段部ＳＳＰ全域に分散配置される。

【0097】

なお、積層体ＬＭの同じ高さ位置において、柱状部ＨＲｍ，ＨＲｓ，ＨＲｆのＸＹ平面に沿う方向の断面積は、例えばピラーＰＬのＸＹ平面に沿う方向の断面積よりも大きい。また、複数の柱状部ＨＲｍ間のピッチ、複数の柱状部ＨＲｓ間のピッチ、及び複数の柱状部ＨＲｆ間のピッチは、例えば複数のピラーＰＬ間のピッチよりも大きく、積層体ＬＭにおけるワード線ＷＬの単位面積あたりの柱状部ＨＲｍ，ＨＲｓ，ＨＲｆの配置密度は、ワード線ＷＬの単位面積あたりのピラーＰＬの配置密度よりも低い。

【0098】

このように、例えば柱状部ＨＲｍ，ＨＲｓ，ＨＲｆに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲｍ，ＨＲｓ，ＨＲｆは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、製造負荷を減らすことができる。

【0099】

（半導体記憶装置の製造方法）
次に、図４～図２０を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図４～図２０は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。

【0100】

まずは、図４及び図５に、ワード線ＷＬが形成される前の積層体ＬＭの下層部分である積層体ＬＬＭｓ、及び積層体ＬＬＭｓに各種構成が形成される様子を示す。

【0101】

図４は、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。

【0102】

図４（ａ）に示すように、支持基板ＳＳ上に、下部ソース線ＤＳＬａ、中間犠牲層ＳＣＮもしくは中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂをこの順に形成する。

【0103】

支持基板ＳＳとしては、シリコン基板等の半導体基板、セラミック基板等の絶縁基板、またはアルミナ基板等の導電性基板等を使用することができる。支持基板ＳＳの上面側には、絶縁層１５０が形成されていてもよい。

【0104】

中間犠牲層ＳＣＮは、後にメモリ領域ＭＲとなる支持基板ＳＳ上の領域に形成し、中間絶縁層ＳＣＯは、後に階段領域ＳＲとなる支持基板ＳＳ上の領域に形成する。中間犠牲層ＳＣＮは、例えば窒化シリコン層等であり、後にポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる層である。中間絶縁層ＳＣＯは、上述の通り、例えば酸化シリコン層等である。

【0105】

また、上部ソース線ＤＳＬｂ上に、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電材料に置き換えられてワード線ＷＬまたは選択ゲート線ＳＧＳとなる犠牲層として機能する。

【0106】

図４（ｂ）に示すように、積層体ＬＬＭｓの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に加工して、階段部ＬＳＰｓを形成する。階段部ＬＳＰｓは、フォトレジスト層等のマスクパターンのスリミングと、積層体ＬＬＭｓの絶縁層ＮＬ及び絶縁層ＯＬのエッチングとを複数回繰り返すことで形成される。

【0107】

すなわち、積層体ＬＬＭｓの上面にマスクパターンを形成し、例えば露出部分の絶縁層ＮＬと絶縁層ＯＬとを１層ずつエッチング除去する。また、酸素プラズマ等による処理で、マスクパターンの端部を後退させて積層体ＬＬＭｓの上面を新たに露出させ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。このような処理を複数回繰り返すことで階段部ＬＳＰｓが形成される。

【0108】

図４（ｃ）に示すように、階段部ＬＳＰｓを覆い、積層体ＬＬＭｓの上面の高さまで達する絶縁層５１を形成する。絶縁層５１は、階段部ＬＳＰｓの外側領域にも形成される。絶縁層５１は、上述の通り、プラズマＣＶＤ等でｄＴＥＯＳ層を形成することにより得られる。

【0109】

図４（ｄ）に示すように、積層体ＬＬＭｓを積層方向に延びる複数のメモリホールＬＭＨ及び複数のホールＬＨＬを例えば一括形成する。メモリホールＬＭＨは、後にピラーＰＬの下部構造となる部分である。ホールＬＨＬは、後に柱状部ＨＲｍ，ＨＲｓ，ＨＲｆのいずれかの下部構造となる部分である。

【0110】

複数のメモリホールＬＭＨは、後にメモリ領域ＭＲとなる領域に配置され、積層体ＬＬＭｓ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通して、下部ソース線ＤＳＬａに到達している。複数のホールＬＨＬは、後に階段領域ＳＲとなる領域に配置され、絶縁層５１、積層体ＬＬＭｓ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達している。

【0111】

図４（ｅ）に示すように、これらのメモリホールＬＭＨ及びホールＬＨＬ内をＣＶＤ－カーボン層等の犠牲層２６で充填する。このとき、犠牲層２６は積層体ＬＬＭｓの上面にも形成される。上面の犠牲層２６は例えば全面エッチバック等により除去される。

【0112】

これにより、後にメモリ領域ＭＲとなる領域には、複数のメモリホールＬＭＨに犠牲層２６が充填されたピラーＰＬｃが形成される。また、後に階段領域ＳＲとなる領域には、複数のホールＬＨＬに犠牲層２６が充填された柱状部ＨＲｃが形成される。

【0113】

なお、上述の図４（ｄ）及び図４（ｅ）のより詳細な処理について図５に示す。図５は、後に階段領域ＳＲの階段部ＵＳＰとなる領域のＹ方向に沿う断面図である。

【0114】

図５（ａ）に示すように、上述の図４（ｄ）の処理で形成された複数のホールＬＨＬのうち、後に階段領域ＳＲの階段部ＵＳＰとなる領域の一部のホールＬＨＬを、フォトレジスト層等のマスク層７１で覆う。

【0115】

より詳細には、図５（ａ）に示す複数のホールＬＨＬのうち、紙面左右方向の両端部に配置されたホールＬＨＬは、後に板状コンタクトＬＩが形成されることとなる部分に隣接し、柱状部ＨＲｓが形成されることとなる位置に配置されている。これら紙面の左右方向両端部のホールＬＨＬを除く複数のホールＬＨＬを、上記のようにマスク層７１で覆う。

【0116】

図５（ｂ）に示すように、マスク層７１から露出した左右両端部のホールＬＨＬ内に絶縁層５８を充填して柱状部ＬＨＲｓを形成する。絶縁層５８は、上述のｄＴＥＯＳ層等である絶縁層５１に比べて、比較的低密度の酸化シリコン層等である。

【0117】

このとき、絶縁層５８は、積層体ＬＬＭｓの上面にも形成される。積層体ＬＬＭｓ上面の絶縁層５８は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により除去されることが好ましい。

【0118】

図５（ｃ）に示すように、酸素プラズマ等を用いてマスク層７１が除去される。これにより、左右両端部のホールＬＨＬに挟まれた中央部に、再び複数のホールＬＨＬが開口する。

【0119】

図５（ｄ）に示す処理は、上述の図４（ｅ）の処理に相当する。すなわち、図５（ｄ）に示すように、再び開口した複数のホールＬＨＬ内を犠牲層２６で充填する。

【0120】

なお、図５に示す処理は、後に階段部ＳＳＰとなる領域においては行われない。上記処理が、後に階段部ＵＳＰとなる図５に示す領域と並行して、形成済みの階段部ＬＳＰｓにおいて行われてもよい。

【0121】

次に、図６～図１０に、ワード線ＷＬが形成される前の積層体ＬＭの上層部分である積層体ＵＬＭｓが形成され、さらに、積層体ＬＬＭｓ，ＵＬＭｓに柱状部ＨＲｓが形成される様子を示す。

【0122】

図６は、上述の図４と同様、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。

【0123】

図６（ａ）に示すように、積層体ＬＬＭｓ上と階段部ＬＳＰｓを覆う絶縁層５１上とを覆い、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＵＬＭｓを形成する。積層体ＵＬＭｓの犠牲層ＮＬは、後に導電層に置き換えられてワード線ＷＬまたは選択ゲート線ＳＧＤとなる。

【0124】

図６（ｂ）に示すように、積層体ＵＬＭｓの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に加工して、階段部ＵＳＰｓ，ＳＳＰｓを形成する。階段部ＵＳＰｓ，ＳＳＰｓは、上述の図４（ｂ）に示した処理と同様、フォトレジスト層等のマスクパターンのスリミングと、積層体ＵＬＭｓの絶縁層ＮＬ及び絶縁層ＯＬのエッチングとを複数回繰り返すことで形成される。

【0125】

このとき、階段部ＬＳＰｓの最上段と階段部ＵＳＰｓの最下段とを近接させて階段部ＵＳＰｓを形成する。これにより、階段部ＬＳＰｓ，ＵＳＰｓ，ＳＳＰｓが積層体ＬＬＭｓ，ＵＬＭｓの下層側から上層側へと連続的に連なるように配置される。また、階段部ＬＳＰｓを覆う絶縁層５１上の積層体ＵＬＳＭｓが除去されることにより、階段部ＬＳＰｓに形成された柱状部ＨＲｃの上端部が絶縁層５１の上面に露出する。

【0126】

図６（ｃ）に示すように、絶縁層５１の上面に上端部が露出した柱状部ＨＲｃから、酸素プラズマを用いたアッシング等により、柱状部ＨＲｃ内に充填された犠牲層２６を除去する。これにより、階段部ＬＳＰｓに、再びホールＬＨＬが開口する。

【0127】

図７及び図８は、後に階段領域ＳＲとなる領域のＹ方向に沿う断面図である。より詳細には、図７及び図８の（ａ）は、上述の図５と同様、階段部ＵＳＰｓの断面図であり、図７及び図８の（ｂ）は階段部ＬＳＰｓの断面図である。

【0128】

図７（ｂ）に示すように、階段部ＬＳＰｓにおいては、上述のように、犠牲層２６が除去されたホールＬＨＬが開口している。ただし、上述の図５に示す処理において、後に柱状部ＨＲｓの下部構造となる柱状部ＬＨＲｓを階段部ＵＳＰｓに形成する際、階段部ＬＳＰｓにも同様の処理を行った場合には、紙面左右方向の両端部のホールＬＨＬには既に絶縁層５８が充填され、柱状部ＬＨＲｓが形成済みである。

【0129】

図７（ａ）に示すように、一方の階段部ＵＳＰｓにおいては、複数の柱状部ＨＲｃの上端部は積層体ＵＬＭｓに覆われているため、上述の図６（ｃ）に示すアッシング処理を受けない。同様に、階段部ＳＳＰｓにおいても、犠牲層２６が除去されることなく、複数の柱状部ＨＲｃが残存した状態である。

【0130】

図８に示すように、階段部ＬＳＰｓに開口する複数のホールＬＨＬ内に、上述の図５（ｃ）の処理と同様、絶縁層５７を充填する。絶縁層５７もまた、ｄＴＥＯＳ層等である絶縁層５１よりも低密度の酸化シリコン層等である。これにより柱状部ＨＲｆの下部構造となる柱状部ＬＨＲｇが形成される。

【0131】

また、絶縁層５７は、積層体ＵＬＭｓの露出面および絶縁層５１の上面にも形成される。このとき、階段部ＬＳＰｓにおいて絶縁層５１の上面に形成された絶縁層５７は、図８に示すように、積層体ＵＬＭｓの底面と対応する高さ位置上に配置されることとなる。

【0132】

なお、上述の図５に示す処理を階段部ＬＳＰｓにおいて行わず、これに代えて図７（ｂ）及び図８（ｂ）に示す処理により、柱状部ＨＲｓの下部構造を、柱状部ＨＲｆの下部構造となる複数の柱状部ＬＨＲｇとともに、一括して形成してもよい。

【0133】

図９は、上述の図４及び図６と同様、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。

【0134】

図９（ａ）は、階段部ＬＳＰｓに柱状部ＬＨＲｇが形成された様子を示している。図９（ａ）に示すように、絶縁層５７は、階段部ＬＳＰｓにおける絶縁層５１の上面、階段部ＵＳＰｓ，ＳＳＰｓの各段の上面、及び後にメモリ領域ＭＲとなる領域の積層体ＵＬＭｓの上面にも形成されている。

【0135】

このように、柱状部ＨＲｆの下部構造となるホールＬＨＬを充填する際、絶縁層５１等の上面に形成された絶縁層５７は、ＣＭＰ等により除去されることなく残存させておいてよい。なお、これ以降の図面において、階段部ＬＳＰｓの絶縁層５１上面の絶縁層５７を除き、階段部ＵＳＰｓ，ＳＳＰｓの各段の上面、及び積層体ＵＬＭｓ上面の絶縁層５７の図示を省略する。

【0136】

図９（ｂ）に示すように、階段部ＵＳＰｓ，ＳＳＰｓを覆い、積層体ＵＬＭｓの上面の高さまで達する絶縁層５１を形成する。絶縁層５１は、階段部ＵＳＰｓ，ＳＳＰｓの外側領域にも形成される。絶縁層５１は、上述の図４（ｃ）の処理と同様、プラズマＣＶＤ等でｄＴＥＯＳ層を形成することにより得られる。

【0137】

これにより、階段部ＬＳＰｓ，ＵＳＰｓ，ＳＳＰｓを覆い、積層体ＵＬＭｓの上面の高さまで達する絶縁層５１が形成される。また、積層体ＬＬＭｓと積層体ＵＬＭｓとの間の絶縁層５１の高さ位置には、絶縁層５７が介在される。

【0138】

図９（ｃ）に示すように、積層体ＵＬＭｓの高さ位置を積層方向に延びる複数のメモリホールＵＭＨ及び複数のホールＵＨＬを例えば一括形成する。メモリホールＵＭＨは、後にピラーＰＬの上部構造となる部分である。ホールＵＨＬは、後に柱状部ＨＲｍ，ＨＲｓ，ＨＲｆのいずれかの上部構造となる部分である。

【0139】

複数のメモリホールＵＭＨは、後にメモリ領域ＭＲとなる領域に配置され、積層体ＵＬＭｓを貫通して、積層体ＬＬＭｓに形成されたピラーＰＬｃの上端部にそれぞれ到達している。

【0140】

複数のホールＵＨＬの一部は、階段部ＵＳＰｓ，ＳＳＰｓと積層方向に重なる位置に配置され、絶縁層５１及び積層体ＵＬＭｓを貫通して、積層体ＬＬＭｓに形成された柱状部ＨＲｃの上端部にそれぞれ到達している。

【0141】

複数のホールＵＨＬの他の一部は、階段部ＬＳＰｓと積層方向に重なる位置に配置され、絶縁層５１を貫通して、積層体ＬＬＭｓに形成された柱状部ＬＨＲｇの上端部にそれぞれ到達している。

【0142】

ここで、柱状部ＬＨＲｇは例えば絶縁層５７の単体等である。このため、同種の材料である絶縁層５１を貫通させてホールＵＨＬを形成する際、絶縁層５７との選択比が確保し難く、ピラーＰＬｃ及び柱状部ＨＲｃの上端部よりも柱状部ＬＨＲｇ上端部のリセス量が大きくなる場合がある。この場合、柱状部ＬＨＲｇ上端部のリセスは、積層方向から見た柱状部ＬＨＲｇの中心付近に形成されうる。

【0143】

図１０は、上述の図５、図７（ａ）、及び図８（ａ）と同様、階段部ＵＳＰｓのＹ方向に沿う断面図である。

【0144】

図１０（ａ）は、階段部ＵＳＰｓに複数のホールＵＨＬが形成された様子を示している。図１０（ａ）に示すように、複数のホールＵＨＬの下端部は、積層体ＬＬＭｓの柱状部ＨＲｃに到達している。ただし、紙面左右方向の両端部には、上述のように、後に柱状部ＨＲｓの下部構造となる柱状部ＬＨＲｓが形成されており、これらと対応する位置では、ホールＵＨＬの下端部は柱状部ＬＨＲｓに到達している。

【0145】

図１０（ｂ）に示すように、紙面左右方向の両端部を除く、複数の柱状部ＨＲｃに到達するホールＵＨＲをレジスト層等のマスク層７２で覆う。同様に、マスク層７２は、階段部ＬＳＰｓにおいても、後に板状コンタクトＬＩと隣接することとなるホールＵＨＬを除く部分を覆う。また、マスク層７２は、階段部ＳＳＰｓ、及び後にメモリ領域ＭＲとなる領域の全域を覆う。

【0146】

図１０（ｃ）に示すように、階段部ＬＳＰｓ，ＵＳＰｓにおいて、マスク層７２から露出した左右両端部のホールＵＨＬ内に、上述の図５（ｂ）の処理と同様、酸化シリコン層等の絶縁層５９を充填し、柱状部ＵＨＲｓを形成する。絶縁層５９もまた、ｄＴＥＯＳ層等である絶縁層５１よりも低密度の酸化シリコン層等である。

【0147】

これにより、後に板状コンタクトＬＩと隣接することとなる柱状部ＨＲｓが形成される。このとき、絶縁層５９は積層体ＵＬＭｓの上面にも形成される。上面の絶縁層５９は、ＣＭＰ等により除去してもよく、あるいは、除去されることなく残存させておいてもよい。

【0148】

なお、上述の図５に示す処理を階段部ＵＳＰｓにおいて行わず、後に板状コンタクトＬＩと隣接することとなるホールＬＨＬ内を犠牲層２６が充填された構造としておき、図１０（ａ）の処理に続けて複数のホールＵＨＬを介してホールＵＨＬ底の犠牲層２６を除去してホールＬＨＬを開口した後、後に板状コンタクトＬＩと隣接することとなるホールＵＨＬを除く部分をマスク層７２で覆ったうえで、左右両端部のホールＬＨＬ，ＵＨＬ内に絶縁層５９の単体を一括して形成してもよい。

【0149】

次に、図１１～図１８を用いて、各ホール内に多層構造が形成される様子を示す。

【0150】

図１１は、上述の図１０等と同様、階段部ＵＳＰｓのＹ方向に沿う断面図である。より詳細には、図１１は図１０の処理に続く処理を示している。

【0151】

図１１に示すように、柱状部ＨＲｓが形成された後、酸素プラズマを用いたアッシング等により、マスク層７２を除去し、更に、ホールＵＨＬ底の柱状部ＨＲｃから犠牲層２６を除去する。これにより、複数のホールＵＨＬ底に、それぞれホールＬＨＬが開口し、絶縁層５１、積層体ＵＬＭｓ，ＬＬＭｓ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数のホールＨＬが形成される。

【0152】

このとき、階段部ＳＳＰｓにおいても、柱状部ＨＲｃから犠牲層２６が除去されてホールＬＨＬが開口する。また、後にメモリ領域ＭＲとなる領域では、積層体ＬＬＭｓに形成されたピラーＰＬｃから犠牲層２６が除去されて、複数のメモリホールＬＭＨが再び開口する。

【0153】

図１２は、上述の図４、図６、及び図９と同様、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。

【0154】

図１２に示すように、後にメモリ領域ＭＲとなる領域には、複数のメモリホールＵＭＨ底に、それぞれホールＬＭＨが開口し、積層体ＵＬＭｓ，ＬＬＭｓ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通して、下部ソース線ＤＳＬａに到達する複数のメモリホールＭＨが形成されている。また、階段部ＳＳＰｓ，ＵＳＰｓには、上述のように、複数のホールＨＬが形成されている。

【0155】

一方、階段部ＬＳＰｓにおいては、複数のホールＵＨＬのうち柱状部ＬＨＲｓに接続されるホールＵＨＬには、上述の図１０及び図１１に示す階段部ＵＳＰｓの場合と同様、柱状部ＵＨＲｓが形成されている。他のホールＵＨＬは、下部構造として柱状部ＬＨＲｇを有する状態から変化しない。

【0156】

図１３～図１８は、後にメモリ領域ＭＲまたは階段領域ＳＲとなる領域のＹ方向に沿う断面図である。より詳細には、図１３～図１８の（ａ）は後にメモリ領域ＭＲとなる領域の断面図であり、図１３～図１８の（ｂ）は、上述の図７（ｂ）及び図８（ｂ）と同様、階段部ＬＳＰｓの断面図である。

【0157】

図１３（ａ）及び図１４（ａ）に示すように、後にメモリ領域ＭＲとなる領域において、メモリホールＭＨ内に、多層絶縁層ＭＥｂ、半導体層ＣＮｂ、及び絶縁層ＣＲｂをこの順に形成する。これにより、メモリホールＭＨの側面、及び下部ソース線ＤＳＬａが露出する底面に、多層絶縁層ＭＥｂ及び半導体層ＣＮｂが配置され、メモリホールＭＨの中心部に絶縁層ＣＲｂが充填される。

【0158】

多層絶縁層ＭＥｂは、後にメモリ層ＭＥとなる多層構造の絶縁層である。半導体層ＣＮｂは、後にチャネル層ＣＮとなる層である。絶縁層ＣＲｂは、後にコア層ＣＲとなる酸化シリコン層等である。

【0159】

多層絶縁層ＭＥｂ、半導体層ＣＮｂ、及び絶縁層ＣＲｂは、積層体ＵＬＭｓの上面にもこの順に形成される。

【0160】

また、図示はしないが、階段部ＳＳＰｓ，ＵＳＰｓにおいても、図１３（ａ）及び図１４（ａ）の処理により、ホールＨＬの側面、及び下部ソース線ＤＳＬａが露出する底面に、多層絶縁層ＭＥｂ及び半導体層ＣＮｂが形成され、ホールＨＬの中心部に絶縁層ＣＲｂが充填される。

【0161】

図１３（ｂ）及び図１４（ｂ）に示すように、階段部ＬＳＰｓにおいては、図１３（ａ）及び図１４（ａ）の処理により、ホールＵＨＬ内に、多層絶縁層ＭＥｂ、半導体層ＣＮｂ、及び絶縁層ＣＲｂがこの順に形成される。これにより、ホールＵＨＬの側面、及び柱状部ＬＨＲｇの上端部が露出する底面に、多層絶縁層ＭＥｂ及び半導体層ＣＮｂが配置され、ホールＵＨＬの中心部に絶縁層ＣＲｂが充填される。

【0162】

階段部ＬＳＰｓ等を含む階段領域ＳＲにおいても、多層絶縁層ＭＥｂ、半導体層ＣＮｂ、及び絶縁層ＣＲｂは、絶縁層５１の上面にもこの順に形成される。

【0163】

図１５（ａ）に示すように、後にメモリ領域ＭＲとなる領域において、絶縁層ＣＲｂ、半導体層ＣＮｂ、及び多層絶縁層ＭＥｂを順次エッチバックして、積層体ＵＬＭｓ上面から除去するとともに、メモリホールＭＨ上端部に窪みＤＮを形成する。

【0164】

これにより、メモリホールＭＨ内に、外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲが形成される。

【0165】

図１５（ｂ）に示すように、階段部ＬＳＰｓにおいても、図１５（ａ）の処理により、絶縁層５１の上面から絶縁層ＣＲｂ、半導体層ＣＮｂ、及び多層絶縁層ＭＥｂが順次除去されるとともに、ホールＵＨＬ上端部に窪みＤＮｄが形成される。また、図示はしないが、階段部ＳＳＰｓ，ＵＳＰｓにおいても、同様に、ホールＨＬの上端部に窪みＤＮｄが形成される。

【0166】

これにより、ホールＵＨＬ内、またはホールＨＬ内全体に亘り、外周側から順に、ダミー層ＭＥｄ，ＣＮｄ，ＣＲｄが形成される。

【0167】

なお、絶縁層ＣＲｂ、半導体層ＣＮｂ、及び多層絶縁層ＭＥｂのエッチバックの際、多層絶縁層ＭＥｂ及び絶縁層ＣＲｂと同種の絶縁層５９等が充填された柱状部ＨＲｓの上面を図示しないマスク層等によって保護しておいてもよい。

【0168】

図１６（ａ）に示すように、後にメモリ領域ＭＲとなる領域において、メモリホールＭＨ上端部の窪みＤＮに半導体層ＣＰｂを形成する。半導体層ＣＰｂは、後にキャップ層ＣＰとなる層である。半導体層ＣＰｂは、積層体ＵＬＭｓの上面にも形成される。

【0169】

図１６（ｂ）に示すように、階段部ＬＳＰｓにおいても、図１６（ａ）の処理により、ホールＵＨＬ上端部の窪みＤＮｄに半導体層ＣＰｂが充填され、絶縁層５１の上面が半導体層ＣＰｂに覆われる。また、図示はしないが、階段部ＳＳＰｓ，ＵＳＰｓにおいても、同様に、ホールＨＬ上端部の窪みＤＮｄに半導体層ＣＰｂが充填される。

【0170】

図１７（ａ）及び図１８（ａ）に示すように、後にメモリ領域ＭＲとなる領域において、ＣＭＰ等によって、積層体ＵＬＭｓ上面の半導体層ＣＰｂを除去し、メモリホールＭＨの上端部にキャップ層ＣＰを形成する。また、ＣＭＰ等によって薄くなった積層体ＵＬＭｓ最上層の絶縁層ＯＬを積み増す。

【0171】

これにより、キャップ層ＣＰが最上層の絶縁層ＯＬに埋没したピラーＰＬが形成される。ただし、この時点で、メモリ層ＭＥはピラーＰＬの側壁全体を覆っており、チャネル層ＣＮの側面の一部がメモリ層ＭＥから露出した状態となっていない。

【0172】

図１７（ｂ）及び図１８（ｂ）に示すように、階段部ＬＳＰｓにおいても、図１７（ａ）及び図１８（ａ）の処理により、ダミー層ＣＰｄが上端部に形成され、下端部が柱状部ＬＨＲｇに接続される柱状部ＵＨＲｍが形成される。これにより、柱状部ＬＨＲｇ，ＵＨＲｍを含む柱状部ＨＲｆが形成される。また、図示はしないが、階段部ＳＳＰｓ，ＵＳＰｓにおいて、ダミー層ＣＰｄが上端部に形成された柱状部ＨＲｍが形成される。

【0173】

なお、柱状部ＨＲｍ，ＨＲｆは、後述するリプレース処理中に支持構造となるダミーピラーとして形成されるものであって、半導体記憶装置１の機能には寄与しない。したがって、柱状部ＨＲｍ，ＨＲｆはダミー層ＣＰｄを有していなくともよく、柱状部ＨＲｍ，ＨＲｆに対し図１６（ｂ）の処理を行わなくともよい。この場合、ホールＨＬ，ＵＨＬ上端部の窪みＤＮｄは、例えば絶縁層等で埋め戻すことができる。

【0174】

次に、図１９及び図２０を用いて、ソース線ＳＬ及びワード線ＷＬが形成される様子を示す。

【0175】

図１９及び図２０は、上述の図１３～図１８の（ａ）と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図である。

【0176】

図１９（ａ）に示すように、積層体ＵＬＭｓ，ＬＬＭｓ、及び上部ソース線ＤＳＬｂを貫通し、中間犠牲層ＳＣＮに到達するスリットＳＴを形成する。また、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５４ｓを形成する。

【0177】

スリットＳＴは、テーパ形状またはボーイング形状のＹ方向縦断面を有し、積層体ＬＬＭｓ，ＵＬＭｓ内をＸ方向に沿う方向にも延びている。したがって、図示しない階段領域ＳＲにおいては、スリットＳＴの下端部は中間絶縁層ＳＣＯに到達する。

【0178】

このとき、複数の絶縁層ＮＬ，ＯＬが交互に積層された積層体ＬＬＭｓ，ＵＬＭｓと、酸化シリコン層等の単体である絶縁層５１との硬度の違いから、スリットＳＴのテーパ形状またはボーイング形状の度合いは、絶縁層５１で覆われた階段領域ＳＲにおいて、より顕著となる。

【0179】

また、階段領域ＳＲの階段部ＳＳＰｓから階段部ＵＳＰｓ、更に階段部ＬＳＰｓへと向かうほど、スリットＳＴが、絶縁層５１内を積層体ＬＬＭｓ，ＵＬＭｓの積層方向に延びる距離が増す。したがって、階段部ＳＳＰｓから階段部ＬＳＰｓへと向かうほど、スリットＳＴのテーパ形状またはボーイング形状の度合いが高まっていく。

【0180】

図１９（ｂ）に示すように、絶縁層５４ｓで側壁を保護されたスリットＳＴを介して、例えば熱リン酸等の中間犠牲層ＳＣＮの除去液を流入させて、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂに挟まれた中間犠牲層ＳＣＮを除去する。

【0181】

これにより、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にギャップ層ＧＰｓが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｓ内に露出する。

【0182】

このとき、スリットＳＴの側壁は絶縁層５４ｓで保護されているので、積層体ＬＬＭｓ，ＵＬＭｓ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。また、図示しない階段領域ＳＲにおいて、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間には中間犠牲層ＳＣＮがなく、ギャップ層ＧＰｓは形成されない。

【0183】

図１９（ｃ）に示すように、スリットＳＴを介してギャップ層ＧＰｓ内に適宜、薬液を流入させて、ギャップ層ＧＰｓ内に露出したメモリ層ＭＥのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図２（ｃ）（ｄ）参照）を順次、除去する。これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部がギャップ層ＧＰｓ内に露出する。

【0184】

図１９（ｄ）に示すように、絶縁層５４ｓで側壁を保護されたスリットＳＴから、例えばアモルファスシリコン等の原料ガスを注入し、ギャップ層ＧＰｓをアモルファスシリコン等で充填する。また、支持基板ＳＳを加熱処理して、ギャップ層ＧＰｓ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。

【0185】

これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。

【0186】

このとき、図示しない階段領域ＳＲにおいては、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にはギャップ層ＧＰｓが形成されていない。このため、例えば柱状部ＨＲｍのダミー層ＭＥｄが除去されることはなく、また、中間ソース線ＢＳＬの形成も行われない。

【0187】

ダミーピラーである柱状部ＨＲｍは、ソース線ＳＬと電気的な導通を有さないことが好ましい。上述のように、メモリ領域ＭＲを除く階段領域ＳＲでは、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂ間に、中間犠牲層ＳＣＮに替えて中間絶縁層ＳＣＯを配置しておくことで、柱状部ＨＲｍがソース線ＳＬと導通することが抑制される。

【0188】

図２０（ａ）に示すように、スリットＳＴ側壁の絶縁層５４ｓを一旦除去する。

【0189】

図２０（ｂ）に示すように、スリットＳＴから積層体ＬＬＭｓ，ＵＬＭｓ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＬＭｓ，ＵＬＭｓの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＬＭｇ，ＵＬＭｇが形成される。

【0190】

なお、複数のギャップ層ＧＰを含む積層体ＬＬＭｇ，ＵＬＭｇは脆弱な構造となっている。後にメモリ領域ＭＲとなる領域では、複数のピラーＰＬがこのような脆弱な積層体ＬＬＭｇ，ＵＬＭｇを支持する。一方、後に階段部ＳＳＰとなる領域においては、複数の柱状部ＨＲｍがこれらの積層体ＬＬＭｇ，ＵＬＭｇを支持する。後に階段部ＵＳＰとなる領域においては、２種類の柱状部ＨＲｍ，ＨＲｓが積層体ＬＬＭｇ，ＵＬＭｇを支持する。後に階段部ＬＳＰとなる領域においては、他の２種類の柱状部ＨＲｆ，ＨＲｓが積層体ＬＬＭｇを支持する。

【0191】

このようなピラーＰＬ及び柱状部ＨＲｍ，ＨＲｓ，ＨＲｆの支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＬＭｇ，ＵＬＭｇが歪んだり倒壊したりすることが抑制される。

【0192】

図２０（ｃ）に示すように、スリットＳＴから積層体ＬＬＭｇ，ＵＬＭｇ内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを注入し、積層体ＬＬＭｇ，ＵＬＭｇのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬ等を形成する。これにより、複数のワード線ＷＬ等と複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＬＭ，ＵＬＭを含む積層体ＬＭが形成される。

【0193】

なお、積層体ＵＬＭの最上層および最上層から２番目の導電層２９は、後にこれらを貫通する分離層ＳＨＥが形成されることで、複数の選択ゲート線ＳＧＤのパターンに区画される。

【0194】

以上のように、中間犠牲層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。

【0195】

その後、スリットＳＴの側壁に絶縁層５４を形成し、絶縁層５４内に導電層２４を充填して、ソース線コンタクトとなる板状コンタクトＬＩを形成する。ただし、スリットＳＴ内に導電層２４を形成することなく絶縁層５４等を充填し、ソース線コンタクトとしての機能を有さない板状部材を形成してもよい。

【0196】

また、積層体ＵＬＭの最上層の導電層２９を含む１つまたは複数の導電層２９を貫通する溝を形成し、溝内に絶縁層５６を充填することで、これらの導電層２９を選択ゲート線ＳＧＤのパターンに区画する分離層ＳＨＥを形成する。

【0197】

また、絶縁層５１を貫通し、階段部ＳＳＰ，ＵＳＰ，ＬＳＰの各段を構成するワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ到達する複数のコンタクトホールを一括して形成し、コンタクトホール内に絶縁層５５及び導電層２５を形成する。これにより、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続されるコンタクトＣＣが形成される。

【0198】

続いて、積層体ＬＭの上面および階段領域ＳＲを覆う絶縁層５１の上面に絶縁層５２を形成し、絶縁層５２を貫通して、コンタクトＣＣに接続されるプラグＶ０を形成する。また、絶縁層５２を貫通して、板状コンタクトＬＩ及びピラーＰＬに接続されるプラグＣＨを形成する。更に、絶縁層５２上に絶縁層５３を形成し、プラグＶ０，ＣＨに接続される上層配線ＭＸ及びビット線ＢＬ等を形成する。また、絶縁層５３の上面には周辺回路ＣＢＡと電気的な導通を取るための電極パッド等が形成される。

【0199】

なお、例えばデュアルダマシン法等を用いることにより、プラグＶ０，ＣＨ、上層配線ＭＸ、及びビット線ＢＬ等を一括して形成してもよい。

【0200】

また、積層体ＬＭが形成された支持基板ＳＳとは別体の半導体基板ＳＢ上に、周辺回路ＣＢＡを形成し、絶縁層４０で覆う。絶縁層４０中には、周辺回路ＣＢＡを絶縁層４０の表面に引き出すコンタクト、ビア、配線等を形成し、絶縁層４０の上面に形成された電極パッド等と接続される。

【0201】

続いて、支持基板ＳＳと半導体基板ＳＢとを、それぞれが有する絶縁層５０，４０で貼り合わせ、絶縁層５０，４０中の電極パッドを接続する。その後、支持基板ＳＳを研削除去してソース線ＳＬを露出させ、プラグＰＧが形成された絶縁層１５０を介して、電極膜ＥＬが接続される。

【0202】

以上により、実施形態の半導体記憶装置１が製造される。

【0203】

３次元不揮発性メモリ等の半導体記憶装置の製造工程において、積層体中の犠牲層を導電層に置き換えて、導電層と絶縁層とが積層された積層体を形成することがある。この場合、リプレース処理中に複数のギャップ層を含む脆弱な積層体を支持するため、例えば階段領域に柱状部が配置されることがある。柱状部は、例えば積層体を貫通するホール内に酸化シリコン層等の絶縁層が充填された構造を有する。

【0204】

しかしながら、積層体を貫通するホール内に絶縁層を充填する際、絶縁層が完全に充填されず、柱状部内にボイドが生じてしまうことがある。また、積層体のリプレース処理を行うスリットを形成する際、または、コンタクトホールを階段領域に形成する際などに、これらのスリットまたはコンタクトホールが柱状部と接触することがある。このとき、柱状部内のボイドがスリットまたはコンタクトホールと連通してしまうと、その後のリプレース処理またはコンタクトホールへの導電層の充填時に、柱状部のボイド内に導電層が進入し、複数のワード線間で耐圧が不足してしまう恐れがある。

【0205】

また、柱状部を絶縁層等から構成した場合、その後の製造工程における熱的な処理によって、柱状部を構成する絶縁層が収縮することがある。この場合、複数の柱状部の収縮により、これらの柱状部が配置された領域全体が、ピラーにより支持されるメモリ領域等の他の領域に比べて積層体の積層方向に沈み込んでしまうことがある。つまり、製造途中の半導体記憶装置の上面が凹凸を有することとなってしまう。

【0206】

これにより、例えばリソグラフィ技術を用いた処理等において、沈み込みが起きた領域で照準が合わずに正常な露光がされないことがある。また、例えばホールまたは溝等に埋め込んだ導電材を積層体上面から研磨除去する処理等において、沈み込みが起きた領域に導電材の研磨残りが発生してしまったりすることがある。

【0207】

そこで、例えば酸化シリコン層等よりもヤング率が高くて硬い材料で柱状部を構成することが考えられる。この場合、例えば柱状部の層構造をヤング率の高いチャネル層等を含むピラーの層構造と統一すれば、柱状部およびピラーを一括形成することができ簡便である。

【0208】

しかしながら、柱状部をピラーと同じ層構造とした場合であっても、スリットまたはコンタクトホールと柱状部との接触による複数のワード線間の耐圧低下の課題が残る。

【0209】

すなわち、ピラーの電荷蓄積層には、複数の導電層を含む積層体を形成する際にリプレース対象となる犠牲層と同種の材料が用いられることがある。柱状部に電荷蓄積層に相当する窒化層等が含まれていると、積層体のリプレース処理を行うスリットを形成する際、スリットと柱状部が接触して柱状部の窒化層がスリット内に露出してしまう懸念が生じる。この場合、スリットを介してリプレース処理を行うと、露出部分を介して柱状部の窒化層までもが導電層で置き換えられてしまい、上記と同様、複数のワード線間で耐圧が不足してしまう恐れがある。

【0210】

また、コンタクトホールの形成条件は窒化層に対する選択比が低く、コンタクトホールが接触することで柱状部の窒化層が除去されてしまう懸念がある。その後、コンタクトホール内に導電層が充填されると、窒化層が除去されて生じた柱状部の空隙内にも導電層が充填されて、やはり複数のワード線間で耐圧が不足してしまう場合がある。

【0211】

実施形態の半導体記憶装置１によれば、複数の柱状部ＨＲｆは、積層体ＬＭの下層側を積層方向に延びる絶縁層５７の単体である柱状部ＬＨＲｇと、柱状部ＬＨＲｇに対応して、積層体ＬＭの上層側の高さ位置に配置される柱状部ＵＨＲｍと、をそれぞれ含む。

【0212】

上述のように、コンタクトＣＣが積層方向に延びる距離が長い階段部ＬＳＰでは、例えば互いの下部構造において柱状部ＨＲｆとコンタクトＣＣとの接触のリスクが高まる。

【0213】

上記構成によれば、柱状部ＨＲｆの下部構造を絶縁層５７の単体としているので、仮に柱状部ＨＲｆとコンタクトホールとが下部構造側で接触しても、コンタクトＣＣの導電層２５の柱状部ＨＲｆ内への進入を抑制することができる。

【0214】

ここで、上述のように、ホールＵＨＬを形成する際、下部構造となる柱状部ＬＨＲｇに生じたリセスにダミー層ＣＴｄが形成される懸念、また、柱状部ＬＨＲｇの絶縁層５７にも上述のボイドが発生する懸念が生じる。

【0215】

しかし、柱状部ＬＨＲｇにリセスが生じる場合は、積層方向から見た柱状部ＬＨＲｇの中心付近が窪んだ状態になると考えられる。したがって、柱状部ＬＨＲｇと接触したコンタクトホールが、柱状部ＬＨＲｇの深部にまで到達し、柱状部ＬＨＲｇのリセスに形成されたダミー層ＣＴｄに連通してしまう恐れは殆どない。

【0216】

また、積層体ＬＭの下層部分である積層体ＬＬＭのみを貫通するホールＬＨＬを埋め込む場合には、例えば積層体ＬＭの上層から下層に亘って延びるホール内に絶縁層を充填する場合と比較してボイドは発生し難く、あるいは、発生したとしても比較的体積の小さなボイドが柱状部ＬＨＲｇのごく中心寄りに形成されるに留まると考えられる。

【0217】

したがって、柱状部ＬＨＲｇとの接触が起きた場合でも、コンタクトホールが柱状部ＬＨＲｇの深部にまで到達し、ボイドと連通してしまうことが抑制される。よって、コンタクトＣＣの導電層２５の柱状部ＬＨＲｇ内への進入を抑制することができる。

【0218】

以上のように、ダミーピラーと他の構成との干渉による電気特性への影響を抑制することができる。

【0219】

実施形態の半導体記憶装置１によれば、階段部ＵＳＰ，ＳＳＰを積層方向に延びる複数の柱状部ＨＲｍを備える。複数の柱状部ＨＲｍは、積層体ＬＭの上層側から下層側に亘って積層方向に延びるダミー層ＣＮｄと、ダミー層ＣＮｄの側壁を覆うダミー層ＴＮｄと、ダミー層ＴＮｄの側壁を覆うダミー層ＢＫｄと、ダミー層ＴＮｄ，ＢＫｄとは異種の材料を含み、ダミー層ＴＮｄ，ＢＫｄの間に介在されるダミー層ＣＴｄと、をそれぞれ含む。

【0220】

上述した積層体の沈み込みは積層体の層数が増すほど顕著になる。上記構成によれば、階段部ＬＳＰ，ＵＳＰ，ＳＳＰのうち、積層体ＬＭの積層数が増す階段部ＵＳＰ，ＳＳＰには、積層体ＬＭ全体を積層方向に貫通するダミー層ＣＮｄを含む柱状部ＨＲｍが配置されている。ダミー層ＣＮｄは、上述のように、例えば酸化シリコン層等よりもヤング率が高い半導体層である。

【0221】

これにより、沈み込みがより生じやすい階段部ＵＳＰ，ＳＳＰにおいて、積層体ＬＭの沈み込みを抑制することができる。また、例えば全体が絶縁層の単体で構成される柱状部に比べて強度の高い柱状部ＨＲｍにより、リプレース処理時の積層体ＬＬＭｇ，ＵＬＭｇの撓みもいっそう抑制することができる。

【0222】

一方で、階段部ＵＳＰ，ＳＳＰでは、接続対象のワード線ＷＬ等が比較的浅い位置にあるため、コンタクトＣＣが積層方向に延びる距離が短い。このため、柱状部ＨＲｍまたはコンタクトＣＣが位置ずれし、あるいは柱状部ＨＲｍが傾斜したとしても、柱状部ＨＲｍとコンタクトＣＣとの接触リスクが低いので、窒化シリコン層等のダミー層ＣＴｄを含む柱状部ＨＲｍを配置することが可能である。

【0223】

実施形態の半導体記憶装置１によれば、階段部ＬＳＰ，ＵＳＰにおける複数の板状コンタクトＬＩのＹ方向の両側に、複数の板状コンタクトＬＩに隣接してＸ方向に沿う方向に配列される複数の柱状部ＨＲｓを備える。複数の柱状部ＨＲｓのそれぞれは、積層体ＬＭの上層側の高さ位置、及び下層側を積層方向にそれぞれ延びる絶縁層５９，５８を備える。

【0224】

上記構成によれば、絶縁層５１の厚さが次第に厚くなり、板状コンタクトＬＩ幅が増す階段部ＬＳＰ，ＵＳＰにおいて、板状コンタクトＬＩとの接触リスクの高い位置には、積層体ＬＭの上層側から下層側の高さ位置に亘って絶縁層５９，５８で構成される柱状部ＨＲｓを配置する。これにより、柱状部ＨＲｓとスリットＳＴとが接触した場合でも、リプレース処理によって柱状部ＨＲｓの一部が導電層に置き換えられてしまうのを抑制することができる。

【0225】

実施形態の半導体記憶装置１によれば、複数の柱状部ＨＲｍは、選択ゲート線ＳＧＤが階段状に加工された階段部ＳＳＰでは、複数の板状コンタクトＬＩに隣接する位置を含めて分散して配置される。

【0226】

上述のように、積層体ＬＭの積層数が多く、絶縁層５１の層厚が薄い階段部ＳＳＰにおいては、積層体ＬＭの沈み込みが顕著になる一方で、テーパ形状またはボーイング形状を有するスリットＳＴのＹ方向の拡幅が抑制される。したがって、階段部ＳＳＰの全域に亘って柱状部ＨＲｍを配置することで、スリットＳＴとの接触の懸念なく、積層体ＬＭの沈み込みをいっそう抑制することができる。

【0227】

（変形例１）
次に、図２１を用いて、実施形態の変形例１の半導体記憶装置２について説明する。変形例１の半導体記憶装置２は、上述の柱状部ＨＲｆに替えて、上下部構造のＸＹ断面積が異なる柱状部ＨＲｆｄを備える点が、上述の実施形態とは異なる。

【0228】

なお、以下の図面においては、上述の実施形態と同様の構成については同様の符号を付し、その説明を省略することがある。

【0229】

図２１は、実施形態の変形例１にかかる半導体記憶装置２の構成の一例を示す図である。

【0230】

より詳細には、図２１（ａ）は階段部ＬＳＰｄの最上層側の構成の一例を示すＹ方向に沿う断面図であり、図２１（ｂ）は柱状部ＨＲｆｄの構成の一例を示すＹ方向に沿う断面図である。図２１（ａ）及び図２１（ｂ）においては、絶縁層１５０下方及び絶縁層５３上方の構造が省略されている。

【0231】

図２１（ｃ）は、選択ゲート線ＳＧＤの高さ位置における積層体ＬＭの一部領域のＸＹ断面図である。

【0232】

変形例１の半導体記憶装置２は、上述の図１に示す実施形態の半導体記憶装置１と概ね同様の概略構成を有する。また、半導体記憶装置２は、メモリ領域ＭＲ及び階段部ＳＳＰ，ＵＳＰにおいて、上述の実施形態の半導体記憶装置１と同様の構成を有する。

【0233】

図２１に示すように、半導体記憶装置２の階段領域ＳＲｄには、上述の階段部ＵＳＰ，ＳＳＰに加え、積層体ＬＬＭに属するワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された階段部ＬＳＰｄが含まれる。階段部ＬＳＰｄには、柱状部ＨＲｆ、ＨＲｓ，ＨＲｆｄ，ＨＲｓｄが配置されている。

【0234】

複数の柱状部ＨＲｆは、階段部ＬＳＰｄの最上層寄りの一部領域に配置されている。複数の柱状部ＨＲｓは、Ｘ方向における柱状部ＨＲｆが配置される領域と対応して、板状コンタクトＬＩに隣接する位置に配置されている。

【0235】

複数の柱状部ＨＲｆｄ，ＨＲｓｄは、階段部ＬＳＰｄにおける柱状部ＨＲｆ，ＨＲｓよりも下層側の領域に配置されている。複数の柱状部ＨＲｆｄは、階段部ＬＳＰｄの下層側の領域に分散して配置され、複数の柱状部ＨＲｓｄは、階段部ＬＳＰｄの下層側の領域において、板状コンタクトＬＩに隣接する位置に配置されている。

【0236】

個々の柱状部ＨＲｆｄは、下部構造として柱状部ＬＨＲｇを備え、上部構造として、積層体ＵＬＭの高さ位置を積層方向に延びる柱状部ＵＨＲｍｄを備える。柱状部ＵＨＲｍｄは、例えば上述の実施形態の柱状部ＵＨＲｍと同様、外周側から順に、ダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを備える。柱状部ＵＨＲｍｄが、ダミー層ＣＰｄを備えていてもよい。

【0237】

個々の柱状部ＨＲｓｄは、下部構造として柱状部ＬＨＲｓを備え、上部構造として、積層体ＵＬＭの高さ位置を積層方向に延びる柱状部ＵＨＲｓｄを備える。柱状部ＵＨＲｓｄは、例えば上述の実施形態の柱状部ＵＨＲｓと同様、絶縁層５９の単体構造を有している。

【0238】

柱状部ＵＨＲｍｄ，ＵＨＲｓｄは、ＸＹ平面に沿う方向の断面形状として、柱状部ＬＨＲｇ，ＬＨＲｓと同様、例えば円形、楕円形、または小判型等の形状をそれぞれ有し、上端部から下端部に向かって径および断面積が小さくなるテーパ形状、あるいは、上端部と下端部との間で最大径および最大面積となるボーイング形状を有する。

【0239】

ただし、柱状部ＵＨＲｍｄ，ＵＨＲｓｄのＸＹ平面に沿う方向の平均の断面積または最大の断面積は、柱状部ＨＲｆｄ，ＨＲｓｄがそれぞれ備える柱状部ＬＨＲｇ，ＬＨＲｓのＸＹ平面に沿う方向の平均の断面積または最大の断面積よりも小さい。換言すれば、柱状部ＵＨＲｍｄ，ＵＨＲｓｄのそれぞれの平均径または最大径は、柱状部ＬＨＲｇ，ＬＨＲｓの平均径または最大径よりも小さい。

【0240】

柱状部ＵＨＲｍｄ，ＵＨＲｓｄがそれぞれ、柱状部ＬＨＲｇ，ＬＨＲｓよりも小さい径等を有することにより、柱状部ＵＨＲｍｄ，ＵＨＲｓｄを形成する際に絶縁層５１に形成されるホールは、例えば柱状部ＬＨＲｇ，ＬＨＲｓを形成する際に積層体ＬＬＭに形成される上述のホールＬＨＬよりも高アスペクト比となりうる。

【0241】

したがって、後に柱状部ＵＨＲｍｄ，ＵＨＲｓｄとなるホールを形成する際のホール底のエッチング反応の鈍化等によって、柱状部ＵＨＲｍｄ，ＵＨＲｓｄのそれぞれの下端部が柱状部ＬＨＲｇ，ＬＨＲｓまで到達していなくともよい。

【0242】

これにより、後に柱状部ＵＨＲｍｄとなるホール形成時の柱状部ＬＨＲｇ上端部のリセス量を低減し、ダミー層ＣＴｄ等を有する柱状部ＵＨＲｍｄの下端部が、積層体ＬＬＭの上層部分の高さ位置にまで到達してしまうことが抑制される。

【0243】

以上のように、上下部構造のＸＹ断面積を異ならせた場合であっても、積層体ＬＭの積層方向から見て、柱状部ＵＨＲｍｄと柱状部ＬＨＲｇとの中心軸、及び柱状部ＵＨＲｓｄと柱状部ＬＨＲｓとの中心軸は、略一致している。

【0244】

なお、柱状部ＨＲｆｄを階段部ＬＳＰｄに配置した場合であっても、上述のように、上部構造のＸＹ断面積が互いに略等しい柱状部ＨＲｍ，ＨＲｆ同士が隣接するよう、階段部ＬＳＰｄの最上層側、つまり、階段部ＵＳＰとの境界付近に柱状部ＨＲｆを配置しておく。これにより、階段部ＬＳＰｄとの境界部分において、階段部ＵＳＰに配置される柱状部ＨＲｍの加工精度を向上させることができる。

【0245】

変形例１の半導体記憶装置２によれば、複数の柱状部ＨＲｆｄは、積層体ＬＭの下層側を積層方向に延びる絶縁層５７の単体である柱状部ＬＨＲｇと、柱状部ＬＨＲｇに対応して、積層体ＬＭの上層側の高さ位置に配置される柱状部ＵＨＲｍｄと、をそれぞれ含む。また、積層体ＬＭの積層方向から見た柱状部ＬＨＲｇの断面積の最大値は、積層体ＬＭの積層方向から見た柱状部ＵＨＲｍｄの断面積の最大値よりも大きい。

【0246】

上述のリプレース処理において、階段部ＬＳＰｄは、柱状部ＨＲｆｄ，ＨＲｓｄのそれぞれの下部構造である柱状部ＬＨＲｇ，ＬＨＲｓによって支持される。したがって、柱状部ＬＨＲｇ，ＬＨＲｓのＸＹ断面積が所望の値を有していれば、上部構造である柱状部ＵＨＲｍｄ，ＵＨＲｓｄは、上記のように、柱状部ＬＨＲｇ，ＬＨＲｓとは異なるＸＹ断面積を有していてもよい。

【0247】

また、階段部ＬＳＰｄにおいては積層体ＬＭの層数が減少しており、積層体ＬＭの沈み込みも比較的生じにくい。したがって、上下部構造のＸＹ断面積を異ならせる場合において、柱状部ＵＨＲｍｄのＸＹ断面積を、上記のように、例えば柱状部ＬＨＲｇより小さくすることが可能である。これにより、柱状部ＨＲｆｄの上部構造においてもコンタクトＣＣとの接触をよりいっそう抑制することができる。

【0248】

変形例１の半導体記憶装置２によれば、その他、上述の実施形態の半導体記憶装置１と同様の効果を奏する。

【0249】

なお、上述の変形例１では、階段部ＬＳＰｄの最上層側を除く下層側の領域において、板状コンタクトＬＩと隣接する位置に柱状部ＨＲｓｄが配置されることとした。しかし、板状コンタクトＬＩと隣接する位置にも柱状部ＨＲｆｄを配置して、複数の柱状部ＨＲｆｄを、階段部ＬＳＰｄの最上層側を除く全域に分散して配置させてもよい。

【0250】

柱状部ＨＲｆｄの上部構造である柱状部ＵＨＲｍｄは例えば径が縮小されているため、このような配置を取っても、板状コンタクトＬＩとの接触を抑制することができる。換言すれば、板状コンタクトＬｉとの接触が回避されるよう、柱状部ＵＨＲｍｄの径を調整することができる。

【0251】

（変形例２）
次に、図２２を用いて、実施形態の変形例２の半導体記憶装置３について説明する。変形例２の半導体記憶装置３は、上述の柱状部ＨＲｆに替えて、上下部構造のピッチが異なる柱状部ＨＲｆｐを備える点が、上述の実施形態とは異なる。

【0252】

なお、以下の図面においては、上述の実施形態と同様の構成については同様の符号を付し、その説明を省略することがある。

【0253】

図２２は、実施形態の変形例２にかかる半導体記憶装置３の構成の一例を示す図である。

【0254】

より詳細には、図２２（ａ）は階段部ＬＳＰｐの最上層側の構成の一例を示すＹ方向に沿う断面図であり、図２２（ｂ）は柱状部ＨＲｆｐの構成の一例を示すＹ方向に沿う断面図である。図２２（ａ）及び図２２（ｂ）においては、絶縁層１５０下方及び絶縁層５３上方の構造が省略されている。

【0255】

図２２（ｃ）は、選択ゲート線ＳＧＤの高さ位置における積層体ＬＭの一部領域のＸＹ断面図である。

【0256】

変形例２の半導体記憶装置３は、上述の図１に示す実施形態の半導体記憶装置１と概ね同様の概略構成を有する。また、半導体記憶装置３は、メモリ領域ＭＲ及び階段部ＳＳＰ，ＵＳＰにおいて、上述の実施形態の半導体記憶装置１と同様の構成を有する。

【0257】

図２２に示すように、半導体記憶装置３の階段領域ＳＲｐには、上述の階段部ＵＳＰ，ＳＳＰに加え、積層体ＬＬＭに属するワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された階段部ＬＳＰｐが含まれる。階段部ＬＳＰｐには、柱状部ＨＲｆ、ＨＲｓ，ＨＲｆｐ，ＨＲｓｐが配置されている。

【0258】

複数の柱状部ＨＲｆは、階段部ＬＳＰｐの最上層寄りの一部領域に配置されている。複数の柱状部ＨＲｓは、Ｘ方向における柱状部ＨＲｆが配置される領域と対応して、板状コンタクトＬＩに隣接する位置に配置されている。

【0259】

複数の柱状部ＨＲｆｐ，ＨＲｓｐは、階段部ＬＳＰｐにおける柱状部ＨＲｆ，ＨＲｓよりも下層側の領域に配置されている。複数の柱状部ＨＲｆｐは、階段部ＬＳＰｐの下層側の領域に分散して配置され、複数の柱状部ＨＲｓｐは、階段部ＬＳＰｐの下層側の領域において、板状コンタクトＬＩに隣接する位置に配置されている。

【0260】

個々の柱状部ＨＲｆｐは、下部構造として柱状部ＬＨＲｇを備え、上部構造として、積層体ＵＬＭの高さ位置を積層方向に延びる柱状部ＵＨＲｍｐを備える。柱状部ＵＨＲｍｐは、例えば上述の実施形態の柱状部ＵＨＲｍと同様、外周側から順に、ダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを備える。柱状部ＵＨＲｍｐが、ダミー層ＣＰｄを備えていてもよい。

【0261】

個々の柱状部ＨＲｓｐは、下部構造として柱状部ＬＨＲｓを備え、上部構造として、積層体ＵＬＭの高さ位置を積層方向に延びる柱状部ＵＨＲｓｐを備える。柱状部ＵＨＲｓｐは、例えば上述の実施形態の柱状部ＵＨＲｓと同様、絶縁層５９の単体構造を有している。

【0262】

柱状部ＵＨＲｍｐ，ＵＨＲｓｐは、ＸＹ平面に沿う方向の断面形状として、柱状部ＬＨＲｇ，ＬＨＲｓと同様、例えば円形、楕円形、または小判型等の形状をそれぞれ有し、上端部から下端部に向かって径および断面積が小さくなるテーパ形状、あるいは、上端部と下端部との間で最大径および最大面積となるボーイング形状を有する。

【0263】

ここで、柱状部ＵＨＲｍｐ同士、柱状部ＵＨＲｓｐ同士、及び柱状部ＵＨＲｍｐ，ＵＨＲｓｐ間のピッチは、柱状部ＨＲｆｐ，ＨＲｓｐが備える柱状部ＬＨＲｇ同士、柱状部ＬＨＲｓ同士、及び柱状部ＬＨＲｇ，ＬＨＲｓ間のピッチと異なっている。より詳細には、柱状部ＵＨＲｍｐ同士、柱状部ＵＨＲｓｐ同士、及び柱状部ＵＨＲｍｐ，ＵＨＲｓｐ間のピッチは、例えば柱状部ＬＨＲｇ同士、柱状部ＬＨＲｓ同士、及び柱状部ＬＨＲｇ，ＬＨＲｓ間のピッチよりも大きい。

【0264】

この場合、積層体ＬＭの積層方向から見て、柱状部ＵＨＲｍｐとこれに対応する柱状部ＬＨＲｇとの中心軸、及び柱状部ＵＨＲｓｐとこれに対応する柱状部ＬＨＲｓとの中心軸は一致しない。この場合であっても、互いに対となる柱状部ＵＨＲｍｐ，ＬＨＲｇ、及び互いに対となる柱状部ＵＨＲｓｐ，ＬＨＲｓを、概ね積層方向に重なる位置に配置することができる。

【0265】

ただし、柱状部ＵＨＲｍｐと柱状部ＬＨＲｇ、あるいは、柱状部ＵＨＲｓｐと柱状部ＬＨＲｓとが接続されていなくともよく、また、これらの上下部構造が１対１に対応していなくともよい。

【0266】

なお、柱状部ＨＲｆｐを階段部ＬＳＰｐに配置した場合であっても、上述のように、上部構造のピッチが互いに略等しい柱状部ＨＲｍ，ＨＲｆ同士が隣接するよう、階段部ＬＳＰｐの最上層側、つまり、階段部ＵＳＰとの境界付近に柱状部ＨＲｆを配置しておく。これにより、階段部ＬＳＰｐとの境界部分において、階段部ＵＳＰに配置される柱状部ＨＲｍの加工精度を向上させることができる。

【0267】

変形例２の半導体記憶装置３によれば、複数の柱状部ＨＲｆｐは、積層体ＬＭの下層側を積層方向に延びる絶縁層５７の単体である柱状部ＬＨＲｇと、柱状部ＬＨＲｇに対応して、積層体ＬＭの上層側の高さ位置に配置される柱状部ＵＨＲｍｐと、をそれぞれ含む。また、積層体ＬＭの積層方向から見た柱状部ＬＨＲｇ間のピッチと、積層体ＬＭの積層方向から見た柱状部ＵＨＲｍｐ間のピッチとは異なる。

【0268】

上述のリプレース処理において、階段部ＬＳＰｐは、柱状部ＨＲｆｐ，ＨＲｓｐのそれぞれの下部構造である柱状部ＬＨＲｇ，ＬＨＲｓによって支持される。したがって、柱状部ＬＨＲｇ，ＬＨＲｓのピッチが所望の間隔を有していれば、上部構造である柱状部ＵＨＲｆｐ，ＵＨＲｓｐは、上記のように、柱状部ＬＨＲｇ，ＬＨＲｓとはそれぞれ異なるピッチを有していてもよい。これにより、柱状部ＵＨＲｆｐ，ＵＨＲｓｐの配置の自由度を向上させることができる。

【0269】

変形例２の半導体記憶装置３によれば、積層体ＬＭの積層方向から見た柱状部ＵＨＲｆｐ間のピッチは、積層体ＬＭの積層方向から見た柱状部ＬＨＲｇ間のピッチよりも大きい。これにより、柱状部ＵＨＲｆｐとコンタクトＣＣとの接触がいっそう抑制される。

【0270】

変形例２の半導体記憶装置３によれば、その他、上述の実施形態の半導体記憶装置１と同様の効果を奏する。

【0271】

（変形例３）
次に、図２３及び図２４を用いて、実施形態の変形例３の半導体記憶装置４について説明する。変形例３の半導体記憶装置４は、上述の柱状部ＨＲｆに替えて、上部構造を有さない柱状部ＬＨＲｇを備える点が、上述の実施形態とは異なる。

【0272】

なお、以下の図面においては、上述の実施形態と同様の構成については同様の符号を付し、その説明を省略することがある。

【0273】

図２３は、実施形態の変形例３にかかる半導体記憶装置４の構成の一例を示す図である。

【0274】

より詳細には、図２３（ａ）は階段部ＬＳＰｎの最上層側の構成の一例を示すＹ方向に沿う断面図であり、図２３（ｂ）は柱状部ＬＨＲｇの構成の一例を示すＹ方向に沿う断面図である。図２３（ａ）及び図２３（ｂ）においては、絶縁層１５０下方及び絶縁層５３上方の構造が省略されている。

【0275】

図２３（ｃ）は、選択ゲート線ＳＧＤの高さ位置における積層体ＬＭの一部領域のＸＹ断面図である。

【0276】

変形例３の半導体記憶装置４は、上述の図１に示す実施形態の半導体記憶装置１と概ね同様の概略構成を有する。また、半導体記憶装置４は、メモリ領域ＭＲ及び階段部ＳＳＰ，ＵＳＰにおいて、上述の実施形態の半導体記憶装置１と同様の構成を有する。

【0277】

図２３に示すように、半導体記憶装置４の階段領域ＳＲｎには、上述の階段部ＵＳＰ，ＳＳＰに加え、積層体ＬＬＭに属するワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された階段部ＬＳＰｎが含まれる。階段部ＬＳＰｎには、柱状部ＨＲｆ、ＨＲｓ、及び上部構造を有さない柱状部ＬＨＲｇ，ＬＨＲｓが配置されている。

【0278】

複数の柱状部ＨＲｆは、階段部ＬＳＰｎの最上層寄りの一部領域に配置されている。複数の柱状部ＨＲｓは、Ｘ方向における柱状部ＨＲｆが配置される領域と対応して、板状コンタクトＬＩに隣接する位置に配置されている。

【0279】

上部構造を有さない複数の柱状部ＬＨＲｇは、階段部ＬＳＰｎにおける柱状部ＨＲｆ，ＨＲｓよりも下層側の領域に分散して配置されている。

【0280】

ここで、個々の柱状部ＬＨＲｇは、例えば上述の実施形態の柱状部ＨＲｆの下部構造である柱状部ＬＨＲｇと同様の構成を有する一方、上述の実施形態の柱状部ＨＲｆとは異なり、積層体ＵＬＭの高さ位置を積層方向に延びる上部構造を有していない。

【0281】

すなわち、変形例３における上部構造を有さない柱状部ＬＨＲｇは、絶縁層５７の単体構造を有し、積層体ＬＬＭの上面の高さ位置に上端部を備えている。換言すれば、変形例３の半導体記憶装置４において、階段部ＬＳＰｎの最上層側を除く下層側の領域に配置された柱状部ＬＨＲｇは、その上端部が積層体ＵＬＭの底面と対応する高さに位置している。

【0282】

上部構造を有さない複数の柱状部ＬＨＲｓは、階段部ＬＳＰｎにおける柱状部ＨＲｆ，ＨＲｓよりも下層側の領域において、板状コンタクトＬＩに隣接する位置に配置されている。

【0283】

ここで、個々の柱状部ＬＨＲｓは、例えば上述の実施形態の柱状部ＨＲｓの下部構造である柱状部ＬＨＲｓと同様の構成を有する一方、上述の実施形態の柱状部ＨＲｓとは異なり、積層体ＵＬＭの高さ位置を積層方向に延びる上部構造を有していない。

【0284】

すなわち、変形例３の上部構造を有さない柱状部ＬＨＲｓは、絶縁層５８の単体構造を有し、積層体ＬＬＭの上面の高さ位置に上端部を備えている。

【0285】

図２４は、実施形態の変形例３にかかる半導体記憶装置４の製造方法の手順の一部を例示するＸ方向に沿う断面図である。

【0286】

変形例３の半導体記憶装置４においても、例えば上述の実施形態の半導体記憶装置１と同様、図４（ａ）～図９（ｂ）までの処理を行うことができる。

【0287】

図２４（ａ）は、上述の図９（ｂ）と同様、積層体ＬＭの下部構造となる積層体ＬＬＭｓに、階段部ＬＳＰｓ、ピラーＰＬｃ、及び柱状部ＨＲｃ，ＬＨＲｇが形成され、積層体ＬＭの上部構造となる積層体ＵＬＭｓに形成された階段部ＵＳＰｓ，ＳＳＰｓが絶縁層５１に覆われた状態を示す。なお、図示はしないが、この時点で、階段部ＵＳＰｓ，ＬＳＰｓにおいて、後に板状コンタクトＬＩが形成されることとなる領域に隣接して、複数の柱状部ＬＨＲｓが形成済みであってもよい。

【0288】

図２４（ｂ）に示すように、積層体ＵＬＭｓの高さ位置を積層方向に延びる複数のメモリホールＵＭＨ及び複数のホールＵＨＬを例えば一括形成する。メモリホールＵＭＨは、積層体ＵＬＭｓを貫通してピラーＰＬｃの上端部に到達する。ホールＵＨＬは、絶縁層５１及び積層体ＵＬＭｓを貫通して柱状部ＨＲｃまたは柱状部ＬＨＲｇの上端部に到達する。ホールＵＨＬは、階段部ＵＳＰｓにおいて、柱状部ＬＨＲｇに加えて、柱状部ＬＨＲｓの上端部に到達してもよい。このとき、上述の実施形態とは異なり、ホールＵＨＬは、階段部ＬＳＰｓの最上層側を除き、階段部ＬＳＰｓの下層側と積層方向に重なる位置には形成されない。

【0289】

図２４（ｃ）に示すように、複数のメモリホールＵＭＨ及び複数のホールＵＨＬを介して、これらの底面に露出するピラーＰＬｃ及び柱状部ＨＲｃに充填された犠牲層２６を、酸素プラズマを用いたアッシング等により除去する。これにより、複数のメモリホールＭＨ及び複数のホールＨＬが形成される。下端部が柱状部ＬＨＲｇ，ＬＨＲｓに接続される一部のホールＵＨＬはそのまま残存する。

【0290】

これ以降、上述の実施形態と同様、階段部ＵＳＰｓに残存するホールＵＨＬ内などに絶縁層５９を充填して、後に板状コンタクトＬＩと隣接することとなる階段部ＵＳＰｓの領域などに複数の柱状部ＨＲｓを形成する。

【0291】

また、メモリホールＭＨ内、及び階段部ＵＳＰｓ，ＳＳＰｓのホールＨＬと階段部ＬＳＰｓの最上層側の領域のホールＵＨＬ内に、多層絶縁層ＭＥｂ、半導体層ＣＮｂ、及び絶縁層ＣＲｂを形成するなどして、ピラーＰＬ及び柱状部ＨＲｍ，ＨＲｆを形成する。このとき、階段部ＬＳＰｓの最上層側の一部領域には柱状部ＨＲｆが形成される。

【0292】

その後も、上述の実施形態と同様の処理が行われ、変形例３の半導体記憶装置４が製造される。

【0293】

変形例３の半導体記憶装置４によれば、上部構造を有さない複数の柱状部ＬＨＲｇは、積層体ＬＭの上層側の底面と対応する高さ位置にそれぞれ上端部を有する絶縁層５７の単体である。

【0294】

上述のリプレース処理において、階段部ＬＳＰｎは、専ら積層体ＬＬＭｓの高さ位置に配置される柱状部ＬＨＲｇによって支持される。したがって、階段部ＬＳＰｎに配置される柱状部ＬＨＲｇに対応して、積層体ＵＬＭの高さ位置に配置される上部構造を有していなくともよい。

【0295】

また、階段部ＬＳＰｎにおいて、柱状部ＬＨＲｇが上部構造を有さないことにより、コンタクトＣＣとの接触がよりいっそう抑制される。

【0296】

変形例３の半導体記憶装置４によれば、複数の柱状部ＨＲｆが、複数の柱状部ＨＲｍ，ＬＨＲｇの間に配置されている。これにより、後に柱状部ＨＲｍとなるホールＵＨＬを階段部ＵＳＰｓに形成する際、階段部ＬＳＰｓと隣接する領域において、ホールＵＨＬの開口不良等を抑制することができ、柱状部ＨＲｍの加工精度を向上させることができる。

【0297】

（その他の変形例）
上述の実施形態および変形例１～３では、階段領域ＳＲ，ＳＲｄ、ＳＲｐ，ＳＲｎが、積層体ＬＭのＸ方向両端部に配置されることとした。しかし、積層体の中央部を階段状に掘り下げることで、積層方向から見た積層体の中央部に階段領域を配置してもよい。このような階段領域においても、上述の実施形態および変形例１～３の構成を適用することができる。

【0298】

また、上述の実施形態および変形例１～３では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。

【0299】

また、上述の実施形態および変形例１～３では、積層体ＬＭは、２つの積層体ＬＬＭ，ＵＬＭを含む２Ｔｉｅｒ構造を有することとした。しかし、積層体のＴｉｅｒ数は３Ｔｉｅｒ以上であってもよい。この場合、１Ｔｉｅｒ及び２Ｔｉｅｒに、上述の実施形態および変形例１～３の柱状部ＨＲｆ、ＨＲｆｄ、ＨＲｆｐ，ＬＨＲｇのいずれかの構造を有する柱状部を配置し、３Ｔｉｅｒ以降は、柱状部ＵＨＲｍと同様の構成を有する柱状部を積み上げていくことができる。

【0300】

また、上述の実施形態および変形例１～３では、積層体ＬＭの上方に周辺回路ＣＢＡを配置することとした。しかし、周辺回路は、積層体の下方または積層体と同じ階層に配置されてもよい。

【0301】

周辺回路を積層体の下方に配置する場合には、例えば絶縁層で覆われた周辺回路を有する半導体基板の絶縁層上に、ソース線および積層体を形成することができる。周辺回路を積層体と同じ階層に配置する場合には、周辺回路が形成される半導体基板上の周辺回路とは異なる位置に、積層体を形成することができる。

【0302】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0303】

１～４…半導体記憶装置、ＣＣ…コンタクト、ＨＲｆ，ＨＲｆｄ，ＨＲｆｐ，ＨＲｍ，ＨＲｓ，ＬＨＲｇ，ＬＨＲｓ，ＵＨＲｍ，ＵＨＲｍｄ，ＵＨＲｍｐ，ＵＨＲｓ，ＵＨＲｓｄ，ＵＨＲｓｐ…柱状部、ＬＩ…板状コンタクト、ＬＬＭ，ＬＬＭｇ，ＬＬＭｓ，ＬＭ，ＵＬＭ，ＵＬＭｇ，ＵＬＭｓ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、５１，５７，５８，５９…絶縁層、ＰＬ…ピラー、ＬＳＰ，ＬＳＰｄ，ＬＳＰｎ，ＬＳＰｐ，ＳＳＰ，ＵＳＰ…階段部、ＳＲ，ＳＲｄ，ＳＲｎ，ＳＲｐ…階段領域、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＴ…スリット、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】