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特開2024-130279オーディオ用Ｄ／Ａコンバータ、ＤＳＤ信号のＤ／Ａ変換方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024130279
(43)【公開日】2024-09-30
(54)【発明の名称】オーディオ用Ｄ／Ａコンバータ、ＤＳＤ信号のＤ／Ａ変換方法
(51)【国際特許分類】
H03M 1/74 20060101AFI20240920BHJP
【ＦＩ】
H03M1/74
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023039916
(22)【出願日】2023-03-14
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】山上 真司
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AB00
5J022BA01
5J022CC03
5J022CD03
(57)【要約】
【課題】ＤＳＤネイティブのままで出力レベルを大きくすることが可能なオーディオ用Ｄ／Ａコンバータを提供する。
【解決手段】シフトレジスタ２１０は、ＤＳＤデータのＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）を格納する。制御部２２０は、シフトレジスタ２１０に格納される１の個数がｐであるとき、ｐ個の１を含むＮビットの出力コードＣ１をセグメント型Ｄ／Ａコンバータ２３０に供給する。
【選択図】図１
【解決手段】シフトレジスタ２１０は、ＤＳＤデータのＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）を格納する。制御部２２０は、シフトレジスタ２１０に格納される１の個数がｐであるとき、ｐ個の１を含むＮビットの出力コードＣ１をセグメント型Ｄ／Ａコンバータ２３０に供給する。
【選択図】図１
【特許請求の範囲】
【請求項1】
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換するオーディオ用Ｄ／Ａコンバータであって、
Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、
前記ＤＳＤデータのＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）を格納するシフトレジスタと、
前記シフトレジスタに格納される１の個数がｐであるとき、ｐ個の１を含むＮビットの出力コードを前記セグメント型Ｄ／Ａコンバータに供給する制御部と、
を備える、オーディオ用Ｄ／Ａコンバータ。
Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、
前記ＤＳＤデータのＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）を格納するシフトレジスタと、
前記シフトレジスタに格納される１の個数がｐであるとき、ｐ個の１を含むＮビットの出力コードを前記セグメント型Ｄ／Ａコンバータに供給する制御部と、
を備える、オーディオ用Ｄ／Ａコンバータ。
【請求項2】
ｍ＝０．５，Ｎ＝１６，Ｍ＝３２である、請求項１に記載のオーディオ用Ｄ／Ａコンバータ。
【請求項3】
前記シフトレジスタは、直列に接続されたＭ個のフリップフロップを含む、請求項１または２に記載のオーディオ用Ｄ／Ａコンバータ。
【請求項4】
前記シフトレジスタは、
直列に接続されたＮ個のフリップフロップと、
直列に接続された（Ｍ－Ｎ）個のフリップフロップと、
を含む、請求項１または２に記載のオーディオ用Ｄ／Ａコンバータ。
直列に接続されたＮ個のフリップフロップと、
直列に接続された（Ｍ－Ｎ）個のフリップフロップと、
を含む、請求項１または２に記載のオーディオ用Ｄ／Ａコンバータ。
【請求項5】
前記シフトレジスタは、
前記ＤＳＤデータが入力される直列に接続されたＮ個のフリップフロップを含む第１フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ個のフリップフロップを含む第２フリップフロップ群と、
を含む、請求項２に記載のオーディオ用Ｄ／Ａコンバータ。
前記ＤＳＤデータが入力される直列に接続されたＮ個のフリップフロップを含む第１フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ個のフリップフロップを含む第２フリップフロップ群と、
を含む、請求項２に記載のオーディオ用Ｄ／Ａコンバータ。
【請求項6】
前記シフトレジスタは、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第１フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第２フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第３フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第４フリップフロップ群と、
を含む、請求項２に記載のオーディオ用Ｄ／Ａコンバータ。
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第１フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第２フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第３フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第４フリップフロップ群と、
を含む、請求項２に記載のオーディオ用Ｄ／Ａコンバータ。
【請求項7】
前記シフトレジスタは、
前記第１フリップフロップ群から前記第４フリップフロップ群の少なくともひとつには、遅延された前記ＤＳＤデータが入力される、請求項６に記載のオーディオ用Ｄ／Ａコンバータ。
前記第１フリップフロップ群から前記第４フリップフロップ群の少なくともひとつには、遅延された前記ＤＳＤデータが入力される、請求項６に記載のオーディオ用Ｄ／Ａコンバータ。
【請求項8】
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換するオーディオ用Ｄ／Ａコンバータであって、
Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、
前記ＤＳＤデータのＮビットを保持するシフトレジスタと、
前記シフトレジスタに含まれる１の個数がｎであるとき、α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードを前記セグメント型Ｄ／Ａコンバータに供給する制御部と、
を備える、オーディオ用Ｄ／Ａコンバータ。
Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、
前記ＤＳＤデータのＮビットを保持するシフトレジスタと、
前記シフトレジスタに含まれる１の個数がｎであるとき、α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードを前記セグメント型Ｄ／Ａコンバータに供給する制御部と、
を備える、オーディオ用Ｄ／Ａコンバータ。
【請求項9】
前記制御部は、
前記シフトレジスタに含まれる１の個数ｎを取得するカウンタと、
前記個数ｎを表すバイナリコードをα倍する乗算器と、
前記乗算器の出力がｐであるとき、ｐ個の１を含むＮビットの出力コードを生成するエンコーダと、
を含む、請求項８に記載のオーディオ用Ｄ／Ａコンバータ。
前記シフトレジスタに含まれる１の個数ｎを取得するカウンタと、
前記個数ｎを表すバイナリコードをα倍する乗算器と、
前記乗算器の出力がｐであるとき、ｐ個の１を含むＮビットの出力コードを生成するエンコーダと、
を含む、請求項８に記載のオーディオ用Ｄ／Ａコンバータ。
【請求項10】
α＝２ｋ（ｋは自然数）であるとき、
前記乗算器は、前記個数ｎを表すバイナリコードをｋビット、左にビットシフトするビットシフタである、請求項９に記載のオーディオ用Ｄ／Ａコンバータ。
前記乗算器は、前記個数ｎを表すバイナリコードをｋビット、左にビットシフトするビットシフタである、請求項９に記載のオーディオ用Ｄ／Ａコンバータ。
【請求項11】
前記シフトレジスタは、前記ＤＳＤデータの連続するＮビットを保持する、請求項８から１０のいずれかに記載のオーディオ用Ｄ／Ａコンバータ。
【請求項12】
前記シフトレジスタは、
前記ＤＳＤデータの連続するＮ／２ビットを保持する第１フリップフロップ群と、
前記ＤＳＤデータの連続するＮ／２ビットを保持する第２フリップフロップ群と、
を含む、請求項８から１０のいずれかに記載のオーディオ用Ｄ／Ａコンバータ。
前記ＤＳＤデータの連続するＮ／２ビットを保持する第１フリップフロップ群と、
前記ＤＳＤデータの連続するＮ／２ビットを保持する第２フリップフロップ群と、
を含む、請求項８から１０のいずれかに記載のオーディオ用Ｄ／Ａコンバータ。
【請求項13】
ひとつの半導体基板に一体集積化された、請求項１，２，８から１０のいずれかに記載のオーディオ用Ｄ／Ａコンバータ。
【請求項14】
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換する方法であって、
前記ＤＳＤデータの連続するＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）に含まれる１の個数ｐをカウントするステップと、
ｐ個の１を含むＮビットの出力コードを生成するステップと、
前記Ｎビットの出力コードを、Ｎビットのセグメント型Ｄ／Ａコンバータによって前記アナログ信号に変換するステップと、
を備える、方法。
前記ＤＳＤデータの連続するＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）に含まれる１の個数ｐをカウントするステップと、
ｐ個の１を含むＮビットの出力コードを生成するステップと、
前記Ｎビットの出力コードを、Ｎビットのセグメント型Ｄ／Ａコンバータによって前記アナログ信号に変換するステップと、
を備える、方法。
【請求項15】
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換する方法であって、
前記ＤＳＤデータのＮビットに含まれる１の個数ｎをカウントするステップと、
α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードを生成するステップと、
前記Ｎビットの出力コードを、Ｎビットのセグメント型Ｄ／Ａコンバータによって前記アナログ信号に変換するステップと、
を備える、オーディオ用Ｄ／Ａコンバータ。
前記ＤＳＤデータのＮビットに含まれる１の個数ｎをカウントするステップと、
α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードを生成するステップと、
前記Ｎビットの出力コードを、Ｎビットのセグメント型Ｄ／Ａコンバータによって前記アナログ信号に変換するステップと、
を備える、オーディオ用Ｄ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、オーディオ信号処理に関し、特にＤＳＤ信号の再生技術に関する。
【背景技術】
【0002】
近年、オーディオ分野において、音源のハイレゾ化が進められている。こうした状況のもと、音源のネットワーク配信などではＤＳＤ（Direct Stream Digital）と呼ばれるフォーマットの普及が進んでおり、それに対応した再生装置が求められている。ＤＳＤ方式は、それ自体は従来から存在しており、ＳＡＣＤ（スーパーオーディオＣＤ）などでも採用されていた。
【0003】
ＤＳＤ方式は、ＰＤＭ（パルス密度変調）の一種であり、オーディオ波形が１ビットのパルス密度変調されたビットストリームとして記録されたものであり、原理的にはそれをローパスフィルタを通過させることで、もとのオーディオ波形を再生できる。
【0004】
ＤＳＤフォーマットのオーディオ信号の再生方法は、非ネイティブ再生とネイティブ再生の２つに分けられる。非ネイティブ再生では、ＤＳＤ信号を一旦、ＰＣＭ（Pulse Code Modulation）信号に変換した後に、Ｄ／Ａコンバータによってアナログオーディオ信号に変換する。
【0005】
一方、ネイティブ再生では、ＤＳＤ信号をＰＣＭ信号に変換することなく、そのままＤ／Ａ変換を行い、アナログオーディオ信号に変換する。
【発明の概要】
【発明が解決しようとする課題】
【0006】
ＤＳＤ信号は、変調率が５０％以下となるように変調されている。したがって、ＰＣＭ信号とＤＳＤ信号を比較すると、ＤＳＤ信号の方が、出力レベルが－６ｄＢ低くなる。この出力レベルの違いを解消するため手法として、２つのアプローチが考えられる。ひとつは、ＰＣＭ信号の出力レベルを－６ｄＢ低下させ、ＤＳＤ信号に合わせたあとに、アナログ信号に変換するものである。これはＰＣＭ信号のフルスケールが－６ｄＢ小さくなることを意味し、Ｓ／Ｎやダイナミックレンジなどの特性が悪化し、Ｄ／Ａコンバータがもつ本来の性能が生かせなくなる。
【0007】
別のアプローチは、ＤＳＤ信号を一旦、ＰＣＭ信号に変換して、出力レベルを変化させたあとに、アナログ信号に変換するものである。この手法は、非ネイティブ再生となるため、ＤＳＤネイティブ特有の音質が損なわれるという問題がある。
【0008】
本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ＤＳＤネイティブのままで出力レベルを大きくすることが可能なオーディオ用Ｄ／Ａコンバータの提供にある。
【課題を解決するための手段】
【0009】
本開示のある態様は、Ｄ／Ａコンバータに関し、特に変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換するオーディオ用Ｄ／Ａコンバータに関する。オーディオ用Ｄ／Ａコンバータは、Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、ＤＳＤデータのＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）を格納するシフトレジスタと、シフトレジスタに格納される１の個数がｐであるとき、ｐ個の１を含むＮビットの出力コードをセグメント型Ｄ／Ａコンバータに供給する制御部と、を備える。
【0010】
本開示の別の態様もまた、オーディオ用Ｄ／Ａコンバータである。このオーディオ用Ｄ／Ａコンバータは、Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、ＤＳＤデータのＮビットを保持するシフトレジスタと、シフトレジスタに含まれる１の個数がｎであるとき、α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードをセグメント型Ｄ／Ａコンバータに供給する制御部と、を備える。
【0011】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0012】
本開示のある態様によれば、ＤＳＤネイティブ再生で出力レベルを大きくすることができる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
（実施の形（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0015】
一実施形態に係るオーディオ用Ｄ／Ａコンバータは、変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換する。オーディオ用Ｄ／Ａコンバータは、Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、ＤＳＤデータのＭビット（Ｎ＜M≦N／ｍ）を格納するシフトレジスタと、シフトレジスタに格納される１の個数がｐであるとき、ｐ個の１を含むＮビットの出力コードをセグメント型Ｄ／Ａコンバータに供給する制御部と、を備える。
【0016】
変調率ｍのＤＳＤデータから取り出したＭビットには最大でＭ×ｍ個の１が含まれることとなる。このＭビットに含まれる１の個数をカウントし、Ｎ個のセグメント型Ｄ／Ａコンバータを制御することにより、信号レベルを、Ｍ／Ｎ倍に大きくすることができる。
【0017】
一実施形態において、ｍ＝０．５，Ｎ＝１６，Ｍ＝３２であってもよい。
【0018】
一実施形態において、シフトレジスタは、直列に接続されたＭ個のフリップフロップを含を含んでもよい。
【0019】
一実施形態において、シフトレジスタは、直列に接続されたＮ個のフリップフロップと、直列に接続された（Ｍ－Ｎ）個のフリップフロップと、を含んでもよい。
【0020】
一実施形態において、シフトレジスタは、ＤＳＤデータが入力される直列に接続されたＮ個のフリップフロップを含む第１フリップフロップ群と、ＤＳＤデータが入力される直列に接続されたＮ個のフリップフロップを含む第２フリップフロップ群と、を含んでもよい。
【0021】
一実施形態において、シフトレジスタは、ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第１フリップフロップ群と、ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第２フリップフロップ群と、ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第３フリップフロップ群と、ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第４フリップフロップ群と、を含んでもよい。
【0022】
一実施形態において、シフトレジスタは、第１フリップフロップ群から第４フリップフロップ群の少なくともひとつには、遅延されたＤＳＤデータが入力されてもよい。
【0023】
一実施形態に係るオーディオ用Ｄ／Ａコンバータは、変調率Ａを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換する。オーディオ用Ｄ／Ａコンバータは、Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、ＤＳＤデータのＮビットを保持するシフトレジスタと、シフトレジスタに含まれる１の個数がｎであるとき、α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードを、セグメント型Ｄ／Ａコンバータに供給する制御部と、を備える。
【0024】
変調率ｍのＤＳＤデータから取り出したＮビットには最大でＮ×ｍ個の１が含まれる。Ｎビットのセグメント型Ｄ／Ａコンバータに供給されるＮビットの出力コードには、最大でＮ×ｍ×α個の１が含まれることとなり、信号レベルをα倍に大きくすることができる。
【0025】
一実施形態において、制御部は、シフトレジスタに含まれる１の個数ｎを取得するカウンタと、個数ｎを表すバイナリコードをα倍する乗算器と、乗算器の出力がｐであるとき、ｐ個の１を含むＮビットの出力コードを生成するエンコーダと、を含んでもよい。
【0026】
一実施形態において、シフトレジスタは、ＤＳＤデータの連続するＮビットを保持してもよい。
【0027】
一実施形態において、シフトレジスタは、ＤＳＤデータの連続するＮ／２ビットを保持する第１フリップフロップ群と、ＤＳＤデータの連続するＮ／２ビットを保持する第２フリップフロップ群と、を含んでもよい。
【0028】
一実施形態において、α＝２ｋ（ｋは自然数）であるとき、乗算器は、個数ｎを表すバイナリコードをｋビット、左にビットシフトするビットシフタであってもよい。
【0029】
一実施形態において、α＝２ｋ（ｋは自然数）であるとき、制御部は、シフトレジスタに含まれる１の個数ｎを取得するカウンタと、個数ｎを表すバイナリコードをｋビット、左にビットシフトするビットシフタと、ビットシフト後のバイナリコードが表す値がｐであるとき、ｐ個の１を含むＮビットの出力コードを生成するエンコーダと、を含んでもよい。
【0030】
一実施形態において、オーディオ用Ｄ／Ａコンバータは、ＤＳＤデータの（α－１）×Ｎビット（αは、１＜α≦１／ｍを満たす定数）を保持する追加シフトレジスタをさらに備えてもよい。制御部は、シフトレジスタおよび追加シフトレジスタに含まれる１の個数ｐを取得するカウンタと、カウンタの出力が表す値に対応する個数の１を含むＮビットの出力コードを生成するエンコーダと、を含んでもよい。
【0031】
一実施形態において、オーディオ用Ｄ／Ａコンバータは、ひとつの半導体基板に一体集積化されていてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0032】
（実施の形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0033】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0034】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0035】
（実施形態１）
図１は、実施形態１に係るオーディオ回路１００Ａの回路図である。オーディオ回路１００Ａは、オーディオインタフェース回路１１０、Ｄ／Ａコンバータ２００Ａを備え、ひとつの半導体基板に集積化されたＤＡＣチップである。
図１は、実施形態１に係るオーディオ回路１００Ａの回路図である。オーディオ回路１００Ａは、オーディオインタフェース回路１１０、Ｄ／Ａコンバータ２００Ａを備え、ひとつの半導体基板に集積化されたＤＡＣチップである。
【0036】
オーディオ回路１００ＡはデータピンＤＡＴＡとクロックピンＣＬＫを有する。オーディオインタフェース回路１１０は、外部の音源（不図示）から、ＤＳＤデータとＤＳＤクロックＣＬＫを含むＤＳＤ信号を受ける。ＤＳＤ信号の変調率はｍであるとする。現行の規格では、変調率ｍ＝０．５と定められているが、本開示の適用は、ｍ＝０．５のＤＳＤ信号には限定されず、任意の変調率を有するＰＤＭ信号に適用可能である。
【0037】
Ｄ／Ａコンバータ２００Ａは、シフトレジスタ２１０Ａ、制御部２２０Ａ、セグメント型Ｄ／Ａコンバータ２３０を備える。セグメント型Ｄ／Ａコンバータ２３０は、たとえば電流セグメント型Ｄ／Ａコンバータであり、複数Ｎ個（Ｎ≧２）の電流セグメント２３２を備える。複数の電流セグメント２３２は個別にオン、オフが切り替え可能であり、オン状態において等しい電流量を出力する。複数の電流セグメント２３２の電流が加算され、出力信号ＯＵＴが生成される。出力信号ＯＵＴは、電流信号であってもよいし、電流信号を電圧に変換して得られる電圧信号であってもよい。
【0038】
セグメント型Ｄ／Ａコンバータ２３０は、スイッチドキャパシタ型のＤ／Ａコンバータであってもよく、その場合、電流セグメント２３２に代えて、容量セグメントが設けられる。
【0039】
シフトレジスタ２１０Ａは、Ｍ個のフリップフロップＦＦ１～ＦＦＭを含み、ＤＳＤデータの隣接するＭビット（ただしＭは、Ｎ＜Ｍ≦Ｎ／ｍを満たす整数）を格納する。ＤＳＤデータは、シフトレジスタ２１０Ａ内を、ＤＳＤクロックＣＬＫと同期して、１ビットずつシフトしていく。なお、シフトレジスタ２１０Ａは、インタフェース回路１１０の一部であってもよい。
【0040】
一例として、セグメント型Ｄ／Ａコンバータ２３０のビット数Ｎを１６とする。また規格で策定されるＤＳＤ信号の変調率ｍは０．５である。このとき、シフトレジスタ２１０Ａのビット数Ｍは、１６＜Ｍ≦３２の範囲から選ぶことができる。以下では、Ｍ＝３２とする。
【0041】
制御部２２０Ａは、シフトレジスタ２１０Ａに格納されるＭビットのうち、１の個数ｐをカウントする。そして、ｐ個の１を含むＮビットの出力コードＣ１を、セグメント型Ｄ／Ａコンバータ２３０に供給する。出力コードＣ１は、Ｎ個のビットｂ１～ｂＮを含み、ｉ番目のビットｂｉは、ｉ番目の電流セグメント２３２＿ｉのオン、オフを規定する。具体的には、ｂｉ＝１のとき、電流セグメント２３２＿ｉはオンであり、ｂｉ＝０のとき、電流セグメント２３２＿ｉはオフとなる。
【0042】
出力コードＣ１の生成手法は特に限定されない。もっとも簡易には、出力コードＣ１は端からｐビットが１であり、残りが０であるサーモメータコードであってもよい。ただしその場合、使用される電流セグメント２３２が偏るため、Ｄ／Ａコンバータの精度が低くなる。そこで、出力コードＣ１の複数のビットｂ１～ｂＮの中で、１が時間的、空間的にまんべんなく分布するように、出力コードＣ１を生成するとよい。このために、たとえばＤＷＡ（Data Weighted Average）などの技術を利用することができる。
【0043】
図２は、制御部２２０Ａの構成例を示すブロック図である。制御部２２０Ａは、カウンタ２２２およびエンコーダ２２４を含む。カウンタ２２２は、シフトレジスタ２１０Ａに格納される１の個数ｐをカウントし、カウント値ｐを示すコードＣ２を生成する。エンコーダ２２４は、コードＣ２を受け、出力コードＣ１に変換する。
【0044】
以上がオーディオ回路１００Ａの構成である。オーディオ回路１００Ａの利点は、比較技術との対比によって明確となる。そこで比較技術について説明する。
【0045】
図３は、比較技術に係るオーディオ回路１００Ａのブロック図である。Ｄ／Ａコンバータ２００Ｒは、シフトレジスタ２１０Ｒ、制御部２２０Ｒ、セグメント型Ｄ／Ａコンバータ２３０を備える。セグメント型Ｄ／Ａコンバータ２３０は、図１のセグメント型Ｄ／Ａコンバータ２３０と同様にＮビットで構成される。
【0046】
比較技術では、シフトレジスタ２１０ＲがＮビットで構成されており、Ｍビットを有する実施形態１のシフトレジスタ２１０Ａとビット数が異なっている。制御部２２０Ｒは、Ｎビットのシフトレジスタ２１０Ｒに格納される１の個数ｐをカウントし、ｐ個の１を含む出力コードＣ１を生成する。
【0047】
以上がＤ／Ａコンバータ２００Ｒの構成である。続いてＤ／Ａコンバータ２００Ｒの動作を説明する。
【0048】
Ｄ／Ａコンバータ２００Ｒでは、シフトレジスタ２１０Ｒに格納される１６ビットのうち、１の個数ｐは、０～８の範囲で変動する。したがって、Ｎビットの出力コードＣ１のうち１の個数ｐも、０～８の範囲で変化する。つまり、セグメント型Ｄ／Ａコンバータ２３０の出力は、０～１６をとりうるところ、ＤＳＤ信号を再生する際には、セグメント型Ｄ／Ａコンバータ２３０の出力は、０～８の範囲で変化することとなる。
【0049】
これに対して実施形態１に係るＤ／Ａコンバータ２００では、シフトレジスタ２１０Ａに格納される３２ビットのうち、１の個数ｐは、０～１６の範囲で変動する。したがって、Ｎビットの出力コードＣ１のうち１の個数ｐも、０～１６の範囲で変化する。つまり、セグメント型Ｄ／Ａコンバータ２３０の出力は、０～１６の範囲で変化することとなる。このことは、従来技術に比べて、信号レベルを大きくできることを意味する。
【0050】
なお、シフトレジスタ２１０Ａおよびシフトレジスタ２１０Ｒは移動平均フィルタとしてみなすことができる。Ｍビットのシフトレジスタ２１０Ａを利用した実施形態１では、比較技術に比べて、移動平均フィルタの時定数が長く（言い換えるとカットオフ周波数が低く）なっているが、これらの移動平均フィルタのカットオフ周波数は、可聴帯域より高いノイズの領域に位置しているため、音質に与える影響は小さいと言える。
【0051】
したがって、実施形態１に係るオーディオ回路１００Ａによれば、ＤＳＤのネイティブ再生を維持しつつ、再生信号の信号レベルを大きくすることができる。
【0052】
続いてシフトレジスタ２１０Ａの別の構成例を説明する。図１のシフトレジスタ２１０Ａは、Ｍ個のフリップフロップＦＦ１～ＦＦＭがすべて直列に接続されていたが、本開示はそれに限定されない。
【0053】
図４は、一実施例に係るシフトレジスタ２００Ａａの回路図である。シフトレジスタ２１０Ａａは、第１フリップフロップ群Ｇ１と、第２フリップフロップ群Ｇ２を含む。第１フリップフロップ群Ｇ１はＮ個のフリップフロップＦＦを含んでいる。第２フリップフロップ群Ｇ２は、Ｍ－Ｎ個のフリップフロップＦＦを含む。この構成では、図１のシフトレジスタ２１０Ａに比べて、フィルタのカットオフ周波数を高くすることができる。
【0054】
図５は、一実施例に係るシフトレジスタ２００Ａｂの回路図である。シフトレジスタ２１０Ａａは、第１フリップフロップ群Ｇ１と、第２フリップフロップ群Ｇ２を含む。第１フリップフロップ群Ｇ１はＮ個のフリップフロップＦＦを含んでいる。第２フリップフロップ群Ｇ２は、Ｍ－Ｎ個のフリップフロップＦＦを含む。第２フリップフロップ群Ｇ２の前段には、遅延用のフリップフロップＦＦｄが挿入されており、第２フリップフロップ群Ｇ２には、第１フリップフロップ群Ｇ１に対して遅延されたＤＳＤデータが入力される。
【0055】
図６は、一実施例に係るシフトレジスタ２００Ａｃの回路図である。シフトレジスタ２１０Ａｃは、第１フリップフロップ群Ｇ１～第４フリップフロップ群Ｇ４を含む。第１フリップフロップ群Ｇ１および第２フリップフロップ群Ｇ２はそれぞれ、Ｎ／２個のフリップフロップを含んでいる。この構成では、第３フリップフロップ群Ｇ３および第４フリップフロップ群Ｇ４はそれぞれ、（Ｍ－Ｎ）／２個のフリップフロップを含んでいる。図６の構成によれば、図１のシフトレジスタ２１０Ａに比べて、フィルタのカットオフ周波数を高くすることができる。
【0056】
図７は、一実施例に係るシフトレジスタ２００Ａｄの回路図である。シフトレジスタ２１０Ａｄは、第１フリップフロップ群Ｇ１～第４フリップフロップ群Ｇ４を含む。第１フリップフロップ群Ｇ１および第２フリップフロップ群Ｇ２はそれぞれ、Ｎ／２個のフリップフロップを含んでいる。この構成では、第３フリップフロップ群Ｇ３および第４フリップフロップ群Ｇ４はそれぞれ、（Ｍ－Ｎ）／２個のフリップフロップを含んでいる。第３フリップフロップ群Ｇ３および第４フリップフロップ群Ｇ４には、遅延されたＤＳＤデータが入力される。
【0057】
第１フリップフロップ群Ｇ１～第４フリップフロップ群Ｇ４に対する遅延量は特に限定されず、所望のフィルタ特性に応じて決めることができる。たとえば、第１フリップフロップ群Ｇ１の入力を基準としたとき、第２フリップフロップ群Ｇ２に対して１クロック、第３フリップフロップ群Ｇ３に対して２クロック、第４フリップフロップ群Ｇ４に対して３クロック、遅延したＤＳＤデータを入力してもよい。
【0058】
（実施形態２）
図８は、実施形態２に係るオーディオ回路１００Ｂの回路図である。Ｄ／Ａコンバータ２００Ｂは、シフトレジスタ２１０Ｂ、制御部２２０Ｂ、セグメント型Ｄ／Ａコンバータ２３０を備える。セグメント型Ｄ／Ａコンバータ２３０の構成は、実施形態１と同様である。
図８は、実施形態２に係るオーディオ回路１００Ｂの回路図である。Ｄ／Ａコンバータ２００Ｂは、シフトレジスタ２１０Ｂ、制御部２２０Ｂ、セグメント型Ｄ／Ａコンバータ２３０を備える。セグメント型Ｄ／Ａコンバータ２３０の構成は、実施形態１と同様である。
【0059】
実施形態２において、シフトレジスタ２１０Ｂのビット数Ｎは、セグメント型Ｄ／Ａコンバータ２３０のビット数と等しく、ＤＳＤデータのＮビットが、シフトレジスタ２１０Ｂに格納される。
【0060】
制御部２２０Ｂは、シフトレジスタ２１０に含まれる１の個数がｎであるとき、ｐ＝α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードＣ１を生成し、セグメント型Ｄ／Ａコンバータ２３０に供給する。αは分数や小数であってもよく、その場合ｐはα×ｎを丸めた整数となる。
【0061】
以上がＤ／Ａコンバータ２００Ｂの構成である。続いてその動作を説明する。
【0062】
Ｄ／Ａコンバータ２００Ｂでは、シフトレジスタ２１０Ｂに格納される１６ビットのうち、１の個数ｎは、０～８の範囲で変動する。制御部２２０Ｂにおいて、この個数ｎをα倍した値ｐ、すなわち、セグメント型Ｄ／Ａコンバータ２３０Ｂの電流セグメント２３２＿１～２３２＿Ｎのうち、オンとなる電流セグメントの個数は、０～８αの範囲をとる。α＞１であるから、Ｄ／Ａコンバータ２００Ｂによれば、実施形態１と同様に、出力信号ＯＵＴの信号レベルを比較技術に比べて大きくすることができる。
【0063】
なお実施形態２では、シフトレジスタ２１０Ｂのビット数が比較技術と同じであるため、移動平均フィルタの時定数が比較技術と同じである。
【0064】
続いて実施形態２における制御部２２０Ｂの構成例を説明する。
【0065】
図９は、制御部２２０Ｂの構成例を示すブロック図である。制御部２２０Ｂは、カウンタ２２２、乗算器２２６、エンコーダ２２４を含む。カウンタ２２２は、Ｎビットのシフトレジスタ２１０Ｂに含まれる１の個数ｎをカウントし、カウント値ｎを示すバイナリコードＣ３を生成する。乗算器２２６は、コードＣ３を定数α倍し、コードＣ４を生成する。エンコーダ２２４は、コードＣ４を受け、ｐ個の１を含むＮビットの出力コードＣ１を生成する。
【0066】
α＝２ｋ（ｋは自然数）である場合には、乗算器２２６は、バイナリコードＣ３を、ｋビット、左にビットシフトするビットシフタで構成することができる。ビットシフト後のバイナリコードＣ４は、ｎを２ｋ倍したｐを表す。
【0067】
図８では、シフトレジスタ２１０Ｂは、直列に接続されたＮ個のフリップフロップＦＦで構成されたが本開示はそれに限定されない。たとえば、シフトレジスタ２１０Ｂは、図６に示したように、Ｎ／２個のフリップフロップを含む第１シフトレジスタ群Ｇ１と、Ｎ／２個のフリップフロップを含む第２シフトレジスタ群Ｇ２と、の組み合わせで構成することができる。この場合に、第２シフトレジスタ群Ｇ２には、第１シフトレジスタ群Ｇ１と同一のＤＳＤデータを入力してもよいし、第１シフトレジスタ群Ｇ１の入力に対して、遅延されたＤＳＤデータを入力してもよい。
【0068】
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
【0069】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0070】
（項目１）
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換するオーディオ用Ｄ／Ａコンバータであって、
Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、
前記ＤＳＤデータのＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）を格納するシフトレジスタと、
前記シフトレジスタに格納される１の個数がｐであるとき、ｐ個の１を含むＮビットの出力コードを前記セグメント型Ｄ／Ａコンバータに供給する制御部と、
を備える、オーディオ用Ｄ／Ａコンバータ。
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換するオーディオ用Ｄ／Ａコンバータであって、
Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、
前記ＤＳＤデータのＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）を格納するシフトレジスタと、
前記シフトレジスタに格納される１の個数がｐであるとき、ｐ個の１を含むＮビットの出力コードを前記セグメント型Ｄ／Ａコンバータに供給する制御部と、
を備える、オーディオ用Ｄ／Ａコンバータ。
【0071】
（項目２）
ｍ＝０．５，Ｎ＝１６，Ｍ＝３２である、項目１に記載のオーディオ用Ｄ／Ａコンバータ。
ｍ＝０．５，Ｎ＝１６，Ｍ＝３２である、項目１に記載のオーディオ用Ｄ／Ａコンバータ。
【0072】
（項目３）
前記シフトレジスタは、直列に接続されたＭ個のフリップフロップを含む、項目１または２に記載のオーディオ用Ｄ／Ａコンバータ。
前記シフトレジスタは、直列に接続されたＭ個のフリップフロップを含む、項目１または２に記載のオーディオ用Ｄ／Ａコンバータ。
【0073】
（項目４）
前記シフトレジスタは、
直列に接続されたＮ個のフリップフロップと、
直列に接続された（Ｍ－Ｎ）個のフリップフロップと、
を含む、項目１または２に記載のオーディオ用Ｄ／Ａコンバータ。
前記シフトレジスタは、
直列に接続されたＮ個のフリップフロップと、
直列に接続された（Ｍ－Ｎ）個のフリップフロップと、
を含む、項目１または２に記載のオーディオ用Ｄ／Ａコンバータ。
【0074】
（項目５）
前記シフトレジスタは、
前記ＤＳＤデータが入力される直列に接続されたＮ個のフリップフロップを含む第１フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ個のフリップフロップを含む第２フリップフロップ群と、
を含む、項目２に記載のオーディオ用Ｄ／Ａコンバータ。
前記シフトレジスタは、
前記ＤＳＤデータが入力される直列に接続されたＮ個のフリップフロップを含む第１フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ個のフリップフロップを含む第２フリップフロップ群と、
を含む、項目２に記載のオーディオ用Ｄ／Ａコンバータ。
【0075】
（項目６）
前記シフトレジスタは、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第１フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第２フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第３フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第４フリップフロップ群と、
を含む、項目２に記載のオーディオ用Ｄ／Ａコンバータ。
前記シフトレジスタは、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第１フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第２フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第３フリップフロップ群と、
前記ＤＳＤデータが入力される直列に接続されたＮ／２個のフリップフロップを含む第４フリップフロップ群と、
を含む、項目２に記載のオーディオ用Ｄ／Ａコンバータ。
【0076】
（項目７）
前記シフトレジスタは、
前記第１フリップフロップ群から前記第４フリップフロップ群の少なくともひとつには、遅延された前記ＤＳＤデータが入力される、項目６に記載のオーディオ用Ｄ／Ａコンバータ。
前記シフトレジスタは、
前記第１フリップフロップ群から前記第４フリップフロップ群の少なくともひとつには、遅延された前記ＤＳＤデータが入力される、項目６に記載のオーディオ用Ｄ／Ａコンバータ。
【0077】
（項目８）
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換するオーディオ用Ｄ／Ａコンバータであって、
Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、
前記ＤＳＤデータのＮビットを保持するシフトレジスタと、
前記シフトレジスタに含まれる１の個数がｎであるとき、α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードを前記セグメント型Ｄ／Ａコンバータに供給する制御部と、
を備える、オーディオ用Ｄ／Ａコンバータ。
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換するオーディオ用Ｄ／Ａコンバータであって、
Ｎビット（Ｎ≧２）のセグメント型Ｄ／Ａコンバータと、
前記ＤＳＤデータのＮビットを保持するシフトレジスタと、
前記シフトレジスタに含まれる１の個数がｎであるとき、α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードを前記セグメント型Ｄ／Ａコンバータに供給する制御部と、
を備える、オーディオ用Ｄ／Ａコンバータ。
【0078】
（項目９）
前記制御部は、
前記シフトレジスタに含まれる１の個数ｎを取得するカウンタと、
前記個数ｎを表すバイナリコードをα倍する乗算器と、
前記乗算器の出力がｐであるとき、ｐ個の１を含むＮビットの出力コードを生成するエンコーダと、
を含む、項目８に記載のオーディオ用Ｄ／Ａコンバータ。
前記制御部は、
前記シフトレジスタに含まれる１の個数ｎを取得するカウンタと、
前記個数ｎを表すバイナリコードをα倍する乗算器と、
前記乗算器の出力がｐであるとき、ｐ個の１を含むＮビットの出力コードを生成するエンコーダと、
を含む、項目８に記載のオーディオ用Ｄ／Ａコンバータ。
【0079】
（項目１０）
α＝２ｋ（ｋは自然数）であるとき、
前記乗算器は、前記個数ｎを表すバイナリコードをｋビット、左にビットシフトするビットシフタである、項目９に記載のオーディオ用Ｄ／Ａコンバータ。
α＝２ｋ（ｋは自然数）であるとき、
前記乗算器は、前記個数ｎを表すバイナリコードをｋビット、左にビットシフトするビットシフタである、項目９に記載のオーディオ用Ｄ／Ａコンバータ。
【0080】
（項目１１）
前記シフトレジスタは、前記ＤＳＤデータの連続するＮビットを保持する、項目８から１０のいずれかに記載のオーディオ用Ｄ／Ａコンバータ。
前記シフトレジスタは、前記ＤＳＤデータの連続するＮビットを保持する、項目８から１０のいずれかに記載のオーディオ用Ｄ／Ａコンバータ。
【0081】
（項目１２）
前記シフトレジスタは、
前記ＤＳＤデータの連続するＮ／２ビットを保持する第１フリップフロップ群と、
前記ＤＳＤデータの連続するＮ／２ビットを保持する第２フリップフロップ群と、
を含む、項目８から１０のいずれかに記載のオーディオ用Ｄ／Ａコンバータ。
前記シフトレジスタは、
前記ＤＳＤデータの連続するＮ／２ビットを保持する第１フリップフロップ群と、
前記ＤＳＤデータの連続するＮ／２ビットを保持する第２フリップフロップ群と、
を含む、項目８から１０のいずれかに記載のオーディオ用Ｄ／Ａコンバータ。
【0082】
（項目１３）
ひとつの半導体基板に一体集積化された、項目１から１２のいずれかに記載のオーディオ用Ｄ／Ａコンバータ。
ひとつの半導体基板に一体集積化された、項目１から１２のいずれかに記載のオーディオ用Ｄ／Ａコンバータ。
【0083】
（項目１４）
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換する方法であって、
前記ＤＳＤデータの連続するＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）に含まれる１の個数ｐをカウントするステップと、
ｐ個の１を含むＮビットの出力コードを生成するステップと、
前記Ｎビットの出力コードを、Ｎビットのセグメント型Ｄ／Ａコンバータによって前記アナログ信号に変換するステップと、
を備える、方法。
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換する方法であって、
前記ＤＳＤデータの連続するＭビット（Ｎ＜Ｍ≦Ｎ／ｍ）に含まれる１の個数ｐをカウントするステップと、
ｐ個の１を含むＮビットの出力コードを生成するステップと、
前記Ｎビットの出力コードを、Ｎビットのセグメント型Ｄ／Ａコンバータによって前記アナログ信号に変換するステップと、
を備える、方法。
【0084】
（項目１５）
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換する方法であって、
前記ＤＳＤデータのＮビットに含まれる１の個数ｎをカウントするステップと、
α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードを生成するステップと、
前記Ｎビットの出力コードを、Ｎビットのセグメント型Ｄ／Ａコンバータによって前記アナログ信号に変換するステップと、
を備える、オーディオ用Ｄ／Ａコンバータ。
変調率ｍを有するＤＳＤ（Direct Stream Digital）データをアナログ信号に変換する方法であって、
前記ＤＳＤデータのＮビットに含まれる１の個数ｎをカウントするステップと、
α×ｎ（αは、１＜α≦１／ｍを満たす定数）個の１を含むＮビットの出力コードを生成するステップと、
前記Ｎビットの出力コードを、Ｎビットのセグメント型Ｄ／Ａコンバータによって前記アナログ信号に変換するステップと、
を備える、オーディオ用Ｄ／Ａコンバータ。
【符号の説明】
【0085】
１００ オーディオ回路
１１０ インタフェース回路
２００ Ｄ／Ａコンバータ
２１０ シフトレジスタ
２２０ 制御部
２２２ カウンタ
２２４ エンコーダ
２２６ 乗算器
２３０ セグメント型Ｄ／Ａコンバータ
２３２ 電流セグメント
Ｇ１ 第１フリップフロップ群
Ｇ２ 第２フリップフロップ群
Ｇ３ 第３フリップフロップ群
Ｇ４ 第４フリップフロップ群
１１０ インタフェース回路
２００ Ｄ／Ａコンバータ
２１０ シフトレジスタ
２２０ 制御部
２２２ カウンタ
２２４ エンコーダ
２２６ 乗算器
２３０ セグメント型Ｄ／Ａコンバータ
２３２ 電流セグメント
Ｇ１ 第１フリップフロップ群
Ｇ２ 第２フリップフロップ群
Ｇ３ 第３フリップフロップ群
Ｇ４ 第４フリップフロップ群
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】