特開 2024-130280 オペアンプ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024130280

(43)【公開日】2024-09-30

(54)【発明の名称】オペアンプ回路

(51)【国際特許分類】

   H03F 3/45 20060101AFI20240920BHJP

【ＦＩ】

H03F3/45 220

H03F3/45 110

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023039917

(22)【出願日】2023-03-14

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】乗松 宏紀

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA47

5J500AC54

5J500AF07

5J500AF13

5J500AF17

5J500AH10

5J500AH25

5J500AH29

5J500AK02

5J500AK05

5J500AK46

5J500AK47

5J500AM08

5J500AM13

5J500AM17

5J500AM21

5J500AT01

5J500AT02

5J500AT03

5J500DN12

5J500DN22

5J500DN23

5J500DP01

5J500DP03

(57)【要約】

【課題】回路電流の増大を抑えつつ、安定性を改善したオペアンプを提供する。
【解決手段】出力段１３０には、容量性の負荷ＣＬが接続される。レプリカ１４０は、出力段１３０と同じ入力信号Ｖ_Ｇによって制御されるが、負荷ＣＬとは接続されない。フィードバック回路１５０は、出力段１３０から出力される本出力信号Ｖ_ＯＵＴとレプリカ１４０から出力されるダミー出力信号Ｖ_{ＤＵＭＭＹ}とを受け、それらの誤差に応じたフィードバック信号Ｖ_ＦＢを利得段１２０に供給する。
【選択図】図１

【特許請求の範囲】

【請求項1】

差動入力段と、
利得段と、
負荷と接続されるべき出力段と、
前記負荷と接続されない前記出力段のレプリカと、
前記出力段から出力される本出力信号と前記レプリカから出力されるダミー出力信号とを受け、それらの誤差に応じたフィードバック信号を前記利得段に供給するフィードバック回路と、
を備える、オペアンプ回路。

【請求項2】

前記利得段は、折り返しカスコード回路であり、前記フィードバック信号は、前記利得段のバイアス電圧として供給される、請求項１に記載のオペアンプ回路。

【請求項3】

前記出力段は、第１ハイサイドトランジスタおよび第１ローサイドトランジスタを含むＡＢ級であり、
前記レプリカは、ゲートが前記第１ハイサイドトランジスタのゲートと接続された第２ハイサイドトランジスタと、ゲートが前記第１ローサイドトランジスタのゲートと接続された第２ローサイドトランジスタと、を含む、請求項１または２に記載のオペアンプ回路。

【請求項4】

前記出力段と前記レプリカは、同一の静的利得を有する、請求項１または２に記載のオペアンプ回路。

【請求項5】

前記出力段と前記レプリカは、対応するトランジスタ同士が同一サイズを有する、請求項１または２に記載のオペアンプ回路。

【請求項6】

前記フィードバック回路は、
前記本出力信号の低周波成分を除去する第１ハイパスフィルタと、
前記ダミー出力信号の低周波成分を除去する第２ハイパスフィルタと、
前記第１ハイパスフィルタの出力と前記第２ハイパスフィルタの出力を受ける差動アンプと、
を含む、請求項１または２に記載のオペアンプ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、オペアンプ回路に関する。

【背景技術】

【0002】

２つの入力電圧の差を増幅するために、オペアンプ（差動増幅器）が利用される。オペアンプの安定性を表す指標として、ゲイン余裕と位相余裕がある。

【0003】

一般的なオペアンプの構成では、出力負荷容量が大きくなるにつれて位相余裕が低下し、発振安定性が低下する。具体的な負荷容量が１０００ｐＦを超えると、位相余裕は３０°を下回る場合が多い。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許第７００１４６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、回路電流の増大を抑えつつ、安定性を改善したオペアンプの提供にある。

【課題を解決するための手段】

【0006】

本開示のある態様はオペアンプ回路に関する。オペアンプ回路は、差動入力段と、利得段と、負荷と接続されるべき出力段と、負荷と接続されない出力段のレプリカと、出力段から出力される本出力信号とレプリカから出力されるダミー出力信号とを受け、それらの誤差に応じたフィードバック信号を利得段に供給するフィードバック回路と、を備える。

【0007】

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

【発明の効果】

【0008】

本開示のある態様によれば、回路電流の増大を抑えつつ、安定性を改善できる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施形態に係るオペアンプのブロック図である。

【図2】図２は、オペアンプ回路の位相余裕を示す図である。

【図3】図３は、オペアンプ回路のゲイン特性を示す図である。

【図4】図４は、実施形態に係るオペアンプ回路の回路図である。

【図5】図５は、図４のオペアンプ回路の一実施例を示す回路図である。

【図6】図６は、図４のオペアンプ回路の一実施例を示す回路図である。

【図7】図７は、図４のオペアンプ回路の一実施例を示す回路図である。

【図8】図８は、図４のオペアンプ回路の一実施例を示す回路図である。

【図9】図９は、変形例１に係るオペアンプ回路の回路図である。

【図10】図１０は、変形例２に係るオペアンプ回路の回路図である。

【図11】図１１は、変形例３に係るオペアンプ回路の回路図である。

【図12】図１２は、変形例４に係るオペアンプ回路の回路図である。

【図13】図１３は、変形例５に係るオペアンプ回路の回路図である。

【図14】図１４は、変形例６に係るオペアンプ回路の回路図である。

【発明を実施するための形態】

【0010】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0011】

一実施形態に係るオペアンプ回路は、差動入力段と、利得段と、負荷と接続されるべき出力段と、負荷と接続されない出力段のレプリカと、出力段から出力される本出力信号とレプリカから出力されるダミー出力信号とを受け、それらの誤差に応じたフィードバック信号を利得段に供給するフィードバック回路と、を備える。

【0012】

大きな負荷容量は位相遅れをもたらすポールを生成する。これにより出力段における本出力の減衰量が大きくなり、本出力とダミー出力のミスマッチが大きくなる。上記構成によれば、負荷容量が大きい場合に、ミスマッチが小さくなるように利得段にフィードバックをかけることにより、新たなゼロ点を追加することができ、ポールの位相遅れをキャンセルすることができ、回路の安定性を改善できる。この手法は、バイアス電流を常に大きくする必要がないため、消費電力の増加が抑えられている。また負荷容量が小さく、本出力とダミー出力のミスマッチが小さい場合にはフィードバック回路は、利得段に影響を与えない。

【0013】

一実施形態において、利得段は、折り返しカスコード回路であり、フィードバック信号は、利得段のバイアス電圧として供給されてもよい。

【0014】

一実施形態において、出力段は、第１ハイサイドトランジスタおよび第１ローサイドトランジスタを含むＡＢ級であり、レプリカは、ゲートが第１ハイサイドトランジスタのゲートと接続された第２ハイサイドトランジスタと、ゲートが第１ローサイドトランジスタのゲートと接続された第２ローサイドトランジスタと、を含んでもよい。

【0015】

一実施形態において、出力段とレプリカは、対応するトランジスタ同士が同一サイズを有してもよい。これにより、ミスマッチを高い精度で検出できる。

【0016】

一実施形態において、レプリカのトランジスタサイズと出力段のトランジスタサイズは異なっていてもよい。この場合、出力段とレプリカは、同一の静的利得を有していればよい。たとえばレプリカのトランジスタサイズを、出力段のトランジスタサイズより小さくしてもよく、その場合、回路面積を小さくできる。

【0017】

一実施形態において、フィードバック回路は、本出力信号の低周波成分を除去する第１ハイパスフィルタと、ダミー出力信号の低周波成分を除去する第２ハイパスフィルタと、第１ハイパスフィルタの出力と第２ハイパスフィルタの出力を受ける差動アンプと、を含んでもよい。

【0018】

（実施形態）
以下、本開示を、好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明あるいは開示を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明あるいは開示の本質的なものであるとは限らない。

【0019】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続された場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続された場合も含む。

【0020】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続された場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続された場合も含む。

【0021】

図１は、実施形態に係るオペアンプ１００のブロック図である。オペアンプ１００は、差動入力段１１０、利得段１２０、出力段１３０、レプリカ１４０、フィードバック回路１５０を備える。オペアンプ回路１００は、反転入力端子ＩＮＮ（－）、非反転入力端子ＩＮＰ（＋）および出力端子ＯＵＴを備える。出力端子ＯＵＴには、容量性の負荷ＣＬが接続されうる。

【0022】

差動入力段１１０は、テイル電流源１１２および差動対１１４を含む。後述するように、図１では、差動対１１４は、ＰＭＯＳトランジスタであるが、本開示はそれに限定されず、差動対１１４は、ＮＭＯＳトランジスタであってもよいし、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの差動対を備えるレイルトゥレイルの構成であってもよいし、

【0023】

利得段１２０は、差動入力段１１０の出力信号を増幅する。出力段１３０は、利得段１２０の出力信号Ｖ_Ｇを受け、出力端子ＯＵＴに本出力信号Ｖ_ＯＵＴを発生する。

【0024】

レプリカ１４０は、出力段１３０と同じ構成を有しており、利得段１２０の出力信号Ｖ_Ｇに応じたダミー出力信号Ｖ_{ＤＵＭＭＹ}を発生する。出力段１３０の出力ノードには、容量性負荷ＣＬが接続されうるのに対して、レプリカ１４０の出力ノードは、容量性負荷ＣＬから分離されている。

【0025】

レプリカ１４０と出力段１３０は、対応するトランジスタ同士が同一サイズ（ゲート幅／ゲート長：Ｗ／Ｌ）を有するように設計することが好ましい。これにより、レプリカ１４０と出力段１３０は、同じ静的利得を有することとなり、ミスマッチを高い精度で検出できる。

【0026】

ただし、レプリカ１４０のトランジスタサイズと出力段１３０のトランジスタサイズは異なっていてもよい。サイズが異なっていても、レプリカ１３０を出力段１４０と実質的に同一の静的利得を有するように設計することにより、ミスマッチを高い精度で検出できる。たとえばレプリカ１４０のトランジスタサイズを、出力段１３０のトランジスタサイズより小さくしてもよく、レプリカ１４０を追加したことによる回路面積のオーバーヘッドを小さくできる。

【0027】

フィードバック回路１５０は、本出力信号Ｖ_ＯＵＴおよびダミー出力信号Ｖ_{ＤＵＭＭＹ}を受ける。フィードバック回路１５０は、本出力信号Ｖ_ＯＵＴとダミー出力信号Ｖ_{ＤＵＭＭＹ}の誤差（ミスマッチ）に応じたフィードバック信号Ｓ_ＦＢを、利得段１２０に供給する。フィードバック信号Ｓ_ＦＢが利得段１２０に作用することにより、利得段１２０の出力信号Ｖ_Ｇは、ミスマッチがゼロに近づくように変化する。

【0028】

以上がオペアンプ１００の構成である。続いてオペアンプ回路１００の動作を説明する。

【0029】

図２は、オペアンプ回路１００の位相余裕を示す図である。横軸は負荷容量ＣＬを、縦軸は位相余裕を示す。図１のオペアンプ回路１００によれば、負荷容量ＣＬが１０００ｐＦあるいはそれより大きくなっても、３０°より大きな位相余裕を保つことができ、安定性を改善できる。

【0030】

図３は、オペアンプ回路１００のゲイン特性を示す図である。横軸は周波数を、縦軸はゲインを示す。図３には、負荷容量ＣＬが小さいとき（たとえば０ｐＦ）と、負荷容量ＣＬが大きいとき（たとえば１０００ｐＦ）の、ゲイン特性が示される。

【0031】

負荷容量ＣＬが小さいときは、本出力信号Ｖ_ＯＵＴとダミー出力信号Ｖ_{ＤＵＭＭＹ}の誤差（ミスマッチ）はゼロであるから、フィードバック回路１５０は利得段１２０の動作に影響を与えない。つまり、負荷容量ＣＬが小さい場合に、ＧＢＷ（ゲイン帯域幅積）を延ばすような不安定なフィードバックは発生しない。

【0032】

これに対して、負荷容量ＣＬが大きくなると、フィードバック回路１５０は、本出力信号Ｖ_ＯＵＴとダミー出力信号Ｖ_{ＤＵＭＭＹ}のミスマッチが小さくなるように、利得段１２０にフィードバックをかける。その結果、新たなゼロ点が追加されることとなり、ポールの位相遅れをキャンセルすることができる。

【0033】

本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

【0034】

（実施形態）
図４は、実施形態に係るオペアンプ回路１００Ａの回路図である。オペアンプ回路１００Ａはレイル－トゥ－レイルの折り返しカスコード型である。

【0035】

差動入力段１１０Ａは、Ｎチャンネルの差動対１１４Ｎおよびテイル電流源１１２Ｎと、Ｐチャンネルの差動対１１４Ｐおよびテイル電流源１１２Ｐと、を備える。

【0036】

利得段１２０Ａは、フォールデッドカスコード回路であり、ＰＭＯＳトランジスタＭＰ１１～ＭＰ１６、ＭＮ１１～ＭＮ１５を含む。トランジスタＭＰ１１，ＭＰ１２のゲートには、バイアス電圧Ｐ＿ｂｉａｓ＿Ｒが供給される。トランジスタＭＰ１３，ＭＰ１４のゲートには、バイアス電圧Ｐ＿ｂｉａｓ＿Ｃが供給される。トランジスタＭＰ１５のゲートには、バイアス電圧Ｐ＿ｂｉａｓ＿Ｊが供給される。トランジスタＭＮ１３，ＭＮ１４のゲートには、バイアス電圧Ｎ＿ｂｉａｓ＿Ｃが供給される。トランジスタＭＮ１１，ＭＮ１２のゲートは、トランジスタＭＮ１３のドレインと接続される。

【0037】

出力段１３０Ａは、ＰチャンネルのハイサイドトランジスタＭＰ２１、ＮチャンネルのローサイドトランジスタＭＮ２１、位相補償回路１３２，１３４を備える。

【0038】

レプリカ１４０Ａは、ＰチャンネルのハイサイドトランジスタＭＰ３１、ＮチャンネルのローサイドトランジスタＭＮ３１を備える。ハイサイドトランジスタＭＰ３１のゲートは、出力段１３０ＡのハイサイドトランジスタＭＰ２１のゲートと接続され、共通のゲート信号Ｖ_ＧＰを受ける。

【0039】

フィードバック回路１５０は、差動アンプ１５２を含むことができる。差動アンプ１５２は、本出力信号Ｖ_ＯＵＴとダミー出力信号Ｖ_{ＤＵＭＭＹ}の誤差を増幅する。差動アンプ１５２の出力は、利得段１２０Ａに供給され、利得段１２０の出力であるゲート信号Ｖ_ＧＰ，Ｖ_ＧＮを変化させる。なお図４の回路図は、フィードバック回路１５０Ａの出力が、利得段１２０の出力ノードと直接接続されることを示しているのではなく、フィードバック回路１５０Ａの出力が、利得段１２０の出力信号に変化を与えることを示している。具体的には、フィードバック回路１５０Ａは、利得段１２０Ａのバイアス電圧の少なくとも一つを、フィードバック信号に応じて変化させてもよい。

【0040】

図５は、図４のオペアンプ回路１００Ａの一実施例（１００Ａａ）を示す回路図である。この実施例では、フィードバック回路１５０Ａａは、利得段１２０ＡのトランジスタＭＮ１３，ＭＮ１４のゲートに供給されるバイアス電圧Ｎ＿ｂｉａｓ＿Ｃを変化させる。

【0041】

フィードバック回路１５０Ａａは、差動アンプ１５２、第１ハイパスフィルタ１５４、第２ハイパスフィルタ１５６、バイアス回路１５８Ａａを含む。

【0042】

バイアス回路１５８Ａａは、ＰチャンネルトランジスタＭＰ４１～ＭＰ４４、ＮチャンネルトランジスタＭＮ４１，ＭＮ４２を含む。トランジスタＭＰ４１，ＭＰ４２のゲートには、バイアス電圧Ｐ＿ｂｉａｓ＿Ｒが印加され、トランジスタＭＰ４３，ＭＰ４４のゲートには、バイアス電圧Ｐ＿ｂｉａｓ＿Ｃが印加される。

【0043】

トランジスタＭＮ４１のゲートに発生する電圧Ｎ＿ｂｉａｓ＿Ｃ＋が、フィードバック信号としてトランジスタＭＮ１３のゲートに供給される。またトランジスタＭＮ４２のゲートに発生する電圧Ｎ＿ｂｉａｓ＿Ｃ－が、フィードバック信号としてトランジスタＭＮ１４のゲートに供給される。

【0044】

図６は、図４のオペアンプ回路１００Ａの一実施例（１００Ａｂ）を示す回路図である。この実施例では、フィードバック回路１５０Ａｂは、利得段１２０ＡのトランジスタＭＰ１３，ＭＰ１４のゲートに供給されるバイアス電圧Ｎ＿ｂｉａｓ＿Ｃを変化させる。

【0045】

バイアス回路１５８Ａｂの構成は、図５のフィードバック回路１５０ＡａのＰチャンネルとＮチャンネルを置換して天地を反転した構成である。

【0046】

図７は、図４のオペアンプ回路１００Ａの一実施例（１００Ａｃ）を示す回路図である。この実施例では、フィードバック回路１５０Ａｃは、利得段１２０ＡのトランジスタＭＮ１５のゲートに供給されるバイアス電圧Ｎ＿ｂｉａｓ＿Ｊを変化させる。

【0047】

バイアス回路１５８Ａｃの構成は、図５のバイアス回路１５８Ａａと基本的には同じであるが、トランジスタＭＮ４１のゲートドレイン間が接続されている点が異なる。

【0048】

図８は、図４のオペアンプ回路１００Ａの一実施例（１００Ａｄ）を示す回路図である。この実施例では、フィードバック回路１５０Ａｄは、利得段１２０ＡのトランジスタＭＰ１６のゲートに供給されるバイアス電圧Ｐ＿ｂｉａｓ＿Ｊを変化させる。

【0049】

バイアス回路１５８Ａｄの構成は、図７のバイアス回路１５８ＡｃのＰチャンネルとＮチャンネルを入れ替えて天地を反転したものであり、トランジスタＭＰ４１のゲート電圧がトランジスタＭＰ１６のゲートにフィードバックされる。

【0050】

オペアンプ回路１００の構成は、上述したそれに限定されず、さまざまな変形例が存在する。以下、オペアンプ回路１００の変形例を説明する。

【0051】

実施形態では、レイル－トゥ－レイル型のオペアンプを説明したが本開示はそれに限定されない。

【0052】

差動入力段１１０の変形例
（変形例１）
図９は、変形例１に係るオペアンプ回路１００Ｂの回路図である。図４のオペアンプ回路１００Ａはオペアンプ回路１００Ｂの差動入力段１１０Ｂは、Ｐチャンネルの差動入力を有する。

【0053】

利得段１２０Ｂ、出力段１３０Ｂ、レプリカ１４０Ｂ、フィードバック回路１５０Ｂについては、図４の利得段１２０Ａ、利得段１２０Ａ、出力段１３０Ａ、レプリカ１４０Ａ、フィードバック回路１５０Ａと同様である。

【0054】

（変形例２）
図１０は、変形例２に係るオペアンプ回路１００Ｃの回路図である。オペアンプ回路１００Ｃの差動入力段１１０Ｃは、Ｎチャンネルの差動入力を有する。

【0055】

利得段１２０Ｂ、出力段１３０Ｂ、レプリカ１４０Ｂ、フィードバック回路１５０Ｂについては、図４の利得段１２０Ａ、利得段１２０Ａ、出力段１３０Ａ、レプリカ１４０Ａ、フィードバック回路１５０Ａと同様である。

【0056】

利得段１２０の変形例
利得段１２０の変形例には以下のようなものがある。

【0057】

（変形例３）
図１１は、変形例３に係るオペアンプ回路１００Ｄの回路図である。利得段１２０Ｄは、トランジスタＭＰ１１、ＭＰ１２のゲートが、トランジスタＭＰ１３のドレインと接続され、トランジスタＭＮ１１、ＭＮ１２のゲートにバイアス電圧Ｎ＿ｂｉａｓ＿Ｒが供給されている。

【0058】

差動入力段１１０Ｄ、出力段１３０Ｄ、レプリカ１４０Ｄ、フィードバック回路１５０Ｄについては、図４の利得段１２０Ａ、利得段１２０Ａ、出力段１３０Ａ、レプリカ１４０Ａ、フィードバック回路１５０Ａと同様である。

【0059】

（変形例４）
図１２は、変形例４に係るオペアンプ回路１００Ｅの回路図である。変形例４では、利得段１２０Ｅの構成が、変形例３と異なっている。具体的には、利得段１２０Ｅは、トランジスタＭＰ１１、ＭＰ１２のゲートに、バイアス電圧Ｐ＿ｂｉａｓ＿Ｒが供給されている。

【0060】

差動入力段１１０Ｅ、出力段１３０Ｅ、レプリカ１４０Ｅ、フィードバック回路１５０Ｅについては、図４の利得段１２０Ａ、利得段１２０Ａ、出力段１３０Ａ、レプリカ１４０Ａ、フィードバック回路１５０Ａと同様である。

【0061】

さらに言えば、利得段１２０の構成は、フォールデッドカスコード回路に限定されるものではなく、その他の形式の利得段にも本開示は適用可能である。

【0062】

・出力段１３０の変形例

【0063】

（変形例５）
図１３は、変形例５に係るオペアンプ回路１００Ｆの回路図である。変形例５では、出力段１３０Ｅの位相補償回路の接続態様が、実施例１～５と異なっている。具体的には、出力段１３０Ｅの位相補償回路１３６，１３８は、差動入力段１１０Ｆの出力と接続されている。

【0064】

（変形例６）
図１４は、変形例６に係るオペアンプ回路１００Ｇの回路図である。変形例６では、出力段１３０Ｆは、実施例１～５の位相補償回路１３２，１３４と、変形例５の位相補償回路１３６，１３８の両方を備えている。

【0065】

出力段１３０として、ハイサイドがＰＭＯＳトランジスタ、ローサイドがＮＭＯＳトランジスタを備えるＡＢ級について説明したが、本開示はそれに限定されない。たとえばハイサイドがＮＭＯＳトランジスタ、ローサイドがＰＭＯＳトランジスタであってもよい。あるいは、ハイサイド、ローサイドの両方がＮＭＯＳトランジスタであってもよい。

【0066】

また出力段１３０はＡＢ級に限定されず、Ａ級の出力段にも本開示は適用可能である。

【0067】

実施形態および変形例で説明した構成は、任意に組み合わせることが可能である。

【0068】

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。

【0069】

（付記）
本明細書には以下の技術が開示される。

【0070】

（項目１）
差動入力段と、
利得段と、
負荷と接続されるべき出力段と、
前記負荷と接続されない前記出力段のレプリカと、
前記出力段から出力される本出力信号と前記レプリカから出力されるダミー出力信号とを受け、それらの誤差に応じたフィードバック信号を前記利得段に供給するフィードバック回路と、
を備える、オペアンプ回路。

【0071】

（項目２）
前記利得段は、折り返しカスコード型であり、前記フィードバック信号は、前記利得段のバイアス電圧として供給される、項目１に記載のオペアンプ回路。

【0072】

（項目３）
前記出力段は、第１ハイサイドトランジスタおよび第１ローサイドトランジスタを含むＡＢ級であり、
前記レプリカは、ゲートが前記第１ハイサイドトランジスタのゲートと接続された第２ハイサイドトランジスタと、ゲートが前記第１ローサイドトランジスタのゲートと接続された第２ローサイドトランジスタと、を含む、項目１または２に記載のオペアンプ回路。

【0073】

（項目４）
前記出力段と前記レプリカは、同一の静的利得を有する、項目１から３のいずれかに記載のオペアンプ回路。

【0074】

（項目５）
前記出力段と前記レプリカは、対応するトランジスタ同士が同一サイズを有する、項目１から３のいずれかに記載のオペアンプ回路。

【0075】

（項目６）
前記フィードバック回路は、
前記本出力信号の低周波成分を除去する第１ハイパスフィルタと、
前記ダミー出力信号の低周波成分を除去する第２ハイパスフィルタと、
前記第１ハイパスフィルタの出力と前記第２ハイパスフィルタの出力を受ける差動アンプと、
を含む、項目１から５のいずれかに記載のオペアンプ回路。

【符号の説明】

【0076】

１００ オペアンプ回路
１１０ 差動入力段
１１２ テイル電流源
１１４ 差動対
１２０ 利得段
１３０ 出力段
１４０ レプリカ
１５０ フィードバック回路
１５２ 差動アンプ
１５４ 第１ハイパスフィルタ
１５６ 第２ハイパスフィルタ
１５８ バイアス回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】