(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024130307
(43)【公開日】2024-09-30
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240920BHJP
H01L 29/06 20060101ALI20240920BHJP
H01L 21/336 20060101ALI20240920BHJP
H01L 29/12 20060101ALI20240920BHJP
H01L 29/872 20060101ALI20240920BHJP
H01L 21/329 20060101ALI20240920BHJP
【FI】
H01L29/78 657D
H01L29/78 652P
H01L29/78 652K
H01L29/78 652M
H01L29/78 653C
H01L29/78 652B
H01L29/78 652D
H01L29/78 658G
H01L29/78 658F
H01L29/78 652T
H01L29/86 301F
H01L29/86 301P
H01L29/86 301M
H01L29/86 301D
【審査請求】未請求
【請求項の数】9
【出願形態】OL
(21)【出願番号】P 2023039958
(22)【出願日】2023-03-14
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス&ストレージ株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100152205
【弁理士】
【氏名又は名称】吉田 昌司
(72)【発明者】
【氏名】冨田 幸太
(72)【発明者】
【氏名】西脇 達也
(57)【要約】
【課題】オン抵抗を低く保ちつつ寄生ダイオードのリカバリ損失を低減することが可能な半導体装置を提供する。
【解決手段】本実施形態に係る半導体装置は、第1電極と、前記第1電極の上方に配置された第1導電形の第1半導体領域と、前記第1半導体領域中に配置された絶縁膜と、前記絶縁膜中に配置された第2電極と、前記絶縁膜を介して前記第2電極に隣接する第2導電形の第2半導体領域と、前記第2半導体領域の上に配置された第1導電形の第3半導体領域と、第1側面において前記第1半導体領域に接してショットキー接合を形成し、前記第1側面の反対側の第2側面において前記第2半導体領域および前記第3半導体領域に接し、底面が前記第2半導体領域の底面よりも上に位置するコンタクト部を含み、前記コンタクト部に電気的に接続された第3電極と、を備える。
【選択図】
図1A
【特許請求の範囲】
【請求項1】
第1電極と、
前記第1電極の上方に配置された第1導電形の第1半導体領域と、
前記第1半導体領域中に配置された絶縁膜と、
前記絶縁膜中に配置された第2電極と、
前記絶縁膜を介して前記第2電極に隣接する第2導電形の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電形の第3半導体領域と、
第1側面において前記第1半導体領域に接してショットキー接合を形成し、前記第1側面の反対側の第2側面において前記第2半導体領域および前記第3半導体領域に接し、底面が前記第2半導体領域の底面よりも上に位置するコンタクト部を含み、前記コンタクト部に電気的に接続された第3電極と、
を備える半導体装置。
【請求項2】
前記第1半導体領域は、前記コンタクト部の前記第1側面に接する第3側面を有する突出部を有し、
前記突出部は、前記第3側面の反対側の第4側面において、別のコンタクト部と接してショットキー接合を形成する
請求項1に記載の半導体装置。
【請求項3】
前記コンタクト部は、前記第1側面の全域において前記第1半導体領域と接してショットキー接合を形成する
請求項1に記載の半導体装置。
【請求項4】
前記コンタクト部と前記第2半導体領域とに接し、前記第2半導体領域より不純物濃度が高い第2導電形の第4半導体領域を備える
請求項1に記載の半導体装置。
【請求項5】
前記第4半導体領域は前記コンタクト部の底面と前記第1半導体領域との間に配置されている
請求項4に記載の半導体装置。
【請求項6】
前記第1絶縁膜中において前記第2電極の下方に配置され、前記第3電極と電気的に接続された第4電極をさらに備える
請求項1に記載の半導体装置。
【請求項7】
前記第1半導体領域は、前記コンタクト部の前記第1側面に接する突出部を有し、
前記突出部の上に配置された絶縁膜をさらに備える
請求項1に記載の半導体装置。
【請求項8】
前記第1半導体領域、前記第2半導体領域および前記第3半導体領域は、不純物を含むシリコンからなる
請求項1~7のいずれかに記載の半導体装置。
【請求項9】
前記コンタクト部は、チタン、コバルト、ニッケル、プラチナまたはタングステンを含む
請求項8に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)において、ソース-ドレイン間に、PN接合ダイオード(寄生ダイオード)が生じる。この寄生ダイオードの逆回復動作における損失(リカバリ損失)を低減させるために、一般的なPN接合ダイオードよりも順方向電圧が低いショットキーバリアダイオード(SBD)を、上記MOSFETとは別に設けた半導体装置が知られている。
【0003】
しかしながら、上記の半導体装置では、MOSFETとは別の領域にショットキーバリアダイオードを設けるため、MOSFETとして動作する領域が少なくなり、オン抵抗が高くなってしまう。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2017-55005号公報
【特許文献2】特開2014-127555号公報
【特許文献3】特開2019-106425号公報
【特許文献4】特開2012-59841号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の実施形態は、オン抵抗を低く保ちつつ寄生ダイオードのリカバリ損失を低減することが可能な半導体装置を提供する。
【課題を解決するための手段】
【0006】
本実施形態に係る半導体装置は、第1電極と、前記第1電極の上方に配置された第1導電形の第1半導体領域と、前記第1半導体領域中に配置された絶縁膜と、前記絶縁膜中に配置された第2電極と、前記絶縁膜を介して前記第2電極に隣接する第2導電形の第2半導体領域と、前記第2半導体領域の上に配置された第1導電形の第3半導体領域と、コンタクト部を含み、前記コンタクト部に電気的に接続された第3電極と、を備える。前記コンタクト部は、第1側面において前記第1半導体領域に接してショットキー接合を形成し、前記第1側面の反対側の第2側面において前記第2半導体領域および前記第3半導体領域に接し、底面が前記第2半導体領域の底面よりも上に位置する。
【図面の簡単な説明】
【0007】
【
図1A】一実施形態に係る半導体装置の断面図である。
【
図1B】一実施形態に係る半導体装置の半導体素子間の領域を拡大した図である。
【
図2】一実施形態の変形例に係る半導体装置の断面図である。
【
図3A】一実施形態に係る半導体装置の製造方法の工程の一例を説明するための断面図である。
【
図3B】
図3Aに続く、一実施形態に係る半導体装置の製造方法の工程の一例を説明するための断面図である。
【
図3C】
図3Bに続く、一実施形態に係る半導体装置の製造方法の工程の一例を説明するための断面図である。
【
図3D】
図3Cに続く、一実施形態に係る半導体装置の製造方法の工程の一例を説明するための断面図である。
【
図3E】一実施形態の変形例に係る半導体装置の製造方法の工程の一例を説明するための断面図である。
【発明を実施するための形態】
【0008】
以下、図面を参照して本発明に係る実施形態を説明する。実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0009】
また、説明の便宜上、図面に示すように、XYZ直交座標系を採用する。Z軸方向は、半導体装置の積層方向(厚さ方向)である。また、Z軸方向のうち、ソース電極側を「上」ともいい、ドレイン電極側を「下」ともいう。ただし、この表現は便宜的なものであり、重力の方向とは無関係である。
【0010】
また、以下の説明において、各導電形における不純物濃度の相対的な高低を表すために、n+、n、n-、および、p+、p、p-の表記を用いる場合がある。すなわち、n+はnよりもn形不純物濃度が相対的に高く、n-はnよりもn形不純物濃度が相対的に低いことを示す。また、p+はpよりもp形不純物濃度が相対的に高く、p-はpよりもp形不純物濃度が相対的に低いことを示す。n形、n+形およびn-形は特許請求の範囲における第1導電形の一例である。p形、p+形およびp-形は特許請求の範囲における第2導電形の一例である。なお、以下の説明において、n形とp形は反転されてもよい。つまり、第1導電形がp形であってもよい。
【0011】
(一実施形態)
図1Aおよび
図1Bを参照して、一実施形態に係る半導体装置1について説明する。本実施形態では、半導体装置1は、半導体素子として1つまたは複数の縦型のMOSFETを含む。
【0012】
図1Aに示すように、半導体装置1は、ドレイン電極2と、半導体領域3と、ゲート電極4と、ゲート絶縁膜5と、フィールドプレート電極(FP電極)6と、メタル7と、ソース電極8と、を備える。
【0013】
ドレイン電極2は、MOSFETのドレイン電極として機能する電極である。ドレイン電極2は、半導体領域3の下に配置されている。ドレイン電極2は、半導体領域3に含まれるドレイン領域31に電気的に接続されている。ドレイン電極2は、特許請求の範囲における第1電極の一例である。ドレイン電極2は、例えばチタン(Ti)、ニッケル(Ni)、銀(Ag)等の金属から構成される。
【0014】
半導体領域3は、ドレイン電極2の上に配置されている。半導体領域3は、例えば、ドレイン領域31と、ドリフト領域32と、コンタクト領域33と、ベース領域34と、ソース領域35と、を含む。
【0015】
ドレイン領域31は、MOSFETのドレインとして機能する半導体領域である。ドレイン領域31は、ドレイン電極2の上に配置されており、ドレイン電極2と電気的に接続している。ドレイン領域31は、ドレイン電極2とドリフト領域32との間に位置する。ドレイン領域31は、例えばn+形の半導体領域である。
【0016】
ドリフト領域32は、MOSFETのドリフト領域として機能する半導体領域である。ドリフト領域32は、ドレイン電極2の上方、ドレイン領域31の上に配置されている。ドリフト領域32は、例えばn
-形の半導体領域である。
図1Bに示すように、ドリフト領域32は、Z軸方向に延在する突出部32aを有する。ドリフト領域32は、特許請求の範囲における第1半導体領域の一例である。
【0017】
コンタクト領域33は、メタル7とオーミック接合を形成するために配置されている。本実施形態では、コンタクト領域33は、Z軸方向において、トレンチコンタクト部7aの底面B1とベース領域34との間に配置されている。コンタクト領域33は、トレンチコンタクト部7aとベース領域34とに接していればよく、例えば、トレンチコンタクト部7aの側面とベース領域34との間に配置されてもよい。コンタクト領域33は、例えばp+形の半導体領域である。コンタクト領域33は、特許請求の範囲における第4半導体領域の一例である。なお、コンタクト領域33は、MOSFETに逆方向電圧が印加されたときに、ベース領域34とソース電極8(トレンチコンタクト部7a)との間の電位差の発生を防ぐことで、ドリフト領域32、ベース領域34およびソース領域35に形成される寄生トランジスタによる素子破壊を抑制する機能を有する。
【0018】
ベース領域34は、MOSFETのベースとして機能する半導体領域である。ベース領域34は、ゲート絶縁膜5を介してゲート電極4に隣接している。ベース領域34は、Z軸方向と直交するY軸方向において、ドリフト領域32の一部とゲート絶縁膜5との間に配置されている。また、ベース領域34は、Y軸方向において、トレンチコンタクト部7a及びコンタクト領域33とゲート絶縁膜5との間に配置されている。ゲート電極4に電圧が印加された場合に、ベース領域34はチャネルを形成し、ドレイン領域31とソース領域35との間でキャリアが流れることを可能にする。ベース領域34は、例えばp-形の半導体領域である。ベース領域34は、特許請求の範囲における第2半導体領域の一例である。
【0019】
ソース領域35は、MOSFETのソースとして機能する半導体領域である。ソース領域35は、ベース領域34の上に配置されている。本実施形態では、ソース領域35は、Y軸方向において、ゲート絶縁膜5とトレンチコンタクト部7aとの間に配置されている。ソース領域35は、例えばn+形の半導体領域である。ソース領域35は、特許請求の範囲における第3半導体領域の一例である。
【0020】
なお、半導体領域3は、エピタキシャル層であってもよいし、半導体基板であってもよいし、あるいは、半導体基板と、その上に配置されたエピタキシャル層であってもよい。本実施形態では、半導体領域3は、例えば不純物を含むシリコン(Si)からなる。この場合、n形不純物としては例えばヒ素(As)、リン(P)またはアンチモン(Sb)が用いられる。また、p形不純物としては例えばホウ素(B)が用いられる。なお、半導体領域3の材料はシリコンに限定されず、半導体領域3は、例えば炭化シリコン(SiC)からなってもよい。また、半導体領域3に含まれる上述した各半導体領域は、Y軸方向とZ軸方向のそれぞれと直交するX軸方向に延在して設けられている。
【0021】
ゲート電極4は、MOSFETのゲート電極として機能する電極である。ゲート電極4は、ゲート絶縁膜5中に配置されている。ゲート電極4は、Y軸方向において、ゲート絶縁膜5を介して、ベース領域34およびソース領域35と隣接(対向)するように配置されている。また、ゲート電極4は、X軸方向に延在して設けられている。ゲート電極4は、例えばポリシリコン等から構成される。ゲート電極4は、特許請求の範囲における第2電極の一例である。
【0022】
ゲート絶縁膜5は、ドリフト領域32中に配置され、ゲート電極4を半導体領域3およびメタル7から電気的に絶縁する。またゲート絶縁膜5は、FP電極6を半導体領域3から電気的に絶縁する。ゲート絶縁膜5は、例えばシリコン酸化物またはシリコン窒化物等の絶縁材料から構成される。ゲート絶縁膜5は、特許請求の範囲における絶縁膜の一例である。
【0023】
FP電極6は、ゲート絶縁膜5中においてゲート電極4の下方に配置されており、ソース電極8と電気的に接続している。また、FP電極6は、X軸方向に延在して設けられている。FP電極6は、ゲート電極4とドレイン電極2との間の逆方向電界の集中を緩和して、MOSFETの耐圧を増加させるために配置されている。FP電極6は、例えばポリシリコン等からなる。FP電極6は、特許請求の範囲における第4電極の一例である。
【0024】
メタル7は、半導体領域3とゲート絶縁膜5の上に設けられる。また、メタル7は、ドリフト領域32に向かう方向(Z軸負方向)に延びるトレンチコンタクト部7aを部分的に含む。トレンチコンタクト部7aは、コンタクト領域33、ベース領域34およびソース領域35とY軸方向において接している。トレンチコンタクト部7aとドリフト領域32(突出部32a)との間にはショットキー接合が形成される。メタル7は、ソース電極8の金属材料と、半導体領域3の半導体材料との間の反応を防止するために用いられるバリアメタルとして機能してもよい。メタル7は、例えば、チタン(Ti)、コバルト(Co)、ニッケル(Ni)、プラチナ(Pt)またはタングステン(W)等を含む。メタル7は、トレンチコンタクト部7aとそれ以外の部分とが、異なる材料からなっていてもよい。メタル7は、特許請求の範囲における第3電極の一例である。また、トレンチコンタクト部7aは、特許請求の範囲におけるコンタクト部の一例である。
【0025】
図1Aに示すように、トレンチコンタクト部7aの底面(下端)B1は、ベース領域34の底面(下端)B2より上に位置する。即ち、ドレイン電極2の上側の主面2sから底面B1までの距離D1は、主面2sから底面B2までの距離D2よりも大きい。
【0026】
ソース電極8は、MOSFETのソース電極として機能する電極である。ソース電極8は、メタル7上に設けられ、メタル7(トレンチコンタクト部7a)と電気的に接続される。ソース電極8は、例えば、銅、アルミニウム等からなる。
【0027】
図1Bを参照して、トレンチコンタクト部7aおよびその周辺の構成についてさらに詳しく説明する。
図1Bは、半導体装置1が備える、Y軸方向に隣接する第1領域1aと第2領域1bとの境界付近の拡大図である。第1領域1aと第2領域1bはいずれもMOSFET動作領域を含む。
図1Bに示されるように、トレンチコンタクト部7aは側面71と、側面71の反対側の側面72とを有する。トレンチコンタクト部7aは、側面71において、ドリフト領域32(詳しくは、ドリフト領域32が有する突出部32a)と接してショットキー接合を形成している。これにより、ベース領域34(p形)とドリフト領域32(n形)にて形成される寄生ダイオードのリカバリ損失を低減することができる。また、トレンチコンタクト部7aは、側面72において、ベース領域34およびソース領域35と接している。
【0028】
トレンチコンタクト部7aは、
図1Bに示すように、側面71の全域においてドリフト領域32と接してショットキー接合を形成してもよい。これにより、ショットキー接合の面積を大きくすることができるため、寄生ダイオードのリカバリ損失をより効果的に低減することができる。
【0029】
図1Bに示されるように、突出部32aは、側面321と、側面321の反対側の側面322とを有する。側面321は、第1領域1aが備えるトレンチコンタクト部7aの側面71と接してショットキー接合を形成し、側面322は、第2領域1bが備えるトレンチコンタクト部7a(即ち、別のトレンチコンタクト部)の側面71と接してショットキー接合を形成している。換言すれば、突出部32aは、隣接する2つの第1領域1a、1bがそれぞれ備える2つのトレンチコンタクト部7aによって挟まれており、それぞれのトレンチコンタクト部7aとショットキー接合を形成している。なお、突出部32aの不純物濃度は、突出部32a以外のドリフト領域32の不純物濃度より低くてもよい。
【0030】
上記のように、本実施形態では、トレンチコンタクト部7aは側面71においてドリフト領域32(突出部32a)に接してショットキー接合を形成し、側面72においてベース領域34およびソース領域35に接する。これにより、MOSFET動作領域間の狭領域にショットキーバリアダイオードを設けることができる。したがって、MOSFET動作領域の面積を広く確保することができる。よって、本実施形態によれば、オン抵抗を上昇させずに寄生ダイオードのリカバリ損失を低減することができる。さらに、半導体装置の小型化を図ることができる。
【0031】
さらに、本実施形態では、既述のように、トレンチコンタクト部7aの底面(下端)B1は、ベース領域34の底面(下端)B2より上に位置する(即ち、底面B1が底面B2よりも浅い位置にある)。これにより、底面B1が底面B2より深い位置にある場合に比して、トレンチコンタクト部7aからドリフト領域32の下部に広がる空乏層が抑制される。このため、ドリフト領域32を厚くする必要がなく、オン抵抗の増加を防ぐことができる。
【0032】
詳しくは、トレンチコンタクト部7aを深く設ける(底面B1を深くする)場合、トレンチコンタクト部7aの下方に生じる空乏層がドリフト領域32の下部まで延びるために、ドリフト領域32を厚くする必要がある。しかしながら、ドリフト領域32を厚くするとオン抵抗が大きくなる。これに対し、本実施形態では、底面B1が底面B2より上に位置することにより、トレンチコンタクト部7aの下方に生じる空乏層がドリフト領域32の下部まで延びない。そのため、ドリフト領域32を厚くする必要がなく、オン抵抗の増加を防ぐことができる。なお、底面B1が浅いことにより、ゲート電極4の底部に生じる電界集中が十分に緩和されない可能性がある。しかし、ゲート電極4の底部における電界集中がそれほど大きくない場合(例えば半導体領域3がシリコンからなる場合等)は特段の問題とはならない。
【0033】
また、トレンチコンタクト部7aを深く設ける場合、トレンチコンタクト部7aの下方に生じる電界がドリフト領域32の下部まで延びるため、アバランシェ耐量が低下する。これを防ぐためには、ドリフト領域32を厚くする必要がある。これに対し、本実施形態では、底面B1が底面B2より上に位置することにより、トレンチコンタクト部7aの下方に生じる電界がドリフト領域32の下部まで延びない。そのため、アバランシェ耐量の低下を防ぐためにドリフト領域32を厚くすることなく、寄生ダイオードのリカバリ損失を低減することができる。
【0034】
以上説明したように、本実施形態によれば、半導体素子のオン抵抗を低く保ちつつ、寄生ダイオードのリカバリ損失を低減することができる。また、半導体素子のアバランシェ耐量の低下を防ぎつつ、寄生ダイオードのリカバリ損失を低減することができる。
【0035】
なお、半導体装置1においてフィールドプレート電極6および/またはコンタクト領域33は省略されてもよい。
【0036】
(変形例)
ここで、
図2を参照して、本実施形態の変形例に係る半導体装置1について説明する。
図2は、本変形例に係る半導体装置1Aの断面図である。
図2に示されるように、本変形例に係る半導体装置1Aは、突出部32aの上に配置された絶縁膜9および絶縁膜10を備える。本変形例によれば、上述の実施形態と同等の効果を得ることができる。また、後述する半導体装置の製造方法において、絶縁膜9,10を除去するエッチング工程を(
図3D(1)参照)省略することができる。
【0037】
<半導体装置の製造方法>
図3A~
図3Dを参照して、上記の半導体装置1の製造方法の一例を説明する。なお、半導体装置1は1つまたは複数の半導体素子を備えるが、
図3A~
図3Dでは、煩雑さを避けるため、ここでは1つの半導体素子のみ図示する。
【0038】
まず、
図3A(1)に示されるように、ドレイン領域31およびドリフト領域32を含む半導体層30の上面に絶縁膜9および絶縁膜10が配置されたウェハ3Aを用意する。絶縁膜9は、例えばシリコン酸化物からなる。絶縁膜10は、例えばシリコン窒化物からなる。絶縁膜9は半導体層30の上に配置され、絶縁膜10は絶縁膜9上に配置されている。
【0039】
次に、
図3A(2)に示されるように、例えばRIE(Reactive Ion Etching)等とウェットエッチングを組み合わせて、半導体層30(ドリフト領域32)にトレンチTを形成する。具体的には、まず絶縁膜10上にレジストマスク(図示せず)を形成し、RIEによって絶縁膜9,10およびドリフト領域32の一部を除去してトレンチを形成する。その後、ウェットエッチングによって当該トレンチを広げることにより、トレンチTを形成する。
【0040】
次に、
図3A(3)に示されるように、物理気相成長(PVD)または化学気相成長(CVD)等により絶縁材料をトレンチTの内面(底面および側面)に堆積することによって絶縁膜5を形成する。絶縁材料は、例えばシリコン酸化物である。本工程により、FPトレンチFTが形成される。なお、本実施形態では絶縁膜9と絶縁膜5が同じ材料からなるため、絶縁膜9が絶縁膜5と一体化する。
【0041】
次に、FPトレンチFTを充填するように、例えばポリシリコン等の導電材料を絶縁膜5に堆積する。その後、CMP(Chemical Mechanical Polishing)、CDE(Chemical Dry Etching)、ウェットエッチング等を組み合わせて、堆積したポリシリコンの一部を除去する。これにより、
図3A(4)に示されるように、FP電極6を形成する。
【0042】
次に、
図3B(1)に示されるように、物理気相成長(PVD)または化学気相成長(CVD)等により、シリコン酸化物等の絶縁材料をトレンチT内に堆積することで、FP電極6を絶縁膜5内に埋設する。本工程において、トレンチTの側面にも絶縁材料が堆積することで、ゲートトレンチGTが形成される。
【0043】
次に、例えばp形の不純物イオンをゲートトレンチGTの側面を介してドリフト領域32にイオン注入する。その後、
図3B(2)に示されるように、熱処理によって不純物を活性化し拡散させることで、ゲートトレンチGTを囲むようにドリフト領域32内にベース領域34を形成する。
【0044】
次に、ゲートトレンチGTを充填するように、例えばポリシリコン等の導電材料を堆積する。その後、CMP、CDE等を組み合わせて、堆積したポリシリコンの一部を除去することで、
図3B(3)に示されるように、ゲート電極4を形成する。
【0045】
次に、例えばn形の不純物イオンをゲートトレンチGTを介してベース領域34の上側部分にイオン注入する。その後、
図3B(4)に示されるように、熱処理によって不純物を活性化することで、ソース領域35を形成する。なお、ソース領域35とベース領域34とを同時に形成してもよい。つまり、ドリフト領域32にp形の不純物イオンとn形の不純物イオンをイオン注入した後、同時に熱処理してソース領域35とベース領域34とを形成してもよい。
【0046】
次に、物理気相成長(PVD)または化学気相成長(CVD)等により、シリコン酸化物等の絶縁材料をゲート電極4上に堆積することによって、ゲート電極4を絶縁膜5内に埋設する。その後、
図3C(1)に示されるように、RIE等によって絶縁膜5の一部を除去し、電極4の上方に開口OPを形成する。
【0047】
次に、
図3C(2)に示されるように、ウェットエッチングによって絶縁膜5および絶縁膜10の一部を除去して開口OPを広げる。詳しくは、開口OPの底面にドリフト領域32が露出するまで開口OPを広げる。拡張された開口OPの幅によってトレンチコンタクト部7aの幅が決定される。また同時に、絶縁膜5の最終的な形状が決定される。
【0048】
次に、
図3C(3)に示されるように、絶縁膜10と絶縁膜5をマスク(エッチングストッパー)として、ドリフト領域32の一部をRIE等によって除去する。これにより、絶縁膜5の両側にコンタクトトレンチCTを形成する。詳しくは、トレンチコンタクトCTは深さがベース領域34よりも浅くなるように形成する。また、本工程においてコンタクトトレンチCTが形成されることによって、ソース領域35の最終的な範囲が決定される。
【0049】
次に、コンタクトトレンチCTの底面に、例えばp形の不純物イオンをイオン注入する。その後、
図3C(4)に示されるように、熱処理によって不純物を活性化することで、コンタクト領域33を形成する。また、本工程においてコンタクト領域33が形成されることによって、ベース領域34の最終的な範囲が決定される。
【0050】
次に、
図3D(1)に示されるように、例えばドライエッチングまたはウェットエッチング等によって絶縁膜9および絶縁膜10を除去する。
【0051】
次に、
図3D(2)に示されるように、コンタクトトレンチCTを充填するように、第1金属材料を堆積することで、メタル7を形成する。第1金属材料の堆積には、例えば蒸着法またはスパッタリング法などを用いる。第1金属材料は、例えばチタン、コバルト、ニッケル、プラチナまたはタングステン等を含む。トレンチコンタクトCTに充填された第1金属材料がトレンチコンタクト部7aとなる。
【0052】
その後、
図3D(3)に示されるように、メタル7の上に第2金属材料を堆積することで、ソース電極8を形成する。第2金属材料の堆積には、例えば蒸着法またはスパッタリング法などを用いる。第2金属材料は、例えば銅またはアルミニウム等を含む。また、ドレイン領域31の下面に第3金属材料を堆積してドレイン電極2を形成する。第3金属材料の堆積には、例えば蒸着法またはスパッタリング法などを用いる。第3金属材料は、例えばチタン、ニッケル、銀等を含む。
【0053】
上記工程を経て、一実施形態に係る半導体装置1が製造される。なお、上記の説明は半導体装置1の製造方法の一例に過ぎず、他の方法によっても半導体装置1を製造することが可能である。例えば、トレンチコンタクトCTを金属材料で充填する工程において、各コンタクトトレンチCT内にのみ第1金属材料を堆積してもよい。この場合、ソース電極8は絶縁膜5の上に形成される。
【0054】
また、既述のように、一実施形態の変形例に係る半導体装置1Aの製造においては、工程を一部省略できる。ここで、一実施形態の変形例に係る半導体装置1Aの製造方法について
図3Eを参照して説明する。
【0055】
図3C(4)に示す工程の後、
図3E(1)に示されるように、絶縁膜9および絶縁膜10を除去せず残置したまま、第1金属材料を積層してメタル7を形成する。その後、
図3E(2)に示されるように、メタル7上に第2金属材料を積層して、ソース電極8を形成する。また、半導体領域3(ドレイン領域31)の下面に第2金属材料を堆積してドレイン電極2を形成する。上記工程を経て、一実施形態の変形例に係る半導体装置1Aが製造される。
【0056】
本発明の実施形態を説明したが、この実施形態および実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態および実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態および実施例やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0057】
1 半導体装置
1a 第1領域
1b 第2領域
2 ドレイン電極
2s 主面
3 半導体領域
30 半導体層
4 ゲート電極
5 ゲート絶縁膜
5A 絶縁膜層
6 フィールドプレート電極(FP電極)
7 メタル
7a トレンチコンタクト部
8 ソース電極
9 絶縁膜
10 絶縁膜
31 ドレイン領域
32 ドリフト領域
32a 突出部
33 コンタクト領域
34 ベース領域
35 ソース領域
71、72 側面
321、322 側面
B1、B2 底面
D1、D2 距離
CT コンタクトトレンチ
FT FPトレンチ
GT ゲートトレンチ
OP 開口