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特開2024-130469半導体装置、半導体装置の制御方法、および半導体装置の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024130469
(43)【公開日】2024-09-30
(54)【発明の名称】半導体装置、半導体装置の制御方法、および半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240920BHJP
H01L 21/336 20060101ALI20240920BHJP
H01L 29/739 20060101ALI20240920BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 653A
H01L29/78 652J
H01L29/78 654Z
H01L29/78 657G
H01L29/78 658A
H01L29/78 655A
H01L29/78 655G
H01L29/78 655B
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023040222
(22)【出願日】2023-03-15
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100088672
【弁理士】
【氏名又は名称】吉竹 英俊
(74)【代理人】
【識別番号】100088845
【弁理士】
【氏名又は名称】有田 貴弘
(72)【発明者】
【氏名】月東 綾則
(57)【要約】
【課題】第１信号の遷移と第２信号の遷移との時間差の許容範囲の拡大。
【解決手段】半導体装置は、半導体基板、半導体基板の表層において排他的に位置する第１半導体層と第２半導体層、第１半導体層と第２半導体層に対して半導体基板とは反対側に位置する第３半導体層、第３半導体層に対して半導体基板とは反対側において排他的に位置する第４半導体層と第５半導体層、いずれも表面が絶縁性を有する第１電極、第２電極、第３電極を備え、第１電極は第１半導体層、第２半導体層、第５半導体層および第３半導体層を貫通して第１半導体層まで達して延びる。第２電極は第２半導体層、第３半導体層、第４半導体層を、または第２半導体層、第３半導体層、第５半導体層を貫通し、半導体基板まで達して延びる。第３電極は、第４半導体層および第３半導体層を貫通して半導体基板まで達して延びて第１半導体層を第２半導体層から隔て、第２電極と共に第２半導体層を挟む。
【選択図】図１
【解決手段】半導体装置は、半導体基板、半導体基板の表層において排他的に位置する第１半導体層と第２半導体層、第１半導体層と第２半導体層に対して半導体基板とは反対側に位置する第３半導体層、第３半導体層に対して半導体基板とは反対側において排他的に位置する第４半導体層と第５半導体層、いずれも表面が絶縁性を有する第１電極、第２電極、第３電極を備え、第１電極は第１半導体層、第２半導体層、第５半導体層および第３半導体層を貫通して第１半導体層まで達して延びる。第２電極は第２半導体層、第３半導体層、第４半導体層を、または第２半導体層、第３半導体層、第５半導体層を貫通し、半導体基板まで達して延びる。第３電極は、第４半導体層および第３半導体層を貫通して半導体基板まで達して延びて第１半導体層を第２半導体層から隔て、第２電極と共に第２半導体層を挟む。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１導電型の半導体基板と、
前記半導体基板の表層に位置する第１導電型の第１半導体層と、
前記半導体基板の前記表層において前記第１半導体層と排他的に位置し、前記半導体基板よりも不純物濃度のピーク値が高い第１導電型の第２半導体層と、
前記第１半導体層および前記第２半導体層に対して前記半導体基板とは反対側に位置する第２導電型の第３半導体層と、
前記第３半導体層に対して前記半導体基板とは反対側において選択的に位置し、前記第３半導体層よりも不純物濃度のピーク値が高い第２導電型の第４半導体層と、
前記第３半導体層に対して前記半導体基板とは反対側において前記第４半導体層と排他的に位置し、前記第２半導体層よりも不純物濃度のピーク値が高い第１導電型の第５半導体層と、
前記半導体基板に対して前記第１半導体層、前記第２半導体層、前記第３半導体層、前記第４半導体層、前記第５半導体層のいずれとも反対側に位置する第２導電型の第６半導体層と、
前記第５半導体層および前記第３半導体層を貫通し、前記第２半導体層と前記半導体基板との境界よりも前記第６半導体層から遠くで前記第１半導体層まで達して延び、表面が絶縁性を有する第１電極と、
前記第２半導体層、前記第４半導体層および前記第３半導体層を貫通し、または前記第２半導体層、前記第５半導体層および前記第３半導体層を貫通し、前記半導体基板まで達して延び、前記第１半導体層および前記第２半導体層のいずれよりも前記第６半導体層に近接し、表面が絶縁性を有する第２電極と、
前記第４半導体層および前記第３半導体層を貫通して前記半導体基板まで達して延び、前記第１半導体層および前記第２半導体層のいずれよりも前記第６半導体層に近接し、前記第１半導体層を前記第２半導体層から隔て、前記第２電極と共に前記第２半導体層を挟み、表面が絶縁性を有する第３電極と
を備える半導体装置。
前記半導体基板の表層に位置する第１導電型の第１半導体層と、
前記半導体基板の前記表層において前記第１半導体層と排他的に位置し、前記半導体基板よりも不純物濃度のピーク値が高い第１導電型の第２半導体層と、
前記第１半導体層および前記第２半導体層に対して前記半導体基板とは反対側に位置する第２導電型の第３半導体層と、
前記第３半導体層に対して前記半導体基板とは反対側において選択的に位置し、前記第３半導体層よりも不純物濃度のピーク値が高い第２導電型の第４半導体層と、
前記第３半導体層に対して前記半導体基板とは反対側において前記第４半導体層と排他的に位置し、前記第２半導体層よりも不純物濃度のピーク値が高い第１導電型の第５半導体層と、
前記半導体基板に対して前記第１半導体層、前記第２半導体層、前記第３半導体層、前記第４半導体層、前記第５半導体層のいずれとも反対側に位置する第２導電型の第６半導体層と、
前記第５半導体層および前記第３半導体層を貫通し、前記第２半導体層と前記半導体基板との境界よりも前記第６半導体層から遠くで前記第１半導体層まで達して延び、表面が絶縁性を有する第１電極と、
前記第２半導体層、前記第４半導体層および前記第３半導体層を貫通し、または前記第２半導体層、前記第５半導体層および前記第３半導体層を貫通し、前記半導体基板まで達して延び、前記第１半導体層および前記第２半導体層のいずれよりも前記第６半導体層に近接し、表面が絶縁性を有する第２電極と、
前記第４半導体層および前記第３半導体層を貫通して前記半導体基板まで達して延び、前記第１半導体層および前記第２半導体層のいずれよりも前記第６半導体層に近接し、前記第１半導体層を前記第２半導体層から隔て、前記第２電極と共に前記第２半導体層を挟み、表面が絶縁性を有する第３電極と
を備える半導体装置。
【請求項2】
前記第１半導体層の不純物濃度のピーク値は、前記半導体基板の不純物濃度のピーク値よりも高い、請求項１に記載の半導体装置。
【請求項3】
前記第２電極は前記第５半導体層および前記第３半導体層を貫通する、請求項２に記載の半導体装置。
【請求項4】
前記第１半導体層の不純物濃度のピーク値は、前記第２半導体層の不純物濃度のピーク値よりも低い、請求項３に記載の半導体装置。
【請求項5】
前記第１半導体層は前記第２半導体層よりも薄い、請求項４に記載の半導体装置。
【請求項6】
前記第２電極は前記第４半導体層および前記第３半導体層を貫通する、請求項２に記載の半導体装置。
【請求項7】
前記第１半導体層は前記半導体基板の一部である、請求項１に記載の半導体装置。
【請求項8】
前記第２電極は前記第５半導体層および前記第３半導体層を貫通する、請求項１に記載の半導体装置。
【請求項9】
前記第２電極は前記第４半導体層および前記第３半導体層を貫通する、請求項１に記載の半導体装置。
【請求項10】
前記第２電極が延びる方向において前記第２電極が前記第２半導体層から前記半導体基板へ突出する長さと、前記第３電極が延びる方向において前記第３電極が前記第２半導体層から前記半導体基板へ突出する長さとが等しい、請求項１から請求項９のいずれか一つに記載の半導体装置。
【請求項11】
前記第１電極が延びる方向に対して直交する方向における前記第１電極の大きさは、前記第２電極が延びる方向に対して直交する方向における前記第２電極の大きさおよび前記第３電極が延びる方向に対して直交する方向における前記第３電極の大きさのいずれよりも小さい、請求項１から請求項９のいずれか一つに記載の半導体装置。
【請求項12】
前記第２電極と前記第３電極とが並ぶ方向に沿った、互いに隣接する前記第２電極と前記第３電極との間隔、互いに隣接する前記第２電極同士の間隔、または互いに隣接する前記第３電極同士の間隔は１５μｍ以下である、請求項１から請求項９のいずれか一つに記載の半導体装置。
【請求項13】
前記第３電極は、前記第１電極と前記第３電極とが並ぶ方向において、前記第１電極の一方側にも他方側にも位置し、
前記第１電極の前記一方側に位置する前記第３電極と、前記第１電極の前記他方側に位置する前記第３電極との間隔は、前記方向において１５μｍ以下である、請求項１から請求項９のいずれか一つに記載の半導体装置。
前記第１電極の前記一方側に位置する前記第３電極と、前記第１電極の前記他方側に位置する前記第３電極との間隔は、前記方向において１５μｍ以下である、請求項１から請求項９のいずれか一つに記載の半導体装置。
【請求項14】
請求項１から請求項９のいずれか一つに記載された半導体装置を制御する方法であって、
第１信号が前記第１電極に与えられ、
第２信号が前記第２電極に与えられ、
前記第１信号および前記第２信号のいずれをも遷移させて前記半導体装置をターンオフさせるとき、前記第１信号は前記第２信号よりも遅延して遷移する、半導体装置の制御方法。
第１信号が前記第１電極に与えられ、
第２信号が前記第２電極に与えられ、
前記第１信号および前記第２信号のいずれをも遷移させて前記半導体装置をターンオフさせるとき、前記第１信号は前記第２信号よりも遅延して遷移する、半導体装置の制御方法。
【請求項15】
前記第１導電型はＮ型であり、前記第２信号は前記第３電極に対して零以下の電位において遷移する、請求項１４に記載の半導体装置の制御方法。
【請求項16】
請求項５に記載の半導体装置を製造する方法であって、
前記第１半導体層および前記第２半導体層の形成に先だって、前記半導体基板に対して第１導電型の不純物が、第１導入量で第１領域へ、前記第１導入量よりも多い第２導入量で第２領域へ、それぞれ導入される導入工程と、
前記第１領域において導入された第１導電型の不純物の拡散と、前記第２領域において導入された第１導電型の不純物の拡散とを並行して実行して、前記第１半導体層および前記第２半導体層を形成する拡散工程と
を備える、半導体装置の製造方法。
前記第１半導体層および前記第２半導体層の形成に先だって、前記半導体基板に対して第１導電型の不純物が、第１導入量で第１領域へ、前記第１導入量よりも多い第２導入量で第２領域へ、それぞれ導入される導入工程と、
前記第１領域において導入された第１導電型の不純物の拡散と、前記第２領域において導入された第１導電型の不純物の拡散とを並行して実行して、前記第１半導体層および前記第２半導体層を形成する拡散工程と
を備える、半導体装置の製造方法。
【請求項17】
前記導入工程において、ストライプパターンまたはドットパターンを有するマスクを用いたイオン注入によって、前記第１領域への第１導電型の不純物の導入と、前記第２領域への第１導電型の不純物の導入とを、並行して実行する、請求項１６に記載の半導体装置の製造方法。
【請求項18】
請求項１０に記載の半導体装置を製造する方法であって、
前記第２電極および前記第３電極のいずれの形成にも先だって、前記第２電極を埋めこむトレンチおよび前記第３電極を埋めこむトレンチを、開口が設けられたマスクを用いた選択的エッチングによって並行して形成する、半導体装置の製造方法。
前記第２電極および前記第３電極のいずれの形成にも先だって、前記第２電極を埋めこむトレンチおよび前記第３電極を埋めこむトレンチを、開口が設けられたマスクを用いた選択的エッチングによって並行して形成する、半導体装置の製造方法。
【請求項19】
請求項１１に記載の半導体装置を製造する方法であって、
前記第１電極、前記第２電極、および前記第３電極のいずれの形成にも先だって、前記第１電極を埋めこむ第１トレンチ、前記第２電極を埋めこむ第２トレンチ、および前記第３電極を埋めこむ第３トレンチを、開口が設けられたマスクを用いた選択的エッチングによって並行して形成し、前記第１トレンチを形成するエッチングに用いられる開口よりも、前記第２トレンチを形成するエッチングに用いられる開口および前記第３トレンチを形成するエッチングに用いられる開口の方が広い、半導体装置の製造方法。
前記第１電極、前記第２電極、および前記第３電極のいずれの形成にも先だって、前記第１電極を埋めこむ第１トレンチ、前記第２電極を埋めこむ第２トレンチ、および前記第３電極を埋めこむ第３トレンチを、開口が設けられたマスクを用いた選択的エッチングによって並行して形成し、前記第１トレンチを形成するエッチングに用いられる開口よりも、前記第２トレンチを形成するエッチングに用いられる開口および前記第３トレンチを形成するエッチングに用いられる開口の方が広い、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願明細書に開示される技術は、半導体装置に関する。
【背景技術】
【0002】
半導体装置として、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ：以下「ＩＧＢＴ」と称される）が公知である。ＩＧＢＴにおいて例えば、半導体基板の上面に不純物層が設けられる。例えば当該不純物層を貫通したトレンチが、周期的に設けられる。トレンチの側面および底面には絶縁層が設けられる。トレンチには絶縁層に囲まれて導電体が設けられる。例えば不純物層はチャネル層として機能し、半導体基板はドリフト層として機能する。
【0003】
ＩＧＢＴは、深さが異なる二種のトレンチを採用する場合がある（例えば特許文献１参照）。例えば深いトレンチはドリフト層としての半導体基板まで到達し、浅いトレンチはドリフト層まで到達しない。
【0004】
当該半導体装置の動作を制御する信号は、深いトレンチに設けられた導電体と、浅いトレンチに設けられた導電体とに対して、個別に与えられる。これらの信号は、それぞれのトレンチの周囲におけるチャネル層のキャリア濃度を制御する。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１６－１５４２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述された構成を有するＩＧＢＴがターンオフするときの動作の例として、下記のシーケンスが想定される。但し、浅いトレンチに設けられた導電体には第１信号が与えられ、深いトレンチに設けられた導電体には第２信号が与えられる：第２信号のオフ遷移が第１信号のオフ遷移よりも早い。ここで「オフ遷移」は上述のキャリア濃度を低減する方向に働く電圧の遷移である。
【0007】
このようなシーケンスにより、第２信号のオフ遷移によって予め半導体基板の不純物層側のキャリア濃度が減少してから、第１信号のオフ遷移によって半導体装置がオフする。このようなシーケンスは、半導体装置のターンオフに費やされる時間を短くし、第１信号のオフ遷移の後のターンオフ損失を低減する。他方、半導体基板のキャリア濃度の減少は、半導体装置の順方向電圧を増加させ、第２信号のオフ遷移から第１信号のオフ遷移までの順方向導通損失が増加する。
【0008】
当該順方向導通損失の増加が、第１信号のオフ遷移の後のターンオフ損失の減少を上回る場合が想定される。この場合、第２信号のオフ遷移の後に発生する損失の総量は、第１信号のオフ遷移と第２信号のオフ遷移とが並行して発生する場合と比較して、増加するかもしれない。
【0009】
当該総量の最小化を得る技術として、第２信号のオフ遷移から第１信号のオフ遷移までの時間差を最適化することも考えられ得る。当該時間差が許容される範囲は狭く、上述の損失の総量がばらついたり、最適な時間差を得るためのオフ遷移の制御が困難であったりするという問題が想定される。
【0010】
本願明細書に開示される技術は、このような問題に鑑みてなされたものであり、第１信号の遷移と第２信号の遷移との時間差の許容範囲を拡大することを目的とする。
【課題を解決するための手段】
【0011】
本開示にかかる技術の第１の態様である半導体装置は、第１導電型の半導体基板と、前記半導体基板の表層に位置する第１導電型の第１半導体層と、前記半導体基板の前記表層において前記第１半導体層と排他的に位置し、前記半導体基板よりも不純物濃度のピーク値が高い第１導電型の第２半導体層と、前記第１半導体層および前記第２半導体層に対して前記半導体基板とは反対側に位置する第２導電型の第３半導体層と、前記第３半導体層に対して前記半導体基板とは反対側において選択的に位置し、前記第３半導体層よりも不純物濃度のピーク値が高い第２導電型の第４半導体層と、前記第３半導体層に対して前記半導体基板とは反対側において前記第４半導体層と排他的に位置し、前記第２半導体層よりも不純物濃度のピーク値が高い第１導電型の第５半導体層と、前記半導体基板に対して前記第１半導体層、前記第２半導体層、前記第３半導体層、前記第４半導体層、前記第５半導体層のいずれとも反対側に位置する第２導電型の第６半導体層と、前記第５半導体層および前記第３半導体層を貫通し、前記第２半導体層と前記半導体基板との境界よりも前記第６半導体層から遠くで前記第１半導体層まで達して延び、表面が絶縁性を有する第１電極と、前記第２半導体層、前記第４半導体層および前記第３半導体層を貫通し、または前記第２半導体層、前記第５半導体層および前記第３半導体層を貫通し、前記半導体基板まで達して延び、前記第１半導体層および前記第２半導体層のいずれよりも前記第６半導体層に近接し、表面が絶縁性を有する第２電極と、前記第４半導体層および前記第３半導体層を貫通して前記半導体基板まで達して延び、前記第１半導体層および前記第２半導体層のいずれよりも前記第６半導体層に近接し、前記第１半導体層を前記第２半導体層から隔て、前記第２電極と共に前記第２半導体層を挟み、表面が絶縁性を有する第３電極とを備える。
【0012】
本開示にかかる技術の第２の態様である半導体装置の制御方法は、本開示にかかる半導体装置を制御する方法であって、第１信号が前記第１電極に与えられ、第２信号が前記第２電極に与えられ、前記第１信号および前記第２信号のいずれをも遷移させて前記半導体装置をターンオフさせるとき、前記第１信号は前記第２信号よりも遅延して遷移する。
【発明の効果】
【0013】
本開示にかかる半導体装置およびその制御方法によれば、第１電極に与えられる第１信号のオフ遷移が、第２電極に与えられる第２信号のオフ遷移から遅延する時間差の許容範囲が拡大する。
【0014】
本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
【図面の簡単な説明】
【0015】
【図1】実施の形態１にかかる半導体装置の構成の一例を示す断面図である。
【図2】実施の形態１にかかる半導体装置の構成の他の一例を示す断面図である。
【図3】実施の形態１にかかる半導体装置の構成の他例を示す断面図である。
【図4】ＩＧＢＴに対して二種のゲート電圧を印加する回路を例示する回路図である。
【図5】二種のゲート電圧のシーケンスを例示する波形図である。
【図6】ＩＧＢＴがターンオフする動作を例示ずる波形図である。
【図7】比較例にかかる半導体装置の構成を例示する断面図である。
【図8】損失総量の時間差に対する依存性を示すグラフである。
【図9】比較例においてＩＧＢＴがターンオフする動作を例示する波形図である。
【図12】実施の形態においてＩＧＢＴがターンオフする動作を例示する波形図である。
【図15】飽和電圧に対する損失総量の依存性を示すグラフである。
【図16】二種のゲート電圧のシーケンスの他例を示す波形図である。
【図17】二種のゲート電圧のオン遷移を例示する波形図である。
【図18】二種のゲート電圧のオン遷移を例示する波形図である。
【図19】実施の形態１にかかる半導体装置がターンオンするときの動作を例示する波形図である。
【図20】実施の形態１にかかる半導体装置がターンオンするときの動作を例示する波形図である。
【図21】実施の形態２にかかる半導体装置の構成を例示する断面図である。
【図22】実施の形態２にかかる半導体装置がターンオンするときの動作を例示する波形図である。
【図23】実施の形態３にかかる半導体装置の構成を例示する断面図である。
【図24】実施の形態４にかかる半導体装置の構成を例示する断面図である。
【図25】半導体装置の耐電圧とトレンチ電極同士の間隔との関係を例示するグラフである。
【図26】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図27】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図28】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図29】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図30】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図31】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図32】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図33】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図34】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図35】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図36】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図37】実施の形態１にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図38】実施の形態１にかかる半導体装置の第２の製造方法の一部を工程順に例示する断面図である。
【図39】実施の形態１にかかる半導体装置の第２の製造方法の一部を工程順に例示する断面図である。
【図40】実施の形態１にかかる半導体装置の第２の製造方法の一部を工程順に例示する断面図である。
【図41】実施の形態１にかかる半導体装置の第２の製造方法の一部を工程順に例示する断面図である。
【図42】トレンチの深さとマスクの開口幅との関係を例示するグラフである。
【図43】実施の形態４にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図44】実施の形態４にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図45】実施の形態４にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図46】実施の形態４にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図47】実施の形態４にかかる半導体装置の第１の製造方法の一部を工程順に例示する断面図である。
【図48】実施の形態４にかかる半導体装置の第２の製造方法の一部を例示する断面図である。
【図49】実施の形態５にかかる半導体装置の構成の一例を示す断面図である。
【図50】実施の形態５にかかる半導体装置の構成の他の一例を示す断面図である。
【図51】実施の形態５にかかる半導体装置の構成の他例を示す断面図である。
【図52】実施の形態６にかかる半導体装置の構成の一例を示す断面図である。
【図53】実施の形態６にかかる半導体装置の構成の他の一例を示す断面図である。
【図54】実施の形態６にかかる半導体装置の構成の他例を示す断面図である。
【発明を実施するための形態】
【0016】
以下、添付される図面が参照されつつ、実施の形態が説明される。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるために、それらのすべてが必ずしも必須の特徴ではない。
【0017】
本願明細書に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置または方向を意味する用語が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態が実際に実施される際の位置または方向とは関係しない。
【0018】
半導体の導電型を示す記号「Ｎ」、「Ｐ」の右隣における記号「＋」「－」の有無は、不純物濃度の、例えば不純物濃度のピーク値の、相対的な高低を示す。例えばＮ＋型の半導体はＮ型の半導体よりも、Ｎ型の半導体はＮ－型の半導体よりも、それぞれＮ型の不純物濃度が高い。Ｐ＋型の半導体はＰ型の半導体よりも、Ｐ型の半導体はＰ－型の半導体よりも、それぞれＰ型の不純物濃度が高い。かかる不純物濃度の高低は相対的であり、例えば異なる半導体のいずれもがＮ型の半導体であると説明されても、それらの半導体の不純物濃度が互いに等しいことは意味されない。
【0019】
＜実施の形態１＞
図１は実施の形態１にかかる半導体装置１００Ａの構成を例示する断面図である。図２は半導体装置１００Ａの構成の一例を示す断面図であり、図３は半導体装置１００Ａの構成の他例を示す断面図である。
図１は実施の形態１にかかる半導体装置１００Ａの構成を例示する断面図である。図２は半導体装置１００Ａの構成の一例を示す断面図であり、図３は半導体装置１００Ａの構成の他例を示す断面図である。
【0020】
図２に示される断面も、図３に示される断面も、図１の位置ＱＱにおいて矢視方向から見て現れる。図１に例示される断面は、図２の位置ＪＪにおいて矢視方向から見て現れる断面でもあり、図３の位置ＫＫにおいて矢視方向から見て現れる断面でもある。図２に例示される構成は、例えばポリシリコンが用いられる配線の多層化の抑制、ひいては生産性の向上に寄与する。
【0021】
半導体装置１００Ａは、半導体基板１と、半導体層２，３１，３２，４１，４２，５，１０，１１と、トレンチ電極８１，８２，９とを備える。「トレンチ電極」は、半導体基板１の厚さ方向に溝状に延びる電極を示す仮称であり、その具体的構成は後述される。
【0022】
半導体基板１は、例えばＮ－型のシリコンで実現される。半導体装置１００Ａは典型的にはＩＧＢＴであり、半導体基板１は例えばドリフト層として機能する。
【0023】
半導体層３１，３２は半導体基板１の表層において排他的に位置する。半導体層３１，３２は例えばＮ型のシリコンで実現される。半導体層３１，３２は例えばキャリア蓄積層として機能する。例えば本実施の形態では半導体層３１，３２は不純物濃度のピーク値が等しい。
【0024】
なお、後述される実施の形態３においては、半導体層３１の不純物濃度と半導体基板１の不純物濃度とが等しい場合について説明され、半導体層３１が半導体基板１の一部として考えられる。後述される実施の形態４では半導体層３１の不純物濃度のピーク値が半導体層３２の不純物濃度のピーク値よりも低い場合について説明される。
【0025】
半導体層２は、半導体層３１，３２に対して半導体基板１とは反対側に位置する。半導体層２は、その導電型が半導体基板１、半導体層３１，３２とは逆であり、例えばＰ型のシリコンで実現される。半導体層２は例えばＩＧＢＴのチャネル層として機能する。
【0026】
半導体層５は半導体層２に対して半導体基板１とは反対側において選択的に位置する。半導体層５は、その導電型が半導体層２と同じであって半導体層２よりも不純物濃度のピーク値が高く、例えばＰ＋型のシリコンで実現される。例えば半導体層５はＩＧＢＴのエミッタ層として機能する。
【0027】
半導体層４１，４２は半導体層２に対して半導体基板１とは反対側において半導体層５と排他的に位置する。半導体層４１，４２のいずれも、その導電型が半導体基板１，半導体層３１，３２と同じであって半導体層３２よりも不純物濃度のピーク値が高く、例えばＮ＋型のシリコンで実現される。例えば半導体層４１，４２はＩＧＢＴのエミッタ層として機能する。
【0028】
半導体層１１は、半導体基板１に対して半導体層２，３１，３２，４１，４２，５のいずれとも反対側に位置する。半導体層１１は、その導電型が半導体層２と同じであって、例えばＰ型のシリコンで実現される。例えば半導体層１１はＩＧＢＴのコレクタ層として機能する。半導体層１１は、例えば不図示の構造によってＩＧＢＴのコレクタ電極Ｃに電気的に接続される。
【0029】
半導体層１０は、半導体基板１と半導体層１１の間で両者に接触して位置する。半導体層１０は、その導電型が半導体基板１と同じであって半導体基板１よりも不純物濃度のピーク値が高く、例えばＮ型のシリコンで実現される。例えば半導体層１０はＩＧＢＴのバッファ層として機能する。
【0030】
トレンチ電極８１は、半導体層４１，２を貫通し、半導体層３２と半導体基板１との境界よりも半導体層１１から遠くで（図１においては紙面上側へ離れて）半導体層３１まで達して延びる。トレンチ電極８１は表面が、具体的には半導体層４１，２，３１と対向する表面が絶縁性を有する。トレンチ電極８１は例えば不図示の構造によってＩＧＢＴのゲート電極Ｇ１に電気的に接続される。
【0031】
トレンチ電極８２は、半導体層２，４２，３２を貫通して半導体基板１まで達して延びる。トレンチ電極８２は、半導体層３１，３２のいずれよりも半導体層１１に近接する。トレンチ電極８２は、表面が、具体的には半導体基板１、半導体層４２，２，３２と対向する表面が絶縁性を有する。トレンチ電極８２は例えば不図示の構造によってＩＧＢＴのゲート電極Ｇ２に電気的に接続される。
【0032】
トレンチ電極９は、半導体層５，２を貫通して半導体基板１まで達して延びる。半導体層３１，３２を一体として捉えると、トレンチ電極９，８２はいずれも、半導体層３１，３２を貫通するとも言える。トレンチ電極９は、半導体層３１，３２のいずれよりも半導体層１１に近接する。トレンチ電極９は半導体層３１を半導体層３２から隔てる。トレンチ電極９は、トレンチ電極８２と共に半導体層３２を挟む。トレンチ電極９は、表面が、具体的には半導体基板１、半導体層２，３１，３２，５と対向する表面が絶縁性を有する。トレンチ電極９は例えば半導体層４１，４２，５と共に、ＩＧＢＴのエミッタ電極Ｅに電気的に接続される。トレンチ電極９は、ゲート電極Ｇ１，Ｇ２のいずれにも接続されず、ゲートとして機能しない観点で、ダミーの電極であると見ることができる。
【0033】
トレンチ電極８１，８２，９はいずれも絶縁膜６と導電体７とを有する。導電体７は例えばポリシリコンによって実現される。絶縁膜６はトレンチ電極８１，８２，９が有する上述の絶縁性を担い、例えば酸化シリコンによって実現される。トレンチ電極８１，８２，９のいずれも、溝の内部において絶縁膜６に囲まれるものの、外部との電気的接続が可能な電極である、と見ることができる。
【0034】
トレンチ電極８１，８２，９は半導体基板１の厚さ方向に沿って見て周期的に位置する。例えば一方向に沿ってトレンチ電極８１，８２が交互に、かつトレンチ電極８１，８２に間にトレンチ電極９が位置する（図２参照）。例えば二方向に沿ってトレンチ電極８１，８２が交互に位置し、かつトレンチ電極８１，８２に間にトレンチ電極９が格子状に位置する（図３参照）。
【0035】
トレンチ電極８１の周囲で半導体層４１は、図３に例示されるように連続的に形成される他、断続的に形成されてもよい。トレンチ電極８２の周囲で半導体層４２は、図３に例示されるように連続的に形成される他、断続的に形成されてもよい。
【0036】
図４は、ＩＧＢＴ１００に対して二種のゲート電圧を印加する回路を例示する回路図である。半導体装置１００Ａはゲート電極Ｇ１，Ｇ２、エミッタ電極Ｅ、コレクタ電極Ｃを有するＩＧＢＴ１００として採用可能である。
【0037】
二種のゲート電圧によってＩＧＢＴ１００のオン／オフが制御される。ゲート電極Ｇ１は遅延回路１０１と抵抗とを介して信号源１０２に接続される。この抵抗は信号源１０２に含まれて実現されてもよいし、遅延回路１０１に含まれて実現されてもよい。
【0038】
ゲート電極Ｇ２は抵抗を介して信号源１０２に接続される。この抵抗は信号源１０２に含まれて実現されてもよい。
【0039】
図５は上述の二種のゲート電圧のシーケンスを例示する波形図である。エミッタ電極Ｅの電位を基準とすると、ゲート電極Ｇ１に印加される電圧（以下「第１ゲート電圧」と仮称される：上述の第１信号に相当）は値Ｖｇ１（＞０）と値（－Ｖｇ１）との間を遷移し、ゲート電極Ｇ２に印加される電圧（以下「第２ゲート電圧」と仮称される：上述の第２信号に相当）は値Ｖｇ２（＞０）と値（－Ｖｇ２）との間を遷移する。第１ゲート電圧の立ち下がりおよび第２ゲート電圧の立ち下がりのいずれも、オフ遷移に相当する。
【0040】
遅延回路１０１は、少なくとも、第２ゲート電圧の立ち下がりに対する第１ゲート電圧の立ち下がりを、時間差ｄｔで遅延させる機能を有する。例えば第２ゲート電圧を遅延回路１０１に入力して遅延回路１０１から第１ゲート電圧が得られる。あるいは遅延回路１０１を省略して信号源１０２から第１ゲート電圧および第２ゲート電圧が得られる。
【0041】
第１ゲート電圧はゲート電極Ｇ１に印加されるので、第１信号がトレンチ電極８１に与えられるといえる。第２ゲート電圧はゲート電極Ｇ２に印加されるので、第２信号がトレンチ電極８２に与えられるといえる。ＩＧＢＴ１００として採用される半導体装置１００Ａをターンオフさせる制御の方法として、第１ゲート電圧および第２ゲート電圧のいずれをも遷移させ、第１ゲート電圧を第２ゲート電圧よりも遅延して遷移させる。後述される半導体装置１００Ｂ，１００Ｃ，１００Ｄの制御も同様である。
【0042】
図６は、ＩＧＢＴ１００がターンオフする動作を例示する波形図である。図６において左側の縦軸はコレクタ電流Ｉｃ［Ａ］を示し、右側の縦軸はエミッタ電位を基準としたコレクタ電圧Ｖｃｅ［Ｖ］を示す。横軸は時間（time）［ｓ］を示す。波形H２０がコレクタ電流Ｉｃの波形を示し、波形H２１がコレクタ電圧Ｖｃｅの波形を示す。
【0043】
第２ゲート電圧は時刻ｔ２でオフ遷移し、第１ゲート電圧は時刻ｔ１でオフ遷移する。時刻ｔ１，ｔ２の差が上述の時間差ｄｔである。時刻ｔ０でコレクタ電流Ｉｃは流れなくなる。ＩＧＢＴ１００の、時刻ｔ２から時刻ｔ０に至る期間における損失の総量は、以下において損失総量Ｅｏｆｆとして扱われる。
【0044】
図７は、半導体装置１００Ａと比較される比較例としての半導体装置１００Ｚの構造を例示する断面図である。半導体装置１００Ｚの構造はおおまかには、半導体装置１００Ａの構造においてトレンチ電極８１，８２，９の並ぶ順序が相違する。半導体装置１００Ａではトレンチ電極８１，８２の間にトレンチ電極９が介在するが、半導体装置１００Ｚではトレンチ電極８１，８２の間にトレンチ電極９は介在せず、トレンチ電極８１，８２はトレンチ電極９に挟まれる。
【0045】
より具体的には、半導体装置１００Ａ，１００Ｚのいずれにおいても半導体層３１，３２を一体として捉えると、トレンチ電極８２，９は半導体層３１，３２を貫通すると言える。半導体装置１００Ａ，１００Ｚのいずれにおいても、トレンチ電極８１は半導体層４１を貫通して半導体層３１，３２まで達して延びるといえる。
【0046】
半導体装置１００Ｚにおいても半導体装置１００Ａと類似して、トレンチ電極８２は半導体基板１および半導体層４２，２，３２と対向する。半導体装置１００Ｚにおいてトレンチ電極８２は半導体層３１にも対向し、半導体層３１と対向する表面が絶縁性を有する。
【0047】
半導体装置１００Ｚにおいても半導体装置１００Ａと類似して、トレンチ電極８１は半導体層４１，２と対向する。半導体装置１００Ｚにおいてトレンチ電極８１は半導体層３２にも対向し、半導体層３２と対向する表面が絶縁性を有する。
【0048】
半導体装置１００Ｚにおいても半導体装置１００Ａと類似して、トレンチ電極９は半導体基板１、半導体層３１，２と対向する。しかし半導体装置１００Ａにおけるトレンチ電極９は半導体層５に対向し、半導体装置１００Ｚにおけるトレンチ電極９は、トレンチ電極９は半導体層５に対向しない。
【0049】
半導体装置１００Ｚではトレンチ電極８１，８２の間では半導体層４１，４２，５が、トレンチ電極９が介在することなく並ぶ。
【0050】
図８は、損失総量Ｅｏｆｆ［％］の時間差ｄｔに対する依存性を示すグラフである。損失総量Ｅｏｆｆは、時間差ｄｔが零のときの値を１００％として百分率で示される。百分率白丸は比較例、具体的には半導体装置１００ＺがＩＧＢＴ１００に採用された場合のデータを示し、破線で結ばれている。黒丸は本実施の形態、具体的には半導体装置１００ＡがＩＧＢＴ１００に採用された場合のデータを示し、実線で結ばれている。
【0051】
比較例の場合、時間差ｄｔが増大するにつれて、損失総量Ｅｏｆｆが一旦は減少した後に増大する傾向を示す。具体的には時間差ｄｔが２０μｓ辺りの値をとるときに損失総量Ｅｏｆｆは極小値を示す。
【0052】
実施の形態の場合、時間差ｄｔが増大するにつれて、損失総量Ｅｏｆｆはほぼ単調減少する傾向を示し、時間差ｄｔが３５μｓ辺りよりも長いと損失総量Ｅｏｆｆはほぼ安定する傾向を示す。
【0053】
上述のグラフから、損失を低下させる時間差ｄｔに許容される範囲、換言すると第１ゲート電圧のオフ遷移が第２ゲート電圧のオフ遷移から遅延する時間差ｄｔの許容範囲が、本実施の形態の場合に比較例よりも、拡大することが理解される。
【0054】
図９は、比較例においてＩＧＢＴ１００がターンオフする動作を例示する波形図である。図９において左側の縦軸はコレクタ電流Ｉｃ［Ａ］を示し、右側の縦軸はエミッタ電位を基準としたコレクタ電圧Ｖｃｅ［Ｖ］を示す。横軸は時間（time）［ｓ］を示す。破線の波形はコレクタ電流Ｉｃの波形を示し、実線の波形はコレクタ電圧Ｖｃｅの波形を示す。コレクタ電流Ｉｃおよびコレクタ電圧Ｖｃｅのいずれについても、時間差ｄｔが値０μｓ，１８μｓ，６０μｓを採る場合について示される。いずれの時間差ｄｔについても、時刻１００μｓ（図において「１．０Ｅ－０４」と標記される）において第１ゲート電圧がオフ遷移する。
【0055】
【0056】
実線で示された波形Ｈ３１，Ｈ３２，Ｈ３３はいずれも、比較例におけるコレクタ電圧Ｖｃｅの波形を示す。破線で示された波形Ｈ４１，Ｈ４２，Ｈ４３のいずれも、比較例におけるコレクタ電流Ｉｃの波形を示す。
【0057】
波形Ｈ３１，Ｈ４１はいずれも時間差ｄｔが値０μｓを採る場合を示す。波形Ｈ３２，Ｈ４２はいずれも時間差ｄｔが値１８μｓを採る場合を示す。波形Ｈ３３，Ｈ４３はいずれも時間差ｄｔが値６０μｓを採る場合を示す。
【0058】
図１２は、本実施の形態においてＩＧＢＴ１００がターンオフする動作を例示する波形図である。図１２において左側の縦軸はコレクタ電流Ｉｃ［Ａ］を示し、右側の縦軸はエミッタ電位を基準としたコレクタ電圧Ｖｃｅ［Ｖ］を示す。横軸は時間（time）［ｓ］を示す。破線の波形はコレクタ電流Ｉｃの波形を示し、実線の波形はコレクタ電圧Ｖｃｅの波形を示す。コレクタ電流Ｉｃおよびコレクタ電圧Ｖｃｅのいずれについても、時間差ｄｔが値０μｓ，１８μｓ，６０μｓを採る場合について示される。いずれの時間差ｄｔについても、時刻１００μｓ（図において「１．０Ｅ－０４」と標記される）において第１ゲート電圧がオフ遷移する。
【0059】
【0060】
実線で示された波形Ｈ５１，Ｈ５２，Ｈ５３はいずれも、実施の形態におけるコレクタ電圧Ｖｃｅの波形を示す。破線で示された波形Ｈ６１，Ｈ６２，Ｈ６３のいずれも、実施の形態におけるコレクタ電流Ｉｃの波形を示す。
【0061】
波形Ｈ５１，Ｈ６１はいずれも時間差ｄｔが値０μｓを採る場合を示す。波形Ｈ５２，Ｈ６２はいずれも時間差ｄｔが値１８μｓを採る場合を示す。波形Ｈ５３，Ｈ６３はいずれも時間差ｄｔが値６０μｓを採る場合を示す。
【0062】
図１０と図１３とから、比較例よりも本実施の形態の方が、第２ゲート電圧がオフ遷移してからのコレクタ電圧Ｖｃｅの増大が抑制されることが理解される。コレクタ電圧Ｖｃｅの増大は、ＩＧＢＴ１００の導通時の損失を増大させる。図８で示された時間差ｄｔの増大に伴う比較例における損失総量Ｅｏｆｆの増大は、コレクタ電圧Ｖｃｅの増大に由来すると考えられる。
【0063】
【0064】
半導体装置１００Ａ，１００Ｚのいずれにおいても半導体層２，３１，３２，５はＩＧＢＴのエミッタ領域として考えられる。半導体装置１００Ａ，１００Ｚのいずれにおいても、それらの動作において内部に流れる電流はエミッタ領域を通過する。
【0065】
トレンチ電極８２の電位に由来して半導体層３１，３２に蓄積される電子は、第２ゲート電圧がオフ遷移することによって減少する。当該減少は、半導体層３１，３２から半導体基板１へ注入される電子の減少を招来し、ひいては半導体基板１の半導体層３１，３２側におけるキャリアの減少を招来する。かかる減少により、半導体基板１と半導体層３１，３２との境界から延びる空乏層が拡大する。
【0066】
半導体装置１００Ｚではトレンチ電極８１，８２同士が隣接し、両者の間でエミッタ領域が共有される。半導体装置１００Ｚでは、ホール電流は空乏層のみを流れる。空乏層の抵抗成分は高く、空乏層の拡大は、半導体装置１００Ｚをオンさせる電圧の増加を招来する。時間差ｄｔが長いほど、空乏層は長く延び、順方向導通損失が増大する。
【0067】
時間差ｄｔが長いほど（第２ゲート電圧のオフ遷移が第１ゲート電圧のオフ遷移よりも早いほど）、コレクタ電圧Ｖｃｅは増大する（図１０の波形Ｈ３１，Ｈ３２，Ｈ３３参照）。第１ゲート電圧がオフ遷移する時点では既にエミッタ領域において空乏層が拡大しており、コレクタ電圧Ｖｃｅの上昇速度は大きい（図１１の波形Ｈ３２，Ｈ３３参照）。
【0068】
半導体装置１００Ａでは、トレンチ電極８１，８２同士の間でエミッタ領域が共有されない。具体的にはトレンチ電極８１が対向する半導体層３１と、トレンチ電極８２が対向する半導体層３２とは、トレンチ電極９によって隔てられている。
【0069】
第２ゲート電圧がオフ遷移することにより半導体基板１において半導体層３２から延びる空乏層が拡大しても、第１ゲート電圧がオフ遷移するまではトレンチ電極８１が対向する半導体層３１と半導体基板１との境界には空乏層は殆ど存在しない。空乏層が拡大する半導体層２，３２，５を含むエミッタ領域よりも空乏層が殆ど存在しない半導体層２，３１，５を含むエミッタ領域の方が、抵抗成分は小さい。半導体装置１００Ａにおいてホール電流は後者を流れる。
【0070】
これら二種のエミッタ領域は半導体装置１００Ａにおいて並列しており、半導体装置１００Ａをオンさせる電圧は時間差ｄｔに殆ど依存しない（図１３の波形Ｈ５１，Ｈ５２，Ｈ５３参照）。そして第１ゲート電圧がオフ遷移する時点では、まだ半導体層３１と半導体基板１との境界近傍には空乏層が殆ど存在せず、コレクタ電圧Ｖｃｅの上昇速度は抑制される（図１４の波形Ｈ５１，Ｈ５２，Ｈ５３参照）。
【0071】
図１５は、コレクタ電圧Ｖｃｅについての飽和電圧Ｖｃｅ（ｓａｔ）に対する損失総量Ｅｏｆｆの依存性を例示するグラフである。図１５において、縦軸は損失総量Ｅｏｆｆ［ｍＪ］を示し、横軸は飽和電圧Ｖｃｅ（ｓａｔ）［Ｖ］を示す。
【0072】
白丸は比較例、具体的には半導体装置１００ＺがＩＧＢＴ１００に採用された場合のデータを示し、破線で結ばれている。黒丸は本実施の形態、具体的には半導体装置１００ＡがＩＧＢＴ１００に採用された場合のデータを示し、実線で結ばれている。比較例のデータには、時間差ｄｔに対して極小値となる損失総量Ｅｏｆｆが採用される。
【0073】
比較例でも本実施の形態でも、飽和電圧Ｖｃｅ（ｓａｔ）と損失総量Ｅｏｆｆとの間にはトレードオフの関係が看取される。損失総量Ｅｏｆｆを低減すると飽和電圧Ｖｃｅ（ｓａｔ）が増大する傾向が看取される。
【0074】
比較例と本実施の形態とがほぼ等しいトレードオフの関係を示す飽和電圧Ｖｃｅ（ｓａｔ）の範囲（以下「低速側」と仮称される）が存在する。本実施の形態の方が比較例よりも損失総量Ｅｏｆｆが小さい飽和電圧Ｖｃｅ（ｓａｔ）の範囲（以下「高速側」と仮称される）が存在する。高速側では低速側よりも飽和電圧Ｖｃｅ（ｓａｔ）が高い。
【0075】
比較例および本実施の形態のいずれについても、つまり半導体装置１００Ａ，１００Ｚのいずれについても、半導体基板１におけるキャリア濃度は、低速側よりも高速側において低い。比較例では、時間差ｄｔが大きいほど半導体基板１のエミッタ領域側において空乏層が拡大し易く、第２ゲート電圧がオフ遷移してから第１ゲート電圧がオフ遷移するまでの間の順方向導通損失が大きくなり、損失総量Ｅｏｆｆが抑制されにくい。本実施の形態では空乏層の延びによる順方向導通損失の増大が抑制され、比較例よりも損失総量Ｅｏｆｆが抑制される。
【0076】
＜不純物濃度のピーク値の範囲の例示＞
半導体基板１、および半導体層２，３１，３２，４１，４２，５に採用される不純物濃度のピーク値は以下のように例示される。
半導体基板１、および半導体層２，３１，３２，４１，４２，５に採用される不純物濃度のピーク値は以下のように例示される。
【0077】
半導体基板１における不純物濃度のピーク値は、例えば１×１０１２ｃｍ－３を下限とし、１×１０１４ｃｍ－３を上限とする。半導体基板１における不純物濃度のピーク値が当該上限および下限を満足することは、満足しない場合と比較して、半導体装置１００Ａが大きな耐圧を有する観点で好ましい。
【0078】
半導体層２における不純物濃度のピーク値は、例えば１×１０１６ｃｍ－３を下限とし、１×１０１７ｃｍ－３を上限とする。半導体層２における不純物濃度のピーク値が当該上限を満足することは、満足しない場合と比較して、半導体装置１００Ａが大きなターンオフ遮断能力を有する観点で好ましい。半導体層２における不純物濃度のピーク値が当該下限を満足することは、満足しない場合と比較して、短絡時の遮断能力が大きい観点で好ましい。
【0079】
半導体層３１，３２における不純物濃度のピーク値は、例えばいずれも、１×１０１６ｃｍ－３を上限とする。半導体層３１，３２における不純物濃度のピーク値が当該上限を満足することは、満足しない場合と比較して、半導体装置１００Ａが大きな耐圧を有する観点で好ましい。
【0080】
半導体層４１，４２，５における不純物濃度のピーク値は、例えばいずれも１×１０１８ｃｍ－３を下限とする。半導体層４１，４２，５における不純物濃度のピーク値が当該下限を満足することは、満足しない場合と比較して、それぞれにおけるコンタクト抵抗が小さい観点で好ましい。
【0081】
＜第２ゲート電圧の他例＞
図１６は、二種のゲート電圧のシーケンスの他例を示す波形図である。第１ゲート電圧は、図５の例示と同様に、値Ｖｇ１と値（－Ｖｇ１）との間を遷移する。第２ゲート電圧は、図５の例示と異なり、値０と値（－Ｖｇ２）との間を遷移する。第２ゲート電圧は零以下の電位において遷移する。
図１６は、二種のゲート電圧のシーケンスの他例を示す波形図である。第１ゲート電圧は、図５の例示と同様に、値Ｖｇ１と値（－Ｖｇ１）との間を遷移する。第２ゲート電圧は、図５の例示と異なり、値０と値（－Ｖｇ２）との間を遷移する。第２ゲート電圧は零以下の電位において遷移する。
【0082】
半導体装置１００Ａにおいて半導体層３１，３２および半導体層４１，４２の導電型はいずれもＮ型であり、半導体層２の導電型はＰ型であり、二種類のＮチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が構成される。具体的には半導体層４１，２，３１が構成するＭＯＳＦＥＴ（以下「第１ＭＯＳＦＥＴ」と仮称される）と、半導体層４２，２，３２が構成するＭＯＳＦＥＴ（以下「第２ＭＯＳＦＥＴ」と仮称される）とが、半導体装置１００Ａにおいて並列に接続される。
【0083】
第１ＭＯＳＦＥＴは第１ゲート電圧が所定の正値を越えることによってターンオンする。第２ＭＯＳＦＥＴは第２ゲート電圧が所定の正値を越えることによってターンオンする。
【0084】
図５で例示された第１ゲート電圧および第２ゲート電圧はいずれも、立ち上がりによって所定の正値を越え、半導体装置１００Ａはターンオンする。第２ＭＯＳＦＥＴのターンオンが、第１ＭＯＳＦＥＴのターンオンよりも遅れると、半導体装置１００Ａがターンオンするときに流れる電流（コレクタ電流Ｉｃ）の波形が乱れる。
【0085】
図１７及び図１８は二種のゲート電圧のオン遷移を例示する波形図である。図１７及び図１８のいずれにおいても、縦軸は第１ゲート電圧にも第２ゲート電圧にも共用して採用されるゲート電圧Ｖｇｅ［Ｖ］を示し、横軸は時間（time）［ｓ］を示す。波形Ｈ７１は第１ゲート電圧を、波形Ｈ７２は第２ゲート電圧を、それぞれ示す。図１７及び図１８のいずれも、第２ゲート電圧の立ち上がりが、第１ゲート電圧の立ち上がりよりも０．１５μｓ遅い場合を例示する。
【0086】
図１７は第２ゲート電圧も第１ゲート電圧と同様に－１５Ｖから１５Ｖへ遷移する場合を例示し、立ち上がりの遅延を除いて図５に例示された二種のゲート電圧のシーケンスに対応する。図１８は第１ゲート電圧が－１５Ｖから１５Ｖへ遷移し、第２ゲート電圧が０Ｖから１５Ｖへ遷移する場合を例示し、立ち上がりの遅延を除いて図１６に例示された二種のゲート電圧のシーケンスに対応する。
【0087】
図１９は、図１７で例示された遷移が行われたときの、半導体装置１００Ａがターンオンするときの動作を例示する波形図である。図２０は、図１８で例示された遷移が行われたときの、半導体装置１００Ａがターンオンするときの動作を例示する波形図である。図１９および図２０のいずれにおいても左側の縦軸はコレクタ電流Ｉｃ［Ａ］を示し、右側の縦軸はエミッタ電位を基準としたコレクタ電圧Ｖｃｅ［Ｖ］を示す。横軸は時間（time）［ｓ］を示す。
【0088】
図１９に示されるコレクタ電流Ｉｃの波形はその極大値の近傍で尖るように歪む。図２０に示されるコレクタ電流Ｉｃの波形にはそのような歪みが現れない。図１６で例示される第２ゲート電圧が採用されるとき、第２ゲート電圧が遷移しても所定の正値には至らず、第２ＭＯＳＦＥＴはターンオンしない。この場合、第１ＭＯＳＦＥＴがターンオンした後の第２ＭＯＳＦＥＴのターンオンがないので、コレクタ電流Ｉｃの波形には上述の歪みは現れない。
【0089】
半導体基板１、半導体層３１，３２，４１，４２の導電型がＮ型であるとき、上述の様に、第２ゲート電圧が零以下の電圧で遷移することにより、半導体装置１００Ａに流れるコレクタ電流Ｉｃの歪みは抑制される。半導体基板１、半導体層３１，３２，４１，４２の導電型がＰ型であるとき、第２ゲート電圧が零以上の電圧で遷移することにより、半導体装置１００Ａに流れるコレクタ電流Ｉｃの歪みは抑制される。
【0090】
＜実施の形態２＞
既述の「第２ゲート電圧の他例」で説明されたように、第２ＭＯＳＦＥＴがターンオンしないことは、コレクタ電流Ｉｃにおける歪みの抑制に寄与する。例えば第２ＭＯＳＦＥＴが構成されないことは、コレクタ電流Ｉｃにおける歪みの抑制に寄与する。
既述の「第２ゲート電圧の他例」で説明されたように、第２ＭＯＳＦＥＴがターンオンしないことは、コレクタ電流Ｉｃにおける歪みの抑制に寄与する。例えば第２ＭＯＳＦＥＴが構成されないことは、コレクタ電流Ｉｃにおける歪みの抑制に寄与する。
【0091】
図２１は実施の形態２にかかる半導体装置１００Ｂの構成を例示する断面図である。半導体装置１００Ｂは、半導体装置１００Ａと比較して半導体層４２が設けられず、トレンチ電極８２，９の間には半導体層２，５，３２が設けられる。
【0092】
半導体装置１００Ａにおけるトレンチ電極８２は半導体層２，４２，３２を貫通して半導体基板１まで達して延びる。半導体装置１００Ｂにおけるトレンチ電極８２は半導体層２，５，３２を貫通して半導体基板１まで達して延びる。トレンチ電極８２は、表面が、具体的には半導体層５，２，３１と対向する表面が絶縁性を有する。
【0093】
半導体装置１００Ｂには、半導体装置１００Ａが有する半導体層４２がなく、第２ＭＯＳＦＥＴは構成されない。
【0094】
図２２は、図１７で例示された遷移が行われたときの、半導体装置１００Ｂがターンオンするときの動作を例示する波形図である。図２２において左側の縦軸はコレクタ電流Ｉｃ［Ａ］を示し、右側の縦軸はエミッタ電位を基準としたコレクタ電圧Ｖｃｅ［Ｖ］を示す。横軸は時間（time）［ｓ］を示す。
【0095】
半導体装置１００Ｂに印加される第２ゲート電圧が、図１７に例示されたように正値と負値との間で遷移し、かつ第１ゲート電圧の立ち上がりに遅れて立ち上がる場合であっても、図１８に例示されたように零以下で遷移する場合と同様に、コレクタ電流Ｉｃにおける歪みは現れない。
【0096】
半導体装置１００Ｂにおいても、半導体装置１００Ａと同様にトレンチ電極９が半導体層３１を半導体層３２から隔てるので、第１ゲート電圧のオフ遷移が第２ゲート電圧のオフ遷移から遅延する時間差ｄｔの許容範囲が拡大する。
【0097】
＜実施の形態３＞
半導体層３１の不純物濃度と半導体基板１の不純物濃度とが等しい場合には、半導体層３１を半導体基板１の一部として考えることができ、半導体基板１の半導体層２側の一部を半導体層３１として考えることもできる。
半導体層３１の不純物濃度と半導体基板１の不純物濃度とが等しい場合には、半導体層３１を半導体基板１の一部として考えることができ、半導体基板１の半導体層２側の一部を半導体層３１として考えることもできる。
【0098】
図２３は実施の形態３にかかる半導体装置１００Ｃの構成を例示する断面図である。半導体装置１００Ａにおいて半導体層３１が存在していた領域に対応する、半導体装置１００Ｃにおける半導体基板１の領域が、仮想的に分離して半導体層３１として例示される。半導体装置１００Ｃにおいては、半導体層３１の不純物濃度と半導体基板１の不純物濃度とが等しいといえる。
【0099】
図２に示される断面も、図３に示される断面も、図２３の位置ＬＬにおいて矢視方向から見て現れる。図２は半導体装置１００Ｃの構成の一例を示す断面図であり、図３は半導体装置１００Ｃの構成の他の一例を示す断面図である、といえる。
【0100】
半導体装置１００Ｃは、半導体装置１００Ａと比較して半導体層３１の不純物濃度のピーク値が低いとみることができる。半導体層３１の不純物濃度のピーク値の低下は、飽和電圧Ｖｃｅ（ｓａｔ）を上昇させ、損失総量Ｅｏｆｆの低減に寄与する（図１５参照）。実施の形態１において比較例を用いて行われた説明からも理解されるように、損失総量Ｅｏｆｆは半導体層３１を含む第１ＭＯＳＦＥＴの動作に大きく影響され、第２ＭＯＳＦＥＴの動作による影響は小さい。よって半導体装置１００Ｃは半導体装置１００Ａと比較して、飽和電圧Ｖｃｅ（ｓａｔ）と損失総量Ｅｏｆｆとの間のトレードオフの関係が改善される。
【0101】
＜実施の形態４＞
実施の形態３において説明されたように、半導体層３１の不純物濃度のピーク値の低下は、飽和電圧Ｖｃｅ（ｓａｔ）と損失総量Ｅｏｆｆとの間のトレードオフの関係の改善に寄与する。例えば半導体層３１の不純物濃度のピーク値は半導体装置１００Ａにおける半導体基板１の不純物濃度のピーク値よりも高く、かつ半導体層３２の不純物濃度のピーク値よりも低い。
実施の形態３において説明されたように、半導体層３１の不純物濃度のピーク値の低下は、飽和電圧Ｖｃｅ（ｓａｔ）と損失総量Ｅｏｆｆとの間のトレードオフの関係の改善に寄与する。例えば半導体層３１の不純物濃度のピーク値は半導体装置１００Ａにおける半導体基板１の不純物濃度のピーク値よりも高く、かつ半導体層３２の不純物濃度のピーク値よりも低い。
【0102】
図２４は実施の形態４にかかる半導体装置１００Ｄの構成を例示する断面図である。図２に示される断面も、図３に示される断面も、図２４の位置ＭＭにおいて矢視方向から見て現れる。図２は半導体装置１００Ｄの構成の一例を示す断面図であり、図３は半導体装置１００Ｄの構成の他の一例を示す断面図である、といえる。
【0103】
半導体装置１００Ａにおいて半導体層３１の不純物濃度のピーク値は、例えば半導体層３２の不純物濃度のピーク値と同程度である。半導体装置１００Ｄにおいて半導体層３１の不純物濃度のピーク値は、半導体層３２の不純物濃度のピーク値よりも低い。半導体装置１００Ｄは、半導体装置１００Ａと比較して、飽和電圧Ｖｃｅ（ｓａｔ）と損失総量Ｅｏｆｆとの間のトレードオフの関係が改善される。
【0104】
＜トレンチ電極８１，８２，９の深さと、半導体層３１，３２の底との位置関係＞
図２４には、半導体装置１００Ｄにおいて規定される深さｄ１，ｄ２，ｄ９，ｄ３１，ｄ３２が示される。半導体装置１００Ａ（図１参照），１００Ｂ（図２１参照）においても同様にして深さｄ１，ｄ２，ｄ９，ｄ３１，ｄ３２が示される。半導体装置１００Ｃ（図２３参照）においても同様にして深さｄ１，ｄ２，ｄ９，ｄ３２が示される（半導体装置１００Ｃにおいては半導体層３１が半導体基板１の一部であるので、深さｄ３１は示されない）。
図２４には、半導体装置１００Ｄにおいて規定される深さｄ１，ｄ２，ｄ９，ｄ３１，ｄ３２が示される。半導体装置１００Ａ（図１参照），１００Ｂ（図２１参照）においても同様にして深さｄ１，ｄ２，ｄ９，ｄ３１，ｄ３２が示される。半導体装置１００Ｃ（図２３参照）においても同様にして深さｄ１，ｄ２，ｄ９，ｄ３２が示される（半導体装置１００Ｃにおいては半導体層３１が半導体基板１の一部であるので、深さｄ３１は示されない）。
【0105】
深さｄ１，ｄ２，ｄ９，ｄ３１，ｄ３２の基準となる位置（以下「基準位置」と仮称される）には、半導体層４１，４２，５の、半導体層１１から遠い方の面（以下「半導体装置表面」と仮称される）が採用される。例えば半導体層４１，４２，５の半導体装置表面は実質的に同一平面に位置する。例えば基準位置には半導体層５の半導体装置表面の位置が採用される。
【0106】
半導体層４１，４２，５は後述されるように、半導体基板１の一方の主面に形成され、半導体基板１は半導体層４１，４２，５よりも半導体層１１側に残る。トレンチ電極８１，８２，９は上述のように、半導体層４１，４２，５のいずれかを貫通するので、それらの開口部は、それぞれの半導体層１１とは反対側の端（後述される「底」とは反対側の端）として、半導体装置表面に位置するということができる。
【0107】
深さｄ１はトレンチ電極８１の底（半導体層１１に最も近い部位：以下同様）の深さであり、深さｄ２はトレンチ電極８２の底の深さであり、深さｄ９はトレンチ電極９の底の深さである。例えば深さｄ２と深さｄ９とが一致することは、製造工程（後述）においてトレンチ電極８２，９に利用されるトレンチを並行して形成でき、当該形成の処理の簡略化に寄与する。
【0108】
トレンチ電極８２が延びる方向（半導体基板１の厚さ方向）においてトレンチ電極８２は半導体層３２から半導体基板１へと突出する、と見ることができる。トレンチ電極９が延びる方向（半導体基板１の厚さ方向）においてトレンチ電極９は半導体層３２から半導体基板１へと突出する、と見ることができる。
【0109】
例えばトレンチ電極８２がその延びる方向において半導体層３２から突出する長さと、トレンチ電極９がその延びる方向において半導体層３２から突出する長さとが等しい。このように突出する長さが等しく、半導体層４１，４２，５の半導体装置表面は実質的に同一平面に位置するとき、深さｄ２と深さｄ９とが一致する。
【0110】
【0111】
上述のように半導体層３１，３２はキャリア蓄積層として機能する。深さｄ３１，ｄ３２は、キャリア蓄積層のコレクタ層側における境界の位置を示す、ということができる。
【0112】
トレンチ電極８１は、半導体層３２と半導体基板１との境界よりも半導体層１１から遠くで半導体層３１まで達して延びる。半導体層３１が第１ＭＯＳＦＥＴにおけるキャリア蓄積層として機能する観点から、例えばトレンチ電極８１は半導体層３１を貫通しない。この位置関係は深さｄ１，ｄ３２を用いてｄ１＜ｄ３２と表される。更に、半導体装置１００Ａ，１００Ｂ，１００Ｄにおいては深さｄ３１を用いてｄ１＜ｄ３１と表わされる位置関係がある。
【0113】
半導体装置１００Ｄにおいては、例えば更に、ｄ３１＜ｄ３２の関係があり、半導体層３１は半導体層３２よりも薄い。かかる関係は、半導体層３１，３２を得るためのプロセス、具体的には、製造工程（後述）において不純物を拡散する処理の簡略化に寄与する。
【0114】
トレンチ電極９，８２が半導体層３１，３２よりも半導体層１１側に延在して、半導体基板１に達すること（ｄ３１＜ｄ２，ｄ３２＜ｄ２，ｄ３１＜ｄ９，ｄ３２＜ｄ９）は、半導体装置１００Ａ，１００Ｂ，１００Ｄが動作するときの半導体層３１，３２における電界の集中を緩和し、耐電圧の向上に寄与する。
【0115】
トレンチ電極９，８２が半導体層３２よりも半導体層１１側に延在して、半導体基板１に達すること（ｄ３２＜ｄ２，ｄ３２＜ｄ９）は、半導体装置１００Ｃが動作するときの半導体層３２における電界の集中を緩和し、耐電圧の向上に寄与する。
【0116】
＜トレンチ電極８１，８２，９同士の間隔＞
図２５は、半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄの耐電圧と、トレンチ電極８１，８２，９同士の間隔との関係を例示するグラフである。図２５において、縦軸は２５℃における耐電圧ＢＶ[Ｖ]を示し、横軸はトレンチ間隔[μｍ]を示す。ここにいうトレンチ間隔とは、隣り合うトレンチ電極８２とトレンチ電極９とが並ぶ方向に沿った両者の間隔に相当する。トレンチ電極９は、トレンチ電極９とトレンチ電極８１とが並ぶ方向において、トレンチ電極８１の一方側にも他方側にも位置する（図１、図２１、図２３、図２４参照）。トレンチ電極８１を介して隣り合うトレンチ電極９同士の間隔もトレンチ間隔に相当する。
図２５は、半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄの耐電圧と、トレンチ電極８１，８２，９同士の間隔との関係を例示するグラフである。図２５において、縦軸は２５℃における耐電圧ＢＶ[Ｖ]を示し、横軸はトレンチ間隔[μｍ]を示す。ここにいうトレンチ間隔とは、隣り合うトレンチ電極８２とトレンチ電極９とが並ぶ方向に沿った両者の間隔に相当する。トレンチ電極９は、トレンチ電極９とトレンチ電極８１とが並ぶ方向において、トレンチ電極８１の一方側にも他方側にも位置する（図１、図２１、図２３、図２４参照）。トレンチ電極８１を介して隣り合うトレンチ電極９同士の間隔もトレンチ間隔に相当する。
【0117】
図２５からは、トレンチ間隔が大きくなるほど、耐電圧が低下することが看取される。たとえば、半導体層３１，３２の不純物濃度のピーク値が半導体基板１と同じであり、トレンチ間隔が１５μｍである場合に、耐電圧は目標となる耐電圧の約９０％である。
【0118】
トレンチ間隔が狭いことは、トレンチ電極９，８２の間でのフィールドプレート効果を強め、トレンチ電極８２の底面近傍での電界の集中を緩和し、ひいては耐電圧の改善に寄与する。
【0119】
半導体層３１，３２の不純物濃度のピーク値が半導体基板１の不純物濃度のピーク値よりも高いことは、トレンチ間隔に対する耐電圧の依存性を顕著にする。上述の半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄは、いずれもＮ－型の半導体基板１およびＮ型の半導体層３２を有する。この場合、トレンチ間隔を１５μｍよりも狭くすることは、半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄの耐電圧を、目標となる耐電圧の９０％以上にすることに寄与する。
【0120】
【0121】
図２６は半導体基板１を利用して半導体層２５，３が既に形成された構造に対して、Ｎ型不純物を導入する工程を例示する。半導体層３は、後に半導体層３１，３２となる。半導体層２，５は半導体層２５として纏めて示される。
【0122】
半導体層２５，３と反対側における半導体基板１の構成は省略される。例えば半導体基板１には半導体層２５，３と反対側に、半導体層１０，１１が既に設けられている。ここで説明される製造方法の説明、および後に説明される製造方法のいずれにおいても、半導体層１０，１１についての図示が省略される。
【0123】
当該Ｎ型不純物が導入される前に、半導体基板１，半導体層３，２５、絶縁膜４００、およびマスク５０１がこの順に、図２６においては紙面下から上に向かう方向に沿って積み重なっている。
【0124】
絶縁膜４００は例えば、半導体層２５，３が設けられる前の半導体基板１の酸化によって得られる酸化膜で実現される。半導体基板１の材料にシリコンが採用されるときには、絶縁膜４００は例えば酸化シリコン膜である。
【0125】
マスク５０１には開口５０１ａ，５０１ｂが空いている。開口５０１ａ，５０１ｂは、それぞれ半導体層４１，４２（図１参照）が形成される位置に対応してマスク５０１に空く。マスク５０１には例えばパターニングされたフォトレジスト膜が採用される。開口５０１ａ，５０１ｂは、例えばフォトレジスト膜に対する写真製版技術によって空けられる。
【0126】
当該Ｎ型不純物として、例えば砒素（Ａｓ）が導入される。図２６では砒素イオン（Ａｓ＋：但しここでの記号「＋」は不純物濃度の大小ではなく、正イオンであることを示す）を用いたイオン注入が、Ｎ型不純物の導入において採用される場合が例示される。半導体層２５における記号「×」はＮ型不純物が導入された箇所を模式的に示す。
【0127】
Ｎ型不純物が導入された後に、マスク５０１が公知技術によって除去されて絶縁膜４００が露出する。絶縁膜４００が露出したのち、少なくとも半導体層２５近傍を、例えば当該構造の全体を加熱して、導入されたＮ型不純物を拡散させる（いわゆる「ドライブイン」）。当該拡散によって図２７に例示されるように、半導体層４１，４２が形成される。絶縁膜４００が酸化シリコン膜であるとき、例えば当該ドライブインによって絶縁膜４００は厚みが増して絶縁膜４０１となる。
【0128】
絶縁膜４０１には半導体基板１とは反対側でマスク５０２が設けられる（図２８）。マスク５０２には開口５０２ａが空いている。開口５０２ａは、トレンチ電極８１（図１参照）が形成される位置に対応してマスク５０２に空く。マスク５０２には例えばパターニングされたフォトレジスト膜が採用される。開口５０２ａは、例えばフォトレジスト膜に対する写真製版技術によって空けられる。マスク５０２を介した絶縁膜４０１のエッチングにより、開口５０２ａに対応した穴が絶縁膜４０１に空き、半導体層４１が部分的に露出する。
【0129】
マスク５０２および上述の様に開口した絶縁膜４０１をマスクとして半導体層４１，２５，３の選択的エッチングが行われ、半導体層４１，２５を貫通して半導体層３に達するトレンチ８０１が形成される（図２９）。トレンチ８０１の位置は、トレンチ電極８１が設けられる位置に対応する。
【0130】
絶縁膜４０１は公知の技術、例えばエッチングによって除去される。トレンチ８０１の内壁において露出する半導体層４１，２５，３、および当該除去により露出した半導体層４１，４２，２５に絶縁膜６０１が形成される（図３０）。トレンチ８０１内の当該絶縁膜６０１は、後にトレンチ電極８１の表面における絶縁性を担う絶縁膜６となる。絶縁膜６０１の形成には、例えば熱酸化が利用される。
【0131】
トレンチ８０１内を含めて、絶縁膜６０１には半導体基板１とは反対側に導電体７０１が設けられる（図３１）。トレンチ８０１は絶縁膜６０１と導電体７０１とによって埋められる。導電体７０１には、例えば高い不純物濃度でドープされたポリシリコンが採用される。
【0132】
導電体７０１は、半導体基板１とは反対側からエッチングされてトレンチ８０１内にのみ残り（いわゆる「エッチバック」）、導電体７となって露出する（図３２）。その後、例えば酸化処理によって、トレンチ８０１において露出した導電体７の表面が酸化されてトレンチ電極８１が得られる。当該酸化処理によって絶縁膜６０１の厚みが増して絶縁膜６０２が得られる。上述の製造工程に鑑みて、トレンチ８０１にトレンチ電極８１が埋めこまれる、ということができる。
【0133】
絶縁膜６０２には半導体基板１とは反対側でマスク５０３が設けられる（図３３）。マスク５０３には開口５０３ａ，５０３ｂが空いている。開口５０３ａ，５０３ｂは、それぞれトレンチ電極９，８２（図１参照）が形成される位置に対応してマスク５０３に空く。マスク５０３には例えばパターニングされたフォトレジスト膜が採用される。開口５０３ａ，５０３ｂは、例えばフォトレジスト膜に対する写真製版技術によって空けられる。マスク５０３を介した絶縁膜６０２のエッチングにより、開口５０３ａ，５０３ｂに対応した穴が絶縁膜６０２に空き、半導体層４２が部分的に露出する。
【0134】
マスク５０３および上述の様に開口した絶縁膜６０２をマスクとして、半導体層２５，３及び半導体基板１の選択的エッチングが行われ、トレンチ９０，８０２が形成される（図３４）。
【0135】
トレンチ９０の位置は、トレンチ電極９が設けられる位置に対応する。トレンチ９０は半導体層２５，３を貫通して半導体基板１に達する。トレンチ８０２の位置は、トレンチ電極８１が設けられる位置に対応する。トレンチ８０２は半導体層４２，２５，３を貫通して半導体基板１に達する。トレンチ９０，８０２が形成されることにより、半導体層３は半導体層３１，３２へ区分される。
【0136】
トレンチ９０，８０２の内壁において露出した半導体層３１，３２，４２，２５および半導体基板１に絶縁膜６が形成される（図３５）。トレンチ８０２内の当該絶縁膜６は、後にトレンチ電極８２の表面における絶縁性を担う。トレンチ９０内の当該絶縁膜６は、後にトレンチ電極９の表面における絶縁性を担う。絶縁膜６の形成には、例えば熱酸化が利用される。
【0137】
トレンチ９０，８０２内の絶縁膜６および絶縁膜６０２には半導体基板１とは反対側に導電体７０２が設けられる（図３６）。トレンチ９０，８０２のいずれも、絶縁膜６と導電体７０２とによって埋められる。導電体７０２には、例えば高い不純物濃度でドープされたポリシリコンが採用される。
【0138】
導電体７０２は、半導体基板１とは反対側からのエッチバックによってトレンチ９０，８０２内にのみ残り、導電体７となって露出する（図３７）。その後、例えば酸化処理によって、トレンチ９０，８０２において露出した導電体７０２の表面が酸化され、それぞれに対応したトレンチ電極９，８２が得られる。上述の製造工程に鑑みて、トレンチ８０２にトレンチ電極８２が埋めこまれ、トレンチ９０にトレンチ電極９が埋めこまれる、ということができる。
【0139】
トレンチ９０，８０２は並行した処理で形成される（図３４参照）。トレンチ電極８２の底の位置（例えば深さｄ２）とトレンチ電極９の底の位置（例えば深さｄ９）とが一致することは、かかる処理の採用に寄与する。かかる並行した処理の採用は、トレンチ電極８２，９の形成の簡略化、ひいては半導体装置１００Ａの製造工程の簡略化に寄与する。当該製造工程の簡略化は半導体装置１００Ａの製造コストの低減に寄与する。
【0140】
上述された、トレンチ８０２，９０の形成は、下記の様に説明され得る：トレンチ電極８２，９のいずれの形成にも先だって、トレンチ電極８２を埋めこむトレンチ８０２およびトレンチ電極９を埋めこむトレンチ９０を、開口５０３ａ，５０３ｂが設けられたマスク５０３を用いた選択的エッチングによって並行して形成する。
【0141】
トレンチ９０，８０２の形成が、トレンチ８０１の形成に先行してもよい。トレンチ８０１の形成が半導体層４１の形成に先行してもよい。トレンチ９０，８０２の形成が半導体層４２の形成に先行してもよい。
【0142】
【0143】
第１の製造方法と同様にして、図２７に例示された構造が得られた後、絶縁膜４０１には半導体基板１とは反対側でマスク５０２が設けられる（図３８）。マスク５０２には開口５０２ａ，５０２ｂ，５０２ｃが空いている。開口５０２ａ，５０２ｂ，５０２ｃは、それぞれトレンチ電極８１，９，８２（図１参照）が形成される位置に対応してマスク５０２に空く。マスク５０２を介した絶縁膜４０１のエッチングにより、開口５０２ａ、５０２ｂ、５０２ｃに対応した穴が絶縁膜４０１に空き、半導体層４１，４２が部分的に露出する。
【0144】
マスク５０２および上述の様に開口した絶縁膜４０１をマスクとして、半導体層２５，３，４１，４２および半導体基板１の選択的エッチングが行われ、トレンチ８０１，９０，８０２が形成される（図３９）。
【0145】
トレンチ８０１の位置はトレンチ電極８１が設けられる位置に対応する。トレンチ８０１は半導体層４１，２５を貫通して半導体層３に達する。トレンチ８０２の位置はトレンチ電極８２が設けられる位置に対応する。トレンチ８０２は半導体層４２，２５，３を貫通して半導体基板１に達する。トレンチ９０の位置はトレンチ電極９が設けられる位置に対応する。トレンチ９０は半導体層２５，３を貫通して半導体基板１に達する。
【0146】
トレンチ９０，８０２が形成されることにより、半導体層３は半導体層３１，３２へ区分される。
【0147】
トレンチ９０，８０２は、それぞれトレンチ電極９，８２の形成に利用される。トレンチ電極９，８１，８２において表面の絶縁性に利用される絶縁膜６は、いわゆるゲート絶縁膜として機能するので、それらの厚さはトレンチ９０，８０１，８０２同士においてほぼ等しい。トレンチ電極９，８２はトレンチ電極８１よりも深く形成されるので、トレンチ９０，８０２もトレンチ８０１よりも深く形成される。
【0148】
このように深いトレンチ９０，８０２と浅いトレンチ８０１とを並行して形成することは、トレンチ９０，８０２がトレンチ８０１よりも広く開口することで容易となる。例えば選択的エッチングにおいて利用されるマスクにおける開口が広いほど、得られるトレンチの開口は広く、かつエッチング速度が速い。
【0149】
図４２は、開口を有するマスクを用いた選択的エッチングによってトレンチを形成するときの、トレンチの深さとマスクの開口幅との関係を例示するグラフである。横軸はマスクに設けられた開口の最小の幅を、開口幅［ｎｍ］として示す。例えば当該開口が矩形であるとき、開口幅として当該矩形の短辺の長さが採用される。縦軸はトレンチの深さ［μｍ］を示す。
【0150】
図４２から看取されるように、マスクの開口幅が大きいほど、形成されるトレンチの深さは深い。トレンチ８０１，８０２，９０にはそれぞれトレンチ電極８１，８２，９が埋めこまれるので、実質的にはトレンチ８０１，８０２，９０の深さを、それぞれ深さｄ１，ｄ２，ｄ９として扱うことができる。
【0151】
開口５０２ａよりも開口５０２ｂ，５０２ｃの方が広いことは、深いトレンチ９０，８０２と浅いトレンチ８０１とを並行して形成することに寄与し、ひいてはトレンチ電極８１，８２，９を形成する処理の簡略化に寄与する。
【0152】
例えばトレンチ電極８１よりも深く延びるトレンチ電極８２，９のそれぞれの幅ｗ２，ｗ３が、いずれもトレンチ電極８１の幅ｗ１よりも大きい（図１参照）。幅ｗ１，ｗ２，ｗ３は、それぞれトレンチ電極８１，８２，９が延びる方向（図１では紙面上下方向）に対して直交する方向（図１では紙面左右方向）におけるトレンチ電極８１，８２，９の大きさである。
【0153】
一般的に、マスクの開口幅が大きいほど、形成されるトレンチの幅は広い。トレンチ８０１，８０２，９０にはそれぞれトレンチ電極８１，８２，９が埋めこまれるので、実質的にはトレンチ８０１，８０２，９０の幅を、それぞれ幅ｗ１，ｗ３，ｗ３として扱うことができる。幅について上述の関係（ｗ１＜ｗ２，ｗ１＜ｗ３）を有するトレンチ電極８１，８２，９の形成は、深いトレンチ９０，８０２と浅いトレンチ８０１とを並行して形成することに寄与し、上述の簡略化、ひいては製造コストの抑制に寄与する。同様のことが半導体装置１００Ｂ，１００Ｃ，１００Ｄおよびそれらの製造方法についても妥当する（図２１、図２３、図２４参照）。
【0154】
上述された、トレンチ８０１，８０２，９０の形成は、以下の様に説明され得る：トレンチ電極８１，８２，９のいずれの形成にも先だって、トレンチ電極８１を埋めこむトレンチ８０１、トレンチ電極８２を埋めこむトレンチ８０２、トレンチ電極９を埋めこむトレンチ９０を、開口５０２ａ，５０２ｂ，５０２ｃが設けられたマスク５０２を用いた選択的エッチングによって並行して形成する。トレンチ８０１を形成するエッチングに用いられる開口５０２ａよりも、トレンチ８０２を形成するエッチングに用いられる開口５０２ｂおよびトレンチ９０を形成するエッチングに用いられる開口５０２ｃの方が広い。
【0155】
トレンチ８０１の内壁において露出する半導体層４１，２５，３１と、トレンチ８０２，９０の内壁において露出する半導体基板１および半導体層４２，２５，３１，３２とに絶縁膜６が形成される（図４０）。かかる絶縁膜６の形成には、例えば熱酸化が利用される。
【0156】
トレンチ９０，８０１，８０２内の絶縁膜６と、絶縁膜４０１とには、半導体基板１とは反対側に導電体７０３が設けられる（図４１）。トレンチ９０，８０１，８０２のいずれもが、絶縁膜６と導電体７０３とによって埋められる。導電体７０３には、例えば高い不純物濃度でドープされたポリシリコンが採用される。
【0157】
導電体７０３は、半導体基板１とは反対側からのエッチバックによってトレンチ９０，８０１，８０２内にのみ導電体７として残る。その後、例えば酸化処理によって、トレンチ９０，８０１，８０２のそれぞれにおいて露出した導電体７０３の表面が酸化されて、トレンチ電極９，８１，８２が得られる。これにより、図３７における絶縁膜６０２を絶縁膜４０１に置き換えた構造が得られる。このような製造工程に鑑みて、トレンチ８０１，８０２、９０には、それぞれトレンチ電極８１，８２，９が埋めこまれる、と言える。
【0158】
第２の製造方法において、トレンチ９０，８０１，８０２の形成が半導体層４１，４２の形成に先行してもよい。
【0159】
＜半導体装置１００Ｂの製造方法＞
実施の形態２にかかる半導体装置１００Ｂは、半導体装置１００Ａに対して、半導体層４２が存在しない点で相違する。半導体装置１００Ｂの製造方法は半導体装置１００Ａの第１の製造方法に対して、マスク５０１に開口５０１ｂが空いていない点で相違する。開口５０１ｂが空いていないことにより、Ｎ型不純物が導入されてドライブインが行われると、半導体層４１は形成されるが、半導体層４２は形成されない。
実施の形態２にかかる半導体装置１００Ｂは、半導体装置１００Ａに対して、半導体層４２が存在しない点で相違する。半導体装置１００Ｂの製造方法は半導体装置１００Ａの第１の製造方法に対して、マスク５０１に開口５０１ｂが空いていない点で相違する。開口５０１ｂが空いていないことにより、Ｎ型不純物が導入されてドライブインが行われると、半導体層４１は形成されるが、半導体層４２は形成されない。
【0160】
＜半導体装置１００Ｄの第１の製造方法＞
図４３から図４７は、実施の形態４にかかる半導体装置１００Ｄの第１の製造方法の一部、特に半導体層３１，３２の製造工程を、工程順に例示する断面図である。後述されるように、当該製造方法についての説明は、実施の形態１にかかる半導体装置１００Ａ、実施の形態２にかかる半導体装置１００Ｂ、実施の形態３にかかる半導体装置１００Ｃの製造方法の説明にも援用できる。
図４３から図４７は、実施の形態４にかかる半導体装置１００Ｄの第１の製造方法の一部、特に半導体層３１，３２の製造工程を、工程順に例示する断面図である。後述されるように、当該製造方法についての説明は、実施の形態１にかかる半導体装置１００Ａ、実施の形態２にかかる半導体装置１００Ｂ、実施の形態３にかかる半導体装置１００Ｃの製造方法の説明にも援用できる。
【0161】
【0162】
半導体基板１の主面に対し絶縁膜４１０が設けられる（図４３）。例えば半導体基板１にシリコンが用いられるとき、絶縁膜４１０は半導体基板１の主面を酸化して得られる酸化シリコン膜で実現される。
【0163】
マスク５１１が絶縁膜４１０を選択的に覆う（図４４）。マスク５１１は後に半導体層３２が形成される領域を避け、後に半導体層３１が形成される領域において絶縁膜４１０を覆う。絶縁膜４１０は、後に半導体層３２が形成される領域において開口するマスク５１１によって覆われる、ということもできる。
【0164】
マスク５１１には例えばパターニングされたフォトレジスト膜が採用される。半導体基板１には絶縁膜４１０および上述のように開口したマスク５１１を介して、Ｎ型不純物が導入される。当該Ｎ型不純物として、例えば燐（Ｐ）が導入される。
【0165】
図４４では燐イオン（Ｐ＋：但しここでの記号「＋」は不純物濃度の大小ではなく、正イオンであることを示す）を用いたイオン注入が、Ｎ型不純物の導入において採用される場合が例示される。
【0166】
半導体基板１における記号「×」はＮ型不純物が導入された箇所を模式的に示す。図４４においてＮ型不純物が導入された領域３０２が示される。
【0167】
マスク５１１が公知の技術によって除去されたのち、マスク５１２が絶縁膜４１０を選択的に覆う（図４５）。マスク５１２は後に半導体層３１が形成される領域を避け、後に半導体層３２が形成される領域において絶縁膜４１０を覆う。絶縁膜４１０は、後に半導体層３１が形成される領域において開口するマスク５１２によって覆われる、ということもできる。
【0168】
マスク５１２にも、例えばパターニングされたフォトレジスト膜が採用される。半導体基板１には絶縁膜４１０および上述のように開口したマスク５１２を介して、Ｎ型不純物が導入される。当該Ｎ型不純物として、例えば燐（Ｐ）が導入される。
【0169】
【0170】
半導体装置１００Ｄでは半導体層３１の不純物濃度のピーク値、たとえばそのピーク濃度が、半導体層３２の不純物濃度のピーク値、たとえばそのピーク濃度よりも低い。このように不純物濃度のピーク値が相違する半導体層３１，３２を得る一つの手法として、上述の様にマスク５１１，５１２を用いてそれぞれ領域３０２，３０１へＮ型不純物が導入される。
【0171】
図４５においては領域３０２におけるＮ型不純物濃度のピーク値の導入量が領域３０１におけるそれよりも多いことが、領域３０２における記号「×」が領域３０１におけるそれよりも密に配置されることによって、模式的に示される。
【0172】
マスク５１２が除去されたのち、半導体基板１には絶縁膜４１０を介して、Ｐ型不純物が導入される（図４６）。より具体的には、後に半導体層２が形成される領域が開口する不図示のマスクを介して、Ｐ型不純物が導入される。
【0173】
当該Ｐ型不純物として、例えば硼素（Ｂ）が導入される。図４６では硼素イオン（Ｂ＋：但しここでの記号「＋」は不純物濃度の大小ではなく、正イオンであることを示す）を用いたイオン注入が、Ｐ型不純物の導入において採用される場合が例示される。
【0174】
半導体基板１における記号「●」はＰ型不純物が導入された箇所を模式的に示す。図４６においては領域３０１，３０２のいずれについても絶縁膜４１０側においてＰ型不純物が導入された領域２００が示される。
【0175】
Ｐ型不純物が半導体基板１へ導入された後、ドライブインによって半導体層２，３１，３２が得られる。当該Ｐ型不純物は、領域３０１，３０２の位置に依存せずに領域２００へ導入される。半導体層２は領域２００へ導入されたＰ型不純物に起因する。半導体層２は半導体層３１，３２の何れに対しても、絶縁膜４１０側において深さｄ２で形成される（図４７）。
【0176】
領域３０１において導入されたＮ型不純物の濃度は、領域３０２において導入されたＮ型不純物の濃度よりも低い。領域３０１へ導入されたＮ型不純物と、領域３０２へ導入されたＮ型不純物とは、並行してドライブインを受け、それぞれ半導体層３１，３２を形成する。上述の不純物濃度のピーク値の高低を反映して半導体層３１の深さｄ３１は半導体層３２の深さｄ３２よりも浅い（ｄ３１＜ｄ３２：図２４も参照）。
【0177】
半導体層３１，３２を形成する工程は、以下の様に導入工程と拡散工程とに大別して説明され得る：
半導体層３１，３２の形成に先だって、半導体基板１に対してＮ型不純物が、第１導入量で領域３０１へ、第２導入量で領域３０２へ、それぞれ導入される。但し第１導入量よりも第２導入量の方が多い（導入工程）；
領域３０１において導入されたＮ型不純物の拡散と、領域３０２において導入されたＮ型不純物の拡散とを並行して実行して、半導体層３１，３２が形成される（拡散工程）。
半導体層３１，３２の形成に先だって、半導体基板１に対してＮ型不純物が、第１導入量で領域３０１へ、第２導入量で領域３０２へ、それぞれ導入される。但し第１導入量よりも第２導入量の方が多い（導入工程）；
領域３０１において導入されたＮ型不純物の拡散と、領域３０２において導入されたＮ型不純物の拡散とを並行して実行して、半導体層３１，３２が形成される（拡散工程）。
【0178】
この後、半導体層５が公知の手法で形成され、半導体層４１，４２、トレンチ電極８１，８２，９が半導体装置１００Ａの第１の製造方法、第2の製造方法、半導体装置１００Ｂの製造方法と同様にして形成され、半導体装置１００Ｄが得られる。
【0179】
Ｎ型不純物の導入に先行して、Ｐ型不純物が導入されてもよい。
【0180】
半導体装置１００Ａ，１００Ｂを製造する際、半導体層５と共に半導体層２５として纏めて示された半導体層２と、半導体層３とは、例えば図４３から図４７で例示された工程によって形成される。例えば半導体装置１００Ａにおいて半導体層３１，３２の不純物濃度のピーク値が揃えられる場合、Ｎ型不純物を、マスク５１１，５１２を用いて二段階（図４４、図４５参照）に分けて行う必要はない。例えばＰ型不純物の導入（図４６参照）と類似して、半導体層３が形成されるべき領域で開口するマスクを用いて、領域３０１，３０２へ並行してＮ型不純物が導入される。
【0181】
半導体装置１００Ｃにおいて半導体層３１は半導体基板１の一部と考えられる。半導体装置１００Ｃを製造する際、領域３０１におけるＮ型不純物は不要である。この場合にはマスク５１２を用いたＮ型不純物の導入は不要である。半導体装置１００Ｃの製造は、半導体装置１００Ａ，１００Ｂ，１００Ｄの製造と比較して、処理が簡略化される。
【0182】
＜半導体装置１００Ｄの第２の製造方法＞
図４８は、半導体装置１００Ｄの第２の製造方法の一部、特に半導体層３１，３２の製造工程の一部を例示する断面図である。
図４８は、半導体装置１００Ｄの第２の製造方法の一部、特に半導体層３１，３２の製造工程の一部を例示する断面図である。
【0183】
半導体装置１００Ｄの第２の製造方法においても半導体装置１００Ｄの第１の製造方法と同様にして、半導体基板１に絶縁膜４１０が設けられる（図４３参照）。
【0184】
マスク５１０が絶縁膜４１０を選択的に覆う。マスク５１０はマスク５１１（図４４参照）と同様に、後に半導体層３２が形成される領域を避け、後に半導体層３１が形成される領域において絶縁膜４１０を覆う。絶縁膜４１０は、後に半導体層３２が形成される領域において開口するマスク５１０によって覆われる、ということもできる。
【0185】
但しマスク５１０はマスク５１１と比較して、Ｎ型不純物の導入を阻害する能力が低い。例えばマスク５１０は後に半導体層３１が形成される領域において、ストライプパターンまたはドットパターンを有する。
【0186】
マスク５１０には例えばパターニングされたフォトレジスト膜が採用される。半導体基板１には絶縁膜４１０および上述のように開口したマスク５１０を介して、Ｎ型不純物が導入される。当該Ｎ型不純物として、例えば燐（Ｐ）が導入される。
【0187】
マスク５１０のストライプパターンまたはドットパターンを介して、領域３０１には領域３０２よりも少ない導入量でＮ型不純物が導入される。マスク５１０で覆われない領域３０２には、領域３０１よりも多い導入量でＮ型不純物が導入される。図４８においても図４５と同様に、記号「×」の密度が、導入されたＮ型不純物の導入量を模式的に示す。
【0188】
マスク５１０を用いて領域３０１，３０２へ並行してＮ型不純物を導入して、それぞれにおける導入量が相違する。領域３０１へ導入されるＮ型不純物の実効注入量は、領域３０２へ導入されるＮ型不純物の実効注入量よりも低い。
【0189】
領域３０１，３０２へのＮ型不純物の導入の後、図４６で例示されたようにしてＰ型不純物が導入される。Ｐ型不純物が導入された後、ドライブインにより、図４７で例示される構造が得られる。その後の処理は半導体装置１００Ｄの第１の製造方法と同様に実行される。
【0190】
既述の「導入工程」の説明に即して言えば、当該導入工程において、ストライプパターンまたはドットパターンを有するマスク５１０を用いたイオン注入によって、領域３０１へのＮ型不純物の導入と、領域３０２へのＮ型不純物の導入とが並行して実行される。
【0191】
半導体装置１００Ｄの第２の製造方法は、半導体装置１００Ｄの第１の製造方法よりも、Ｎ型不純物を導入する工程数が少なく、ひいては半導体装置１００Ｄの製造工程の簡略化に寄与する。当該製造工程の簡略化は半導体装置１００Ｄの製造コストの低減に寄与する。
【0192】
＜実施の形態５＞
上述された「トレンチ電極８１，８２，９同士の間隔」の説明においては、トレンチ間隔として、隣り合うトレンチ電極８２とトレンチ電極９とが並ぶ方向に沿った両者の間隔と、トレンチ電極８１を介して隣り合うトレンチ電極９同士の間隔が例示された。トレンチ電極８１，８２同士の間でエミッタ領域が共有されない。トレンチ電極８１が対向する半導体層３１と、トレンチ電極８２が対向する半導体層３２とを隔てるトレンチ電極９が複数であっても、空乏層の延びによる順方向導通損失の増大が抑制され、ひいては損失を低下させる時間差ｄｔに許容される範囲が拡大する。
上述された「トレンチ電極８１，８２，９同士の間隔」の説明においては、トレンチ間隔として、隣り合うトレンチ電極８２とトレンチ電極９とが並ぶ方向に沿った両者の間隔と、トレンチ電極８１を介して隣り合うトレンチ電極９同士の間隔が例示された。トレンチ電極８１，８２同士の間でエミッタ領域が共有されない。トレンチ電極８１が対向する半導体層３１と、トレンチ電極８２が対向する半導体層３２とを隔てるトレンチ電極９が複数であっても、空乏層の延びによる順方向導通損失の増大が抑制され、ひいては損失を低下させる時間差ｄｔに許容される範囲が拡大する。
【0193】
【0194】
図５０に示される断面も、図５１に示される断面も、図４９の位置ＡＡにおいて矢視方向から見て現れる。図４９に例示される断面は、図５０の位置ＢＢにおいて矢視方向から見て現れる断面でもあり、図５１の位置ＣＣにおいて矢視方向から見て現れる断面でもある。図５０に例示される構成は、例えばポリシリコンが用いられる配線の多層化の抑制、ひいては生産性の向上に寄与する。
【0195】
半導体装置１００Ｅは半導体装置１００Ａ（図１、図２、図３参照）と比較して、トレンチ電極８１，８２が並ぶ方向においてトレンチ電極９が２つに分割された構成を有すると理解される。分割されたトレンチ電極９の間には半導体基板１側から見て半導体層３１，２，５がこの順に積層され、半導体層４１，４２のいずれも存在しない。
【0196】
半導体装置１００Ｅで例示されるような、トレンチ電極８１を介さずに隣り合うトレンチ電極９同士の間隔もトレンチ間隔に相当する、と考えられる。そして図２５およびこれを用いた説明に鑑みれば、半導体装置１００Ｅにおいて隣接するトレンチ電極９同士の間隔を１５μｍよりも狭くすることは、半導体装置１００Ｅの耐電圧を、目標となる耐電圧の９０％以上にすることに寄与する。
【0197】
半導体装置１００Ｅも半導体装置１００Ａと同様に製造され得る。具体的には、半導体装置１００Ａの第１の製造方法においてマスク５０３に開口される開口５０３ａ（図３３参照）が開口５０３ｂよりもトレンチ電極８１側に寄って複数個設けられる。あるいは半導体装置１００Ａの第２の製造方法においてマスク５０２に開口される開口５０２ｂ（図３８参照）が開口５０２ａ，５０２ｃの間で複数個設けられる。
【0198】
半導体装置１００Ｅにおいても半導体装置１００Ｄと同様に、半導体層３１の不純物濃度のピーク値が、半導体層３２の不純物濃度のピーク値よりも低くてもよい。更に半導体層３１は半導体層３２よりも薄く、ｄ３１＜ｄ３２の関係があってもよい。この場合の半導体装置１００Ｅは、例えば半導体装置１００Ｄと同様に製造され得る。具体的には例えば、半導体装置１００Ｄの第１の製造方法、第２の製造方法が適用され得る。
【0199】
＜実施の形態６＞
一対のトレンチ電極９が複数のトレンチ電極８２を挟んでも、トレンチ電極８１，８２同士の間でエミッタ領域が共有されない。空乏層の延びによる順方向導通損失の増大が抑制され、ひいては損失を低下させる時間差ｄｔに許容される範囲が拡大する。
一対のトレンチ電極９が複数のトレンチ電極８２を挟んでも、トレンチ電極８１，８２同士の間でエミッタ領域が共有されない。空乏層の延びによる順方向導通損失の増大が抑制され、ひいては損失を低下させる時間差ｄｔに許容される範囲が拡大する。
【0200】
【0201】
図５３に示される断面も、図５４に示される断面も、図５２の位置ＤＤにおいて矢視方向から見て現れる。図５２に例示される断面は、図５３の位置ＥＥにおいて矢視方向から見て現れる断面でもあり、図５４の位置ＦＦにおいて矢視方向から見て現れる断面でもある。図５３に例示される構成は、例えばポリシリコンが用いられる配線の多層化の抑制、ひいては生産性の向上に寄与する。
【0202】
半導体装置１００Ｆは半導体装置１００Ａ（図１、図２、図３参照）と比較して、トレンチ電極８１，９が並ぶ方向においてトレンチ電極８２が２つ設けられた構成を有すると理解される。いずれのトレンチ電極８２についても、当該並ぶ方向における両側において、半導体基板１側から見て半導体層３２，２，５がこの順に積層される。いずれのトレンチ電極８２についても、当該並ぶ方向における両側において、半導体層５よりも近くに半導体層４２が存在する。
【0203】
半導体装置１００Ｆで例示されるような、トレンチ電極８１，９のいずれをも介さずに隣り合うトレンチ電極８２同士の間隔もトレンチ間隔に相当する、と考えられる。そして図２５およびこれを用いた説明に鑑みれば、半導体装置１００Ｆにおいて隣接するトレンチ電極８２同士の間隔を１５μｍよりも狭くすることは、半導体装置１００Ｆの耐電圧を、目標となる耐電圧の９０％以上にすることに寄与する。
【0204】
半導体装置１００Ｆも半導体装置１００Ａと同様に製造され得る。具体的には、図３３を参照して、半導体装置１００Ａの第１の製造方法において半導体層４２が隣接して一対設けられ、マスク５０３に開口される開口５０３ｂがそれぞれの半導体層４２に設けられる。あるいは図３８を参照して、半導体装置１００Ａの第２の製造方法において半導体層４２が隣接して一対設けられ、マスク５０２に開口される開口５０２ｃがそれぞれの半導体層４２に設けられる。
【0205】
半導体装置１００Ｆにおいても半導体装置１００Ｄと同様に、半導体層３１の不純物濃度のピーク値が、半導体層３２の不純物濃度のピーク値よりも低くてもよい。更に半導体層３１は半導体層３２よりも薄く、ｄ３１＜ｄ３２の関係があってもよい。この場合の半導体装置１００Ｆは、例えば半導体装置１００Ｄと同様に製造され得る。具体的には例えば、半導体装置１００Ｄの第１の製造方法、第２の製造方法が適用され得る。
【0206】
上述されたいずれの技術も、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）に採用され得る。
【0207】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【0208】
以下、本開示の諸態様を付記としてまとめて記載する。
【0209】
（付記１）
第１導電型の半導体基板と、
前記半導体基板の表層に位置する第１導電型の第１半導体層と、
前記半導体基板の前記表層において前記第１半導体層と排他的に位置し、前記半導体基板よりも不純物濃度のピーク値が高い第１導電型の第２半導体層と、
前記第１半導体層および前記第２半導体層に対して前記半導体基板とは反対側に位置する第２導電型の第３半導体層と、
前記第３半導体層に対して前記半導体基板とは反対側において選択的に位置し、前記第３半導体層よりも不純物濃度のピーク値が高い第２導電型の第４半導体層と、
前記第３半導体層に対して前記半導体基板とは反対側において前記第４半導体層と排他的に位置し、前記第２半導体層よりも不純物濃度のピーク値が高い第１導電型の第５半導体層と、
前記半導体基板に対して前記第１半導体層、前記第２半導体層、前記第３半導体層、前記第４半導体層、前記第５半導体層のいずれとも反対側に位置する第２導電型の第６半導体層と、
前記第５半導体層および前記第３半導体層を貫通し、前記第２半導体層と前記半導体基板との境界よりも前記第６半導体層から遠くで前記第１半導体層まで達して延び、表面が絶縁性を有する第１電極と、
前記第２半導体層、前記第４半導体層および前記第３半導体層を貫通し、または前記第２半導体層、前記第５半導体層および前記第３半導体層を貫通し、前記半導体基板まで達して延び、前記第１半導体層および前記第２半導体層のいずれよりも前記第６半導体層に近接し、表面が絶縁性を有する第２電極と、
前記第４半導体層および前記第３半導体層を貫通して前記半導体基板まで達して延び、前記第１半導体層および前記第２半導体層のいずれよりも前記第６半導体層に近接し、前記第１半導体層を前記第２半導体層から隔て、前記第２電極と共に前記第２半導体層を挟み、表面が絶縁性を有する第３電極と
を備える半導体装置。
第１導電型の半導体基板と、
前記半導体基板の表層に位置する第１導電型の第１半導体層と、
前記半導体基板の前記表層において前記第１半導体層と排他的に位置し、前記半導体基板よりも不純物濃度のピーク値が高い第１導電型の第２半導体層と、
前記第１半導体層および前記第２半導体層に対して前記半導体基板とは反対側に位置する第２導電型の第３半導体層と、
前記第３半導体層に対して前記半導体基板とは反対側において選択的に位置し、前記第３半導体層よりも不純物濃度のピーク値が高い第２導電型の第４半導体層と、
前記第３半導体層に対して前記半導体基板とは反対側において前記第４半導体層と排他的に位置し、前記第２半導体層よりも不純物濃度のピーク値が高い第１導電型の第５半導体層と、
前記半導体基板に対して前記第１半導体層、前記第２半導体層、前記第３半導体層、前記第４半導体層、前記第５半導体層のいずれとも反対側に位置する第２導電型の第６半導体層と、
前記第５半導体層および前記第３半導体層を貫通し、前記第２半導体層と前記半導体基板との境界よりも前記第６半導体層から遠くで前記第１半導体層まで達して延び、表面が絶縁性を有する第１電極と、
前記第２半導体層、前記第４半導体層および前記第３半導体層を貫通し、または前記第２半導体層、前記第５半導体層および前記第３半導体層を貫通し、前記半導体基板まで達して延び、前記第１半導体層および前記第２半導体層のいずれよりも前記第６半導体層に近接し、表面が絶縁性を有する第２電極と、
前記第４半導体層および前記第３半導体層を貫通して前記半導体基板まで達して延び、前記第１半導体層および前記第２半導体層のいずれよりも前記第６半導体層に近接し、前記第１半導体層を前記第２半導体層から隔て、前記第２電極と共に前記第２半導体層を挟み、表面が絶縁性を有する第３電極と
を備える半導体装置。
【0210】
（付記２）
前記第１半導体層の不純物濃度のピーク値は、前記半導体基板の不純物濃度のピーク値よりも高い、付記１に記載の半導体装置。
前記第１半導体層の不純物濃度のピーク値は、前記半導体基板の不純物濃度のピーク値よりも高い、付記１に記載の半導体装置。
【0211】
（付記３）
前記第２電極は前記第５半導体層および前記第３半導体層を貫通する、付記２に記載の半導体装置。
前記第２電極は前記第５半導体層および前記第３半導体層を貫通する、付記２に記載の半導体装置。
【0212】
（付記４）
前記第１半導体層の不純物濃度のピーク値は、前記第２半導体層の不純物濃度のピーク値よりも低い、付記３に記載の半導体装置。
前記第１半導体層の不純物濃度のピーク値は、前記第２半導体層の不純物濃度のピーク値よりも低い、付記３に記載の半導体装置。
【0213】
（付記５）
前記第１半導体層は前記第２半導体層よりも薄い、付記４に記載の半導体装置。
前記第１半導体層は前記第２半導体層よりも薄い、付記４に記載の半導体装置。
【0214】
（付記６）
前記第２電極は前記第４半導体層および前記第３半導体層を貫通する、付記２に記載の半導体装置。
前記第２電極は前記第４半導体層および前記第３半導体層を貫通する、付記２に記載の半導体装置。
【0215】
（付記７）
前記第１半導体層は前記半導体基板の一部である、付記１に記載の半導体装置。
前記第１半導体層は前記半導体基板の一部である、付記１に記載の半導体装置。
【0216】
（付記８）
前記第２電極は前記第５半導体層および前記第３半導体層を貫通する、付記１に記載の半導体装置。
前記第２電極は前記第５半導体層および前記第３半導体層を貫通する、付記１に記載の半導体装置。
【0217】
（付記９）
前記第２電極は前記第４半導体層および前記第３半導体層を貫通する、付記１に記載の半導体装置。
前記第２電極は前記第４半導体層および前記第３半導体層を貫通する、付記１に記載の半導体装置。
【0218】
（付記１０）
前記第２電極が延びる方向において前記第２電極が前記第２半導体層から前記半導体基板へ突出する長さと、前記第３電極が延びる方向において前記第３電極が前記第２半導体層から前記半導体基板へ突出する長さとが等しい、付記１から付記９のいずれか一つに記載の半導体装置。
前記第２電極が延びる方向において前記第２電極が前記第２半導体層から前記半導体基板へ突出する長さと、前記第３電極が延びる方向において前記第３電極が前記第２半導体層から前記半導体基板へ突出する長さとが等しい、付記１から付記９のいずれか一つに記載の半導体装置。
【0219】
（付記１１）
前記第１電極が延びる方向に対して直交する方向における前記第１電極の大きさは、前記第２電極が延びる方向に対して直交する方向における前記第２電極の大きさおよび前記第３電極が延びる方向に対して直交する方向における前記第３電極の大きさのいずれよりも小さい、付記１から付記１０のいずれか一つに記載の半導体装置。
前記第１電極が延びる方向に対して直交する方向における前記第１電極の大きさは、前記第２電極が延びる方向に対して直交する方向における前記第２電極の大きさおよび前記第３電極が延びる方向に対して直交する方向における前記第３電極の大きさのいずれよりも小さい、付記１から付記１０のいずれか一つに記載の半導体装置。
【0220】
（付記１２）
前記第２電極と前記第３電極とが並ぶ方向に沿った、互いに隣接する前記第２電極と前記第３電極との間隔、互いに隣接する前記第２電極同士の間隔、または互いに隣接する前記第３電極同士の間隔は１５μｍ以下である、付記１から付記１１のいずれか一つに記載の半導体装置。
前記第２電極と前記第３電極とが並ぶ方向に沿った、互いに隣接する前記第２電極と前記第３電極との間隔、互いに隣接する前記第２電極同士の間隔、または互いに隣接する前記第３電極同士の間隔は１５μｍ以下である、付記１から付記１１のいずれか一つに記載の半導体装置。
【0221】
（付記１３）
前記第３電極は、前記第１電極と前記第３電極とが並ぶ方向において、前記第１電極の一方側にも他方側にも位置し、
前記第１電極の前記一方側に位置する前記第３電極と、前記第１電極の前記他方側に位置する前記第３電極との間隔は、前記方向において１５μｍ以下である、付記１から付記１１のいずれか一つに記載の半導体装置。
前記第３電極は、前記第１電極と前記第３電極とが並ぶ方向において、前記第１電極の一方側にも他方側にも位置し、
前記第１電極の前記一方側に位置する前記第３電極と、前記第１電極の前記他方側に位置する前記第３電極との間隔は、前記方向において１５μｍ以下である、付記１から付記１１のいずれか一つに記載の半導体装置。
【0222】
（付記１４）
付記１から付記１３のいずれか一つに記載された半導体装置を制御する方法であって、
第１信号が前記第１電極に与えられ、
第２信号が前記第２電極に与えられ、
前記第１信号および前記第２信号のいずれをも遷移させて前記半導体装置をターンオフさせるとき、前記第１信号は前記第２信号よりも遅延して遷移する、半導体装置の制御方法。
付記１から付記１３のいずれか一つに記載された半導体装置を制御する方法であって、
第１信号が前記第１電極に与えられ、
第２信号が前記第２電極に与えられ、
前記第１信号および前記第２信号のいずれをも遷移させて前記半導体装置をターンオフさせるとき、前記第１信号は前記第２信号よりも遅延して遷移する、半導体装置の制御方法。
【0223】
（付記１５）
前記第１導電型はＮ型であり、前記第２信号は前記第３電極に対して零以下の電位において遷移する、付記１４に記載の半導体装置の制御方法。
前記第１導電型はＮ型であり、前記第２信号は前記第３電極に対して零以下の電位において遷移する、付記１４に記載の半導体装置の制御方法。
【0224】
（付記１６）
付記５に記載の半導体装置を製造する方法であって、
前記第１半導体層および前記第２半導体層の形成に先だって、前記半導体基板に対して第１導電型の不純物が、第１導入量で第１領域へ、前記第１導入量よりも多い第２導入量で第２領域へ、それぞれ導入される導入工程と、
前記第１領域において導入された第１導電型の不純物の拡散と、前記第２領域において導入された第１導電型の不純物の拡散とを並行して実行して、前記第１半導体層および前記第２半導体層を形成する拡散工程と
を備える、半導体装置の製造方法。
付記５に記載の半導体装置を製造する方法であって、
前記第１半導体層および前記第２半導体層の形成に先だって、前記半導体基板に対して第１導電型の不純物が、第１導入量で第１領域へ、前記第１導入量よりも多い第２導入量で第２領域へ、それぞれ導入される導入工程と、
前記第１領域において導入された第１導電型の不純物の拡散と、前記第２領域において導入された第１導電型の不純物の拡散とを並行して実行して、前記第１半導体層および前記第２半導体層を形成する拡散工程と
を備える、半導体装置の製造方法。
【0225】
（付記１７）
前記導入工程において、ストライプパターンまたはドットパターンを有するマスクを用いたイオン注入によって、前記第１領域への第１導電型の不純物の導入と、前記第２領域への第１導電型の不純物の導入とを、並行して実行する、付記１６に記載の半導体装置の製造方法。
前記導入工程において、ストライプパターンまたはドットパターンを有するマスクを用いたイオン注入によって、前記第１領域への第１導電型の不純物の導入と、前記第２領域への第１導電型の不純物の導入とを、並行して実行する、付記１６に記載の半導体装置の製造方法。
【0226】
（付記１８）
付記１０に記載の半導体装置を製造する方法であって、
前記第２電極および前記第３電極のいずれの形成にも先だって、前記第２電極を埋めこむトレンチおよび前記第３電極を埋めこむトレンチを、開口が設けられたマスクを用いた選択的エッチングによって並行して形成する、半導体装置の製造方法。
付記１０に記載の半導体装置を製造する方法であって、
前記第２電極および前記第３電極のいずれの形成にも先だって、前記第２電極を埋めこむトレンチおよび前記第３電極を埋めこむトレンチを、開口が設けられたマスクを用いた選択的エッチングによって並行して形成する、半導体装置の製造方法。
【0227】
（付記１９）
付記１１に記載の半導体装置を製造する方法であって、
前記第１電極、前記第２電極、および前記第３電極のいずれの形成にも先だって、前記第１電極を埋めこむ第１トレンチ、前記第２電極を埋めこむ第２トレンチ、および前記第３電極を埋めこむ第３トレンチを、開口が設けられたマスクを用いた選択的エッチングによって並行して形成し、前記第１トレンチを形成するエッチングに用いられる開口よりも、前記第２トレンチを形成するエッチングに用いられる開口および前記第３トレンチを形成するエッチングに用いられる開口の方が広い、半導体装置の製造方法。
付記１１に記載の半導体装置を製造する方法であって、
前記第１電極、前記第２電極、および前記第３電極のいずれの形成にも先だって、前記第１電極を埋めこむ第１トレンチ、前記第２電極を埋めこむ第２トレンチ、および前記第３電極を埋めこむ第３トレンチを、開口が設けられたマスクを用いた選択的エッチングによって並行して形成し、前記第１トレンチを形成するエッチングに用いられる開口よりも、前記第２トレンチを形成するエッチングに用いられる開口および前記第３トレンチを形成するエッチングに用いられる開口の方が広い、半導体装置の製造方法。
【符号の説明】
【0228】
１ 半導体基板、２，３，５，１０，１１，３１，３２，４１，４２ 半導体層、８１，８２，９ トレンチ電極、１００Ａ～１００Ｆ 半導体装置、３０１，３０２ 領域、５０２，５０３ マスク、５０２ａ，５０２ｂ，５０２ｃ，５０３ａ，５０３ｂ 開口、８０１，８０２，９０ トレンチ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】