(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024130518
(43)【公開日】2024-09-30
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240920BHJP
【ＦＩ】
H10B12/00 671Z
H10B12/00 681B
H10B12/00 681F
H10B12/00 681A
H10B12/00 621A
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023040298
(22)【出願日】2023-03-15
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】増田 貴史
(72)【発明者】
【氏名】岡嶋 睦
(72)【発明者】
【氏名】斉藤 信美
(72)【発明者】
【氏名】池田 圭司
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD01
5F083AD02
5F083AD23
5F083GA03
5F083GA06
5F083GA10
5F083GA27
5F083JA02
5F083JA03
5F083JA38
5F083JA39
5F083JA40
5F083JA43
5F083JA44
5F083JA60
5F083KA01
5F083KA05
5F083KA19
5F083LA12
5F083LA16
5F083LA19
5F083PR06
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリ層と、第１方向に延伸するビア配線と、を備える。メモリ層は、ビア配線に電気的に接続された半導体層と、半導体層の第１方向の一方側の面に対向する第１部分、及び、他方側の面に対向する第２部分を含むゲート電極と、半導体層に対して第２方向の一方側に設けられ、半導体層に電気的に接続されたメモリ部と、半導体層に対して第２方向の他方側に設けられ、ゲート電極に電気的に接続され、第３方向に延伸する配線と、を備える。また、第１方向と垂直であり、ゲート電極の第１部分又は第２部分の一部を含む断面において、ビア配線は、ゲート電極に対向する第１の面と、ゲート電極に対向しない第２の面と、を備える。また、ゲート電極の一部は、第２方向において、ビア配線よりもメモリ部側に設けられている。
【選択図】図８
【解決手段】半導体記憶装置は、メモリ層と、第１方向に延伸するビア配線と、を備える。メモリ層は、ビア配線に電気的に接続された半導体層と、半導体層の第１方向の一方側の面に対向する第１部分、及び、他方側の面に対向する第２部分を含むゲート電極と、半導体層に対して第２方向の一方側に設けられ、半導体層に電気的に接続されたメモリ部と、半導体層に対して第２方向の他方側に設けられ、ゲート電極に電気的に接続され、第３方向に延伸する配線と、を備える。また、第１方向と垂直であり、ゲート電極の第１部分又は第２部分の一部を含む断面において、ビア配線は、ゲート電極に対向する第１の面と、ゲート電極に対向しない第２の面と、を備える。また、ゲート電極の一部は、第２方向において、ビア配線よりもメモリ部側に設けられている。
【選択図】図８
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸するビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記ビア配線に電気的に接続された半導体層と、
前記半導体層の前記第１方向の一方側の面に対向する第１部分と、前記半導体層の前記第１方向の他方側の面に対向する第２部分と、を含むゲート電極と、
前記半導体層に対して、前記第１方向と交差する第２方向の一方側に設けられ、前記半導体層に電気的に接続されたメモリ部と、
前記半導体層に対して、前記第２方向の他方側に設けられ、前記ゲート電極に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する配線と
を備え、
前記第１方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記ゲート電極の前記第１部分又は前記第２部分の一部を含む断面において、前記ビア配線は、前記ゲート電極に対向する第１の面と、前記ゲート電極に対向しない第２の面と、を備え、
前記ゲート電極の一部は、前記第２方向において、前記ビア配線よりも前記メモリ部側に設けられている
半導体記憶装置。
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸するビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記ビア配線に電気的に接続された半導体層と、
前記半導体層の前記第１方向の一方側の面に対向する第１部分と、前記半導体層の前記第１方向の他方側の面に対向する第２部分と、を含むゲート電極と、
前記半導体層に対して、前記第１方向と交差する第２方向の一方側に設けられ、前記半導体層に電気的に接続されたメモリ部と、
前記半導体層に対して、前記第２方向の他方側に設けられ、前記ゲート電極に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する配線と
を備え、
前記第１方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記ゲート電極の前記第１部分又は前記第２部分の一部を含む断面において、前記ビア配線は、前記ゲート電極に対向する第１の面と、前記ゲート電極に対向しない第２の面と、を備え、
前記ゲート電極の一部は、前記第２方向において、前記ビア配線よりも前記メモリ部側に設けられている
半導体記憶装置。
【請求項2】
前記ゲート電極は、前記第１方向に延伸する第３部分を備え、
前記第３部分は、前記第１部分及び前記第２部分と連続する
請求項１記載の半導体記憶装置。
前記第３部分は、前記第１部分及び前記第２部分と連続する
請求項１記載の半導体記憶装置。
【請求項3】
前記半導体層及び前記ゲート電極の間に設けられたゲート絶縁膜を更に備え、
前記断面において、前記ゲート電極は、前記ゲート絶縁膜を介して、前記ビア配線の前記第１の面と対向する
請求項１記載の半導体記憶装置。
前記断面において、前記ゲート電極は、前記ゲート絶縁膜を介して、前記ビア配線の前記第１の面と対向する
請求項１記載の半導体記憶装置。
【請求項4】
前記断面において、前記ゲート電極の前記メモリ部側の面は、前記ビア配線の中心点を中心とする円に沿った曲面である
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項5】
前記断面において、前記ゲート電極の前記ビア配線側の面は、前記ビア配線の中心点を中心とする円に沿った曲面である
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項6】
前記断面において、
前記ゲート電極の前記メモリ部側の面は、前記ビア配線の中心点を中心とする第１の円に沿った曲面であり、
前記ゲート電極の前記ビア配線側の面は、前記ビア配線の中心点を中心とする第２の円に沿った曲面であり、
前記第１の円の半径は、前記第２の円の半径よりも大きい
請求項１記載の半導体記憶装置。
前記ゲート電極の前記メモリ部側の面は、前記ビア配線の中心点を中心とする第１の円に沿った曲面であり、
前記ゲート電極の前記ビア配線側の面は、前記ビア配線の中心点を中心とする第２の円に沿った曲面であり、
前記第１の円の半径は、前記第２の円の半径よりも大きい
請求項１記載の半導体記憶装置。
【請求項7】
前記第１方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記半導体層の一部を含む断面において、前記半導体層の前記メモリ部側の面は、前記ビア配線の中心点を中心とする円に沿った曲面である
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項8】
前記第１方向に延伸する絶縁層を備え、
前記断面において、前記第２の面は、前記絶縁層に対向する
請求項１記載の半導体記憶装置。
前記断面において、前記第２の面は、前記絶縁層に対向する
請求項１記載の半導体記憶装置。
【請求項9】
前記第１方向に延伸し、前記ビア配線に接する第１絶縁層と、
前記第１方向に延伸し、前記第１絶縁層と前記第３方向に隣り合う第２絶縁層と
を備え、
前記配線は、前記第２方向において前記ゲート電極側に突出する突出部を備え、
前記半導体層、前記ゲート電極及び前記突出部は、前記第１絶縁層及び前記第２絶縁層の間に設けられている
請求項１記載の半導体記憶装置。
前記第１方向に延伸し、前記第１絶縁層と前記第３方向に隣り合う第２絶縁層と
を備え、
前記配線は、前記第２方向において前記ゲート電極側に突出する突出部を備え、
前記半導体層、前記ゲート電極及び前記突出部は、前記第１絶縁層及び前記第２絶縁層の間に設けられている
請求項１記載の半導体記憶装置。
【請求項10】
前記断面において、前記第２絶縁層の前記第１絶縁層側の面は、
前記ゲート電極と前記第３方向に並び、前記第２方向に延伸する第３の面と、
前記突出部と前記第３方向に並び、前記第２方向に延伸する第４の面と
を備え、
前記第４の面は、前記第３の面よりも、前記第１絶縁層側に設けられている
請求項９記載の半導体記憶装置。
前記ゲート電極と前記第３方向に並び、前記第２方向に延伸する第３の面と、
前記突出部と前記第３方向に並び、前記第２方向に延伸する第４の面と
を備え、
前記第４の面は、前記第３の面よりも、前記第１絶縁層側に設けられている
請求項９記載の半導体記憶装置。
【請求項11】
前記断面において、前記第２絶縁層の前記第１絶縁層側の面は、
前記ゲート電極と前記第３方向に並び、前記第２方向に延伸する第３の面と、
前記突出部と前記第３方向に並び、前記第２方向に延伸する第４の面と
を備え、
前記第４の面は、前記第３の面と連続する
請求項９記載の半導体記憶装置。
前記ゲート電極と前記第３方向に並び、前記第２方向に延伸する第３の面と、
前記突出部と前記第３方向に並び、前記第２方向に延伸する第４の面と
を備え、
前記第４の面は、前記第３の面と連続する
請求項９記載の半導体記憶装置。
【請求項12】
前記メモリ部は、キャパシタである
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項13】
前記半導体層は、酸化物半導体を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項14】
前記半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項15】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸するビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記ビア配線に電気的に接続された半導体層と、
前記半導体層の前記第１方向の一方側の面に対向する第１部分と、前記半導体層の前記第１方向の他方側の面に対向する第２部分と、を含むゲート電極と、
前記半導体層に対して、前記第１方向と交差する第２方向の一方側に設けられ、前記半導体層に電気的に接続されたメモリ部と、
前記半導体層に対して、前記第２方向の他方側に設けられ、前記ゲート電極に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する配線と
を備え、
前記第１方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記ゲート電極の前記第１部分又は前記第２部分の一部を含む断面において、
前記ビア配線は、前記ゲート電極に対向する第１の面と、前記ゲート電極に対向しない第２の面と、を備え、
前記ゲート電極の前記メモリ部側の面は、前記ビア配線の中心点を中心とする第１の円に沿った曲面であり、前記ゲート電極の前記ビア配線側の面は、前記ビア配線の中心点を中心とする第２の円に沿った曲面であり、前記第１の円の半径は、前記第２の円の半径よりも大きい
半導体記憶装置。
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸するビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記ビア配線に電気的に接続された半導体層と、
前記半導体層の前記第１方向の一方側の面に対向する第１部分と、前記半導体層の前記第１方向の他方側の面に対向する第２部分と、を含むゲート電極と、
前記半導体層に対して、前記第１方向と交差する第２方向の一方側に設けられ、前記半導体層に電気的に接続されたメモリ部と、
前記半導体層に対して、前記第２方向の他方側に設けられ、前記ゲート電極に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する配線と
を備え、
前記第１方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記ゲート電極の前記第１部分又は前記第２部分の一部を含む断面において、
前記ビア配線は、前記ゲート電極に対向する第１の面と、前記ゲート電極に対向しない第２の面と、を備え、
前記ゲート電極の前記メモリ部側の面は、前記ビア配線の中心点を中心とする第１の円に沿った曲面であり、前記ゲート電極の前記ビア配線側の面は、前記ビア配線の中心点を中心とする第２の円に沿った曲面であり、前記第１の円の半径は、前記第２の円の半径よりも大きい
半導体記憶装置。
【請求項16】
前記第１方向に延伸する絶縁層を備え、
前記断面において、前記第２の面は、前記絶縁層に対向する
請求項１５記載の半導体記憶装置。
前記断面において、前記第２の面は、前記絶縁層に対向する
請求項１５記載の半導体記憶装置。
【請求項17】
前記メモリ部は、キャパシタである
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【請求項18】
前記半導体層は、酸化物半導体を含む
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【請求項19】
前記半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９，５１４，７９２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数のメモリ層と、第１方向に延伸するビア配線と、を備える。複数のメモリ層は、それぞれ、ビア配線に電気的に接続された半導体層と、ゲート電極と、を備える。ゲート電極は、半導体層の第１方向の一方側の面に対向する第１部分と、半導体層の第１方向の他方側の面に対向する第２部分と、を含む。また、複数のメモリ層は、それぞれ、半導体層に対して、第１方向と交差する第２方向の一方側に設けられ、半導体層に電気的に接続されたメモリ部と、半導体層に対して、第２方向の他方側に設けられ、ゲート電極に電気的に接続され、第１方向及び第２方向と交差する第３方向に延伸する配線と、を備える。また、第１方向と垂直であり、複数のメモリ層のうちの一つに対応するゲート電極の第１部分又は第２部分の一部を含む断面において、ビア配線は、ゲート電極に対向する第１の面と、ゲート電極に対向しない第２の面と、を備える。また、ゲート電極の一部は、第２方向において、ビア配線よりもメモリ部側に設けられている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図2】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図3】同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
【図4】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図5】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図6】同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
【図7】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図8】同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
【図9】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図10】同半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図11】同製造方法について説明するための模式的な断面図である。
【図12】同製造方法について説明するための模式的な断面図である。
【図13】同製造方法について説明するための模式的な断面図である。
【図14】同製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な断面図である。
【図16】同製造方法について説明するための模式的な断面図である。
【図17】同製造方法について説明するための模式的な断面図である。
【図18】同製造方法について説明するための模式的な断面図である。
【図19】同製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な断面図である。
【図21】同製造方法について説明するための模式的な断面図である。
【図22】同製造方法について説明するための模式的な断面図である。
【図23】同製造方法について説明するための模式的な断面図である。
【図24】同製造方法について説明するための模式的な断面図である。
【図25】同製造方法について説明するための模式的な断面図である。
【図26】同製造方法について説明するための模式的な断面図である。
【図27】同製造方法について説明するための模式的な断面図である。
【図28】同製造方法について説明するための模式的な断面図である。
【図29】同製造方法について説明するための模式的な断面図である。
【図30】同製造方法について説明するための模式的な断面図である。
【図31】同製造方法について説明するための模式的な断面図である。
【図32】同製造方法について説明するための模式的な断面図である。
【図33】同製造方法について説明するための模式的な断面図である。
【図34】同製造方法について説明するための模式的な断面図である。
【図35】同製造方法について説明するための模式的な断面図である。
【図36】同製造方法について説明するための模式的な断面図である。
【図37】同製造方法について説明するための模式的な断面図である。
【図38】同製造方法について説明するための模式的な断面図である。
【図39】同製造方法について説明するための模式的な断面図である。
【図40】同製造方法について説明するための模式的な断面図である。
【図41】同製造方法について説明するための模式的な断面図である。
【図42】同製造方法について説明するための模式的な断面図である。
【図43】同製造方法について説明するための模式的な断面図である。
【図44】同製造方法について説明するための模式的な断面図である。
【図45】同製造方法について説明するための模式的な断面図である。
【図46】同製造方法について説明するための模式的な断面図である。
【図47】同製造方法について説明するための模式的な断面図である。
【図48】同製造方法について説明するための模式的な断面図である。
【図49】同製造方法について説明するための模式的な断面図である。
【図50】同製造方法について説明するための模式的な断面図である。
【図51】同製造方法について説明するための模式的な断面図である。
【図52】同製造方法について説明するための模式的な断面図である。
【図53】同製造方法について説明するための模式的な断面図である。
【図54】同製造方法について説明するための模式的な断面図である。
【図55】同製造方法について説明するための模式的な断面図である。
【図56】同製造方法について説明するための模式的な断面図である。
【図57】同製造方法について説明するための模式的な断面図である。
【図58】同製造方法について説明するための模式的な断面図である。
【図59】同製造方法について説明するための模式的な断面図である。
【図60】同製造方法について説明するための模式的な断面図である。
【図61】同製造方法について説明するための模式的な断面図である。
【図62】同製造方法について説明するための模式的な断面図である。
【図63】同製造方法について説明するための模式的な断面図である。
【図64】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
【図65】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に電気的に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に電気的に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
また、本明細書において、ある構成の「中心位置」と言った場合、例えば、この構成の外接円の中心の位置を意味しても良いし、この構成の画像上の重心を意味しても良い。
【0016】
［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬと、これら複数のメモリ層ＭＬに接続された複数のビット線ＢＬと、複数のメモリ層ＭＬに接続されたプレート線ＰＬと、を備える。
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬと、これら複数のメモリ層ＭＬに接続された複数のビット線ＢＬと、複数のメモリ層ＭＬに接続されたプレート線ＰＬと、を備える。
【0017】
メモリ層ＭＬは、それぞれ、複数のワード線ＷＬと、これら複数のワード線ＷＬに接続された複数のメモリセルＭＣと、を備える。メモリセルＭＣは、それぞれ、トランジスタＴｒＣと、キャパシタＣｐＣと、を備える。トランジスタＴｒＣのソース電極は、ビット線ＢＬに接続されている。トランジスタＴｒＣのドレイン電極は、キャパシタＣｐＣに接続されている。トランジスタＴｒＣのゲート電極は、ワード線ＷＬに接続されている。キャパシタＣｐＣの一方の電極は、トランジスタＴｒＣのドレイン電極に接続されている。キャパシタＣｐＣの他方の電極は、プレート線ＰＬに接続されている。各ビット線ＢＬは、複数のメモリ層ＭＬに対応する複数のメモリセルＭＣに接続されている。
【0018】
［構造］
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図３は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。図４は、同半導体記憶装置の一部の構成を示す模式的な斜視図であり、図２の一部を拡大して示している。図５は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。図６及び図８は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図６は、後述する半導体層１１１に対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。また、図８は、後述する導電層１１３の部分１１３ｕ又は部分１１３ｌに対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。図７及び図９は、同半導体記憶装置の一部の構成を示す模式的な断面図である。尚、図７は、図６及び図８に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示しており、図４に示す構成を＋Ｙ方向に見た図に対応している。また、図９は、図６及び図８に示す構造をＡ´´－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示しており、図５に示す構成を＋Ｙ方向に見た図に対応している。
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図３は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。図４は、同半導体記憶装置の一部の構成を示す模式的な斜視図であり、図２の一部を拡大して示している。図５は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。図６及び図８は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図６は、後述する半導体層１１１に対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。また、図８は、後述する導電層１１３の部分１１３ｕ又は部分１１３ｌに対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。図７及び図９は、同半導体記憶装置の一部の構成を示す模式的な断面図である。尚、図７は、図６及び図８に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示しており、図４に示す構成を＋Ｙ方向に見た図に対応している。また、図９は、図６及び図８に示す構造をＡ´´－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示しており、図５に示す構成を＋Ｙ方向に見た図に対応している。
【0019】
図２には、半導体基板Ｓｕｂの一部と、半導体基板Ｓｕｂの上方に設けられたメモリセルアレイＭＣＡと、を示している。
【0020】
半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。半導体基板Ｓｕｂの上面には、図示しない絶縁層及び電極層が設けられている。半導体基板Ｓｕｂの上面、図示しない絶縁層及び電極層は、第１実施形態に係る半導体記憶装置を制御するための制御回路を構成する。例えば、メモリセルアレイＭＣＡの直下の領域には、センスアンプ回路が設けられる。センスアンプ回路は、ビット線ＢＬに電気的に接続される。センスアンプ回路は、読出動作において、ビット線ＢＬの電圧の変動又は電流を検出することにより、選択メモリセルＭＣに記憶されたデータを読み出すことが可能である。
【0021】
メモリセルアレイＭＣＡは、Ｚ方向に並ぶ複数のメモリ層ＭＬを備える。また、複数のメモリ層ＭＬの間には、それぞれ、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。
【0022】
また、メモリセルアレイＭＣＡには、導電層１０２が設けられている。導電層１０２はＹ方向及びＺ方向に延伸し、メモリ層ＭＬをＸ方向に分断する。
【0023】
導電層１０２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１０２は、例えば、プレート線ＰＬ（図１）として機能する。
【0024】
また、メモリセルアレイＭＣＡには、Ｙ方向に交互に並ぶ複数のビア配線１０４及び複数の絶縁層１１５が設けられている。複数のビア配線１０４及び複数の絶縁層１１５は、Ｙ方向に並び、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
【0025】
ビア配線１０４は、図４に示す様に、例えば、後述する半導体層１１１と同様の材料を含む半導体膜１０４ａ、導電性酸化物を含む導電性酸化膜１０４ｂ、窒化チタン（ＴｉＮ）等のバリア導電膜１０４ｃ、及び、タングステン（Ｗ）等の導電部材１０４ｄを含む。尚、ビア配線１０４は、導電性酸化膜１０４ｂのかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、ビア配線１０４は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。
【0026】
尚、本明細書において、「導電性酸化物」は、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、又は、その他の酸素を含む導電性の材料を含むこととする。
【0027】
導電部材１０４ｄは、Ｚ方向に延伸する略円柱状の形状を備える。バリア導電膜１０４ｃは、導電部材１０４ｄの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。導電性酸化膜１０４ｂは、バリア導電膜１０４ｃの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。半導体膜１０４ａは、導電性酸化膜１０４ｂの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。また、半導体膜１０４ａの外周面には、後述する絶縁層１１２の一部が設けられている。ビア配線１０４は、例えば、ビット線ＢＬ（図１）として機能する。ビット線ＢＬは、例えば図２に示す様に、メモリ層ＭＬに含まれる複数のトランジスタＴｒＣに対応して、複数設けられている。
【0028】
絶縁層１１５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0029】
メモリ層ＭＬには、図３に示す様に、複数のビア配線１０４に対応してＹ方向に並ぶ複数の略矩形状の領域Ｒ１と、これら複数の領域Ｒ１と交互にＹ方向に並ぶ複数の略矩形状の領域Ｒ２と、が設けられている。これら複数の領域Ｒ１，Ｒ２のＸ方向の一方側の端部は、Ｙ方向に並ぶ複数のビア配線１０４に達している。また、これら複数の領域Ｒ１，Ｒ２のＸ方向の他方側の端部は、導電層１０２に達している。領域Ｒ１中の、ビア配線１０４の中心点を中心とする仮想的な円ｃ１の内側の領域には、トランジスタ構造１１０が設けられている。また、領域Ｒ１中の、円ｃ１の外側の領域には、キャパシタ構造１３０の一部が設けられている。領域Ｒ２には、それぞれ、Ｙ方向に隣り合う２つのキャパシタ構造１３０の一部と、絶縁層１１５の一部１１５ａと、が設けられている。キャパシタ構造１３０は、トランジスタ構造１１０に対して、導電層１０２側に設けられている。
【0030】
また、メモリ層ＭＬは、これら複数の領域Ｒ１，Ｒ２に対して、導電層１０２と反対側に設けられた導電層１２０を備える。導電層１２０は、Ｙ方向に延伸する。また、導電層１２０のビア配線１０４側の側面には、Ｙ方向に並ぶ複数の領域Ｒ１に対応して、複数の突出部１２３が設けられている。ビア配線１０４は、突出部１２３からは離間している。
【0031】
また、メモリ層ＭＬには、Ｙ方向に並ぶ複数の領域Ｒ２と、導電層１２０と、の間に設けられ、複数の領域Ｒ２に対応してＹ方向に並ぶ絶縁層１１５の一部１１５ｂが設けられている。
【0032】
尚、図示の例では、絶縁層１１５の上記一部１１５ｂのＹ方向の幅が、絶縁層１１５の上記一部１１５ａのＹ方向の幅よりも大きい。上記一部１１５ｂのＹ方向正側の側面は、上記一部１１５ａのＹ方向正側の側面よりも、Ｙ方向正側に設けられている。同様に、上記一部１１５ｂのＹ方向負側の側面は、上記一部１１５ａのＹ方向負側の側面よりも、Ｙ方向負側に設けられている。
【0033】
図示の例において、ビア配線１０４の外周面は、面Ｓ１と、面Ｓ２と、を備える。面Ｓ１は、約９０°の角度範囲にわたり、絶縁層１１２を介して上記一部１１５ａと接する（絶縁層１１２を介して上記一部１１５ａと対向する。）。面Ｓ２は、１８０°の角度範囲にわたり、絶縁層１１２を介して上記一部１１５ｂと接する（絶縁層１１２を介して上記一部１１５ｂと対向する。）。また、図８に例示するＸＹ断面においては、残りの約９０°の角度範囲に、面Ｓ３が設けられている。面Ｓ３は、絶縁層１１２を介して後述する導電層１１３と接する（絶縁層１１２を介して後述する導電層１１３と対向する。）。また、図６に例示するＸＹ断面においては、残りの約９０°の角度範囲において、ビア配線１０４中の半導体膜１０４ａが、後述する半導体層１１１と連続する。
【0034】
［トランジスタ構造１１０の構成］
トランジスタ構造１１０は、例えば図６及び図７に示す様に、半導体層１１１と、半導体層１１１の上面、下面及び側面に設けられた絶縁層１１２と、絶縁層１１２の上面、下面及び側面に設けられた導電層１１３と、を備える。半導体層１１１、絶縁層１１２及び導電層１１３は、ビア配線１０４の外周面に沿って延伸する弧状の側面と、領域Ｒ１のＹ方向の境界に沿ってＸ方向に延伸するＹ方向の側面と、上記円ｃ１（図３）に沿って延伸する弧状の側面と、を備える、略扇状（circular-sector shaped）の形状を備える。
トランジスタ構造１１０は、例えば図６及び図７に示す様に、半導体層１１１と、半導体層１１１の上面、下面及び側面に設けられた絶縁層１１２と、絶縁層１１２の上面、下面及び側面に設けられた導電層１１３と、を備える。半導体層１１１、絶縁層１１２及び導電層１１３は、ビア配線１０４の外周面に沿って延伸する弧状の側面と、領域Ｒ１のＹ方向の境界に沿ってＸ方向に延伸するＹ方向の側面と、上記円ｃ１（図３）に沿って延伸する弧状の側面と、を備える、略扇状（circular-sector shaped）の形状を備える。
【0035】
半導体層１１１は、例えば、トランジスタＴｒＣ（図１）のチャネル領域として機能する。半導体層１１１は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。半導体層１１１は、上述の通り、図６に示す様な略扇状の形状を備える。尚、半導体層１１１の一部は、Ｘ方向において、ビア配線１０４よりも、図６におけるキャパシタ構造１３０側（図６の例では右側）に設けられている。
【0036】
絶縁層１１２は、例えば、トランジスタＴｒＣ（図１）のゲート絶縁膜として機能する。絶縁層１１２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。尚、絶縁層１１２の一部は、Ｘ方向において、ビア配線１０４よりも、図６におけるキャパシタ構造１３０側（図６の例では右側）に設けられている。
【0037】
導電層１１３は、例えば、トランジスタＴｒＣ（図１）のゲート電極として機能する。導電層１１３は、例えば、窒化チタン（ＴｉＮ）、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。尚、導電層１１３の一部は、Ｘ方向において、ビア配線１０４よりも、図８におけるキャパシタ構造１３０側（図８の例では右側）に設けられている。
【0038】
導電層１１３は、図８に示す断面において、略扇状の形状を備える。例えば、導電層１１３は、面Ｓ１１と、面Ｓ１２と、を備える。面Ｓ１１は、絶縁層１１２を介してビア配線１０４と接する（絶縁層１１２を介してビア配線１０４と対向する。）。面Ｓ１１は、ビア配線１０４の中心点を中心とする仮想的な円ｃ２（図示の例では、絶縁層１１２の、ビア配線１０４の外周面を覆う部分の外周面に対応する円ｃ２）に沿った曲面である。面Ｓ１２は、絶縁層１１２を介してキャパシタ構造１３０と接する（絶縁層１１２を介してキャパシタ構造１３０と対向する。）。面Ｓ１２は、ビア配線１０４の中心点を中心とする仮想的な円ｃ３に沿った曲面である。円ｃ３の半径は、円ｃ２の半径よりも大きい。
【0039】
尚、図９には、導電層１１３の、半導体層１１１の上面を覆う部分を、部分１１３ｕと、半導体層１１１の下面を覆う部分を、部分１１３ｌと表記している。また、これらの間に設けられた部分を、部分１１３ｃと表記している。部分１１３ｃは、Ｚ方向に延伸し、上端において部分１１３ｕと連続し、下端において部分１１３ｌと連続する。部分１１３ｃは、導電層１２０のＸ方向の側面に接する。
【0040】
［導電層１２０の構成］
導電層１２０は、例えば、ワード線ＷＬ（図１）として機能する。導電層１２０は、Ｙ方向に延伸し、Ｙ方向に並ぶ複数の導電層１１３に接続されている。導電層１２０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜１２１と、タングステン（Ｗ）の導電膜１２２と、を備える。
導電層１２０は、例えば、ワード線ＷＬ（図１）として機能する。導電層１２０は、Ｙ方向に延伸し、Ｙ方向に並ぶ複数の導電層１１３に接続されている。導電層１２０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜１２１と、タングステン（Ｗ）の導電膜１２２と、を備える。
【0041】
図示の例において、導電層１２０とビア配線１０４との間の距離は、導電層１１３とビア配線１０４との間の距離（絶縁層１１２の厚み）よりも大きい。
【0042】
［キャパシタ構造１３０の構成］
キャパシタ構造１３０は、例えば図６及び図７に示す様に、導電層１３１と、導電層１３１の上面、下面及び側面に設けられた導電層１３２と、導電層１３２の上面、下面及び側面に設けられた絶縁層１３３と、絶縁層１３３の上面、下面及び側面に設けられた導電層１３４と、導電層１３４の上面、下面及び側面に設けられた絶縁層１３５と、絶縁層１３５の上面、下面及び側面に設けられた導電層１３６と、導電層１３６の上面、下面及び側面に設けられた導電層１３７と、を備える。
キャパシタ構造１３０は、例えば図６及び図７に示す様に、導電層１３１と、導電層１３１の上面、下面及び側面に設けられた導電層１３２と、導電層１３２の上面、下面及び側面に設けられた絶縁層１３３と、絶縁層１３３の上面、下面及び側面に設けられた導電層１３４と、導電層１３４の上面、下面及び側面に設けられた絶縁層１３５と、絶縁層１３５の上面、下面及び側面に設けられた導電層１３６と、導電層１３６の上面、下面及び側面に設けられた導電層１３７と、を備える。
【0043】
導電層１３１，１３２，１３６，１３７は、キャパシタＣｐＣ（図１）の一方の電極として機能する。導電層１３１，１３７は、例えば、タングステン（Ｗ）等を含み、導電層１０２中のタングステンの部分と連続している。導電層１３２，１３６は、例えば、窒化チタン（ＴｉＮ）等を含み、導電層１０２中の窒化チタンの部分と連続している。
【0044】
絶縁層１３３，１３５は、キャパシタＣｐＣ（図１）の絶縁層として機能する。絶縁層１３３，１３５は、例えば、ジルコニア（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）又はその他の絶縁性の金属酸化物であっても良い。また、絶縁層１３３，１３５は、例えば、複数の絶縁性の金属酸化物の積層膜（例えば、ジルコニア及びアルミナの積層膜）であっても良い。
【0045】
導電層１３４は、例えば、キャパシタＣｐＣ（図１）の他方の電極として機能する。導電層１３４は、例えば、酸化インジウムスズ（ＩＴＯ）等を含む。導電層１３４は、絶縁層１３３，１３５を介して、導電層１３１，１３２，１３６，１３７から絶縁されている。導電層１３４は、半導体層１１１のＸ方向の側面に接続されている。
【0046】
［製造方法］
図１０～図６３は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４、図４６、図４８、図５０、図５２、図５４、図５６、図５８、図６０及び図６２は、図６に対応する断面を示している。図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３、図４５、図４７、図４９、図５１、図５３、図５５、図５７、図５９、図６１及び図６３は、図７に対応する断面を示している。
図１０～図６３は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４、図４６、図４８、図５０、図５２、図５４、図５６、図５８、図６０及び図６２は、図６に対応する断面を示している。図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３、図４５、図４７、図４９、図５１、図５３、図５５、図５７、図５９、図６１及び図６３は、図７に対応する断面を示している。
【0047】
同製造方法においては、例えば図１１に示す様に、複数の絶縁層１０３と、複数の犠牲層ＭＬＡと、を交互に形成する。犠牲層ＭＬＡは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
【0048】
次に、例えば図１０に示す様に、絶縁層１１５を形成する。この工程では、例えば、絶縁層１１５に対応する位置に、開口を形成する。この開口は、Ｚ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通する。この工程は、例えば、ＲＩＥ等によって行う。開口の形成後、絶縁層１１５を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0049】
次に、例えば図１２及び図１３に示す様に、ビア配線１０４に対応する位置に、開口１０４Ａを形成する。開口１０４Ａは、図１３に示す様にＺ方向に延伸する。開口１０４Ａの一部は、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通する。また、開口１０４Ａの他の一部は、絶縁層１１５を貫通する。この工程は、例えば、ＲＩＥ等によって行う。尚、図示は省略するものの、開口１０４Ａの形成後、開口１０４Ａの上部を、絶縁層等によって閉塞させる。
【0050】
尚、本実施形態において、開口１０４Ａは、絶縁層１１５と、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡと、の境界位置に形成される。従って、ＭＬＡを含むＸＹ断面を観察した場合、図１２に示す様に、開口１０４Ａの内周面の一部に犠牲層ＭＬＡが露出し、開口１０４Ａの内周面のその他の部分には絶縁層１１５が露出する。また、図示は省略するものの、絶縁層１０３を含むＸＹ断面を観察した場合、開口１０４Ａの内周面の一部に絶縁層１０３が露出し、開口１０４Ａの内周面のその他の部分には絶縁層１１５が露出する。
【0051】
次に、例えば図１４及び図１５に示す様に、導電層１２０に対応する位置の近傍に、開口１０１Ａを形成する。開口１０１Ａは、Ｙ方向及びＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。
【0052】
次に、例えば図１６及び図１７に示す様に、導電層１２０に対応する位置に、開口１２０Ａを形成する。開口１２０Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、並びに、犠牲層ＭＬＡのＸ方向の側面の一部が露出する。この工程では、例えば、開口１０１Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、開口１２０Ａは、開口１０４Ａとは連通しない。
【0053】
【0054】
次に、例えば図２０及び図２１に示す様に、半導体層１１１に対応する位置に、開口１１１Ａを形成する。開口１１１Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、犠牲層ＭＬＡのＸ方向の側面の一部、絶縁層１１５の側面の一部、並びに、犠牲層１０１ＢのＸ方向の側面の一部が露出する。この工程では、例えば、開口１０４Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0055】
ここで、この工程では、犠牲層ＭＬＡが、開口１０４Ａに近い位置から除去される。図２０の例では、開口１０４ＡがＸＹ断面において円形であり、犠牲層ＭＬＡを含まない円状の領域が、開口１０４Ａの中心点を中心として広がる。この工程では、開口１０４Ａの内部に、Ｙ方向に隣り合う２つの絶縁層１１５の一部が露出する。
【0056】
次に、例えば図２２及び図２３に示す様に、開口１１１Ａ及び開口１０４Ａの内部に、導電層１１３Ａ及びシリコン（Ｓｉ）等の犠牲層１１１Ｂを形成する。導電層１１３Ａは、絶縁層１０３の上面の一部、下面の一部及び開口１０４Ａへの露出面、犠牲層ＭＬＡのＸ方向の側面の一部、絶縁層１１５の側面の一部、並びに、犠牲層１０１ＢのＸ方向の側面の一部に形成される。また、開口１１１Ａは犠牲層１１１Ｂによって埋め込まれ、開口１０４Ａは犠牲層１１１Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。尚、図示は省略するものの、導電層１１３Ａ及び犠牲層１１１Ｂの形成後、開口１０４Ａの上部を、絶縁層等によって閉塞させる。
【0057】
次に、例えば図２４及び図２５に示す様に、導電層１０２に対応する位置に、開口１０２Ａを形成する。開口１０２Ａは、Ｙ方向及びＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡ、並びに、絶縁層１１５を貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。
【0058】
次に、例えば図２６及び図２７に示す様に、キャパシタ構造１３０に対応する位置に、開口１３０Ａを形成する。この工程では、開口１０２Ａを介して、犠牲層ＭＬＡを除去する。また、導電層１１３Ａのうち、犠牲層１１１ＢのＸ方向の一方側の側面（開口１０２Ａ側の側面）を覆う部分を除去する。この工程では、開口１０２Ａの内部に犠牲層１１１ＢのＸ方向の側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
【0059】
次に、例えば図２８及び図２９に示す様に、開口１０２Ａ及び開口１３０Ａを介して、犠牲層１１１Ｂに酸化処理を行い、絶縁層１１１Ｃを形成する。また、開口１０２Ａ及び開口１３０Ａに、シリコン（Ｓｉ）等の犠牲層１３０Ｂを埋め込む。この工程は、例えば、ＣＶＤ等によって行う。
【0060】
次に、例えば図３０及び図３１に示す様に、導電層１１３を形成する。この工程では、例えば、犠牲層１１１Ｂのうち、開口１０４Ａの内周面に設けられた部分を除去する。次に、導電層１１３Ａのうち、開口１０４Ａの内周面に設けられた部分を除去し、導電層１１３ＡをＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。
【0061】
【0062】
【0063】
次に、例えば図３６及び図３７に示す様に、開口１１１Ａ及び開口１０４Ａの内部に、絶縁層１１２Ａ及び犠牲層１１１Ｂを形成する。絶縁層１１２Ａは、導電層１１３の上面、下面及び開口１１１Ａへの露出面、絶縁層１０３の上面の一部、下面の一部及び開口１０４Ａへの露出面、犠牲層１３０ＢのＸ方向の側面の一部、並びに、絶縁層１１５の側面の一部に形成される。また、開口１１１Ａは犠牲層１１１Ｂによって埋め込まれ、開口１０４Ａは犠牲層１１１Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。尚、図示は省略するものの、絶縁層１１２Ａ及び犠牲層１１１Ｂの形成後、開口１０４Ａの上部を、絶縁層等によって閉塞させる。
【0064】
【0065】
次に、例えば図４０及び図４１に示す様に、絶縁層１１２を形成する。この工程では、開口１０２Ａ及び開口１３０Ａを介して、絶縁層１１２Ａのうち、犠牲層１１１ＢのＸ方向の一方側の側面（開口１０２Ａ側の側面）を覆う部分を除去する。この工程では、開口１０２Ａの内部に犠牲層１１１ＢのＸ方向の側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
【0066】
次に、例えば図４２及び図４３に示す様に、開口１０２Ａ及び開口１３０Ａを介して、犠牲層１１１ＢのＸ方向の一方側の側面（開口１０２Ａ側の側面）、絶縁層１１５のＸ方向の一方側（開口１０２Ａ側）の側面及びＹ方向の両側面、並びに、絶縁層１０３の上面、下面及びＸ方向の一方側（開口１０２Ａ側）の側面に、導電層１３４Ａを形成する。この工程は、例えば、ＡＬＤ（Atomic Layer Deposition）等によって行う。
【0067】
次に、例えば図４４及び図４５に示す様に、開口１０２Ａの内部に、シリコン（Ｓｉ）等の犠牲層１３０Ｃを形成する。開口１３０Ａは犠牲層１３０Ｃによって埋め込まれ、開口１０２Ａは犠牲層１３０Ｃによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。
【0068】
次に、例えば図４６及び図４７に示す様に、開口１０２Ａを介して、犠牲層１３０Ｃの一部を除去する。この工程では、例えば、導電層１３４Ａの、絶縁層１１５及び絶縁層１０３のＸ方向の側面に設けられた部分を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
【0069】
次に、例えば図４８及び図４９に示す様に、導電層１３４を形成する。この工程では、例えば、導電層１３４Ａの、絶縁層１１５及び絶縁層１０３のＸ方向の側面に設けられた部分を除去し、導電層１３４Ａを、Ｙ方向及びＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。
【0070】
【0071】
次に、例えば図５２及び図５３に示す様に、開口１０２Ａを介して、絶縁層１１５（図３２）の一部、及び、絶縁層１０３（図３１）の一部を除去して、開口１３０Ｄを形成する。図示の例では、導電層１３４の内側の領域を開口１３０Ａと、導電層１３４の外側の領域を開口１３０Ｄとして示している。この工程では、導電層１１３が、開口１３０Ｄに露出しない程度の範囲で、絶縁層１１５（図３２）及び絶縁層１０３（図３１）を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0072】
次に、例えば図５４及び図５５に示す様に、開口１３０Ａ、開口１３０Ｄ及び開口１０２Ａを介して、導電層１３４の上面、下面、Ｘ方向の一方側の側面（開口１０２Ａ側の側面）及びＹ方向の両側面に、絶縁層１３３，１３５、導電層１３２，１３６、及び、導電層１３１，１３７，１０２を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0073】
【0074】
次に、例えば図５８及び図５９に示す様に、開口１１１Ａ及び開口１０４Ａの内部に、半導体層１１１を形成する。開口１１１Ａは、半導体層１１１によって埋め込まれる。開口１０４Ａは、半導体層１１１によって埋め込まれない。この工程は、例えば、ＡＬＤ等によって行う
【0075】
【0076】
【0077】
【0078】
［効果］
本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬと、Ｚ方向に延伸するビア配線１０４と、を備える。また、複数のメモリ層ＭＬは、それぞれ、トランジスタ構造１１０と、トランジスタ構造１１０に対してＸ方向の一方側に設けられたキャパシタ構造１３０と、トランジスタ構造１１０に対してＸ方向の他方側に設けられた導電層１２０と、を備える。
本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬと、Ｚ方向に延伸するビア配線１０４と、を備える。また、複数のメモリ層ＭＬは、それぞれ、トランジスタ構造１１０と、トランジスタ構造１１０に対してＸ方向の一方側に設けられたキャパシタ構造１３０と、トランジスタ構造１１０に対してＸ方向の他方側に設けられた導電層１２０と、を備える。
【0079】
この様な構成は、メモリセルアレイＭＣＡに含まれるメモリ層ＭＬの数が増大した場合であっても、積層工程（図１１を参照して説明した工程）以外には工程数を増やすことなく製造可能である。従って、比較的容易に高集積化を実現可能である。
【0080】
また、本実施形態に係るトランジスタ構造１１０においては、導電層１１３が、半導体層１１１の上面及び下面に対向している。
【0081】
この様な構成では、Ｚ方向に並ぶ複数の半導体層１１１の間で、電界の干渉が生じることを抑制可能である。従って、メモリセルアレイＭＣＡのＺ方向における高集積化を図った場合であっても、半導体層１１１を好適にＯＮ状態又はＯＦＦ状態に制御可能であり、好適に動作する半導体記憶装置を提供可能である。
【0082】
また、トランジスタＴｒＣをＯＮ状態とする際に、半導体層１１１の上面、下面、及び、Ｙ方向の両側面にチャネルが形成される。従って、トランジスタＴｒＣのＯＮ電流を比較的大きくすることが可能である。これにより、動作の高速化・安定化を図ることが可能である。
【0083】
ここで、例えば、ワード線ＷＬとして機能する配線（Ｙ方向に延伸する配線）を、ビア配線１０４と、キャパシタ構造１３０との間に設け、且つ、このワード線ＷＬとして機能する配線の一部を、トランジスタＴｒＣのゲート電極として利用することも考えられる。しかしながら、この様な構造は、トランジスタＴｒＣのチャネル領域として機能する半導体層と、ワード線ＷＬとして機能する配線とが、Ｚ方向から見て交差する構造となる。従って、例えば、半導体層をＸ方向に分断することなく、Ｙ方向に延伸する配線を加工する必要が生じてしまい、製造の難易度が高い。また、メモリ層のＺ方向における幅が大きくなってしまう。
【0084】
この点、本実施形態においては、ワード線ＷＬとして機能する導電層１２０が、トランジスタ構造１１０に対して、プレート線ＰＬの反対側に設けられており、Ｚ方向から見てトランジスタ構造１１０と重ならない位置に設けられている。従って、導電層１２０とトランジスタ構造１１０とを独立して形成することが可能であり、比較的容易に製造可能である。また、メモリ層ＭＬのＺ方向の幅を抑えつつ、導電層１２０の配線抵抗を比較的小さい値とすることが可能である。
【0085】
また、この様な構成では、ビット線ＢＬとして機能するビア配線１０４と、トランジスタＴｒＣのゲート電極として機能する導電層１１３とが、絶縁層１１２を介して対向する。従って、ビット線ＢＬと、トランジスタＴｒＣのゲート電極との間に、寄生容量が生じてしまう。ここで、ビット線ＢＬの寄生容量が大きいと、上述したセンスアンプ回路によってキャパシタＣｐＣに蓄積された電荷を好適に検出することが出来ず、読出動作を好適に実行することが出来ない場合がある。従って、この様な構成において読出動作を好適に実行するためには、例えば、ビア配線１０４と導電層１１３との対向面積を削減して、ビット線ＢＬと、トランジスタＴｒＣのゲート電極と、の間の静電容量を削減することが考えられる。
【0086】
また、この様な構成では、Ｚ方向に隣り合う２つの導電層１１３の間に、寄生容量が生じてしまう。ここで、Ｚ方向に隣り合う２つの導電層１１３の間の寄生容量が大きいと、読出動作や書込動作に際して、動作速度が遅くなってしまう場合がある。従って、導電層１１３のＸＹ断面における面積は、小さいことが好ましい。
【0087】
そこで、本実施形態に係る半導体記憶装置においては、図８を参照して説明した様に、ビア配線１０４の一部（面Ｓ３）が導電層１１３と対向し、その他の部分（面Ｓ１，Ｓ２）は導電層１１３と対向しない構成を採用している。この様な構成によれば、ビア配線１０４と導電層１１３との対向面積を削減し、これらの間の寄生容量を削減可能である。また、導電層１１３のＸＹ断面における面積を削減し、これらの間の寄生容量を削減可能である。
【0088】
また、本実施形態においては、導電層１２０とビア配線１０４との間の距離が、導電層１１３とビア配線１０４との間の距離よりも大きい。従って、ビット線ＢＬとワード線ＷＬとの間の寄生容量も、削減可能である。
【0089】
また、この様な構成では、トランジスタ構造１１０中の構成（半導体層１１１、絶縁層１１２及び導電層１１３）が、ビア配線１０４の外周面に沿って延伸する弧状の側面と、上記円ｃ１（図３）に沿って延伸する弧状の側面と、を備える、略扇状の形状を備える。この様な構成では、半導体層１１１の、ビア配線１０４との接続部分と、キャパシタ構造１３０との接続部分と、の距離が略一定となるため、トランジスタ構造１１０のＸ方向及びＹ方向の大きさを最小限に抑えつつ、トランジスタ構造１１０におけるＯＦＦリーク電流を抑制可能である。
【0090】
［第２実施形態］
図６４及び図６５は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。図６４は、半導体層１１１に対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。また、図６５は、後述する導電層１１３の部分１１３ｕ又は部分１１３ｌに対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。
図６４及び図６５は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。図６４は、半導体層１１１に対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。また、図６５は、後述する導電層１１３の部分１１３ｕ又は部分１１３ｌに対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。
【0091】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、絶縁層１１５のかわりに、絶縁層２１５を備えている。絶縁層２１５は、基本的には、絶縁層１１５と同様に構成されている。ただし、絶縁層２１５においては、一部１１５ｂのＹ方向正側の側面のＹ方向の位置が、一部１１５ａのＹ方向正側の側面のＹ方向の位置と同じであり、一部１１５ａ，１１５ｂが連続してＸ方向に延伸する。
【0092】
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
【0093】
例えば、第１実施形態及び第２実施形態に係る半導体記憶装置においては、ビット線として機能するビア配線１０４が、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。しかしながら、この様な導電性酸化物は、Ｚ方向に延伸するビア配線１０４ではなく、トランジスタ構造１１０に含まれていても良い。また、ビア配線１０４及びトランジスタ構造１１０は、その他の材料等を含んでいても良い。
【0094】
また、第１実施形態及び第２実施形態に係る半導体記憶装置において、トランジスタＴｒＣのゲート電極として機能する導電層１１３は、トランジスタＴｒＣのチャネル領域として機能する半導体層１１１の、上面及び下面の一方のみに対向していても良い。
【0095】
また、以上の説明では、トランジスタ構造１１０に接続されるメモリ部として、キャパシタＣｐＣが採用される例について説明した。しかしながら、メモリ部は、キャパシタＣｐＣでなくても良い。例えば、メモリ部は、強誘電体、強磁性体、ＧｅＳｂＴｅ等のカルコゲン材料又はその他の材料を含み、これら材料の特性を利用してデータを記録するものであっても良い。例えば、以上において説明したいずれかの構造において、キャパシタＣｐＣを形成する電極間の絶縁層に、これら材料のいずれかを含ませても良い。
【0096】
また、第１実施形態及び第２実施形態に係る半導体記憶装置の製造方法も、適宜調整可能である。例えば、上述した工程のいずれか２つの順番を入れ替えたり、上述した工程のいずれか２つを同時に実行したりしても良い。
【0097】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0098】
Ｓｕｂ…半導体基板、ＭＬ…メモリ層、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＴｒＣ…トランジスタ、ＣｐＣ…キャパシタ、１０２…導電層、１０４…ビア配線、１１０…トランジスタ構造、１１１…半導体層、１１２…絶縁層、１１３…導電層、１２０…導電層、１３０…キャパシタ構造。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】