特開 2024-130680 通信装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024130680

(43)【公開日】2024-09-30

(54)【発明の名称】通信装置

(51)【国際特許分類】

   H04L 7/04 20060101AFI20240920BHJP

【ＦＩ】

H04L7/04 400

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023040540

(22)【出願日】2023-03-15

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】山口 裕介

【テーマコード（参考）】

5K047

【Ｆターム（参考）】

5K047AA13

5K047JJ04

5K047MM56

(57)【要約】

【課題】シリアルデータの異常を早期に検出する通信装置を提供する。
【解決手段】受信シリアルデータからスタートビットを検出してスタートビット検出信号を出力するスタートビット検出回路１１と、スタートビット検出信号をカウント開始のトリガとし、入力周波数及びボーレート設定値から算出された１ボーレート幅をカウントしてスタートビットステートを生成するカウンタ１４と、スタートビットステート内で受信シリアルデータの０から１に遷移する信号を検出した場合にフレーミングエラーを示す割込み信号を出力する０→１遷移検出回路１５と、を含む
【選択図】図１

【特許請求の範囲】

【請求項1】

受信シリアルデータからスタートビットを検出してスタートビット検出信号を出力するスタートビット検出回路と、
スタートビットステートを生成するカウンタと、
前記スタートビットステート内で前記受信シリアルデータの０から１に遷移する信号を検出した場合にフレーミングエラーを示す割込み信号を出力する０→１遷移検出回路と、
を含む通信装置。

【請求項2】

前記カウンタは、前記スタートビット検出信号をカウント開始のトリガとし、入力周波数及びボーレート設定値から算出された１ボーレート幅をカウントして、前記スタートビットステートを生成する請求項１に記載の通信装置。

【請求項3】

前記カウンタは、前記スタートビット検出信号をカウント開始のトリガとし、入力周波数及びボーレート設定値から算出された１ボーレート幅をカウントし、スタートビット区間割合設定レジスタにて設定された任意の割合で前記スタートビットステートを生成する請求項１に記載の通信装置。

【請求項4】

前記カウンタは、前記スタートビットステートを、前記１ボーレート幅の１０～５０％になるように生成する請求項３に記載の通信装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、通信装置、特に調歩同期式シリアル通信における受信データ検出に関する。

【背景技術】

【0002】

調歩同期式シリアル通信は、一文字分（８ビット）の文字情報を送るたびに、シリアルデータの先頭にデータ送信開始の情報（スタートビット）と、データ末尾にデータ送信終了の信号（ストップビット）を付け加えて送受信を行う。より具体的には、送信機側でシリアルデータの先頭にスタートビットを付加し、末尾にストップビットを付加して送信し、受信機側でスタートビットが１から０に遷移する立下りエッジを検出して受信を開始する。そして、スタートビットからストップビットまで受信することで１フレームデータとして認識している。そのため、調歩同期式シリアル通信では、クロックを伝送する信号線のように、常にシリアルデータの同期をとるための制御信号線を要しないものの、スタートビット及びストップビット等の同期用信号の分だけシリアルデータの取得に誤差が生じ得る。

【0003】

特許文献１には、シリアルデータの取得タイミングの誤差を簡易な構成で抑制することができる調歩同期式シリアルデータ取得装置の発明が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１６－４０８９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に開示された発明は、スタートビットの１から０の遷移によって受信データの開始位置を検出し、タイミングを規定するクロックが入力される回数をカウントする方式なので、１ボーレートより短いスタートビットを受信した場合、当該スタートビットは、スタートビットとして認識されず、次の１から０に遷移するデータをスタートビットとして誤検出し、受信完了後にフレーミングエラーと判定される。

【0006】

フレーミングエラーが発生した場合、該当するフレームは破棄され、送信側に対して再送要求を出してもう一度同じデータを送信することになる。再送が発生するとデータ転送効率が落ちてしまうという問題があり、調歩同期式シリアル通信のデータ転送レートはＣＰＵ（Central Processing Unit）のクロック周波数より遅いため、効率的なデータ転送を実現するためにデータの異常を早期に発見する必要がある。

【0007】

本発明は、上述した点に鑑みてなされたものであり、シリアルデータの異常を早期に検出する通信装置を提供する。

【課題を解決するための手段】

【0008】

本発明は、受信シリアルデータからスタートビットを検出してスタートビット検出信号を出力するスタートビット検出回路と、スタートビットステートを生成するカウンタと、前記スタートビットステート内で前記受信シリアルデータの０から１に遷移する信号を検出した場合にフレーミングエラーを示す割込み信号を出力する０→１遷移検出回路と、を含む。

【発明の効果】

【0009】

スタートビットを受信する段階でフレーミングエラーを検出できるので、データの異常を早期に発見して、効率的なデータ転送を実現できる。

【図面の簡単な説明】

【0010】

【図1】第１実施形態に係る調歩同期式シリアル通信装置の受信機側の回路構成の一例を示したブロック図である。

【図2】受信シリアルデータのスタートビットが送信データのスタートビットより短い場合のタイミングチャートの一例である。

【図3】受信シリアルデータのスタートビットが送信データのスタートビットより長い場合のタイミングチャートの一例である。

【図4】第２実施形態に係る調歩同期式シリアル通信装置の受信機側の回路構成の一例を示したブロック図である。

【発明を実施するための形態】

【0011】

［第１実施形態］
本実施形態に係る技術は、シリアルデータの異常を早期に検出する通信装置に関する。以下では、通信装置の一例として、調歩同期式シリアル通信装置について説明する。図１は、本実施形態に係る調歩同期式シリアル通信装置の受信機側の回路構成の一例を示したブロック図である。図１に示したように、本実施形態に係る回路構成は、受信シリアルデータのスタートビットを検出してスタートビット検出信号を出力するスタートビット検出回路１１、入力周波数を選択して入力クロック選択値として出力する入力クロック選択レジスタ１２、ボーレート設定値を出力するボーレート設定レジスタ１３、入力クロック選択値、ボーレート設定値、及びスタートビット検出信号に基づいてスタートビットステートを定めて出力するカウンタ１４、並びにスタートビット検出後に０から１に遷移する信号を検出し、フレーミングエラーを示す割込み信号を出力する０→１遷移検出回路１５から構成される。

【0012】

図２は、受信シリアルデータのスタートビットが送信データのスタートビットより短い場合のタイミングチャートの一例である。図２に示したように、送信シリアルデータは、１から０に遷移するスタートビットに後続してデータ０、データ１、…、データ７、通信エラーを検出するために挿入される誤り検査符号であるパリティビット、及びストップビットで構成されている。また、受信シリアルデータは、１から０に遷移するスタートビットに後続してデータ０、データ１、…、データ７、パリティビット、及びストップビットで構成されているが、スタートビットが送信シリアルデータよりも短くなっている。

【0013】

図２は、本発明の異常検出動作を示している。シリアルデータを受信するとスタートビット検出回路１１にてスタートビットを検出してスタートビット検出信号を出力し、そのスタートビット検出信号をトリガにしてカウンタ１４がカウント動作を開始する。

【0014】

そして、入力クロック選択レジスタ１２において、選択された入力周波数とボーレート設定レジスタ１３にて設定されたボーレート設定値とから算出される１ボーレート幅をカウンタ１４がカウントし、スタートビットステートを生成する。

【0015】

さらに、０→１遷移検出回路１５は、スタートビットステートの間に０から１に遷移する信号を検出するとスタートビット誤りと判定し、フレーミングエラーを示す割込み信号を出力する。図２では、受信シリアルデータのスタートビットがスタートビットステートよりも短いので、０→１遷移検出回路１５はスタートビットステートの間に０から１に遷移する信号を検出することになり、スタートビット誤りと判定し、フレーミングエラーを示す割込み信号を出力する。

【0016】

割込み信号が出力されると、受信機側でスタートビットに後続する受信シリアルデータのフレームは破棄され、送信機側に対して再送要求を行う。本実施形態では、スタートビットを受信した段階でフレーミングエラーを検出できるので、データの異常を早期に発見して、効率的なデータ転送を実現する。

【0017】

図３は、受信シリアルデータのスタートビットが送信データのスタートビットより長い場合のタイミングチャートの一例である。図３に示したように、受信シリアルデータは、送信シリアルデータと同様に１から０に遷移するスタートビットに後続してデータ０、データ１、…、データ７、パリティビット、及びストップビットで構成されているが、スタートビットが送信シリアルデータよりも長くなっている。

【0018】

図３に示すように、スタートビットの次のデータが０となる場合またはスタートビットステートよりスタートビットが長い場合は、従来通りストップビットを受信した際にフレーミングエラーを示す割込み信号を出力する。

【0019】

第１実施形態では、図２に示したように、ストップビットを受信する前にスタートビット誤りを検出して割込み信号を出すため、割込み信号を出すまでの時間が、ＣＰＵクロック周波数１６ＭＨｚ、ボーレート１１５．２ｋｂｐｓの場合は７８．１２５μｓの削減、ＣＰＵクロック周波数３２．７６８ｋＨｚ、ボーレート１２００ｂｐｓの場合は７．５ｍｓの削減となり、つまり約９０％の削減が期待できる。

【0020】

以上説明したように、本実施形態によれば、シリアルデータの異常を早期に検出できるという効果を奏する。

【0021】

［第２実施形態］
続いて本発明の第２実施形態について説明する。図４は、本実施形態に係る調歩同期式シリアル通信装置の受信機側の回路構成の一例を示したブロック図である。

【0022】

図４に示したように、本実施形態に係る回路構成は、受信シリアルデータのスタートビットを検出してスタートビット検出信号を出力するスタートビット検出回路２１、入力周波数を選択して入力クロック選択値として出力する入力クロック選択レジスタ２２、ボーレート設定値を出力するボーレート設定レジスタ２３、スタートビット区間の割合を設定するスタートビット区間割合設定レジスタ２４、入力クロック選択値、ボーレート設定値、スタートビット区間割合設定値、及びスタートビット検出信号に基づいてスタートビットステートを定めて出力するカウンタ２５、スタートビット検出後に０から１に遷移する信号を検出し、フレーミングエラーを示す割込み信号を出力する０→１遷移検出回路２６から構成される。

【0023】

シリアルデータを受信するとスタートビット検出回路２１はスタートビットを検出してスタートビット検出信号を出力し、カウンタ２５はスタートビット検出信号をトリガにしてカウント動作を開始する。

【0024】

カウンタ２５は、入力クロック選択レジスタ２２にて選択された入力周波数とボーレート設定レジスタ２３にて設定されたボーレート設定値から算出される１ボーレート幅をカウンタ２５にてカウントし、スタートビット区間割合設定レジスタ２４にて設定された任意の割合、例えば１ボーレートの３０％区間のスタートビットステートを生成する。任意の割合は３０％に限定されず、１０～５０％でもよい。

【0025】

０→１遷移検出回路２６は、スタートビットステートの間に０から１に遷移する信号を検出するとスタートビット誤りと判定し、フレーミングエラーを示す割込み信号を出力する。

【0026】

０→１遷移検出回路２６は、スタートビットの次のデータが０となる場合またはスタートビットステートよりスタートビットが長い場合は、従来通りストップビットを受信した際にフレーミングエラーを示す割込み信号を出力する。

【0027】

第１実施形態、及び第２実施形態ではスタートビットステートの生成にカウンタ２５を用いたが、ステートマシンを用いてもよい。

【0028】

以上説明したように、本実施形態によれば、スタートビット区間割合設定レジスタ２４で設定した１ボーレート期間の任意の時間より短いスタートビットステートにおいて０から１に遷移する信号を検出した場合をスタートビット誤りと判定する。

【0029】

第１実施形態では、１ボーレート期間内に０から１に遷移するデータがあった場合にスタートビット誤りと判定したが、本実施形態では、１ボーレート期間の任意の時間より短いスタートビットステートにおいてスタートビット誤りを判定することにより、シリアルデータの異常を第１実施形態よりも早期に検出し、第１実施形態よりも効率の高いデータ転送を実現できる。

【符号の説明】

【0030】

１１ スタートビット検出回路
１２ 入力クロック選択レジスタ
１３ ボーレート設定レジスタ
１４ カウンタ
１５ ０→１遷移検出回路
２１ スタートビット検出回路
２２ 入力クロック選択レジスタ
２３ ボーレート設定レジスタ
２４ スタートビット区間割合設定レジスタ
２５ カウンタ
２６ ０→１遷移検出回路

【図1】

【図2】

【図3】

【図4】