特開 2024-130697 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024130697

(43)【公開日】2024-09-30

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240920BHJP

【ＦＩ】

G05F1/56 310C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023040559

(22)【出願日】2023-03-15

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】大森 鉄男

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB09

5H430BB11

5H430EE02

5H430EE03

5H430FF04

5H430FF13

5H430GG01

5H430HH03

(57)【要約】      （修正有）

【課題】環境や素子温度が高温となった場合でも、バイポーラトランジスタの増幅率ばらつきを受容し、出力電圧の変動を抑えつつ幅広い負荷範囲に対応する半導体装置を提供する。
【解決手段】半導体装置１は、ノード１Ｎと、ベース電流量に応じたコレクタ電流を出力端子に供給するバイポーラトランジスタＱ１、ノード２１Ｎに接続された定電流源ＣＧ１に並列接続するトランジスタＮ０を含みバイアス電流を生成するバイアス電流生成部２１と、差動対及びノード２２Ｎを含み、差動対にバイアス電流が流れ、差動対が基準電圧と出力電圧に対応した電圧との差分に応じた制御電圧Ｖｎｅｇをノード２２Ｎに生成する差動入力部２２並びに定電流源ＣＧ２、Ｑ１のベースが接続されたノード２３Ｎ、制御電圧に応じてノード２３Ｎの電位Ｖｂを制御するトランジスタＮ１を含む駆動部２３を有する。トランジスタＮ０は、差動入力部の制御電圧に応じて、バイアス電流を制御する。
【選択図】図２

【特許請求の範囲】

【請求項1】

出力電圧を出力する出力端子と、
ベース電流量に応じたコレクタ電流を出力し、前記出力端子が接続された出力ノードに前記コレクタ電流を供給するバイポーラトランジスタと、
第１のノード、前記第１のノードに接続された第１の定電流源、及び前記第１のノードに対して前記第１の定電流源と互いに並列に接続された第１のトランジスタを含み、バイアス電流を生成するバイアス電流生成部と、
差動対及び第２のノードを含み、前記差動対に前記バイアス電流生成部で生成された前記バイアス電流に対応した電流が流れかつ基準電圧及び前記出力電圧に対応した電圧が入力され、前記差動対が前記基準電圧と前記出力電圧に対応した電圧との差分に応じた制御電圧を前記第２のノードに生成する差動入力部と、
電流供給回路、前記バイポーラトランジスタのベースが接続された第３のノード及び前記制御電圧に応じて前記第３のノードの電位を制御する第２のトランジスタを含む駆動部と、を有し、
前記第１のトランジスタは、前記差動入力部の前記制御電圧に応じて、前記バイアス電流生成部が生成する前記バイアス電流を制御することを特徴とする半導体装置。

【請求項2】

前記バイアス電流生成部は、前記第１の定電流源及び前記第２のトランジスタに直列に接続された第３のトランジスタを有し、前記差動入力部は、前記第３のトランジスタとカレントミラー接続された第４のトランジスタを有することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記バイポーラトランジスタはＰＮＰ型のバイポーラトランジスタであり、
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれは、ｎ型のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記バイアス電流生成部において、
前記第１のトランジスタは、ドレインが前記第１のノードに接続され、ソースが接地電圧に接続され、ゲートが前記差動入力部の前記第２のノードに接続されており、
前記第１の定電流源は、前記第１のノードと前記接地電圧との間に接続されていることを特徴とする請求項３に記載の半導体装置。

【請求項5】

前記バイアス電流生成部は、前記第１のトランジスタのソースと前記接地電圧との間に第２の定電流源または抵抗を有することを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記バイポーラトランジスタはＮＰＮ型のバイポーラトランジスタであり、
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれは、ｐ型のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置。

【請求項7】

前記バイアス電流生成部において、
前記第１のトランジスタは、ソースが電源電圧に接続され、ドレインが前記第１のノードに接続され、ゲートが前記差動入力部の前記第２のノードに接続されており、
前記第１の定電流源は、前記電源電圧と前記第１のノードとの間に接続されていることを特徴とする請求項６に記載の半導体装置。

【請求項8】

前記バイアス電流生成部は、前記電源電圧と前記第１のトランジスタのソースとの間に第２の定電流源又は抵抗を有することを特徴とする請求項７に記載の半導体装置。

【請求項9】

前記駆動部の前記電流供給回路は、定電流源又は抵抗であることを特徴とする請求項１に記載の半導体装置。

【請求項10】

前記差動入力部は、
前記出力端子の接続された負荷が軽負荷に変動した場合に、前記第１のトランジスタに流れる電流を減少させて前記バイアス電流生成部の前記バイアス電流を減少させ、
前記出力端子の接続された負荷が高負荷に変動した場合に、前記第１のトランジスタに流れる電流を増加させて前記バイアス電流生成部の前記バイアス電流を増加させることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

マイコン、ＡＤ／ＤＡコンバータ、モーター、各種通信システム、各種センサー等を搭載したシステムにおいて、その電源として一般的に安定化電源回路であるレギュレータ回路が使用されている。これらのシステムの消費電力が大きい場合、レギュレータに要求される出力電流も大きいため、当該レギュレータの出力素子として、容易に大電流が出力可能なバイポーラトランジスタが使用される場合がある。

【0003】

例えば、特許文献１には、出力端子に接続された負荷に出力電流を供給するＮＰＮバイポーラトランジスタと、ＭＯＳトランジスタから構成された差動増幅器と、当該差動増幅器の出力にゲートが接続され、ドレイン電流をＮＰＮバイポーラトランジスタに供給して当該ＮＰＮバイポーラトランジスタのベース電流を制御して出力電圧を制御するＰｃｈＭＯＳトランジスタと、を有する半導体装置が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５－２５５９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に記載の半導体装置のように、出力素子がバイポーラトランジスタで構成されたレギュレータ回路においては、バイポーラトランジスタの特性上、低消費電流の軽負荷に対応させることが難しい。

【0006】

例えば、特許文献１に記載の半導体装置においては、出力素子の負荷が軽負荷（又は無負荷）に変動した場合に出力電圧が上昇してしまう場合がある。具体的には、差動増幅器のＭＯＳトランジスタで構成された能動負荷によって、ＰｃｈＭＯＳトランジスタのドレイン電流を制御しているため、当該ドレイン電流をある一定値以下に電流を減少させることができない。この対策として、例えば、軽負荷時のＮＰＮバイポーラトランジスタの最小ベース電流値に適用可能なようにＰｃｈＭＯＳトランジスタの最小ドレイン電流量を調整することが挙げられる。

【0007】

しかし、上記対策を行った場合に、ＮＰＮバイポーラトランジスタの増幅率ｈＦＥばらつきが想定より小さい場合、高負荷を接続した際にＮＰＮバイポーラトランジスタのベース電流の供給量が不足し、出力電圧が降下してしまう可能性がある。

【0008】

さらに、特許文献１に記載の半導体装置において、環境温度や素子温度が高温となり、かつ、特に出力素子の負荷が軽負荷（又は無負荷）である場合、ＰｃｈＭＯＳトランジスタのリーク電流により出力電圧がさらに上昇してしまう問題がある。

【0009】

本発明は、上記の点に鑑みてなされたものであり、環境温度や素子温度が高温となった場合でも、バイポーラトランジスタの増幅率のばらつきを受容し、出力電圧の変動を抑えつつ幅広い負荷範囲に対応可能な半導体装置を提供する。

【課題を解決するための手段】

【0010】

本発明に係る半導体装置は、出力電圧を出力する出力端子と、ベース電流量に応じたコレクタ電流を出力し、前記出力端子が接続された出力ノードに前記コレクタ電流を供給するバイポーラトランジスタと、第１のノード、前記第１のノードに接続された第１の定電流源、及び前記第１のノードに対して前記第１の定電流源と互いに並列に接続された第１のトランジスタを含み、バイアス電流を生成するバイアス電流生成部と、差動対及び第２のノードを含み、前記差動対に前記バイアス電流生成部で生成された前記バイアス電流に対応した電流が流れかつ基準電圧及び前記出力電圧に対応した電圧が入力され、前記差動対が前記基準電圧と前記出力電圧に対応した電圧との差分に応じた制御電圧を前記第２のノードに生成する差動入力部と、電流供給回路、前記バイポーラトランジスタのベースが接続された第３のノード及び前記制御電圧に応じて前記第３のノードの電位を制御する第２のトランジスタを含む駆動部と、を有し、前記第１のトランジスタは、前記差動入力部の前記制御電圧に応じて、前記バイアス電流生成部が生成する前記バイアス電流を制御することを特徴とする。

【図面の簡単な説明】

【0011】

【図1】実施例１の半導体装置の構成を示す図である。

【図2】実施例１の半導体装置の回路図である。

【図3】比較例の半導体装置の回路図である。

【図4】比較例の半導体装置のラインレギュレーション特性シミュレーション図である。

【図5】実施例１の半導体装置のラインレギュレーション特性シミュレーション図である。

【図6】実施例２の半導体装置の構成を示す図である。

【図7】実施例２の半導体装置の回路図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

【実施例0013】

図１は、実施例１に係る半導体装置１の構成を示す図である。

【0014】

半導体装置１は、出力端子ＯＵＴから、負荷（図示せず）に応じて基準電圧Ｖｒｅｆに対応した所定の出力電圧Ｖｏｕｔを出力するシリーズレギュレータ方式の安定化電源回路である。

【0015】

半導体装置１は、バイポーラトランジスタＱ１及び当該バイポーラトランジスタＱ１のベース電流を制御するＩＣである制御部１０を含む。すなわち、本実施において、半導体装置１は、制御部１０及び当該制御部１０に外付けされたバイポーラトランジスタＱ１からなる安定化電源回路である。

【0016】

バイポーラトランジスタＱ１は、ＰＮＰ型のバイポーラトランジスタであり、エミッタが電源電圧ＶＤＤに接続され、コレクタが出力ノード１Ｎに接続されている。バイポーラトランジスタＱ１は、コレクタから出力ノード１Ｎを介して出力端子ＯＵＴにベース電流量に応じた電流を送出し、負荷（図示せず）に電圧を印加する。

【0017】

キャパシタＣｏｕｔは、出力ノード１Ｎと接地電圧ＶＳＳとの間に接続されている。キャパシタＣｏｕｔは、出力端子ＯＵＴに接続された負荷が変動した際に、出力電圧Ｖｏｕｔの平滑化を行うためのキャパシタである。

【0018】

制御部１０は、電源電圧ＶＤＤ及び接地電圧ＶＳＳの間に設けられており、オペアンプ２０及び抵抗Ｒ１、Ｒ２を含むＩＣデバイスである。

【0019】

抵抗Ｒ１及びＲ２は、出力端子ＯＵＴ及び接地電圧ＶＳＳの間に互いに直列に接続されている。抵抗Ｒ１は、一端が出力ノード１Ｎに接続されており、他端がノードＦＢに接続されている。また、抵抗Ｒ２は、一端がノードＦＢに接続されており、他端が接地電圧ＶＳＳに接続されている。すなわち、抵抗Ｒ１及びＲ２の間のノードＦＢには、出力端子ＯＵＴ（出力ノード１Ｎ）に対応した電位Ｖｆｂが生成されている。

【0020】

オペアンプ２０は、電源電圧ＶＤＤ及び接地電圧ＶＳＳを動作電圧として受けている。オペアンプ２０は、非反転入力端子が基準電圧Ｖｒｅｆに接続されており、反転入力端子がノードＦＢに接続されている。また、オペアンプ２０の出力端子は、バイポーラトランジスタＱ１のベースに接続されている。

【0021】

オペアンプ２０は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに対応した電圧値となるように、バイポーラトランジスタＱ１のベース電流を制御する。

【0022】

すなわち、バイポーラトランジスタＱ１は、オペアンプ２０に制御されたベース電流によって、出力端子ＯＵＴに接続された負荷（図示せず）に基準電圧Ｖｒｅｆに対応した所定の電圧値となる出力電圧Ｖｏｕｔが印加されるようにコレクタから電流を出力する。

【0023】

また、負荷が変動した場合、オペアンプ２０は、バイポーラトランジスタＱ１のベース電流を、基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔに対応したノードＦＢの電位Ｖｆｂとの差分に対応した電流値に変化させる。これにより、バイポーラトランジスタＱ１は、出力端子ＯＵＴに接続された負荷の変動に応じて、当該負荷に基準電圧Ｖｒｅｆに対応した所定の電圧値となる出力電圧Ｖｏｕｔが印加されるようにコレクタから電流を出力する。

【0024】

図２を用いて、本実施例の半導体装置１について説明する。

【0025】

図２は、実施例１に係る半導体装置１の回路図を示す図である。

【0026】

オペアンプ２０は、バイアス電流生成部２１、差動入力部２２及び駆動部２３を含む。

【0027】

バイアス電流生成部２１は、ノード２１Ｎ、ｐ型のＭＯＳトランジスタＰ１、定電流源ＣＧ１、ｎ型のＭＯＳトランジスタＮ０を含む。

【0028】

ＭＯＳトランジスタＰ１は、ソースが電源電圧ＶＤＤに接続され、ドレインがノード２１Ｎに接続され、ゲートとドレインとが接続されている。

【0029】

また、定電流源ＣＧ１は、ノード２１Ｎと接地電圧ＶＳＳとの間に接続され、ノード２１Ｎの電位の供給を受けて所定の一定電流を生成する。

【0030】

また、ＭＯＳトランジスタＮ０は、ドレインがノード２１Ｎに接続され、ソースが接地電圧ＶＳＳに接続されている。すなわち、定電流源ＣＧ１とＭＯＳトランジスタＮ０とは、ノード２１Ｎと接地電圧ＶＳＳとの間で互いに並列に接続されている。

【0031】

なお、バイアス電流生成部２１のバイアス電流であるＭＯＳトランジスタＰ１のドレイン－ソース間に流れる電流は、定電流源ＣＧ１の電流値とＭＯＳトランジスタＮ０のドレイン－ソース間に流れる電流値との和である。

【0032】

差動入力部２２は、ｐ型のＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、ｎ型のＭＯＳトランジスタＮ２、Ｎ３及びノード２２Ｎを含む。

【0033】

ＭＯＳトランジスタＰ２は、ソースが電源電圧ＶＤＤに接続され、ゲートがバイアス電流生成部２１のＭＯＳトランジスタＰ１のゲートに接続されている。すなわち、ＭＯＳトランジスタＰ２は、バイアス電流生成部２１のＭＯＳトランジスタＰ１とカレントミラー接続されており、バイアス電流生成部２１のＭＯＳトランジスタＰ１のドレイン電流がコピーされる。すなわち、差動入力部２２のＭＯＳトランジスタＰ２は、当該差動入力部２２の電流源として機能する。

【0034】

ＭＯＳトランジスタＰ３、Ｎ２及びＭＯＳトランジスタＰ４、Ｎ３は、ＭＯＳトランジスタＰ２のドレインと接地電圧ＶＳＳとの間で互いに並列に接続されている。

【0035】

ＭＯＳトランジスタＰ３は、ソースがＭＯＳトランジスタＰ２のドレインに接続され、ゲートが基準電圧Ｖｒｅｆに接続されている。また、ＭＯＳトランジスタＰ４は、ソースがＭＯＳトランジスタＰ２のドレインに接続され、ゲートが抵抗Ｒ１及びＲ２の間であるノードＦＢに接続され、ドレインがノード２２Ｎに接続されている。すなわち、ＭＯＳトランジスタＰ３及びＰ４は、差動入力部２２の差動対として機能する。

【0036】

ＭＯＳトランジスタＮ２は、ドレインがＭＯＳトランジスタＰ３のドレインに接続され、ソースが接地電圧ＶＳＳに接続され、ゲートとドレインとが接続されている。ＭＯＳトランジスタＮ３は、ドレインがノード２２Ｎに接続され、ソースが接地電圧ＶＳＳに接続され、ゲートがＭＯＳトランジスタＮ２のゲートに接続されている。すなわち、ＭＯＳトランジスタＮ２及びＮ３は、カレントミラー接続されており、差動入力部２２の負荷部として機能する。

【0037】

従って、差動入力部２２のノード２２Ｎには、基準電圧Ｖｒｅｆと抵抗Ｒ１及びＲ２の間のノードＦＢに印加されている、出力端子ＯＵＴ（出力ノード１Ｎ）に対応した電位Ｖｆｂとの差分に応じた制御電圧である電位Ｖｎｅｇが生成される。

【0038】

なお、ＭＯＳトランジスタＰ３、Ｎ２及びＭＯＳトランジスタＰ４、Ｎ３に流れる電流値の和は、ＭＯＳトランジスタＰ２のドレイン電流と等しくなる。

【0039】

また、差動入力部２２のノード２２Ｎには、バイアス電流生成部２１のＭＯＳトランジスタＮ０のゲートが接続されている。すなわち、バイアス電流生成部２１のＭＯＳトランジスタＮ０は、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇに応じてドレイン－ソース間に電流を流す。言い換えれば、バイアス電流生成部２１のＭＯＳトランジスタＮ０は、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇに応じて、バイアス電流生成部２１に流れるバイアス電流（ＭＯＳトランジスタＰ１のソース－ドレイン間電流）量を制御する。

【0040】

駆動部２３は、定電流源ＣＧ２、ＭＯＳトランジスタＮ１及びノード２３Ｎを含む。定電流源ＣＧ２は、電源電圧ＶＤＤとノード２３Ｎとの間に接続され、定電流源ＣＧ２は当該電源電圧ＶＤＤの供給を受けて所定の一定電流を生成する。また、ＭＯＳトランジスタＮ１は、ドレインがノード２３Ｎに接続され、ソースが接地電圧ＶＳＳに接続され、ゲートが差動入力部２２のノード２２Ｎに接続されている。また、ノード２３Ｎには、バイポーラトランジスタＱ１のベースに接続されている。

【0041】

よって、ＭＯＳトランジスタＮ１は、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇに応じて、ドレイン－ソース間に電流を流し、ノード２３Ｎの電位Ｖｂを制御する。すなわち、駆動部２３のＭＯＳトランジスタＮ１は、ノード２３Ｎの電位Ｖｂを制御してバイポーラトランジスタＱ１のベースからのシンク電流量を制御する。

【0042】

なお、ＭＯＳトランジスタＮ１は、出力端子ＯＵＴに接続された負荷が軽負荷である場合に、バイポーラトランジスタＱ１の最小ベース電流（シンク電流）となる、ノード２３Ｎの電位Ｖｂの最小電位に対応可能なようにドレイン電流の最小値が設定されている。

【0043】

上述の通り、オペアンプ２０は、出力端子ＯＵＴに接続された負荷の変動に応じて、当該負荷に基準電圧Ｖｒｅｆに対応した所定の電圧値となる出力電圧Ｖｏｕｔが印加されるようにバイポーラトランジスタＱ１のベースからのシンク電流量を制御する。

【0044】

例えば、実施例１の半導体装置１の出力端子ＯＵＴに接続された負荷が通常の負荷状態から高負荷状態に変動した場合、出力電圧Ｖｏｕｔは低下する。そのため、半導体装置１は、バイポーラトランジスタＱ１のコレクタ電流を増加させて出力電圧Ｖｏｕｔを上昇させるべく動作する。

【0045】

具体的には、負荷が高負荷に切り替わった時、出力電圧Ｖｏｕｔの低下に応じて抵抗Ｒ１及びＲ２間のノードＦＢの電位Ｖｆｂが低下する。ノードＦＢの電位Ｖｆｂが低下することにより、差動入力部２２のＭＯＳトランジスタＰ４のソース－ドレイン電流量が増加する。そのため、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇが上昇する。

【0046】

差動入力部２２のノード２２Ｎの電位Ｖｎｅｇの上昇に伴い、駆動部２３のＭＯＳトランジスタＮ１のドレイン－ソース間を流れる電流量が増加し、駆動部２３のノード２３Ｎの電位Ｖｂが低下する。

【0047】

駆動部２３のノード２３Ｎの電位Ｖｂが低下することにより、バイポーラトランジスタＱ１のエミッタ－ベース間の電位差が増加し、当該バイポーラトランジスタＱ１のベースからのシンク電流量が増加してコレクタ電流が増加する。

【0048】

さらに、上述の通り、本実施例１の半導体装置１においては、バイアス電流生成部２１にＭＯＳトランジスタＮ０が設けられており、ＭＯＳトランジスタＮ０のゲートが差動入力部２２のノード２２Ｎに接続されている。

【0049】

そのため、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇの上昇に伴い、ＭＯＳトランジスタＮ０のドレイン－ソース間に流れる電流量が増加する。すなわち、バイアス電流生成部２１のＭＯＳトランジスタＰ１のソース－ドレイン間に流れる電流量が増加する。言い換えれば、差動入力部２２は、出力端子ＯＵＴに接続された負荷が高負荷に変動した場合に、バイアス電流生成部２１のＭＯＳトランジスタＮ０に流れる電流を増加させてバイアス電流生成部２１のバイアス電流であるＭＯＳトランジスタＰ１のソース－ドレイン間に流れる電流量を増加させる。

【0050】

これにより、差動入力部２２のＭＯＳトランジスタＰ２のソース－ドレイン間に流れる電流量、すなわち差動入力部２２に流れる電流の総量が増加し、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇがさらに上昇する。

【0051】

よって、駆動部２３のＭＯＳトランジスタＮ１のドレイン－ソース間に流れる電流量がさらに増加し、ノード２３Ｎの電位Ｖｂをさらに低下させることができる。すなわち、バイポーラトランジスタＱ１のベースからのシンク電流量をさらに増加させ、コレクタ電流をさらに増加させることができる。

【0052】

従って、本実施例１の半導体装置１によれば、負荷が高負荷に変動した場合であっても、バイアス電流生成部２１のＭＯＳトランジスタＮ０によって、バイアス電流生成部２１に流れる電流量を制御する。これにより、バイポーラトランジスタＱ１の増幅率ｈＦＥが変動するコレクタ電流の大電流領域においても、所望の電圧範囲の出力電圧Ｖｏｕｔを生成することが可能となる。すなわち、半導体装置１は、出力端子ＯＵＴに負荷が高負荷に変動した際に、当該高負荷に印加される出力電圧Ｖｏｕｔの低下を抑制することができる。

【0053】

また一方、例えば、実施例１の半導体装置１の出力端子ＯＵＴに接続された負荷が通常の負荷状態から軽負荷状態（又は無負荷状態）に変動した場合、出力電圧Ｖｏｕｔは上昇する。そのため、半導体装置１は、バイポーラトランジスタＱ１のコレクタ電流を減少させて出力電圧Ｖｏｕｔを低下させるべく動作する。

【0054】

具体的には、負荷が軽負荷に変動した時、出力電圧Ｖｏｕｔの上昇に応じて抵抗Ｒ１及びＲ２間のノードＦＢの電位Ｖｆｂが上昇する。ノードＦＢの電位Ｖｆｂが上昇することにより、差動入力部２２のＭＯＳトランジスタＰ４のソース－ドレイン電流量が減少する。そのため、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇが低下する。

【0055】

差動入力部２２のノード２２Ｎの電位Ｖｎｅｇの低下に伴い、駆動部２３のＭＯＳトランジスタＮ１のドレイン－ソース間を流れる電流量が減少し、駆動部２３のノード２３Ｎの電位Ｖｂが上昇する。

【0056】

駆動部２３のノード２３Ｎの電位Ｖｂが上昇することにより、バイポーラトランジスタＱ１のエミッタ－ベース間の電位差が減少し、当該バイポーラトランジスタＱ１のベースからのシンク電流量が減少してコレクタ電流が減少する。

【0057】

さらに、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇの減少に伴い、ＭＯＳトランジスタＮ０のドレイン－ソース間に流れる電流量が減少する。すなわち、バイアス電流生成部２１のＭＯＳトランジスタＰ１のソース－ドレイン間に流れる電流量が減少する。言い換えれば、差動入力部２２は、出力端子ＯＵＴに接続された負荷が軽負荷に変動した場合に、バイアス電流生成部２１のＭＯＳトランジスタＮ０に流れる電流を減少させてバイアス電流生成部２１のバイアス電流であるＭＯＳトランジスタＰ１のソース－ドレイン間に流れる電流量を減少させる。

【0058】

これにより、差動入力部２２のＭＯＳトランジスタＰ２のソース－ドレイン間に流れる電流量、すなわち差動入力部２２に流れる電流の総量が減少し、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇがさらに低下する。

【0059】

よって、駆動部２３のＭＯＳトランジスタＮ１のドレイン－ソース間に流れる電流量がさらに減少し、ノード２３Ｎの電位Ｖｂをさらに上昇させることができる。これにより、バイポーラトランジスタＱ１のベースからのシンク電流量をさらに減少させ、コレクタ電流をさらに減少させることができる。すなわち、半導体装置１は、出力端子ＯＵＴに接続された負荷が軽負荷に変動した際に、当該軽負荷に印加される出力電圧Ｖｏｕｔの上昇を抑制することができる。

【0060】

従って、本実施例１の半導体装置１によれば、軽負荷状態（又は無負荷状態）が接続された場合であっても、バイアス電流生成部２１のＭＯＳトランジスタＮ０によって、バイアス電流生成部２１に流れる電流量を制御することにより、所望の電圧範囲の出力電圧Ｖｏｕｔを生成することが可能となる。

【0061】

さらに、本実施例１の半導体装置１によれば、軽負荷状態（又は無負荷状態）が接続されかつ環境温度や素子温度が高温となった場合においても、出力電圧Ｖｏｕｔの上昇を抑制することが可能である。

【0062】

例えば、半導体装置１は、高温環境下に、ＭＯＳトランジスタＮ１のドレイン－ソース間にリーク電流が生じたとしても、当該リーク電流の発生に応じた出力電圧Ｖｏｕｔの上昇に応じて、バイアス電流生成部２１に流れる電流量を減少させる。これにより、駆動部２３のＭＯＳトランジスタＮ１に生じたリーク電流を相殺するように、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇを低下させる。従って、半導体装置１は、高温環境下に負荷が軽負荷に変動した場合でも、所望の電圧範囲の出力電圧Ｖｏｕｔを生成することが可能となる。

【0063】

以下に、比較例を用いて、本実施例１の出力電圧特性について説明する。

【0064】

図３は、比較例に係る半導体装置１Ａの回路図である。

【0065】

図３に示す通り、比較例の半導体装置１Ａにおいて、差動入力部２２Ａ及び駆動部２３Ａの回路構成は、本実施例１の半導体装置１の差動入力部２２及び駆動部２３と同様である。比較例の半導体装置１Ａにおいては、バイアス電流生成部２１ＡにＭＯＳトランジスタＮ１が設けられていない点で本実施例１と異なる。すなわち、比較例の半導体装置１Ａは、バイアス電流生成部２１Ａに常に一定の電流が流れている。

【0066】

なお、本実施例１の半導体装置１及び比較例の半導体装置１Ａは、常温環境時に出力端子ＯＵＴの負荷が軽負荷に変動した場合に、出力端子ＯＵＴから当該軽負荷に対して出力電圧Ｖｏｕｔの目標値の電圧値が印加されるように、それぞれのトランジスタ特性が設定されている。

【0067】

具体的には、バイポーラトランジスタＱ１は、所定の増幅率ｈＦＥのばらつきが大であることを想定し、かつ、駆動部２３ＡのＭＯＳトランジスタＮ１の最小ドレイン電流が、バイポーラトランジスタＱ１のベース電流の最小値である、軽負荷時のベース電流量に適用可能に設定されている。

【0068】

図４は、比較例に係る半導体装置１Ａのラインレギュレーション特性シミュレーション図である。また、図５は、本実施例１に係る半導体装置１のラインレギュレーション特性シミュレーション図である。

【0069】

図４及び図５において、上段のグラフは常温時のラインレギュレーション特性を示し、下段のグラフは高温環境下におけるラインレギュレーション特性を示している。

【0070】

それぞれのグラフにおいて、縦軸は出力電圧Ｖｏｕｔを示しており、縦軸と直行する一点鎖線は出力電圧Ｖｏｕｔの目標電圧値を示している。また、横軸は、電源電圧ＶＤＤを示しており、横軸と直行する２本の一点鎖線Ｍｉｎ．とＭａｘ．の範囲で電源電圧ＶＤＤが変動するものとする。

【0071】

また、それぞれのグラフにおいて、実線が出力端子ＯＵＴの負荷が軽負荷時の出力電圧Ｖｏｕｔの挙動を示し、破線が出力端子ＯＵＴの負荷が高負荷時の出力電圧Ｖｏｕｔの挙動を示している。

【0072】

なお、図４及び図５において、軽負荷とは出力端子ＯＵＴから数μＡの電流を供給する負荷であり、高負荷とは出力端子ＯＵＴから数１００ｍＡの電流を供給する負荷である。ここでの軽負荷、高負荷は一例であり、本実施例１の動作範囲を制限するものではない。

【0073】

また、図４及び図５においては、バイポーラトランジスタＱ１の増幅率ｈＦＥばらつきを考慮し、軽負荷時にバイポーラトランジスタＱ１の増幅率ｈＦＥのばらつきが大であることを想定し、高負荷時にバイポーラトランジスタＱ１の増幅率ｈＦＥのばらつきが小であることを想定して説明を行う。

【0074】

図４に示すように、比較例の半導体装置１Ａにおいては、上記の設定により、常温環境下に負荷が軽負荷となった場合に、出力電圧Ｖｏｕｔの目標値の電圧値近傍となるような出力特性となっている。

【0075】

しかし、常温環境下で負荷が高負荷となりかつバイポーラトランジスタＱ１の増幅率ｈＦＥのばらつきが小である場合、出力電圧Ｖｏｕｔが低下している。これは、増幅率ｈＦＥのばらつきが小さくなり、バイポーラトランジスタＱ１のベース電流（シンク電流）の必要量が大きくなったため、高負荷となった際にベース電流（シンク電流）が不足し、高負荷に流すコレクタ電流が低下して出力電圧Ｖｏｕｔが降下するためである。

【0076】

また、図４に示すように、比較例の半導体装置１Ａにおいては、高温環境下で負荷が軽負荷となった場合に、出力電圧Ｖｏｕｔが上昇している。これは、高温環境下において駆動部２３のＭＯＳトランジスタＮ１のドレイン－ソース間にリーク電流が生じ、ノード２３Ｎの電位Ｖｂが低下することでバイポーラトランジスタＱ１のベース電流（シンク電流）が軽負荷時に要求される量よりも大きくなり、軽負荷に流すコレクタ電流量が増加して出力電圧Ｖｏｕｔが上昇するためである。

【0077】

図５に示すように、本実施例１の半導体装置１においては、常温環境下で高負荷となりかつバイポーラトランジスタＱ１の増幅率ｈＦＥのばらつきが小である場合であっても、出力電圧Ｖｏｕｔの低下が抑制されている。これは、バイポーラトランジスタＱ１の増幅率ｈＦＥのばらつきが小であり、バイポーラトランジスタＱ１のベース電流（シンク電流）の必要量が大きくなった場合に、出力電圧Ｖｏｕｔの低下に応じてバイアス電流生成部２１に流れる電流量が増加するためである。

【0078】

具体的には、上述のとおり、出力電圧Ｖｏｕｔの電圧値及びノードＦＢの電位Ｖｆｂに低下に応じてバイアス電流生成部２１のＭＯＳトランジスタＮ１のドレイン－ソース間の電流量が増加してバイアス電流生成部２１に流れる電流量が増加する。バイアス電流生成部２１のＭＯＳトランジスタＮ１によって差動入力部２２の総電流量が増加することで、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇは上昇する。よって、駆動部２３のＭＯＳトランジスタＮ１のドレイン－ソース間に流れる電流が増加し、バイポーラトランジスタＱ１の不足するベース電流（シンク電流）を補うように増加させるためである。

【0079】

また、図５に示すように、本実施例１の半導体装置１においては、高温環境下に軽負荷となった場合に、出力電圧Ｖｏｕｔの上昇が抑制されている。これは、高温環境下において駆動部２３のＭＯＳトランジスタＮ１のドレイン－ソース間にリーク電流が生じ、バイポーラトランジスタＱ１のベース電流（シンク電流）が軽負荷時に要求される量よりも大きくなった場合に、出力電圧Ｖｏｕｔの上昇に応じてバイアス電流生成部２１に流れる電流量が低下するためである。

【0080】

具体的には、上述のとおり、出力電圧Ｖｏｕｔの電圧値及びノードＦＢの電位Ｖｆｂに上昇に応じてバイアス電流生成部２１のＭＯＳトランジスタＮ１のドレイン－ソース間の電流量が減少してバイアス電流生成部２１に流れる電流量が減少する。バイアス電流生成部２１のＭＯＳトランジスタＮ１によって差動入力部２２の総電流量が減少することで、差動入力部２２のノード２２Ｎの電位Ｖｎｅｇは低下する。よって、駆動部２３のＭＯＳトランジスタＮ１のドレイン－ソース間に流れる電流が減少し、当該ＭＯＳトランジスタＮ１のリーク電流の分だけ増加したバイポーラトランジスタＱ１のベース電流（シンク電流）を補うように減少させるためである。

【0081】

このように、本実施例１の半導体装置１によれば、環境温度や素子温度が高温となった場合及びバイポーラトランジスタＱ１の増幅率ｈＦＥばらつきが変動した場合でも幅広い負荷範囲の変動に対応して出力電圧Ｖｏｕｔが変動することを抑制することが可能となる。

【実施例0082】

図６は、実施例２に係る半導体装置２の構成を示す図である。また、図７は、実施例２に係る半導体装置２の回路図を示す図である。

【0083】

実施例２の半導体装置２は、実施例１の半導体装置１におけるＰＮＰ型のバイポーラトランジスタＱ１に代えて、ＮＰＮ型のバイポーラトランジスタＱ２を有する点で実施例１と異なる。

【0084】

また、実施例２の半導体装置２における制御部３０は、ＮＰＮ型のバイポーラトランジスタＱ２を用いることに伴い、当該制御部３０に含まれるオペアンプ４０の内部構成が異なる。

【0085】

図６に示す通り、バイポーラトランジスタＱ２は、ＮＰＮ型のバイポーラトランジスタであり、コレクタが電源電圧ＶＤＤに接続され、エミッタが出力端子ＯＵＴに接続されている。バイポーラトランジスタＱ２は、エミッタから出力端子ＯＵＴに電流を送出し、負荷（図示せず）に電圧を印加する。

【0086】

図７に示す通り、オペアンプ４０は、バイアス電流生成部４１、差動入力部４２及び駆動部４３を含む。

【0087】

バイアス電流生成部４１は、ｎ型のＭＯＳトランジスタＮ４、定電流源ＣＧ３、ｐ型のＭＯＳトランジスタＰ０を含む。

【0088】

ＭＯＳトランジスタＮ４は、ソースが接地電圧ＶＳＳに接続され、ドレインがノード４１Ｎに接続され、ゲートとドレインとが接続されている。

【0089】

定電流源ＣＧ３は、電源電圧ＶＤＤとノード４１Ｎの間に接続され、電源電圧ＶＤＤの供給を受けて所定の一定電流を生成する。

【0090】

ＭＯＳトランジスタＰ０は、ドレインがノード４１Ｎに接続され、ソースが電源電圧ＶＤＤに接続されている。すなわち、定電流源ＣＧ３とＭＯＳトランジスタＰ０とは、ノード２１Ｎと接地電圧ＶＳＳとの間で互いに並列に接続されている。

【0091】

なお、バイアス電流生成部２１のバイアス電流であるＭＯＳトランジスタＮ４のドレイン－ソース間に流れる電流は、定電流源ＣＧ３の電流値とＭＯＳトランジスタＰ０のソース－ドレイン間に流れる電流値との和である。

【0092】

差動入力部４２は、ｎ型のＭＯＳトランジスタＮ５、Ｎ６、Ｎ７及びｐ型のＭＯＳトランジスタＰ６、Ｐ７を含む。

【0093】

ＭＯＳトランジスタＮ５は、ソースが接地電圧ＶＳＳに接続され、ゲートがバイアス電流生成部４１のＭＯＳトランジスタＮ４のゲートに接続されている。すなわち、ＭＯＳトランジスタＮ５は、バイアス電流生成部４１のＭＯＳトランジスタＮ４とカレントミラー接続されており、バイアス電流生成部４１のＭＯＳトランジスタＮ４のドレイン電流がコピーされる。すなわち、差動入力部４２のＭＯＳトランジスタＮ５は、当該差動入力部４２の電流源として機能する。

【0094】

ＭＯＳトランジスタＮ６、Ｐ６及びＭＯＳトランジスタＮ７、Ｐ７は、ＭＯＳトランジスタＮ５のドレインと電源電圧ＶＤＤとの間で互いに並列に接続されている。

【0095】

ＭＯＳトランジスタＮ６は、ソースがＭＯＳトランジスタＮ５のドレインに接続され、ゲートが基準電圧Ｖｒｅｆに接続され、ドレインがノード４２Ｎに接続されている。また、ＭＯＳトランジスタＮ７は、ソースがＭＯＳトランジスタＮ５のドレインに接続され、ゲートが抵抗Ｒ１及びＲ２の間であるノードＦＢに接続されている。すなわち、ＭＯＳトランジスタＮ６及びＮ７は、差動入力部２２の差動対として機能する。

【0096】

ＭＯＳトランジスタＰ６は、ドレインがノード４２Ｎに接続され、ソースが電源電圧ＶＤＤに接続されている。ＭＯＳトランジスタＰ７は、ドレインがＭＯＳトランジスタＮ７のドレインに接続され、ソースが電源電圧ＶＤＤに接続され、ゲートが自身のドレイン及びＭＯＳトランジスタＰ６のゲートに接続されている。すなわち、ＭＯＳトランジスタＰ６及びＰ７は、カレントミラー接続されており、差動入力部４２の負荷部として機能する。なお、ＭＯＳトランジスタＰ６、Ｎ６及びＭＯＳトランジスタＰ７、Ｎ７に流れる電流値の和は、ＭＯＳトランジスタＮ５のドレイン電流と等しくなる。

【0097】

また、差動入力部４２のノード４２Ｎには、バイアス電流生成部４１のＭＯＳトランジスタＰ０のゲートが接続されている。すなわち、バイアス電流生成部４１のＭＯＳトランジスタＰ０は、差動入力部４２のノード４２Ｎの電位Ｖｐｏｓに応じてソース－ドレイン間に電流を流す。

【0098】

駆動部４３は、ｐ型のＭＯＳトランジスタＰ５及び定電流源ＣＧ４を含む。

【0099】

ＭＯＳトランジスタＰ５は、ドレインがノード４３Ｎに接続され、ソースが電源電圧ＶＤＤに接続され、ゲートが差動入力部４２のノード４２Ｎに接続されている。また、ノード４３Ｎには、バイポーラトランジスタＱ１のベースに接続されている。また、定電流源ＣＧ４は、ノード４３Ｎと接地電圧ＶＳＳとの間に接続され、定電流源ＣＧ４は当該ノード４３Ｎの電位Ｖｂの供給を受けて所定の一定電流を生成する。

【0100】

よって、ＭＯＳトランジスタＰ５は、差動入力部４２のノード４２Ｎの電位Ｖｐｏｓに応じて、ソース－ドレイン間に電流を流し、ノード４３Ｎの電位Ｖｂを変化させてバイポーラトランジスタＱ１のベースに供給するベース電流量を制御する。

【0101】

実施例２の半導体装置２は、実施例１の半導体装置１と同様の動作を行い、バイポーラトランジスタＱ２のベースに供給するベース電流量を制御して出力端子ＯＵＴに接続された負荷に所定の出力電圧Ｖｏｕｔを印加する。

【0102】

例えば、実施例２の半導体装置２の出力端子ＯＵＴに接続された負荷が通常の負荷状態から高負荷状態に変動した場合、出力電圧Ｖｏｕｔは低下する。そのため、半導体装置２は、バイポーラトランジスタＱ２のコレクタ電流を増加させて出力電圧Ｖｏｕｔを上昇させるべく動作する。

【0103】

具体的には、負荷が高負荷に変動した時、出力電圧Ｖｏｕｔの低下に応じて抵抗Ｒ１及びＲ２間のノードＦＢの電位Ｖｆｂが低下する。ノードＦＢの電位Ｖｆｂが低下することにより、差動入力部４２のＭＯＳトランジスタＮ７のドレイン－ソース間に流れる電流量が減少する。これに伴い、ＭＯＳトランジスタＮ６のドレイン－ソース間に流れる電流量が増加する。そのため、差動入力部４２のノード４２Ｎの電位Ｖｐｏｓが低下する。

【0104】

差動入力部４２のノード４２Ｎの電位Ｖｐｏｓの低下に伴い、駆動部４３のＭＯＳトランジスタＰ５のソース－ドレイン間を流れる電流量が増加し、駆動部４３のノード４３Ｎの電位Ｖｂが上昇する。

【0105】

駆動部４３のノード４３Ｎの電位Ｖｂが上昇することにより、バイポーラトランジスタＱ２のベース－エミッタ間電圧Ｖ_ＢＥが増加し、当該バイポーラトランジスタＱ２のベースに供給されるベース電流量が増加してコレクタ電流が増加する。

【0106】

さらに、上記の通り、本実施例２の半導体装置２においては、バイアス電流生成部４１にＭＯＳトランジスタＰ０が設けられており、ＭＯＳトランジスタＰ０のゲートが差動入力部４２のノード４２Ｎに接続されている。

【0107】

そのため、差動入力部４２のノード４２Ｎの電位Ｖｐｏｓの上昇に伴い、ＭＯＳトランジスタＰ０のソース－ドレイン間に流れる電流量が増加する。すなわち、バイアス電流生成部４１のＭＯＳトランジスタＮ４のドレイン－ソース間に流れる電流量が増加する。言い換えれば、差動入力部４２は、出力端子ＯＵＴに接続された負荷が高負荷に変動した場合に、バイアス電流生成部４１のＭＯＳトランジスタＰ０に流れる電流を増加させてバイアス電流生成部４１のバイアス電流であるＭＯＳトランジスタＮ４のソース－ドレイン間に流れる電流量を増加させる。

【0108】

これにより、差動入力部４２のＭＯＳトランジスタＮ５のドレイン－ソース間に流れる電流量、すなわち差動入力部４２に流れる電流の総量が増加する。また、ＭＯＳトランジスタＮ５にドレイン－ソース間に流れる電流量がさらに増加することにより、差動入力部４２のノード２２Ｎの電位Ｖｎｅｇがさらに低下する。

【0109】

よって、駆動部４３のＭＯＳトランジスタＰ５のソース－ドレイン間に流れる電流量がさらに増加し、ノード４３Ｎの電位Ｖｂをさらに上昇させることができる。これにより、バイポーラトランジスタＱ２のベースに供給するベース電流量をさらに増加させ、コレクタ電流をさらに増加させることができる。すなわち、半導体装置２は、出力端子ＯＵＴの負荷が高負荷に変動した際に、当該高負荷に印加される出力電圧Ｖｏｕｔの低下を抑制することができる。

【0110】

さらに、上述したように、バイポーラトランジスタＱ２の所定の増幅率ｈＦＥのばらつきが大であることを想定し、ベース電流の最小値（下限値）を設定したにも拘らず、実際のバイポーラトランジスタＱ２の増幅率ｈＦＥばらつきが小となる可能性がある。このような場合でも、半導体装置２は、バイポーラトランジスタＱ２から高負荷に供給する大電流に必要なベース電流の不足分を補うように、ＭＯＳトランジスタＰ０がバイアス電流生成部４１に流れる電流量を増加させ、差動入力部４２に流れる総電流量を増加させる。

【0111】

従って、本実施例１の半導体装置１によれば、負荷が高負荷に変動した場合であっても、バイアス電流生成部４１のＭＯＳトランジスタＰ０によって、バイアス電流生成部４１に流れる電流量を制御することにより、所望の電圧範囲の出力電圧Ｖｏｕｔを生成することが可能となる。

【0112】

また一方、例えば、実施例２の半導体装置２の出力端子ＯＵＴに接続された負荷が通常の負荷状態から軽負荷状態（又は無負荷状態）に変動した場合、出力電圧Ｖｏｕｔは上昇する。そのため、半導体装置２は、バイポーラトランジスタＱ２のコレクタ電流を減少させて出力電圧Ｖｏｕｔを低下させるべく動作する。

【0113】

具体的には、負荷が軽負荷に変動した時、出力電圧Ｖｏｕｔの上昇に応じて抵抗Ｒ１及びＲ２間のノードＦＢの電位Ｖｆｂが上昇する。ノードＦＢの電位Ｖｆｂが上昇することにより、差動入力部４２のＭＯＳトランジスタＮ７のドレイン－ソース間に流れる電流量が増加する。これに伴い、ＭＯＳトランジスタＮ６のドレイン－ソース間に流れる電流量が減少する。そのため、差動入力部４２のノード４２Ｎの電位Ｖｐｏｓが上昇する。

【0114】

差動入力部４２のノード４２Ｎの電位Ｖｐｏｓの上昇に伴い、駆動部２３のＭＯＳトランジスタＰ５のソース－ドレイン間を流れる電流量が減少し、駆動部２３のノード２３Ｎの電位Ｖｂが低下する。

【0115】

駆動部２３のノード２３Ｎの電位Ｖｂが低下することにより、バイポーラトランジスタＱ２のベース－エミッタ間電圧Ｖ_ＢＥが減少し、当該バイポーラトランジスタＱ２のベースに供給するベース電流量が減少してコレクタ電流が減少する。

【0116】

さらに、差動入力部４２のノード４２Ｎの電位Ｖｐｏｓの上昇に伴い、ＭＯＳトランジスタＰ０のソース－ドレイン間に流れる電流量が減少する。すなわち、バイアス電流生成部４１のＭＯＳトランジスタＮ４のドレイン－ソース間に流れる電流量が減少する。言い換えれば、差動入力部４２は、出力端子ＯＵＴに接続された負荷が軽負荷に変動した場合に、バイアス電流生成部４１のＭＯＳトランジスタＰ０に流れる電流を減少させてバイアス電流生成部４１のバイアス電流であるＭＯＳトランジスタＮ４のソース－ドレイン間に流れる電流量を減少させる。

【0117】

これにより、差動入力部４２のＭＯＳトランジスタＮ３のドレイン－ソース間に流れる電流量、すなわち差動入力部４２に流れる電流の総量が減少し、差動入力部４２のノード４２Ｎの電位Ｖｐｏｓがさらに低下する。

【0118】

よって、駆動部４３のＭＯＳトランジスタＰ５のソース－ドレイン間に流れる電流量がさらに減少し、ノード４３Ｎの電位Ｖｂをさらに低下させることができる。すなわち、バイポーラトランジスタＱ２のベースに供給するベース電流量をさらに減少させ、コレクタ電流をさらに減少させることができる。すなわち、半導体装置２は、出力端子ＯＵＴの負荷が軽負荷に変動した際に、当該軽負荷に印加される出力電圧Ｖｏｕｔの上昇を抑制することができる。

【0119】

従って、本実施例２の半導体装置２によれば、負荷が軽負荷状態（又は無負荷状態）に変動した場合であっても、バイアス電流生成部４１のＭＯＳトランジスタＰ０によって、バイアス電流生成部４１に流れる電流量を制御することにより、所望の電圧範囲の出力電圧Ｖｏｕｔを生成することが可能となる。

【0120】

さらに、例えば、本実施例２の半導体装置２によれば、負荷が軽負荷状態（又は無負荷状態）に変動しかつ環境温度や素子温度が高温となった場合においても、出力電圧Ｖｏｕｔの上昇を抑制することが可能である。

【0121】

具体的には、半導体装置２は、高温環境下に、ＭＯＳトランジスタＰ５のソース－ドレイン間にリーク電流が生じたとしても、当該リーク電流の発生に応じた出力電圧Ｖｏｕｔの上昇に応じて、バイアス電流生成部４１に流れる電流量を減少させる。これにより、駆動部４３のＭＯＳトランジスタＰ５に生じたリーク電流を相殺するように、差動入力部４２のノード４２Ｎの電位Ｖｐｏｓが上昇する。従って、半導体装置２は、高温環境下に負荷が軽負荷に変動した場合でも、所望の電圧範囲の出力電圧Ｖｏｕｔを生成することが可能となる。

【0122】

このように、本実施例２の半導体装置２によれば、環境温度や素子温度が高温となった場合及びバイポーラトランジスタＱ２の増幅率ｈＦＥばらつきがあっても、幅広い負荷範囲の変動に対して出力電圧Ｖｏｕｔの変動を抑制することが可能となる。

【0123】

なお、本実施例１及び２においては、オペアンプ２０、４０は、ｎ型及びｐ型のＭＯＳトランジスタで構成された回路である。よって、制御部１０、３０は、ＣＭＯＳプロセスで製造可能である。ＣＭＯＳプロセスにて製造されたオペアンプ２０、４０を用いることによって、バイポーラトランジスタＱ１、Ｑ２を制御する制御部１０、３０の低消費電流化とすることが可能となる。

【0124】

また、本実施例１及び２において、半導体装置１、２のパッケージにおける許容損失の許容範囲内である場合、バイポーラトランジスタＱ１、Ｑ２及び制御部１０を同一のＩＣデバイスに搭載してもよい。その場合、Ｂｉ－ＣＭＯＳプロセスにて製造された、制御部１０、３０及びバイポーラトランジスタＱ１、Ｑ２を含むＩＣデバイスとして用いることが可能である。

【0125】

また、半導体装置１、２は、それぞれの素子がディスクリートＩＣで構成されていてもよい。

【0126】

また、本実施例１及び２においては、オペアンプ２０、４０に代えて、ＯＴＡ（operational trans- conductance amplifier）回路又はフォールデッドカスコード回路等を用いても実現可能である。要は、差動入力部にバイアス電流生成部とカレントミラー接続されたＭＯＳトランジスタを有し、かつバイアス電流生成部に差動入力部の出力電圧Ｖｏｕｔに応じてバイアス電流生成部の電流量を制御するＭＯＳトランジスタを有する構成であれば実現可能である。

【0127】

具体的には、実施例１においては、バイアス電流生成部２１のＭＯＳトランジスタＮ０によってバイアス電流量が増減でき、差動入力部２２のＭＯＳトランジスタＰ２の電流増減により駆動部２３のＭＯＳトランジスタＮ１の電流（すなわち、ノード２３Ｎの電位Ｖｂであり、バイポーラトランジスタＱ１のベース－エミッタ間電圧Ｖ_ＢＥ）を調整する。また、実施例２においては、バイアス電流生成部４１のＭＯＳトランジスタＰ０によってバイアス電流量が増減でき、差動入力部４２のＭＯＳトランジスタＮ５の電流増減により駆動部２３のＭＯＳトランジスタＰ５の電流（すなわち、ノード４３Ｎの電位Ｖｂであり、バイポーラトランジスタＱ２のベース－エミッタ間電圧Ｖ_ＢＥ）を調整する。

【0128】

以上の動作が可能な差動回路であれば、いかなる構成であってもよい。

【0129】

また、本実施例１においては、駆動部２３が定電流源ＣＧ２及びＭＯＳトランジスタＮ１からなる場合について説明した。しかし、駆動部２３において、ノード２３Ｎの電位Ｖｂをプルアップすることができる回路構成であれば、定電流源ＣＧ２に代えて抵抗を用いてもよい。

【0130】

同様に、本実施例２においては、駆動部４３のノード４３Ｎの電位Ｖｂをプルダウンすることができる回路構成であれば、定電流源ＣＧ４に代えて抵抗を用いてもよい。

【0131】

また、本実施例１においては、バイアス電流生成部２１のＭＯＳトランジスタＮ０がノード２１Ｎと接地電圧ＶＳＳとの間に接続されている場合について説明したが、ＭＯＳトランジスタＮ０のソースと接地電圧ＶＳＳとの間に定電流源を設けるようにしてもよい。

【0132】

バイアス電流生成部２１において、ＭＯＳトランジスタＮ０のソースと接地電圧ＶＳＳとの間に定電流源を設けることにより、ＭＯＳトランジスタＮ０のドレイン－ソース間に流れる電流量の上限値を定めることができる。

【0133】

例えば、ＭＯＳトランジスタＮ０のドレイン－ソース間に流れる電流量の上限値が、ＭＯＳトランジスタＮ０のサイズ比で調整可能な上限値よりも小さい場合、ＭＯＳトランジスタＮ０のドレイン－ソース間に意図する範囲を超える電流量が流れる場合がある。この場合、オペアンプ２０の位相余裕が低下し、発振又は出力電流が大きすぎてパッケージ許容損失を越えて発火する可能性が生じる。

【0134】

よって、ＭＯＳトランジスタＮ０のソースと接地電圧ＶＳＳとの間に定電流源を設けることにより、上記のような問題を防止することが可能となる。

【0135】

なお、ＭＯＳトランジスタＮ０のソースと接地電圧ＶＳＳとの間に設ける定電流源に代えて、ＭＯＳトランジスタＮ０の電流制限を行う抵抗を用いてもよい。

【0136】

同様に、本実施例２においては、ＭＯＳトランジスタＰ０のソースと電源電圧ＶＤＤとの間に定電流源または抵抗を設けるようにしてもよい。