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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024130891
(43)【公開日】2024-09-30
(54)【発明の名称】窒化物半導体装置
(51)【国際特許分類】
H01L 29/80 20060101AFI20240920BHJP
H01L 21/338 20060101ALI20240920BHJP
H01L 21/337 20060101ALI20240920BHJP
H01L 21/20 20060101ALN20240920BHJP
【ＦＩ】
H01L29/80 Z
H01L29/80 H
H01L29/80 C
H01L29/80 F
H01L21/20
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023040838
(22)【出願日】2023-03-15
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】舘 毅
【テーマコード（参考）】
5F102
5F152
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GD04
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GK08
5F102GL04
5F102GL07
5F102GL08
5F102GM04
5F102GQ01
5F102GR06
5F102GR12
5F102GV03
5F102GV05
5F102GV06
5F102GV07
5F102GV08
5F102HC01
5F102HC15
5F152LL05
5F152LM09
5F152LN03
5F152LN20
5F152MM06
5F152NN02
5F152NN03
5F152NN13
5F152NP09
5F152NQ09
(57)【要約】
【課題】結晶欠陥を低減して歩留まりを向上させることができる窒化物半導体装置を提供すること。
【解決手段】窒化物半導体装置１０Ａは、半導体基板１１と、半導体基板１１の上方に設けられた電子走行層１６と、電子走行層１６上に設けられた電子供給層１８と、電子供給層１８上の一部に設けられたゲート層２２と、ゲート層２２上に設けられたゲート電極２４と、電子供給層１８に接しているソース電極２８およびドレイン電極３０とを備える。半導体基板１１は、平面視でゲート電極２４と少なくとも部分的に重なる位置、平面視でソース電極２８と少なくとも部分的に重なる位置、および平面視でドレイン電極３０と少なくとも部分的に重なる位置のうちの少なくとも１つに設けられた１つまたは複数の凹部６０を含む。
【選択図】図９
【解決手段】窒化物半導体装置１０Ａは、半導体基板１１と、半導体基板１１の上方に設けられた電子走行層１６と、電子走行層１６上に設けられた電子供給層１８と、電子供給層１８上の一部に設けられたゲート層２２と、ゲート層２２上に設けられたゲート電極２４と、電子供給層１８に接しているソース電極２８およびドレイン電極３０とを備える。半導体基板１１は、平面視でゲート電極２４と少なくとも部分的に重なる位置、平面視でソース電極２８と少なくとも部分的に重なる位置、および平面視でドレイン電極３０と少なくとも部分的に重なる位置のうちの少なくとも１つに設けられた１つまたは複数の凹部６０を含む。
【選択図】図９
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の上方に設けられ、第１窒化物半導体で構成された電子走行層と、
前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層と、
前記電子供給層上の一部に設けられ、第３窒化物半導体で構成されたゲート層と、
前記ゲート層上に設けられたゲート電極と、
前記電子供給層に接しているソース電極およびドレイン電極と、を備え、
前記半導体基板は、
平面視で前記ゲート電極と少なくとも部分的に重なる位置、
平面視で前記ソース電極と少なくとも部分的に重なる位置、および
平面視で前記ドレイン電極と少なくとも部分的に重なる位置
のうちの少なくとも１つに設けられた１つまたは複数の凹部を含む、窒化物半導体装置。
前記半導体基板の上方に設けられ、第１窒化物半導体で構成された電子走行層と、
前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層と、
前記電子供給層上の一部に設けられ、第３窒化物半導体で構成されたゲート層と、
前記ゲート層上に設けられたゲート電極と、
前記電子供給層に接しているソース電極およびドレイン電極と、を備え、
前記半導体基板は、
平面視で前記ゲート電極と少なくとも部分的に重なる位置、
平面視で前記ソース電極と少なくとも部分的に重なる位置、および
平面視で前記ドレイン電極と少なくとも部分的に重なる位置
のうちの少なくとも１つに設けられた１つまたは複数の凹部を含む、窒化物半導体装置。
【請求項2】
前記電子走行層は、平面視で前記半導体基板の前記１つまたは複数の凹部の位置に対応して前記電子走行層の下面に形成された１つまたは複数の凸部を含む、請求項１に記載の窒化物半導体装置。
【請求項3】
前記半導体基板と前記電子走行層との間に設けられたバッファ層を備え、
前記バッファ層は、
前記半導体基板に接する前記バッファ層の下面に形成され、前記半導体基板の前記１つまたは複数の凹部に埋め込まれる１つまたは複数の凸部と、
前記電子走行層に接する前記バッファ層の上面に形成され、前記電子走行層の前記１つまたは複数の凸部が埋め込まれる１つまたは複数の凹部と、
を含む、請求項２に記載の窒化物半導体装置。
前記バッファ層は、
前記半導体基板に接する前記バッファ層の下面に形成され、前記半導体基板の前記１つまたは複数の凹部に埋め込まれる１つまたは複数の凸部と、
前記電子走行層に接する前記バッファ層の上面に形成され、前記電子走行層の前記１つまたは複数の凸部が埋め込まれる１つまたは複数の凹部と、
を含む、請求項２に記載の窒化物半導体装置。
【請求項4】
前記ゲート電極、前記ソース電極、および前記ドレイン電極は各々、平面視で第１方向に長尺状に延在しており、
前記半導体基板の前記１つまたは複数の凹部は、
平面視で前記ゲート電極と重なる位置にて前記第１方向に延在する第１凹部と、
平面視で前記ソース電極と重なる位置にて前記第１方向に延在する第２凹部と、
平面視で前記ドレイン電極と重なる位置にて前記第１方向に延在する第３凹部と
のうちの少なくとも１つを含む、請求項１に記載の窒化物半導体装置。
前記半導体基板の前記１つまたは複数の凹部は、
平面視で前記ゲート電極と重なる位置にて前記第１方向に延在する第１凹部と、
平面視で前記ソース電極と重なる位置にて前記第１方向に延在する第２凹部と、
平面視で前記ドレイン電極と重なる位置にて前記第１方向に延在する第３凹部と
のうちの少なくとも１つを含む、請求項１に記載の窒化物半導体装置。
【請求項5】
前記第１凹部は、平面視で前記第１方向と直交する第２方向に前記ゲート電極の全体と重なっており、
前記ソース電極は、前記電子供給層と接するソースコンタクト部を含み、
前記第２凹部は、平面視で前記第２方向に前記ソースコンタクト部の全体と重なっており、
前記ドレイン電極は、前記電子供給層と接するドレインコンタクト部を含み、
前記第３凹部は、平面視で前記第２方向に前記ドレインコンタクト部の全体と重なっている、請求項４に記載の窒化物半導体装置。
前記ソース電極は、前記電子供給層と接するソースコンタクト部を含み、
前記第２凹部は、平面視で前記第２方向に前記ソースコンタクト部の全体と重なっており、
前記ドレイン電極は、前記電子供給層と接するドレインコンタクト部を含み、
前記第３凹部は、平面視で前記第２方向に前記ドレインコンタクト部の全体と重なっている、請求項４に記載の窒化物半導体装置。
【請求項6】
前記ゲート層は、
ゲート層本体部と、
前記ゲート層本体部の第１側面から前記ソースコンタクト部に向かって延在する第１延在部と、
前記第１側面とは反対側の前記ゲート層本体部の第２側面から前記ドレインコンタクト部に向かって延在する第２延在部と、を含み、
前記第１凹部は、平面視で前記第２方向に前記ゲート層本体部の全体と重なっている、請求項５に記載の窒化物半導体装置。
ゲート層本体部と、
前記ゲート層本体部の第１側面から前記ソースコンタクト部に向かって延在する第１延在部と、
前記第１側面とは反対側の前記ゲート層本体部の第２側面から前記ドレインコンタクト部に向かって延在する第２延在部と、を含み、
前記第１凹部は、平面視で前記第２方向に前記ゲート層本体部の全体と重なっている、請求項５に記載の窒化物半導体装置。
【請求項7】
前記ゲート電極、前記ソース電極、および前記ドレイン電極は各々、平面視で第１方向に長尺状に延在しており、
前記半導体基板の前記１つまたは複数の凹部は各々、平面視で前記第１方向と直交する第２方向に延在している、請求項１に記載の窒化物半導体装置。
前記半導体基板の前記１つまたは複数の凹部は各々、平面視で前記第１方向と直交する第２方向に延在している、請求項１に記載の窒化物半導体装置。
【請求項8】
前記ゲート電極、前記ソース電極、および前記ドレイン電極は各々、平面視で第１方向に長尺状に延在しており、
前記半導体基板の前記１つまたは複数の凹部は、
平面視で前記ゲート電極と重なる位置にて前記第１方向に延在する第１凹部と、平面視で前記ソース電極と重なる位置にて前記第１方向に延在する第２凹部と、平面視で前記ドレイン電極と重なる位置にて前記第１方向に延在する第３凹部とのうちの少なくとも１つと、
平面視で前記第１方向と直交する第２方向に延在する第４凹部と、
を含む、請求項１に記載の窒化物半導体装置。
前記半導体基板の前記１つまたは複数の凹部は、
平面視で前記ゲート電極と重なる位置にて前記第１方向に延在する第１凹部と、平面視で前記ソース電極と重なる位置にて前記第１方向に延在する第２凹部と、平面視で前記ドレイン電極と重なる位置にて前記第１方向に延在する第３凹部とのうちの少なくとも１つと、
平面視で前記第１方向と直交する第２方向に延在する第４凹部と、
を含む、請求項１に記載の窒化物半導体装置。
【請求項9】
前記ゲート電極、前記ソース電極、および前記ドレイン電極は各々、平面視で第１方向に長尺状に延在しており、
前記半導体基板の前記１つまたは複数の凹部は各々、前記ゲート層、前記ゲート電極、前記ソース電極、および前記ドレイン電極を含む単位トランジスタを平面視で囲む大きさで形成されている、請求項１に記載の窒化物半導体装置。
前記半導体基板の前記１つまたは複数の凹部は各々、前記ゲート層、前記ゲート電極、前記ソース電極、および前記ドレイン電極を含む単位トランジスタを平面視で囲む大きさで形成されている、請求項１に記載の窒化物半導体装置。
【請求項10】
前記半導体基板の前記１つまたは複数の凹部は各々、深さ方向に前記半導体基板の上面から徐々に幅狭となる断面テーパ状に形成されている、請求項１に記載の窒化物半導体装置。
【請求項11】
前記半導体基板の前記１つまたは複数の凹部は各々、前記半導体基板の上面から３００ｎｍ以上５００ｎｍ以下の深さで形成されている、請求項１に記載の窒化物半導体装置。
【請求項12】
前記電子走行層はＧａＮ層であり、
前記電子供給層はＡｌＧａＮ層であり、
前記ゲート層は、Ｍｇ、Ｚｎ、およびＣのうちの少なくとも一つをアクセプタ型不純物として含むＧａＮ層である、請求項１～１１のうちのいずれか一項に記載の窒化物半導体装置。
前記電子供給層はＡｌＧａＮ層であり、
前記ゲート層は、Ｍｇ、Ｚｎ、およびＣのうちの少なくとも一つをアクセプタ型不純物として含むＧａＮ層である、請求項１～１１のうちのいずれか一項に記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、窒化物半導体装置に関する。
【背景技術】
【0002】
現在、窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。特許文献１は、窒化物半導体を用いたＨＥＭＴ構造の一例を記載している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－７３５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＨＥＭＴデバイスは、半導体基板上に種々の窒化物半導体層をエピタキシャル成長させることによって形成される。このとき、エピタキシャル成長の過程で、窒化物半導体層には貫通転位に起因した結晶欠陥が形成され得る。この結晶欠陥は、その結晶欠陥を通じて流れる電流リークを増加させる要因となり、ひいてはＨＥＭＴデバイスの歩留まりを低下させる要因となる。
【課題を解決するための手段】
【0005】
本開示の一態様である窒化物半導体装置は、基板と、前記基板の上方に設けられ、第１窒化物半導体で構成された電子走行層と、前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層と、前記電子供給層上の一部に設けられ、第３窒化物半導体で構成されたゲート層と、前記ゲート層上に設けられたゲート電極と、前記電子供給層に接しているソース電極およびドレイン電極と、を備える。前記基板は、平面視で前記ゲート電極と少なくとも部分的に重なる位置、平面視で前記ソース電極と少なくとも部分的に重なる位置、および平面視で前記ドレイン電極と少なくとも部分的に重なる位置のうちの少なくとも１つに設けられた１つまたは複数の凹部を含む。
【発明の効果】
【0006】
本開示の窒化物半導体装置によれば、結晶欠陥を低減して歩留まりを向上させることができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示における窒化物半導体装置の種々の実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図ではハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
【0010】
【0011】
［１．窒化物半導体装置の概略構造］
図１は、窒化物半導体装置１０Ａの概略平面構造を示している。
なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に窒化物半導体装置１０Ａおよびその関連する構成を視ることをいう。また、本開示において、Ｙ軸方向は「第１方向」に対応し、Ｘ軸方向は、平面視において第１方向と直交する「第２方向」に対応する。以下では、説明の便宜上、図１に示される窒化物半導体装置１０Ａにおいて、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。
図１は、窒化物半導体装置１０Ａの概略平面構造を示している。
なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に窒化物半導体装置１０Ａおよびその関連する構成を視ることをいう。また、本開示において、Ｙ軸方向は「第１方向」に対応し、Ｘ軸方向は、平面視において第１方向と直交する「第２方向」に対応する。以下では、説明の便宜上、図１に示される窒化物半導体装置１０Ａにおいて、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。
【0012】
【0013】
半導体基板１１としては、例えばシリコン（Ｓｉ）基板を用いることができる。あるいは、Ｓｉ基板に代えて、シリコンカーバイド（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、またはサファイア基板を用いることもできる。半導体基板１１の厚さは、例えば２００μｍ以上１５００μｍ以下とすることができる。なお、以下の説明において、明示的に別段の記載がない限り、「厚さ」とは、Ｚ軸方向に沿った寸法を指す。
【0014】
絶縁層１２は、例えば窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうちいずれか１つを含む材料によって構成され得る。一例では、絶縁層１２は、ＳｉＮを含む材料によって形成されている。
【0015】
窒化物半導体装置１０Ａは、アクティブ領域Ａ１と、平面視においてアクティブ領域Ａ１を囲む周辺領域Ａ２とを含む。図１の例では、アクティブ領域Ａ１は、平面視で半導体基板１１の中央部分に位置し、周辺領域Ａ２は、半導体基板１１の外周側に枠状に位置している。アクティブ領域Ａ１は、トランジスタＴが形成されている領域であり、周辺領域Ａ２は、トランジスタＴが形成されていない領域である。
【0016】
［２．トランジスタ構造］
図２は、図１のＦ２－Ｆ２線に沿った窒化物半導体装置１０Ａの部分の概略断面図であり、トランジスタＴの概略断面構造の一例を示している。なお、図２では、トランジスタＴの上方を覆う絶縁層１２の部分の図示を省略している。
図２は、図１のＦ２－Ｆ２線に沿った窒化物半導体装置１０Ａの部分の概略断面図であり、トランジスタＴの概略断面構造の一例を示している。なお、図２では、トランジスタＴの上方を覆う絶縁層１２の部分の図示を省略している。
【0017】
図２に示されるように、トランジスタＴは、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）である。トランジスタＴは、半導体基板１１上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。
【0018】
バッファ層１４は、半導体基板１１と電子走行層１６との間の熱膨張係数の不整合によるウェハ反りやクラックの発生を抑制することができる任意の材料によって構成され得る。バッファ層１４は、窒化物半導体によって構成された１つまたは複数の窒化物半導体層を含む。バッファ層１４は、例えば、窒化物アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうち少なくとも１つを含んでもよい。例えば、バッファ層１４は、ＡｌＮの単膜、ＡｌＧａＮの単膜、ＡｌＧａＮ／ＧａＮ超格子構造を有する膜、ＡｌＮ／ＡｌＧａＮ超格子構造を有する膜、またはＡｌＮ／ＧａＮ超格子構造を有する膜等によって構成されていてもよい。
【0019】
一例において、バッファ層１４は、半導体基板１１上に形成されたＡｌＮ層である第１バッファ層と、ＡｌＮ層（第１バッファ層）上に形成されたＡｌＧａＮ層である第２バッファ層を含む。第１バッファ層は例えば２００ｎｍの厚さを有するＡｌＮ層であってよく、第２バッファ層は例えば３００ｎｍの厚さを有するグレーテッドＡｌＧａＮ層であってよい。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入することによってバッファ層１４の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）である。不純物濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。
【0020】
電子走行層１６は、窒化物半導体によって構成されている。電子走行層１６は、例えばＧａＮ層であってよい。電子走行層１６の厚さは、例えば０．５μｍ以上２μｍ以下とすることができる。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入することによって電子走行層１６の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、例えばＣである。不純物の濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。
【0021】
電子走行層１６は、不純物濃度の異なる複数のＧａＮ層、一例ではＣドープＧａＮ層とノンドープＧａＮ層を含むことができる。この場合、ＣドープＧａＮ層は、バッファ層１４上に形成されている。ＣドープＧａＮ層の厚さは、例えば０．３μｍ以上２μｍ以下とすることができる。ＣドープＧａＮ層中のＣ濃度は、例えば５×１０１７ｃｍ－３以上９×１０１９ｃｍ－３以下とすることができる。ノンドープＧａＮ層は、ＣドープＧａＮ層上に形成されている。ノンドープＧａＮ層の厚さは、例えば０．０５μｍ以上０．４μｍ以下とすることができる。ノンドープＧａＮ層は、電子供給層１８と接している。一例では、電子走行層１６は、厚さ０．４μｍのＣドープＧａＮ層と、厚さ０．４μｍのノンドープＧａＮ層とを含む。ＣドープＧａＮ層中のＣ濃度は約２×１０１９ｃｍ－３である。
【0022】
電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されている。電子供給層１８は、例えばＡｌＧａＮ層であってよい。窒化物半導体では、Ａｌ組成が高いほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有する。一例では、電子供給層１８はＡｌｘＧａ１－ｘＮによって構成されており、ここで、ｘは、例えば０＜ｘ＜０．４であり、より好ましくは０．１＜ｘ＜０．３である。電子供給層１８の厚さは、例えば５ｎｍ以上２０ｎｍ以下とすることができる。
【0023】
電子走行層１６と電子供給層１８とは、バルク領域において異なる格子定数を有する。したがって、電子走行層１６と電子供給層１８とは格子不整合系のヘテロ接合を形成する。電子走行層１６および電子供給層１８の自発分極と、電子走行層１６のヘテロ接合部が受ける圧縮応力に起因するピエゾ分極とによって、電子走行層１６と電子供給層１８との間のヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。
【0024】
トランジスタＴは、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８、ゲート層２２、およびゲート電極２４を覆う絶縁層２６とを含む。ゲート電極２４は、ゲート層２２上の一部に形成されている。絶縁層２６は、Ｘ軸方向におけるゲート層２２の両側にゲート層２２から離間して設けられたソース開口部２６Ａおよびドレイン開口部２６Ｂを含む。すなわち、ソース開口部２６Ａとドレイン開口部２６Ｂとは、Ｘ軸方向に互いに離間している。
【0025】
ゲート層２２は、ソース開口部２６Ａとドレイン開口部２６Ｂとの間に位置している。ゲート層２２は、Ｘ軸方向においてドレイン開口部２６Ｂよりもソース開口部２６Ａ寄りに配置されている。すなわち、Ｘ軸方向におけるゲート層２２とドレイン開口部２６Ｂとの間の距離は、Ｘ軸方向におけるゲート層２２とソース開口部２６Ａとの間の距離よりも長い。
【0026】
ゲート層２２は、窒化物半導体によって構成されている。例えば、ゲート層２２は、ＡｌＧａＮ層である電子供給層１８よりも小さなバンドギャップを有する任意の材料によって構成され得る。また、第１実施形態では、ゲート層２２は、アクセプタ型不純物を含む窒化物半導体によって構成されている。一例では、ゲート層２２は、アクセプタ型不純物がドープされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、およびＣのうち少なくとも１つを含むことができる。ゲート層２２中のアクセプタ型不純物の最大濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
【0027】
なお、本開示において、電子走行層１６を構成する窒化物半導体は、第１窒化物半導体に対応し、電子供給層１８を構成する窒化物半導体は、第２窒化物半導体に対応する。また、ゲート層２２を構成する窒化物半導体は、第３窒化物半導体に対応し、バッファ層１４を構成する窒化物半導体は、第４窒化物半導体に対応する。
【0028】
ゲート層２２にアクセプタ型不純物が含まれることにより、電子走行層１６および電子供給層１８のエネルギーレベルが引き上げられる。その結果、ゲート層２２の直下の領域において電子走行層１６と電子供給層１８との間のヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルは、フェルミ準位とほぼ同じか、またはそれよりも大きくなる。したがって、ゲート電極２４に電圧を印加していないゼロバイアス時において、ゲート層２２の直下の領域における電子走行層１６には、２ＤＥＧ２０が形成されない。一方、ゲート層２２の直下の領域以外の領域における電子走行層１６には、２ＤＥＧ２０が形成されている。
【0029】
このように、アクセプタ型不純物がドープされたゲート層２２の存在によってゲート層２２の直下の領域で２ＤＥＧ２０によるチャネルが消失する。これにより、トランジスタＴのノーマリーオフ動作が実現される。ゲート電極２４に適切なオン電圧が印加されると、ゲート電極２４の直下の領域における電子走行層１６に２ＤＥＧ２０によるチャネルが形成されるため、ソース－ドレイン間が導通する。
【0030】
ゲート層２２の形状は特に限定されない。図２の例では、ゲート層２２は、ステップ（段差）構造を有している。例えば、ゲート層２２は、ゲート層本体部２２Ａと、ゲート層本体部２２Ａの第１側面（図２では左側面）からソース開口部２６Ａに向かって延在する第１延在部２２Ｂと、ゲート層本体部２２Ａの第２側面（図２では右側面）からドレイン開口部２６Ｂに向かって延在する第２延在部２２Ｃとを含む。ゲート電極２４はゲート層本体部２２Ａ上に位置している。ゲート層本体部２２Ａは、例えばＸＺ平面において矩形状、台形状、またはリッジ状等の任意の断面形状を有し得る。ゲート層本体部２２Ａの厚さ、すなわち、ゲート層本体部２２Ａの上面からゲート層本体部２２Ａの下面（電子供給層１８に接するゲート層２２の下面）までの距離は、８０ｎｍ以上１５０ｎｍ以下とすることができる。
【0031】
第１延在部２２Ｂは、ゲート層本体部２２Ａからソース開口部２６Ａに向けて延在しつつ、ソース開口部２６Ａから離間している。第２延在部２２Ｃは、ゲート層本体部２２Ａからドレイン開口部２６Ｂに向けて延在しつつ、ドレイン開口部２６Ｂから離間している。図２の例では、第２延在部２２Ｃは、Ｘ軸方向に第１延在部２２Ｂよりも長く形成されている。ただし、第１延在部２２Ｂと第２延在部２２Ｃとは同じ長さであってもよい。第１延在部２２ＢのＸ軸方向の長さは、例えば０．２μｍ以上０．３μｍ以下とすることができる。第２延在部２２ＣのＸ軸方向の長さは、例えば０．２μｍ以上１．５μｍ以下とすることができる。
【0032】
ゲート電極２４は、１つまたは複数の金属層によって構成されている。ゲート電極２４は、一例では窒化チタン（ＴｉＮ）層である。あるいは、ゲート電極２４は、Ｔｉを含む材料によって形成された第１金属層と、第１金属層上に積層され、ＴｉＮを含む材料によって形成された第２金属層とを含んでもよい。ゲート電極２４が例えばＴｉＮで構成される場合、ゲート電極２４はゲート層２２とショットキー接合を形成する。ゲート電極２４は、平面視でゲート層本体部２２Ａよりも小さい領域に形成されている。ただし、ゲート電極２４は、平面視でゲート層本体部２２Ａと同じ領域に形成されてもよい。ゲート電極２４の厚さは、例えば、５０ｎｍ以上２００ｎｍ以下とすることができる。
【0033】
絶縁層２６は、電子供給層１８上に形成されている。絶縁層２６は、トランジスタＴを覆う絶縁層１２の一部である。絶縁層２６は、パッシベーション層とも呼ばれる。絶縁層２６は、ゲート層２２およびゲート電極２４を覆っている。
【0034】
トランジスタＴは、ソース開口部２６Ａを介して電子供給層１８に接するソース電極２８と、ドレイン開口部２６Ｂを介して電子供給層１８に接するドレイン電極３０とをさらに含む。
【0035】
ソース電極２８およびドレイン電極３０は、１つまたは複数の金属層（例えば、Ｔｉ、Ａｌ、ＡｌＣｕ、ＴｉＮ等）によって構成されている。ソース電極２８は、ソース開口部２６Ａを介して電子供給層１８と接するソースコンタクト部２８Ａを含み、ソース開口部２６Ａを介してソースコンタクト部２８Ａの直下の２ＤＥＧ２０とオーミック接触している。ドレイン電極３０は、ドレイン開口部２６Ｂを介して電子供給層１８と接するドレインコンタクト部３０Ａを含み、ドレイン開口部２６Ｂを介してドレインコンタクト部３０Ａの直下の２ＤＥＧ２０とオーミック接触している。
【0036】
トランジスタＴは、絶縁層２６上に形成されたフィールドプレート電極３１をさらに含み得る。フィールドプレート電極３１は、ゲート層２２とドレイン電極３０との間の領域に延在しつつ、ドレイン電極３０からは離間している。したがって、フィールドプレート電極３１は、平面視でドレイン電極３０（ドレイン開口部２６Ｂ）とゲート層２２との間に位置する端部３１Ａを含む。
【0037】
フィールドプレート電極３１は、ソース電極２８に電気的に接続されている。図２の例では、フィールドプレート電極３１は、ソース電極２８と連続して一体的に形成されている。このような一体化電極の場合、ソース開口部２６Ａに埋設された電極部分、または、それに加えてソース開口部２６Ａ近傍に位置する電極部分がソース電極２８に対応し得る。フィールドプレート電極３１は、一体化電極のうちソース電極２８以外の残りの部分に対応し得る。フィールドプレート電極３１は、ゲート電極２４にゲート電圧が印加されていないゼロバイアス時にゲート層２２の端部近傍およびゲート電極２４の端部近傍の電界集中を緩和する役割を果たす。
【0038】
図３は、図１のＦ３領域における窒化物半導体装置１０Ａの部分の拡大図であり、図４は、図３のＦ４領域における窒化物半導体装置１０Ａの部分の拡大図である。なお、図４では、ソース開口部２６Ａに埋設されたソース電極２８の部分、ドレイン開口部２６Ｂに埋設されたドレイン電極３０の部分、およびゲート電極２４が透過して視えるように示されている。
【0039】
図４に示されるように、ソース電極２８、ドレイン電極３０、およびゲート電極２４はＹ軸方向に延在している。すなわち、図２に示すトランジスタＴ（ＨＥＭＴ）はＹ軸方向に連続して形成されている。なお、アクティブ領域Ａ１には複数のトランジスタＴ（単位トランジスタ）がアレイ状に配置されており、そのうちの１つが図２に示されている。なお、図４には示されていないが、ゲート電極２４の端部はアクティブ領域Ａ１から突出して周辺領域Ａ２に位置している。
【0040】
［３．各種電極パッドおよび各種配線の構造、ならびに周辺構造］
図１に示されるように、窒化物半導体装置１０Ａは、絶縁層１２の上面１２Ａにそれぞれ形成されたソースパッド４１、ドレインパッド４２、およびゲートパッド４３を含む。ソースパッド４１、ドレインパッド４２、およびゲートパッド４３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ＡｌＣｕ合金、タングステン（Ｗ）、チタン（Ｔｉ）、および窒化チタン（ＴｉＮ）のうちの少なくとも１つを含む任意の導体材料によって構成することができる。
図１に示されるように、窒化物半導体装置１０Ａは、絶縁層１２の上面１２Ａにそれぞれ形成されたソースパッド４１、ドレインパッド４２、およびゲートパッド４３を含む。ソースパッド４１、ドレインパッド４２、およびゲートパッド４３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ＡｌＣｕ合金、タングステン（Ｗ）、チタン（Ｔｉ）、および窒化チタン（ＴｉＮ）のうちの少なくとも１つを含む任意の導体材料によって構成することができる。
【0041】
ソースパッド４１は、ソース電極２８に電気的に接続される電極パッドである。図１の例では、ソースパッド４１は、アクティブ領域Ａ１の右側（＋Ｘ方向側）位置にアクティブ領域Ａ１と並んで周辺領域Ａ２内に配置されている。ソースパッド４１は、平面視でＹ軸方向に延在する矩形状である。ソースパッド４１は、Ｙ軸方向に沿ってアクティブ領域Ａ１の寸法とほぼ同じ寸法で形成され得る。
【0042】
ドレインパッド４２は、ドレイン電極３０に電気的に接続される電極パッドである。図１の例では、ドレインパッド４２は、アクティブ領域Ａ１の左側（－Ｘ方向側）位置にアクティブ領域Ａ１と並んで周辺領域Ａ２内に配置されている。ドレインパッド４２は、平面視でＹ軸方向に延在する矩形状である。ドレインパッド４２は、Ｙ軸方向に沿ってアクティブ領域Ａ１の寸法とほぼ同じ寸法で形成され得る。
【0043】
ゲートパッド４３は、ゲート電極２４に電気的に接続される電極パッドである。ゲートパッド４３は、第１ゲートパッド４３Ａと第２ゲートパッド４３Ｂを含む。図１の例では、第１ゲートパッド４３Ａは、ソースパッド４１の上側（＋Ｙ方向側）位置、すなわち、アクティブ領域Ａ１の上側位置にソースパッド４１と並んで周辺領域Ａ２内に配置されている。第２ゲートパッド４３Ｂは、ソースパッド４１の下側（－Ｙ方向側）位置、すなわち、アクティブ領域Ａ１の下側位置にソースパッド４１と並んで周辺領域Ａ２内に配置されている。
【0044】
図１および図３に示されるように、窒化物半導体装置１０Ａは、ソースパッド４１から延出する複数のソース配線４４、ドレインパッド４２から延出する複数のドレイン配線４５、およびゲートパッド４３から延出するゲート配線４６を含む。ソース配線４４、ドレイン配線４５、およびゲート配線４６は、絶縁層１２の上面１２Ａに形成されている。なお、図１においては、ソース配線４４およびドレイン配線４５の図示を省略している。
【0045】
ソース配線４４は、ソースパッド４１からドレインパッド４２に向けてＸ軸方向に櫛状に延在している。ソース配線４４は周辺領域Ａ２およびアクティブ領域Ａ１の双方に跨って設けられるとともに、ソース配線４４の先端はアクティブ領域Ａ１に位置している。ソース配線４４は、Ｙ軸方向に等間隔に離間して配置されている。なお、ソース配線４４はソースパッド４１と一体に形成されている。
【0046】
ドレイン配線４５は、ドレインパッド４２からソースパッド４１に向けてＸ軸方向に櫛状に延在している。ドレイン配線４５は、周辺領域Ａ２およびアクティブ領域Ａ１の双方に跨って設けられるとともに、ドレイン配線４５の先端は、アクティブ領域Ａ１に位置している。ドレイン配線４５は、Ｙ軸方向に等間隔に離間して配置されている。また、ソース配線４４とドレイン配線４５とは、Ｙ軸方向に１つずつ交互に、互いに離間しつつ配置されている。なお、ドレイン配線４５は、ドレインパッド４２と一体に形成されている。
【0047】
図１に示されるように、ゲート配線４６は、第１ゲート配線４６Ａと第２ゲート配線４６Ｂを含む。第１ゲート配線４６Ａと第２ゲート配線４６Ｂは各々、第１ゲートパッド４３Ａと第２ゲートパッド４３Ｂとを接続する。第１ゲートパッド４３Ａ、第２ゲートパッド４３Ｂ、第１ゲート配線４６Ａ、および第２ゲート配線４６Ｂは、それらの接続状態では全体として、アクティブ領域Ａ１、ソースパッド４１、およびドレインパッド４２を囲む枠状に配置されている。
【0048】
第１ゲート配線４６Ａは、周辺領域Ａ２内に配置されるとともに、図１の例では平面視でアクティブ領域Ａ１およびドレインパッド４２を囲むＵ字状に延在している。第１ゲート配線４６Ａの一方の端部は第１ゲートパッド４３Ａに接続されており、他方の端部は第２ゲートパッド４３Ｂに接続されている。第２ゲート配線４６Ｂは、図１の例ではソースパッド４２の右側位置において周辺領域Ａ２内に配置されている。第１ゲート配線４６Ａおよび第２ゲート配線４６Ｂ（すなわち、ゲート配線４６）は、ゲートパッド４３と一体に形成されている。
【0049】
図５は、図４のＦ５－Ｆ５線に沿った窒化物半導体装置１０Ａの部分の概略断面図であり、図６は、図４のＦ６－Ｆ６線に沿った窒化物半導体装置１０Ａの部分の概略断面図である。なお、図５および図６では、図示を分かり易くするために、トランジスタＴの断面構造が図２の断面構造と比較して簡略化して示されている。例えば、ゲート層２２はゲート電極２４の直下の部分のみが簡略化して示されている。また、ソース電極２８とフィールドプレート電極３１との一体化電極の形状は簡略化されている。また、半導体基板１１およびバッファ層１４の図示は省略されている。
【0050】
図５および図６に示されるように、周辺領域Ａ２には電子供給層１８が形成されていない。周辺領域Ａ２に位置する電子走行層１６は、電子走行層１６の上部が除去された状態で第１窒化物半導体（例えばＧａＮ）によって形成された外周部として設けられており、この外周部上に接して絶縁層１２が形成されている。外周部として形成された電子走行層１６上には電子供給層１８が存在しないため、外周部に２ＤＥＧ２０は発生しない。
【0051】
図４および図５に示されるように、ソース配線４４は、平面視でソース電極２８（およびそれと一体的に形成されたフィールドプレート電極３１）と重なる重なり部分４４Ａを含む。この重なり部分４４Ａに対応する位置にてソース配線４４とソース電極２８との間の絶縁層１２には、絶縁層１２を貫通してソース配線４４とソース電極２８とを電気的に接続するビアＶｓが形成されている。
【0052】
図４および図６に示されるように、ドレイン配線４５は、平面視でドレイン電極３０と重なる重なり部分４５Ａを有している。この重なり部分４５Ａに対応する位置にてドレイン配線４５とドレイン電極３０との間の絶縁層１２には、絶縁層１２を貫通してドレイン配線４５とドレイン電極３０とを電気的に接続するビアＶｄが形成されている。
【0053】
なお、図示は省略するが、ゲート配線４６は、周辺領域Ａ２に突出したゲート電極２４の端部と平面視で重なる重なり部分を含み、この重なり部分に対応する位置で絶縁層１２を貫通するビアによりゲート電極２４と電気的に接続されている。
【0054】
【0055】
第１外周ガードリング５１の一例は、電子供給層１８上に接して設けられた半導体層５１Ａと、半導体層５１Ａ上に接して設けられた第１導電層５１Ｂと、第１導電層５１Ｂの上方において、絶縁層１２内に埋め込まれた第２導電層５１Ｃとを含む。半導体層５１Ａは、例えば、ゲート層２２と同じ材料により構成されている。第１導電層５１Ｂは、例えば、ゲート電極２４と同じ材料により構成されている。第２導電層５１Ｃは、例えば、ソース電極２８およびドレイン電極３０と同じ材料により構成されている。
【0056】
第２外周ガードリング５２は、第１外周ガードリング５１よりもアクティブ領域Ａ１の外周側において第１外周ガードリング５１を囲むように設けられている。第２外周ガードリング５２の一例は、電子供給層１８上に接して設けられた導電層である。第２外周ガードリング５２は、例えば、ソース電極２８およびドレイン電極３０と同じ材料により構成されている。
【0057】
［４．トランジスタの平面レイアウト］
図７は、図１のＦ７領域における窒化物半導体装置１０Ａの部分の概略平面図であり、トランジスタＴの例示的な平面レイアウトを示している。なお、図７では、トランジスタＴの上方を覆う絶縁層１２の部分およびトランジスタＴのゲート層２２の図示を省略している。
図７は、図１のＦ７領域における窒化物半導体装置１０Ａの部分の概略平面図であり、トランジスタＴの例示的な平面レイアウトを示している。なお、図７では、トランジスタＴの上方を覆う絶縁層１２の部分およびトランジスタＴのゲート層２２の図示を省略している。
【0058】
上記したように、アクティブ領域Ａ１には、複数のトランジスタＴ（単位トランジスタ）がアレイ状に配置されている。例えば、トランジスタＴ１は、アクティブ領域Ａ１においてＸ軸方向およびＹ軸方向の各々に並んで配置されている。なお、図７の例では、説明を目的として、Ｘ軸方向に並ぶ８つのトランジスタＴ１のみを示しているが、実際には、より多くの数のトランジスタＴ１がＸ軸方向およびＹ軸方向に並んで配置され得る。Ｙ軸方向に並ぶトランジスタＴ１のゲート電極２４は互いに電気的に接続されている。
【0059】
図７に示されるように、各トランジスタＴにおいて、ソース電極２８（およびそれと一体的に形成されたフィールドプレート電極３１）、ソース開口部２６Ａ、ドレイン電極３０、ドレイン開口部２６Ｂ、およびゲート電極２４は、Ｙ軸方向に長尺状に延在している。なお、図示を省略しているが、ゲート層２２もＹ軸方向に長尺状に延在している。
【0060】
ゲート電極２４は、平面視でソース電極２８（ソース開口部２６Ａ）を囲む枠状に形成されている。例えば、トランジスタＴの耐圧を高くするには、ゲート・ドレイン間距離をゲート・ソース間距離よりも大きくする必要がある。各ゲート電極２４がドレイン電極３０（ドレイン開口部２６Ｂ）を囲む構造の場合、ドレイン電極３０とゲート電極２４とのＹ軸方向の離間距離も相対的に大きくなる。このため、ゲート電極２４がソース電極２８を囲む構造は、ゲート電極２４がドレイン電極３０を囲む構造に比べてチップ面積の点で有利である。
【0061】
［５．半導体基板の凹凸構造］
図８は、例示的な基板凹部レイアウトを示す概略平面図であり、図９は、図８のＦ９－Ｆ９線に沿った概略断面図であり、図８の基板凹部レイアウトに基づいてバッファ層１４および電子走行層１６に形成された凹凸構造を有する窒化物半導体装置１０Ａの概略断面図である。なお、便宜上、上述したトランジスタＴの概略構造の説明に用いた図２の断面図では、図９の断面図に示す半導体基板１１、バッファ層１４、および電子走行層１６の凹凸構造は省略されている。
図８は、例示的な基板凹部レイアウトを示す概略平面図であり、図９は、図８のＦ９－Ｆ９線に沿った概略断面図であり、図８の基板凹部レイアウトに基づいてバッファ層１４および電子走行層１６に形成された凹凸構造を有する窒化物半導体装置１０Ａの概略断面図である。なお、便宜上、上述したトランジスタＴの概略構造の説明に用いた図２の断面図では、図９の断面図に示す半導体基板１１、バッファ層１４、および電子走行層１６の凹凸構造は省略されている。
【0062】
まず、半導体基板１１の凹凸構造について説明する。
図８および図９に示されるように、半導体基板１１（図８では図示略）は、半導体基板１１の上面１１Ａに形成された１つまたは複数（第１実施形態では複数）の凹部６０を含む。したがって、半導体基板１１は、凹部６０の形状に基づく凹凸構造を上面１１Ａに有している。凹部６０は、半導体基板１１の上面１１Ａから深さＤ１で形成される。深さＤ１は、例えば、３００ｎｍ以上５００ｎｍ以下とすることができる。
図８および図９に示されるように、半導体基板１１（図８では図示略）は、半導体基板１１の上面１１Ａに形成された１つまたは複数（第１実施形態では複数）の凹部６０を含む。したがって、半導体基板１１は、凹部６０の形状に基づく凹凸構造を上面１１Ａに有している。凹部６０は、半導体基板１１の上面１１Ａから深さＤ１で形成される。深さＤ１は、例えば、３００ｎｍ以上５００ｎｍ以下とすることができる。
【0063】
例えば、凹部６０は、平面視でゲート電極２４と少なくとも部分的に重なる位置（以下、ゲート電極重複位置という）に設けられた第１凹部６０Ａを含む。また、凹部６０は、平面視でソース電極２８と少なくとも部分的に重なる位置（以下、ソース電極重複位置という）に設けられた第２凹部６０Ｂを含む。また、凹部６０は、平面視でドレイン電極３０と少なくとも部分的に重なる位置（以下、ドレイン重複位置という）に設けられた第３凹部６０Ｃを含む。
【0064】
なお、図８および図９の例に示される第１実施形態では、凹部６０は、第１～第３凹部６０Ａ，６０Ｂ，６０Ｃのすべてを含むものであるが、凹部６０は、ゲート電極重複位置、ソース電極重複位置、およびドレイン電極重複位置のうちの少なくとも１つに設けられていればよい。例えば、凹部６０は、第１～第３凹部６０Ａ，６０Ｂ，６０Ｃのうちのいずれか一つまたは２つのみを含むものであってよい。
【0065】
第１凹部６０Ａは、平面視でゲート電極２４と重なる位置にてＹ軸方向に延在している。なお、図８では、分かり易くするために第１凹部６０ＡがＹ軸方向に１つのトランジスタＴ（単位トランジスタ）のゲート電極２４と重なる長さで形成されるものとして示されているが、第１凹部６０ＡはＹ軸方向に複数のトランジスタＴ１のゲート電極２４と重なる長さで形成されてよい。例えば、第１凹部６０Ａは、アクティブ領域Ａ１全体に亘ってＹ軸方向に延在し得る。
【0066】
第１凹部６０Ａは、Ｘ軸方向にゲート電極２４の全体と重なるように形成されている。例えば、Ｘ軸方向の第１凹部６０Ａの幅Ｗ１は、Ｘ軸方向のゲート電極２４の長さ以上であってよい。第１実施形態では、図９に示されるように、第１凹部６０Ａの幅Ｗ１は、第１凹部６０ＡがＸ軸方向にゲート層本体部２２Ａの全体と重なるように、Ｘ軸方向のゲート層本体部２２Ａの長さ以上に設定されている。
【0067】
第２凹部６０Ｂは、平面視でソース電極２８と重なる位置にてＹ軸方向に延在している。なお、図８では、分かり易くするために第２凹部６０ＢがＹ軸方向に１つのトランジスタＴ（単位トランジスタ）のソース電極２８と重なる長さで形成されるものとして示されているが、第２凹部６０ＢはＹ軸方向に複数のトランジスタＴ１のソース電極２８と重なる長さで形成されてよい。例えば、第２凹部６０Ｂは、アクティブ領域Ａ１全体に亘ってＹ軸方向に延在し得る。
【0068】
第２凹部６０Ｂは、Ｘ軸方向にソースコンタクト部２８Ａの全体と重なるように、すなわち、ソース開口部２６Ａの全体と重なるように形成されている。例えば、図９に示されるように、Ｘ軸方向の第２凹部６０Ｂの幅Ｗ２は、Ｘ軸方向のソースコンタクト部２８Ａの長さ（ソース開口部２６Ａの幅）以上であってよい。なお、図示を分かり易くするために、図８では、第２凹部６０Ｂの幅（図９の幅Ｗ２）がソース開口部２６Ａの幅よりもわずかに大きく描かれている。
【0069】
第３凹部６０Ｃは、平面視でドレイン電極３０と重なる位置にてＹ軸方向に延在している。なお、図８では、分かり易くするために第３凹部６０ＣがＹ軸方向に１つのトランジスタＴ（単位トランジスタ）のドレイン電極３０と重なる長さで形成されるものとして示されているが、第３凹部６０ＣはＹ軸方向に複数のトランジスタＴ１のドレイン電極３０と重なる長さで形成されてよい。例えば、第３凹部６０Ｃは、アクティブ領域Ａ１全体に亘ってＹ軸方向に延在し得る。
【0070】
第３凹部６０Ｃは、Ｘ軸方向にドレインコンタクト部３０Ａの全体と重なるように、すなわち、ドレイン開口部２６Ｂの全体と重なるように形成されている。例えば、図９に示されるように、Ｘ軸方向の第３凹部６０Ｃの幅Ｗ３は、Ｘ軸方向のドレインコンタクト部３０Ａの長さ（ドレイン開口部２６Ｂの幅）以上であってよい。なお、図示を分かり易くするために、図８では、第３凹部６０Ｃの幅（図９の幅Ｗ３）がドレイン開口部２６Ｂの幅よりもわずかに大きく描かれている。
【0071】
【0072】
電子走行層１６およびその下層のバッファ層１４は、半導体基板１１上に種々の窒化物半導体をエピタキシャル成長させることによって形成される。例えば、バッファ層１４はＡｌＮ層とＡｌＧａＮ層とを含む層であってよく、電子走行層１６はＧａＮ層であってよい。半導体基板１１は、上記したように凹部６０を含む。したがって、半導体基板１１上に形成されるバッファ層１４、およびバッファ層１４上に形成される電子走行層１６には、半導体基板１１の凹部６０の位置に対応して凹凸構造が形成される。なお、電子走行層１６（それを形成する窒化物半導体層）にはその形成過程で平坦化処理が施されるため、電子走行層１６上に形成される電子供給層１８には凹凸構造は形成されない。
【0073】
まず、バッファ層１４の凹凸構造について説明する。
バッファ層１４は、半導体基板１１の凹部６０の形状に対応して形成される凹凸構造をバッファ層１４の上面１４Ａおよび下面１４Ｂに各々有している。図９の例においては、バッファ層１４は、平面視で半導体基板１１の複数の凹部６０に対応する位置にてバッファ層１４の下面１４Ｂに形成された複数の凸部８０を含む。また、バッファ層１４は、平面視でバッファ層１４の複数の凸部８０（すなわち、半導体基板１１の複数の凹部６０）に対応する位置にてバッファ層１４の上面１４Ａに形成された複数の凹部８１を含む。
バッファ層１４は、半導体基板１１の凹部６０の形状に対応して形成される凹凸構造をバッファ層１４の上面１４Ａおよび下面１４Ｂに各々有している。図９の例においては、バッファ層１４は、平面視で半導体基板１１の複数の凹部６０に対応する位置にてバッファ層１４の下面１４Ｂに形成された複数の凸部８０を含む。また、バッファ層１４は、平面視でバッファ層１４の複数の凸部８０（すなわち、半導体基板１１の複数の凹部６０）に対応する位置にてバッファ層１４の上面１４Ａに形成された複数の凹部８１を含む。
【0074】
バッファ層１４の凸部８０は、バッファ層１４の下面１４Ｂから下方に突出して半導体基板１１の凹部６０に埋め込まれている。したがって、バッファ層１４の凸部８０は、半導体基板１１の凹部６０と同等な深さＤ１で形成される。バッファ層１４の凸部８０は、半導体基板１１の第１～第３凹部６０Ａ，６０Ｂ，６０Ｃにそれぞれ埋め込まれる第１～第３凸部８０Ａ，８０Ｂ，８０Ｃを含む。したがって、第１凸部８０Ａはゲート電極重複位置に設けられており、第２凸部８０Ｂはソース電極重複位置に設けられており、第３凸部８０Ｃはドレイン電極重複位置に設けられている。
【0075】
バッファ層１４の凹部８１は、バッファ層１４の上面１４Ａから、上記深さＤ１と同等かまたはそれよりもわずかに小さい深さＤ２で形成される。バッファ層１４の凹部８１は、平面視でバッファ層１４の第１～第３凸部８０Ａ，８０Ｂ，８０Ｃ（すなわち、半導体基板１１の第１～第３凹部６０Ａ，６０Ｂ，６０Ｃ）にそれぞれ対応する位置に形成された第１～第３凹部８１Ａ，８１Ｂ，８１Ｃを含む。したがって、第１凹部８１Ａはゲート電極重複位置に設けられており、第２凹部８１Ｂはソース電極重複位置に設けられており、第３凹部８１Ｃはドレイン電極重複位置に設けられている。
【0076】
次に、電子走行層１６の凹凸構造について説明する。
電子走行層１６は、半導体基板１１の凹部６０の形状に対応して形成される凹凸構造を電子走行層１６の下面１６Ｂに有している。なお、上記したように電子走行層１６（それを形成する窒化物半導体層）にはその形成過程で平坦化処理が施されるため、電子走行層１６の上面１６Ａには凹凸構造は形成されない。
電子走行層１６は、半導体基板１１の凹部６０の形状に対応して形成される凹凸構造を電子走行層１６の下面１６Ｂに有している。なお、上記したように電子走行層１６（それを形成する窒化物半導体層）にはその形成過程で平坦化処理が施されるため、電子走行層１６の上面１６Ａには凹凸構造は形成されない。
【0077】
図９の例においては、電子走行層１６は、平面視で半導体基板１１の複数の凹部６０に対応する位置にて電子走行層１６の下面１６Ｂに形成された複数の凸部７０を含む。電子走行層１６の凸部７０は、電子走行層１６の下面１６Ｂから下方に突出してバッファ層１４の凹部８１に埋め込まれている。したがって、電子走行層１６の凸部７０は、バッファ層１４の凹部８１と同等な深さＤ２で形成される。電子走行層１６の凸部７０は、バッファ層１４の第１～第３凹部８１Ａ，８１Ｂ，８１Ｃにそれぞれ埋め込まれる第１～第３凸部７０Ａ，７０Ｂ，７０Ｃを含む。したがって、第１凸部７０Ａはゲート電極重複位置に設けられており、第２凸部７０Ｂはソース電極重複位置に設けられており、第３凸部７０Ｃはドレイン電極重複位置に設けられている。
【0078】
［７．凹凸構造の形状］
図１０は、半導体基板１１、バッファ層１４、および電子走行層１６にそれぞれ形成される凹凸構造の例示的な形状を示す図９の部分拡大断面図である。図１０に示されるように、半導体基板１１の第１凹部６０Ａは、深さ方向に半導体基板１１の上面１１Ａから徐々に幅狭となるテーパ面６０Ｔを有する断面テーパ状に形成され得る。この場合、バッファ層１４の第１凸部８０Ａもテーパ面８０Ｔを有するように形成されるとともに、バッファ層１４の第１凹部８１Ａもテーパ面８１Ｔを有するように形成される。さらには、電子走行層１６の第１凸部７０Ａもテーパ面７０Ｔを有するように形成される。なお、図示は省略しているが、他の凹部６０，８１および他の凸部７０，８０も、図１０と同様な断面テーパ状に形成され得る。
図１０は、半導体基板１１、バッファ層１４、および電子走行層１６にそれぞれ形成される凹凸構造の例示的な形状を示す図９の部分拡大断面図である。図１０に示されるように、半導体基板１１の第１凹部６０Ａは、深さ方向に半導体基板１１の上面１１Ａから徐々に幅狭となるテーパ面６０Ｔを有する断面テーパ状に形成され得る。この場合、バッファ層１４の第１凸部８０Ａもテーパ面８０Ｔを有するように形成されるとともに、バッファ層１４の第１凹部８１Ａもテーパ面８１Ｔを有するように形成される。さらには、電子走行層１６の第１凸部７０Ａもテーパ面７０Ｔを有するように形成される。なお、図示は省略しているが、他の凹部６０，８１および他の凸部７０，８０も、図１０と同様な断面テーパ状に形成され得る。
【0079】
［８．窒化物半導体装置の製造方法］
次に、図１１～図１６を参照して、図９の窒化物半導体装置１０Ａの例示的な製造方法について説明する。なお、理解を容易にするために、図１１～図１６に示される製造過程の構造において、図９の窒化物半導体装置１０Ａの構成要素と同じまたはそれに対応する構成要素には同一符号を付している。
次に、図１１～図１６を参照して、図９の窒化物半導体装置１０Ａの例示的な製造方法について説明する。なお、理解を容易にするために、図１１～図１６に示される製造過程の構造において、図９の窒化物半導体装置１０Ａの構成要素と同じまたはそれに対応する構成要素には同一符号を付している。
【0080】
図１１に示されるように、半導体基板１１の上面１１Ａに、第１～第３凹部６０Ａ，６０Ｂ，６０Ｃを含む複数の凹部６０が形成される。半導体基板１１は、例えばＳｉ基板である。凹部６０は、例えば図示しないマスクを使用してリソグラフィおよびエッチングを行い、凹部６０を形成する位置に対応する半導体基板１１の所与の部分を除去することで形成される。このとき、凹部６０は、図１０に示す断面テーパ状に形成されてよい。
【0081】
次いで、図１２に示されるように、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いたエピタキシャル成長によって、半導体基板１１上にバッファ層１４が形成される。詳細な図示は省略するが、バッファ層１４は、例えば、半導体基板１１上に形成されたＡｌＮ層と、ＡｌＮ層上に形成されたグレーテッドＡｌＧａＮ層とを含む多層バッファ層であってよい。グレーテッドＡｌＧａＮ層は、ＡｌＮ層に近い側から順にＡｌ組成を例えば７５％、５０％、２５％とした３つのＡｌＧａＮ層を積層することによって形成され得る。
【0082】
バッファ層１４が形成されるとき、バッファ層１４の下面１４Ｂには、半導体基板１１の第１～第３凹部６０Ａ，６０Ｂ，６０Ｃにそれぞれ埋め込まれる第１～第３凸部８０Ａ，８０Ｂ，８０Ｃを含む複数の凸部８０が形成される。また、これら第１～第３凸部８０Ａ，８０Ｂ，８０Ｃの形状に倣って、バッファ層１４の上面１４Ａには、平面視で第１～第３凸部８０Ａ，８０Ｂ，８０Ｃにそれぞれ対応する位置に第１～第３凹部８１Ａ，８１Ｂ，８１Ｃを含む複数の凹部８１が形成される。
【0083】
次いで、図１３に示されるように、引き続きＭＯＣＶＤ法を用いたエピタキシャル成長によって、バッファ層１４上に電子走行層１６が形成される。電子走行層１６は例えばＧａＮ層である。
【0084】
電子走行層１６が形成されるとき、電子走行層１６の下面１６Ｂには、バッファ層１４の第１～第３凹部８１Ａ，８１Ｂ，８１Ｃにそれぞれ埋め込まれる第１～第３凸部７０Ａ，７０Ｂ，７０Ｃを含む複数の凸部７０が形成される。また、これら第１～第３凸部７０Ａ，７０Ｂ，７０Ｃの形状に倣って、電子走行層１６の形成層である窒化物半導体層（ここでの例ではＧａＮ層）の上面には、平面視で第１～第３凸部７０Ａ，７０Ｂ，７０Ｃにそれぞれ対応する位置に第１～第３凹部７１Ａ，７１Ｂ，７１Ｃを含む複数の凹部７１が形成される。
【0085】
次いで、図１４に示されるように、電子走行層１６の形成層である窒化物半導体層（ここでの例ではＧａＮ層）の上面に対して平坦化処理が施される。この平坦化処理により、先の工程で形成された第１～第３凹部７１Ａ，７１Ｂ，７１Ｃを含む複数の凹部７１（図１３参照）が除去される。その結果、電子走行層１６の形成層である窒化物半導体層（ＧａＮ層）の上面が平坦化される。
【0086】
次いで、図１５に示されるように、引き続きＭＯＣＶＤ法を用いたエピタキシャル成長によって、目標とする所望の厚さ（例えば、０．５μｍ以上２μｍ以下）が得られるまで電子走行層１６の形成が継続される。なお、先の工程で平坦化処理が行われているため、最終的に得られる電子走行層１６の上面１６Ａは平坦面として形成される。
【0087】
次いで、図１６に示されるように、引き続きＭＯＣＶＤ法を用いたエピタキシャル成長によって、電子走行層１６上に電子供給層１８が形成される。電子供給層１８は例えばＡｌＧａＮ層であり、例えば５ｎｍ以上２０ｎｍ以下の厚さで形成される。また、引き続きＭＯＣＶＤ法を用いたエピタキシャル成長によって、電子供給層１８上に、ゲート層２２を形成するための窒化物半導体層を形成する。ゲート層２２用の窒化物半導体層は、例えばアクセプタ型不純物がドープされたＧａＮ層（ｐ型ＧａＮ層）であり、例えば８０ｎｍ以上１５０ｎｍ以下の厚さで形成される。
【0088】
なお、以降の製造工程の図示は省略するが、公知の製造プロセスを用いて図９の窒化物半導体装置１０Ａを製造することができる。例えば、図１６の工程後は、ゲート層２２用の窒化物半導体層上に、ゲート電極２４を形成するための電極層が例えばスパッタ法によって形成され、その電極層が選択的にエッチングされることでゲート電極２４が形成される。次いで、ゲート層２２用の窒化物半導体層が選択的にエッチングされることでゲート層２２が形成される。このとき、ゲート層２２用の窒化物半導体層をエッチングする領域を変更しながら複数回に亘ってエッチングを行うことで、ゲート層２２をゲート層本体部２２Ａと第１延在部２２Ｂと第２延在部２２Ｃとを含む形状に形成することができる。次いで、絶縁層２６が形成される。次いで、その絶縁層２６上に、フィールドプレート電極３１と一体のソース電極２８と、ドレイン電極３０とが形成される。これにより、図９の窒化物半導体装置１０Ａが製造される。
【0089】
［９．作用］
次に、第１実施形態の窒化物半導体装置１０Ａの作用を説明する。
図９に示されるように、半導体基板１１は複数の凹部６０を含む。これら複数の凹部６０は、ゲート電極重複位置に設けられた第１凹部６０Ａと、ソース電極重複位置に設けられた第２凹部６０Ｂと、ドレイン電極重複位置に設けられた第３凹部６０Ｃとを含む。これにより、半導体基板１１の上方に形成される電子走行層１６には、平面視で第１～第３凹部６０Ａ，６０Ｂ，６０Ｃにそれぞれ対応する位置において電子走行層１６の下面１６Ｂから下方に突出する第１～第３凸部７０Ａ，７０Ｂ，７０Ｃが形成される。
次に、第１実施形態の窒化物半導体装置１０Ａの作用を説明する。
図９に示されるように、半導体基板１１は複数の凹部６０を含む。これら複数の凹部６０は、ゲート電極重複位置に設けられた第１凹部６０Ａと、ソース電極重複位置に設けられた第２凹部６０Ｂと、ドレイン電極重複位置に設けられた第３凹部６０Ｃとを含む。これにより、半導体基板１１の上方に形成される電子走行層１６には、平面視で第１～第３凹部６０Ａ，６０Ｂ，６０Ｃにそれぞれ対応する位置において電子走行層１６の下面１６Ｂから下方に突出する第１～第３凸部７０Ａ，７０Ｂ，７０Ｃが形成される。
【0090】
電子走行層１６に形成された第１～第３凸部７０Ａ，７０Ｂ，７０Ｃは、電子走行層１６の厚さを局所的に増加させる。第１凸部７０Ａは、ゲート電極２４（第１実施形態ではソース層本体部２２Ａ）の直下の領域において電子走行層１６の厚さを増加させる。第２凸部７０Ｂは、ソース電極２８（第１実施形態ではソースコンタクト部２８Ａ）の直下の領域において電子走行層１６の厚さを増加させる。第３凸部７０Ｃは、ドレイン電極３０（第１実施形態ではドレインコンタクト部３０Ａ）の直下の領域において電子走行層１６の厚さを増加させる。
【0091】
ＨＥＭＴデバイス（すなわち、トランジスタＴ）は、半導体基板１１上に種々の窒化物半導体層をエピタキシャル成長させることで形成される。このとき、エピタキシャル成長の過程で窒化物半導体層には貫通転位に起因した結晶欠陥が形成され得る。この結晶欠陥は、その結晶欠陥を通じて流れる電流リークを増加させる要因となる。特に、電子走行層１６に多数の貫通転位が存在している場合には、電流リークの増大が顕著となる。これはＨＥＭＴデバイスの歩留まりを低下させる要因となる。
【0092】
この点、半導体基板１１に複数の凹部６０が形成されている構成では、電子走行層１６に複数の凸部７０が形成されるため電子走行層１６の厚さが局所的に増加する。電子走行層１６の厚さが増加すると、電子走行層１６の厚さ方向（Ｚ軸方向）に屈曲しながら延在する転位線（貫通転位）のうちのいくつかが相互に結合されることにより、貫通転位の数が減少する。
【0093】
ここで、電子走行層１６の厚さを単に全体的に増加させることによっても貫通転位の数を減少させることは可能である。しかしながら、電子走行層１６の全体を厚くした場合には、電子走行層１６にクラックが入り易くなるためＨＥＭＴデバイスの欠陥が生じ易くなる。これに対して、電子走行層１６の厚さが局所的に増加する構成では、クラックの発生を好適に抑制しつつ、貫通転位の数を減らすことができる。
【0094】
特に、上記のような貫通転位による結晶欠陥を通じた電流リークは、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域でより発生し易くなる。この点を考慮して、第１実施形態では、電子走行層１６の第１～第３凸部７０Ａ，７０Ｂ，７０Ｃにより、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域において電子走行層１６の厚さが局所的に増加されている。これにより、電子走行層１６におけるクラックの発生を好適に抑制しつつ、貫通転位の数を減少させて電流リークを低減することができる。その結果、ＨＥＭＴデバイスの歩留まりを向上させることができる。
【0095】
第１実施形態の窒化物半導体装置１０Ａは、以下の利点を有する。
（１－１）
半導体基板１１は複数の凹部６０を含む。これにより、電子走行層１６には平面視で複数の凹部６０に対応する位置に複数の凸部７０が形成される。この構成によれば、電子走行層１６の厚さを局所的に増加させることができるため、電子走行層１６におけるクラックの発生を抑制しつつ、貫通転位の数を低減してＨＥＭＴデバイスの歩留まりを向上させることができる。
（１－１）
半導体基板１１は複数の凹部６０を含む。これにより、電子走行層１６には平面視で複数の凹部６０に対応する位置に複数の凸部７０が形成される。この構成によれば、電子走行層１６の厚さを局所的に増加させることができるため、電子走行層１６におけるクラックの発生を抑制しつつ、貫通転位の数を低減してＨＥＭＴデバイスの歩留まりを向上させることができる。
【0096】
（１－２）
半導体基板１１と電子走行層１６との間にはバッファ層１４が設けられている。バッファ層１４は、半導体基板１１の複数の凹部６０に埋め込まれる複数の凸部８０と、電子走行層１６の複数の凸部７０が埋め込まれる複数の凹部８１とを含む。この構成によれば、電子走行層１６とバッファ層１４との合計厚さを半導体基板１１の複数の凹部６０に対応する位置で局所的に増加させて、電子走行層１６およびバッファ層１４を通じて半導体基板１１に流れる電流リークを低減することができる。
半導体基板１１と電子走行層１６との間にはバッファ層１４が設けられている。バッファ層１４は、半導体基板１１の複数の凹部６０に埋め込まれる複数の凸部８０と、電子走行層１６の複数の凸部７０が埋め込まれる複数の凹部８１とを含む。この構成によれば、電子走行層１６とバッファ層１４との合計厚さを半導体基板１１の複数の凹部６０に対応する位置で局所的に増加させて、電子走行層１６およびバッファ層１４を通じて半導体基板１１に流れる電流リークを低減することができる。
【0097】
（１－３）
半導体基板１１の複数の凹部６０は、第１～第３凹部６０Ａ，６０Ｂ，６０Ｃを含む。第１凹部６０Ａは、平面視でゲート電極２４と重なる位置にてＹ軸方向に延在し、第２凹部６０Ｂは、平面視でソース電極２８と重なる位置にてＹ軸方向に延在し、第３凹部６０Ｃは、平面視でドレイン電極３０と重なる位置にてＹ軸方向に延在する。この構成によれば、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域で電子走行層１６の厚さを局所的に増加させて貫通転位の数を低減することができる。これにより、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域での電流リークを好適に抑制することができる。
半導体基板１１の複数の凹部６０は、第１～第３凹部６０Ａ，６０Ｂ，６０Ｃを含む。第１凹部６０Ａは、平面視でゲート電極２４と重なる位置にてＹ軸方向に延在し、第２凹部６０Ｂは、平面視でソース電極２８と重なる位置にてＹ軸方向に延在し、第３凹部６０Ｃは、平面視でドレイン電極３０と重なる位置にてＹ軸方向に延在する。この構成によれば、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域で電子走行層１６の厚さを局所的に増加させて貫通転位の数を低減することができる。これにより、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域での電流リークを好適に抑制することができる。
【0098】
（１－４）
半導体基板１１の第１凹部６０Ａは、平面視でＸ軸方向にゲート電極２４の全体と重なっている。第２凹部６０Ｂは、平面視でＸ軸方向にソースコンタクト部２８Ａの全体と重なっている。第３凹部６０Ｃは、平面視でＸ軸方向にドレインコンタクト部３０Ａの全体と重なっている。この構成によれば、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域のうち電子走行層１６の厚さを増加させる領域が、電流リークのより生じ易い領域にさらに局所的に制限される。これにより、電流リークの低減とクラックの抑制とをより好適に両立することができる。
半導体基板１１の第１凹部６０Ａは、平面視でＸ軸方向にゲート電極２４の全体と重なっている。第２凹部６０Ｂは、平面視でＸ軸方向にソースコンタクト部２８Ａの全体と重なっている。第３凹部６０Ｃは、平面視でＸ軸方向にドレインコンタクト部３０Ａの全体と重なっている。この構成によれば、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域のうち電子走行層１６の厚さを増加させる領域が、電流リークのより生じ易い領域にさらに局所的に制限される。これにより、電流リークの低減とクラックの抑制とをより好適に両立することができる。
【0099】
（１－５）
ゲート層２２は、ゲート層本体部２２Ａと、第１延在部２２Ｂと、第２延在部２２Ｃとを含むステップ構造を有している。このようなゲート層２２が採用されている構成において、半導体基板１１の第１凹部６０Ａは、平面視でＸ軸方向にゲート層本体部２２Ａの全体と重なるように形成されている。この構成によれば、ゲート層２２の直下の領域のうち電流リークのより生じ易い領域で電子走行層１６の厚さを局所的に増加させることができる。これにより、電流リークの低減とクラックの抑制とをより好適に両立することができる。
ゲート層２２は、ゲート層本体部２２Ａと、第１延在部２２Ｂと、第２延在部２２Ｃとを含むステップ構造を有している。このようなゲート層２２が採用されている構成において、半導体基板１１の第１凹部６０Ａは、平面視でＸ軸方向にゲート層本体部２２Ａの全体と重なるように形成されている。この構成によれば、ゲート層２２の直下の領域のうち電流リークのより生じ易い領域で電子走行層１６の厚さを局所的に増加させることができる。これにより、電流リークの低減とクラックの抑制とをより好適に両立することができる。
【0100】
（１－６）
半導体基板１１の複数の凹部６０は各々、深さ方向に半導体基板１１の上面１１Ａから徐々に幅狭となる断面テーパ状に形成されている。この構成では、半導体基板１１の凹部６０の形状に倣って、電子走行層１６の下面１６Ｂに形成される複数の凸部７０も断面テーパ状に形成される。上記のように、電流リークを抑制する観点においては、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域で電子走行層１６の厚さを増加させることが効果的である。半導体基板１１の凹部６０（すなわち電子走行層１６の凸部７０）が断面テーパ状である場合、電子走行層１６の厚さが増加する領域が増えるため、例えば、第１凹部６０Ａによって電子走行層１６の厚さが増加する領域をゲート電極２４の直下の領域に位置合わせし易くなる。これは、ソース電極２８の直下の領域およびドレイン電極３０の直下の領域についても同様である。このため、上述した効果を得やすくなるとともに製造が容易となる。
半導体基板１１の複数の凹部６０は各々、深さ方向に半導体基板１１の上面１１Ａから徐々に幅狭となる断面テーパ状に形成されている。この構成では、半導体基板１１の凹部６０の形状に倣って、電子走行層１６の下面１６Ｂに形成される複数の凸部７０も断面テーパ状に形成される。上記のように、電流リークを抑制する観点においては、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域で電子走行層１６の厚さを増加させることが効果的である。半導体基板１１の凹部６０（すなわち電子走行層１６の凸部７０）が断面テーパ状である場合、電子走行層１６の厚さが増加する領域が増えるため、例えば、第１凹部６０Ａによって電子走行層１６の厚さが増加する領域をゲート電極２４の直下の領域に位置合わせし易くなる。これは、ソース電極２８の直下の領域およびドレイン電極３０の直下の領域についても同様である。このため、上述した効果を得やすくなるとともに製造が容易となる。
【0101】
（１－７）
半導体基板１１の複数の凹部６０は各々、半導体基板１１の上面１１Ａから３００ｎｍ以上５００ｎｍ以下の深さＤ１で形成されている。この場合、電子走行層１６の凸部７０も深さＤ１と同等かまたはそれよりもわずかに小さい深さＤ２で形成される。この構成によれば、電流リークを低減する効果をより好適に得られる厚さで電子走行層１６を形成することができる。
半導体基板１１の複数の凹部６０は各々、半導体基板１１の上面１１Ａから３００ｎｍ以上５００ｎｍ以下の深さＤ１で形成されている。この場合、電子走行層１６の凸部７０も深さＤ１と同等かまたはそれよりもわずかに小さい深さＤ２で形成される。この構成によれば、電流リークを低減する効果をより好適に得られる厚さで電子走行層１６を形成することができる。
【0102】
（１－８）
第１実施形態では、電子走行層１６はＧａＮ層であり、電子供給層１８はＡｌＧａＮ層であり、ゲート層２２はアクセプタ型不純物を含むＧａＮ層である。この構成によれば、ノーマリーオフ型のＧａＮ－ＨＥＭＴデバイスにおいて、上述した利点を得ることができる。
第１実施形態では、電子走行層１６はＧａＮ層であり、電子供給層１８はＡｌＧａＮ層であり、ゲート層２２はアクセプタ型不純物を含むＧａＮ層である。この構成によれば、ノーマリーオフ型のＧａＮ－ＨＥＭＴデバイスにおいて、上述した利点を得ることができる。
【0103】
＜第２実施形態＞
次に、図１７および図１８を参照して、第２実施形態にかかる窒化物半導体装置１０Ｂについて説明する。第２実施形態では、第１実施形態の基板凹部レイアウト（図８参照）が図１７に示すものに変更されており、その他の構成については、第１実施形態と同様である。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
次に、図１７および図１８を参照して、第２実施形態にかかる窒化物半導体装置１０Ｂについて説明する。第２実施形態では、第１実施形態の基板凹部レイアウト（図８参照）が図１７に示すものに変更されており、その他の構成については、第１実施形態と同様である。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
【0104】
図１７は、第２実施形態にかかる例示的な基板凹部レイアウトを示す概略平面図である。図１８は、図１７の基板凹部レイアウトに基づいてバッファ層１４および電子走行層１６に形成された凹凸構造を有する窒化物半導体装置１０Ｂの概略断面図である。
【0105】
図１７および図１８に示されるように、半導体基板１１（図１７では図示略）は、半導体基板１１の上面１１Ａに形成された１つまたは複数（第２実施形態では複数）の凹部６２を含む。したがって、半導体基板１１は、凹部６２の形状に基づく凹凸構造を上面１１Ａに有している。凹部６２は、第１実施形態（図９参照）と同様に半導体基板１１の上面１１Ａから深さＤ１で形成される。
【0106】
複数の凹部６２は、Ｘ軸方向に延在する凹部６２Ａ，６２Ｂを含む。凹部６２Ａは、Ｙ軸方向にそれぞれ延在するゲート電極２４、ソース電極２８、およびドレイン電極３０と平面視で交差する位置に配置されている。すなわち、凹部６２Ａは、平面視でゲート電極２４、ソース電極２８、およびドレイン電極３０の各々と少なくとも部分的に重なる位置に配置されている。なお、図１７の例においては、凹部６２Ａは、平面視においてゲート電極２４、ソース電極２８、およびドレイン電極３０と直交しているが、必ずしも直交（すなわち９０度）である必要はなく、平面視で交差する方向に延びていてもよい。本開示において、凹部６２Ａ（凹部６０）は第４凹部に対応する。凹部６２Ｂは、平面視でゲート電極２４、ソース電極２８、およびドレイン電極３０の少なくともいずれか１つと重複していない。
【0107】
なお、図１７では、分かり易くするために凹部６２がＸ軸方向に１つのトランジスタＴ（単位トランジスタ）のゲート電極２４、ソース電極２８、およびドレイン電極３０と重なる長さで形成されるものとして示されているが、凹部６２はＸ軸方向に複数のトランジスタＴ１と重なる長さで形成されてよい。例えば、凹部６２は、アクティブ領域Ａ１全体に亘ってＸ軸方向に延在し得る。
【0108】
Ｙ軸方向の凹部６２の幅Ｗ１１の値は特に限定されない。幅Ｗ１１の値は、例えば電子走行層１６におけるクラックの発生を抑制しつつ電子走行層１６の厚さを増加させることにより電流リークを抑制する観点により決定され得る。
【0109】
図１８に示されるように、バッファ層１４は、半導体基板１１の凹部６２（図１８では凹部６２Ａ）の形状に対応して形成される凹凸構造をバッファ層１４の上面１４Ａおよび下面１４Ｂに各々有している。図１８の例においては、バッファ層１４は、平面視で半導体基板１１の複数の凹部６２に対応する位置にてバッファ層１４の下面１４Ｂに形成された複数の凸部８２を含む。また、バッファ層１４は、平面視でバッファ層１４の複数の凸部８２（すなわち、半導体基板１１の複数の凹部６２）に対応する位置にてバッファ層１４の上面１４Ａに形成された複数の凹部８３を含む。
【0110】
バッファ層１４の凸部８２は、バッファ層１４の下面１４Ｂから下方に突出して半導体基板１１の凹部６２に埋め込まれている。したがって、バッファ層１４の凸部８２は、半導体基板１１の凹部６２と同等な深さＤ１で形成される。バッファ層１４の凹部８３は、第１実施形態（図９参照）と同様、バッファ層１４の上面１４Ａから上記深さＤ１と同等かまたはそれよりもわずかに小さい深さＤ２で形成される。
【0111】
電子走行層１６は、半導体基板１１の凹部６２の形状に対応して形成される凹凸構造を電子走行層１６の下面１６Ｂに有している。図１８の例においては、電子走行層１６は、平面視で半導体基板１１の複数の凹部６２に対応する位置にて電子走行層１６の下面１６Ｂに形成された複数の凸部７２を含む。電子走行層１６の凸部７２は、電子走行層１６の下面１６Ｂから下方に突出してバッファ層１４の凹部８３に埋め込まれている。したがって、電子走行層１６の凸部７２は、バッファ層１４の凹部８３と同等な深さＤ２で形成される。
【0112】
なお、第１実施形態と同様に、第２実施形態においても、半導体基板１１の凹部６２、バッファ層１４の凸部８２、バッファ層１４の凹部８３、および電子走行層１６の凸部７２は断面テーパ状に形成されてよい。
【0113】
第２実施形態の窒化物半導体装置１０Ｂは、第１実施形態の（１－１）～（１－２）および（１－６）～（１－８）と同様な利点に加えて、以下の利点を有する。
（２－１）
半導体基板１１は、Ｘ軸方向に延在する複数の凹部６２Ａ（凹部６０）を含む。凹部６２Ａは、平面視でゲート電極２４、ソース電極２８、およびドレイン電極３０の各々と少なくとも部分的に重なる位置に配置されている。これにより、電子走行層１６には平面視で複数の凹部６２Ａ（凹部６０）に対応する位置に複数の凸部７２が形成される。したがって、第１実施形態と同様に、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域において電子走行層１６の厚さを局所的に増加させることができる。ここで、第１実施形態においては、半導体基板１１に凹部６０Ａ，６０Ｂ，６０Ｃを形成する位置を、Ｘ軸方向におけるゲート電極２４、ソース電極２８、およびドレイン電極３０の位置に位置合わせする必要がある。これに対して、第２実施形態ではこのような位置合わせは不要である。このため、製造プロセスにおける種々の条件（例えばリソグラフィ条件）を考慮して半導体基板１１に凹部６２を形成する位置を厳密に管理する必要がない。したがって、製造が容易である。
（２－１）
半導体基板１１は、Ｘ軸方向に延在する複数の凹部６２Ａ（凹部６０）を含む。凹部６２Ａは、平面視でゲート電極２４、ソース電極２８、およびドレイン電極３０の各々と少なくとも部分的に重なる位置に配置されている。これにより、電子走行層１６には平面視で複数の凹部６２Ａ（凹部６０）に対応する位置に複数の凸部７２が形成される。したがって、第１実施形態と同様に、ゲート電極２４、ソース電極２８、およびドレイン電極３０の直下の領域において電子走行層１６の厚さを局所的に増加させることができる。ここで、第１実施形態においては、半導体基板１１に凹部６０Ａ，６０Ｂ，６０Ｃを形成する位置を、Ｘ軸方向におけるゲート電極２４、ソース電極２８、およびドレイン電極３０の位置に位置合わせする必要がある。これに対して、第２実施形態ではこのような位置合わせは不要である。このため、製造プロセスにおける種々の条件（例えばリソグラフィ条件）を考慮して半導体基板１１に凹部６２を形成する位置を厳密に管理する必要がない。したがって、製造が容易である。
【0114】
＜変更例＞
上記各実施形態は例えば以下のように変更できる。上記各実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記各実施形態と共通する部分については、上記各実施形態と同一の符号を付してその説明を省略する。
上記各実施形態は例えば以下のように変更できる。上記各実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記各実施形態と共通する部分については、上記各実施形態と同一の符号を付してその説明を省略する。
【0115】
・図１９に示されるように、第１実施形態において半導体基板１１に形成される凹部６０（６０Ａ，６０Ｂ，６０Ｃ）と第２実施形態において半導体基板１１に形成される凹部６２（６２Ａ，６２Ｂ）とを組み合わせてもよい。すなわち、Ｙ軸方向に延在する凹部６０とＸ軸方向に延在する凹部６２とを組み合わせて図１９に示されるように井桁状の凹部を半導体基板１１に形成してもよい。図示は省略するが、この場合には、半導体基板１１の井桁状の凹部の形状に倣って、電子走行層１６の下面１６Ｂに井桁状の凸部が形成される。この構成では、第１および第２実施形態に比べて、電流リークを抑制する効果を高めることができる。
【0116】
・図２０に示されるように、平面視において少なくとも１つのトランジスタＴ（単位トランジスタ）を囲む大きさを有する凹部６４を半導体基板１１に形成してもよい。なお、図２０の例では、凹部６４は、１つのトランジスタＴとともに隣接するトランジスタＴのドレイン電極３０を囲む大きさで形成されている。ただし、この大きさに限定されず、他の任意の大きさで凹部６４を形成してもよい。図示は省略するが、この場合には、半導体基板１１の凹部６４の形状に倣って、電子走行層１６の下面１６Ｂには、平面視で凹部６４と同等の大きさを有する凸部が形成される。この構成では、第１および第２実施形態に比べて、電流リークを抑制する効果を高めることができる。
【0117】
・上記第１実施形態では、半導体基板１１は複数の凹部６０を含み、上記第２実施形態では、半導体基板１１は複数の凹部６２を含む。しかしながら、半導体基板１１は、複数の凹部を含むことに限定されず、単一の凹部を含むものであってもよい。例えば、平面視でアクティブ領域Ａ１と同等な大きさを有する単一の凹部が半導体基板１１に形成されてもよい。
【0118】
・上記第１実施形態において、半導体基板１１の第１凹部６０Ａは、Ｘ軸方向においてゲート層本体部２２Ａ、第１延在部２２Ｂ、および第２延在部２２Ｃのすべてと重なる長さで形成されてもよい。この構成では、第１実施形態に比べて電流リークを抑制する効果を高めることができる。
【0119】
・上記第２実施形態において、凹部６２Ａ，６２Ｂのうち凹部６２Ｂを省略してもよい。すなわち、複数の凹部６０は、平面視でゲート電極２４、ソース電極２８、およびドレイン電極３０の各々と少なくとも部分的に重なる位置に配置される凹部６２Ａのみを含むものであってもよい。
【0120】
・上記第２実施形態において、凹部６２Ａは、平面視でゲート電極２４、ソース電極２８、およびドレイン電極３０のうちのいずれか１つまたはそれらのうちの２つと部分的に重なるように形成されてもよい。
【0121】
・ソースパッド４１、ドレインパッド４２、およびゲートパッド４３の各電極パッドに関して、その平面視形状、数、および絶縁層１２の上面１２Ａ上における配置は上記実施形態に限定されない。
【0122】
・上記各実施形態では、トランジスタＴは、窒化物半導体を用いたＨＥＭＴとして実現されたが、必ずしも窒化物半導体ＨＥＭＴに限定されない。窒化物半導体装置により形成されるトランジスタＴは、任意のトランジスタとすることができる。
【0123】
・上記各実施形態において、トランジスタＴは、ノーマリーオフ型に限定されず、ノーマリーオフ型として実現されてもよい。この場合、ゲート層２２はアクセプタ型不純物を含まない。
【0124】
・上記各実施形態において、ゲート層２２は、第１延在部２２Ｂおよび第２延在部２２Ｃを含まず、ゲート層本体部２２Ａのみで形成されてもよい。
・上記各実施形態において、アクティブ領域Ａ１および周辺領域Ａ２の配置は、図１に示すレイアウトに限定されない。
・上記各実施形態において、アクティブ領域Ａ１および周辺領域Ａ２の配置は、図１に示すレイアウトに限定されない。
【0125】
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0126】
本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図２，図３に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0127】
本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
＜付記＞
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
＜付記＞
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0128】
（付記１）
半導体基板（１１）と、
前記半導体基板（１１）の上方に設けられ、第１窒化物半導体で構成された電子走行層（１６）と、
前記電子走行層（１６）上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層（１８）と、
前記電子供給層（１８）上の一部に設けられ、第３窒化物半導体で構成されたゲート層（２２）と、
前記ゲート層（２２）上に設けられたゲート電極（２４）と、
前記電子供給層（１８）に接しているソース電極（２８）およびドレイン電極（３０）と、を備え、
前記半導体基板（１１）は、
平面視で前記ゲート電極（２４）と少なくとも部分的に重なる位置、
平面視で前記ソース電極（２８）と少なくとも部分的に重なる位置、および
平面視で前記ドレイン電極（３０）と少なくとも部分的に重なる位置
のうちの少なくとも１つに設けられた１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ；６４）を含む、窒化物半導体装置（１０Ａ；１０Ｂ）。
半導体基板（１１）と、
前記半導体基板（１１）の上方に設けられ、第１窒化物半導体で構成された電子走行層（１６）と、
前記電子走行層（１６）上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層（１８）と、
前記電子供給層（１８）上の一部に設けられ、第３窒化物半導体で構成されたゲート層（２２）と、
前記ゲート層（２２）上に設けられたゲート電極（２４）と、
前記電子供給層（１８）に接しているソース電極（２８）およびドレイン電極（３０）と、を備え、
前記半導体基板（１１）は、
平面視で前記ゲート電極（２４）と少なくとも部分的に重なる位置、
平面視で前記ソース電極（２８）と少なくとも部分的に重なる位置、および
平面視で前記ドレイン電極（３０）と少なくとも部分的に重なる位置
のうちの少なくとも１つに設けられた１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ；６４）を含む、窒化物半導体装置（１０Ａ；１０Ｂ）。
【0129】
（付記２）
前記電子走行層（１６）は、平面視で前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ；６４）の位置に対応して前記電子走行層（１６）の下面（１６Ｂ）に形成された１つまたは複数の凸部（７０（７０Ａ；７０Ｂ；７０Ｃ）；７２）を含む、付記１に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記電子走行層（１６）は、平面視で前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ；６４）の位置に対応して前記電子走行層（１６）の下面（１６Ｂ）に形成された１つまたは複数の凸部（７０（７０Ａ；７０Ｂ；７０Ｃ）；７２）を含む、付記１に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0130】
（付記３）
前記半導体基板（１１）と前記電子走行層（１６）との間に設けられたバッファ層（１４）を備え、
前記バッファ層（１４）は、
前記半導体基板（１１）に接する前記バッファ層（１４）の下面（１４Ｂ）に形成され、前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ；６４）に埋め込まれる１つまたは複数の凸部（８０（８０Ａ；８０Ｂ；８０Ｃ）；８２）と、
前記電子走行層（１６）に接する前記バッファ層（１４）の上面（１４Ａ）に形成され、前記電子走行層（１６）の前記１つまたは複数の凸部（７０（７０Ａ；７０Ｂ；７０Ｃ）；７２）が埋め込まれる１つまたは複数の凹部（８１（８１Ａ；８１Ｂ；８１Ｃ）；８３）と、
を含む、付記２に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記半導体基板（１１）と前記電子走行層（１６）との間に設けられたバッファ層（１４）を備え、
前記バッファ層（１４）は、
前記半導体基板（１１）に接する前記バッファ層（１４）の下面（１４Ｂ）に形成され、前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ；６４）に埋め込まれる１つまたは複数の凸部（８０（８０Ａ；８０Ｂ；８０Ｃ）；８２）と、
前記電子走行層（１６）に接する前記バッファ層（１４）の上面（１４Ａ）に形成され、前記電子走行層（１６）の前記１つまたは複数の凸部（７０（７０Ａ；７０Ｂ；７０Ｃ）；７２）が埋め込まれる１つまたは複数の凹部（８１（８１Ａ；８１Ｂ；８１Ｃ）；８３）と、
を含む、付記２に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0131】
（付記４）
前記ゲート電極（２４）、前記ソース電極（２８）、および前記ドレイン電極（３０）は各々、平面視で第１方向（Ｙ）に長尺状に延在しており、
前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ））は、
平面視で前記ゲート電極（２４）と重なる位置にて前記第１方向（Ｙ）に延在する第１凹部（６０Ａ）と、
平面視で前記ソース電極（２８）と重なる位置にて前記第１方向（Ｙ）に延在する第２凹部（６０Ｂ）と、
平面視で前記ドレイン電極（３０）と重なる位置にて前記第１方向（Ｙ）に延在する第３凹部（６０Ｃ）と
のうちの少なくとも１つを含む、付記１～３のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ）。
前記ゲート電極（２４）、前記ソース電極（２８）、および前記ドレイン電極（３０）は各々、平面視で第１方向（Ｙ）に長尺状に延在しており、
前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ））は、
平面視で前記ゲート電極（２４）と重なる位置にて前記第１方向（Ｙ）に延在する第１凹部（６０Ａ）と、
平面視で前記ソース電極（２８）と重なる位置にて前記第１方向（Ｙ）に延在する第２凹部（６０Ｂ）と、
平面視で前記ドレイン電極（３０）と重なる位置にて前記第１方向（Ｙ）に延在する第３凹部（６０Ｃ）と
のうちの少なくとも１つを含む、付記１～３のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ）。
【0132】
（付記５）
前記第１凹部（６０Ａ）は、平面視で前記第１方向（Ｙ）と直交する第２方向（Ｘ）に前記ゲート電極（２４）の全体と重なっており、
前記ソース電極（２８）は、前記電子供給層（１８）と接するソースコンタクト部（２８Ａ）を含み、
前記第２凹部（６０Ｂ）は、平面視で前記第２方向（Ｘ）に前記ソースコンタクト部（２８Ａ）の全体と重なっており、
前記ドレイン電極（３０）は、前記電子供給層（１８）と接するドレインコンタクト部（３０Ａ）を含み、
前記第３凹部（６０Ｃ）は、平面視で前記第２方向（Ｘ）に前記ドレインコンタクト部（３０Ａ）の全体と重なっている、付記４に記載の窒化物半導体装置（１０Ａ）。
前記第１凹部（６０Ａ）は、平面視で前記第１方向（Ｙ）と直交する第２方向（Ｘ）に前記ゲート電極（２４）の全体と重なっており、
前記ソース電極（２８）は、前記電子供給層（１８）と接するソースコンタクト部（２８Ａ）を含み、
前記第２凹部（６０Ｂ）は、平面視で前記第２方向（Ｘ）に前記ソースコンタクト部（２８Ａ）の全体と重なっており、
前記ドレイン電極（３０）は、前記電子供給層（１８）と接するドレインコンタクト部（３０Ａ）を含み、
前記第３凹部（６０Ｃ）は、平面視で前記第２方向（Ｘ）に前記ドレインコンタクト部（３０Ａ）の全体と重なっている、付記４に記載の窒化物半導体装置（１０Ａ）。
【0133】
（付記６）
前記ゲート層（２２）は、
ゲート層本体部（２２Ａ）と、
前記ゲート層本体部（２２Ａ）の第１側面から前記ソースコンタクト部（２８Ａ）に向かって延在する第１延在部（２２Ｂ）と、
前記第１側面とは反対側の前記ゲート層本体部（２２Ａ）の第２側面から前記ドレインコンタクト部（３０Ａ）に向かって延在する第２延在部（２２Ｃ）と、を含み、
前記第１凹部（６０Ａ）は、平面視で前記第２方向（Ｘ）に前記ゲート層本体部（２２Ａ）の全体と重なっている、付記５に記載の窒化物半導体装置（１０Ａ）。
前記ゲート層（２２）は、
ゲート層本体部（２２Ａ）と、
前記ゲート層本体部（２２Ａ）の第１側面から前記ソースコンタクト部（２８Ａ）に向かって延在する第１延在部（２２Ｂ）と、
前記第１側面とは反対側の前記ゲート層本体部（２２Ａ）の第２側面から前記ドレインコンタクト部（３０Ａ）に向かって延在する第２延在部（２２Ｃ）と、を含み、
前記第１凹部（６０Ａ）は、平面視で前記第２方向（Ｘ）に前記ゲート層本体部（２２Ａ）の全体と重なっている、付記５に記載の窒化物半導体装置（１０Ａ）。
【0134】
（付記７）
前記ゲート電極（２４）、前記ソース電極（２８）、および前記ドレイン電極（３０）は各々、平面視で第１方向（Ｙ）に長尺状に延在しており、
前記半導体基板（１１）の前記１つまたは複数の凹部（６２Ａ）は各々、平面視で前記第１方向（Ｙ）と直交する第２方向（Ｘ）に延在している、付記１～３のうちのいずれか一つに記載の窒化物半導体装置（１０Ｂ）。
前記ゲート電極（２４）、前記ソース電極（２８）、および前記ドレイン電極（３０）は各々、平面視で第１方向（Ｙ）に長尺状に延在しており、
前記半導体基板（１１）の前記１つまたは複数の凹部（６２Ａ）は各々、平面視で前記第１方向（Ｙ）と直交する第２方向（Ｘ）に延在している、付記１～３のうちのいずれか一つに記載の窒化物半導体装置（１０Ｂ）。
【0135】
（付記８）
前記ゲート電極（２４）、前記ソース電極（２８）、および前記ドレイン電極（３０）は各々、平面視で第１方向（Ｙ）に長尺状に延在しており、
前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ）は、
平面視で前記ゲート電極（２４）と重なる位置にて前記第１方向（Ｙ）に延在する第１凹部（６０Ａ）と、平面視で前記ソース電極（２８）と重なる位置にて前記第１方向（Ｙ）に延在する第２凹部（６０Ｂ）と、平面視で前記ドレイン電極（３０）と重なる位置にて前記第１方向（Ｙ）に延在する第３凹部（６０Ｃ）とのうちの少なくとも１つと、
平面視で前記第１方向（Ｙ）と直交する第２方向（Ｘ）に延在する第４凹部（６２Ａ）と、
を含む、付記１～３のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記ゲート電極（２４）、前記ソース電極（２８）、および前記ドレイン電極（３０）は各々、平面視で第１方向（Ｙ）に長尺状に延在しており、
前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ）は、
平面視で前記ゲート電極（２４）と重なる位置にて前記第１方向（Ｙ）に延在する第１凹部（６０Ａ）と、平面視で前記ソース電極（２８）と重なる位置にて前記第１方向（Ｙ）に延在する第２凹部（６０Ｂ）と、平面視で前記ドレイン電極（３０）と重なる位置にて前記第１方向（Ｙ）に延在する第３凹部（６０Ｃ）とのうちの少なくとも１つと、
平面視で前記第１方向（Ｙ）と直交する第２方向（Ｘ）に延在する第４凹部（６２Ａ）と、
を含む、付記１～３のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0136】
（付記９）
前記ゲート電極（２４）、前記ソース電極（２８）、および前記ドレイン電極（３０）は各々、平面視で第１方向（Ｙ）に長尺状に延在しており、
前記半導体基板（１１）の前記１つまたは複数の凹部（６４）は各々、前記ゲート層（２２）、前記ゲート電極（２４）、前記ソース電極（２８）、および前記ドレイン電極（３０）を含む少なくとも単位トランジスタ（Ｔ）を平面視で囲む大きさで形成されている、付記１～３のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記ゲート電極（２４）、前記ソース電極（２８）、および前記ドレイン電極（３０）は各々、平面視で第１方向（Ｙ）に長尺状に延在しており、
前記半導体基板（１１）の前記１つまたは複数の凹部（６４）は各々、前記ゲート層（２２）、前記ゲート電極（２４）、前記ソース電極（２８）、および前記ドレイン電極（３０）を含む少なくとも単位トランジスタ（Ｔ）を平面視で囲む大きさで形成されている、付記１～３のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0137】
（付記１０）
前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ）は各々、深さ方向に前記半導体基板（１１）の上面（１１Ａ）から徐々に幅狭となる断面テーパ状に形成されている、付記１～９のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ）は各々、深さ方向に前記半導体基板（１１）の上面（１１Ａ）から徐々に幅狭となる断面テーパ状に形成されている、付記１～９のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0138】
（付記１１）
前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ）は各々、前記半導体基板（１１）の上面（１１Ａ）から３００ｎｍ以上５００ｎｍ以下の深さ（Ｄ１）で形成されている、付記１～１０のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記半導体基板（１１）の前記１つまたは複数の凹部（６０（６０Ａ；６０Ｂ；６０Ｃ）；６２Ａ）は各々、前記半導体基板（１１）の上面（１１Ａ）から３００ｎｍ以上５００ｎｍ以下の深さ（Ｄ１）で形成されている、付記１～１０のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0139】
（付記１２）
前記電子走行層（１６）はＧａＮ層であり、
前記電子供給層（１８）はＡｌＧａＮ層であり、
前記ゲート層（２２）は、Ｍｇ、Ｚｎ、およびＣのうちの少なくとも一つをアクセプタ型不純物として含むＧａＮ層である、付記１～１１のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記電子走行層（１６）はＧａＮ層であり、
前記電子供給層（１８）はＡｌＧａＮ層であり、
前記ゲート層（２２）は、Ｍｇ、Ｚｎ、およびＣのうちの少なくとも一つをアクセプタ型不純物として含むＧａＮ層である、付記１～１１のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【符号の説明】
【0140】
１０Ａ，１０Ｂ…窒化物半導体装置
１１…半導体基板
１２…絶縁層
１２Ａ…上面
１２Ｂ…下面
１４…バッファ層
１６…電子走行層
１８…電子供給層
２０…２ＤＥＧ（二次元電子ガス）
２２…ゲート層
２２Ａ…ゲート層本体部
２２Ｂ…第１延在部
２２Ｃ…第２延在部
２４…ゲート電極
２６…絶縁層
２６Ａ…ソース開口部
２６Ｂ…ドレイン開口部
２８…ソース電極
２８Ａ…ソースコンタクト部
３０…ドレイン電極
３０Ａ…ドレインコンタクト部
３１…フィールドプレート電極
３１Ａ…端部
４１…ソースパッド
４２…ドレインパッド
４３…ゲートパッド
４３Ａ…第１ゲートパッド
４３Ｂ…第２ゲートパッド
４４…ソース配線
４４Ａ…重なり部分
４５…ドレイン配線
４５Ａ…重なり部分
４６…ゲート配線
４６Ａ…第１ゲート配線
４６Ｂ…第２ゲート配線
５１…第１外周ガードリング
５２…第２外周ガードリング
６０，６２，６４…半導体基板の凹部
７０，７２…電子走行層の凸部
８０，８２…バッファ層の凸部
８１，８３…バッファ層の凹部
６０Ａ…半導体基板の第１凹部
６０Ｂ…半導体基板の第２凹部
６０Ｃ…半導体基板の第３凹部
６２Ａ…半導体基板の第４凹部
Ａ１…アクティブ領域
Ａ２…周辺領域
Ｔ…トランジスタ（単位トランジスタ）
Ｗ１，Ｗ２，Ｗ３…幅
Ｄ１，Ｄ２…深さ
１１…半導体基板
１２…絶縁層
１２Ａ…上面
１２Ｂ…下面
１４…バッファ層
１６…電子走行層
１８…電子供給層
２０…２ＤＥＧ（二次元電子ガス）
２２…ゲート層
２２Ａ…ゲート層本体部
２２Ｂ…第１延在部
２２Ｃ…第２延在部
２４…ゲート電極
２６…絶縁層
２６Ａ…ソース開口部
２６Ｂ…ドレイン開口部
２８…ソース電極
２８Ａ…ソースコンタクト部
３０…ドレイン電極
３０Ａ…ドレインコンタクト部
３１…フィールドプレート電極
３１Ａ…端部
４１…ソースパッド
４２…ドレインパッド
４３…ゲートパッド
４３Ａ…第１ゲートパッド
４３Ｂ…第２ゲートパッド
４４…ソース配線
４４Ａ…重なり部分
４５…ドレイン配線
４５Ａ…重なり部分
４６…ゲート配線
４６Ａ…第１ゲート配線
４６Ｂ…第２ゲート配線
５１…第１外周ガードリング
５２…第２外周ガードリング
６０，６２，６４…半導体基板の凹部
７０，７２…電子走行層の凸部
８０，８２…バッファ層の凸部
８１，８３…バッファ層の凹部
６０Ａ…半導体基板の第１凹部
６０Ｂ…半導体基板の第２凹部
６０Ｃ…半導体基板の第３凹部
６２Ａ…半導体基板の第４凹部
Ａ１…アクティブ領域
Ａ２…周辺領域
Ｔ…トランジスタ（単位トランジスタ）
Ｗ１，Ｗ２，Ｗ３…幅
Ｄ１，Ｄ２…深さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】