特開 2024-130962 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024130962

(43)【公開日】2024-09-30

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10B 43/20 20230101AFI20240920BHJP

   H01L 27/00 20060101ALI20240920BHJP

   H10B 43/27 20230101ALI20240920BHJP

   H01L 21/336 20060101ALI20240920BHJP

【ＦＩ】

H10B43/20

H01L27/00 301C

H01L27/00 301B

H10B43/27

H01L29/78 371

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023040945

(22)【出願日】2023-03-15

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100124372

【弁理士】

【氏名又は名称】山ノ井 傑

(72)【発明者】

【氏名】矢崎 晃平

(72)【発明者】

【氏名】森 伸二

(72)【発明者】

【氏名】春藤 健志

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP17

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP44

5F083ER02

5F083ER03

5F083ER22

5F083GA10

5F083GA27

5F083JA03

5F083JA39

5F083KA01

5F083KA03

5F083KA05

5F083PR03

5F083PR21

5F083PR28

5F101BA42

5F101BA44

5F101BA46

5F101BA47

5F101BB02

5F101BB08

5F101BC01

5F101BC02

5F101BC11

5F101BD16

5F101BD34

(57)【要約】

【課題】半導体層間で不純物原子が拡散することを抑制可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、複数の電極層および複数の絶縁膜を交互に含む積層膜を備える。前記装置はさらに、前記積層膜内に設けられ、電荷蓄積層および第１半導体層を含む柱状部を備える。前記装置はさらに、前記積層膜上に設けられ、前記第１半導体層に接する第２半導体層を含む配線層を備える。前記第２半導体層内の結晶粒の粒径は、前記第１半導体層内の結晶粒の粒径よりも小さい。
【選択図】図７

【特許請求の範囲】

【請求項1】

複数の電極層および複数の絶縁膜を交互に含む積層膜と、
前記積層膜内に設けられ、電荷蓄積層および第１半導体層を含む柱状部と、
前記積層膜上に設けられ、前記第１半導体層に接する第２半導体層を含む配線層と、
を備え、
前記第２半導体層内の結晶粒の粒径は、前記第１半導体層内の結晶粒の粒径よりも小さい、半導体装置。

【請求項2】

前記第１半導体層と前記第２半導体層との界面は、前記複数の絶縁膜のうちの最上位の絶縁膜の上面よりも低い位置に設けられている、請求項１に記載の半導体装置。

【請求項3】

前記第１半導体層と前記第２半導体層との界面は、前記複数の電極層のうちの最上位の電極層の上面よりも高い位置に設けられている、請求項１に記載の半導体装置。

【請求項4】

前記第１半導体層と前記第２半導体層との前記界面と、前記最上位の電極層の前記上面との距離は、２０ｎｍ以上である、請求項３に記載の半導体装置。

【請求項5】

前記配線層は、ソース線であり、前記複数の電極層のうちの最上位の電極層は、ソース側選択線である、請求項１に記載の半導体装置。

【請求項6】

前記配線層はさらに、前記第２半導体層上に設けられた金属層を含む、請求項１に記載の半導体装置。

【請求項7】

前記第１および第２半導体層のうちの少なくとも前記第２半導体層は、不純物原子を含む、請求項１に記載の半導体装置。

【請求項8】

前記第１および第２半導体層は、前記不純物原子の濃度が第１値である第１領域を、少なくとも前記第１半導体層内に含み、前記不純物原子の濃度が前記第１値よりも高い第２値である第２領域を、少なくとも前記第２半導体層内に含む、請求項７に記載の半導体装置。

【請求項9】

前記第１値は、１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以下である、請求項８に記載の半導体装置。

【請求項10】

前記第２値は、１．０×１０^２１ａｔｏｍｓ／ｃｍ^３以上である、請求項８に記載の半導体装置。

【請求項11】

前記第２領域は、前記第１および第２半導体層に含まれる、請求項８に記載の半導体装置。

【請求項12】

前記第２領域の下端は、前記複数の絶縁膜のうちの最上位の絶縁膜の上面よりも低い位置に設けられている、請求項１１に記載の半導体装置。

【請求項13】

前記第２領域の下端は、前記複数の電極層のうちの最上位の電極層の上面よりも高い位置に設けられている、請求項１１に記載の半導体装置。

【請求項14】

複数の第１層および複数の絶縁膜を交互に含む積層膜を形成し、
前記積層膜内に、電荷蓄積層および第１半導体層を含む柱状部を形成し、
前記複数の第１層を複数の電極層に置換し、
前記積層膜上に、前記第１半導体層に接する第２半導体層を含む配線層を形成する、
ことを含み、
前記第１半導体層および前記第２半導体層は、前記第２半導体層内の結晶粒の粒径が、前記第１半導体層内の結晶粒の粒径よりも小さくなるよう形成される、半導体装置の製造方法。

【請求項15】

前記第１半導体層は、前記第１半導体層としてアモルファス層を形成し、前記アモルファス層内に金属原子を添加し、前記金属原子の添加後に前記アモルファス層を結晶化することで形成される、請求項１４に記載の半導体装置の製造方法。

【請求項16】

前記第２半導体層は、前記積層膜上に、前記第２半導体層の半導体材料として、不純物原子を含む半導体材料を形成することで形成されるか、または、前記積層膜上に前記第２半導体層の半導体材料を形成してから前記半導体材料に不純物原子を注入することで形成される、請求項１４に記載の半導体装置の製造方法。

【請求項17】

前記第１および第２半導体層のうちの少なくとも前記第２半導体層は、不純物原子を含むよう形成される、請求項１４に記載の半導体装置の製造方法。

【請求項18】

前記第１および第２半導体層は、前記不純物原子の濃度が第１値である第１領域を、少なくとも前記第１半導体層内に含み、前記不純物原子の濃度が前記第１値よりも高い第２値である第２領域を、少なくとも前記第２半導体層内に含むように形成される、請求項１７に記載の半導体装置の製造方法。

【請求項19】

前記配線層はさらに、前記第２半導体層上に設けられた金属層を含む、請求項１４に記載の半導体装置の製造方法。

【請求項20】

前記積層膜は、第１基板上に形成され、
前記第１基板は、前記積層膜を挟むように第２基板と貼り合わされ、前記第２基板と貼り合わされた後に除去され、
前記配線層は、前記第１基板が除去された後に、前記積層膜上に形成される、
請求項１４に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

チャネル半導体層がソース層内の半導体層と接している場合、ソース層内の不純物原子がチャネル半導体層に拡散することが問題となる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開ＵＳ２０２０／０１６８６１９号公報

【特許文献2】米国特許出願公開ＵＳ２０２１／００４３６４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体層間で不純物原子が拡散することを抑制可能な半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

一の実施形態によれば、半導体装置は、複数の電極層および複数の絶縁膜を交互に含む積層膜を備える。前記装置はさらに、前記積層膜内に設けられ、電荷蓄積層および第１半導体層を含む柱状部を備える。前記装置はさらに、前記積層膜上に設けられ、前記第１半導体層に接する第２半導体層を含む配線層を備える。前記第２半導体層内の結晶粒の粒径は、前記第１半導体層内の結晶粒の粒径よりも小さい。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体装置の構造を示す断面図である。

【図2】第１実施形態の半導体装置の構造を示す拡大断面図である。

【図3】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。

【図4】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。

【図5】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。

【図6】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。

【図7】第１実施形態の半導体装置の構造を示す断面図である。

【図8】第１実施形態の半導体装置の構造を説明するための断面図とグラフである。

【図9】第１実施形態の半導体装置の構造を示す拡大断面図である。

【図10】第１実施形態の半導体装置の構造を示す拡大断面図である。

【図11】第１実施形態の半導体装置の製造方法を示す断面図(1/6)である。

【図12】第１実施形態の半導体装置の製造方法を示す断面図(2/6)である。

【図13】第１実施形態の半導体装置の製造方法を示す断面図(3/6)である。

【図14】第１実施形態の半導体装置の製造方法を示す断面図(4/6)である。

【図15】第１実施形態の半導体装置の製造方法を示す断面図(5/6)である。

【図16】第１実施形態の半導体装置の製造方法を示す断面図(6/6)である。

【図17】第１実施形態の比較例の半導体装置の構造を説明するための断面図とグラフである。

【図18】第２実施形態の半導体装置の構造を示す断面図である。

【図19】第２実施形態の半導体装置の構造を説明するための断面図とグラフである。

【図20】第２実施形態の半導体装置の製造方法を示す断面図である。

【発明を実施するための形態】

【0007】

以下、本発明の実施形態を、図面を参照して説明する。図１～図２０において、同一の構成には同一の符号を付し、重複する説明は省略する。

【0008】

（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。

【0009】

本実施形態の半導体装置は、例えば３次元半導体メモリを備えている。本実施形態の半導体装置は、後述するように、アレイチップ１を含むアレイウェハと、回路チップ２を含む回路ウェハとを貼り合わせることで製造される。

【0010】

アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１下の層間絶縁膜１２とを備えている。層間絶縁膜１２は例えば、ＳｉＯ_２膜（シリコン酸化膜）とその他の絶縁膜とを含む積層膜である。

【0011】

回路チップ２は、アレイチップ１下に設けられている。図１は、アレイチップ１と回路チップ２との貼合面Ｓを示している。回路チップ２は、層間絶縁膜１２下の層間絶縁膜１３と、層間絶縁膜１３下の基板１４とを備えている。層間絶縁膜１３は例えば、ＳｉＯ_２膜とその他の絶縁膜とを含む積層膜である。基板１４は例えば、Ｓｉ（シリコン）基板などの半導体基板である。基板１４は、第２基板の例である。

【0012】

図１は、基板１４の表面に平行でかつ互いに垂直なＸ方向およびＹ方向と、基板１４の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。本明細書においては、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。

【0013】

アレイチップ１は、メモリセルアレイ１１内の複数の電極層として、複数のワード線ＷＬと、ソース側選択線ＳＧＳと、ドレイン側選択線ＳＧＤとを備えている。ソース側選択線ＳＧＳは、これらのワード線ＷＬの上方に配置され、ドレイン側選択線ＳＧＤは、これらのワード線ＷＬの下方に配置されている。図１は、メモリセルアレイ１１内の階段構造部２１と、階段構造部２１内に設けられた複数の梁部２２とを示している。各ワード線ＷＬは、コンタクトプラグ２３を介してワード配線層２４と電気的に接続されている。前述した複数のワード線ＷＬ、ソース側選択線ＳＧＳ、およびドレイン側選択線ＳＧＤを貫通する各柱状部ＣＬは、ビアプラグ２５を介してビット線ＢＬと電気的に接続されており、かつ、ソース線ＳＬと電気的に接続されている。ソース線ＳＬは、ソース側選択線ＳＧＳの上方に設けられており、ビット線ＢＬは、ドレイン側選択線ＳＧＤの下方に設けられている。なお、図１に示す絶縁膜６２については後述する。

【0014】

回路チップ２はさらに、複数のトランジスタ３１と、複数のコンタクトプラグ３２と、配線層３３と、配線層３４と、配線層３５と、複数のビアプラグ３６と、複数の金属パッド３７とを備えている。

【0015】

各トランジスタ３１は、基板１４上に順に設けられたゲート絶縁膜３１ａおよびゲート電極３１ｂと、基板１４内に設けられた不図示のソース領域およびドレイン領域とを含んでいる。各コンタクトプラグ３２は、対応するトランジスタ３１のゲート電極３１ｂ、ソース領域、またはドレイン領域上に設けられている。配線層３３は、コンタクトプラグ３２上に設けられており、複数の配線を含んでいる。配線層３４は、配線層３３上に設けられており、複数の配線を含んでいる。配線層３５は、配線層３４上に設けられており、複数の配線を含んでいる。ビアプラグ３６は、配線層３５上に設けられている。金属パッド３７は、ビアプラグ３６上に設けられている。金属パッド３７は例えば、Ｃｕ（銅）層を含む金属層である。回路チップ２は、アレイチップ１の動作を制御する回路として機能する。この回路は、トランジスタ３１などにより構成されており、金属パッド３７に電気的に接続されている。

【0016】

アレイチップ１はさらに、複数の金属パッド４１と、複数のビアプラグ４２と、配線層４３と、配線層４４と、複数のビアプラグ４５と、複数のビアプラグ４６と、金属パッド４７と、パッシベーション絶縁膜４８とを備えている。

【0017】

金属パッド４１は、金属パッド３７上に設けられている。金属パッド４１は例えば、Ｃｕ層を含む金属層である。上記の回路は、金属パッド４１、３７などを介してメモリセルアレイ１１に電気的に接続されており、金属パッド４１、３７などを介してメモリセルアレイ１１の動作を制御する。ビアプラグ４２は、金属パッド４１上に設けられている。配線層４３は、ビアプラグ４２上に設けられており、複数の配線を含んでいる。配線層４４は、配線層４３上に設けられており、複数の配線を含んでいる。上記のビット線ＢＬは、配線層４４内に含まれている。ビアプラグ４５は、配線層４４上に設けられている。ビアプラグ４６は、ビアプラグ４５上に設けられている。

【0018】

金属パッド４７は、ビアプラグ４６および層間絶縁膜１２上に設けられている。金属パッド４７は例えば、Ｃｕ層を含む金属層であり、本実施形態の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション絶縁膜４８は、金属パッド４７および層間絶縁膜１２上に設けられている。パッシベーション絶縁膜４８は例えば、ＳｉＯ_２膜およびＳｉＮ膜（シリコン窒化膜）を含む積層膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。

【0019】

図２は、第１実施形態の半導体装置の構造を示す拡大断面図である。具体的には、図２は、図１に示す領域Ｒ１を拡大して示している。

【0020】

図２は、図１に示すメモリセルアレイ１１を示している。メモリセルアレイ１１は、Ｚ方向に交互に積層された複数の電極層５１ａおよび複数の絶縁膜５１ｂを含む積層膜５１を備えている。各電極層５１ａは例えば、ワード線ＷＬ、ソース側選択線ＳＧＳ、またはドレイン側選択線ＳＧＤとして機能する。図２は、ワード線ＷＬとして機能する６つの電極層５１ａを例示している。各電極層５１ａは例えば、Ｗ（タングステン）層を含む金属層である。各絶縁膜５１ｂは、例えばＳｉＯ_２膜である。なお、図２に示す絶縁膜６２については後述する。

【0021】

図２はさらに、図１に示す複数の柱状部ＣＬのうちの１つを示している。各柱状部ＣＬは、積層膜５１内に設けられている。各柱状部ＣＬは、積層膜５１の側面に順に設けられたブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を含んでいる。各柱状部ＣＬは、ワード線ＷＬと共にセルトランジスタ（メモリセル）を構成し、ソース側選択線ＳＧＳと共にソース側選択トランジスタを構成し、ドレイン側選択線ＳＧＤと共にドレイン側選択トランジスタを構成している。

【0022】

ブロック絶縁膜５２は例えば、ＳｉＯ_２膜である。電荷蓄積層５３は、３次元半導体メモリの信号電荷を蓄積することが可能である。電荷蓄積層５３は例えば、ＳｉＮ膜などの絶縁膜である。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜５４は例えば、ＳｉＯ_２膜またはＳｉＯＮ膜（シリコン酸窒化膜）である。チャネル半導体層５５は、３次元半導体メモリのチャネルとして機能する。チャネル半導体層５５は例えば、ポリシリコン層である。チャネル半導体層５５は、第１半導体層の例である。コア絶縁膜５６は例えば、ＳｉＯ_２膜である。

【0023】

図３～図６は、第１実施形態の半導体装置の製造方法を示す断面図である。

【0024】

図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。図３のアレイウェハＷ１の向きは、図１のアレイチップ１の向きとは逆になっている。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ１を示している。

【0025】

図３はさらに、アレイウェハＷ１の上面Ｓ１と、回路ウェハＷ２の上面Ｓ２とを示している。アレイウェハＷ１は、メモリセルアレイ１１の下方に設けられた基板１５を備えている。基板１５は例えば、Ｓｉ基板などの半導体基板である。基板１５は、第１基板の例である。

【0026】

本実施形態ではまず、図３に示すように、アレイウェハＷ１の基板１５の上方にメモリセルアレイ１１、層間絶縁膜１２ａ（＝層間絶縁膜１２の一部）、階段構造部２１、金属パッド４１、ビアプラグ４５などを形成する。また、回路ウェハＷ２の基板１４の上方に層間絶縁膜１３、トランジスタ３１、金属パッド３７などを形成する。次に、図４に示すように、上面Ｓ１と上面Ｓ２とが対向するように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１２ａと層間絶縁膜１３とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２をアニールする。これにより、金属パッド４１と金属パッド３７とが接合される。このようにして、基板１５と基板１４とが、層間絶縁膜１２ａ、１３を介して貼り合わされる。

【0027】

次に、基板１５をＣＭＰ（Chemical Mechanical Polishing）またはウェットエッチングにより除去し、基板１４をＣＭＰまたはウェットエッチングにより薄化する（図５）。これにより、層間絶縁膜１２ａ、柱状部ＣＬ、梁部２２、ビアプラグ４５などが露出する。

【0028】

次に、層間絶縁膜１２ａ、柱状部ＣＬ、および梁部２２上にソース線ＳＬを形成し、層間絶縁膜１２ａ上にソース線ＳＬを介して層間絶縁膜１２ｂ（＝層間絶縁膜１２の残部）を形成する（図６）。次に、層間絶縁膜１２ａ内のビアプラグ４５上にビアプラグ４６を形成し、層間絶縁膜１２ｂおよびビアプラグ４６上に金属パッド４７を形成する（図６）。次に、層間絶縁膜１２ｂおよび金属パッド４７上にパッシベーション絶縁膜４８を形成し、パッシベーション絶縁膜４８内に開口部Ｐを形成する（図６）。

【0029】

その後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１に示す半導体装置が製造される。

【0030】

なお、図１は、層間絶縁膜１２と層間絶縁膜１３との境界面や、金属パッド４１と金属パッド３７との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３７の側面の傾きや、金属パッド４１の側面と金属パッド３７の側面との位置ずれを検出することで推定することができる。

【0031】

図７は、第１実施形態の半導体装置の構造を示す断面図である。具体的には、図７は、図１に示す領域Ｒ２を拡大して示している。

【0032】

図７は、図２と同様に、積層膜５１内に設けられた柱状部ＣＬを示している。図７では、最上位の電極層５１ａがソース側選択線ＳＧＳとなっており、その他の電極層５１ａがワード線ＷＬとなっている。図７はさらに、配線層６１と、絶縁膜６２とを示している。

【0033】

配線層６１は、積層膜５１および柱状部ＣＬ上に形成されており、複数の配線を含んでいる。図７は、これらの配線のうちの１つであるソース線ＳＬを示している。配線層６１は、ソース層とも呼ばれる。図７では、配線層６１が、積層膜５１および柱状部ＣＬ上に形成された半導体層６１ａと、半導体層６１ａ上に形成された金属層６１ｂとを含んでいる。半導体層６１ａは、第２半導体層の例である。

【0034】

半導体層６１ａは、チャネル半導体層５５と接しており、チャネル半導体層５５と電気的に接続されている。半導体層６１ａは、例えばポリシリコン層である。半導体層６１ａは、ｐ型不純物原子またはｎ型不純物原子を含んでいる。半導体層６１ａは、半導体層６１ａは例えば、Ｐ（リン）原子を含むｎ型半導体層である。Ｐ原子は、半導体層６１ａだけでなく、チャネル半導体層５５にも含まれていてもよい。本実施形態では、チャネル半導体層５５が大粒径の結晶粒を含み、半導体層６１ａが小粒径の結晶粒を含み、半導体層６１ａ内の結晶粒の粒径が、チャネル半導体層５５内の結晶粒の粒径より小さくなっている。粒径のさらなる詳細については、後述する。

【0035】

金属層６１ｂは、半導体層６１ａと接しており、半導体層６１ａと電気的に接続されている。金属層６１ｂは、例えばＡｌ（アルミニウム）層である。金属層６１ｂと半導体層６１ａとの間に、バリア層（例：Ｔｉ（チタン）層やＴｉＮ膜）が形成されてもよい。

【0036】

絶縁膜６２は、積層膜５１内に形成されたスリットＳＴ（後述）内に形成されている。絶縁膜６２は、例えばＳｉＯ_２膜である。本実施形態の半導体装置はさらに、絶縁膜６１内に形成された配線層（例えばゲート層）を備えていてもよい。

【0037】

図７では、積層膜５１内の複数の電極層５１ａのうちの最上位の電極層５１ａが、ソース側選択線ＳＧＳとなっている。また、積層膜５１内の複数の絶縁膜５１ｂのうちの最上位の絶縁膜５１ｂの膜厚が、他の絶縁膜５１ｂの膜厚よりも厚くなっている。図７では、チャネル半導体層５５と半導体層６１ａとの界面が、最上位の絶縁膜５１ｂの上面よりも低い位置に設けられており、より詳細には、最上位の電極層５１ａの上面とほぼ同じ高さに設けられている。後述するように、この界面は、図７に示す高さとは異なる高さに設けられていてもよく、例えば、最上位の電極層５１ａの上面よりも高い位置に設けられていてもよい。

【0038】

図８は、第１実施形態の半導体装置の構造を説明するための断面図とグラフである。

【0039】

図８に示す左のグラフは、チャネル半導体層５５および半導体層６１ａ内の個々の部分のＺ座標と粒径との関係を示している。図８に示す右のグラフは、チャネル半導体層５５および半導体層６１ａ内の個々の部分のＺ座標とＰ濃度（Ｐ原子の濃度）の関係を示している。図８はさらに、図７と同様に、積層膜５１内に設けられた柱状部ＣＬのＸＺ断面を示している。

【0040】

図８では、符号Ｄ１が、チャネル半導体層５５と半導体層６１ａとの界面より下方における粒径の値を示し、符号Ｄ２が、チャネル半導体層５５と半導体層６１ａとの界面より上方における粒径の値を示している。図８では、チャネル半導体層５５と半導体層６１ａとの界面より下方における粒径の値Ｄ１が大きい値となっており、チャネル半導体層５５と半導体層６１ａとの界面より上方における粒径の値Ｄ２が小さい値となっている（Ｄ１＞Ｄ２）。よって、半導体層６１ａ内の結晶粒の粒径（Ｄ２）が、チャネル半導体層５５内の結晶粒の粒径（Ｄ１）より小さくなっている。

【0041】

また、図８では、符号Ｐ１が、チャネル半導体層５５と半導体層６１ａとの界面より下方におけるＰ濃度の値を示し、符号Ｐ２が、チャネル半導体層５５と半導体層６１ａとの界面より上方におけるＰ濃度の値を示している。図８では、チャネル半導体層５５と半導体層６１ａとの界面より下方におけるＰ濃度の値Ｐ１が小さい値となっており、チャネル半導体層５５と半導体層６１ａとの界面より上方におけるＰ濃度の値Ｐ２が大きい値となっている（Ｐ１＜Ｐ２）。よって、半導体層６１ａ内のＰ濃度（Ｐ２）が、チャネル半導体層５５内のＰ濃度（Ｐ１）より高くなっている。値Ｐ１は、例えば１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以下である。値Ｐ１は、第１値の例である。値Ｐ２は、例えば１．０×１０^２１ａｔｏｍｓ／ｃｍ^３以上である。値Ｐ２は、第２値の例である。なお、チャネル半導体層５５は、Ｐ原子を含んでいても含んでいなくてもよく、値Ｐ１は、ゼロでも正の値でもよい。

【0042】

図８のチャネル半導体層５５および半導体層６１ａは、Ｐ濃度が値Ｐ１であるＰ１領域をチャネル半導体層５５内に含んでおり、Ｐ濃度が値Ｐ２であるＰ２領域を半導体層６１ａ内に含んでいる。後述するように、Ｐ２領域は、半導体層６１ａだけでなく、チャネル半導体層５５の一部にまで拡がっていてもよい。逆に、Ｐ１領域は、チャネル半導体層５５だけでなく、半導体層６１ａの一部にまで拡がっていてもよい。Ｐ１領域は、第１領域の例である。Ｐ２領域は、第２領域の例である。

【0043】

一般に、多結晶半導体層内の不純物原子は、多結晶半導体層内の粒界に沿って拡散しやすい。そのため、半導体層内の粒界の密度が高くなると、半導体層内で不純物原子が拡散しやすくなる。一方、半導体層内の結晶粒の粒径が大きくなるほど、半導体層内の粒界の密度は低くなる。よって、不純物原子は、結晶粒の粒径が小さい半導体層内では拡散しやすく、結晶粒の粒径が大きい半導体層内では拡散しにくい。そこで、本実施形態では、半導体層６１ａ内の結晶粒の粒径を、チャネル半導体層５５内の結晶粒の粒径よりも小さくする。これにより、半導体層６１ａ内のＰ原子がチャネル半導体層５５に拡散することを抑制することが可能となる。

【0044】

図９は、第１実施形態の半導体装置の構造を示す拡大断面図である。

【0045】

図９は、チャネル半導体層５５内の複数の結晶粒Ａ１と、半導体層６１ａ内の複数の結晶粒Ａ２とを模式的に示している。図９はさらに、チャネル半導体層５５内の結晶粒Ａ１間の粒界Ｂ１と、半導体層６１ａ内の結晶粒Ａ２間の粒界Ｂ２とを模式的に示している。

【0046】

図１０は、第１実施形態の半導体装置の構造を示す拡大断面図である。

【0047】

図１０(ａ)は、チャネル半導体層５５のＸＺ断面における正方形領域と、正方形領域の一辺の長さＬとを示している。長さＬは、例えば５０ｎｍである。本実施形態では、チャネル半導体層５５内の結晶粒Ａ１の粒径を、正方形領域を用いて規定する。具体的には、チャネル半導体層５５内の粒界Ｂ１の密度は、正方形領域内の粒界Ｂ１の長さの合計で表され、チャネル半導体層５５内の結晶粒Ａ１の粒径は、チャネル半導体層５５内の粒界Ｂ１の密度で表されると考える。これにより、粒界Ｂ１の長さを用いて、結晶粒Ａ１の粒径を算出することが可能となる。

【0048】

図１０(ｂ)は、半導体層６１ａのＸＺ断面における正方形領域を示している。この正方形領域の一辺の長さもＬである。本実施形態では、半導体層６１ａ内の結晶粒Ａ２の粒径も、チャネル半導体層５５内の結晶粒Ａ１の粒径と同様に規定される。よって、結晶粒Ａ２の粒径も、粒界Ｂ２の長さを用いて算出することができる。

【0049】

図１１～図１６は、第１実施形態の半導体装置の製造方法を示す断面図である。図１１～図１６は、図３～図６に示す半導体装置の製造方法の一例を示している。

【0050】

まず、アレイウェハＷ１の基板１５の上方に、複数の犠牲層５１ｃおよび複数の絶縁膜５１ｂをＺ方向に交互に含む積層膜５１を形成する（図１１(ａ)）。積層膜５１は、基板１５の上方に、複数の犠牲層５１ｃおよび複数の絶縁膜５１ｂを交互に積層することで形成される。各犠牲層５１ｃは、例えばＳｉＮ膜である。各犠牲層５１ｃは、第１層の例である。なお、基板１５と積層膜５１との間の層間絶縁膜１２ａの図示は省略する。

【0051】

次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、積層膜５１および基板１５内に、複数のメモリホールＭＨを形成する（図１１(ｂ)）。図１１(ｂ)は、これらのメモリホールＭＨのうちの１つを示している。これらのメモリホールＭＨは、Ｚ方向に延びる柱状の形状を有するように形成され、かつ、積層膜５１をＺ方向に貫通するように形成される。

【0052】

次に、基板１５の全面に、ブロック絶縁膜５２と、電荷蓄積層５３と、トンネル絶縁膜５４と、チャネル半導体層５５とを順に形成する（図１２(ａ)）。その結果、各メモリホールＭＨの側面および底面に、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、およびチャネル半導体層５５が順に形成される。図１２(ａ)に示す工程では、チャネル半導体層５５として、例えばアモルファスシリコン層が形成される。アモルファスシリコン層は、アモルファス層の例である。

【0053】

次に、チャネル半導体層５５内に金属原子Ｍを添加し、金属原子Ｍの添加後にチャネル半導体層５５をアニールする（図１２(ｂ)）。その結果、チャネル半導体層５５が結晶化され、アモルファスシリコン層からポリシリコン層に変化する。金属原子Ｍは、例えばＮｉ（ニッケル）原子である。本実施形態によれば、金属原子Ｍの添加後にチャネル半導体層５５をアニールすることで、アモルファスシリコン層から形成されるポリシリコン層内の結晶粒の粒径を大きくすることが可能となる。本実施形態では、チャネル半導体層５５の結晶化後に、チャネル半導体層５５から金属原子Ｍを除去する処理を行ってもよい。

【0054】

次に、基板１５の全面にコア絶縁膜５６を形成する（図１３(ａ)）。その結果、各メモリホールＭＨ内にコア絶縁膜５６が形成される。次に、ＣＭＰにより、メモリホールＭＨ外のブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を除去する（図１３(ａ)）。その結果、各メモリホールＭＨ内に柱状部ＣＬが形成される。

【0055】

次に、ウェットエッチングにより、積層膜５１および基板１５内に、複数のスリットＳＴを形成する（図１３(ｂ)）。図１３(ｂ)は、これらのスリットＳＴのうちの１つを示している。これらのスリットＳＴは、Ｚ方向およびＹ方向に延びる板状の形状を有するように形成され、かつ、積層膜５１をＺ方向に貫通するように形成される。次に、これらのスリットＳＴからのウェットエッチングにより、積層膜５１から犠牲層５１ｃを除去する（図１３(ｂ)）。その結果、積層膜５１内に複数の凹部Ｃが形成される。

【0056】

次に、これらのスリットＳＴを用いて、各凹部Ｃ内にブロック絶縁膜７１、バリアメタル層７２、および電極材層７３を順に形成する（図１４(ａ)）。その結果、バリアメタル層７２および電極材層７３を含む各電極層５１ａが、対応する凹部Ｃ内に形成される。このようにして、積層膜５１内の複数の犠牲層５１ｃが複数の電極層５１ａに置換される（リプレイス工程）。ブロック絶縁膜７１は、例えばＡｌＯ_ｘ膜（アルミニウム酸化膜）である。バリアメタル層７２は、例えばＴｉＮ膜（チタン窒化膜）である。電極材層７３は、例えばＷ層である。

【0057】

次に、各スリットＳＴ内に絶縁膜６２を形成する（図１４(ｂ)）。図１４(ａ)に示す工程では、各スリットＳＴ内に絶縁膜６２および配線層を順に形成してもよい。

【0058】

図１４(ｂ)は、回路ウェハＷ２と貼り合わされる前のアレイウェハＷ１を示しているのに対し、図１５(ａ)は、回路ウェハＷ２と貼り合わされた後のアレイウェハＷ１を示している。

【0059】

次に、ウェットエッチングにより、基板１５を除去する（図１５(ｂ)）。その結果、各柱状部ＣＬのブロック絶縁膜５２が露出する。

【0060】

次に、エッチバックにより、各柱状部ＣＬのブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、およびチャネル半導体層５５の一部を除去する（図１６(ａ)）。その結果、各柱状部ＣＬが図１６(ａ)に示す形状に加工され、各柱状部ＣＬのチャネル半導体層５５が露出する。

【0061】

次に、積層膜５１上に配線層６１を形成する（図１６(ｂ)）。その結果、各柱状部ＣＬ上に配線層６１が形成され、各柱状部ＣＬのチャネル半導体層５５に配線層６１が電気的に接続される。配線層６１は、積層膜５１上に半導体層６１ａおよび金属層６１ｂを順に形成し、半導体層６１ａおよび金属層６１ｂをエッチング加工することで形成される。半導体層６１ａは、各柱状部ＣＬのチャネル半導体層５５に接するように形成される。金属層６１ｂは、半導体層６１ａに接するように形成される。

【0062】

本実施形態の半導体層６１ａは、Ｐ原子を含むよう形成される。例えば、半導体層６１ａは、積層膜５１上に、半導体層６１ａの半導体材料として、Ｐ原子を含むアモルファスシリコン層を形成し、その後に当該アモルファスシリコン層を結晶化することで形成されてもよい。また、半導体層６１ａは、積層膜５１上にアモルファスシリコン層を形成し、その後に当該アモルファスシリコン層内にＰ原子を注入し、その後に当該アモルファスシリコン層を結晶化することで形成されてもよい。これらの結晶化は、例えばアニールにより行われる。本実施形態によれば、Ｐ原子を含むよう半導体層６１ａを形成することで、半導体層６１ａの抵抗率を低減することが可能となる。

【0063】

本実施形態のチャネル半導体層５５は、金属原子Ｍの添加という手法により、粒径の大きい結晶粒を含むように形成される。一方、本実施形態の半導体層６１ａは、このような手法を用いずに形成される。よって、本実施形態によれば、半導体層６１ａ内の結晶粒の粒径を、チャネル半導体層５５内の結晶粒の粒径よりも小さくすることが可能となる。これにより、半導体層６１ａ内のＰ原子がチャネル半導体層５５に拡散することを抑制することが可能となり、図８に示すＰ濃度の分布を実現することが可能となる。なお、半導体層６１ａ内のＰ原子は、チャネル半導体層５５内のＰ濃度が高くなり過ぎなければ、チャネル半導体層５５内に拡散してもよい。

【0064】

なお、本実施形態では、半導体層６１ａの抵抗率は、Ｐ濃度を高くすることで低減可能であるが、チャネル半導体層５５の抵抗率は、結晶粒の粒径を大きくすることで低減可能である。

【0065】

図１７は、第１実施形態の比較例の半導体装置の構造を説明するための断面図とグラフである。

【0066】

図１７は、図８と同様に、チャネル半導体層５５内の粒径の値Ｄ１と、半導体層６１ａ内の粒径の値Ｄ２とを示している。ただし、本比較例では、値Ｄ２が値Ｄ１よりも大きくなっており（Ｄ１＜Ｄ２）、半導体層６１ａ内の結晶粒の粒径（Ｄ２）が、チャネル半導体層５５内の結晶粒の粒径（Ｄ１）よりも大きくなっている。よって、本比較例では、半導体層６１ａ内のＰ原子がチャネル半導体層５５に拡散しやすい。図１７の断面図に示す矢印は、半導体層６１ａ内のＰ原子がチャネル半導体層５５に拡散する様子を、模式的に示している。

【0067】

図１７は、半導体層６１ａ内のＰ原子がチャネル半導体層５５に拡散しなかった場合のＰ濃度の例を点線で示し、半導体層６１ａ内のＰ原子がチャネル半導体層５５に拡散した場合のＰ濃度の例を実線で示している。チャネル半導体層５５および半導体層６１ａ内のＰ濃度は、最上位の電極層５１ａの上面の下方で低濃度となることが望ましい。理由は、各電極層５１ａの付近でリーク電流が生じるのを抑制するためである。また、チャネル半導体層５５および半導体層６１ａ内のＰ濃度は、最上位の電極層５１ａの上面の上方で高濃度となることが望ましい。理由は、この領域ではリーク電流があまり問題とならず、むしろ、この領域の抵抗率を下げることが望ましいからである。しかしながら、本比較例のようにＰ原子が拡散すると、実線で示すＰ濃度が、最上位の電極層５１ａの上面の下方で、点線で示すＰ濃度より低くなり、最上位の電極層５１ａの上面の上方で、点線で示すＰ濃度より高くなってしてしまう。一方、本実施形態によれば、このような問題を抑制することが可能となる。

【0068】

以上のように、本実施形態では、半導体層６１ａ内の結晶粒の粒径を、チャネル半導体層５５内の結晶粒の粒径より小さくする。よって、本実施形態によれば、半導体層６１ａ内のＰ原子がチャネル半導体層５５に拡散することを抑制することが可能となる。

【0069】

（第２実施形態）
図１８は、第２実施形態の半導体装置の構造を示す断面図である。

【0070】

本実施形態の半導体装置（図１８）は、第１実施形態の半導体装置（図７など）と同様の構成要素を備えている。また、本実施形態では、第１実施形態と同様に、チャネル半導体層５５と半導体層６１ａとの界面が、最上位の絶縁膜５１ｂの上面よりも低い位置に設けられている。しかしながら、本実施形態では、チャネル半導体層５５と半導体層６１ａとの界面が、最上位の電極層５１ａの上面よりも高い位置に設けられている。チャネル半導体層５５と半導体層６１ａとの界面と、最上位の電極層５１ａの上面との距離は、例えば２０ｎｍ以上である。すなわち、当該界面は、最上位の電極層５１ａの上面よりも、例えば２０ｎｍ以上高い位置に位置している。本実施形態では、第１実施形態と同様に、半導体層６１ａ内の結晶粒の粒径が、チャネル半導体層５５内の結晶粒の粒径よりも小さくなっている。

【0071】

図１９は、第２実施形態の半導体装置の構造を説明するための断面図とグラフである。

【0072】

図１９では、図８と同様に、符号Ｄ１が、チャネル半導体層５５と半導体層６１ａとの界面より下方における粒径の値を示し、符号Ｄ２が、チャネル半導体層５５と半導体層６１ａとの界面より上方における粒径の値を示している。図１９でも、チャネル半導体層５５と半導体層６１ａとの界面より下方における粒径の値Ｄ１が大きい値となっており、チャネル半導体層５５と半導体層６１ａとの界面より上方における粒径の値Ｄ２が小さい値となっている（Ｄ１＞Ｄ２）。よって、半導体層６１ａ内の結晶粒の粒径（Ｄ２）が、チャネル半導体層５５内の結晶粒の粒径（Ｄ１）より小さくなっている。ただし、図１９では、チャネル半導体層５５と半導体層６１ａとの界面が、最上位の電極層５１ａの上面よりも高い位置に設けられている。

【0073】

また、図１９では、符号Ｐ１が、チャネル半導体層５５および半導体層６１ａ内の下部におけるＰ濃度の値を示し、符号Ｐ２が、チャネル半導体層５５および半導体層６１ａ内の上部におけるＰ濃度の値を示している。具体的には、図１９のチャネル半導体層５５および半導体層６１ａは、Ｐ濃度が値Ｐ１であるＰ１領域をチャネル半導体層５５内に含んでおり、Ｐ濃度が値Ｐ２であるＰ２領域をチャネル半導体層５５および半導体層６１ａ内に含んでいる。すなわち、Ｐ２領域が、半導体層６１ａだけでなく、チャネル半導体層５５の一部にまで拡がっている。よって、本実施形態のＰ２領域の下端は、チャネル半導体層５５と半導体層６１ａとの界面より下方に設けられている。また、本実施形態のＰ２領域の下端は、最上位の絶縁膜５１ｂの上面よりも低い位置に設けられており、かつ、最上位の電極層５１ａの上面よりも高い位置に設けられている。

【0074】

本実施形態のＰ濃度の分布は、例えば、半導体層６１ａ内のＰ原子がチャネル半導体層５５内に少量だけ拡散することで実現される。本実施形態では、このような拡散が生じることを想定して、チャネル半導体層５５と半導体層６１ａとの界面が、最上位の電極層５１ａの上面よりも高い位置に設けられている。よって、本実施形態によれば、このような拡散が生じても、Ｐ２領域の下端を、最上位の電極層５１ａの上面よりも高い位置に設けることが可能となる。これにより、第１実施形態と同様に、各電極層５１ａの付近でリーク電流が生じるのを抑制することが可能となる。なお、図１９に示す粒径の分布やＰ濃度の分布は、上述の理由とは異なる理由で設定されてもよい。

【0075】

本実施形態でも、値Ｐ１は、例えば１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以下であり、値Ｐ２は、例えば１．０×１０^２１ａｔｏｍｓ／ｃｍ^３以上である。さらに、Ｐ１領域は、Ｐ原子を含んでいても含んでいなくてもよく、値Ｐ１は、ゼロでも正の値でもよい。

【0076】

図２０は、第２実施形態の半導体装置の製造方法を示す断面図である。

【0077】

まず、図１１(ａ)～図１５(ｂ)に示す工程を行う。次に、エッチバックにより、各柱状部ＣＬのブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、およびチャネル半導体層５５の一部を除去する（図２０(ａ)）。その結果、各柱状部ＣＬが図２０(ａ)に示す形状に加工され、各柱状部ＣＬのチャネル半導体層５５が露出する。チャネル半導体層５５の上面は、図１６(ａ)では最上位の電極層５１ａの上面とほぼ同じ高さになっているが、図２０(ａ)では最上位の電極層５１ａの上面よりも高くなっている。

【0078】

次に、積層膜５１上に配線層６１を形成する（図２０(ｂ)）。図２０(ｂ)に示す工程は、図１６(ｂ)に示す工程と同様に行われる。ただし、図２０(ｂ)に示す工程では、半導体層６１ａ内のＰ原子がチャネル半導体層５５内に少量だけ拡散する。これにより、前述したＰ濃度の分布が実現される。

【0079】

以上のように、本実施形態では、半導体層６１ａ内の結晶粒の粒径を、チャネル半導体層５５内の結晶粒の粒径より小さくする。よって、本実施形態によれば、半導体層６１ａ内のＰ原子がチャネル半導体層５５に拡散することを抑制することが可能となる。半導体層６１ａからチャネル半導体層５５へのＰ原子の拡散は、完全に抑制されてもよいし、少量に抑制されてもよい。

【0080】

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

【符号の説明】

【0081】

１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：層間絶縁膜、１２ａ：層間絶縁膜、
１２ｂ：層間絶縁膜、１３：層間絶縁膜、１４：基板、１５：基板、
２１：階段構造部、２２：梁部、２３：コンタクトプラグ、
２４：ワード配線層、２５：ビアプラグ、
３１：トランジスタ、３１ａ：ゲート絶縁膜、３１ｂ：ゲート電極、
３２：コンタクトプラグ、３３：配線層、３４：配線層、
３５：配線層、３６：ビアプラグ、３７：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、
４４：配線層、４５：ビアプラグ、４６：ビアプラグ、
４７：金属パッド、４８：パッシベーション絶縁膜、
５１：積層膜、５１ａ：電極層、５１ｂ：絶縁膜、５１ｃ：犠牲層、
５２：ブロック絶縁膜、５３：電荷蓄積層、５４：トンネル絶縁膜、
５５：チャネル半導体層、５６：コア絶縁膜、
６１：配線層、６１ａ：半導体層、６１ｂ：金属層、６２：絶縁膜、
７１：ブロック絶縁膜、７２：バリアメタル層、７３：電極材層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】