(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024131044
(43)【公開日】2024-09-30
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 27/06 20060101AFI20240920BHJP
H01L 21/822 20060101ALI20240920BHJP
H01L 27/088 20060101ALI20240920BHJP
H01L 21/265 20060101ALI20240920BHJP
H01L 21/329 20060101ALI20240920BHJP
H01L 29/861 20060101ALI20240920BHJP
【ＦＩ】
H01L27/06 311B
H01L27/04 H
H01L27/088 331D
H01L27/088 331C
H01L21/265 V
H01L29/90 D
H01L29/91 L
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023041066
(22)【出願日】2023-03-15
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】井上 禅
(72)【発明者】
【氏名】比嘉 友大
【テーマコード（参考）】
5F038
5F048
【Ｆターム（参考）】
5F038BH05
5F038BH09
5F038BH13
5F038EZ13
5F048AA05
5F048AA07
5F048BB05
5F048BB08
5F048BC03
5F048BC06
5F048BE02
5F048BE05
5F048BE06
5F048BF06
5F048BG13
5F048CC06
5F048CC08
5F048CC18
5F048DA25
5F048DA27
5F048DA30
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、ウェル領域ＨＰＷ２と、ウェル領域ＰＷ１と、ボディ領域ＰＢと、カソード領域ＮＣとを備える。ボディ領域ＰＢの不純物濃度は、ウェル領域ＨＰＷ２の不純物濃度よりも高く、ウェル領域ＰＷ１の不純物濃度は、ボディ領域ＰＢの不純物濃度よりも高い。平面視において、ボディ領域ＰＢは、カソード領域ＮＣを内包し、カソード領域ＮＣは、ウェル領域ＰＷ１を内包する。カソード領域ＮＣは、ツェナーダイオードＺＤのカソードを構成し、ウェル領域ＨＰＷ２、ウェル領域ＰＷ１およびボディ領域ＰＢは、ツェナーダイオードＺＤのアノードを構成する。
【選択図】図２
【解決手段】半導体装置は、ウェル領域ＨＰＷ２と、ウェル領域ＰＷ１と、ボディ領域ＰＢと、カソード領域ＮＣとを備える。ボディ領域ＰＢの不純物濃度は、ウェル領域ＨＰＷ２の不純物濃度よりも高く、ウェル領域ＰＷ１の不純物濃度は、ボディ領域ＰＢの不純物濃度よりも高い。平面視において、ボディ領域ＰＢは、カソード領域ＮＣを内包し、カソード領域ＮＣは、ウェル領域ＰＷ１を内包する。カソード領域ＮＣは、ツェナーダイオードＺＤのカソードを構成し、ウェル領域ＨＰＷ２、ウェル領域ＰＷ１およびボディ領域ＰＢは、ツェナーダイオードＺＤのアノードを構成する。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体基板内に形成された第１導電型の第１不純物領域と、
前記第１不純物領域内に形成された前記第１導電型の第２不純物領域と、
前記第１不純物領域内に形成された前記第１導電型の第３不純物領域と、
前記第３不純物領域内に形成された、前記第１導電型と反対の第２導電型の第４不純物領域と、
を備え、
前記第３不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、
前記第２不純物領域の不純物濃度は、前記第３不純物領域の不純物濃度よりも高く、
平面視において、前記第３不純物領域は、前記第４不純物領域を内包し、
平面視において、前記第４不純物領域は、前記第２不純物領域を内包し、
前記第４不純物領域は、ツェナーダイオードのカソードを構成し、
前記第１不純物領域、前記第２不純物領域および前記第３不純物領域は、前記ツェナーダイオードのアノードを構成する、半導体装置。
前記第１不純物領域内に形成された前記第１導電型の第２不純物領域と、
前記第１不純物領域内に形成された前記第１導電型の第３不純物領域と、
前記第３不純物領域内に形成された、前記第１導電型と反対の第２導電型の第４不純物領域と、
を備え、
前記第３不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、
前記第２不純物領域の不純物濃度は、前記第３不純物領域の不純物濃度よりも高く、
平面視において、前記第３不純物領域は、前記第４不純物領域を内包し、
平面視において、前記第４不純物領域は、前記第２不純物領域を内包し、
前記第４不純物領域は、ツェナーダイオードのカソードを構成し、
前記第１不純物領域、前記第２不純物領域および前記第３不純物領域は、前記ツェナーダイオードのアノードを構成する、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第２不純物領域は、前記第３不純物領域よりも深く形成されている、半導体装置。
前記第２不純物領域は、前記第３不純物領域よりも深く形成されている、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記第３不純物領域内に形成された前記第２導電型の第５不純物領域を更に備え、
前記第５不純物領域の不純物濃度は、前記第４不純物領域の不純物濃度よりも低く、
平面視において、前記第３不純物領域は、前記第５不純物領域を内包し、
平面視において、前記第５不純物領域は、前記第４不純物領域を内包する、半導体装置。
前記第３不純物領域内に形成された前記第２導電型の第５不純物領域を更に備え、
前記第５不純物領域の不純物濃度は、前記第４不純物領域の不純物濃度よりも低く、
平面視において、前記第３不純物領域は、前記第５不純物領域を内包し、
平面視において、前記第５不純物領域は、前記第４不純物領域を内包する、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記半導体基板上に形成された第１絶縁膜と、
第１側面と前記第１側面と反対側の第２側面を有し、前記第１絶縁膜上に形成された第１導体パターンと、
を更に備え、
前記第２不純物領域、前記第３不純物領域および前記第４不純物領域は、前記第１導体パターンの前記第１側面と隣り合うように前記第１不純物領域内に形成され、
前記第３不純物領域の一部は、平面視において前記第１導体パターンと重なるように前記第１不純物領域内に形成されている、半導体装置。
前記半導体基板上に形成された第１絶縁膜と、
第１側面と前記第１側面と反対側の第２側面を有し、前記第１絶縁膜上に形成された第１導体パターンと、
を更に備え、
前記第２不純物領域、前記第３不純物領域および前記第４不純物領域は、前記第１導体パターンの前記第１側面と隣り合うように前記第１不純物領域内に形成され、
前記第３不純物領域の一部は、平面視において前記第１導体パターンと重なるように前記第１不純物領域内に形成されている、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記第１導体パターンの前記第２側面と隣り合うように、前記第１不純物領域内に形成された前記第１導電型の第６不純物領域と、
前記第６不純物領域内に形成された前記第１導電型の第７不純物領域と、
を更に備え、
前記第６不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、
前記第７不純物領域の不純物濃度は、前記第６不純物領域の不純物濃度よりも高く、
前記第１不純物領域、前記第２不純物領域、前記第３不純物領域、前記第６不純物領域および前記第７不純物領域は、前記ツェナーダイオードのアノードを構成し、
前記第４不純物領域は、カソード電極に電気的に接続され、
前記第７不純物領域は、アノード電極に電気的に接続されている、半導体装置。
前記第１導体パターンの前記第２側面と隣り合うように、前記第１不純物領域内に形成された前記第１導電型の第６不純物領域と、
前記第６不純物領域内に形成された前記第１導電型の第７不純物領域と、
を更に備え、
前記第６不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、
前記第７不純物領域の不純物濃度は、前記第６不純物領域の不純物濃度よりも高く、
前記第１不純物領域、前記第２不純物領域、前記第３不純物領域、前記第６不純物領域および前記第７不純物領域は、前記ツェナーダイオードのアノードを構成し、
前記第４不純物領域は、カソード電極に電気的に接続され、
前記第７不純物領域は、アノード電極に電気的に接続されている、半導体装置。
【請求項6】
請求項５に記載の半導体装置において、
前記第１導体パターンは、電気的にフローティング状態である、半導体装置。
前記第１導体パターンは、電気的にフローティング状態である、半導体装置。
【請求項7】
請求項５に記載の半導体装置において、
前記第１導体パターンは、前記カソード電極に電気的に接続されている、半導体装置。
前記第１導体パターンは、前記カソード電極に電気的に接続されている、半導体装置。
【請求項8】
請求項５に記載の半導体装置において、
前記第１導体パターンは、前記アノード電極に電気的に接続されている、半導体装置。
前記第１導体パターンは、前記アノード電極に電気的に接続されている、半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
前記半導体基板上に形成された第２絶縁膜と、
前記第４不純物領域の一部を露出するように、前記第２絶縁膜に形成された開口部と、
前記開口部内において、前記第４不純物領域上に形成されたシリサイド膜と、
を更に備える、半導体装置。
前記半導体基板上に形成された第２絶縁膜と、
前記第４不純物領域の一部を露出するように、前記第２絶縁膜に形成された開口部と、
前記開口部内において、前記第４不純物領域上に形成されたシリサイド膜と、
を更に備える、半導体装置。
【請求項10】
ツェナーダイオードが形成される第１領域を有する半導体装置の製造方法であって、
（ａ）前記第１領域の半導体基板内に、第１導電型の第１不純物領域を形成する工程、
（ｂ）前記（ａ）工程後、前記第１不純物領域内に、前記第１導電型の第２不純物領域を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１不純物領域内に、前記第１導電型の第３不純物領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記第３不純物領域内に、前記第１導電型と反対の第２導電型の第４不純物領域を形成する工程、
を備え、
前記第３不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、
前記第２不純物領域の不純物濃度は、前記第３不純物領域の不純物濃度よりも高く、
平面視において、前記第３不純物領域は、前記第４不純物領域を内包し、
平面視において、前記第４不純物領域は、前記第２不純物領域を内包し、
前記第４不純物領域は、前記ツェナーダイオードのカソードを構成し、
前記第１不純物領域、前記第２不純物領域および前記第３不純物領域は、前記ツェナーダイオードのアノードを構成する、半導体装置の製造方法。
（ａ）前記第１領域の半導体基板内に、第１導電型の第１不純物領域を形成する工程、
（ｂ）前記（ａ）工程後、前記第１不純物領域内に、前記第１導電型の第２不純物領域を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１不純物領域内に、前記第１導電型の第３不純物領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記第３不純物領域内に、前記第１導電型と反対の第２導電型の第４不純物領域を形成する工程、
を備え、
前記第３不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、
前記第２不純物領域の不純物濃度は、前記第３不純物領域の不純物濃度よりも高く、
平面視において、前記第３不純物領域は、前記第４不純物領域を内包し、
平面視において、前記第４不純物領域は、前記第２不純物領域を内包し、
前記第４不純物領域は、前記ツェナーダイオードのカソードを構成し、
前記第１不純物領域、前記第２不純物領域および前記第３不純物領域は、前記ツェナーダイオードのアノードを構成する、半導体装置の製造方法。
【請求項11】
請求項１０に記載の半導体装置の製造方法において、
（ｅ）前記（ｂ）工程と前記（ｃ）工程との間で、前記半導体基板上に、第１絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程と前記（ｃ）工程との間で、前記第１絶縁膜上に、第１導電性膜を形成する工程、
（ｇ）前記（ｆ）工程と前記（ｃ）工程との間で、前記第１領域の前記第１導電性膜を選択的にパターニングすることで、前記第１領域の前記第１導電性膜からなる第１導体パターンの第１側面を形成する工程、
（ｈ）前記（ｃ）工程と前記（ｄ）工程との間で、前記第１領域の前記第１導電性膜を選択的にパターニングすることで、前記第１側面と反対側の第２側面を有する前記第１導体パターンを形成する工程、
（ｉ）前記（ｈ）工程と前記（ｄ）工程との間で、前記第１側面上および前記第２側面上に、それぞれ第１サイドウォールスペーサを形成する工程、
を更に備え、
前記第３不純物領域および前記第４不純物領域は、前記第１側面と隣り合うように前記第１不純物領域内に形成され、
前記（ｃ）工程では、前記第３不純物領域の一部は、斜めイオン注入によって、平面視において前記第１導体パターンと重なるように前記第１不純物領域内に形成される、半導体装置の製造方法。
（ｅ）前記（ｂ）工程と前記（ｃ）工程との間で、前記半導体基板上に、第１絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程と前記（ｃ）工程との間で、前記第１絶縁膜上に、第１導電性膜を形成する工程、
（ｇ）前記（ｆ）工程と前記（ｃ）工程との間で、前記第１領域の前記第１導電性膜を選択的にパターニングすることで、前記第１領域の前記第１導電性膜からなる第１導体パターンの第１側面を形成する工程、
（ｈ）前記（ｃ）工程と前記（ｄ）工程との間で、前記第１領域の前記第１導電性膜を選択的にパターニングすることで、前記第１側面と反対側の第２側面を有する前記第１導体パターンを形成する工程、
（ｉ）前記（ｈ）工程と前記（ｄ）工程との間で、前記第１側面上および前記第２側面上に、それぞれ第１サイドウォールスペーサを形成する工程、
を更に備え、
前記第３不純物領域および前記第４不純物領域は、前記第１側面と隣り合うように前記第１不純物領域内に形成され、
前記（ｃ）工程では、前記第３不純物領域の一部は、斜めイオン注入によって、平面視において前記第１導体パターンと重なるように前記第１不純物領域内に形成される、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
（ｊ）前記（ｇ）工程と前記（ｈ）工程との間で、前記第１側面と隣り合うように、前記第１不純物領域内に、前記第１導電型の第５不純物領域を形成する工程、
を更に備え、
前記第５不純物領域の不純物濃度は、前記第４不純物領域の不純物濃度よりも低く、
平面視において、前記第３不純物領域は、前記第５不純物領域を内包し、
平面視において、前記第５不純物領域は、前記第４不純物領域を内包する、半導体装置の製造方法。
（ｊ）前記（ｇ）工程と前記（ｈ）工程との間で、前記第１側面と隣り合うように、前記第１不純物領域内に、前記第１導電型の第５不純物領域を形成する工程、
を更に備え、
前記第５不純物領域の不純物濃度は、前記第４不純物領域の不純物濃度よりも低く、
平面視において、前記第３不純物領域は、前記第５不純物領域を内包し、
平面視において、前記第５不純物領域は、前記第４不純物領域を内包する、半導体装置の製造方法。
【請求項13】
請求項１０に記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第２不純物領域は、互いに注入エネルギーの異なる複数回のイオン注入によって形成される、半導体装置の製造方法。
前記（ｂ）工程では、前記第２不純物領域は、互いに注入エネルギーの異なる複数回のイオン注入によって形成される、半導体装置の製造方法。
【請求項14】
請求項１３に記載の半導体装置の製造方法において、
前記第２不純物領域は、前記第３不純物領域よりも深く形成される、半導体装置の製造方法。
前記第２不純物領域は、前記第３不純物領域よりも深く形成される、半導体装置の製造方法。
【請求項15】
請求項１１に記載の半導体装置の製造方法において、
（ｋ）前記（ｄ）工程後、前記サイドウォールスペーサから露出している前記第４不純物領域上に、シリサイド膜を形成する工程、
を更に備える、半導体装置の製造方法。
（ｋ）前記（ｄ）工程後、前記サイドウォールスペーサから露出している前記第４不純物領域上に、シリサイド膜を形成する工程、
を更に備える、半導体装置の製造方法。
【請求項16】
請求項１１に記載の半導体装置の製造方法において、
（ｌ）前記（ｄ）工程後、前記第４不純物領域上に、第２絶縁膜を形成する工程、
（ｍ）前記（ｌ）工程後、前記第４不純物領域の一部を露出するように、前記第２絶縁膜に開口部を形成する工程、
（ｎ）前記（ｍ）工程後、前記開口部内で露出している前記第４不純物領域上に、シリサイド膜を形成する工程、
を更に備える、半導体装置の製造方法。
（ｌ）前記（ｄ）工程後、前記第４不純物領域上に、第２絶縁膜を形成する工程、
（ｍ）前記（ｌ）工程後、前記第４不純物領域の一部を露出するように、前記第２絶縁膜に開口部を形成する工程、
（ｎ）前記（ｍ）工程後、前記開口部内で露出している前記第４不純物領域上に、シリサイド膜を形成する工程、
を更に備える、半導体装置の製造方法。
【請求項17】
請求項１１に記載の半導体装置の製造方法において、
前記半導体装置は、第１ＭＩＳＦＥＴが形成される第２領域を更に有し、
（ｏ）前記（ｅ）工程前に、前記第２領域の前記半導体基板内に、前記第２導電型の第８不純物領域を形成する工程、
を更に備え、
前記（ｅ）工程では、前記第８不純物領域上に、第１ゲート絶縁膜が形成され、
前記（ｆ）工程では、前記第１ゲート絶縁膜上に、前記第１導電性膜が形成され、
前記（ｇ）工程では、前記第２領域の前記第１導電性膜も選択的にパターニングすることで、前記第２領域の前記第１導電性膜からなる第１ゲート電極の第３側面が形成され、
前記（ｃ）工程では、前記第１導電型の第９不純物領域が、前記斜めイオン注入によって、前記第３側面と隣り合う前記第８不純物領域内、および前記第１導電性膜下の前記第８不純物領域内に形成され、
前記（ｈ）工程では、前記第２領域の前記第１導電性膜も選択的にパターニングすることで、前記第３側面と、前記第３側面と反対側の第４側面とを有する前記第１ゲート電極が形成され、
前記（ｉ）工程では、前記第３側面上および前記第４側面上に、それぞれ第２サイドウォールスペーサが形成され、
前記（ｄ）工程では、前記第９不純物領域内に、前記第２導電型の第１ソース領域が形成されると共に、前記第８不純物領域内に、前記第２導電型の第１ドレイン領域が形成され、
前記第１ソース領域および前記第１ドレイン領域の各々の不純物濃度は、前記第８不純物領域の不純物濃度よりも高い、半導体装置の製造方法。
前記半導体装置は、第１ＭＩＳＦＥＴが形成される第２領域を更に有し、
（ｏ）前記（ｅ）工程前に、前記第２領域の前記半導体基板内に、前記第２導電型の第８不純物領域を形成する工程、
を更に備え、
前記（ｅ）工程では、前記第８不純物領域上に、第１ゲート絶縁膜が形成され、
前記（ｆ）工程では、前記第１ゲート絶縁膜上に、前記第１導電性膜が形成され、
前記（ｇ）工程では、前記第２領域の前記第１導電性膜も選択的にパターニングすることで、前記第２領域の前記第１導電性膜からなる第１ゲート電極の第３側面が形成され、
前記（ｃ）工程では、前記第１導電型の第９不純物領域が、前記斜めイオン注入によって、前記第３側面と隣り合う前記第８不純物領域内、および前記第１導電性膜下の前記第８不純物領域内に形成され、
前記（ｈ）工程では、前記第２領域の前記第１導電性膜も選択的にパターニングすることで、前記第３側面と、前記第３側面と反対側の第４側面とを有する前記第１ゲート電極が形成され、
前記（ｉ）工程では、前記第３側面上および前記第４側面上に、それぞれ第２サイドウォールスペーサが形成され、
前記（ｄ）工程では、前記第９不純物領域内に、前記第２導電型の第１ソース領域が形成されると共に、前記第８不純物領域内に、前記第２導電型の第１ドレイン領域が形成され、
前記第１ソース領域および前記第１ドレイン領域の各々の不純物濃度は、前記第８不純物領域の不純物濃度よりも高い、半導体装置の製造方法。
【請求項18】
請求項１７に記載の半導体装置の製造方法において、
前記半導体装置は、第２ＭＩＳＦＥＴが形成される第３領域を更に有し、
前記（ｂ）工程では、前記第３領域の前記半導体基板内に、前記第１導電型の第１０不純物領域が形成され、
前記（ｅ）工程と前記（ｆ）工程との間で、前記第１０不純物領域上に、前記第１絶縁膜および前記第１ゲート絶縁膜のそれぞれよりも薄い厚さを有する第２ゲート絶縁膜が形成され、
前記（ｆ）工程では、前記第２ゲート絶縁膜上に、前記第１導電性膜が形成され、
前記（ｈ）工程では、前記第３領域の前記第１導電性膜も選択的にパターニングすることで、第２ゲート電極が形成され、
前記（ｉ）工程では、前記第２ゲート電極の両側面上に、それぞれ第３サイドウォールスペーサが形成され、
前記（ｄ）工程では、前記第１０不純物領域内に、前記第２導電型の第２ソース領域および前記第２導電型の第２ドレイン領域が形成される、半導体装置の製造方法。
前記半導体装置は、第２ＭＩＳＦＥＴが形成される第３領域を更に有し、
前記（ｂ）工程では、前記第３領域の前記半導体基板内に、前記第１導電型の第１０不純物領域が形成され、
前記（ｅ）工程と前記（ｆ）工程との間で、前記第１０不純物領域上に、前記第１絶縁膜および前記第１ゲート絶縁膜のそれぞれよりも薄い厚さを有する第２ゲート絶縁膜が形成され、
前記（ｆ）工程では、前記第２ゲート絶縁膜上に、前記第１導電性膜が形成され、
前記（ｈ）工程では、前記第３領域の前記第１導電性膜も選択的にパターニングすることで、第２ゲート電極が形成され、
前記（ｉ）工程では、前記第２ゲート電極の両側面上に、それぞれ第３サイドウォールスペーサが形成され、
前記（ｄ）工程では、前記第１０不純物領域内に、前記第２導電型の第２ソース領域および前記第２導電型の第２ドレイン領域が形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、ツェナーダイオードを備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
半導体装置には、サージ電圧などからＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を保護するために、保護回路が内蔵されている。
【0003】
例えば、特許文献１には、ＭＩＳＦＥＴおよび保護回路を備えた半導体装置が開示されている。この保護回路を構成する半導体素子として、ツェナーダイオードが開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１３－１８３０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
保護回路にツェナーダイオードを用いた場合、ツェナーダイオードのブレークダウン電圧の安定化が重要である。しかし、ツェナーダイオードの構造によっては、降伏動作を繰り返すと、ツェナーダイオードのブレークダウン電圧の変動が起こる。ツェナーダイオードのブレークダウン電圧の変動が大きいと、保護回路に求められる耐圧を維持できない虞がある。従って、ツェナーダイオードのブレークダウン電圧の変動を抑制することで、半導体装置の信頼性を向上させることが望まれる。
【0006】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0007】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0008】
一実施の形態に係る半導体装置は、半導体基板内に形成された第１導電型の第１不純物領域と、前記第１不純物領域内に形成された前記第１導電型の第２不純物領域と、前記第１不純物領域内に形成された前記第１導電型の第３不純物領域と、前記第３不純物領域内に形成された、前記第１導電型と反対の第２導電型の第４不純物領域とを備える。前記第３不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、前記第２不純物領域の不純物濃度は、前記第３不純物領域の不純物濃度よりも高い。平面視において、前記第３不純物領域は、前記第４不純物領域を内包し、平面視において、前記第４不純物領域は、前記第２不純物領域を内包する。前記第４不純物領域は、ツェナーダイオードのカソードを構成し、前記第１不純物領域、前記第２不純物領域および前記第３不純物領域は、前記ツェナーダイオードのアノードを構成する。
【0009】
一実施の形態に係る半導体装置の製造方法は、ツェナーダイオードが形成される第１領域を有する半導体装置の製造方法である。半導体装置の製造方法は、（ａ）前記第１領域の半導体基板内に、第１導電型の第１不純物領域を形成する工程、（ｂ）前記（ａ）工程後、前記第１不純物領域内に、前記第１導電型の第２不純物領域を形成する工程、（ｃ）前記（ｂ）工程後、前記第１不純物領域内に、前記第１導電型の第３不純物領域を形成する工程、（ｄ）前記（ｃ）工程後、前記第３不純物領域内に、前記第１導電型と反対の第２導電型の第４不純物領域を形成する工程、を備える。前記第３不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、前記第２不純物領域の不純物濃度は、前記第３不純物領域の不純物濃度よりも高い。平面視において、前記第３不純物領域は、前記第４不純物領域を内包し、平面視において、前記第４不純物領域は、前記第２不純物領域を内包する。前記第４不純物領域は、前記ツェナーダイオードのカソードを構成し、前記第１不純物領域、前記第２不純物領域および前記第３不純物領域は、前記ツェナーダイオードのアノードを構成する。
【発明の効果】
【0010】
一実施の形態によれば、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【0011】
【図1】実施の形態１における保護回路を示す等価回路図である。
【図2】実施の形態１における半導体装置を示す断面図である。
【図3】実施の形態１における半導体装置を示す要部平面図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】実施の形態１における半導体装置の製造工程を示す断面図である。
【図18】実施の形態２における半導体装置の製造工程を示す断面図である。
【図19】実施の形態３における半導体装置を示す断面図である。
【図20】実施の形態３における半導体装置を示す断面図である。
【図21】実施の形態４における半導体装置を示す要部平面図である。
【図22】実施の形態４における半導体装置を示す断面図である。
【図23】検討例における半導体装置を示す要部断面図である。
【発明を実施するための形態】
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置（半導体チップ）について説明する。図１は、半導体装置に含まれる保護回路１００を示している。保護回路１００は、ＥＳＤ保護回路として使用される。
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置（半導体チップ）について説明する。図１は、半導体装置に含まれる保護回路１００を示している。保護回路１００は、ＥＳＤ保護回路として使用される。
【0014】
図１に示されるように、保護回路１００は、複数のツェナーダイオードＺＤおよび高耐圧ＭＩＳＦＥＴ１Ｑを含む。電源電位パッド（Ｖｄｄ）と高耐圧ＭＩＳＦＥＴ１Ｑのゲート電極との間に設けられたツェナーダイオードＺＤは、トリガー部を構成する。接地電位パッド（ＧＮＤ）と高耐圧ＭＩＳＦＥＴ１Ｑのゲート電極との間に設けられたツェナーダイオードＺＤは、ゲート保護部を構成する。
【0015】
トリガー部のツェナーダイオードＺＤの耐圧は、半導体装置の最大定格電圧よりも高くなっている。このツェナーダイオードＺＤの耐圧が製品破壊耐圧よりも大きい場合、保護回路１００が動作する前に、保護回路１００自体が壊れてしまう。従って、トリガー部のツェナーダイオードＺＤの耐圧は、半導体装置の最大定格電圧よりも高く、且つ、製品破壊耐圧よりも低い。ゲート保護部のツェナーダイオードＺＤは、主に、高耐圧ＭＩＳＦＥＴ１Ｑのゲート電圧を固定するために設けられている。
【0016】
高耐圧ＭＩＳＦＥＴ１Ｑは、ゲート電圧に依存して、オン耐圧が変動する特性を備える。ツェナーダイオードＺＤを低い耐圧に固定できれば、高耐圧ＭＩＳＦＥＴ１Ｑを破壊するタイミングを制御できる。従って、ツェナーダイオードＺＤの耐圧の種類が増えれば、様々な耐圧を有する保護回路１００を保護回路として使用できる。
【0017】
保護回路１００の動作原理について説明する。まず、ステップＳ１のように、電源電位パッド（Ｖｄｄ）からトリガー部のツェナーダイオードＺＤの耐圧を超えるサージ電圧が印加されると、ステップＳ２のように、トリガー部のツェナーダイオードＺＤを介して電流が流れ、ステップＳ３のように、高耐圧ＭＩＳＦＥＴ１Ｑのゲート電極にゲート電位が発生する。そうすると、ステップＳ４のように、高耐圧ＭＩＳＦＥＴ１Ｑがオン状態になり、サージ電流が、接地電位パッド（ＧＮＤ）側に流れ、ステップＳ５のように、サージ電圧がゲート保護部のツェナーダイオードＺＤによってクランプされる。
【0018】
【0019】
図２に示されるように、半導体装置は、ツェナーダイオードＺＤが形成される領域１Ａと、ｎ型の高耐圧ＭＩＳＦＥＴ１Ｑが形成される領域２Ａと、ｎ型の低耐圧ＭＩＳＦＥＴ２Ｑが形成される領域３Ａとを有する。なお、半導体装置は、ｐ型の高耐圧ＭＩＳＦＥＴおよびｐ型の低耐圧ＭＩＳＦＥＴも有しているが、ここでは、それらの説明を省略する。
【0020】
ツェナーダイオードＺＤは、領域１Ａの半導体基板ＳＵＢ内に形成されている。半導体基板ＳＵＢは、例えばｐ型の不純物が導入されたシリコン基板である。半導体基板ＳＵＢ内には、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体基板ＳＵＢ内に形成された溝と、上記溝内に埋め込まれた酸化シリコン膜とからなる。
【0021】
半導体基板ＳＵＢ内には、ｎ型のウェル領域ＤＮＷおよびｎ型のウェル領域ＨＮＷ２が形成されている。ウェル領域ＨＮＷ２は、半導体基板ＳＵＢの上面からウェル領域ＤＮＷに達するように形成されている。ウェル領域ＤＮＷおよびウェル領域ＨＮＷ２は、ツェナーダイオードＺＤを囲むように形成されている。ウェル領域ＤＮＷおよびウェル領域ＨＮＷ２によって、ツェナーダイオードＺＤは、半導体基板ＳＵＢから電気的に分離され、領域２Ａの高耐圧ＭＩＳＦＥＴ１Ｑおよび領域３Ａの低耐圧ＭＩＳＦＥＴ２Ｑから電気的に分離されている。なお、ウェル領域ＨＮＷ２内には、ｎ型の高濃度拡散領域ＮＲが形成されている。高濃度拡散領域ＮＲは、ウェル領域ＨＮＷ２内において半導体基板ＳＵＢの上面に形成されている。高濃度拡散領域ＮＲの不純物濃度は、ウェル領域ＨＮＷ２の不純物濃度よりも高い。
【0022】
ウェル領域ＤＮＷおよびウェル領域ＨＮＷ２によって囲まれた領域１Ａの半導体基板ＳＵＢ内には、ｐ型のウェル領域ＨＰＷ２が形成されている。ウェル領域ＨＰＷ２は、ウェル領域ＨＮＷ２に囲まれるように形成されており、ウェル領域ＨＰＷ２の底面は、ウェル領域ＤＮＷによって覆われている。ウェル領域ＨＰＷ２内には、ｐ型のボディ領域ＰＢおよびｐ型のウェル領域ＰＷ１、ＰＷ２が形成されている。ボディ領域ＰＢの不純物濃度は、ウェル領域ＨＰＷ２の不純物濃度よりも高い。ウェル領域ＰＷ１、ＰＷ２の不純物濃度は、ボディ領域ＰＢの不純物濃度よりも高い。ウェル領域ＰＷ１、ＰＷ２は、ボディ領域ＰＢよりも深く形成されている。すなわち、ウェル領域ＰＷ１、ＰＷ２の底面は、ボディ領域ＰＢの底面よりも深く位置している。
【0023】
ボディ領域ＰＢ内には、ｎ型の低濃度拡散領域ＬＤＤおよびｎ型のカソード領域ＮＣが形成されている。低濃度拡散領域ＬＤＤおよびカソード領域ＮＣは、ボディ領域ＰＢ内において半導体基板ＳＵＢの上面に形成されている。低濃度拡散領域ＬＤＤの不純物濃度は、カソード領域ＮＣの不純物濃度よりも低い。
【0024】
ウェル領域ＨＰＷ２上には、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１上には、導体パターンＣＰが形成されている。導体パターンＣＰおよび絶縁膜ＩＦ１は、カソード領域ＮＣと後述する高濃度拡散領域ＰＲの間において、半導体基板ＳＵＢ上に形成されている。絶縁膜ＩＦ１は、例えば酸化シリコン膜である。絶縁膜ＩＦ１の厚さは、例えば５ｎｍ以上且つ１５ｎｍ以下である。導体パターンＣＰは、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【0025】
図３は、ツェナーダイオードＺＤの平面図である。図３に示されるように、平面視において、カソード領域ＮＣはウェル領域ＰＷ１を内包し、低濃度拡散領域ＬＤＤはカソード領域ＮＣを内包し、ボディ領域ＰＢは低濃度拡散領域ＬＤＤを内包する。つまり、平面視において、カソード領域ＮＣはウェル領域ＰＷ１と重なるように形成され、低濃度拡散領域ＬＤＤはカソード領域ＮＣを囲むように形成され、ボディ領域ＰＢは低濃度拡散領域ＬＤＤ、カソード領域ＮＣおよびウェル領域ＰＷ１を囲むように形成されている。
【0026】
また、図３、図１１および図１４などに示されるように、導体パターンＣＰは、側面ＳＳ１、および、側面ＳＳ１と反対側の側面ＳＳ２を有する。図３に示されるように、導体パターンＣＰには開口部が設けられ、側面ＳＳ１がこの開口部を構成する。
【0027】
図２に示されるように、ウェル領域ＰＷ１、ボディ領域ＰＢ、低濃度拡散領域ＬＤＤおよびカソード領域ＮＣは、側面ＳＳ１側のウェル領域ＨＰＷ２内に形成されている。つまり、ウェル領域ＰＷ１、ボディ領域ＰＢ、低濃度拡散領域ＬＤＤおよびカソード領域ＮＣは、側面ＳＳ１と隣り合うように、ウェル領域ＨＰＷ２内に形成されている。また、ボディ領域ＰＢの一部は、ウェル領域ＨＰＷ２内において導体パターンＣＰ直下にも形成されている。すなわち、ボディ領域ＰＢの一部は、平面視において導体パターンＣＰと重なるようにウェル領域ＨＰＷ２内に形成されている。
【0028】
側面ＳＳ２側において、ウェル領域ＨＰＷ２内には、ｐ型のウェル領域ＰＷ２が形成され、このウェル領域ＰＷ２内には、ｐ型の高濃度拡散領域ＰＲが形成されている。つまり、ｐ型のウェル領域ＰＷ２は、側面ＳＳ２と隣り合うように、ウェル領域ＨＰＷ２内に形成されている。高濃度拡散領域ＰＲは、ウェル領域ＨＰＷ２内において半導体基板ＳＵＢの上面に形成されている。高濃度拡散領域ＰＲの不純物濃度は、ウェル領域ＰＷ２の不純物濃度よりも高い。
【0029】
導体パターンＣＰの側面ＳＳ１上および側面ＳＳ２上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば、酸化シリコン膜と、上記酸化シリコン膜上に形成された窒化シリコン膜との積層膜からなる。
【0030】
また、導体パターンＣＰ上、カソード領域ＮＣ上、高濃度拡散領域ＰＲ上および高濃度拡散領域ＮＲ上には、シリサイド膜ＳＩが形成されている。シリサイド膜ＳＩは、例えばコバルトシリサイド、ニッケルシリサイドまたはニッケル白金シリサイドからなる。
【0031】
低濃度拡散領域ＬＤＤおよびカソード領域ＮＣは、ツェナーダイオードＺＤのカソードを構成する。ウェル領域ＨＰＷ２、側面ＳＳ１側のウェル領域ＰＷ１、ボディ領域ＰＢ、側面ＳＳ２側のウェル領域ＰＷ２および高濃度拡散領域ＰＲは、ツェナーダイオードＺＤのアノードを構成する。
【0032】
図４に示されるように、カソード領域ＮＣには、カソード電極ＣＥが電気的に接続され、高濃度拡散領域ＰＲには、アノード電極ＡＥが電気的に接続されている。また、実施の形態１では、導体パターンＣＰは、カソード電極ＮＣやアノード電極ＡＥなどに電気的に接続されておらず、電気的にフローティング状態（Ｏｐｅｎ）である。
【0033】
ここでは図示を省略しているが、半導体基板ＳＵＢ上には、層間絶縁膜が形成されている。上記層間絶縁膜中には、コンタクトプラグが形成され、上記層間絶縁膜上には、配線が形成されている。カソード電極ＣＥおよびアノード電極ＡＥは、例えば上記コンタクトプラグである。カソード領域ＮＣは、カソード電極ＣＥであるコンタクトプラグにシリサイド膜ＳＩを介して接続され、高濃度拡散領域ＰＲは、アノード電極ＡＥであるコンタクトプラグにシリサイド膜ＳＩを介して接続されている。カソード電極ＣＥおよびアノード電極ＡＥは、上記配線を介して領域２Ａの高耐圧ＭＩＳＦＥＴ１Ｑまたは領域３Ａの低耐圧ＭＩＳＦＥＴ２Ｑなど、他の半導体素子に電気的に接続される。なお、上記コンタクトプラグは、例えばタングステン膜を主体とする導電性膜からなる。上記配線は、例えばアルミニウム合金膜または銅膜を主体とする導電性膜からなる。
【0034】
図４には、ツェナーダイオードＺＤを流れる主な電流の経路が、矢印として示されている。電流は、主に、カソード電極ＣＥから、カソード領域ＮＣ、側面ＳＳ１側のウェル領域ＰＷ１、ウェル領域ＨＰＷ２、側面ＳＳ２側のウェル領域ＰＷ２および高濃度拡散領域ＰＲを経由して、アノード電極ＡＥへ流れる。
【0035】
＜検討例と、実施の形態１の主な特徴＞
図２３は、本願発明者らが検討を行った検討例におけるツェナーダイオードの要部を示している。図２３に示されるように、検討例では、ボディ領域ＰＢ内にカソード領域ＮＣが設けられているが、実施の形態１のような高濃度のウェル領域ＰＷ１が設けられていない。
図２３は、本願発明者らが検討を行った検討例におけるツェナーダイオードの要部を示している。図２３に示されるように、検討例では、ボディ領域ＰＢ内にカソード領域ＮＣが設けられているが、実施の形態１のような高濃度のウェル領域ＰＷ１が設けられていない。
【0036】
検討例のツェナーダイオードの場合、カソード領域ＮＣの側面においても降伏が起きる。そのため、カソード領域ＮＣの底面からだけでなく、カソード領域ＮＣの側面からもボディ領域ＰＢに電流が流れる。その際、インパクトイオン化によってホットキャリアが発生し、酸化シリコン膜中にホットキャリアが注入される。そうすると、酸化シリコン膜中のシリコンと水素との結合（Ｓｉ－Ｈ）が破壊され、水素イオン（Ｈ＋）が、ボディ領域ＰＢの表面近傍に放出される。
【0037】
放出された水素イオン（Ｈ＋）は、ボディ領域ＰＢに含まれるボロン（Ｂ）と結合（Ｂ－Ｈ）し、ボロン（Ｂ）を不活性化する。それ故、ボディ領域ＰＢの表面近傍において空乏層が拡大し、ブレークダウン電圧の変動が起こる。このブレークダウン電圧の変動が大きいと、保護回路１００に求められる耐圧を維持できない虞がある。
【0038】
このような問題に対して、実施の形態１では、図２および図３に示されるように、平面視においてカソード領域ＮＣがウェル領域ＰＷ１を内包するように、カソード領域ＮＣ下に高濃度のウェル領域ＰＷ１が形成されている。これにより、ボディ領域ＰＢとカソード領域ＮＣの間よりも、ウェル領域ＰＷ１とカソード領域ＮＣの間で降伏が発生しやすい。そのため、図４に示されるように、カソード領域ＮＣの側面からボディ領域ＰＢに電流が流れ難く、ツェナーダイオードＺＤを流れる主な電流の経路が、カソード領域ＮＣからウェル領域ＰＷ１へ至る経路になっている。従って、実施の形態１では、検討例のようなホットキャリアに起因したブレークダウン電圧の変動を抑制できるので、保護回路１００に求められる耐圧を維持でき、半導体装置の信頼性を向上させることができる。
【0039】
また、ボディ領域ＰＢ内には、カソード領域ＮＣよりも低い不純物濃度を有する低濃度拡散領域ＬＤＤが形成されている。平面視において、低濃度拡散領域ＬＤＤはカソード領域ＮＣを内包する。このような低濃度拡散領域ＬＤＤによって、カソード領域ＮＣの側面近傍（サイドウォールスペーサＳＷ下）の電界を緩和できるので、ホットキャリアに対する耐性も向上する。
【0040】
更に、詳しくは後述の「半導体装置の製造方法」で説明するが、実施の形態１のツェナーダイオードＺＤは、領域２Ａの高耐圧ＭＩＳＦＥＴ１Ｑおよび領域３Ａの低耐圧ＭＩＳＦＥＴ２Ｑを形成するための製造工程を利用して形成できる。すなわち、ツェナーダイオードＺＤを形成するための追加工程が不要なので、半導体装置の製造コストの増加を抑制できる。
【0041】
＜高耐圧ＭＩＳＦＥＴ１Ｑの構造＞
以下に図２を用いて、実施の形態１における高耐圧ＭＩＳＦＥＴ１Ｑについて説明する。
以下に図２を用いて、実施の形態１における高耐圧ＭＩＳＦＥＴ１Ｑについて説明する。
【0042】
領域２Ａの半導体基板ＳＵＢ内には、ｎ型のウェル領域ＤＮＷが形成されている。半導体基板ＳＵＢ内には、ウェル領域ＤＮＷよりも上方にｐ型のウェル領域ＨＰＷ１が形成されている。半導体基板ＳＵＢ内には、ウェル領域ＨＰＷ１よりも上方にｎ型のウェル領域ＨＮＷ１およびｐ型のボディ領域ＰＢが形成されている。
【0043】
ウェル領域ＨＮＷ１およびボディ領域ＰＢの両方に跨るように、半導体基板ＳＵＢ上には、ゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ１上には、ゲート電極ＧＥ１が形成されている。ゲート電極ＧＥ１は、後述するドレイン領域ＮＤ１とソース領域ＮＳ１との間に配置されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜である。ゲート絶縁膜ＧＩ１の厚さは、例えば５ｎｍ以上且つ１５ｎｍ以下である。ゲート電極ＧＥ１は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【0044】
また、図１１および図１４などに示されるように、ゲート電極ＧＥ１は、側面ＳＳ３、および、側面ＳＳ３と反対側の側面ＳＳ４を有する。側面ＳＳ３上および側面ＳＳ４上には、サイドウォールスペーサＳＷが形成されている。
【0045】
ウェル領域ＨＮＷ１内には、ゲート電極ＧＥ１の側面ＳＳ４から離れてｎ型のドレイン領域ＮＤ１が形成されている。ボディ領域ＰＢ内には、ｎ型の低濃度拡散領域ＬＤＤ、ｎ型のソース領域ＮＳ１およびｐ型の高濃度拡散領域ＰＲが形成されている。低濃度拡散領域ＬＤＤは、側面ＳＳ３側のサイドウォールスペーサＳＷ下に形成されている。ソース領域ＮＳ１は、側面ＳＳ３から離れて形成されており、低濃度拡散領域ＬＤＤは、ソース領域ＮＳ１と側面ＳＳ３の間に配置されている。高濃度拡散領域ＰＲは、側面ＳＳ３から離れて形成されており、ソース領域ＮＳ１は、高濃度拡散領域ＰＲと低濃度拡散領域ＬＤＤの間に配置されている。
【0046】
ドレイン領域ＮＤ１およびソース領域ＮＳ１の各々の不純物濃度は、低濃度拡散領域ＬＤＤおよびウェル領域ＨＮＷ１の各々の不純物濃度よりも高い。ドレイン領域ＮＤ１およびウェル領域ＨＮＷ１によって、高耐圧ＭＩＳＦＥＴ１Ｑのドレインが構成される。ソース領域ＮＳ１および低濃度拡散領域ＬＤＤによって、高耐圧ＭＩＳＦＥＴ１Ｑのソースが構成される。ボディ領域ＰＢのうち、低濃度拡散領域ＬＤＤとウェル領域ＨＮＷ１との間に位置し、且つ、ゲート電極ＧＥ１下に位置する領域が、高耐圧ＭＩＳＦＥＴ１Ｑのチャネル領域を構成する。
【0047】
ゲート電極ＧＥ１の一部、サイドウォールスペーサＳＷおよびウェル領域ＨＮＷ１を覆うように、半導体基板ＳＵＢ上に絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２は、例えば酸化シリコン膜である。絶縁膜ＩＦ２およびサイドウォールスペーサＳＷから露出した領域上に、シリサイド膜ＳＩが形成されている。すなわち、ゲート電極ＧＥ１上、ドレイン領域ＮＤ１上、ソース領域ＮＳ１上および高濃度拡散領域ＰＲ上に、シリサイド膜ＳＩが形成されている。
【0048】
＜低耐圧ＭＩＳＦＥＴ２Ｑの構造＞
以下に図２を用いて、実施の形態１における低耐圧ＭＩＳＦＥＴ２Ｑについて説明する。
以下に図２を用いて、実施の形態１における低耐圧ＭＩＳＦＥＴ２Ｑについて説明する。
【0049】
領域３Ａの半導体基板ＳＵＢ内には、ｐ型のウェル領域ＰＷ３が形成されている。ウェル領域ＰＷ３上には、ゲート絶縁膜ＧＩ２が形成されている。ゲート絶縁膜ＧＩ２上には、ゲート電極ＧＥ２が形成されている。ゲート電極ＧＥ２は、後述するドレイン領域ＮＤ２とソース領域ＮＳ２との間に配置されている。ゲート絶縁膜ＧＩ２は、例えば酸化シリコン膜である。ゲート絶縁膜ＧＩ２の厚さは、ゲート絶縁膜ＧＩ１の厚さよりも小さく、例えば２ｎｍ以上且つ５ｎｍ以下である。ゲート電極ＧＥ２は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【0050】
ゲート電極ＧＥ２の両側面上には、サイドウォールスペーサＳＷが形成されている。ウェル領域ＰＷ３内には、サイドウォールスペーサＳＷ下にｎ型の低濃度拡散領域ＥＸが形成されている。ウェル領域ＰＷ３内には、ゲート電極ＧＥ２の両側面から離れてｎ型のドレイン領域ＮＤ２およびｎ型のソース領域ＮＳ２が形成されている。低濃度拡散領域ＥＸは、ゲート電極ＧＥ２の一方の側面とドレイン領域ＮＤ２との間およびゲート電極ＧＥ２の他方の側面とソース領域ＮＳ２との間に形成されている。
【0051】
ドレイン領域ＮＤ２およびソース領域ＮＳ２の各々の不純物濃度は、低濃度拡散領域ＥＸの不純物濃度よりも高い。ドレイン領域ＮＤ２および一方の低濃度拡散領域ＥＸによって、低耐圧ＭＩＳＦＥＴ２Ｑのドレインが構成される。ソース領域ＮＳ２および他方の低濃度拡散領域ＥＸによって、低耐圧ＭＩＳＦＥＴ２Ｑのソースが構成される。ウェル領域ＰＷ３のうち、２つの低濃度拡散領域ＬＤＤの間に位置し、且つ、ゲート電極ＧＥ２下に位置する領域が、低耐圧ＭＩＳＦＥＴ２Ｑのチャネル領域を構成する。
【0052】
ゲート電極ＧＥ２上、ドレイン領域ＮＤ２上およびソース領域ＮＳ２上には、シリサイド膜ＳＩが形成されている。
【0053】
【0054】
図５に示されるように、まず、半導体基板ＳＵＢを用意する。次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａ、２Ａの半導体基板ＳＵＢに、それぞれｎ型のウェル領域ＤＮＷを形成する。
【0055】
次に、半導体基板ＳＵＢ内に複数の溝を形成する。絶縁膜を上記溝内に埋め込み、溝外に形成された絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法などによって除去することで、半導体基板ＳＵＢ内に素子分離部ＳＴＩを形成する。
【0056】
図６に示されるように、まず、領域１Ａおよび領域３Ａの半導体基板ＳＵＢ上に、レジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとしてイオン注入を行うことで、領域２Ａの半導体基板ＳＵＢ内に、ｐ型のウェル領域ＨＰＷ１およびｎ型のウェル領域ＨＮＷ１を形成する。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0057】
ウェル領域ＨＰＷ１を形成するためのイオン注入は、不純物として例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）を用いて行われ、不純物の注入エネルギーが例えば４００ｋｅＶ以上且つ５００ｋｅＶ以下であり、不純物のドーズ量が例えば１．０×１０１２／ｃｍ２以上且つ５．０×１０１３／ｃｍ２以下である条件で行われる。
【0058】
ウェル領域ＨＮＷ１を形成するためのイオン注入は、不純物として例えば燐（Ｐ）を用いて行われ、不純物の注入エネルギーが例えば２０ｋｅＶ以上且つ３５０ｋｅＶ以下であり、不純物のドーズ量が例えば１．０×１０１２／ｃｍ２以上且つ５．０×１０１３／ｃｍ２以下である条件で行われる。なお、ウェル領域ＨＮＷ１は、上記条件の範囲内で、互いに注入エネルギーの異なる複数回のイオン注入によって形成されてもよい。
【0059】
図７に示されるように、まず、領域１Ａの一部、領域２Ａおよび領域３Ａの半導体基板ＳＵＢ上に、レジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとしてイオン注入を行うことで、領域１Ａの一部の半導体基板ＳＵＢ内にｐ型のウェル領域ＨＰＷ２を形成する。その後、アッシング処理によってレジストパターンＲＰ２を除去する。
【0060】
ウェル領域ＨＰＷ２を形成するためのイオン注入は、不純物として例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）を用いて行われ、不純物の注入エネルギーが例えば１０ｋｅＶ以上且つ４００ｋｅＶ以下であり、不純物のドーズ量が例えば１．０×１０１１／ｃｍ２以上且つ５．０×１０１３／ｃｍ２以下である条件で行われる。なお、ウェル領域ＨＰＷ２は、上記条件の範囲内で、互いに注入エネルギーの異なる複数回のイオン注入によって形成されてもよい。
【0061】
図８に示されるように、まず、領域１Ａの一部、領域２Ａおよび領域３Ａの半導体基板ＳＵＢ上に、レジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとしてイオン注入を行うことで、領域１Ａの一部の半導体基板ＳＵＢ内に、ｎ型のウェル領域ＨＮＷ２を形成する。その後、アッシング処理によってレジストパターンＲＰ３を除去する。
【0062】
ウェル領域ＨＮＷ２を形成するためのイオン注入は、不純物として例えば燐（Ｐ）を用いて行われ、不純物の注入エネルギーが例えば５０ｋｅＶ以上且つ１０００ｋｅＶ以下であり、不純物のドーズ量が例えば１．０×１０１２／ｃｍ２以上且つ５．０×１０１３／ｃｍ２以下である条件で行われる。なお、ウェル領域ＨＮＷ２は、上記条件の範囲内で、互いに注入エネルギーの異なる複数回のイオン注入によって形成されてもよい。
【0063】
図９に示されるように、まず、領域１Ａの一部および領域２Ａの半導体基板ＳＵＢ上に、レジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとしてイオン注入を行うことで、領域１Ａの一部の半導体基板ＳＵＢ内に、ｐ型のウェル領域ＰＷ１、ＰＷ２を形成し、領域３Ａの半導体基板ＳＵＢ内に、ｐ型のウェル領域ＰＷ３を形成する。その後、アッシング処理によってレジストパターンＲＰ４を除去する。
【0064】
ウェル領域ＰＷ１、ＰＷ２、ＰＷ３を形成するためのイオン注入は、不純物として例えばボロン（Ｂ）を用いて行われ、不純物の注入エネルギーが例えば３０ｋｅＶ以上且つ１５０ｋｅＶ以下であり、不純物のドーズ量が例えば１．０×１０１２／ｃｍ２以上且つ５．０×１０１３／ｃｍ２以下である条件で行われる。なお、ウェル領域ＰＷは、上記条件の範囲内で、互いに注入エネルギーの異なる複数回のイオン注入によって形成されてもよい。
【0065】
図１０に示されるように、まず、領域１Ａのウェル領域ＨＰＷ２、ＨＮＷ２、ＰＷ１、ＰＷ２上と、領域２Ａのウェル領域ＨＮＷ１上と、領域３Ａのウェル領域ＰＷ３上とに、例えば熱酸化処理によって、相対的に厚い酸化シリコン膜を形成する。次に、フォトリソグラフィ技術および等方性エッチング処理によって、領域３Ａの厚い酸化シリコン膜を選択的に除去する。次に、領域３Ａのウェル領域ＰＷ３上に、例えば熱酸化処理によって、相対的に薄い酸化シリコン膜を形成する。図１０では、領域１Ａに形成された厚い酸化シリコン膜が絶縁膜ＩＦ１として示され、領域２Ａに形成された厚い酸化シリコン膜がゲート絶縁膜ＧＩ１として示され、領域３Ａに形成された薄い酸化シリコン膜がゲート絶縁膜ＧＩ２として示されている。
【0066】
次に、絶縁膜ＩＦ１上、ゲート絶縁膜ＧＩ１上およびゲート絶縁膜ＧＩ２上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、多結晶シリコン膜である。次に、イオン注入法によって、導電性膜ＣＦ１にｎ型の不純物を導入する。
【0067】
図１１に示されるように、まず、領域１Ａの一部、領域２Ａの一部および領域３Ａの導電性膜ＣＦ１上に、レジストパターンＲＰ５を形成する。次に、レジストパターンＲＰ５をマスクとして異方性エッチング処理を行うことで、領域１Ａおよび領域２Ａの導電性膜ＣＦ１を選択的にパターニングする。このパターニングによって、領域１Ａでは、導体パターンＣＰの側面ＳＳ１が形成され、領域２Ａでは、ゲート電極ＧＥ１の側面ＳＳ３が形成される。側面ＳＳ１は開口部を構成し、開口部内において絶縁膜ＩＦ１が露出している。なお、レジストパターンＲＰ５は、この時点では除去されず、後述の図１２および図１３の製造工程においても利用される。
【0068】
図１２に示されるように、レジストパターンＲＰ５をマスクとしてイオン注入を行うことで、領域１Ａのウェル領域ＨＰＷ２内および領域２Ａのウェル領域ＨＮＷ１内に、ｐ型のボディ領域ＰＢを形成する。
【0069】
ボディ領域ＰＢを形成するためのイオン注入は、不純物として例えばボロン（Ｂ）を用いて行われ、不純物の注入エネルギーが例えば４０ｋｅＶ以上且つ９０ｋｅＶ以下であり、不純物のドーズ量が例えば１×１０１２／ｃｍ２以上且つ５×１０１３／ｃｍ２以下である条件で行われる。また、このイオン注入は、斜めイオン注入を用いて行われる。すなわち、このイオン注入は、半導体基板ＳＵＢの上面に対する垂線から、例えば２０度以上且つ４０度以下に傾けた角度で行われる。なお、この斜めイオン注入は、４回行われており、１回毎に半導体基板ＳＵＢを９０度回転させて行われている。なお、ボディ領域ＰＢは、上記条件の範囲内で、互いに注入エネルギーの異なる複数回のイオン注入によって形成されてもよい。
【0070】
上記斜めイオン注入によって、領域１Ａのボディ領域ＰＢは、側面ＳＳ１側のウェル領域ＨＰＷ２内だけでなく、ウェル領域ＨＰＷ２内において導電性膜ＣＦ１直下にも形成される。つまり、領域１Ａにおいてボディ領域ＰＢは側面ＳＳ１と隣り合うようにウェル領域ＨＰＷ２内に形成され、ボディ領域ＰＢの一部は、図３に示すように、平面視において導体パターンＣＰと重なるようにウェル領域ＨＰＷ２内に形成される。また、上記斜めイオン注入によって、領域２Ａのボディ領域ＰＢは、側面ＳＳ３側のウェル領域ＨＮＷ１内だけでなく、ウェル領域ＨＮＷ１内において導電性膜ＣＦ１下にも形成される。つまり、領域２Ａにおいてボディ領域ＰＢは側面ＳＳ３と隣り合うウェル領域ＨＮＷ１内、および導電性膜ＣＦ１下のウェル領域ＨＮＷ１内に形成される。また、ボディ領域ＰＢを形成するためのイオン注入によって、不純物がウェル領域ＰＷ１内にも導入される。このため、ウェル領域ＰＷ１の不純物濃度が、ボディ領域ＰＢの不純物濃度よりも高くなる。
【0071】
なお、ボディ領域ＰＢは、ボディ領域ＰＢがウェル領域ＰＷ１を内包するように、斜めイオン注入ではなく垂直イオン注入によって形成されても良い。しかし、垂直イオン注入では、不純物が導体パターンの下に注入され難い。そのため、垂直イオン注入によってボディ領域ＰＢを形成する場合、斜めイオン注入によってボディ領域ＰＢを形成する場合と比較して、導体パターンＣＰの側面ＳＳ１によって構成される開口部の平面積を広くする必要がある。斜めイオン注入を用いれば、導体パターンＣＰの下にも不純物を注入することができるので、導体パターンＣＰの側面ＳＳ１によって構成される開口部の平面積を狭くすることができる。これにより、平面視において導体パターンＣＰを小さく形成できるので、半導体装置を小型化できる。従って、ボディ領域ＰＢは、斜めイオン注入によって形成することが好ましい。
【0072】
図１３に示されるように、レジストパターンＲＰ５をマスクとしてイオン注入を行うことで、領域１Ａにおける側面ＳＳ１側のウェル領域ＨＰＷ２内および領域２Ａにおける側面ＳＳ３側のウェル領域ＨＮＷ１内に、ｎ型の低濃度拡散領域ＬＤＤを形成する。つまり、低濃度拡散領域ＬＤＤは、側面ＳＳ１と隣り合うようにウェル領域ＨＰＷ２内に形成される。その後、アッシング処理によってレジストパターンＲＰ５を除去する。なお、ボディ領域ＰＢを形成する工程と、低濃度拡散領域ＬＤＤを形成する工程とは、何れが先に行われてもよい。
【0073】
低濃度拡散領域ＬＤＤを形成するためのイオン注入は、不純物として例えば砒素（Ａｓ）を用いて行われ、不純物の注入エネルギーが例えば２０ｋｅＶ以上且つ６０ｋｅＶ以下であり、不純物のドーズ量が例えば１．０×１０１４／ｃｍ２以上且つ５．０×１０１４／ｃｍ２以下である条件で行われる。
【0074】
図１４に示されるように、まず、領域１Ａの一部、領域２Ａの一部および領域３Ａの一部の導電性膜ＣＦ１上に、レジストパターンＲＰ６を形成する。なお、レジストパターンＲＰ６は、導体パターンＣＰの側面ＳＳ１およびゲート電極ＧＥ１の側面ＳＳ３を覆っている。
【0075】
次に、レジストパターンＲＰ６をマスクとして異方性エッチング処理を行うことで、領域１Ａ、領域２Ａおよび領域３Ａの導電性膜ＣＦ１を選択的にパターニングする。このパターニングによって、領域１Ａでは、側面ＳＳ１および側面ＳＳ２を有する導体パターンＣＰが形成され、領域２Ａでは、側面ＳＳ３および側面ＳＳ４を有するゲート電極ＧＥ１が形成され、領域３Ａでは、ゲート電極ＧＥ２が形成される。その後、アッシング処理によってレジストパターンＲＰ６を除去する。
【0076】
また、等方性エッチング処理によって、導体パターンＣＰ、ゲート電極ＧＥ１およびゲート電極ＧＥ２から露出している絶縁膜ＩＦ１、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を除去する。
【0077】
図１５に示されるように、まず、領域１Ａおよび領域２Ａの半導体基板ＳＵＢ上に、レジストパターンＲＰ７を形成する。次に、レジストパターンＲＰ７をマスクとしてイオン注入を行うことで、領域３Ａのウェル領域ＰＷ３内に、ｎ型の低濃度拡散領域ＥＸを形成する。その後、アッシング処理によってレジストパターンＲＰ７を除去する。
【0078】
低濃度拡散領域ＥＸを形成するためのイオン注入は、不純物として例えば燐（Ｐ）、砒素（Ａｓ）および二フッ化ボロン（ＢＦ２）を用いて行われ、不純物の注入エネルギーが例えば１０ｋｅＶ以上且つ５０ｋｅＶ以下であり、不純物のドーズ量が例えば１．０×１０１２／ｃｍ２以上且つ１．０×１０１４／ｃｍ２以下である条件で行われる。また、このイオン注入は、斜めイオン注入を用いて行われる。すなわち、このイオン注入は、半導体基板ＳＵＢの上面に対する垂線から、例えば０度以上且つ４５度以下に傾けた角度で行われる。なお、低濃度拡散領域ＥＸは、上記条件の範囲内で、互いに注入エネルギーの異なる複数回のイオン注入によって形成されてもよい。
【0079】
図１６に示されるように、導体パターンＣＰの側面ＳＳ１上および側面ＳＳ２上と、ゲート電極ＧＥ１の側面ＳＳ３上および側面ＳＳ４上と、ゲート電極ＧＥ２の両側面上とに、サイドウォールスペーサＳＷを形成する。
【0080】
まず、導体パターンＣＰ、ゲート電極ＧＥ１およびゲート電極ＧＥ２を覆うように、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、例えばＣＶＤ法によって窒化シリコン膜を形成する。次に、上記酸化シリコン膜と上記窒化シリコン膜との積層膜に対して異方性エッチング処理を行うことで、サイドウォールスペーサＳＷが形成される。
【0081】
図１７に示されるように、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａのボディ領域ＰＢ内にｎ型のカソード領域ＮＣを形成し、領域１Ａのウェル領域ＨＮＷ２内にｎ型の高濃度拡散領域ＮＲを形成し、領域２Ａのボディ領域ＰＢ内にｎ型のソース領域ＮＳ１を形成し、領域２Ａのウェル領域ＨＮＷ１内にｎ型のドレイン領域ＮＤ１を形成し、領域３Ａのウェル領域ＰＷ３内にｎ型のソース領域ＮＳ２およびｎ型のドレイン領域ＮＤ２を形成する。カソード領域ＮＣは、側面ＳＳ１と隣り合うようにウェル領域ＨＰＷ２内に形成される。
【0082】
これらの領域を形成するためのイオン注入は、不純物として例えば砒素（Ａｓ）および燐（Ｐ）を用いて行われ、不純物の注入エネルギーが例えば１０ｋｅＶ以上且つ３０ｋｅＶ以下であり、不純物のドーズ量が例えば１．０×１０１５／ｃｍ２以上且つ５．０×１０１５／ｃｍ２以下である条件で行われる。なお、カソード領域ＮＣ、高濃度拡散領域ＮＲ、ソース領域ＮＳ１、ドレイン領域ＮＤ１、ソース領域ＮＳ２およびドレイン領域ＮＤ２は、上記条件の範囲内で、互いに注入エネルギーの異なる複数回のイオン注入によって形成されてもよい。
【0083】
次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａのウェル領域ＰＷ２内およびウェル領域ＨＰＷ２内にｐ型の高濃度拡散領域ＰＲを形成し、領域２Ａのボディ領域ＰＢ内にｐ型の高濃度拡散領域ＰＲを形成する。
【0084】
これらの領域を形成するためのイオン注入は、不純物として例えばボロン（Ｂ）を用いて行われ、不純物の注入エネルギーが例えば１ｋｅＶ以上且つ２０ｋｅＶ以下であり、ドーズ量が例えば１．０×１０１３／ｃｍ２以上且つ５．０×１０１５／ｃｍ２以下である条件で行われる。なお、高濃度拡散領域ＰＲは、上記条件の範囲内で、互いに注入エネルギーの異なる複数回のイオン注入によって形成されてもよい。
【0085】
以上の製造工程によって、領域１ＡにツェナーダイオードＺＤが形成され、領域２Ａに高耐圧ＭＩＳＦＥＴ１Ｑが形成され、領域３Ａに低耐圧ＭＩＳＦＥＴ２Ｑが形成される。
【0086】
その後、以下の製造工程を行うことで、図２に示される構造体が得られる。まず、ツェナーダイオードＺＤ、高耐圧ＭＩＳＦＥＴ１Ｑおよび低耐圧ＭＩＳＦＥＴ２Ｑを覆うように、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。次に、ゲート電極ＧＥ１の一部、サイドウォールスペーサＳＷおよびウェル領域ＨＮＷ１を覆うように、フォトリソグラフィ技術および異方性エッチング処理によって、絶縁膜ＩＦ２を選択的にパターニングする。
【0087】
次に、既存のサリサイド技術を用いることで、絶縁膜ＩＦ２およびサイドウォールスペーサＳＷから露出している領域に、シリサイド膜ＳＩを形成する。すなわち、導体パターンＣＰ上、カソード領域ＮＣ上、高濃度拡散領域ＰＲ上、高濃度拡散領域ＮＲ上、ゲート電極ＧＥ１上、ドレイン領域ＮＤ１上、ソース領域ＮＳ１上、ゲート電極ＧＥ２上、ドレイン領域ＮＤ２上およびソース領域ＮＳ２上に、シリサイド膜ＳＩを形成する。
【0088】
以上のように、実施の形態１では、領域２Ａの高耐圧ＭＩＳＦＥＴ１Ｑおよび領域３Ａの低耐圧ＭＩＳＦＥＴ２Ｑを形成するための製造工程を利用して、ツェナーダイオードＺＤを形成できる。従って、ツェナーダイオードＺＤのウェル領域ＰＷ１を形成するために注入工程を追加する必要がないので、半導体装置の製造コストの増加を抑制できる。
【0089】
（実施の形態２）
以下に図１８を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１８を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0090】
実施の形態２では、領域１Ａのカソード領域ＮＣ直下に位置するウェル領域ＰＷ１が、実施の形態１のウェル領域ＰＷ１よりも深く形成されている。
【0091】
図１８は、図９と図１０との間に行われる製造工程を示している。図１８では、まず、領域１Ａにおいてカソード領域ＮＣに接続されるウェル領域ＰＷ１を選択的に開口するように、領域２Ａおよび領域３Ａの半導体基板ＳＵＢ上に、レジストパターンＲＰ８を形成する。次に、レジストパターンＲＰ８をマスクとしてイオン注入を行うことで、ウェル領域ＰＷ１の下部に、ウェル領域ＰＷａを形成する。ウェル領域ＰＷａは、ウェル領域ＰＷ１と一体化し、ウェル領域ＰＷ１の一部となる。
【0092】
ウェル領域ＰＷａを形成するためのイオン注入は、不純物として例えばボロン（Ｂ）を用いて行われ、不純物のドーズ量が例えば１．０×１０１２／ｃｍ２以上且つ５．０×１０１３／ｃｍ２以下である条件で行われる。また、ウェル領域ＰＷａを形成するためのイオン注入の注入エネルギーは、ウェル領域ＰＷ１を形成するためのイオン注入の注入エネルギーよりも高く、ウェル領域ＰＷａを形成するためのイオン注入は、不純物の注入エネルギーが例えば１５０ｋｅＶ以上且つ１８０ｋｅＶ以下である条件で行われる。
【0093】
実施の形態２によれば、高濃度のウェル領域ＰＷ１を、より確実に、ボディ領域ＰＢよりも深く形成できる。すなわち、ウェル領域ＰＷ１の底面が、ボディ領域ＰＢの底面よりも深く位置するように、ウェル領域ＰＷ１を形成できる。カソード領域ＮＣの下方における抵抗成分が小さくなるので、ツェナーダイオードＺＤを流れる主な電流の経路が、カソード領域ＮＣからウェル領域ＰＷ１へ至る経路になり易くなる。従って、検討例のようなホットキャリアに起因したブレークダウン電圧の変動を更に抑制し易くなるので、半導体装置の信頼性を更に向上させることができる。
【0094】
（実施の形態３）
以下に図１９および図２０を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１９および図２０を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0095】
実施の形態１では、図４に示されるように、導体パターンＣＰは、電気的にフローティング状態であった。
【0096】
実施の形態３では、図１９に示されるように、導体パターンＣＰは、カソード電極ＣＥに電気的に接続されている。導体パターンＣＰに正電位が印加されることで、導体パターンＣＰ直下の領域が空乏化し、導体パターンＣＰの端部における電界が緩和され、ブレークダウン電圧の変動を抑制することができる。
【0097】
また、図２０に示されるように、導体パターンＣＰは、アノード電極ＡＥまたは半導体基板ＳＵＢに電気的に接続されていてもよい。この場合でも、ブレークダウン電圧の変動を抑制することができる。
【0098】
なお、実施の形態３で説明した技術は、実施の形態２の技術と組み合わせて適用できる。
【0099】
（実施の形態４）
以下に図２１および図２２を用いて、実施の形態４における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図２１および図２２を用いて、実施の形態４における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0100】
実施の形態１では、カソード領域ＮＣのほぼ全上面上にシリサイド膜ＳＩが形成されていた。実施の形態４では、カソード領域ＮＣ上に形成されるシリサイド膜ＳＩの平面積が、実施の形態１においてカソード領域ＮＣ上に形成されるシリサイド膜ＳＩの平面積よりも小さくなっている。
【0101】
【0102】
図２２に示されるように、領域２Ａで選択的に残していた絶縁膜ＩＦ２を、領域１Ａにも残しておく。すなわち、シリサイド膜ＳＩを形成する前に、領域１Ａにおいて、導体パターンＣＰの一部、サイドウォールスペーサＳＷおよびカソード領域ＮＣの一部を覆うように、絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２には開口部ＯＰが設けられ、開口部ＯＰから露出しているカソード領域ＮＣ上に、シリサイド膜ＳＩが形成される。そのため、シリサイド膜ＳＩの平面積が、実施の形態１におけるシリサイド膜ＳＩの平面積よりも小さくなっている。
【0103】
図２１に示されるように、実施の形態４では、シリサイド膜ＳＩは、平面視においてカソード領域ＮＣおよびウェル領域ＰＷ１に内包されている。従って、シリサイド膜ＳＩ上に形成されるカソード電極ＣＥが、カソード領域ＮＣの中央部に配置される。電界がカソード領域ＮＣの中央部に集中するので、カソード領域ＮＣの側面における電界の集中が更に緩和される。そのため、ホットキャリアに対する耐性が更に向上するので、ブレークダウン電圧の変動を更に抑制できる。
【0104】
なお、実施の形態４で説明した技術は、実施の形態２および実施の形態３の技術と組み合わせて適用できる。
【0105】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0106】
１００ 保護回路
１Ａ 領域（ツェナーダイオード領域）
２Ａ 領域（高耐圧ＭＩＳＦＥＴ領域）
３Ａ 領域（低耐圧ＭＩＳＦＥＴ領域）
１Ｑ 高耐圧ＭＩＳＦＥＴ
２Ｑ 低耐圧ＭＩＳＦＥＴ
ＡＥ アノード電極
ＣＥ カソード電極
ＣＦ１ 導電性膜
ＣＰ 導体パターン
ＤＮＷ ウェル領域（ｎ型の不純物領域）
ＥＸ 低濃度拡散領域（ｎ型の不純物領域）
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ１、ＧＩ２ ゲート絶縁膜
ＨＮＷ１、ＨＮＷ２ ウェル領域（ｎ型の不純物領域）
ＨＰＷ１、ＨＰＷ２ ウェル領域（ｐ型の不純物領域）
ＩＦ１、ＩＦ２ 絶縁膜
ＬＤＤ 低濃度拡散領域（ｎ型の不純物領域）
ＮＣ カソード領域（ｎ型の不純物領域）
ＮＤ１、ＮＤ２ ドレイン領域（ｎ型の不純物領域）
ＮＲ 高濃度拡散領域（ｎ型の不純物領域）
ＮＳ１、ＮＳ２ ソース領域（ｎ型の不純物領域）
ＯＰ 開口部
ＰＢ ボディ領域（ｐ型の不純物領域）
ＰＲ 高濃度拡散領域（ｐ型の不純物領域）
ＰＷ１、ＰＷ２、ＰＷ３ ウェル領域（ｐ型の不純物領域）
ＲＰ１～ＲＰ８ レジストパターン
ＳＩ シリサイド膜
ＳＳ１、ＳＳ２ 導体パターンの側面
ＳＳ３、ＳＳ４ ゲート電極の側面
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＺＤ ツェナーダイオード
１Ａ 領域（ツェナーダイオード領域）
２Ａ 領域（高耐圧ＭＩＳＦＥＴ領域）
３Ａ 領域（低耐圧ＭＩＳＦＥＴ領域）
１Ｑ 高耐圧ＭＩＳＦＥＴ
２Ｑ 低耐圧ＭＩＳＦＥＴ
ＡＥ アノード電極
ＣＥ カソード電極
ＣＦ１ 導電性膜
ＣＰ 導体パターン
ＤＮＷ ウェル領域（ｎ型の不純物領域）
ＥＸ 低濃度拡散領域（ｎ型の不純物領域）
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ１、ＧＩ２ ゲート絶縁膜
ＨＮＷ１、ＨＮＷ２ ウェル領域（ｎ型の不純物領域）
ＨＰＷ１、ＨＰＷ２ ウェル領域（ｐ型の不純物領域）
ＩＦ１、ＩＦ２ 絶縁膜
ＬＤＤ 低濃度拡散領域（ｎ型の不純物領域）
ＮＣ カソード領域（ｎ型の不純物領域）
ＮＤ１、ＮＤ２ ドレイン領域（ｎ型の不純物領域）
ＮＲ 高濃度拡散領域（ｎ型の不純物領域）
ＮＳ１、ＮＳ２ ソース領域（ｎ型の不純物領域）
ＯＰ 開口部
ＰＢ ボディ領域（ｐ型の不純物領域）
ＰＲ 高濃度拡散領域（ｐ型の不純物領域）
ＰＷ１、ＰＷ２、ＰＷ３ ウェル領域（ｐ型の不純物領域）
ＲＰ１～ＲＰ８ レジストパターン
ＳＩ シリサイド膜
ＳＳ１、ＳＳ２ 導体パターンの側面
ＳＳ３、ＳＳ４ ゲート電極の側面
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＺＤ ツェナーダイオード
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】