特開 2024-131156 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024131156

(43)【公開日】2024-09-30

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240920BHJP

   H01L 23/34 20060101ALI20240920BHJP

【ＦＩ】

H01L25/04 C

H01L23/34 A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023041248

(22)【出願日】2023-03-15

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】竹田 駿

(72)【発明者】

【氏名】河野 洋志

【テーマコード（参考）】

5F136

【Ｆターム（参考）】

5F136BA03

5F136BB05

5F136DA27

5F136DA41

5F136FA03

5F136FA12

(57)【要約】

【課題】半導体装置の信頼性を向上する。
【解決手段】実施形態に係る半導体装置は、複数のチップを備え、上記複数のチップは、第１方向の一端側から他端側に向かって並ぶ、第１チップと、上記第１方向の上記他端側において上記第１チップと隣合う第２チップと、上記第２チップより上記第１方向の上記他端側に設けられる第３チップと、上記第１方向の上記他端側において上記第３チップと隣合う第４チップと、を含み、上記第１チップ及び上記第２チップの第１間隔、並びに上記第３チップ及び上記第４チップの第２間隔は、上記複数のチップのうち、上記第１チップより上記第１方向の上記他端側であり、かつ上記第４チップより上記第１方向の上記一端側である領域において隣合う２個のチップの第３間隔未満である。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数のチップを備え、
前記複数のチップは、第１方向の一端側から他端側に向かって並ぶ、第１チップと、前記第１方向の前記他端側において前記第１チップと隣合う第２チップと、前記第２チップより前記第１方向の前記他端側に設けられる第３チップと、前記第１方向の前記他端側において前記第３チップと隣合う第４チップと、を含み、
前記第１チップ及び前記第２チップの第１間隔、並びに前記第３チップ及び前記第４チップの第２間隔は、前記複数のチップのうち、前記第１チップより前記第１方向の前記他端側であり、かつ前記第４チップより前記第１方向の前記一端側である領域において隣合う２個のチップの第３間隔未満である、
半導体装置。

【請求項2】

前記複数のチップは、
前記第２チップ及び前記第３チップの間において、前記第２チップと前記第１方向に隣合う第５チップ、を含み、
前記第２チップ及び前記第５チップの第４間隔は、前記第１間隔以上、前記第３間隔以下である、
請求項１記載の半導体装置。

【請求項3】

前記複数のチップは、同一の導電体上に設けられる、
請求項１記載の半導体装置。

【請求項4】

前記複数のチップは、前記第１方向、及び前記第１方向を含む面内において前記第１方向と直交する第２方向に並ぶように、マトリクス状に設けられ、
前記複数のチップは、前記第１チップとともに前記第２方向の一端側から他端側に並ぶ、前記第２方向の前記他端側において前記第１チップと隣合う第５チップと、前記第５チップより前記第２方向の前記他端側に設けられる第６チップと、前記第２方向の他端側において前記第６チップと隣合う第７チップと、をさらに含み、
前記第１チップ及び前記第５チップの第４間隔、並びに前記第６チップ及び前記第７チップの第５間隔は、前記複数のチップのうち、前記第１チップより前記第２方向の前記他端側であり、かつ前記第７チップより前記第２方向の前記一端側である領域において隣合う２個のチップの第６間隔未満である、
請求項１記載の半導体装置。

【請求項5】

前記複数のチップは、第１導電体上、及び第２導電体上に設けられ、
前記複数のチップのうち、前記第１導電体上に設けられるチップは、第１ノード及び第２ノードの間に接続され、
前記複数のチップのうち、前記第２導電体上に設けられるチップは、前記第２ノード、及び前記第１ノードと異なる第３ノードの間に接続される、
請求項４記載の半導体装置。

【請求項6】

前記第１チップ及び前記第５チップは、前記第１導電体上に設けられ、
前記第６チップ及び前記第７チップは、前記第２導電体上に設けられ、
前記第１チップ及び前記第５チップの各々の負荷は、前記第６チップ及び前記第７チップの各々の負荷より大きく、
前記第４間隔は、前記第５間隔より広い、
請求項５記載の半導体装置。

【請求項7】

前記第１チップ及び前記第５チップは、ダイオードであり、
前記第６チップ及び前記第７チップは、トランジスタである、
請求項６記載の半導体装置。

【請求項8】

前記複数のチップは、同一のベース基板の上方に設けられる、
請求項１記載の半導体装置。

【請求項9】

前記ベース基板の下面上に設けられた放熱部材をさらに備える、
請求項８記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

高出力を実現する半導体装置として、パワーモジュールが知られている。パワーモジュールは、複数のパワー半導体が搭載された１個のパッケージとして構成される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－０７２３２６号公報

【特許文献2】特開２０１６－１５２２３８号公報

【特許文献3】特開２００８－０１０６１７号公報

【特許文献4】特開２００３－００７９６８号公報

【特許文献5】特開２００５－１７５０７４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体装置の信頼性を向上する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、複数のチップを備え、上記複数のチップは、第１方向の一端側から他端側に向かって並ぶ、第１チップと、上記第１方向の上記他端側において上記第１チップと隣合う第２チップと、上記第２チップより上記第１方向の上記他端側に設けられる第３チップと、上記第１方向の上記他端側において上記第３チップと隣合う第４チップと、を含み、上記第１チップ及び上記第２チップの第１間隔、並びに上記第３チップ及び上記第４チップの第２間隔は、上記複数のチップのうち、上記第１チップより上記第１方向の上記他端側であり、かつ上記第４チップより上記第１方向の上記一端側である領域において隣合う２個のチップの第３間隔未満である。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体装置の回路構成の一例を示す回路図。

【図2】実施形態に係る半導体装置の構成を示す平面図。

【図3】実施形態に係る半導体装置の断面構造の一例を示す、図２のＩＩＩ－ＩＩＩ線に沿った断面図。

【図4】実施形態に係る半導体装置における複数の半導体素子の配置を示す平面図。

【図5】実施形態に係る半導体装置、及び比較例に係る半導体装置をそれぞれ用いた場合における各半導体素子の最高温度を示すグラフ。

【図6】第１変形例に係る半導体装置の構成を示す平面図。

【図7】第１変形例に係る半導体装置における複数の半導体素子の配置を示す図。

【図8】第２変形例に係る半導体装置の回路構成の一例を示す回路図。

【図9】第２変形例に係る半導体装置における複数の半導体素子の配置を示す図。

【図10】第２変形例に係る半導体装置における複数の半導体素子の配置を示す図。

【図11】その他の例に係る半導体装置の部分を示す平面図。

【発明を実施するための形態】

【0007】

以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。

【0008】

なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。

【0009】

１． 実施形態
実施形態に係る半導体装置について説明する。

【0010】

実施形態に係る半導体装置は、パワーモジュールである。実施形態に係る半導体装置は、例えば、鉄道車両用の電力変換装置、又は再生可能エネルギー発電システム用の産業用機器等に適用される。

【0011】

１．１ 構成
実施形態に係る半導体装置の構成について説明する。

【0012】

１．１．１ 回路構成
実施形態に係る半導体装置の回路構成について、図１を用いて説明する。図１は、実施形態に係る半導体装置の回路構成の一例を示す回路図である。図１の例では、半導体装置１は、内部の半導体素子として、複数のトランジスタＴＵ及びＴＬを含む場合が示される。なお、以下の説明において、複数のトランジスタＴＵ及びＴＬを区別しない場合には、複数のトランジスタＴＵ及びＴＬの各々を単にトランジスタＴとも呼ぶ。

【0013】

複数のトランジスタＴは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである。複数のトランジスタＴは、ｎ型トランジスタである。なお、実施形態において、複数のトランジスタＴＵ及びＴＬのうち少なくともいずれか一方の数は、４個以上である。

【0014】

複数のトランジスタＴＵは、ノードＰ及びノードＡＣ（Alternating Current）の間において、並列に接続される。ノードＰは、半導体装置１の入力端子である。ノードＰは、半導体装置１の回路構成において、例えば正極性を有する。ノードＡＣは、半導体装置１の出力端子である。なお、ノードＡＣは、後述するように、モニタ端子に接続される。また、以下の説明において、ノードＰ及びノードＡＣの間に設けられる半導体素子を、上側の半導体素子とも呼ぶ。

【0015】

各トランジスタＴＵは、ノードＰに接続されたドレイン端と、ノードＡＣに接続されたソース端と、ノードＧＨに接続されたゲート端と、を有する。ノードＧＨは、制御端子である。

【0016】

複数のトランジスタＴＬは、ノードＡＣ及びノードＮの間において、並列に接続される。ノードＮは、半導体装置１の入力端子である。ノードＮは、半導体装置１の回路構成において、例えば負極性を有する。なお、ノードＮは、後述するように、ノードＡＣに接続されるモニタ端子と異なるモニタ端子に接続される。また、以下の説明において、ノードＡＣ及びノードＮの間に設けられる半導体素子を、下側の半導体素子とも呼ぶ。

【0017】

各トランジスタＴＬは、ノードＡＣに接続されたドレイン端と、ノードＮに接続されたソース端と、ノードＧＬに接続されたゲート端と、を有する。ノードＧＬは、制御端子である。

【0018】

以上のような構成により、半導体装置１の内部の半導体素子を、半導体装置１の外部から供給される電圧によって制御することができる。

【0019】

なお、半導体装置１の回路構成は、図１の例に限られない。半導体装置１は、内部の半導体素子として、複数のトランジスタＴの代わりに、例えば複数のＩＧＢＴ（Insulated-Gate Bipolar Transistor）を有してもよい。

【0020】

１．１．２ 半導体装置の構造
次に、実施形態に係る半導体装置１の構造について説明する。

【0021】

１．１．２．１ 平面構造
まず、実施形態に係る半導体装置１の平面構造について、図２を用いて説明する。図２は、実施形態に係る半導体装置の構成を示す平面図である。

【0022】

半導体装置１は、絶縁部材１０、導電体２１、２２、２３、２４、２５、２６、２７、２８ａ、２８ｂ、３１、３２、３３、及び３４をさらに備える。また、半導体装置１は、図２には図示しないベース基板をさらに含む。

【0023】

ベース基板上に絶縁部材１０が設けられる。ベース基板は、平板状の部分を有する支持体である。ベース基板は、例えば銅、又はセラミックスを含む。絶縁部材１０は、例えば樹脂、又はセラミックスを含む。当該樹脂は、例えばポリフェニレンサルファイド（ＰＰＳ：Poly-Phenylene Sulfide）である。なお、以下では、半導体装置１の構造が、ベース基板、及び絶縁部材１０の上面に平行な平面内のＸ方向、当該平面内においてＸ方向と直交するＹ方向、及び上記平面に垂直なＺ方向を用いて説明される。

【0024】

導電体２１、２２、２３、２４、及び２５は、絶縁部材１０上に設けられる。導電体２１、２２、２３、２４、及び２５は、互いに離れて設けられる。導電体２１、２２、２３、２４、及び２５のそれぞれは、Ｘ方向に沿って延伸した部分を有する。導電体２２のＸ方向に沿って延伸した部分、導電体２１のＸ方向に沿って延伸した部分、導電体２３のＸ方向に沿って延伸した部分、導電体２４のＸ方向に沿って延伸した部分、及び導電体２５のＸ方向に沿って延伸した部分は、この順番に、Ｙ方向に沿って並ぶ。導電体２１、２３、及び２４はそれぞれ、Ｙ方向に延伸した部分をさらに有する。導電体２３のＹ方向に延伸した部分と、導電体２１及び２４の各々のＹ方向に延伸した部分とはＸ方向に沿った異なる端に配置される。なお、以降の説明において、導電体２１、２３、及び２４のＹ方向に延伸した部分のうち、導電体２３のＹ方向に延伸した部分が配置される側をＸ方向における一端側と呼ぶ。また、導電体２１、２３、及び２４のＹ方向に延伸した部分のうち、導電体２１及び２４のＹ方向に延伸した部分が配置される側をＸ方向における他端側と呼ぶ。

【0025】

導電体２１のＸ方向に沿って延伸した部分の上面上には、複数のトランジスタＴＵがＸ方向に並んで設けられる。図２では、６個のトランジスタＴＵが並ぶ例が示される。各トランジスタＴＵのドレイン端は、当該トランジスタＴＵの下面に設けられる。各トランジスタＴＵのソース端及びゲート端は、当該トランジスタＴＵの上面に設けられる。各トランジスタＴＵのドレイン端は、導電体２１に電気的に接続される。各トランジスタＴＵのソース端は、ワイヤを介して、導電体２３に電気的に接続される。各トランジスタＴＵのゲート端は、ワイヤを介して、導電体２２に電気的に接続される。

【0026】

導電体２３のＸ方向に沿って延伸した部分の上面上には、複数のトランジスタＴＬがＸ方向に並んで設けられる。図２では、６個のトランジスタＴＬが並ぶ例が示される。各トランジスタＴＬのドレイン端は、当該トランジスタＴＬの下面に設けられる。各トランジスタＴＬのソース端及びゲート端は、当該トランジスタＴＬの上面に設けられる。各トランジスタＴＬのドレイン端は、導電体２３に電気的に接続される。各トランジスタＴＬのソース端は、ワイヤを介して、導電体２４に電気的に接続される。各トランジスタＴＬのゲート端は、ワイヤを介して、導電体２５に電気的に接続される。

【0027】

導電体２６は、Ｘ方向に沿った他端側において、導電体２１のＹ方向に延伸した部分と電気的に接続される。導電体２６は、ノードＰとして機能する。すなわち、導電体２６は、正極性の入力端子である。

【0028】

導電体２７は、Ｘ方向に沿った他端側において、導電体２４のＹ方向に延伸した部分と電気的に接続される。導電体２７は、ノードＮとして機能する。すなわち、導電体２７は、負極性の入力端子である。

【0029】

導電体２８ａ及び２８ｂは、Ｘ方向に沿った一端側において、導電体２３のＹ方向に延伸した部分と電気的に接続される。導電体２８ａ及び２８ｂは、ノードＡＣとして機能する。すなわち、導電体２８ａ及び２８ｂは、出力端子である。

【0030】

導電体３１、３２、３３、及び３４は、導電体２１、２２、２３、２４、及び２５と同様に、絶縁部材１０上に設けられる。導電体３１は、ワイヤを介して、導電体２２と電気的に接続される。導電体３１は、ノードＧＨとして機能する。すなわち、導電体３１は、複数のトランジスタＴＵの制御端子に対応する。導電体３２は、ワイヤを介して、導電体２３と電気的に接続される。導電体３２は、ノードＡＣに接続されるモニタ端子ＳＳＨとして機能する。導電体３３は、ワイヤを介して、導電体２５と電気的に接続される。導電体３３は、ノードＧＬとして機能する。すなわち、導電体３３は、複数のトランジスタＴＬの制御端子に対応する。導電体３４は、ワイヤを介して、導電体２４と電気的に接続される。導電体３４は、ノードＮに接続されるモニタ端子ＳＳＬとして機能する。

【0031】

１．１．２．２ 断面構造
次に、実施形態に係る半導体装置１の断面構造について、図３を用いて説明する。図３は、実施形態に係る半導体装置の断面構造の一例を示す、図２のＩＩＩ－ＩＩＩ線に沿った断面図である。

【0032】

半導体装置１は、例えば放熱部材ＨＳをさらに含む。

【0033】

放熱部材ＨＳは、ヒートシンクである。放熱部材ＨＳは、例えば上述の支持体として用いられるベース基板Ｂの下面上に全体的に設けられる。放熱部材ＨＳは、下面に凹凸を有することにより、比較的大きな表面積を有する。放熱部材ＨＳは、例えば、銅、又はセラミックスを含む。なお、放熱部材ＨＳは、ベース基板Ｂと一体に形成されてもよい。

【0034】

導電体２１の上面上には、各トランジスタＴＵが、接着部材４１を介して設けられる。接着部材４１は、各トランジスタＴＵのドレイン端と導電体２１とを、物理的かつ電気的に接続する。

【0035】

導電体２３の上面上には、各トランジスタＴＬが、接着部材４２を介して設けられる。接着部材４２は、各トランジスタＴＬのドレイン端と導電体２３とを、物理的かつ電気的に接続する。

【0036】

１．１．２．３ 複数の半導体素子の配置
次に、実施形態に係る半導体装置１における複数の半導体素子の配置について、図４を用いて説明する。図４は、実施形態に係る半導体装置における複数の半導体素子の配置を示す平面図である。複数のトランジスタＴＬの配置は、複数のトランジスタＴＵの配置と同様とすることができる。このため、図４では、複数のトランジスタＴＵのみが図示される。また、図４では、導電体２１の図示が省略される。

【0037】

なお、以下では、Ｘ方向における一端側から他端側に向かって並ぶ６個のトランジスタＴＵを、トランジスタＴＵ１、ＴＵ２、ＴＵ３、ＴＵ４、ＴＵ５、及びＴＵ６と呼ぶ。

【0038】

トランジスタＴＵ１及びＴＵ２の間隔、並びにトランジスタＴＵ５及びＴＵ６の間隔は、間隔ｄ１である。トランジスタＴＵ２及びＴＵ３の間隔、並びにトランジスタＴＵ４及びＴＵ５の間隔は、間隔ｄ２である。トランジスタＴＵ３及びＴＵ４の間隔は間隔ｄ３である。

【0039】

間隔ｄ１は、間隔ｄ３未満である。また、間隔ｄ２は、間隔ｄ１以上、間隔ｄ３以下である。

【0040】

なお、Ｘ方向に並ぶトランジスタＴＵが４個、５個、及び７個以上の場合であっても、複数のトランジスタＴＵは、Ｘ方向に並ぶトランジスタＴＵが６個の場合と同様に配置され得る。

【0041】

より具体的には、Ｘ方向に４個のトランジスタＴＵのみが並ぶ場合、複数のトランジスタＴＵは、例えばトランジスタＴＵ３及びＴＵ４を含まず、トランジスタＴＵ１、ＴＵ２、ＴＵ５、及びＴＵ６を含む。この場合、トランジスタＴＵ２及びＴＵ５の間隔は、間隔ｄ３である。

【0042】

また、Ｘ方向に５個のトランジスタＴＵのみが並ぶ場合、複数のトランジスタＴＵは、例えばトランジスタＴＵ１、ＴＵ２、ＴＵ５、及びＴＵ６、並びにトランジスタＴＵ３又はＴＵ４を含む。この場合、トランジスタＴＵ２及びＴＵ３の間隔、並びにトランジスタＴＵ３及びＴＵ５の間隔のうち少なくとも１つの間隔、又はトランジスタＴＵ２及びＴＵ４の間隔、並びにトランジスタＴＵ４及びＴＵ５の間隔のうち少なくとも１つの間隔が、間隔ｄ３である。

【0043】

また、Ｘ方向に７個以上のトランジスタＴＵが並ぶ場合、複数のトランジスタＴＵは、例えばトランジスタＴＵ２及びＴＵ３の間、並びにトランジスタＴＵ４及びＴＵ５の間に、１個以上のトランジスタＴＵを含む。この場合、Ｘ方向において、トランジスタＴＵ１より他端側であり、かつトランジスタＴＵ４より一端側である領域、及びトランジスタＴＵ３より他端側であり、かつトランジスタＴＵ６より一端側である領域に含まれる、隣合う２個のトランジスタＴＵの間隔は、間隔ｄ１以上、間隔ｄ３以下である。トランジスタＴＵ１より他端側であり、かつトランジスタＴＵ４より一端側である領域において隣合う２個のトランジスタＴＵの間隔は、当該２個のトランジスタＴＵよりＸ方向の一端側において隣合う２個のトランジスタＴＵの間隔以上である。また、トランジスタＴＵ３より他端側であり、かつトランジスタＴＵ６より一端側である領域において隣合う２個のトランジスタＴＵの間隔は、当該２個のトランジスタＴＵよりＸ方向の他端側において隣合う２個のトランジスタＴＵの間隔以上である。

【0044】

以上のような構成により、実施形態に係る複数のトランジスタＴは、例えば中央領域から、Ｘ方向に沿った一端側及び他端側それぞれに向かって、隣合う２個のトランジスタＴの間隔が段階的に（徐々に）小さくなるように配置される。Ｘ方向に沿った中央領域は、例えば、Ｘ方向に隣合う２個の半導体素子の間隔が最大となる２個の半導体素子に挟まれる領域である。なお、当該２個の半導体素子の組が複数ある場合、中央領域は、当該複数の組のうち、いずれの組に含まれる２個の半導体素子に挟まれる領域であってもよい。

【0045】

実施形態によれば、半導体装置１の信頼性を向上することができる。

【0046】

実施形態の半導体装置１は、Ｘ方向に沿って並ぶ複数のトランジスタＴＵを備える。複数のトランジスタＴＵは、Ｘ方向の一端側から他端側に向かってこの順に並ぶ、トランジスタＴＵ１、ＴＵ２、ＴＵ３、ＴＵ４、ＴＵ５、及びＴＵ６を含む。トランジスタＴＵ１及びＴＵ２の間隔ｄ１、並びにトランジスタＴＵ５及びＴＵ６の間隔ｄ１は、トランジスタＴＵ３及びＴＵ４の間隔ｄ３未満である。このような構成により、例えばトランジスタＴＵ間の熱干渉により、Ｘ方向に沿った一端側及び他端側の領域に設けられるトランジスタＴＵに比べて、中央領域に設けられるトランジスタＴＵの温度が上昇してしまうことが抑制される。これにより、半導体装置１の動作時の複数のトランジスタＴＵの温度を均一化することができる。以上のことから、半導体装置１の信頼性を向上することができる。

【0047】

中央領域に設けられるトランジスタＴＵの温度上昇の抑制、及び複数のトランジスタＴＵの温度の均一化について、図５を用いて、より具体的に説明する。図５は、実施形態に係る半導体装置、及び比較例に係る半導体装置をそれぞれ用いた場合における各半導体素子の最高温度を示すグラフである。図５では、実施形態に係る半導体装置１と同等に複数のトランジスタを配置した場合における、複数のトランジスタの動作シミュレーションの熱解析の結果として、複数のトランジスタの最高温度Ｔｊｍａｘが、実線で示される。また、６個のトランジスタを等間隔で配置した比較例における、複数のトランジスタの動作シミュレーションの熱解析の結果として、複数のトランジスタの最高温度Ｔｊｍａｘが、一点鎖線で示される。図５の縦軸及び横軸はそれぞれ、温度、及びＸ方向に沿った一端側から数えたトランジスタの番号である。なお、実施形態及び比較例の動作シミュレーションにおいて、各トランジスタの体積あたりの発熱量は同等である。各トランジスタとして、例えば約６００Ａの電流が供給され、定格最高温度が約１５０℃であるような素子が想定される。

【0048】

また、上記動作シミュレーションにおいて、各トランジスタの縦及び横の長さはそれぞれ、７．５ｍｍである。また、実施形態に係る動作シミュレーションにおいて、間隔ｄ１、ｄ２、及びｄ３はそれぞれ、２ｍｍ、５．７５ｍｍ、及び７ｍｍである。また、比較例に係る動作シミュレーションにおいて、隣合う２個のトランジスタの間隔は４．５ｍｍである。以上のようなレイアウトにおいて、実施形態における最も一端側のトランジスタ、及び最も他端側のトランジスタの間隔は、比較例における最も一端側のトランジスタ、及び最も他端側のトランジスタの間隔と同等である。すなわち、実施形態及び比較例において、複数のトランジスタは、同等の面積を有する領域に設けられる。

【0049】

図５に示すように、比較例において、３番目及び４番目のトランジスタの各々は、当該トランジスタの周囲のトランジスタの発熱の影響により、その他のトランジスタより高温になってしまう。例えば、比較例における３番目のトランジスタの最高温度Ｔｊｍａｘは、１３２℃付近まで上昇する。

【0050】

一方、実施形態において、３番目及び４番目のトランジスタＴＵの各々は、上述のような複数のトランジスタＴＵの配置により、当該トランジスタＴＵの周囲のトランジスタＴＵの発熱の影響が軽減されることで、温度上昇が抑制される。これにより、実施形態における全てのトランジスタＴＵの最高温度Ｔｊｍａｘは、１３０℃未満になる。

【0051】

以上のように、実施形態及び比較例において同一の面積に同数のトランジスタを設ける場合に、実施形態におけるトランジスタの最高温度Ｔｊｍａｘの最大値を、比較例におけるトランジスタの最高温度Ｔｊｍａｘの最大値より低くすることができる。さらに、実施形態によれば、複数のトランジスタの最高温度Ｔｊｍａｘを、比較例における複数のトランジスタの最高温度Ｔｊｍａｘと比べて均一化することができる。

【0052】

また、実施形態に係る複数のトランジスタＴＵは、中央領域から、Ｘ方向に沿った一端側及び他端側それぞれに向かって、隣合う２個のトランジスタＴＵの間隔が段階的に小さくなるように配置される。このような配置であれば、限られた面積に複数のトランジスタＴＵを配置する場合に、各トランジスタＴＵの周囲のトランジスタＴＵの発熱による、当該トランジスタＴＵの温度上昇を、効果的に抑制することができる。

【0053】

次に、複数のトランジスタＴＵの温度上昇の抑制、及び複数のトランジスタＴＵの温度の均一化による、半導体装置１の信頼性の向上について補足する。半導体素子の寿命Ｎｆは、例えば、最高温度Ｔｊｍａｘを用いた下記式（１）に基づいて予測される。下記式（１）は、修正コフィンマンソン（Modified Coffin-Manson）の式として知られる。

【0054】

【数1】

【0055】

式（１）中の値Ａ及びαは定数である。値ΔＴｊは、半導体素子の動作停止時の温度と、半導体素子の動作時の最高温度Ｔｊｍａｘとの温度差である。値Ｅａは、予め定められる活性化エネルギーである。値ｋ_Ｂはボルツマン定数である。

【0056】

上記式（１）に基づき、寿命Ｎｆは、最高温度Ｔｊｍａｘの増加とともに短くなることが予測される。したがって、実施形態によれば、中央領域に設けられる半導体素子の温度上昇を抑制し、複数の半導体素子の温度を均一化することで、複数の半導体素子の寿命の平均値の低下が抑制され得る。

【0057】

また、実施形態に係る半導体装置１では、放熱部材ＨＳが、ベース基板Ｂの下面全体に設けられる。これにより、自然冷却に加えて、放熱部材ＨＳを介して半導体装置１を冷却することができる。このため、半導体装置１の放熱性を向上することができる。したがって、半導体素子の温度の上昇を抑制することができる。このような構成によっても、半導体装置１の信頼性を向上することができる。

【0058】

２ 変形例
次に、変形例に係る半導体装置について説明する。以下では、実施形態と同等の構成についてはその説明を省略し、実施形態と異なる構成について主に説明する。

【0059】

２．１ 第１変形例
第１変形例に係る半導体装置は、複数の上側のトランジスタ、及び複数の下側のトランジスタがそれぞれ、導電体上において、マトリクス状に配置される点において、実施形態に係る半導体装置と異なる。以下では、実施形態と異なる構成について主に説明する。

【0060】

第１変形例に係る半導体装置１の構成について、図６を用いて説明する。図６は、第１変形例に係る半導体装置の構成を示す平面図である。

【0061】

第１変形例において、半導体装置１は、１８個のトランジスタＴＵ、及び１８個のトランジスタＴＬを含む。なお、図６において、複数のトランジスタＴの配置を分かりやすくするため、各トランジスタＴのソース端及びゲート端に接続されるワイヤの図示が省略される。

【0062】

導電体２１のＸ方向に沿って延伸した部分の上面上には、複数のトランジスタＴＵがマトリクス状に配置される。なお、各トランジスタＴＵのドレイン端、ソース端、及びゲート端の電気的な接続は、実施形態に係る各トランジスタＴＵのドレイン端、ソース端、及びゲート端の電気的な接続と同様であるため、その説明を省略する。

【0063】

また、導電体２３のＸ方向に沿って延伸した部分の上面上には、複数のトランジスタＴＬがマトリクス状に配置される。なお、各トランジスタＴＬのドレイン端、ソース端、及びゲート端の電気的な接続は、実施形態に係る各トランジスタＴＬのドレイン端、ソース端、及びゲート端の電気的な接続と同様であるため、その説明を省略する。

【0064】

以上のようにマトリクス状に配置される複数のトランジスタＴにより、複数のトランジスタＴは、Ｘ方向及びＹ方向においても、６個のトランジスタＴが並ぶように、マトリクス状に配置される。なお、Ｙ方向に並ぶトランジスタＴの数は、例えば４個以上である。

【0065】

ＹＺ断面における半導体装置１の断面構造は、トランジスタＴの数が異なることを除き、実施形態における半導体装置の断面構造と同様であるため、その説明及び図示を省略する。

【0066】

次に、第１変形例に係る半導体素子の配置について、図７を用いて説明する。図７は、第１変形例に係る半導体装置における複数の半導体素子の配置を示す図である。図７では、複数のトランジスタＴの配置について図示される。なお、図７では、導電体２１及び２３の図示が省略される。また、以下の説明において、トランジスタＴＵ及びＴＬのうちトランジスタＴＵが設けられる側をＹ方向における一端側と呼ぶ。また、トランジスタＴＵ及びＴＬのうちトランジスタＴＬが設けられる側をＹ方向における他端側と呼ぶ。

【0067】

複数のトランジスタＴは、行（row）、及び列（column）の組に対応付けられる。ｉ_１行、及びｊ_１列に対応付けられるトランジスタＴは、トランジスタＴ〈ｉ_１，ｊ_１〉で示される。図７に示す例において、ｉ_１及びｊ_１はそれぞれ、１以上６以下の整数である。

【0068】

各行に設けられる６個のトランジスタＴ〈ｉ_２，１〉～Ｔ〈ｉ_２，６〉の配置は、実施形態における複数のトランジスタＴの配置と同等とすることができるため、これらの説明を省略する。ここで、ｉ_２は、１以上６以下の任意の整数である。

【0069】

以下では、各列に設けられる複数のトランジスタＴの配置について、６個のトランジスタＴＵ〈１，ｊ_２〉、ＴＵ〈２，ｊ_２〉、ＴＵ〈３，ｊ_２〉、ＴＬ〈４，ｊ_２〉、ＴＬ〈５，ｊ_２〉、及びＴＬ〈６，ｊ_２〉を例に、説明する。ここで、ｊ_２は、１以上６以下の任意の整数である。

【0070】

トランジスタＴＵ〈１，ｊ_２〉及びＴＵ〈２，ｊ_２〉の間隔、並びにトランジスタＴＬ〈５，ｊ_２〉及びＴＬ〈６，ｊ_２〉の間隔は、間隔ｄ４である。トランジスタＴＵ〈２，ｊ_２〉及びＴＵ〈３，ｊ_２〉の間隔、並びにトランジスタＴＬ〈４，ｊ_２〉及びＴＬ〈５，ｊ_２〉の間隔は、間隔ｄ５である。トランジスタＴＵ〈３，ｊ_２〉及びＴＬ〈４，ｊ_２〉の間隔は間隔ｄ６である。

【0071】

間隔ｄ４は、間隔ｄ６未満である。間隔ｄ５は、間隔ｄ４以上、間隔ｄ６以下である。

【0072】

なお、Ｙ方向に並ぶトランジスタＴが４個、５個、及び７個以上の場合であっても、複数のトランジスタＴは、各列において、方向が異なることを除いて、実施形態に係る複数のトランジスタＴの配置と同様に配置され得る。

【0073】

また、上述の第１変形例では、半導体装置１は、各列において、例えばトランジスタＴＵ及びＴＬをそれぞれ同数含む。しかしながら、これに限られない。各列において、トランジスタＴＵの数、及びトランジスタＴＬの数は、互いに異なってもよい。

【0074】

以上のような構成により、第１変形例に係る複数のトランジスタＴは、例えば、Ｙ方向において、中央領域から、一端側及び他端側それぞれに向かって、隣合う２個のトランジスタＴの間隔が段階的に（徐々に）小さくなるように配置される。Ｙ方向に沿った中央領域は、例えば、各列において、Ｙ方向に隣合う２個の半導体素子の間隔が最大となる２個の半導体素子に挟まれる領域である。なお、当該２個の半導体素子の組が複数ある場合、中央領域は、当該複数の組のうち、いずれの組に含まれる２個の半導体素子に挟まれる領域であってもよい。

【0075】

第１変形例によれば、複数の半導体素子が、半導体装置１内においてマトリクス状に配置される場合であっても、実施形態と同等の効果が奏される。

【0076】

２．２ 第２変形例
第２変形例に係る半導体装置は、異なる２種類の半導体素子を含む点において、第１変形例に係る半導体装置と異なる。以下では、実施形態及び第１変形例と異なる構成について主に説明する。

【0077】

２．２．１ 回路構成
第２変形例に係る半導体装置の回路構成について、図８を用いて説明する。図８は、第２変形例に係る半導体装置の回路構成の一例を示す回路図である。図８の例では、半導体装置１は、内部の半導体素子として、複数のダイオードＤＵ、及び複数のトランジスタＴＬを含む場合が示される。なお、以下の説明では、複数のダイオードＤＵ及び複数のトランジスタＴＬを区別しない場合に、複数のダイオードＤＵ及び複数のトランジスタＴＬの各々を、単に半導体素子Ｅと呼ぶ。

【0078】

複数のダイオードＤＵは、ノードＰ及びノードＡＣの間において、並列に接続される。各ダイオードＤＵは、ノードＰに接続されたアノード、及びノードＡＣに接続されたカソードを有する。

【0079】

その他の構成は、実施形態に係る半導体装置の回路構成と実質的に同等である。

【0080】

２．２．２ 平面構造
第２変形例に係る半導体装置１の構成について、図９を用いて説明する。図９は、第２変形例に係る半導体装置の構成を示す平面図である。なお、第１変形例と同様の理由により、各トランジスタＴＬのソース端及びゲート端に接続されるワイヤの図示が省略される。

【0081】

第２変形例において、半導体装置１は、１８個のダイオードＤＵ、及び１８個のトランジスタＴＬを含む。

【0082】

導電体２１のＸ方向に沿って延伸した部分の上面上には、複数のダイオードＤＵがマトリクス状に配置される。各ダイオードＤＵのアノードは、当該ダイオードの下面に設けられる。各ダイオードＤＵのカソードは、当該ダイオードＤＵの上面に設けられる。各ダイオードＤＵのアノードは、導電体２１の上面上に接続される。各ダイオードＤＵのカソードは、ワイヤを介して、導電体２３と電気的に接続される。なお、各ダイオードＤＵのアノードは、実施形態に係る各トランジスタＴＵと同様に、図示しない接着部材によって、導電体２１と物理的、かつ電気的に接続される。

【0083】

以上のように、複数のトランジスタＴＬと同様にマトリクス状に配置される複数のダイオードＤＵにより、複数の半導体素子Ｅは、Ｘ方向及びＹ方向においても、６個の半導体素子Ｅが並ぶように、マトリクス状に配置される。図９に示す例では、Ｙ方向に並ぶ半導体素子Ｅは、３個のダイオードＤＵ、及び３個のトランジスタＴＬを含む。しかしながら、これに限られず、複数の半導体素子Ｅは、例えば、Ｙ方向に沿って、少なくとも２個のダイオードＤＵ、及び２個のトランジスタＴＬを含めばよい。また、図９では、半導体装置１がダイオードＤＵ及びトランジスタＴＬをそれぞれ同数含む場合が示される。しかしながら、これに限られない。各列において、ダイオードＤＵの数、及びトランジスタＴＬの数は、互いに異なってもよい。

【0084】

次に、第２変形例に係る半導体素子の配置について、図１０を用いて説明する。図１０は、第２変形例に係る半導体装置における複数の半導体素子の配置を示す図である。図１０では、複数のダイオードＤＵ、及び複数のトランジスタＴＬの配置について図示される。なお、図１０では、導電体２１及び２３の図示が省略される。また、以下の説明において、ダイオードＤＵ、及びトランジスタＴＬのうちダイオードＤＵが設けられる側をＹ方向における一端側と呼ぶ。また、ダイオードＤＵ、及びトランジスタＴＬのうちトランジスタＴＬが設けられる側をＹ方向における他端側と呼ぶ。

【0085】

複数の半導体素子Ｅは、第１変形例に係るトランジスタＴと同様に、行（row）、及び列（column）の組に対応付けられる。図１０において、ｉ_３行、及びｊ_３列に対応付けられる半導体素子Ｅは、半導体素子Ｅ〈ｉ_３，ｊ_３〉で示される。ｉ_３及びｊ_３はそれぞれ、１以上６以下の整数である。

【0086】

各行に設けられる６個の半導体素子Ｅ〈ｉ_４，１〉～Ｅ〈ｉ_４，６〉の配置は、実施形態におけるトランジスタＴＵ及びＴＬの配置と同等とすることができるため、これらの説明を省略する。ここで、ｉ_４は、１以上６以下の任意の整数である。

【0087】

以下では、各列に設けられる複数の半導体素子Ｅの配置について、３個のダイオードＤＵ〈１，ｊ_４〉、ＤＵ〈２，ｊ_４〉、及びＤＵ〈３，ｊ_４〉、並びに３個のトランジスタＴＬ〈４，ｊ_４〉、ＴＬ〈５，ｊ_４〉、及びＴＬ〈６，ｊ_４〉を例に、説明する。ここで、ｊ_４は、１以上６以下の任意の整数である。

【0088】

ダイオードＤＵ〈１，ｊ_４〉及びＤＵ〈２，ｊ_２〉の間隔は間隔ｄ７である。ダイオードＤＵ〈２，ｊ_４〉及びＤＵ〈３，ｊ_４〉の間隔は間隔ｄ８である。ダイオードＤＵ〈３，ｊ_４〉、及びトランジスタＴＬ〈４，ｊ_４〉の間隔は間隔ｄ９である。トランジスタＴＬ〈４，ｊ_４〉及びＴＬ〈５，ｊ_４〉の間隔は間隔ｄ８’である。トランジスタＴＬ〈５，ｊ_４〉及びＴＬ〈６，ｊ_４〉の間隔は間隔ｄ７’である。

【0089】

間隔ｄ７及びｄ７’は、間隔ｄ９未満である。また、間隔ｄ８は、間隔ｄ７以上、間隔ｄ９以下である。また、間隔ｄ８’は、間隔ｄ７’以上、間隔ｄ９以下である。

【0090】

また、導電体２１上における２個のダイオードＤの間隔ｄ７及びｄ８はそれぞれ、導電体２３上における２個のトランジスタＴＬの間隔ｄ７’及びｄ８’と異なる。より具体的に、間隔ｄ７は間隔ｄ７’より広い。また、間隔ｄ８は、間隔ｄ８’より広い。また、間隔ｄ７は、例えば間隔ｄ８’より広くてもよい。これらの構成により、Ｙ方向において、連続して設けられるダイオードＤＵ〈１，ｊ_４〉～ＤＵ〈３，ｊ_２〉の間隔は、連続して設けられるトランジスタＴＬ〈４，ｊ_４〉～ＴＬ〈６，ｊ_２〉の間隔より広くなる。すなわち、Ｙ方向において、ダイオードＤＵ〈１，ｊ_４〉～ＤＵ〈３，ｊ_２〉は、トランジスタＴＬ〈４，ｊ_４〉～ＴＬ〈６，ｊ_２〉より広い範囲に渡って設けられる。

【0091】

なお、Ｙ方向に並ぶ半導体素子Ｅが４個、５個、及び７個以上の場合であっても、複数の半導体素子Ｅは、Ｙ方向に並ぶ半導体素子Ｅが６個の場合と同様に配置され得る。

【0092】

より具体的には、Ｙ方向に４個の半導体素子Ｅのみが並ぶ場合、複数の半導体素子Ｅは、例えばダイオードＤＵ〈３，ｊ_４〉及びトランジスタＴＬ〈４，ｊ_４〉を含まず、ダイオードＤＵ〈１，ｊ_４〉及びＤＵ〈２，ｊ_４〉、並びにトランジスタＴＬ〈５，ｊ_４〉及びＴＬ〈６，ｊ_４〉を含む。この場合、ダイオードＤＵ〈２，ｊ_４〉及びトランジスタＴＬ〈５，ｊ_４〉の間隔は、間隔ｄ９である。

【0093】

また、Ｘ方向に５個の半導体素子Ｅのみが並ぶ場合、複数の半導体素子Ｅは、例えばダイオードＤＵ〈１，ｊ_４〉及びＤＵ〈２，ｊ_４〉、並びにトランジスタＴＬ〈５，ｊ_４〉及びＴＬ〈６，ｊ_４〉と、ダイオードＤＵ〈３，ｊ_４〉又はトランジスタＴＬ〈４，ｊ_４〉とを含む。この場合、ダイオードＤＵ〈２，ｊ_４〉及びトランジスタＴＬ〈４，ｊ_４〉の間隔、並びにトランジスタＴＬ〈４，ｊ_４〉及びＴＬ〈５，ｊ_４〉の間隔のうち少なくとも１つの間隔、又はダイオードＤＵ〈２，ｊ_４〉及びＤＵ〈３，ｊ_４〉の間隔、並びにダイオードＤＵ〈３，ｊ_４〉及びトランジスタＴＬ〈５，ｊ_４〉の間隔のうち少なくとも１つの間隔が、間隔ｄ９である。

【0094】

また、Ｙ方向に７個以上の半導体素子Ｅが並ぶ場合、複数の半導体素子Ｅは、例えばダイオードＤＵ〈２，ｊ_４〉及びＤＵ〈３，ｊ_４〉の間、並びにトランジスタＴＬ〈４，ｊ_４〉及びＴＬ〈５，ｊ_４〉の間に、１個以上の半導体素子Ｅを含む。ダイオードＤＵ〈２，ｊ_４〉及びＤＵ〈３，ｊ_４〉の間に含まれ得る半導体素子Ｅは、ダイオードＤＵである。Ｙ方向において、ダイオードＤＵ〈１，ｊ_４〉より他端側であり、かつトランジスタＴＬ〈４，ｊ_４〉より一端側である領域に含まれる隣合う２個のダイオードＤＵの間隔は、間隔ｄ７以上、間隔ｄ９以下である。当該領域において隣合う２個のダイオードＤＵの間隔は、当該２個のダイオードＤＵよりＹ方向の一端側において隣合う２個のダイオードＤＵの間隔以上である。また、トランジスタＴＬ〈４，ｊ_４〉及びＴＬ〈５，ｊ_４〉の間に含まれ得る半導体素子Ｅは、トランジスタＴＬである。Ｙ方向において、ダイオードＤＵ〈３，ｊ_４〉より他端側であり、かつトランジスタＴＬ〈６，ｊ_４〉より一端側である領域に含まれる、隣合う２個のトランジスタＴＬの間隔は、間隔ｄ７’以上、間隔ｄ９以下である。当該領域において隣合う２個のトランジスタＴＬの間隔は、当該２個のトランジスタＴＬよりＹ方向の他端側において隣合う２個のトランジスタＴＬの間隔以上である。

【0095】

また、Ｙ方向に並ぶ半導体素子Ｅが６個以上の場合に、複数の半導体素子Ｅは、ダイオードＤＵ〈３，ｊ_４〉を含まずに、２個のダイオードＤＵ〈１，ｊ_４〉及びＤＵ〈２，ｊ_４〉と、トランジスタＴＬ〈４，ｊ_４〉、ＴＬ〈５，ｊ_４〉、及びＴＬ〈６，ｊ_４〉を有する４個以上のトランジスタＴＬと、を含んでもよい。この場合、例えば、トランジスタＴＬ〈４，ｊ_４〉及びＴＬ〈５，ｊ_４〉の間に、１個以上のトランジスタＴＬが設けられる。また、例えば、ダイオードＤＵ〈２，ｊ_４〉及びトランジスタＴＬ〈４，ｊ_４〉の間隔は、間隔ｄ９になる。また、Ｙ方向において、ダイオードＤＵ〈２，ｊ_４〉より他端側であり、かつトランジスタＴＬ〈６，ｊ_４〉より一端側である領域に含まれる隣合う２個のトランジスタＴＬの間隔は、間隔ｄ７’以上、間隔ｄ９以下である。また、当該領域に含まれる隣合う２個のトランジスタＴＬの間隔は、当該２個のトランジスタＴＬよりＹ方向の他端側において隣合う２個のトランジスタＴＬの間隔以上である。

【0096】

以上のような構成により、第２変形例に係る複数の半導体素子Ｅは、例えば、Ｙ方向において、中央領域から、一端側及び他端側それぞれに向かって、隣合う２個の半導体素子Ｅの間隔が段階的に（徐々に）小さくなるように配置される。また、複数の上側の半導体素子Ｅと、複数の下側の半導体素子Ｅとは、ＸＺ平面について非対称的に配置され得る。

【0097】

第２変形例によれば、半導体装置１の回路において、上側の各半導体素子Ｅの負荷と、下側の各半導体素子Ｅの負荷とが異なる場合であっても、実施形態及び第１変形例と同等の効果が奏される。

【0098】

補足すると、半導体装置１において、負荷がより大きい半導体素子Ｅの方が、負荷がより小さい半導体素子Ｅと比べて発熱量が大きくなる。このような場合に、各列において、複数の半導体素子Ｅの配置を、上側の半導体素子Ｅの負荷、及び下側の半導体素子Ｅの負荷に応じて、設定する。例えば、負荷がより大きい２個の半導体素子Ｅの間隔を、負荷がより小さい２個の半導体素子Ｅの間隔より広くすることができる。このような構成により、上側の各半導体素子Ｅの負荷と、下側の各半導体素子Ｅの負荷とが異なる場合であっても、複数の半導体素子Ｅの温度上昇を効果的に抑制することができる。したがって、半導体装置１の信頼性を向上することができる。

【0099】

３ その他
なお、上述の第１変形例では、異なる導電体２１及び２３の上面上において、複数の半導体素子Ｅが、Ｙ方向において、中央領域から、一端側及び他端側それぞれに向かって、隣合う２個の半導体素子Ｅの間隔が段階的に小さくなるように配置される例を示した。しかしながら、これに限られない。図１１に示すように、複数の半導体素子Ｅが、同一の導電体上において、中央領域から、Ｙ方向に沿った一端側及び他端側それぞれに向かって、隣合う２個の半導体素子Ｅの間隔が段階的に（徐々に）小さくなるように配置されてもよい。図１１は、その他の例に係る半導体装置の部分を示す平面図である。図１１では、３６個の上側のトランジスタＴＵ、及び導電体２１の部分が図示される。その他の例において、複数のトランジスタＴＬは、導電体２３上に、複数のトランジスタＴＵと同様に配置されてもよい。また、複数のトランジスタＴの配置を除く構成は、実施形態及び第１変形例と同様である。これらのことから、複数の上側のトランジスタＴＵ、及び導電体２１の部分を除く構成の図示が省略される。

【0100】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0101】

１…半導体装置、１０…絶縁部材、２１、２２、２３、２４、２５、２６、２７、２８ａ、２８ｂ、３１、３２、３３、３４…導電体、４１、４２…接着部材、ＴＵ、ＴＬ…トランジスタ、ＤＵ…ダイオード、Ｂ…ベース基板、ＨＳ…放熱部材。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】