特開 2024-131178 半導体集積回路及び受信装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024131178

(43)【公開日】2024-09-30

(54)【発明の名称】半導体集積回路及び受信装置

(51)【国際特許分類】

   H03F 3/50 20060101AFI20240920BHJP

   H03M 1/12 20060101ALN20240920BHJP

   H03M 1/38 20060101ALN20240920BHJP

【ＦＩ】

H03F3/50

H03M1/12 C

H03M1/38

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023041277

(22)【出願日】2023-03-15

【国等の委託研究の成果に係る記載事項】（出願人による申告）令和３年度、国立研究開発法人新エネルギー・産業技術総合開発機構「ポスト５Ｇ情報通信システム基盤強化研究開発事業／ポスト５Ｇ情報通信システムの開発」に関する委託研究、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】ゴー フィクー

【テーマコード（参考）】

5J022

5J500

【Ｆターム（参考）】

5J022AA02

5J022BA05

5J022CA10

5J022CB01

5J022CF02

5J500AA01

5J500AA45

5J500AC62

5J500AF09

5J500AH10

5J500AH17

5J500AH25

5J500AH32

5J500AK05

5J500AK09

5J500AK34

5J500AK47

5J500AM02

5J500AM21

5J500AS13

5J500AT01

5J500WU07

(57)【要約】

【課題】アナログ信号に基づき好適にデジタル信号を生成する半導体集積回路、及び受信装置を提供する。
【解決手段】一実施形態の半導体集積回路は、第１信号が入力される第１入力端、第１電圧が供給される第２入力端、及び第２信号が出力される出力端を有し、第１ノードに接続される第１端、出力端に接続される第２端、及び第１入力端に接続される制御端を有する第１トランジスタ、第１ノードに接続される第１端、第２ノードに接続される第２端、及び出力端に接続される制御端を有する第２トランジスタ、第２電圧が供給される第１端、第１ノードに接続される第２端、及び第２入力端に接続される制御端を有する第３トランジスタ、出力端に接続される第１端、第３電圧が供給される第２端、及び第２ノードに接続される制御端を有する第４トランジスタ、並びに第２ノードに接続される第１端及び制御端、第３電圧が供給される第２端を有する第５トランジスタを含む。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１信号が入力される第１入力端と、第１電圧が供給される第２入力端と、第２信号が出力される第１出力端と、を有する第１バッファを備え、
前記第１バッファは、
第１ノードに接続される第１端と、前記第１出力端に接続される第２端と、前記第１入力端に接続される制御端と、を有する第１トランジスタと、
前記第１ノードに接続される第１端と、第２ノードに接続される第２端と、前記第１出力端に接続される制御端と、を有する第２トランジスタと、
第２電圧が供給される第１端と、前記第１ノードに接続される第２端と、前記第２入力端に接続される制御端と、を有する第３トランジスタと、
前記第１出力端に接続される第１端と、第３電圧が供給される第２端と、前記第２ノードに接続される制御端と、を有する第４トランジスタと、
前記第２ノードに接続される第１端及び制御端と、前記第３電圧が供給される第２端と、を有する第５トランジスタと、
を含む、
半導体集積回路。

【請求項2】

前記第１バッファは、
前記第２電圧が供給される第１端と、前記第１出力端に接続される第２端と、前記第１ノードに接続される制御端と、を有する第６トランジスタを更に含む、
請求項１記載の半導体集積回路。

【請求項3】

前記第１バッファは、前記第１信号と差動信号を構成する第３信号が入力される第３入力端を更に有し、
前記第１バッファは、
前記第２電圧が供給される第１端と、前記第１出力端に接続される第２端と、前記第３入力端に接続される制御端と、を有する第７トランジスタと、
前記第１出力端に接続される入力端と、前記第３電圧が供給される出力端と、を有する第１電流源と、
を更に含む、
請求項１記載の半導体集積回路。

【請求項4】

前記第１信号と差動信号を構成する第３信号が入力される第３入力端と、前記第１電圧が供給される第４入力端と、前記第２信号と差動信号を構成する第４信号が出力される第２出力端と、を有する第２バッファを更に備え、
前記第２バッファは、
第３ノードに接続される第１端と、前記第２出力端に接続される第２端と、前記第３入力端に接続される制御端と、を有する第８トランジスタと、
前記第３ノードに接続される第１端と、第４ノードに接続される第２端と、前記第２出力端に接続される制御端と、を有する第９トランジスタと、
前記第２電圧が供給される第１端と、前記第３ノードに接続される第２端と、前記第４入力端に接続される制御端と、を有する第１０トランジスタと、
前記第２出力端に接続される第１端と、前記第３電圧が供給される第２端と、前記第４ノードに接続される制御端と、を有する第１１トランジスタと、
前記第４ノードに接続される第１端及び制御端と、前記第３電圧が供給される第２端と、を有する第１２トランジスタと、
を含む、
請求項１記載の半導体集積回路。

【請求項5】

前記第１バッファは、前記第２入力端に接続される第１端と、前記第３ノードに接続される第２端と、を有する第１キャパシタを更に含み、
前記第２バッファは、前記第４入力端に接続される第１端と、前記第１ノードに接続される第２端と、を有する第２キャパシタを更に含む、
請求項４記載の半導体集積回路。

【請求項6】

第１クロック信号に基づいて前記第２信号及び前記第４信号から第１ビット列を判定する第１コンバータと、
前記第１クロック信号から第１位相シフトした第２クロック信号に基づいて前記第２信号及び前記第４信号から第２ビット列を判定する第２コンバータと、
を更に備えた、
請求項４記載の半導体集積回路。

【請求項7】

前記第１バッファは、前記第１ノードに接続される第１端と、前記第１出力端に接続される第２端と、を有する第３キャパシタを更に含む、
請求項１記載の半導体集積回路。

【請求項8】

前記第１トランジスタ、前記第４トランジスタ、及び前記第５トランジスタは、第１導電型を有し、
前記第２トランジスタ、及び前記第３トランジスタは、前記第１導電型と異なる第２導電型を有する、
請求項１記載の半導体集積回路。

【請求項9】

請求項１乃至請求項８のいずれか１項に記載の半導体集積回路と、
前記半導体集積回路から出力された信号を処理する処理回路と、
を備える、受信装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体集積回路及び受信装置に関する。

【背景技術】

【0002】

送信装置と受信装置とは伝送路を介して接続される。送信装置は、アナログ信号にデータを重畳し、このアナログ信号を出力する。受信装置は、伝送路を通過したアナログ信号を受信する。受信装置は、アナログ信号を処理する半導体集積回路を備える。受信装置は、アナログ信号に基づき、デジタル信号を生成する。受信装置は、生成されたデジタル信号に基づき、データを再生する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－１５０２２９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

アナログ信号に基づき好適にデジタル信号を生成する半導体集積回路及び受信装置を提供する。

【課題を解決するための手段】

【0005】

実施形態の半導体集積回路は、第１信号が入力される第１入力端と、第１電圧が供給される第２入力端と、第２信号が出力される第１出力端と、を有する第１バッファを備える。上記第１バッファは、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、及び第５トランジスタを含む。上記第１トランジスタは、第１ノードに接続される第１端と、上記第１出力端に接続される第２端と、上記第１入力端に接続される制御端と、を有する。上記第２トランジスタは、上記第１ノードに接続される第１端と、第２ノードに接続される第２端と、上記第１出力端に接続される制御端と、を有する。上記第３トランジスタは、第２電圧が供給される第１端と、上記第１ノードに接続される第２端と、上記第２入力端に接続される制御端と、を有する。上記第４トランジスタは、上記第１出力端に接続される第１端と、第３電圧が供給される第２端と、上記第２ノードに接続される制御端と、を有する。上記第５トランジスタは、上記第２ノードに接続される第１端及び制御端と、上記第３電圧が供給される第２端と、を有する。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る受信装置を含む通信システムの構成の一例を示すブロック図。

【図2】実施形態に係る受信装置に含まれる受信回路の構成の一例を示すブロック図。

【図3】実施形態に係る受信回路に含まれるＡＤコンバータの構成の一例を示すブロック図。

【図4】実施形態に係るＡＤコンバータに含まれるバッファの構成の一例を示すブロック図。

【図5】実施形態に係るＡＤコンバータに含まれるバッファの構成の一例を示す回路図。

【図6】変形例に係るＡＤコンバータに含まれるバッファの構成の一例を示す回路図。

【発明を実施するための形態】

【0007】

以下に、実施形態について図面を参照して説明する。

【0008】

なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。

【0009】

１． 実施形態
実施形態について説明する。

【0010】

１．１ 通信システム
まず、実施形態に係る受信装置を含む通信システムの構成について説明する。図１は、実施形態に係る受信装置を含む通信システムの構成の一例を示すブロック図である。

【0011】

通信システム１は、高速シリアル通信により、データを一方の装置又は回路から他方の装置又は回路へ伝送するように構成される。具体的には、例えば、通信システム１は、１２８Ｇｂｐｓ級の通信速度を実現する。通信システム１は、送信装置２、伝送路３、及び受信装置４を備える。通信システム１は、同じプリント基板上に設けられた複数の装置又は回路により構成されても良いし、互いに異なるプリント基板上に設けられた複数の装置又は回路により構成されても良い。

【0012】

送信装置２は、伝送路３を介して受信装置４に信号ＴＲ及び／ＴＲを送信するように構成される。信号ＴＲ及び／ＴＲは、差動信号である。信号ＴＲ及び／ＴＲは、例えば、複数のパルス信号を含む信号である。信号ＴＲ及び／ＴＲの各パルス信号には、データが重畳される。信号ＴＲ及び／ＴＲのパルス信号毎の電圧レベルは、１以上のビットのデータに対応する。当該パルス信号に重畳されたデータが、送信装置２から伝送路３を介して受信装置４に伝達される。

【0013】

伝送路３は、信号ＴＲ及び／ＴＲを受信装置４へ伝送するための物理的又は空間的な伝送媒体である。伝送路３は、例えば、送信装置２と受信装置４との間を接続する配線である。伝送路３は、伝送媒体の構造や材質に応じて、様々な伝送特性を有し得る。伝送路３の伝送特性は、例えば、特定の周波数帯域における利得の損失を伴う周波数特性を有する。

【0014】

送信装置２によって送信された信号ＴＲ及び／ＴＲは、伝送路３を通過することによって、伝送路３の伝送特性に応じた損失を受ける。これにより、伝送路３を通過した信号ＴＲ及び／ＴＲには、シンボル間干渉（ＩＳＩ：Inter-Symbol Interference）が発生する。このため、伝送路３を通過した信号ＴＲ及び／ＴＲは、受信装置４の初段回路においてアナログ信号として処理される。以下では、伝送路３を通過して損失を受けた信号ＴＲ及び／ＴＲを、信号ＲＶ及び／ＲＶと呼ぶ。

【0015】

受信装置４は、伝送路３を介して送信装置２から信号ＲＶ及び／ＲＶを受信するように構成される。受信装置４は、信号ＲＶ及び／ＲＶに基づいて、送信装置２によって信号ＴＲ及び／ＴＲに重畳されたデータを復号する。受信装置４は、信号ＴＲ及び／ＴＲに重畳されたデータを正しく復号するための受信回路を有する。受信回路は、半導体集積回路と呼ばれても良い。

【0016】

１．２ 受信回路
図２は、実施形態に係る受信装置の受信回路の構成の一例を示すブロック図である。

【0017】

受信装置４は、受信回路として、例えば、パッドＰ１及びＰ２、ＡＦＥ１０、ＴＩ－ＡＤＣ２０、ＶＲＥＦＧＥＮ３０、ＤＳＰ４０、並びにＣＤＲ５０を含む。

【0018】

パッドＰ１及びＰ２の各々は、伝送路３と接続される端子である。図２の例では、送信装置２から伝送路３を介して、パッドＰ１及びＰ２がそれぞれ信号ＲＶ及び／ＲＶを受信する場合が示される。

【0019】

ＡＦＥ１０は、アナログフロントエンド（Analog Front End）である。ＡＦＥ１０は、例えば、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）及び可変ゲインアンプ（ＶＧＡ：Variable Gain Amplifier）を含む。ＣＴＬＥは、伝送路３の周波数特性を補償するような周波数特性を備えた増幅回路である。ＶＧＡは、利得（ゲイン）を変更することが可能な増幅回路である。ＡＦＥ１０には、パッドＰ１及びＰ２からそれぞれ信号ＲＶ及び／ＲＶが入力される。ＡＦＥ１０は、ＣＴＬＥ及びＶＧＡを用いて、信号ＲＶ及び／ＲＶに対してアナログ処理を実行する。ＡＦＥ１０は、信号ＲＶ及び／ＲＶに基づき、信号Ｓｉｎ及び／Ｓｉｎを生成する。すなわち、信号Ｓｉｎ及び／Ｓｉｎは、信号ＲＶ及び／ＲＶと同様、アナログ信号である。ＡＦＥ１０は、信号Ｓｉｎ及び／ＳｉｎをＴＩ－ＡＤＣ２０に出力する。

【0020】

ＴＩ－ＡＤＣ２０は、タイム・インタリーブ方式のＡＤコンバータである。１２８Ｇｂｐｓを実現する通信システム１において、ビット深度が２ビットの場合、ＴＩ－ＡＤＣ２０は、例えば、６４ＧＳ／ｓのサンプリングレートを実現する。この場合、ＴＩ－ＡＤＣ２０のナイキスト周波数は、３２ＧＨｚとなる。ＴＩ－ＡＤＣ２０は、アナログ信号をデジタル信号に変換する処理を実行する。ＴＩ－ＡＤＣ２０には、ＡＦＥ１０から信号Ｓｉｎ及び／Ｓｉｎが入力される。ＴＩ－ＡＤＣ２０には、ＶＲＥＦＧＥＮ３０からバイアス電圧ＶＢ、並びに参照電圧ＶＲｐ及びＶＲｎ（ＶＲｐ／ｎ）が入力される。ＴＩ－ＡＤＣ２０には、ＣＤＲ５０から信号ＣＫ１及びＣＫ２が入力される。ＴＩ－ＡＤＣ２０は、バイアス電圧ＶＢ、参照電圧ＶＲｐ及びＶＲｎ、並びに信号ＣＫ１及びＣＫ２に基づいて、信号Ｓｉｎ及び／Ｓｉｎを信号Ｘ０に変換する。ＴＩ－ＡＤＣ２０は、信号Ｘ０をＤＳＰ４０に出力する。ＴＩ－ＡＤＣ２０の構成については後述する。

【0021】

バイアス電圧ＶＢは、ＴＩ－ＡＤＣ２０において、アナログ信号をバッファリングする処理で使用される電圧である。

【0022】

参照電圧ＶＲｐ及びＶＲｎは、ＴＩ－ＡＤＣ２０において、アナログ信号をデジタル信号に変換する処理で使用される電圧である。ＴＩ－ＡＤＣ２０は、信号Ｓｉｎ及び／Ｓｉｎの電位差と、参照電圧ＶＲｐ及びＶＲｎの電位差（ＶＲｐ－ＶＲｎ）との大小関係に基づいて、信号Ｘ０を生成する。

【0023】

信号ＣＫ１は、ｎ_ｒ１個のクロック信号を含む。ｎ_ｒ１は、１以上の整数（例えば、８）である。信号ＣＫ１のｎ_ｒ１個のクロック信号は、例えば、少なくとも３６０°／ｎ_ｒ１ずつ位相が異なる。以下では、信号ＣＫ１内のｎ_ｒ１個のクロック信号は、信号ＣＫ１＿０、…、及びＣＫ１＿（ｎ_ｒ１－１）のように区別して示される場合がある。信号ＣＫ１の周波数は、送信装置２によって信号ＴＲ及び／ＴＲに埋め込まれたクロック信号の周波数よりも低い。

【0024】

信号ＣＫ２は、ｎ_ｒ２個のクロック信号を含む。ｎ_ｒ２は、ｎ_ｒ１より大きい整数（例えば、３２）である。信号ＣＫ２のｎ_ｒ２個のクロック信号は、例えば、少なくとも３６０°／ｎ_ｒ２ずつ位相が異なる。以下では、信号ＣＫ２内のｎ_ｒ２個のクロック信号は、信号ＣＫ２＿０、…、及びＣＫ２＿（ｎ_ｒ２－１）のように区別して示される場合がある。信号ＣＫ２の周波数は、送信装置２によって信号ＴＲ及び／ＴＲに埋め込まれたクロック信号の周波数と等しくても異なっていてもよい。

【0025】

ＴＩ－ＡＤＣ２０が出力する信号Ｘ０は、デジタル信号である。信号Ｘ０は、連続する複数のデジタル値を含む。信号Ｘ０に含まれる１個のデジタル値は、信号ＣＫ２の１個のクロック信号（具体的にはクロック信号のエッジ）に基づいて、信号Ｓｉｎ及び／Ｓｉｎの１個のシンボルからサンプリングされる。１個のデジタル値は、例えば、８ビットデータである。信号Ｘ０に含まれる連続するｎ_ｒ２個のデジタル値の各ビットの値は、信号ＣＫ２のｎ_ｒ２個のクロック信号に基づいて、信号Ｓｉｎ及び／Ｓｉｎの連続するｎ_ｒ２個のシンボルからサンプリングされる。以下では、信号Ｘ０に含まれる連続するｎ_ｒ２個のデジタル値のＴＩ－ＡＤＣ２０による生成周期は、単に「周期」とも呼ぶ。信号Ｘ０に含まれる連続するｎ_ｒ２個のデジタル値は、「１周期分の信号Ｘ０」とも呼ぶ。

【0026】

また、信号Ｘ０に含まれる連続するｎ_ｒ２個のデジタル値は、デジタル値Ｘ０＿０、…、及びＸ０＿（ｎ_ｒ２－１）のように区別して示される場合がある。デジタル値Ｘ０＿ｊに含まれる８ビットデータの列は、ビット列Ｘ０＿ｊ＜７：０＞のように示される場合がある（０≦ｊ≦ｎ_ｒ２－１）。なお、ビット列Ｘ０＿ｊ＜７：０＞は、最上位ビット（ＭＳＢ）Ｘ０＿ｊ＜０＞から最下位ビット（ＬＳＢ）Ｘ０＿ｊ＜７＞までの８個のビットが順に並ぶデータ列を意味する。

【0027】

ＶＲＥＦＧＥＮ３０は、電圧生成回路である。ＶＲＥＦＧＥＮ３０は、バイアス電圧ＶＢ、並びに参照電圧ＶＲｐ及びＶＲｎを生成するように構成される。

【0028】

ＤＳＰ４０は、デジタル処理回路（Digital Signal Processor）である。ＤＳＰ４０は、例えば、フィードフォワードイコライザ（ＦＦＥ：Feed Forward Equalizer）、判定帰還型イコライザ（ＤＦＥ：Decision Feedback Equalizer）、及びデータ判定回路を含む。ＤＳＰ４０には、信号Ｘ０が入力される。ＤＳＰ４０は、例えば、ＦＦＥ、ＤＦＥ、及びデータ判定回路を用いて、信号Ｘ０に対してデジタル処理を実行する。具体的には、ＤＳＰ４０は、信号Ｘ０に基づき、信号Ｘ及びデータＡを生成する。ＤＳＰ４０は、信号Ｘ及びデータＡを、ＣＤＲ５０に出力する。ＤＳＰ４０は、信号Ｘ及びデータＡを、後続の処理回路（図示せず）に出力する。後続の処理回路では、信号Ｘ及びデータＡが処理される。ＣＤＲ５０に出力される信号Ｘ及びデータＡと、後続の処理回路（図示せず）に出力される信号Ｘ及びデータＡとは、それぞれ同じ信号であってもよいし異なる信号であってもよい。

【0029】

信号Ｘは、信号Ｘ０と同様、デジタル信号である。１周期分の信号Ｘは、ｎ_ｒ２個のデジタル値の集合である。データＡは、信号Ｘに基づいて復号されたデータである。

【0030】

ＣＤＲ５０は、クロックデータリカバリ回路である。ＣＤＲ５０には、周期毎に信号Ｘ及びデータＡが入力される。ＣＤＲ５０には、例えば、送信装置２から、参照クロック信号ＣＫＲＥＦが入力される。参照クロック信号ＣＫＲＥＦは、送信装置２とは独立に、ＣＤＲ５０内又は受信装置４内で生成されてもよい。ＣＤＲ５０は、参照クロック信号ＣＫＲＥＦ、並びに信号Ｘ及びデータＡに基づき、信号ＣＫ１及びＣＫ２の位相の補正量を算出する。ＣＤＲ５０は、算出された位相の補正量に基づき、信号ＣＫ１及びＣＫ２を再生する。ＣＤＲ５０は、再生された信号ＣＫ１及びＣＫ２を周期毎にＴＩ－ＡＤＣ２０に出力する。このように、ＣＤＲ５０は、１周期分の信号Ｘ０から生成される信号Ｘ及びデータＡに基づいて、後続する１周期分の信号Ｘ０のサンプリングタイミングの基準となる信号ＣＫ１及びＣＫ２を再生する。このようなＴＩ－ＡＤＣ２０、ＤＳＰ４０、及びＣＤＲ５０による周期毎の循環処理は、「ＣＤＲループ」とも呼ばれる。

【0031】

以下では、（ｎ_ｒ１，ｎ_ｒ２）の具体的な組み合わせとして、（８，３２）が適用される場合について説明する。

【0032】

１．３ ＡＤコンバータ
次に、実施形態に係る受信回路に含まれるＡＤコンバータ（ＴＩ－ＡＤＣ）の内部構成について説明する。図３は、実施形態に係る受信回路に含まれるＡＤコンバータの構成の一例を示すブロック図である。

【0033】

ＴＩ－ＡＤＣ２０は、ＳＦＥ２１、及び複数のＳＡＲ－ＡＤＣ２２を含む。複数のＳＡＲ－ＡＤＣ２２は、３２個のＳＡＲ－ＡＤＣ２２＿０、…、及び２１＿３１を含む。図３の例では、４個のＳＡＲ－ＡＤＣ２２＿０、２２＿８、２２＿１６、及び２２＿２４が、「ＳＡＲ－ＡＤＣ２２＿０＋８ｋ」と示される（０≦ｋ≦３）。同様に、４個のＳＡＲ－ＡＤＣ２２＿１、２２＿９、２２＿１７、及び２２＿２５が、「ＳＡＲ－ＡＤＣ２２＿１＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿２、２２＿１０、２２＿１８、及び２２＿２６が、「ＳＡＲ－ＡＤＣ２２＿２＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿３、２２＿１１、２２＿１９、及び２２＿２７が、「ＳＡＲ－ＡＤＣ２２＿３＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿４、２２＿１２、２２＿２０、及び２２＿２８が、「ＳＡＲ－ＡＤＣ２２＿４＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿５、２２＿１３、２２＿２１、及び２２＿２９が、「ＳＡＲ－ＡＤＣ２２＿５＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿６、２２＿１４、２２＿２２、及び２２＿３０が、「ＳＡＲ－ＡＤＣ２２＿６＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿７、２２＿１５、２２＿２３、及び２２＿３１が、「ＳＡＲ－ＡＤＣ２２＿７＋８ｋ」と示される。

【0034】

ＳＦＥ２１は、サンプリングフロントエンド（Sampling Front End）である。ＳＦＥ２１には、バイアス電圧ＶＢが供給される。ＳＦＥ２１は、複数のバッファＢＦ、複数のスイッチング素子ＳＷ、及び複数のキャパシタＣＰを含む。複数のバッファＢＦは、４個の第１段バッファＢＦ＿ａ、ＢＦ＿ｂ、ＢＦ＿ｃ、及びＢＦ＿ｄ、並びに８個の第２段バッファＢＦ＿０、ＢＦ＿１、ＢＦ＿２、ＢＦ＿３、ＢＦ＿４、ＢＦ＿５、ＢＦ＿６、及びＢＦ＿７を含む。４個の第１段バッファＢＦ＿ａ～ＢＦ＿ｄ、及び８個の第２段バッファＢＦ＿０～ＢＦ＿７の各々は、第１入力端、第２入力端、第１出力端、及び第２出力端を有する。複数のスイッチング素子ＳＷは、８個のスイッチング素子群ＳＷ＿０、ＳＷ＿１、ＳＷ＿２、ＳＷ＿３、ＳＷ＿４、ＳＷ＿５、ＳＷ＿６、及びＳＷ＿７を含む。８個のスイッチング素子群ＳＷ＿０～ＳＷ＿７の各々は、２個のスイッチング素子を含む。複数のキャパシタＣＰは、８個のキャパシタ群ＣＰ＿０、ＣＰ＿１、ＣＰ＿２、ＣＰ＿３、ＣＰ＿４、ＣＰ＿５、ＣＰ＿６、及びＣＰ＿７を含む。８個のキャパシタ群ＣＰ＿０～ＣＰ＿７の各々は、２個のキャパシタを含む。４個の第１段バッファＢＦ＿ａ～ＢＦ＿ｄ、及び８個の第２段バッファＢＦ＿０～ＢＦ＿７はそれぞれ、同等の構成を有していてもよい。以下では、４個の第１段バッファＢＦ＿ａ～ＢＦ＿ｄの各々、及び８個の第２段バッファＢＦ＿０～ＢＦ＿７の各々を区別しない場合、単に“バッファＢＦ”と呼ぶ。

【0035】

第１段バッファＢＦ＿ａ～ＢＦ＿ｄの各々の第１入力端には、信号Ｓｉｎが入力される。第１段バッファＢＦ＿ａ～ＢＦ＿ｄの各々の第２入力端には、信号／Ｓｉｎが入力される。

【0036】

第１段バッファＢＦ＿ａの第１出力端からは、電圧ＶＯＰ＿ａが出力される。第１段バッファＢＦ＿ａの第１出力端には、スイッチング素子群ＳＷ＿０内の一方のスイッチング素子、及びスイッチング素子群ＳＷ＿４内の一方のスイッチング素子の各々の第１端が接続される。第１段バッファＢＦ＿ａの第２出力端からは、電圧ＶＯＮ＿ａが出力される。第１段バッファＢＦ＿ａの第２出力端には、スイッチング素子群ＳＷ＿０内の他方のスイッチング素子、及びスイッチング素子群ＳＷ＿４内の他方のスイッチング素子の各々の第１端が接続される。

【0037】

第１段バッファＢＦ＿ｂの第１出力端からは、電圧ＶＯＰ＿ｂが出力される。第１段バッファＢＦ＿ｂの第１出力端には、スイッチング素子群ＳＷ＿２内の一方のスイッチング素子、及びスイッチング素子群ＳＷ＿６内の一方のスイッチング素子の各々の第１端が接続される。第１段バッファＢＦ＿ｂの第２出力端からは、電圧ＶＯＮ＿ｂが出力される。第１段バッファＢＦ＿ｂの第２出力端には、スイッチング素子群ＳＷ＿２内の他方のスイッチング素子、及びスイッチング素子群ＳＷ＿６内の他方のスイッチング素子の各々の第１端が接続される。

【0038】

第１段バッファＢＦ＿ｃの第１出力端からは、電圧ＶＯＰ＿ｃが出力される。第１段バッファＢＦ＿ｃの第１出力端には、スイッチング素子群ＳＷ＿１内の一方のスイッチング素子、及びスイッチング素子群ＳＷ＿５内の一方のスイッチング素子の各々の第１端が接続される。第１段バッファＢＦ＿ｃの第２出力端からは、電圧ＶＯＮ＿ｃが出力される。第１段バッファＢＦ＿ｃの第２出力端には、スイッチング素子群ＳＷ＿１内の他方のスイッチング素子、及びスイッチング素子群ＳＷ＿５内の他方のスイッチング素子の各々の第１端が接続される。

【0039】

第１段バッファＢＦ＿ｄの第１出力端からは、電圧ＶＯＰ＿ｄが出力される。第１段バッファＢＦ＿ｄの第１出力端には、スイッチング素子群ＳＷ＿３内の一方のスイッチング素子、及びスイッチング素子群ＳＷ＿７内の一方のスイッチング素子の各々の第１端が接続される。第１段バッファＢＦ＿ｄの第２出力端からは、電圧ＶＯＮ＿ｄが出力される。第１段バッファＢＦ＿ｄの第２出力端には、スイッチング素子群ＳＷ＿３内の他方のスイッチング素子、及びスイッチング素子群ＳＷ＿７内の他方のスイッチング素子の各々の第１端が接続される。

【0040】

スイッチング素子群ＳＷ＿０内の一方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿０内の一方のキャパシタの第１端、及び第２段バッファＢＦ＿０の第１入力端が接続される。スイッチング素子群ＳＷ＿０内の他方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿０内の他方のキャパシタの第１端、及び第２段バッファＢＦ＿０の第２入力端が接続される。キャパシタ群ＣＰ＿０内の２個のキャパシタの各々の第２端は、接地される。接地されるとは、ＳＦＥ２１が動作する場合の基準電位（例えば、電圧ＶＳＳ＝０Ｖ）が印加される配線に接続されることである。信号ＣＫ１＿０が“Ｈ”レベルの場合、スイッチング素子群ＳＷ＿０は、オン状態となる。信号ＣＫ１＿０が“Ｌ”レベルの場合、スイッチング素子群ＳＷ＿０は、オフ状態となる。

【0041】

スイッチング素子群ＳＷ＿１内の一方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿１内の一方のキャパシタの第１端、及び第２段バッファＢＦ＿１の第１入力端が接続される。スイッチング素子群ＳＷ＿１内の他方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿１内の他方のキャパシタの第１端、及び第２段バッファＢＦ＿１の第２入力端が接続される。キャパシタ群ＣＰ＿１内の２個のキャパシタの各々の第２端は、接地される。信号ＣＫ１＿１が“Ｈ”レベルの場合、スイッチング素子群ＳＷ＿１は、オン状態となる。信号ＣＫ１＿１が“Ｌ”レベルの場合、スイッチング素子群ＳＷ＿１は、オフ状態となる。

【0042】

スイッチング素子群ＳＷ＿２内の一方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿２内の一方のキャパシタの第１端、及び第２段バッファＢＦ＿２の第１入力端が接続される。スイッチング素子群ＳＷ＿２内の他方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿２内の他方のキャパシタの第１端、及び第２段バッファＢＦ＿２の第２入力端が接続される。キャパシタ群ＣＰ＿２内の２個のキャパシタの各々の第２端は、接地される。信号ＣＫ１＿２が“Ｈ”レベルの場合、スイッチング素子群ＳＷ＿２は、オン状態となる。信号ＣＫ１＿２が“Ｌ”レベルの場合、スイッチング素子群ＳＷ＿２は、オフ状態となる。

【0043】

スイッチング素子群ＳＷ＿３内の一方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿３内の一方のキャパシタの第１端、及び第２段バッファＢＦ＿３の第１入力端が接続される。スイッチング素子群ＳＷ＿３内の他方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿３内の他方のキャパシタの第１端、及び第２段バッファＢＦ＿３の第２入力端が接続される。キャパシタ群ＣＰ＿３内の２個のキャパシタの各々の第２端は、接地される。信号ＣＫ１＿３が“Ｈ”レベルの場合、スイッチング素子群ＳＷ＿３は、オン状態となる。信号ＣＫ１＿３が“Ｌ”レベルの場合、スイッチング素子群ＳＷ＿３は、オフ状態となる。

【0044】

スイッチング素子群ＳＷ＿４内の一方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿４内の一方のキャパシタの第１端、及び第２段バッファＢＦ＿４の第１入力端が接続される。スイッチング素子群ＳＷ＿４内の他方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿４内の他方のキャパシタの第１端、及び第２段バッファＢＦ＿４の第２入力端が接続される。キャパシタ群ＣＰ＿４内の２個のキャパシタの各々の第２端は、接地される。信号ＣＫ１＿４が“Ｈ”レベルの場合、スイッチング素子群ＳＷ＿４は、オン状態となる。信号ＣＫ１＿４が“Ｌ”レベルの場合、スイッチング素子群ＳＷ＿４は、オフ状態となる。

【0045】

スイッチング素子群ＳＷ＿５内の一方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿５内の一方のキャパシタの第１端、及び第２段バッファＢＦ＿５の第１入力端が接続される。スイッチング素子群ＳＷ＿５内の他方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿５内の他方のキャパシタの第１端、及び第２段バッファＢＦ＿５の第２入力端が接続される。キャパシタ群ＣＰ＿５内の２個のキャパシタの各々の第２端は、接地される。信号ＣＫ１＿５が“Ｈ”レベルの場合、スイッチング素子群ＳＷ＿５は、オン状態となる。信号ＣＫ１＿５が“Ｌ”レベルの場合、スイッチング素子群ＳＷ＿５は、オフ状態となる。

【0046】

スイッチング素子群ＳＷ＿６内の一方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿６内の一方のキャパシタの第１端、及び第２段バッファＢＦ＿６の第１入力端が接続される。スイッチング素子群ＳＷ＿６内の他方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿６内の他方のキャパシタの第１端、及び第２段バッファＢＦ＿６の第２入力端が接続される。キャパシタ群ＣＰ＿６内の２個のキャパシタの各々の第２端は、接地される。信号ＣＫ１＿６が“Ｈ”レベルの場合、スイッチング素子群ＳＷ＿６は、オン状態となる。信号ＣＫ１＿６が“Ｌ”レベルの場合、スイッチング素子群ＳＷ＿６は、オフ状態となる。

【0047】

スイッチング素子群ＳＷ＿７内の一方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿７内の一方のキャパシタの第１端、及び第２段バッファＢＦ＿７の第１入力端が接続される。スイッチング素子群ＳＷ＿７内の他方のスイッチング素子の第２端には、キャパシタ群ＣＰ＿７内の他方のキャパシタの第１端、及び第２段バッファＢＦ＿７の第２入力端が接続される。キャパシタ群ＣＰ＿７内の２個のキャパシタの各々の第２端は、接地される。信号ＣＫ１＿７が“Ｈ”レベルの場合、スイッチング素子群ＳＷ＿７は、オン状態となる。信号ＣＫ１＿７が“Ｌ”レベルの場合、スイッチング素子群ＳＷ＿７は、オフ状態となる。

【0048】

第２段バッファＢＦ＿０の第１出力端及び第２出力端からはそれぞれ、電圧ＶＯＰ＿０及びＶＯＮ＿０が出力される。第２段バッファＢＦ＿０の第１出力端及び第２出力端の各々は、ＳＡＲ－ＡＤＣ２２＿０、２２＿８、２２＿１６、及び２２＿２４に接続される。

【0049】

第２段バッファＢＦ＿１の第１出力端及び第２出力端からはそれぞれ、電圧ＶＯＰ＿１及びＶＯＮ＿１が出力される。第２段バッファＢＦ＿１の第１出力端及び第２出力端の各々は、ＳＡＲ－ＡＤＣ２２＿１、２２＿９、２２＿１７、及び２２＿２５に接続される。

【0050】

第２段バッファＢＦ＿２の第１出力端及び第２出力端からはそれぞれ、電圧ＶＯＰ＿２及びＶＯＮ＿２が出力される。第２段バッファＢＦ＿２の第１出力端及び第２出力端の各々は、ＳＡＲ－ＡＤＣ２２＿２、２２＿１０、２２＿１８、及び２２＿２６に接続される。

【0051】

第２段バッファＢＦ＿３の第１出力端及び第２出力端からはそれぞれ、電圧ＶＯＰ＿３及びＶＯＮ＿３が出力される。第２段バッファＢＦ＿３の第１出力端及び第２出力端の各々は、ＳＡＲ－ＡＤＣ２２＿３、２２＿１１、２２＿１９、及び２２＿２７に接続される。

【0052】

第２段バッファＢＦ＿４の第１出力端及び第２出力端からはそれぞれ、電圧ＶＯＰ＿４及びＶＯＮ＿４が出力される。第２段バッファＢＦ＿４の第１出力端及び第２出力端の各々は、ＳＡＲ－ＡＤＣ２２＿４、２２＿１２、２２＿２０、及び２２＿２８に接続される。

【0053】

第２段バッファＢＦ＿５の第１出力端及び第２出力端からはそれぞれ、電圧ＶＯＰ＿５及びＶＯＮ＿５が出力される。第２段バッファＢＦ＿５の第１出力端及び第２出力端の各々は、ＳＡＲ－ＡＤＣ２２＿５、２２＿１３、２２＿２１、及び２２＿２９に接続される。

【0054】

第２段バッファＢＦ＿６の第１出力端及び第２出力端からはそれぞれ、電圧ＶＯＰ＿６及びＶＯＮ＿６が出力される。第２段バッファＢＦ＿６の第１出力端及び第２出力端の各々は、ＳＡＲ－ＡＤＣ２２＿６、２２＿１４、２２＿２２、及び２２＿３０に接続される。

【0055】

第２段バッファＢＦ＿７の第１出力端及び第２出力端からはそれぞれ、電圧ＶＯＰ＿７及びＶＯＮ＿７が出力される。第２段バッファＢＦ＿７の第１出力端及び第２出力端の各々は、ＳＡＲ－ＡＤＣ２２＿７、２２＿１５、２２＿２３、及び２２＿３１に接続される。

【0056】

以上のような構成により、第２段バッファＢＦ＿０は、信号ＣＫ１＿０が“Ｈ”レベルとなるタイミングにおいて、電圧ＶＯＰ＿ａ及びＶＯＮ＿ａが入力されると共に電圧ＶＯＰ＿０及びＶＯＮ＿０を出力する。第２段バッファＢＦ＿１は、信号ＣＫ１＿１が“Ｈ”レベルとなるタイミングにおいて、電圧ＶＯＰ＿ｃ及びＶＯＮ＿ｃが入力されると共に電圧ＶＯＰ＿１及びＶＯＮ＿１を出力する。第２段バッファＢＦ＿２は、信号ＣＫ１＿２が“Ｈ”レベルとなるタイミングにおいて、電圧ＶＯＰ＿ｂ及びＶＯＮ＿ｂが入力されると共に電圧ＶＯＰ＿２及びＶＯＮ＿２を出力する。第２段バッファＢＦ＿３は、信号ＣＫ１＿３が“Ｈ”レベルとなるタイミングにおいて、電圧ＶＯＰ＿ｄ及びＶＯＮ＿ｄが入力されると共に電圧ＶＯＰ＿３及びＶＯＮ＿３を出力する。第２段バッファＢＦ＿４は、信号ＣＫ１＿４が“Ｈ”レベルとなるタイミングにおいて、電圧ＶＯＰ＿ａ及びＶＯＮ＿ａが入力されると共に電圧ＶＯＰ＿４及びＶＯＮ＿４を出力する。第２段バッファＢＦ＿５は、信号ＣＫ１＿５が“Ｈ”レベルとなるタイミングにおいて、電圧ＶＯＰ＿ｃ及びＶＯＮ＿ｃが入力されると共に電圧ＶＯＰ＿５及びＶＯＮ＿５を出力する。第２段バッファＢＦ＿６は、信号ＣＫ１＿６が“Ｈ”レベルとなるタイミングにおいて、電圧ＶＯＰ＿ｂ及びＶＯＮ＿ｂが入力されると共に電圧ＶＯＰ＿６及びＶＯＮ＿６を出力する。第２段バッファＢＦ＿７は、信号ＣＫ１＿７が“Ｈ”レベルとなるタイミングにおいて、電圧ＶＯＰ＿ｄ及びＶＯＮ＿ｄが入力されると共に電圧ＶＯＰ＿７及びＶＯＮ＿７を出力する。

【0057】

ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１の各々は、逐次比較型（Successive Approximation Register）のＡＤコンバータである。ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１にはそれぞれ、信号ＣＫ２＿０～ＣＫ２＿３１が入力される。ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１の各々には、参照電圧ＶＲｐ及びＶＲｎが異なる配線を介して供給される。ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１は、それぞれに対応して入力される信号ＣＫ２＿０～ＣＫ２＿３１、及び参照電圧ＶＲｐ及びＶＲｎに基づいて、信号Ｘ０＿０～Ｘ０＿３１をそれぞれ出力する。ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１はそれぞれ、同等の構成を有する。

【0058】

１．４ バッファ
図４は、実施形態に係るＡＤコンバータに含まれるバッファの構成の一例を示すブロック図である。図４では、同等の構成を有する第１段バッファＢＦ＿ａ～ＢＦ＿ｄ及び第２段バッファＢＦ＿０～ＢＦ＿７のうちの１個のバッファＢＦの構成が一例として示される。

【0059】

バッファＢＦは、差動入力バッファとして機能する。具体的には、バッファＢＦは、２個のバッファユニットＢＦＰ及びＢＦＮを含む。バッファユニットＢＦＰは、５個の入力端ＮＩＰ、ＮＩＸＰ、ＮＢＰ、ＮＣＰ、及びＮＣＸＰ、並びに１個の出力端ＮＯＰを有する。バッファユニットＢＦＮは、５個の入力端ＮＩＮ、ＮＩＸＮ、ＮＢＮ、ＮＣＮ、及びＮＣＸＮ、並びに１個の出力端ＮＯＮを有する。バッファユニットＢＦＰ及びＢＦＮは、同等の構成を有する。

【0060】

バッファユニットＢＦＰの入力端ＮＩＰ及びバッファユニットＢＦＮの入力端ＮＩＸＮには、電圧ＶＩＰが供給される。バッファＢＦが第１段バッファＢＦ＿ａ～ＢＦ＿ｄのいずれかの場合、電圧ＶＩＰは、信号Ｓｉｎの電圧である。バッファＢＦが第２段バッファＢＦ＿０又はＢＦ＿４の場合、電圧ＶＩＰは、電圧ＶＯＰ＿ａである。バッファＢＦが第２段バッファＢＦ＿２又はＢＦ＿６の場合、電圧ＶＩＰは、電圧ＶＯＰ＿ｂである。バッファＢＦが第２段バッファＢＦ＿１又はＢＦ＿５の場合、電圧ＶＩＰは、電圧ＶＯＰ＿ｃである。バッファＢＦが第２段バッファＢＦ＿３又はＢＦ＿７の場合、電圧ＶＩＰは、電圧ＶＯＰ＿ｄである。

【0061】

バッファユニットＢＦＰの入力端ＮＩＸＰ及びバッファユニットＢＦＮの入力端ＮＩＮには、電圧ＶＩＮが供給される。バッファＢＦが第１段バッファＢＦ＿ａ～ＢＦ＿ｄのいずれかの場合、電圧ＶＩＮは、信号／Ｓｉｎの電圧である。バッファＢＦが第２段バッファＢＦ＿０又はＢＦ＿４の場合、電圧ＶＩＮは、電圧ＶＯＮ＿ａである。バッファＢＦが第２段バッファＢＦ＿２又はＢＦ＿６の場合、電圧ＶＩＮは、電圧ＶＯＮ＿ｂである。バッファＢＦが第２段バッファＢＦ＿１又はＢＦ＿５の場合、電圧ＶＩＮは、電圧ＶＯＮ＿ｃである。バッファＢＦが第２段バッファＢＦ＿３又はＢＦ＿７の場合、電圧ＶＩＮは、電圧ＶＯＮ＿ｄである。

【0062】

バッファユニットＢＦＰの入力端ＮＢＰ及びバッファユニットＢＦＮの入力端ＮＢＮには、バイアス電圧ＶＢが供給される。バイアス電圧ＶＢの電圧値は、バッファユニットＢＦＰ及びＢＦＮの各々の電源電圧と基準電位との間の値である。バッファユニットＢＦＰの入力端ＮＣＰは、バッファユニットＢＦＮの入力端ＮＣＸＮに接続される。バッファユニットＢＦＰの入力端ＮＣＸＰは、バッファユニットＢＦＮの入力端ＮＣＮに接続される。

【0063】

バッファユニットＢＦＰの出力端ＮＯＰからは、電圧ＶＯＰが出力される。バッファＢＦが第１段バッファＢＦ＿ａ～ＢＦ＿ｄの場合、電圧ＶＯＰはそれぞれ、電圧ＶＯＰ＿ａ～ＶＯＰ＿ｄである。バッファＢＦが第２段バッファＢＦ＿０～ＢＦ＿７の場合、電圧ＶＯＰはそれぞれ、電圧ＶＯＰ＿０～ＶＯＰ＿７である。

【0064】

バッファユニットＢＦＮの出力端ＮＯＮからは、電圧ＶＯＮが出力される。バッファＢＦが第１段バッファＢＦ＿ａ～ＢＦ＿ｄの場合、電圧ＶＯＮはそれぞれ、電圧ＶＯＮ＿ａ～ＶＯＮ＿ｄである。バッファＢＦが第２段バッファＢＦ＿０～ＢＦ＿７の場合、電圧ＶＯＮはそれぞれ、電圧ＶＯＮ＿０～ＶＯＮ＿７である。

【0065】

図５は、実施形態に係るＡＤコンバータに含まれるバッファの構成の一例を示す回路図である。図５では、図４で示されたバッファユニットＢＦＰ及びＢＦＮの回路構成の詳細が示される。

【0066】

バッファユニットＢＦＰ及びＢＦＮは、差動信号が入力されるバッファである。バッファユニットＢＦＰ及びＢＦＮの各々は、ソースフォロワである。具体的には、バッファユニットＢＦＰは、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、及びＭ７、キャパシタＣ１及びＣ２、抵抗Ｒ１、電流源Ｉ１、負荷Ｚ１、並びにノードＮ１及びＮ２を含む。バッファユニットＢＦＮは、トランジスタＭ８、Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、及びＭ１４、キャパシタＣ３及びＣ４、抵抗Ｒ２、電流源Ｉ２、負荷Ｚ２、並びにノードＮ３及びＮ４を含む。トランジスタＭ１、Ｍ４、Ｍ５、Ｍ８、Ｍ１１、及びＭ１２は、Ｎ導電型のＭＯＳＦＥＴである。トランジスタＭ２、Ｍ３、Ｍ６、Ｍ７、Ｍ９、Ｍ１０、Ｍ１３、及びＭ１４は、Ｐ導電型のＭＯＳＦＥＴである。トランジスタＭ１～Ｍ７はそれぞれ、トランジスタＭ８～Ｍ１４と同等の特性を有する。キャパシタＣ１及びＣ３は、同等の特性を有する。キャパシタＣ２及びＣ４は、同等の特性を有する。抵抗Ｒ１及びＲ２は、同等の特性を有する。電流源Ｉ１及びＩ２は、同等の特性を有する。負荷Ｚ１及びＺ２は、同等の特性を有する。

【0067】

まず、バッファユニットＢＦＰの回路構成について説明する。

【0068】

トランジスタＭ１は、バッファユニットＢＦＰにおけるメインのソースフォロワである。トランジスタＭ１は、入力端ＮＣＰに接続される第１端と、出力端ＮＯＰに接続される第２端と、入力端ＮＩＰに接続される制御端と、を有する。

【0069】

トランジスタＭ２は、入力端ＮＣＰに接続される第１端と、ノードＮ１に接続される第２端と、出力端ＮＯＰに接続される制御端と、を有する。

【0070】

トランジスタＭ３は、電圧ＡＶＤＤが供給される第１端と、入力端ＮＣＰに接続される第２端と、ノードＮ２に接続される制御端と、を有する。電圧ＡＶＤＤは、バッファＢＦを駆動する電源電圧である。

【0071】

トランジスタＭ４及びＭ５は、カレントミラーを構成する。トランジスタＭ４は、出力端ＮＯＰに接続される第１端と、接地される第２端と、ノードＮ１に接続される制御端と、を有する。トランジスタＭ５は、ノードＮ１に接続される第１端及び制御端と、接地される第２端と、を有する。

【0072】

トランジスタＭ６は、電圧ＡＶＤＤが供給される第１端と、出力端ＮＯＰに接続される第２端と、入力端ＮＣＰに接続される制御端と、を有する。

【0073】

トランジスタＭ７は、電圧ＡＶＤＤが供給される第１端と、出力端ＮＯＰに接続される第２端と、入力端ＮＩＸＰに接続される制御端と、を有する。

【0074】

抵抗Ｒ１は、配線抵抗である。抵抗Ｒ１は、ノードＮ２に接続される第１端と、入力端ＮＢＰに接続される第２端と、を有する。

【0075】

キャパシタＣ１は、ノードＮ２に接続される第１端と、入力端ＮＣＸＰに接続される第２端と、を有する。

【0076】

キャパシタＣ２は、入力端ＮＣＰに接続される第１端と、出力端ＮＯＰに接続される第２端と、を有する。

【0077】

電流源Ｉ１は、出力端ＮＯＰに接続される入力端と、接地される出力端と、を有する。

【0078】

負荷Ｚ１は、出力端ＮＯＰに接続される第１端と、接地される第２端と、を有する。

【0079】

次に、バッファユニットＢＦＮの回路構成について説明する。

【0080】

トランジスタＭ８は、バッファユニットＢＦＮにおけるメインのソースフォロワである。トランジスタＭ８は、入力端ＮＣＮに接続される第１端と、出力端ＮＯＮに接続される第２端と、入力端ＮＩＮに接続される制御端と、を有する。

【0081】

トランジスタＭ９は、入力端ＮＣＮに接続される第１端と、ノードＮ３に接続される第２端と、出力端ＮＯＮに接続される制御端と、を有する。

【0082】

トランジスタＭ１０は、電圧ＡＶＤＤが供給される第１端と、入力端ＮＣＮに接続される第２端と、ノードＮ４に接続される制御端と、を有する。

【0083】

トランジスタＭ１１及びＭ１２は、カレントミラーを構成する。トランジスタＭ１１は、出力端ＮＯＮに接続される第１端と、接地される第２端と、ノードＮ３に接続される制御端と、を有する。トランジスタＭ１２は、ノードＮ３に接続される第１端及び制御端と、接地される第２端と、を有する。

【0084】

トランジスタＭ１３は、電圧ＡＶＤＤが供給される第１端と、出力端ＮＯＮに接続される第２端と、入力端ＮＣＮに接続される制御端と、を有する。

【0085】

トランジスタＭ１４は、電圧ＡＶＤＤが供給される第１端と、出力端ＮＯＮに接続される第２端と、入力端ＮＩＸＮに接続される制御端と、を有する。

【0086】

抵抗Ｒ２は、配線抵抗である。抵抗Ｒ２は、ノードＮ４に接続される第１端と、入力端ＮＢＮに接続される第２端と、を有する。

【0087】

キャパシタＣ３は、ノードＮ４に接続される第１端と、入力端ＮＣＸＮに接続される第２端と、を有する。

【0088】

キャパシタＣ４は、入力端ＮＣＮに接続される第１端と、出力端ＮＯＮに接続される第２端と、を有する。

【0089】

電流源Ｉ２は、出力端ＮＯＮに接続される入力端と、接地される出力端と、を有する。

【0090】

負荷Ｚ２は、出力端ＮＯＮに接続される第１端と、接地される第２端と、を有する。

【0091】

１．５ 実施形態に係る効果
高速に動作するＴＩ－ＡＤＣ２０を実現するためには、電圧ＶＩＰに対する電圧ＶＯＰのゲイン（以下、単に“ゲイン”と呼ぶ）が０ｄＢ以上となる帯域幅（以下、単に“帯域幅”と呼ぶ）を広く確保できるバッファＢＦが要求される。具体的には、６４ＧＳ／ｓのサンプリングレートが要求されるＴＩ－ＡＤＣ２０では、第１段バッファＢＦ＿ａ～ＢＦ＿ｄの帯域幅は、例えば、３２ＧＨｚ以上であることが望ましい。

【0092】

実施形態によれば、トランジスタＭ１は、バッファユニットＢＦＰにおけるメインのソースフォロワとして機能する。トランジスタＭ３は、バッファユニットＢＦＰに流れる直流電流の大きさを決定する素子として機能する。トランジスタＭ４は、トランジスタＭ１を流れる直流電流の大きさを決定する素子として機能する。トランジスタＭ５は、トランジスタＭ４とカレントミラーを構成することにより、トランジスタＭ２を流れる直流電流の大きさを決定する素子として機能する。これにより、トランジスタＭ２及びＭ５は、トランジスタＭ１のドレイン－ソース間の電圧を一定にしつつ、ゲイン及び線形性を改善する素子として機能することができる。したがって、ＡＦＥ１０内のＣＴＬＥ及びＶＧＡにおける補償機能の負荷を軽減することができる。

【0093】

同様に、トランジスタＭ８は、バッファユニットＢＦＮにおけるメインのソースフォロワとして機能する。トランジスタＭ１０は、バッファユニットＢＦＮに流れる直流電流の大きさを決定する素子として機能する。トランジスタＭ１１は、トランジスタＭ８を流れる直流電流の大きさを決定する素子として機能する。トランジスタＭ１２は、トランジスタＭ１１とカレントミラーを構成することにより、トランジスタＭ９を流れる直流電流の大きさを決定する素子として機能する。これにより、トランジスタＭ９及びＭ１２は、トランジスタＭ８のドレイン－ソース間の電圧を一定にしつつ、電圧ＶＩＮに対する電圧ＶＯＮのゲイン及び線形性を改善する素子として機能することができる。このため、ＡＦＥ１０内のＣＴＬＥ及びＶＧＡにおける補償機能の負荷を軽減することができる。

【0094】

なお、高周波数帯域では、配線抵抗である抵抗Ｒ１及びＲ２が、それぞれトランジスタＭ３の容量及びトランジスタＭ１０の容量とカップリングすることにより、極（pole）が形成される場合がある。極が形成される場合、高周波数帯域におけるゲイン特性が劣化してしまうため、好ましくない。実施形態によれば、キャパシタＣ１は、入力端ＮＣＸＰを介して入力端ＮＣＮに接続される第１端と、ノードＮ２に接続される第２端と、を有する。キャパシタＣ３は、入力端ＮＣＸＮを介して入力端ＮＣＰに接続される第１端と、ノードＮ４に接続される第２端と、を有する。これにより、抵抗Ｒ１及びトランジスタＭ３の容量に起因する高周波数帯域におけるゲイン特性の劣化、並びに抵抗Ｒ２及びトランジスタＭ１０の容量に起因する高周波数帯域におけるゲイン特性の劣化を抑制することができる。したがって、バッファＢＦの帯域幅を伸ばすことができる。

【0095】

また、トランジスタＭ７は、電圧ＡＶＤＤが供給される第１端と、出力端ＮＯＰに接続される第２端と、電圧ＶＩＮが供給される制御端と、を有する。電流源Ｉ１は、出力端ＮＯＰに接続される入力端と、接地される出力端と、を有する。トランジスタＭ１４は、電圧ＡＶＤＤが供給される第１端と、出力端ＮＯＮに接続される第２端と、電圧ＶＩＰが供給される制御端と、を有する。電流源Ｉ２は、出力端ＮＯＮに接続される入力端と、接地される出力端と、を有する。これにより、トランジスタＭ７及び電流源Ｉ１の組、並びにトランジスタＭ１４及び電流源Ｉ２の組は、差動アンプ（differential amplifier）として機能することができる。このため、周波数帯域全域に対してゲイン特性を改善することができる。したがって、ＡＦＥ１０内のＣＴＬＥ及びＶＧＡにおける補償機能の負荷を軽減することができると共に、バッファＢＦの帯域幅を伸ばすことができる。

【0096】

また、トランジスタＭ６は、電圧ＡＶＤＤが供給される第１端と、出力端ＮＯＰに接続される第２端と、入力端ＮＣＰに接続される制御端と、を有する。トランジスタＭ１３は、電圧ＡＶＤＤが供給される第１端と、出力端ＮＯＮに接続される第２端と、入力端ＮＣＮに接続される制御端と、を有する。これにより、トランジスタＭ６及びＭ１３は、反転アンプ（inverting amplifier）として機能することができる。このため、電圧ＶＯＰ及びＶＯＮの出力抵抗を低減することができると共に、特に高周波数帯域におけるゲイン特性を改善することができる。したがって、バッファＢＦの帯域幅を伸ばすことができる。

【0097】

また、キャパシタＣ２は、入力端ＮＣＰに接続される第１端と、出力端ＮＯＰに接続される第２端と、を有する。キャパシタＣ４は、入力端ＮＣＮに接続される第１端と、出力端ＮＯＮに接続される第２端と、を有する。これにより、特に高周波数帯域におけるゲイン特性を改善することができる。したがって、バッファＢＦの帯域幅を伸ばすことができる。

【0098】

２． 変形例等
なお、実施形態は、上述の例に限らず、種々の変形が適用され得る。

【0099】

上述した実施形態では、バッファＢＦにおけるメインのソースフォロワにＮ導電型のＭＯＳＦＥＴが適用される場合について説明したが、これに限られない。例えば、バッファＢＦにおけるメインのソースフォロワには、Ｐ導電型のＭＯＳＦＥＴが適用されてもよい。図６は、変形例に係るＡＤコンバータに含まれるバッファの構成の一例を示す回路図である。図６は、実施形態における図５に対応する。図６では、バッファユニットＢＦＰ’及びＢＦＮ’が示される。

【0100】

バッファユニットＢＦＰ’は、トランジスタＭ１’、Ｍ２’、Ｍ３’、Ｍ４’、Ｍ５’、Ｍ６’、及びＭ７’、抵抗Ｒ１’、キャパシタＣ１’及びＣ２’、電流源Ｉ１’、並びに負荷Ｚ１’を含む。バッファユニットＢＦＮ’は、トランジスタＭ８’、Ｍ９’、Ｍ１０’、Ｍ１１’、Ｍ１２’、Ｍ１３’、及びＭ１４’、抵抗Ｒ２’、キャパシタＣ３’及びＣ４’、電流源Ｉ２’、並びに負荷Ｚ２’を含む。バッファユニットＢＦＰ’及びＢＦＮ’内のトランジスタＭ１’～Ｍ１４’、抵抗Ｒ１’及びＲ２’、キャパシタＣ１’～Ｃ４’、電流源Ｉ１’及びＩ２’、並びに負荷Ｚ１’及びＺ２’はそれぞれ、図５に示したバッファユニットＢＦＰ及びＢＦＮ内のトランジスタＭ１～Ｍ１４、抵抗Ｒ１及びＲ２、キャパシタＣ１～Ｃ４、電流源Ｉ１及びＩ２、並びに負荷Ｚ１及びＺ２に対応する。バッファユニットＢＦＰ’及びＢＦＮ’の構成は、内部のトランジスタＭ１’～Ｍ１４’の導電型、及び供給される電圧ＡＶＤＤ及びＶＳＳの関係が、バッファユニットＢＦＰ及びＢＦＮから反転している点を除き、バッファユニットＢＦＰ及びＢＦＮの構成と同等である。このようなバッファユニットＢＦＰ’及びＢＦＮ’を用いた場合においても、バッファユニットＢＦＰ及びＢＦＮと同等の効果を奏することができる。

【0101】

また、バッファＢＦが第１段バッファＢＦ＿ａ～ＢＦ＿ｄ、及び第２段バッファＢＦ＿０～ＢＦ＿７の２段構成となっている場合、段毎に同じ導電型のバッファＢＦが適用されてもよいし、異なる導電型のバッファＢＦが適用されてもよい。具体的には、例えば、第１段バッファＢＦ＿ａ～ＢＦ＿ｄにおけるメインのソースフォロワにＮ導電型のＭＯＳＦＥＴが適用され、第２段バッファＢＦ＿０～ＢＦ＿７におけるメインのソースフォロワにＰ導電型のＭＯＳＦＥＴが適用されてもよい。どの段にどちらの導電型のバッファＢＦを適用するかは、バッファＢＦに入力される電圧ＶＩＰ及びＶＩＮの直流成分の大きさ、及び電圧ＡＶＤＤに応じて決定することができる。

【0102】

また、上述した実施形態では、バッファユニットＢＦＰがトランジスタＭ１～Ｍ７、抵抗Ｒ１、キャパシタＣ１及びＣ２、電流源Ｉ１、及び負荷Ｚ１を含み、バッファユニットＢＦＮがトランジスタＭ８～Ｍ１４、抵抗Ｒ２、キャパシタＣ３及びＣ４、電流源Ｉ２、及び負荷Ｚ２を含む場合について説明したが、これに限られない。例えば、バッファユニットＢＦＰ及びＢＦＮはそれぞれ、キャパシタＣ１及びＣ３を含まない構成であってもよい。キャパシタＣ１及びＣ３を含まない構成の場合、入力端ＮＣＰと入力端ＮＣＸＮとの間、及び入力端ＮＣＸＰと入力端ＮＣＮとの間は、それぞれ接続されない。また、例えば、バッファユニットＢＦＰ及びＢＦＮはそれぞれ、トランジスタＭ７及び電流源Ｉ１、並びにトランジスタＭ１４及び電流源Ｉ２を含まない構成であってもよい。トランジスタＭ７及び電流源Ｉ１、並びにトランジスタＭ１４及び電流源Ｉ２を含まない構成の場合、入力端ＮＩＰと入力端ＮＩＸＮとの間、及び入力端ＮＩＸＰと入力端ＮＩＮとの間は、それぞれ接続されない。また、例えば、バッファユニットＢＦＰ及びＢＦＮはそれぞれ、トランジスタＭ６及びＭ１３を含まない構成であってもよい。また、例えば、バッファユニットＢＦＰ及びＢＦＮはそれぞれ、キャパシタＣ２及びＣ４を含まない構成であってもよい。

【0103】

また、上述した実施形態では、２段構成のバッファを用いてＴＩ－ＡＤＣ２０に入力される信号を生成する場合について説明したが、これに限られない。ＴＩ－ＡＤＣ２０に入力される信号は、１段構成のバッファによって生成されてもよいし、３段以上の構成のバッファによって生成されてもよい。

【0104】

なお、上記実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られるものではない。
［付記１］
第１信号が入力される第１入力端と、第１電圧が供給される第２入力端と、第２信号が出力される第１出力端と、を有する第１バッファを備え、
上記第１バッファは、
第１ノードに接続される第１端と、上記第１出力端に接続される第２端と、上記第１入力端に接続される制御端と、を有する第１トランジスタと、
上記第１ノードに接続される第１端と、第２ノードに接続される第２端と、上記第１出力端に接続される制御端と、を有する第２トランジスタと、
第２電圧が供給される第１端と、上記第１ノードに接続される第２端と、上記第２入力端に接続される制御端と、を有する第３トランジスタと、
上記第１出力端に接続される第１端と、第３電圧が供給される第２端と、上記第２ノードに接続される制御端と、を有する第４トランジスタと、
上記第２ノードに接続される第１端及び制御端と、上記第３電圧が供給される第２端と、を有する第５トランジスタと、
を含む、半導体集積回路。
［付記２］
上記第１トランジスタ、上記第４トランジスタ、及び上記第５トランジスタは、第１導電型を有し、
上記第２トランジスタ、及び上記第３トランジスタは、上記第１導電型と異なる第２導電型を有する、
付記１記載の半導体集積回路。
［付記３］
上記第１導電型は、Ｎ導電型であり、
上記第２導電型は、Ｐ導電型である、
付記２記載の半導体集積回路。
［付記４］
上記第２電圧は、上記第３電圧より高い、
付記３記載の半導体集積回路。
［付記５］
上記第１導電型は、Ｐ導電型であり、
上記第２導電型は、Ｎ導電型である、
付記２記載の半導体集積回路。
［付記６］
上記第３電圧は、上記第２電圧より高い、
付記５記載の半導体集積回路。
［付記７］
上記第１バッファは、ソースフォロワである、
付記１記載の半導体集積回路。
［付記８］
上記第１信号と差動信号を構成する第３信号が入力される第３入力端と、上記第１電圧が供給される第４入力端と、上記第２信号と差動信号を構成する第４信号が出力される第２出力端と、を有する第２バッファを更に備え、
上記第２バッファは、
第３ノードに接続される第１端と、上記第２出力端に接続される第２端と、上記第３入力端に接続される制御端と、を有する第８トランジスタと、
上記第３ノードに接続される第１端と、第４ノードに接続される第２端と、上記第２出力端に接続される制御端と、を有する第９トランジスタと、
上記第２電圧が供給される第１端と、上記第３ノードに接続される第２端と、上記第４入力端に接続される制御端と、を有する第１０トランジスタと、
上記第２出力端に接続される第１端と、上記第３電圧が供給される第２端と、上記第４ノードに接続される制御端と、を有する第１１トランジスタと、
上記第４ノードに接続される第１端及び制御端と、上記第３電圧が供給される第２端と、を有する第１２トランジスタと、
を含む、
付記１記載の半導体集積回路。
［付記９］
第１クロック信号に基づいて上記第２信号及び上記第４信号から第１ビット列を判定する第１コンバータと、
上記第１クロック信号から第１位相シフトした第２クロック信号に基づいて上記第２信号及び上記第４信号から第２ビット列を判定する第２コンバータと、
を更に備えた、
付記８記載の半導体集積回路。
［付記１０］
上記第１コンバータ及び上記第２コンバータの各々は、逐次比較型のＡＤコンバータである、
付記９記載の半導体集積回路。

【0105】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0106】

１…通信システム
２…送信装置
３…伝送路
４…受信装置
１０…ＡＦＥ
２０…ＴＩ－ＡＤＣ
２１…ＳＦＥ
２２…ＳＡＲ－ＡＤＣ
３０…ＶＲＥＦＧＥＮ
４０…ＤＳＰ
５０…ＣＤＲ
ＢＦ…バッファ
ＢＦＰ，ＢＦＮ…バッファユニット
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４…トランジスタ
Ｃ１，Ｃ２，Ｃ３，Ｃ４…キャパシタ
Ｒ１，Ｒ２…抵抗
Ｉ１，Ｉ２…電流源
Ｚ１，Ｚ２…負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】