(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024131195
(43)【公開日】2024-09-30
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20240920BHJP
H01L 21/3205 20060101ALI20240920BHJP
【ＦＩ】
H01L27/04 L
H01L21/88 Z
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023041305
(22)【出願日】2023-03-15
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】五十嵐 孝行
(72)【発明者】
【氏名】笠岡 竜雄
(72)【発明者】
【氏名】中柴 康隆
【テーマコード（参考）】
5F033
5F038
【Ｆターム（参考）】
5F033MM03
5F033MM21
5F033RR06
5F033RR22
5F033UU01
5F033UU05
5F033VV08
5F033XX21
5F038BH03
5F038EZ20
(57)【要約】 （修正有）
【課題】トランジスタを形成しない一方、一対のインダクタを形成する半導体チップを含む半導体装置において、パターン占有率を大きくする。
【解決手段】トランスチップである半導体チップは、半導体基板と、半導体基板上に形成された多層配線層（第１配線層ＷＬ１～第５配線層ＷＬ５）と、を有し、多層配線層の少なくとも１層に導体パターンＣＰ１～ＣＰ５が設けられている。導体パターンは、平面視において下層インダクタＢＬ１Ａおよび上層インダクタＴＬ１Ａを連続的に囲むように形成される。
【選択図】図５
【解決手段】トランスチップである半導体チップは、半導体基板と、半導体基板上に形成された多層配線層（第１配線層ＷＬ１～第５配線層ＷＬ５）と、を有し、多層配線層の少なくとも１層に導体パターンＣＰ１～ＣＰ５が設けられている。導体パターンは、平面視において下層インダクタＢＬ１Ａおよび上層インダクタＴＬ１Ａを連続的に囲むように形成される。
【選択図】図５
【特許請求の範囲】
【請求項1】
トランジスタが形成されていない第１半導体チップを含む、半導体装置であって、
前記第１半導体チップは、
半導体基板と、
前記半導体基板上に設けられた、第１層および前記第１層の上方に配置された第２層を有する多層配線層と、
前記多層配線層の前記第１層に設けられた下層インダクタと、
前記多層配線層の前記第２層に設けられた、平面視において前記下層インダクタと重なる上層インダクタと、
前記多層配線層の少なくとも１層に設けられた導体パターンと、
を有し、
前記導体パターンは、平面視において前記下層インダクタおよび前記上層インダクタを連続的に囲んでいる、半導体装置。
前記第１半導体チップは、
半導体基板と、
前記半導体基板上に設けられた、第１層および前記第１層の上方に配置された第２層を有する多層配線層と、
前記多層配線層の前記第１層に設けられた下層インダクタと、
前記多層配線層の前記第２層に設けられた、平面視において前記下層インダクタと重なる上層インダクタと、
前記多層配線層の少なくとも１層に設けられた導体パターンと、
を有し、
前記導体パターンは、平面視において前記下層インダクタおよび前記上層インダクタを連続的に囲んでいる、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記導体パターンは、
前記多層配線層の１層に設けられた第１導体パターンと、
前記多層配線層の他の１層に設けられた第２導体パターンと、
を含む、半導体装置。
前記導体パターンは、
前記多層配線層の１層に設けられた第１導体パターンと、
前記多層配線層の他の１層に設けられた第２導体パターンと、
を含む、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記第１導体パターンと前記第２導体パターンとは、複数のプラグで接続されている、半導体装置。
前記第１導体パターンと前記第２導体パターンとは、複数のプラグで接続されている、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記第２導体パターンは、前記第１導体パターンの上方に設けられており、
前記第２導体パターンと前記複数のプラグは、同一の膜から構成される、半導体装置。
前記第２導体パターンは、前記第１導体パターンの上方に設けられており、
前記第２導体パターンと前記複数のプラグは、同一の膜から構成される、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記第１半導体チップは、さらに、平面視において前記導体パターンを連続的に囲むシールリングを有する、半導体装置。
前記第１半導体チップは、さらに、平面視において前記導体パターンを連続的に囲むシールリングを有する、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記導体パターンは、平面視において前記下層インダクタおよび前記上層インダクタを連続的に囲む第１境界線と、平面視において前記第１境界線を連続的に囲む第２境界線とで囲まれた導体膜から構成されており、
前記第１境界線は、曲線を含む、半導体装置。
前記導体パターンは、平面視において前記下層インダクタおよび前記上層インダクタを連続的に囲む第１境界線と、平面視において前記第１境界線を連続的に囲む第２境界線とで囲まれた導体膜から構成されており、
前記第１境界線は、曲線を含む、半導体装置。
【請求項7】
請求項１に記載の半導体装置において、
前記導体パターンは、前記半導体基板の反りを抑制する機能を有する、半導体装置。
前記導体パターンは、前記半導体基板の反りを抑制する機能を有する、半導体装置。
【請求項8】
請求項３に記載の半導体装置において、
前記複数のプラグのそれぞれは、前記半導体基板の反りを抑制する機能を有する、半導体装置。
前記複数のプラグのそれぞれは、前記半導体基板の反りを抑制する機能を有する、半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
前記導体パターンと前記上層インダクタとの最短距離は、前記下層インダクタと前記上層インダクタとの間の距離以上である、半導体装置。
前記導体パターンと前記上層インダクタとの最短距離は、前記下層インダクタと前記上層インダクタとの間の距離以上である、半導体装置。
【請求項10】
請求項１に記載の半導体装置において、
前記導体パターンの上方または下方には、前記導体パターンと接する絶縁膜が設けられ、
前記導体パターンの厚さは、前記絶縁膜の厚さ以上である、半導体装置。
前記導体パターンの上方または下方には、前記導体パターンと接する絶縁膜が設けられ、
前記導体パターンの厚さは、前記絶縁膜の厚さ以上である、半導体装置。
【請求項11】
請求項１に記載の半導体装置において、
前記下層インダクタと前記上層インダクタとの間には、絶縁膜が設けられ、
前記導体パターンは、前記絶縁膜のうち、平面視において、前記下層インダクタおよび前記上層インダクタと重なる部分を連続的に囲んでいる、半導体装置。
前記下層インダクタと前記上層インダクタとの間には、絶縁膜が設けられ、
前記導体パターンは、前記絶縁膜のうち、平面視において、前記下層インダクタおよび前記上層インダクタと重なる部分を連続的に囲んでいる、半導体装置。
【請求項12】
請求項１に記載の半導体装置において、
前記半導体装置は、前記第１半導体チップとは異なる第２半導体チップを有し、
前記第２半導体チップは、前記上層インダクタまたは前記下層インダクタと電気的に接続されている、半導体装置。
前記半導体装置は、前記第１半導体チップとは異なる第２半導体チップを有し、
前記第２半導体チップは、前記上層インダクタまたは前記下層インダクタと電気的に接続されている、半導体装置。
【請求項13】
請求項１２に記載の半導体装置において、
前記第２半導体チップは、第１送信回路または第１受信回路を有し、
前記第２半導体チップには、前記第１送信回路または前記第１受信回路に用いられるトランジスタが形成されており、
前記第１送信回路または前記第１受信回路は、前記上層インダクタまたは前記下層インダクタと電気的に接続されている、半導体装置。
前記第２半導体チップは、第１送信回路または第１受信回路を有し、
前記第２半導体チップには、前記第１送信回路または前記第１受信回路に用いられるトランジスタが形成されており、
前記第１送信回路または前記第１受信回路は、前記上層インダクタまたは前記下層インダクタと電気的に接続されている、半導体装置。
【請求項14】
請求項１３に記載の半導体装置において、
前記半導体装置は、前記第１半導体チップおよび前記第２半導体チップとは異なる第３半導体チップを有し、
前記第３半導体チップは、第２送信回路または第２受信回路を有し、
前記第３半導体チップには、前記第２送信回路または前記第２受信回路に用いられるトランジスタが形成されており、
前記第１送信回路または前記第１受信回路は、前記上層インダクタおよび前記下層インダクタの一方と電気的に接続されており、
前記第２送信回路または前記第２受信回路は、前記上層インダクタおよび前記下層インダクタの他方と電気的に接続されている、半導体装置。
前記半導体装置は、前記第１半導体チップおよび前記第２半導体チップとは異なる第３半導体チップを有し、
前記第３半導体チップは、第２送信回路または第２受信回路を有し、
前記第３半導体チップには、前記第２送信回路または前記第２受信回路に用いられるトランジスタが形成されており、
前記第１送信回路または前記第１受信回路は、前記上層インダクタおよび前記下層インダクタの一方と電気的に接続されており、
前記第２送信回路または前記第２受信回路は、前記上層インダクタおよび前記下層インダクタの他方と電気的に接続されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、誘導結合した一対のインダクタを利用して、異なる電位の間での信号伝送が行われる半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
特開２０１１－８２２１２号公報（特許文献１）には、トランスフォーマを構成するコイルの寄生抵抗成分の大部分を占める直列抵抗を低減するために、微細化を妨げることなく、コイルの断面積を大きくすることが可能な技術が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－８２２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、誘導結合した一対のインダクタを利用して非接触の信号伝送を行うトランスフォーマ（デジタルアイソレータ）がある。このトランスフォーマによれば、非接触の状態での信号伝送が可能なため、一方の回路で発生した電気的ノイズが、他方の回路に悪影響を及ぼすことを抑制できる。
【0005】
トランスフォーマを実現する半導体装置では、トランスフォーマが形成された半導体チップの汎用性を高める観点および製造コストの低減を図る観点から、一対のインダクタを形成する半導体チップと、集積回路を構成するトランジスタを形成する半導体チップとを別々に形成することが検討されている。
【0006】
ただし、この場合、一対のインダクタを形成する半導体チップには、トランジスタが形成されないため、パターン占有率が低くなるおそれがある。例えば、半導体チップにおけるパターン占有率が低いと、半導体ウェハにおいて反りが発生しやすくなり、半導体ウェハのハンドリングが困難となるおそれがある。
【0007】
また、パターン占有率が低いことは、パターンを形成するための導体膜のエッチングにおいて、エッチングによって除去される導体膜の面積が大きいことを意味する。そして、エッチング面積が大きいことは、エッチング残渣が発生しやすいことを意味する。したがって、そのパターン占有率が低い半導体チップの製造工程では、エッチング残渣に起因する異物が発生しやすく、製造歩留まりが低下するおそれがある。
【0008】
このことから、トランジスタが形成されない一方、一対のインダクタが形成される半導体チップでは、パターン占有率を大きくすることが望まれている。
【0009】
なお、本明細書では、トランジスタが形成されない一方、一対のインダクタが形成される半導体チップを「トランスチップ」と呼ぶ場合がある。
【課題を解決するための手段】
【0010】
一実施の形態における半導体装置は、トランジスタが形成されていない第１半導体チップを含む。第１半導体チップは、多層配線層の少なくとも１層に設けられた導体パターンを有し、導体パターンは、平面視において下層インダクタおよび上層インダクタを連続的に囲んでいる。
【発明の効果】
【0011】
一実施の形態によれば、半導体チップのパターン占有率を向上できる。
【図面の簡単な説明】
【0012】
【図1】負荷回路を駆動する駆動制御部の構成例を示す図である。
【図2】信号の伝送例を示す説明図である。
【図3】３チップ構成を示す図である。
【図4】具現化態様における半導体装置の構成を示す断面図である。
【図5】「トランスチップ」に形成されている多層配線層の各層を示す平面図であり、（ａ）は、第１配線層を示す平面図であり、（ｂ）は、第１配線層の上方に配置された第２配線層を示す平面図であり、（ｃ）は、第２配線層の上方に配置された第３配線層および第３配線層の上方に配置された第４配線層のそれぞれを示す平面図であり、（ｄ）は、第４配線層の上方に配置された第５配線層を示す平面図である。
【図7】プラグの一例を示す模式図である。
【発明を実施するための形態】
【0013】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0014】
＜回路構成＞
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
【0015】
図１に示すように、駆動制御部は、制御回路ＣＣと、トランスフォーマＴＲ１と、トランスフォーマＴＲ２と、駆動回路ＤＲと、インバータＩＮＶとを有し、負荷回路ＬＯＤと電気的に接続されている。
【0016】
制御回路ＣＣから出力される制御信号は、送信回路ＴＸ１および受信回路ＲＸ１を介して、駆動回路ＤＲに伝達される。一方、駆動回路ＤＲから出力される信号は、送信回路ＴＸ２および受信回路ＲＸ２を介して、制御回路ＣＣに伝達される。
【0017】
制御回路ＣＣは、駆動回路ＤＲを制御する機能を有する。駆動回路ＤＲは、制御回路ＣＣからの制御信号に基づいて、負荷回路ＬＯＤを制御するインバータＩＮＶを動作させる。
【0018】
制御回路ＣＣには、電源電位ＶＣＣ１が供給され、制御回路ＣＣは接地電位ＧＮＤ１により接地される。一方、インバータＩＮＶには、電源電位ＶＣＣ２が供給され、インバータＩＮＶは接地電位ＧＮＤ２により接地される。このとき、例えば、制御回路ＣＣに供給される電源電位ＶＣＣ１は、インバータＩＮＶに供給される電源電位ＶＣＣ２よりも小さい。
【0019】
送信回路ＴＸ１と受信回路ＲＸ１との間には、誘導結合（磁気結合）したコイル（インダクタ）ＣＬ１ａとコイルＣＬ１ｂからなるトランスフォーマＴＲ１が介在している。これにより、送信回路ＴＸ１から受信回路ＲＸ１に、トランスフォーマＴＲ１を介して信号を伝達することができる。この結果、駆動回路ＤＲは、トランスフォーマＴＲ１を介して、制御回路ＣＣから出力された制御信号を受信することができる。
【0020】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ１によって、制御回路ＣＣから駆動回路ＤＲへの電気的ノイズの伝達を抑制しながら、制御回路ＣＣから駆動回路ＤＲに制御信号を伝達することができる。このことから、制御信号への電気的ノイズの重畳に起因する駆動回路ＤＲの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0021】
トランスフォーマＴＲ１を構成するコイルＣＬ１ａおよびコイルＣＬ１ｂは、それぞれインダクタとして機能する。トランスフォーマＴＲ１は、誘導結合したコイルＣＬ１ａとコイルＣＬ１ｂからなる磁気結合素子として機能する。
【0022】
同様に、送信回路ＴＸ２および受信回路ＲＸ２の間には、誘導結合したコイルＣＬ２ｂとコイルＣＬ２ａとからなるトランスフォーマＴＲ２が介在している。これにより、送信回路ＴＸ２から受信回路ＲＸ２に、トランスフォーマＴＲ２を介して信号を伝達することができる。この結果、制御回路ＣＣは、トランスフォーマＴＲ２を介して、駆動回路ＤＲから出力された信号を受信することができる。
【0023】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ２によって、駆動回路ＤＲから制御回路ＣＣへの電気的ノイズの伝達を抑制しながら、駆動回路ＤＲから制御回路ＣＣに信号を伝達することができる。このことから、信号への電気的ノイズの重畳に起因する制御回路ＣＣの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0024】
トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとにより構成されており、コイルＣＬ１ａとコイルＣＬ１ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ１ａに電流が流れると、その電流の変化に応じてコイルＣＬ１ｂに誘導起電力が発生して誘導電流が流れる。このとき、コイルＣＬ１ａが一次コイルであり、コイルＣＬ１ｂが二次コイルである。このように、トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとの間に生じる電磁誘導現象を利用している。すなわち、送信回路ＴＸ１からトランスフォーマＴＲ１のコイルＣＬ１ａに信号を送って電流を流した結果、トランスフォーマＴＲ１のコイルＣＬ１ｂに生じた誘導電流を受信回路ＲＸ１で検知することにより、受信回路ＲＸ１は送信回路ＴＸ１から出力された制御信号に対応した信号を受信できる。
【0025】
同様に、トランスフォーマＴＲ２は、コイルＣＬ２ａとコイルＣＬ２ｂとにより構成されており、コイルＣＬ２ａとコイルＣＬ２ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ２ｂに電流が流れると、その電流の変化に応じてコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れる。このように、送信回路ＴＸ２からトランスフォーマＴＲ２のコイルＣＬ２ｂに信号を送って電流を流した結果、トランスフォーマＴＲ２のコイルＣＬ２ａに生じた誘導電流を受信回路ＲＸ２で検知することにより、受信回路ＲＸ２は送信回路ＴＸ２から出力された制御信号に対応した信号を受信することができる。
【0026】
制御回路ＣＣと駆動回路ＤＲとの間の信号の送受信は、送信回路ＴＸ１からトランスフォーマＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスフォーマＴＲ２を経由して受信回路ＲＸ２に至る経路とで行なわれる。すなわち、送信回路ＴＸ１が送信する信号を受信回路ＲＸ１が受信し、送信回路ＴＸ２が送信する信号を受信回路ＲＸ２が受信することにより、制御回路ＣＣと駆動回路ＤＲとの間で信号の送受信を行うことができる。上述のように、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達には、トランスフォーマＴＲ１が介在する一方、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達には、トランスフォーマＴＲ２が介在する。これにより、駆動回路ＤＲは、制御回路ＣＣから送信された制御信号に応じて、負荷回路ＬＯＤを動作させるためのインバータＩＮＶを駆動することができる。
【0027】
制御回路ＣＣと駆動回路ＤＲとの間で、基準電位の電圧レベルが異なっている。すなわち、図１に示すように、制御回路ＣＣでは、基準電位が接地電位ＧＮＤ１に固定されている一方、駆動回路ＤＲは、インバータＩＮＶと電気的に接続されている。
【0028】
インバータＩＮＶは、例えば、ハイサイド用ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）とローサイド用ＩＧＢＴとを有している。そして、駆動回路ＤＲが、ハイサイド用ＩＧＢＴのオン／オフ制御と、ローサイド用ＩＧＢＴのオン／オフ制御を行うことにより、インバータＩＮＶによる負荷回路ＬＯＤの制御が実現される。
【0029】
具体的に、ハイサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲがハイサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。同様に、ローサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲがローサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。
【0030】
ここで、例えば、ローサイド用ＩＧＢＴのオン制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）＋しきい値電圧（１５Ｖ）」をゲート電極に印加することにより実現される。
【0031】
一方、例えば、ローサイド用ＩＧＢＴのオフ制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）」をゲート電極に印加することにより実現される。
【0032】
したがって、ローサイド用ＩＧＢＴのオン／オフ制御は、０Ｖを基準電位として、ゲート電極にしきい値電圧（１５Ｖ）を印加するか否かによって行なわれる。
【0033】
一方、例えば、ハイサイド用ＩＧＢＴのオン制御も、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0034】
ところが、ハイサイド用ＩＧＢＴのエミッタ電位は、ローサイド用ＩＧＢＴのエミッタ電位のように接地電位ＧＮＤ２に固定されていない。すなわち、インバータＩＮＶにおいては、電源電位ＶＣＣ２と接地電位ＧＮＤ２との間に、ハイサイド用ＩＧＢＴとローサイド用ＩＧＢＴとが直列接続されている。そして、インバータＩＮＶでは、駆動回路ＤＲによる制御によって、ハイサイド用ＩＧＢＴがオンする際には、ローサイド用ＩＧＢＴをオフする一方、ハイサイド用ＩＧＢＴがオフする際には、ローサイド用ＩＧＢＴをオンする。
【0035】
したがって、ハイサイド用ＩＧＢＴがオフしている際には、ローサイド用ＩＧＢＴがオンしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、オンしているローサイド用ＩＧＢＴによって、接地電位ＧＮＤ２となる。
【0036】
一方、ハイサイド用ＩＧＢＴがオンしている際には、ローサイド用ＩＧＢＴがオフしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、ＩＧＢＴバス電圧となる。
【0037】
上述したように、ハイサイド用ＩＧＢＴのエミッタ電位は、ハイサイド用ＩＧＢＴがオン状態かオフ状態かによって変動する。すなわち、ハイサイド用ＩＧＢＴのエミッタ電位は、接地電位ＧＮＤ２（０Ｖ）から電源電位ＶＣＣ２（例えば、８００Ｖ）まで変動する。したがって、ハイサイド用ＩＧＢＴをオンするためには、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「ＩＧＢＴバス電圧（８００Ｖ）＋しきい値電圧（１５Ｖ）」を印加する必要がある。
【0038】
このことから、ハイサイド用ＩＧＢＴのオン／オフ制御を行なう駆動回路ＤＲは、ハイサイド用ＩＧＢＴのエミッタ電位を把握する必要がある。このため、駆動回路ＤＲは、ハイサイド用ＩＧＢＴのエミッタ電位が入力されるように構成されている。この結果、駆動回路ＤＲには、８００Ｖの基準電位が入力され、駆動回路ＤＲが、この８００Ｖの基準電位に対して、１５Ｖのしきい値電圧をハイサイド用ＩＧＢＴのゲート電極に印加することによって、ハイサイド用ＩＧＢＴがオンする。したがって、駆動回路ＤＲには、８００Ｖ程度の高電位が印加される。
【0039】
このように、駆動制御部は、低電位（数十Ｖ）を取り扱う制御回路ＣＣを有するとともに、高電位（数百Ｖ）を取り扱う駆動回路ＤＲを有している。このことから、制御回路ＣＣと駆動回路ＤＲとの間において、異電位回路間での信号の伝達を行なうことが必要とされる。この点に関し、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、トランスフォーマＴＲ１とトランスフォーマＴＲ２を介在して行なわれるため、異電位回路間での信号の伝達が可能である。
【0040】
上述したように、トランスフォーマＴＲ１とトランスフォーマＴＲ２とにおいては、一次コイルと二次コイルとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、互いを導体で繋がずに磁気結合させた一次コイルと二次コイルを信号の伝達に用いている。したがって、半導体装置の動作信頼性を向上する観点から、トランスフォーマＴＲ１においてコイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧をできるだけ高くすることが重要である。同様に、半導体装置の動作信頼性を向上する観点から、トランスフォーマＴＲ２においてコイルＣＬ２ｂとコイルＣＬ２ａとの間の絶縁耐圧をできるだけ高くすることが重要である。
【0041】
＜信号の伝送例＞
図２は、信号の伝送例を示す説明図である。
図２は、信号の伝送例を示す説明図である。
【0042】
図２において、送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１のエッジ部分を取り出して一定パルス幅の信号ＳＧ２を生成し、トランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に信号ＳＧ２を送る。この信号ＳＧ２による電流がコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスフォーマＴＲ１のコイルＣＬ１ｂ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に対応した信号ＳＧ４を受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から受信回路ＲＸ１に信号を伝達することができる。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も同様に行なうことができる。
【0043】
＜３チップ構成＞
例えば、トランスフォーマを実現する半導体装置では、トランスフォーマが形成された半導体チップの汎用性を高める観点および製造コストの低減を図る観点から、一対のインダクタを形成する半導体チップと、集積回路を構成するトランジスタを形成する半導体チップとを別々に形成することが検討されている。具体的には、上述した半導体装置を３チップ構成で実現することが検討されている。
例えば、トランスフォーマを実現する半導体装置では、トランスフォーマが形成された半導体チップの汎用性を高める観点および製造コストの低減を図る観点から、一対のインダクタを形成する半導体チップと、集積回路を構成するトランジスタを形成する半導体チップとを別々に形成することが検討されている。具体的には、上述した半導体装置を３チップ構成で実現することが検討されている。
【0044】
以下では、新規な３チップ構成について説明する。
【0045】
図３は、３チップ構成を示す図である。
【0046】
図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１と受信回路ＲＸ２とが形成されている。また、半導体チップＣＨＰ２には、駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とが形成されている。一方、半導体チップＣＨＰ３には、トランスフォーマＴＲ１とトランスフォーマＴＲ２とが形成されている。
【0047】
これにより、３チップ構成では、半導体チップＣＨＰ３はトランスフォーマＴＲ１とトランスフォーマＴＲ２だけを有している。すなわち、３チップ構成では、半導体チップＣＨＰ１および半導体チップＣＨＰ２の構成に関わらず、半導体チップＣＨＰ３を使用することができる。このことから、３チップ構成によれば、使用可能な半導体チップＣＨＰ１および半導体チップＣＨＰ２のバリエーションを増加させることができる。言い換えれば、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３の汎用性を高めることができる。
【0048】
さらに、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３は、トランジスタを含んでいないため、トランジスタを形成するための製造工程を行う必要がなく、製造プロセスの簡素化を図ることができる。したがって、３チップ構成によれば、半導体装置の製造コストを削減することができる。
【0049】
＜実施の形態における基本思想＞
次に、本実施の形態における基本思想について説明する。
次に、本実施の形態における基本思想について説明する。
【0050】
本実施の形態における基本思想では、「トランスチップ」のパターン占有率を向上するため、多層配線層の少なくとも１層に導体パターンを設けている。これにより、基本思想によれば、導体パターンによってパターン占有率を向上できるため、半導体ウェハの反りを抑制することができる。この結果、半導体ウェハのハンドリングを容易にすることができる。
【0051】
また、基本思想によれば、パターンを形成するエッチングにおいて、エッチング面積が少なくなるため、エッチング残渣の発生を低減することができる。これにより、基本思想によれば、残渣に起因する異物の発生を抑制でき、半導体装置の製造歩留まりを向上することができる。
【0052】
さらに基本思想では、多層配線層の少なくとも１層に導体パターンを設けることを前提として、平面視において下層インダクタおよび上層インダクタを連続的に囲むように導体パターンを形成している。この結果、基本思想によれば、この導体パターンが多層配線層からなる構造を補強する「梁」として機能する。
【0053】
つまり、基本思想は、多層配線層の少なくとも１層に導体パターンを設けることにより、パターン占有率を向上させるという技術的意義を有しているだけでなく、導体パターンを多層配線層からなる構造を補強するための「梁」として機能させるという技術的意義を有している。すなわち、基本思想は、例えば、パターン占有率を大きくすることにより半導体ウェハの反りを抑制するという技術的意義を有しているだけでなく、たとえ、半導体ウェハに反りが発生したとしても、多層配線層からなる構造を壊れにくくするという技術的意義も有している。これにより、基本思想によれば、半導体装置に含まれる「トランスチップ」の信頼性を向上することができる。
【0054】
ここで、多層配線層は、配線層とプラグ層を有する。そして、配線層は、配線と層間絶縁膜を有する。一方、プラグ層は、プラグと層間絶縁膜を有する。
【0055】
なお、配線層とプラグ層は、別々に分割して形成されているだけでなく、一体的に形成されていてもよい。
【0056】
また、本明細書において「平面視において下層インダクタおよび上層インダクタを連続的に囲むように導体パターンを形成する」とは、下層インダクタと上層インダクタと導体パターンとが同じ１つの平面に存在することを前提とするものではない。
【0057】
すなわち、この文言は、例えば、下層インダクタが第１配線層に対応する第１平面に存在し、かつ、上層インダクタが第２配線層に対応する第２平面に存在する構成を前提として、導体パターンが第１平面あるいは第２平面のいずれかに存在する構成を意味するだけでなく、導体パターンが第１配線層および第２配線層とは異なる第３配線層に対応する第３平面に存在する構成も意味している。
【0058】
例えば、第３平面に着目した場合、「平面視において下層インダクタおよび上層インダクタを連続的に囲むように導体パターンを形成する」という文章は、「下層インダクタと上層インダクタとの間には、絶縁膜（層間絶縁膜）が設けられ、導体パターンは、絶縁膜のうち、平面視において、下層インダクタおよび上層インダクタと重なる部分を連続的に囲んでいる」という意味を含んでいる。
【0059】
以下では、上述した基本思想を具現化した具現化態様について説明する。
【0060】
【0061】
【0062】
半導体チップＣＨＰ１は、例えば、ダイパッドＤＰ１Ａ上に導電性接着材ＰＳＴ１Ａを介して搭載されている。一方、半導体チップＣＨＰ２は、例えば、ダイパッドＤＰ２Ａ上に導電性接着材ＰＳＴ２Ａを介して搭載されている。また、半導体チップＣＨＰ３は、例えば、ダイパッドＤＰ３Ａ上に導電性接着材ＰＳＴ３Ａを介して搭載されている。
【0063】
ここで、ダイパッドＤＰ１Ａ、ダイパッドＤＰ２ＡおよびダイパッドＤＰ３Ａは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１Ａ、導電性接着材ＰＳＴ２Ａおよび導電性接着材ＰＳＴ３Ａは、例えば、銀ペーストや半田から構成されている。
【0064】
半導体チップＣＨＰ１には、図３に示す送信回路ＴＸ１や受信回路ＲＸ２が形成されている。この半導体チップＣＨＰ１は、図４に示すように、半導体基板ＳＵＢ１Ａと、半導体基板ＳＵＢ１Ａ上に形成された多層配線層ＭＷＬ１Ａを有している。
【0065】
半導体基板ＳＵＢ１Ａには、複数のトランジスタＱＡが形成されている。複数のトランジスタＱＡが形成された半導体基板ＳＵＢ１Ａの上方に多層配線層ＭＷＬ１Ａが形成されている。多層配線層ＭＷＬ１Ａは、複数の配線層と複数のプラグ層から構成されており、配線層と配線層との間には、プラグ層が介在している。そして、多層配線層ＭＷＬ１Ａのそれぞれの配線層には、配線が形成されている。この配線は、トランジスタＱＡと電気的に接続されている。互いに電気的に接続されたトランジスタＱＡと配線によって、送信回路ＴＸ１Ａや受信回路ＲＸ２Ａが構成されている。
【0066】
続いて、図４に示すように、半導体チップＣＨＰ１においては、多層配線層ＭＷＬ１Ａの最上層内に配線および絶縁膜ＩＦ１Ａが形成されている。多層配線層ＭＷＬ１Ａの最上層内に形成された配線は、パッドを含んでいる。そして、多層配線層ＭＷＬ１Ａの最上層内に形成されている配線上および絶縁膜ＩＦ１Ａ上には、無機絶縁膜４０ａが形成されている。この無機絶縁膜４０ａ上に有機絶縁膜５０ａが形成されている。ここで、無機絶縁膜４０ａは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ａは、ポリイミド樹脂膜から構成されている。
【0067】
次に、半導体チップＣＨＰ２には、図３に示す送信回路ＴＸ２と受信回路ＲＸ１と駆動回路ＤＲが形成されている。
【0068】
この半導体チップＣＨＰ２は、図４に示すように、半導体基板ＳＵＢ２Ａと、半導体基板ＳＵＢ２Ａ上に形成された多層配線層ＭＷＬ２Ａを有している。
【0069】
半導体基板ＳＵＢ２Ａには、複数のトランジスタＱＢが形成されている。複数のトランジスタＱＢが形成された半導体基板ＳＵＢ２Ａの上方に多層配線層ＭＷＬ２Ａが形成されている。多層配線層ＭＷＬ２Ａは、複数の配線層と複数のプラグ層から構成されており、配線層と配線層との間には、プラグ層が介在している。そして、多層配線層ＭＷＬ２Ａのそれぞれの配線層には、配線が形成されている。この配線は、トランジスタＱＢと電気的に接続されている。互いに電気的に接続されたトランジスタＱＢと配線によって、送信回路ＴＸ２Ａと受信回路ＲＸ１Ａと駆動回路ＤＲが構成されている。
【0070】
続いて、図４に示すように、半導体チップＣＨＰ２においては、多層配線層ＭＷＬ２Ａの最上層内に配線および絶縁膜ＩＦ２Ａが形成されている。多層配線層ＭＷＬ２Ａの最上層内に形成された配線は、パッドを含んでいる。そして、多層配線層ＭＷＬ２Ａの最上層内に形成されている配線上および絶縁膜ＩＦ２Ａ上には、無機絶縁膜４０ｂが形成されている。この無機絶縁膜４０ｂ上に有機絶縁膜５０ｂが形成されている。ここで、無機絶縁膜４０ｂは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ｂは、ポリイミド樹脂膜から構成されている。
【0071】
次に、半導体チップＣＨＰ３（「トランスチップ」）には、図３に示すトランスフォーマＴＲ１やトランスフォーマＴＲ２が形成されている。この半導体チップＣＨＰ３は、図４に示すように、半導体基板ＳＵＢ３Ａと、半導体基板ＳＵＢ３Ａ上に形成された多層配線層ＭＷＬ３Ａを有している。多層配線層ＭＷＬ３Ａの最下層は、半導体基板ＳＵＢ３Ａと接している。多層配線層ＭＷＬ３Ａには、配線だけでなく、トランスフォーマＴＲ１の構成要素である下層インダクタＢＬ１Ａが形成されている。下層インダクタＢＬ１Ａは、例えば、渦巻き状の配線からなる。
【0072】
そして、図４に示すように、半導体チップＣＨＰ３においては、多層配線層ＭＷＬ３Ａの最上層内に配線および絶縁膜ＩＦ３Ａが形成されている。さらに、多層配線層ＭＷＬ３Ａの最上層内にトランスフォーマＴＲ１の構成要素である上層インダクタＴＬ１Ａが設けられている。
【0073】
さらに、多層配線層ＭＷＬ３Ａの最上層内に形成された配線は、パッドを含んでいる。多層配線層ＭＷＬ３Ａの最上層内に形成されている配線上、上層インダクタＴＬ１Ａ上および絶縁膜ＩＦ３Ａ上には、無機絶縁膜４０ｅが形成されている。この無機絶縁膜４０ｅ上に有機絶縁膜５０ｅが形成されている。ここで、無機絶縁膜４０ｅは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ｅは、ポリイミド樹脂膜から構成されている。
【0074】
図４に示すように、半導体チップＣＨＰ３には、異電位間の非接触通信を行うためのトランスフォーマの構成要素である上層インダクタＴＬ１Ａと下層インダクタＢＬ１Ａとが設けられている。このとき、上層インダクタＴＬ１Ａは、半導体チップＣＨＰ２に設けられている多層配線層ＭＷＬ２Ａ内の配線と電気的に接続されている。上層インダクタＴＬ１Ａには、約８００Ｖ程度の基準電位である第２電位が印加される。具体的に、具現化態様における半導体装置ＳＡ１は、上層インダクタＴＬ１Ａに第２電位を印加する回路（第２回路部）を有する半導体チップＣＨＰ２を含んでいる。半導体チップＣＨＰ３に設けられた上層インダクタＴＬ１Ａは、導電性部材の一例であるボンディングワイヤＷ２Ａを介して、半導体チップＣＨＰ２に設けられた回路と電気的に接続されている。これにより、上層インダクタＴＬ１Ａには、半導体チップＣＨＰ２に設けられた回路から出力された第２電位が印加される。
【0075】
下層インダクタＢＬ１Ａは、半導体チップＣＨＰ１に設けられている多層配線層ＭＷＬ１Ａ内の配線と電気的に接続されている。下層インダクタＢＬ１Ａには、約０Ｖ程度の基準電位である第１電位が印加される。具体的に、具現化態様における半導体装置ＳＡ１は、下層インダクタＢＬ１Ａに第１電位を印加する回路（第１回路部）を有する半導体チップＣＨＰ１を含んでいる。半導体チップＣＨＰ３に設けられた下層インダクタＢＬ１Ａは、導電性部材の一例であるボンディングワイヤＷ１Ａを介して、半導体チップＣＨＰ１に設けられた回路と電気的に接続されている。これにより、下層インダクタＢＬ１Ａには、半導体チップＣＨＰ１に設けられた回路から出力された第１電位が印加される。
【0076】
このように、半導体装置ＳＡ１は、半導体チップＣＨＰ１と、半導体チップＣＨＰ２と、半導体チップＣＨＰ３を有する。このとき、第１回路部は、半導体チップＣＨＰ１に形成されている。第２回路部は、半導体チップＣＨＰ２に形成されている。トランスフォーマＴＲ１は、半導体チップＣＨＰ３に形成されている。
【0077】
上層インダクタＴＬ１Ａは、半導体基板ＳＵＢ３Ａから有機絶縁膜５０ｅに向かう方向において、第２電位とは異なる第１電位が印加される下層インダクタＢＬ１Ａと磁気結合可能に設けられている。具体的に、上層インダクタＴＬ１Ａが多層配線層ＭＷＬ３Ａの最上層内に設けられている一方、下層インダクタＢＬ１Ａが多層配線層ＭＷＬ３Ａ内に設けられている。これにより、上層インダクタＴＬ１Ａと下層インダクタＢＬ１Ａは、磁気結合可能に構成される。
【0078】
以上のように構成されている半導体チップＣＨＰ１、半導体チップＣＨＰ２および半導体チップＣＨＰ３は、図４に示すように、例えば、エポキシ樹脂から構成されるモールド樹脂ＭＲ１で封止される。言い換えれば、半導体チップＣＨＰ１、半導体チップＣＨＰ２および半導体チップＣＨＰ３は、モールド樹脂ＭＲ１で覆われる。このようにして、３チップ構成の半導体装置ＳＡ１が構成されている。
【0079】
＜＜半導体チップＣＨＰ３の平面構成＞＞
次に、「トランスチップ」である半導体チップＣＨＰ３の平面構成を説明する。
次に、「トランスチップ」である半導体チップＣＨＰ３の平面構成を説明する。
【0080】
図５は、「トランスチップ」に形成されている多層配線層の各層を示す平面図である。特に、図５（ａ）は、第１配線層を示す平面図であり、図５（ｂ）は、第１配線層の上方に配置された第２配線層を示す平面図である。
【0081】
また、図５（ｃ）は、第２配線層の上方に配置された第３配線層および第３配線層の上方に配置された第４配線層の各層を示す平面図であり、図５（ｄ）は、第４配線層の上方に配置された第５配線層を示す平面図である。
【0082】
１．第１配線層ＷＬ１の平面レイアウト
まず、多層配線層の第１配線層ＷＬ１の平面レイアウトを説明する。
まず、多層配線層の第１配線層ＷＬ１の平面レイアウトを説明する。
【0083】
図５（ａ）において、第１配線層ＷＬ１には、下層インダクタＢＬ１Ａが設けられている。この下層インダクタＢＬ１Ａは、引出配線２０と電気的に接続されている。そして、図５（ａ）において、下層インダクタＢＬ１Ａを連続して囲むようにシールリングＳＲが設けられている。このとき、具現化態様では、シールリングＳＲと下層インダクタＢＬ１Ａの間に導体パターンＣＰ１が設けられている。導体パターンＣＰ１は、シールリングＳＲと接続されておらず、シールリングＳＲと離間して設けられている。
【0084】
２．第２配線層ＷＬ２の平面レイアウト
次に、多層配線層の第２配線層ＷＬ２の平面レイアウトを説明する。
次に、多層配線層の第２配線層ＷＬ２の平面レイアウトを説明する。
【0085】
図５（ｂ）において、第２配線層ＷＬ２には、下層インダクタＢＬ１Ａが設けられている。この下層インダクタＢＬ１Ａは、引出配線２０と電気的に接続されている。そして、図５（ｂ）において、下層インダクタＢＬ１Ａを連続して囲むようにシールリングＳＲが設けられている。このとき、具現化態様では、シールリングＳＲと下層インダクタＢＬ１Ａの間に導体パターンＣＰ２が設けられている。導体パターンＣＰ２は、シールリングＳＲと接続されておらず、シールリングＳＲと離間して設けられている。
【0086】
以上のことから、下層インダクタＢＬ１Ａは、第１配線層ＷＬ１と第２配線層ＷＬ２に形成されている。そして、第１配線層ＷＬ１に形成されている下層インダクタＢＬ１Ａと第２配線層ＷＬ２に形成されている下層インダクタＢＬ１Ａは、互いに接続されている。
【0087】
３．第３配線層ＷＬ３および第４配線層ＷＬ４の平面レイアウト
続いて、多層配線層の第３配線層ＷＬ３および第４配線層ＷＬ４の平面レイアウトを説明する。以下では、第３配線層ＷＬ３の平面レイアウトを説明する。ここで、第３配線層ＷＬ３の平面レイアウトと、第４配線層ＷＬ４の平面レイアウトとは同様であるため、第４配線層ＷＬ４の平面レイアウトの説明を省略する。
続いて、多層配線層の第３配線層ＷＬ３および第４配線層ＷＬ４の平面レイアウトを説明する。以下では、第３配線層ＷＬ３の平面レイアウトを説明する。ここで、第３配線層ＷＬ３の平面レイアウトと、第４配線層ＷＬ４の平面レイアウトとは同様であるため、第４配線層ＷＬ４の平面レイアウトの説明を省略する。
【0088】
図５（ｃ）において、第３配線層ＷＬ３には、導体パターンＣＰ３とシールリングＳＲとが設けられている。このとき、導体パターンＣＰ３は、第１境界線１０Ａと第２境界線１０Ｂを有している。第２境界線１０Ｂは、第１境界線１０Ａを連続して囲んでいる。そして、導体パターンＣＰ３は、第１境界線１０Ａと第２境界線１０Ｂで囲まれた導体膜から構成されている。このとき、少なくとも、第１境界線１０Ａは、曲線を含む。
【0089】
さらに、第３配線層ＷＬ３において、第２境界線１０Ｂを連続して囲むようにシールリングＳＲが設けられている。導体パターンＣＰ３は、シールリングＳＲと接続されておらず、シールリングＳＲと離間して設けられている。また、第２境界線１０ＢとシールリングＳＲとの間には、引出配線２０が設けられている。
【0090】
４．第５配線層ＷＬ５の平面レイアウト
次に、多層配線層の第５配線層ＷＬ５の平面レイアウトを説明する。
次に、多層配線層の第５配線層ＷＬ５の平面レイアウトを説明する。
【0091】
図５（ｄ）において、第５配線層ＷＬ５には、上層インダクタＴＬ１Ａが設けられている。そして、図５（ｄ）において、上層インダクタＴＬ１Ａを連続して囲むように導体パターンＣＰ５が設けられている。さらに、導体パターンＣＰ５を連続して囲むようにシールリングＳＲが設けられている。導体パターンＣＰ５は、シールリングＳＲと接続されておらず、シールリングＳＲと離間して設けられている。
【0092】
導体パターンＣＰ５とシールリングＳＲとの間には、引出配線２０と電気的に接続された引出パッド２０Ａも設けられている。
【0093】
半導体装置は、トランジスタが形成されていない「トランスチップ」を含む。ここで、「トランスチップ」は、半導体基板と、半導体基板上に設けられた、少なくとも第１層および第１層の上方に配置された第２層を有する多層配線層と、を有する。また、「トランスチップ」は、多層配線層の第１層に設けられた下層インダクタと、多層配線層の第２層に設けられた、平面視において下層インダクタと重なる上層インダクタと、多層配線層の少なくとも１層に設けられた導体パターンと、を有する。なお、この多層配線層の少なくとも１層は、第１層、第２層および第１層と第２層の間に設けられた層を含む。このとき、導体パターンは、平面視において下層インダクタおよび上層インダクタを連続的に囲んでいる。
【0094】
ここで、例えば、図５（ｃ）に示す第３配線層ＷＬ３に着目した場合、「平面視において下層インダクタＢＬ１Ａおよび上層インダクタＴＬ１Ａを連続的に囲むように導体パターンを形成する」という文章は、「下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間には、絶縁膜（層間絶縁膜）が設けられ、導体パターンＣＰ３は、絶縁膜のうち、平面視において、下層インダクタＢＬ１Ａおよび上層インダクタＴＬ１Ａと重なる部分を連続的に囲んでいる」という意味も含んでいる。
【0095】
このようにして、半導体チップＣＨＰ３が構成されている。
【0096】
＜＜半導体チップＣＨＰ３の断面構成＞＞
続いて、「トランスチップ」である半導体チップＣＨＰ３の断面構成について説明する。
続いて、「トランスチップ」である半導体チップＣＨＰ３の断面構成について説明する。
【0097】
【0098】
図６において、半導体基板ＳＵＢ３Ａ上には、多層配線層が形成されている。具体的に、半導体基板ＳＵＢ３Ａ上にプラグ層を構成する層間絶縁膜ＩＬ１を介して第１配線層ＷＬ１が設けられている。この第１配線層ＷＬ１上にプラグ層を構成する層間絶縁膜ＩＬ２を介して第２配線層ＷＬ２が設けられている。そして、第２配線層ＷＬ２上には、プラグ層を構成する層間絶縁膜ＩＬ３を介して第３配線層ＷＬ３が設けられている。この第３配線層ＷＬ３上にプラグ層を構成する層間絶縁膜ＩＬ４を介して第４配線層ＷＬ４が設けられている。さらに、第４配線層ＷＬ４上にプラグ層を構成する層間絶縁膜ＩＬ５を介して第５配線層ＷＬ５が設けられている。
【0099】
図６に示すように、多層配線層にシールリングＳＲが形成されている。一方、第１配線層ＷＬ１と第２配線層ＷＬ２にわたって下層インダクタＢＬ１Ａが形成されている。第１配線層ＷＬ１に形成されている下層インダクタと第２配線層ＷＬ２に形成されている下層インダクタは、層間絶縁膜ＩＬ２を貫通する複数のプラグで電気的に接続されている。これにより、第１配線層ＷＬ１と第２配線層ＷＬ２にわたって下層インダクタＢＬ１Ａが設けられている。そして、下層インダクタＢＬ１Ａの上方には、平面視において下層インダクタＢＬ１Ａと重なる上層インダクタＴＬ１Ａが設けられている。具体的に、上層インダクタＴＬ１Ａは、層間絶縁膜ＩＬ５上に設けられた第５配線層ＷＬ５に形成されている。
【0100】
次に、図６に示すように、上層インダクタＴＬ１Ａおよび下層インダクタＢＬ１ＡからなるトランスフォーマとシールリングＳＲとの間に導体パターンが設けられている。具体的に、導体パターンは、第１配線層ＷＬ１に設けられた導体パターンＣＰ１と、第２配線層ＷＬ２に設けられた導体パターンＣＰ２と、第３配線層ＷＬ３に設けられた導体パターンＣＰ３と、第４配線層ＷＬ４に設けられた導体パターンＣＰ４と、第５配線層ＷＬ５に設けられた導体パターンＣＰ５を含んでいる。
【0101】
ここで、導体パターンＣＰ１は、プラグ層を構成する複数のプラグＰＬＧ１を介して半導体基板ＳＵＢと電気的に接続されている。また、導体パターンＣＰ１と導体パターンＣＰ２とは、プラグ層を構成する複数のプラグＰＬＧ２を介して互いに電気的に接続されている。さらに、導体パターンＣＰ２と導体パターンＣＰ３とは、プラグ層を構成する複数のプラグＰＬＧ３を介して互いに電気的に接続されている。
【0102】
同様に、導体パターンＣＰ３と導体パターンＣＰ４とは、プラグ層を構成する複数のプラグＰＬＧ４を介して互いに電気的に接続されている。また、導体パターンＣＰ４と導体パターンＣＰ５とは、プラグ層を構成する複数のプラグＰＬＧ５を介して互いに電気的に接続されている。
【0103】
例えば、上下の導体パターンを電気的に接続するプラグは、ビアホールにタングステン膜を埋め込むことにより形成することができる。図７に示すように、導体パターンＣＰ４は、導体パターンＣＰ３の上方に設けられ、導体パターンＣＰ４と複数のプラグＰＬＧ４は、同一の膜から構成されてもよい。すなわち、図７に示すように、導体パターンＣＰ４は、プラグＰＬＧ４が形成されるビアホールの幅を大きくして、導体パターンＣＰ４を構成するアルミニウム膜をビアホール内に埋め込んで形成してもよい。
【0104】
続いて、図６において、導体パターンと上層インダクタＴＬ１Ａとの最短距離Ａは、下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の距離Ｂ以上である。また、図６に示すように、導体パターンの上方または下方には、導体パターンと接する層間絶縁膜が設けられ、導体パターンの厚さは、層間絶縁膜の厚さ以上である。例えば、図６において、導体パターンＣＰ３の上方には、導体パターンＣＰ３と接する層間絶縁膜ＩＬ４が設けられ、導体パターンＣＰ３の厚さは、層間絶縁膜ＩＬ４の厚さ以上である。同様に、導体パターンＣＰ３の下方には、導体パターンＣＰ３と接する層間絶縁膜ＩＬ３が設けられ、導体パターンＣＰ３の厚さは、層間絶縁膜ＩＬ３の厚さ以上である。
【0105】
以上のようにして、半導体チップＣＨＰ３が構成されている。
【0106】
＜＜具現化態様における特徴＞＞
次に、具現化態様における特徴について説明する。
次に、具現化態様における特徴について説明する。
【0107】
具現化態様における第１特徴は、「トランスチップ」に形成されている多層配線層の少なくとも１層にシールリングで囲まれる導体パターンを設けることである。これにより、第１特徴によれば、導体パターンによって、「トランスチップ」におけるパターン占有率を向上できるため、半導体ウェハの反りを抑制することができる。この結果、第１特徴によれば、半導体ウェハのハンドリングを容易にすることができる。また、第１特徴によれば、パターンを形成するエッチングにおいて、エッチング面積を少なくできることから、エッチング残渣の発生を低減できる。これにより、第１特徴によれば、残渣に起因する異物の発生を抑制でき、半導体装置の製造歩留まりを向上することができる。
【0108】
さらに、第１特徴では、多層配線層の少なくとも１層に導体パターンを設けることを前提として、平面視において下層インダクタおよび上層インダクタを連続的に囲むように導体パターンを形成している。これにより、第１特徴によれば、平面視において導体パターンが下層インダクタおよび上層インダクタを連続的に囲むように形成されており、この導体パターンが多層配線層からなる構造を補強する「梁」として機能する。
【0109】
つまり、第１特徴は、多層配線層の少なくとも１層に導体パターンを設けることにより、パターン占有率を向上させるという技術的意義を有しているだけでなく、導体パターンを多層配線層からなる構造を補強するための「梁」として機能させるという技術的意義を有している。言い換えれば、第１特徴は、パターン占有率を大きくすることによって半導体ウェハの反りを抑制するという技術的意義を有しているだけでなく、たとえ、半導体ウェハに反りが発生したとしても、多層配線層からなる構造を壊れにくくするという技術的意義も有している。この結果、第１特徴によれば、半導体装置に含まれる「トランスチップ」の信頼性を向上することができる。
【0110】
特に、第１特徴において、多層配線層からなる構造を補強する「梁」として導体パターンを機能させるためには、平面視において下層インダクタおよび上層インダクタを連続的に囲むように導体パターンを形成することが重要である。すなわち、「閉パターン」から導体パターンを構成することが、導体パターンを「梁」として機能させるために重要である。なぜなら、導体パターンに応力が加わった場合、「閉パターン」の方が「開パターン」よりも変形しにくいからである。つまり、「閉パターン」から導体パターンを構成することにより、導体パターンが応力によって変形しにくくすることができる。このことは、導体パターンを「閉パターン」から構成することにより、多層配線層からなる構造を補強するための「梁」として導体パターンを充分に機能させることができることを意味する。したがって、第１特徴は、パターン占有率を大きくすることによって反りの発生を抑制するという技術的意義だけでなく、たとえ、反りが発生したとしても、反りに起因する応力に耐え得る構造を提供するという技術的意義も有している。
【0111】
続いて、具現化態様における第２特徴は、多層配線層のうちの２以上の配線層のそれぞれに導体パターンが設けられていることを前提として、複数の導体パターンが複数のプラグで接続されていることである。例えば、第１配線層に第１導体パターンが設けられ、第１配線層の上方に配置された第２配線層に第２導体パターンが設けられている場合に、第１導体パターンと第２導体パターンとが、第１配線層と第２配線層の間に設けられている層間絶縁膜を貫通する複数のプラグで互いに接続されている。
【0112】
これにより、第２特徴によれば、複数の導体パターンが複数層に設けられていることから、「トランスチップ」におけるパターン占有率をさらに大きくすることができる。また、複数の導体パターンが存在することによって、多層配線層からなる構造を補強する「梁」として機能する導体パターンの数を増加させることができる。このことから、反りによって、多層配線層からなる構造がさらに壊れにくくなる。さらには、第２特徴によれば、異なる層に設けられた導体パターンを複数のプラグで互いに接続しているため、これらの複数のプラグが多層配線層からなる構造を補強する「柱」として機能する。この結果、第２特徴によれば、多層配線層からなる構造を補強する「梁」と「柱」が設けられるため、反りが発生したとしても、反りに起因する応力に耐え得る構造を提供できる。
【0113】
また、第２特徴によれば、複数のプラグを層間絶縁膜に形成することから、層間絶縁膜の体積が減少する結果、層間絶縁膜に起因する半導体ウェハの反りを抑制できる。特に、層間絶縁膜の体積を減少させて層間絶縁膜に起因する半導体ウェハの反りを抑制するために、複数のプラグの個数を増加させるとともに、複数のプラグのそれそれの幅を大きくする（図７参照）ことが望ましい。
【0114】
以上のことから、第２特徴は、パターン占有率を向上させるという技術的意義を有しているだけでなく、複数のプラグのそれぞれを多層配線層からなる構造を補強するための「柱」として機能させるという技術的意義も有している。
【0115】
次に、具現化態様における第３特徴は、例えば、図６に示すように、導体パターンの厚さを層間絶縁膜の厚さ以上とすることである。つまり、導体パターンの上方または下方に導体パターンと接する層間絶縁膜が設けられていることを前提として、導体パターンの厚さが層間絶縁膜の厚さ以上である。
【0116】
これにより、層間絶縁膜の応力とは逆の応力を発生させる導体パターンの体積が大きくなるため、層間絶縁膜に起因する応力が逆の応力によって減じられる。この結果、層間絶縁膜に基づいて発生する応力に起因する半導体ウェハの反りを抑制できる。
【0117】
続いて、具現化態様における第４特徴は、平面視において内周境界線と外周境界線とで囲まれた導体膜から構成される導体パターンの内周境界線が曲線を含む点である。具体的には、例えば、図５（ｃ）において、導体パターンＣＰ３が、第１境界線１０Ａと、平面視において第１境界線１０Ａを連続的に囲む第２境界線１０Ｂとで囲まれた導体膜から構成されていることを前提として、第１境界線１０Ａが曲線を含むように構成される。
【0118】
これにより、平面視において上層インダクタＴＬ１Ａおよび下層インダクタＢＬ１Ａを連続的に囲む第１境界線１０Ａに、絶縁耐圧を低下させる要因となる角部を形成しないようにすることができる。この結果、第４特徴によれば、「トランスチップ」の絶縁耐圧を向上することができる。一方、外周境界線である第２境界線１０Ｂについては、第１境界線１０Ａのような制約はなく、第２境界線１０Ｂの設計自由度は高い。このことから、例えば、図５（ｃ）に示すように、第２境界線１０Ｂに切り欠き部を設けて、引出配線２０を配置する領域を確保することができる。
【0119】
次に、具現化態様における第５特徴は、例えば、図６に示すように、導体パターンと上層インダクタとの最短距離（図６では、導体パターンＣＰ４と上層インダクタＴＬ１Ａとの距離）を、下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の距離以上とすることである。これにより、「トランスチップ」の絶縁耐圧を確保することができる。
【0120】
例えば、「トランスチップ」に形成されているトランスフォーマの絶縁耐圧は、下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の距離Ｂを適切に設計することにより決定される。したがって、導体パターンと上層インダクタＴＬ１Ａとの最短距離Ａが上述した距離Ｂよりも小さいと、トランスフォーマの絶縁耐圧を確保するように距離Ｂを設計したとしても、距離Ｂよりも小さな最短距離Ａの存在によって、トランスフォーマの設計値通りの絶縁耐圧を確保することが困難となる。
【0121】
この点に関し、第５特徴によれば、最短距離Ａは、距離Ｂ以上とすることができる。この場合、最短距離Ａは、距離Ｂ以上であることから、形成されたトランスフォーマの絶縁耐圧が、距離Ｂに基づいて設計された絶縁耐圧よりも低くなることを回避できる。このように、第５特徴によれば、「トランスチップ」に新たな導体パターンを追加したとしても、下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の距離Ｂを適切に設計することにより決定された絶縁耐圧を確保することができる。
【0122】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0123】
１０Ａ 第１境界線
１０Ｂ 第２境界線
２０ 引出配線
２０Ａ 引出パッド
４０ａ 無機絶縁膜
４０ｂ 無機絶縁膜
４０ｅ 無機絶縁膜
５０ａ 有機絶縁膜
５０ｂ 有機絶縁膜
５０ｅ 有機絶縁膜
Ａ 最短距離
Ｂ 距離
ＢＬ１Ａ 下層インダクタ
ＣＣ 制御回路
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＣＰ１ 導体パターン
ＣＰ２ 導体パターン
ＣＰ３ 導体パターン
ＣＰ４ 導体パターン
ＣＰ５ 導体パターン
ＤＰ１Ａ ダイパッド
ＤＰ２Ａ ダイパッド
ＤＰ３Ａ ダイパッド
ＤＲ 駆動回路
ＧＮＤ１ 接地電位
ＧＮＤ２ 接地電位
ＩＦ１Ａ 絶縁膜
ＩＦ２Ａ 絶縁膜
ＩＦ３Ａ 絶縁膜
ＩＮＶ インバータ
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＬ５ 層間絶縁膜
ＬＯＤ 負荷回路
ＭＲ１ モールド樹脂
ＭＷＬ１Ａ 多層配線層
ＭＷＬ２Ａ 多層配線層
ＭＷＬ３Ａ 多層配線層
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＬＧ５ プラグ
ＰＳＴ１Ａ 導電性接着材
ＰＳＴ２Ａ 導電性接着材
ＰＳＴ３Ａ 導電性接着材
ＱＡ トランジスタ
ＱＢ トランジスタ
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＡ１ 半導体装置
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
ＳＲ シールリング
ＳＵＢ１Ａ 半導体基板
ＳＵＢ２Ａ 半導体基板
ＳＵＢ３Ａ 半導体基板
ＴＬ１Ａ 上層インダクタ
ＴＲ１ トランスフォーマ
ＴＲ２ トランスフォーマ
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
ＷＬ１ 第１配線層
ＷＬ２ 第２配線層
ＷＬ３ 第３配線層
ＷＬ４ 第４配線層
ＷＬ５ 第５配線層
Ｗ１Ａ ボンディングワイヤ
Ｗ２Ａ ボンディングワイヤ
１０Ｂ 第２境界線
２０ 引出配線
２０Ａ 引出パッド
４０ａ 無機絶縁膜
４０ｂ 無機絶縁膜
４０ｅ 無機絶縁膜
５０ａ 有機絶縁膜
５０ｂ 有機絶縁膜
５０ｅ 有機絶縁膜
Ａ 最短距離
Ｂ 距離
ＢＬ１Ａ 下層インダクタ
ＣＣ 制御回路
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＣＰ１ 導体パターン
ＣＰ２ 導体パターン
ＣＰ３ 導体パターン
ＣＰ４ 導体パターン
ＣＰ５ 導体パターン
ＤＰ１Ａ ダイパッド
ＤＰ２Ａ ダイパッド
ＤＰ３Ａ ダイパッド
ＤＲ 駆動回路
ＧＮＤ１ 接地電位
ＧＮＤ２ 接地電位
ＩＦ１Ａ 絶縁膜
ＩＦ２Ａ 絶縁膜
ＩＦ３Ａ 絶縁膜
ＩＮＶ インバータ
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＬ５ 層間絶縁膜
ＬＯＤ 負荷回路
ＭＲ１ モールド樹脂
ＭＷＬ１Ａ 多層配線層
ＭＷＬ２Ａ 多層配線層
ＭＷＬ３Ａ 多層配線層
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＬＧ５ プラグ
ＰＳＴ１Ａ 導電性接着材
ＰＳＴ２Ａ 導電性接着材
ＰＳＴ３Ａ 導電性接着材
ＱＡ トランジスタ
ＱＢ トランジスタ
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＡ１ 半導体装置
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
ＳＲ シールリング
ＳＵＢ１Ａ 半導体基板
ＳＵＢ２Ａ 半導体基板
ＳＵＢ３Ａ 半導体基板
ＴＬ１Ａ 上層インダクタ
ＴＲ１ トランスフォーマ
ＴＲ２ トランスフォーマ
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
ＷＬ１ 第１配線層
ＷＬ２ 第２配線層
ＷＬ３ 第３配線層
ＷＬ４ 第４配線層
ＷＬ５ 第５配線層
Ｗ１Ａ ボンディングワイヤ
Ｗ２Ａ ボンディングワイヤ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】