特開 2024-131303 半導体記憶装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024131303

(43)【公開日】2024-09-30

(54)【発明の名称】半導体記憶装置及びその製造方法

(51)【国際特許分類】

   H10B 43/20 20230101AFI20240920BHJP

   H10B 43/27 20230101ALI20240920BHJP

   H01L 21/336 20060101ALI20240920BHJP

   H01L 21/316 20060101ALI20240920BHJP

【ＦＩ】

H10B43/20

H10B43/27

H01L29/78 371

H01L21/316 S

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2023041497

(22)【出願日】2023-03-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】石松 慎

(72)【発明者】

【氏名】磯貝 達典

(72)【発明者】

【氏名】野口 将希

(72)【発明者】

【氏名】山下 博幸

(72)【発明者】

【氏名】松浦 航

(72)【発明者】

【氏名】西田 大介

(72)【発明者】

【氏名】金山 純一

(72)【発明者】

【氏名】竹本 智幸

【テーマコード（参考）】

5F058

5F083

5F101

【Ｆターム（参考）】

5F058BA01

5F058BA11

5F058BC02

5F058BF55

5F058BF58

5F058BF63

5F058BJ00

5F083EP17

5F083EP18

5F083EP33

5F083EP34

5F083EP42

5F083EP44

5F083EP52

5F083EP76

5F083GA29

5F083JA05

5F083JA12

5F083JA39

5F083JA56

5F083JA60

5F083PR21

5F083PR33

5F101BA42

5F101BA46

5F101BC02

5F101BC12

5F101BD16

5F101BD30

5F101BD34

5F101BH02

(57)【要約】

【課題】高信頼性を有する半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、膜密度が２．３ｇ／ｃｍ^３以上である複数の酸化シリコン層と、複数の導電層と、が第１方向に交互に一層ずつ積層された積層膜と、積層膜を第１方向に貫通し、複数のメモリセルが設けられるメモリピラーと、を備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

膜密度が２．３ｇ／ｃｍ^３以上である複数の酸化シリコン層と、複数の導電層と、が第１方向に交互に一層ずつ積層された積層膜と、
前記積層膜を前記第１方向に貫通し、複数のメモリセルが設けられるメモリピラーと、
を備える半導体記憶装置。

【請求項2】

前記第１方向における前記複数の酸化シリコン層の膜厚は、１０ｎｍ以上である、
請求項１記載の半導体記憶装置。

【請求項3】

前記複数の酸化シリコン層の水素濃度は、１×１０^２０ａｔｏｍｓ／ｃｍ^３以下である、
請求項１記載の半導体記憶装置。

【請求項4】

前記複数の導電層と前記メモリピラーの間にそれぞれ設けられ、シリコン酸窒化物を含む複数の第３層と、
をさらに備える請求項１記載の半導体記憶装置。

【請求項5】

シリコンを含む複数の第１層と、窒化シリコンを含む複数の第２層と、が第１方向に交互に一層ずつ積層された積層膜を形成し、
前記積層膜を貫通し前記第１方向に延びる開口部を形成し、
前記複数の第１層の酸化を行うことにより、前記複数の第２層の間のそれぞれに、複数の酸化シリコン層を形成する、
半導体記憶装置の製造方法。

【請求項6】

前記酸化は、ウェット酸化である、
請求項５記載の半導体記憶装置の製造方法。

【請求項7】

前記ウェット酸化は、水素ガスと酸素ガスにより行われる、
請求項６記載の半導体記憶装置の製造方法。

【請求項8】

前記ウェット酸化が行われる際の、前記半導体記憶装置が製造される反応室内の、水蒸気（Ｈ_２Ｏ）の分圧は、大気圧より大きく２５気圧以下である、
請求項６記載の半導体記憶装置の製造方法。

【請求項9】

前記ウェット酸化が行われる時間は、１０分以上１時間以下である、
請求項６記載の半導体記憶装置の製造方法。

【請求項10】

前記複数の酸化シリコン層の膜密度は、２．３ｇ／ｃｍ^３以上である、
請求項５記載の半導体記憶装置の製造方法。

【請求項11】

前記第１方向における前記複数の酸化シリコン層の膜厚は、１０ｎｍ以上である、
請求項５記載の半導体記憶装置の製造方法。

【請求項12】

前記複数の酸化シリコン層の水素濃度は、１×１０^２０ａｔｏｍｓ／ｃｍ^３以下である、
請求項５記載の半導体記憶装置の製造方法。

【請求項13】

前記複数の第１層の前記酸化を行うことにより、前記複数の第２層と前記開口部の間のそれぞれに、シリコン酸窒化物を含む複数の第３層を形成する、
請求項５記載の半導体記憶装置の製造方法。

【請求項14】

前記開口部を形成した後、前記複数の第１層の前記酸化を行う前に、
前記開口部に露出した、前記複数の第１層のそれぞれの一部を除去する、
請求項５記載の半導体記憶装置の製造方法。

【請求項15】

前記積層膜を貫通し前記第１方向に延びる前記複数の開口部を形成し、
前記複数の開口部に露出した、前記複数の第１層のそれぞれの一部を除去し、
前記第１方向に交差する面内における前記複数の開口部の間の前記第２層の長さは、前記面内における前記複数の開口部の間の前記第１層の長さの１．１５倍以上１．３５倍以下である、
請求項１４記載の半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。

【背景技術】

【0002】

大容量の不揮発性メモリが開発されている。この大容量の不揮発性メモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。

【0003】

大容量の不揮発性メモリが備えるメモリセルアレイには、ビット線及びワード線と呼ばれる金属配線が多数配列されている。セルに接続されたビット線とワード線に電圧を印加し、ビット線とワード線に対応した１つのメモリセルにデータが書き込まれる。かかるワード線となる導電層と絶縁層とを交互に積層した積層膜を備えた、メモリセルを３次元配列した半導体記憶装置が提案されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許出願公開第２０１０／０２７６７４３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

実施形態の目的は、高信頼性を有する半導体記憶装置を提供することである。

【課題を解決するための手段】

【0006】

実施形態の半導体記憶装置は、膜密度が２．３ｇ／ｃｍ^３以上である複数の酸化シリコン層と、複数の導電層と、が第１方向に交互に一層ずつ積層された積層膜と、積層膜を第１方向に貫通し、複数のメモリセルが設けられるメモリピラーと、を備える。

【図面の簡単な説明】

【0007】

【図1】第１実施形態の半導体記憶装置のブロック図である。

【図2】第１実施形態の半導体記憶装置の等価回路図である。

【図3】第１実施形態の半導体記憶装置の要部の模式断面図である。

【図4】第１実施形態の半導体記憶装置の製造方法を示す模式断面図である。

【図5】第１実施形態の半導体記憶装置の製造方法を示す模式断面図である。

【図6】第１実施形態の半導体記憶装置の製造方法を示す模式断面図である。

【図7】第１実施形態の半導体記憶装置の製造方法を示す模式断面図である。

【図8】第２実施形態の半導体記憶装置の要部の模式断面図である。

【図9】第２実施形態の半導体記憶装置の製造方法を示す模式断面図である。

【0008】

以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。

【0009】

本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。

【0010】

（第１実施形態）
本実施形態の半導体記憶装置は、膜密度が２．３ｇ／ｃｍ^３以上である複数の酸化シリコン層と、複数の導電層と、が第１方向に交互に一層ずつ積層された積層膜と、積層膜を第１方向に貫通し、複数のメモリセルが設けられるメモリピラーと、を備える。

【0011】

本実施形態の半導体記憶装置の製造方法は、シリコンを含む複数の第１層と、窒化シリコンを含む複数の第２層と、が第１方向に交互に一層ずつ積層された積層膜を形成し、積層膜を貫通し第１方向に延びる開口部を形成し、複数の第１層の酸化を行うことにより、複数の第２層の間のそれぞれに、複数の酸化シリコン層を形成する。

【0012】

半導体記憶装置１００の全体構成について説明する。本実施形態に係る半導体記憶装置１００は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。図１は、本実施形態に係る半導体記憶装置１００のブロック図である。

【0013】

半導体記憶装置１００は、メモリセルアレイ９０、ロウデコーダ９１、カラムデコーダ９８、センスアンプ９９、入出力回路９４、コマンドレジスタ９５、アドレスレジスタ９６、及びシーケンサ（制御回路）９７などを備える。

【0014】

メモリセルアレイ９０は、ｊ個のブロックＢＬＫ０～ＢＬＫ（ｊ－１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルを備える。メモリセルアレイ９０は、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などを備える。ブロックＢＬＫの具体的な構成については後述する。

【0015】

ロウデコーダ９１は、アドレスレジスタ９６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ９１は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ９１は、メモリセルアレイ９０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

【0016】

カラムデコーダ９８は、アドレスレジスタ９６からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ９８は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。

【0017】

センスアンプ９９は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ９９は、書き込み動作時には、書き込みデータをビット線に転送する。

【0018】

入出力回路９４は、複数の入出力線（ＤＱ線）を介して外部装置（ホスト装置）と接続される。入出力回路９４は、外部装置からコマンドＣＭＤ、及びアドレスＡＤＤを受信する。入出力回路９４によって受信されたコマンドＣＭＤは、コマンドレジスタ９５に送られる。入出力回路９４によって受信されたアドレスＡＤＤは、アドレスレジスタ９６に送られる。また、入出力回路９４は、外部装置との間で、データＤＡＴの送受信を行う。

【0019】

シーケンサ９７は、外部装置から制御信号ＣＮＴを受信する。制御信号ＣＮＴには、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、及び読み出しイネーブル信号ＲＥｎなどが含まれる。信号名に付記された“ｎ”は、アクティブ・ローを示す。シーケンサ９７は、コマンドレジスタ９５に保持されたコマンドＣＭＤ、及び制御信号ＣＮＴに基づいて、半導体記憶装置１００全体の動作を制御する。

【0020】

図２は、本実施形態の半導体記憶装置１００の等価回路図である。

【0021】

図２に示すように、半導体記憶装置１００は、複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。

【0022】

メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＴＳ、複数のメモリセルトランジスタＭＴ、及びドレイン選択トランジスタＳＴＤを有する。

【0023】

なお、ワード線ＷＬの数、ビット線ＢＬの数、メモリストリングＭＳの数、ドレイン選択ゲート線ＳＧＤの数は、図２のものに限定されない。

【0024】

図３は、本実施形態の半導体記憶装置の要部の模式断面図である。

【0025】

基板１１は、例えば、単結晶シリコンを含む半導体層である。基板１１には、例えば半導体ウェハや、ＳＯＩウェハを用いることができる。

【0026】

ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。基板１１は、ＸＹ面に平行に設けられている。また、Ｚ方向は、第１方向の一例である。

【0027】

基板１１の上に、複数の第１酸化シリコン層１４と、複数の導電層６ｂと、が、Ｚ方向に交互に一層ずつ積層されている。これにより、基板１１の上に、積層膜Ｓ２が設けられている。複数の第１酸化シリコン層１４は、酸化シリコン層の一例である。

【0028】

複数の第１酸化シリコン層１４の膜密度は、２．３ｇ／ｃｍ^３以上である。例えば、２．４ｇ／ｃｍ^３以上でもよい。

【0029】

複数の第１酸化シリコン層１４の膜密度は、例えば、Ｘ線反射率測定（Ｘ－Ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ：ＸＲＲ）を用いて評価することができる。

【0030】

Ｚ方向における複数の第１酸化シリコン層１４の膜厚は１０ｎｍ以上であることが好ましい。

【0031】

複数の第１酸化シリコン層１４の水素濃度は、１×１０^２０ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。

【0032】

メモリピラーＨ１は、積層膜Ｓ２をＺ方向に貫通している。メモリピラーＨ１内には、コア絶縁膜１、チャネル半導体層２、トンネル絶縁膜３、電荷蓄積膜４、及び絶縁膜５ａが設けられている。

【0033】

コア絶縁膜１は、メモリピラーＨ１内に設けられている。コア絶縁膜１は、例えば酸化シリコンを含む。

【0034】

チャネル半導体層２は、メモリピラーＨ１内のコア絶縁膜１の周囲に設けられている。チャネル半導体層２は、メモリピラーＨ１のチャネルとして機能する。チャネル半導体層２は、例えばポリシリコン等の半導体材料を含むピラーである。

【0035】

トンネル絶縁膜３は、チャネル半導体層２の周囲に設けられている。トンネル絶縁膜３は、絶縁性であるが、所定の電圧の印加により電流を流す絶縁膜である。トンネル絶縁膜３は、例えばシリコン酸窒化物を含む。

【0036】

電荷蓄積膜４（電荷蓄積部）は、トンネル絶縁膜３の周囲に設けられている。電荷蓄積膜４は、電荷を蓄積することが出来る材料を含む膜である。電荷蓄積膜４は、例えば、シリコン窒化物を含む。

【0037】

絶縁膜５ａは、電荷蓄積膜４の周囲に設けられている。絶縁膜５ａは、例えば、シリコン酸化物を含む。絶縁膜５ａの膜密度は、例えば２．３ｇ／ｃｍ^３未満である。すなわち、第１酸化シリコン層１４の膜密度は、絶縁膜５ａの膜密度よりも高い。

【0038】

絶縁膜５ｂ、バリアメタル層６ａ、及び導電層６ｂは、互いに隣接する第１酸化シリコン層１４の間に設けられている。

【0039】

絶縁膜５ｂは、上側に隣接する第１酸化シリコン層１４の下面と、下側に隣接する第１酸化シリコン層１４の上面と、絶縁膜５ａの側面と、に設けられている。絶縁膜５ｂは、例えば、酸化アルミニウム等の金属絶縁材料を含む。

【0040】

バリアメタル層６ａは、上側の絶縁膜５ｂの下面と、下側の絶縁膜５ｂの上面と、絶縁膜５ａの側面に設けられた絶縁膜５ｂの側面と、に設けられている。バリアメタル層６ａは、例えば、チタン窒化物を含む。

【0041】

導電層６ｂは、バリアメタル層６ａ内に設けられている。導電層６ｂは、例えば、Ｗ（タングステン）を含む。導電層６ｂは、ワード線ＷＬに対応している。

【0042】

メモリピラーＨ１の、導電層６ｂと対向する部分に、それぞれ、メモリセルＭＣが設けられている。１本のメモリピラーＨ１に設けられる複数のメモリセルＭＣが、１本のメモリストリングＭＳに含まれている。それぞれのメモリセルＭＣに、メモリセルトランジスタＭＴが含まれている。

【0043】

なお、図３においては、図２に示したメモリストリングＭＳのうちの、１本のメモリストリングＭＳが、図示されている。半導体記憶装置１００は、複数のメモリピラーＨ１を備えている。

【0044】

なお、積層膜Ｓ２と基板１１の間には、例えば、図示しない共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ及び複数のソース選択トランジスタＳＴＳが設けられている。

【0045】

また、積層膜Ｓ２の上には、例えば、図示しない複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ及び複数のドレイン選択トランジスタＳＴＤが設けられている。

【0046】

図４乃至図７は、本実施形態の半導体記憶装置の製造方法を示す模式断面図である。

【0047】

基板１１の上に、図示しない共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ及び複数のソース選択トランジスタＳＴＳを形成する。

【0048】

次に、シリコンを含む複数の第１層１５と、窒化シリコンを含む複数の第２層１３と、を、例えばプラズマＣＶＤ（Ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、１層ずつ、Ｚ方向に交互に積層して形成する。これにより、積層膜Ｓ１を形成する。ここで、複数の第１層１５はシリコンを主成分として含み、例えば、アモルファスシリコン層である。言い換えると、複数の第１層１５は、例えば、アモルファスシリコンを含む。

【0049】

次に、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、積層膜Ｓ１をＺ方向に貫通しＺ方向に延びる開口部Ｈ２（貫通孔）を形成する（図４）。

【0050】

次に、例えば、フッ酸を含むエッチング液を用いたウェットエッチングにより、開口部Ｈ２に露出した、複数の第１層１５のそれぞれの一部を除去する。複数の第１層１５の、開口部Ｈ２に露出した端部には、それぞれ凹部１５ａが形成される（図５）。

【0051】

次に、複数の第１層１５の酸化を行うことにより、 複数の第２層１３の間のそれぞれに、複数の第１酸化シリコン層１４を形成する。かかる酸化により、複数の第１酸化シリコン層１４は、複数の第１層１５と比較して、ＸＹ面内及びＺ方向に膨脹する。（図６）

【0052】

第１方向に垂直に交差する面内（ＸＹ面内）における複数の開口部Ｈ２の間の第２層１３の長さは、第１方向に垂直に交差する面内における複数の開口部Ｈ２の間の第１層の長さの１．１５倍以上１．３５倍以下であることが望ましい。

【0053】

複数の第１層１５の酸化は、高圧条件下でのウェット酸化（例えば、Ｈ_２Ｏアニール）であることが好ましい。ここでウェット酸化は、例えば、水素ガスと酸素ガスを用い、水素ガスと酸素ガスの燃焼反応により生じた水蒸気（Ｈ_２Ｏ）を、半導体記憶装置が製造される反応室内に供給することにより行われる。

【0054】

反応室内の、水蒸気（Ｈ_２Ｏ）の分圧は、大気圧より高く２５気圧以下であることが好ましい。反応室内の、水蒸気（Ｈ_２Ｏ）の分圧は、５気圧以上２５気圧以下であることがさらに好ましい。反応室内の、水蒸気（Ｈ_２Ｏ）の分圧は、２０気圧以上２５気圧以下であることがさらに好ましい。

【0055】

ウェット酸化が行われる時間は、１０分以上１時間以下であることが好ましい。ウェット酸化が行われる温度は、７５０℃以上１０００℃以下であることが好ましい。

【0056】

ウェット酸化により形成された複数の第１酸化シリコン層１４の膜密度は、２．３ｇ／ｃｍ^３以上であることが好ましい。

【0057】

ウェット酸化により形成された、Ｚ方向における複数の第１酸化シリコン層１４の膜厚は、１０ｎｍ以上であることが好ましい。

【0058】

次に、開口部Ｈ２内に、絶縁膜５ａ、電荷蓄積膜４、トンネル絶縁膜３及びチャネル半導体層２の一部を、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、順に形成する。次に、開口部Ｈ２の底部から、絶縁膜５ａ、電荷蓄積膜４、トンネル絶縁膜３及びチャネル半導体層２の一部を、例えばエッチングにより除去する。次に、開口部Ｈ２内に、チャネル半導体層２の残部とコア絶縁膜１を、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、順に形成する。この結果、開口部Ｈ２内に、絶縁膜５ａ、電荷蓄積膜４、トンネル絶縁膜３、チャネル半導体層２及びコア絶縁膜１が、順に形成される（図７）。

【0059】

次に、積層膜Ｓ１内に図示しないスリットを形成する。次に、かかるスリットを用いて、リン酸等の薬液を供給し、複数の第２層１３を除去する。次に、複数の第２層１３が除去された部分に、絶縁膜５ｂ、バリアメタル層６ａ及び導電層６ｂを順に形成する。これにより、積層膜Ｓ２を形成する。

【0060】

次に、積層膜Ｓ２の上に、図示しない複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ及び複数のドレイン選択トランジスタＳＴＤを形成する。これにより、本実施形態の半導体記憶装置１００を得る。

【0061】

次に、本実施形態の半導体記憶装置の作用効果を説明する。

【0062】

本実施形態の半導体記憶装置において、それぞれの導電層６ｂの間に設けられる絶縁層には、高耐圧性が求められる。例えば、耐圧の高い絶縁膜を得ることができれば、絶縁層の薄膜化による半導体記憶装置の小型化が可能となる。また、耐圧の高い絶縁膜を得ることができれば、絶縁破壊が発生しにくくなるため、高信頼性を有する半導体記憶装置を得ることが可能となる。

【0063】

比較形態として、それぞれの導電層６ｂの間に設けられる絶縁層に、プラズマＣＶＤ（Ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成した酸化シリコン層を用いることが考えられる。しかし、プラズマＣＶＤ法により形成した酸化シリコン層は、膜の質が低いため、十分な耐圧を得ることが困難な場合がある。

【0064】

そこで、本実施形態の半導体記憶装置は、膜密度が２．３ｇ／ｃｍ^３以上である複数の第１酸化シリコン層と、複数の導電層と、が第１方向に交互に一層ずつ積層された積層膜と、積層膜を第１方向に貫通し、複数のメモリセルが設けられるメモリピラーと、を備える。

【0065】

膜密度が２．３ｇ／ｃｍ^３以上である複数の第１酸化シリコン層１４を絶縁層として用いることにより、絶縁層の膜質が向上する。これにより、例えば、良好な絶縁層である、熱酸化法によって形成された酸化シリコン層のような絶縁層を得ることが可能である。そのため、高信頼性を有する半導体記憶装置を得ることが可能となる。

【0066】

Ｚ方向における複数の第１酸化シリコン層１４の膜厚は、１０ｎｍ以上であることが好ましい。隣接する導電層６ｂ間の十分な絶縁を維持するためである。

【0067】

複数の第１酸化シリコン層１４の水素濃度は、１×１０^２０ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。上記の製造方法により形成された複数の第１酸化シリコン層１４により、水素濃度が低い層を形成することができる。

【0068】

本実施形態の半導体記憶装置の製造方法は、シリコンを含む複数の第１層と、窒化シリコンを含む複数の第２層と、が第１方向に交互に積層された積層膜を形成し、積層膜を貫通し第１方向に延びる開口部を形成し、複数の第１層の酸化を行うことにより、複数の第２層の間のそれぞれに、複数の第１酸化シリコン層を形成する。

【0069】

シリコンを含む複数の第１層１５を形成し、その後にかかる複数の第１層１５の酸化を行うことにより、耐圧の高い絶縁膜を得ることができる。

【0070】

上記のような、シリコンを含む複数の第１層１５の酸化は、ウェット酸化により行うことができる。ここでかかるウェット酸化は、水素ガスと酸素ガスの燃焼反応により生じた水蒸気（Ｈ_２Ｏ）を用いることが。良質な膜形成のために好ましい。

【0071】

ウェット酸化が行われる際の、前記半導体記憶装置が製造される反応室内の、水蒸気（Ｈ_２Ｏ）の分圧は、大気圧より高く２５気圧以下であることが好ましい。このような高い分圧の水蒸気を用いることにより、シリコンを含む複数の第１層１５を酸化し、複数の第１酸化シリコン層を形成することが可能となる。なお、反応室内の、水蒸気（Ｈ_２Ｏ）の分圧は、５気圧以上２５気圧以下であることが、さらに良質な複数の第１酸化シリコン層を形成する上で好ましい。また、反応室内の、水蒸気（Ｈ_２Ｏ）の分圧は、２０気圧以上２５気圧以下であることが、さらに良質な複数の第１酸化シリコン層を形成する上で好ましい。

【0072】

ウェット酸化が行われる時間は、１０分以上１時間以下であることが好ましい。ウェット酸化が行われる時間が１０分より短い場合、シリコンを含む複数の第１層１５を十分に酸化することが出来ない。また、ウェット酸化が行われる時間が１時間より長い場合、長すぎるため、半導体記憶装置の生産性が低下してしまう。

【0073】

開口部Ｈ２を形成した後、複数の第１層１５の酸化を行う前に、開口部Ｈ２に露出した、複数の第１層１５のそれぞれの一部を除去することが好ましい。複数の第１層１５が酸化によりＸＹ面内及びＺ方向に膨脹するため、開口部Ｈ２内に複数の第１層１５が突き出てしまう。この突き出た部分が、メモリピラーＨ１に含まれる膜の形成の妨げとなり得る。そこで、複数の第１層１５の酸化の前に、メモリピラーＨ１に含まれる膜の形成の妨げとならない程度に、複数の第１層１５のそれぞれの一部を除去する。

【0074】

また、第１方向に垂直に交差する面内（ＸＹ面内）における複数の開口部Ｈ２の間の第２層１３の長さは、第１方向に垂直に交差する面内における複数の開口部Ｈ２の間の第１層の長さの１．１５倍以上１．３５倍以下であることが望ましい。これは、上記の、複数の第１層の酸化による膨脹により、開口部Ｈ２の側面が、Ｚ方向において、メモリピラーＨ１の形成に差し支えのない程度に十分滑らかな側面になるようにするためである。

【0075】

本実施形態の半導体記憶装置によれば、高集積化が可能な半導体記憶装置の提供が可能となる。

【0076】

（第２実施形態）
本実施形態の半導体記憶装置は、複数の導電層とメモリピラーの間にそれぞれ設けられ、シリコン酸窒化物を含む複数の第３層をさらに備える点で、第１実施形態の半導体記憶装置と異なっている。ここで、第１実施形態と重複する内容の記載は省略する。

【0077】

図８は、本実施形態の半導体記憶装置の要部の模式断面図である。導電層６ｂとメモリピラーＨ１の間に、第３層１６がそれぞれ設けられている。第３層１６は、シリコン酸窒化物を含む。

【0078】

図９は、本実施形態の半導体記憶装置の製造方法を示す模式断面図である。複数の第１層１５の酸化を行うことにより、複数の第２層１３と開口部Ｈ２の間のそれぞれに、複数の第１酸化シリコン層１４を形成する際に、第２層１３と開口部Ｈ２の間のそれぞれに、シリコン酸窒化物を含む複数の第３層１６を形成する。複数の第３層１６は、開口部Ｈ２に露出した第２層１３の部分が酸化されたものである。

【0079】

本実施形態の半導体記憶装置によっても、高集積化が可能な半導体記憶装置の提供が可能となる。

【0080】

本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0081】

１：コア絶縁膜 ２：チャネル半導体層 ３：トンネル絶縁膜 ４：電荷蓄積膜 ５ａ：絶縁膜 ５ｂ：絶縁膜 ６：第１酸化シリコン層 ６ａ：バリアメタル層 ６ｂ：導電層 １１：基板 １３：第２層 １４：第１酸化シリコン層 １５：第１層 １５ａ：凹部 １６：第３層 １００：半導体記憶装置 ９００：半導体記憶装置 Ｈ１：メモリピラー Ｈ２：開口部 ＭＣ：メモリセル ＭＳ：メモリストリング ＭＴ：メモリセルトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】