特開 2024-131368 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024131368

(43)【公開日】2024-09-30

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 63/10 20230101AFI20240920BHJP

   H10N 70/20 20230101ALI20240920BHJP

【ＦＩ】

H10B63/10

H10N70/20

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023041586

(22)【出願日】2023-03-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】高島 大三郎

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083GA10

5F083JA36

5F083JA37

5F083JA39

5F083JA60

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083ZA01

5F083ZA13

(57)【要約】

【課題】一つの実施形態は、柔軟に設計できる半導体記憶装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、積層体と柱状構造体とを有する半導体記憶装置が提供される。積層体は、複数の導電層が互いに離間して積層される。柱状構造体は、積層体内を積層方向に延びる。柱状構造体は、抵抗変化膜と半導体膜と絶縁膜と抵抗膜とを有する。抵抗変化膜は、積層体内を積層方向に延びる。半導体膜は、抵抗変化膜と導電層との間で積層方向に延びる。絶縁膜は、半導体膜と導電層との間で積層方向に延びる。抵抗膜は、抵抗変化膜と半導体膜との間で積層方向に延びる。複数の導電層と抵抗変化膜及び半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。複数のメモリセルのそれぞれにおいて、抵抗膜は、抵抗変化膜より厚い。
【選択図】図５

【特許請求の範囲】

【請求項1】

複数の導電層が絶縁層を介して積層された積層体と、
前記積層体内を積層方向に延びる柱状構造体と、
を備え、
前記柱状構造体は、
前記積層体内を前記積層方向に延びる抵抗変化膜と、
前記抵抗変化膜と前記導電層との間で前記積層方向に延びる半導体膜と、
前記半導体膜と前記導電層との間で前記積層方向に延びる絶縁膜と、
前記抵抗変化膜と前記半導体膜との間で前記積層方向に延びる抵抗膜と、
を有し、
前記複数の導電層と前記抵抗変化膜及び前記半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、前記複数のメモリセルのそれぞれにおいて、前記抵抗膜は、前記抵抗変化膜より厚い
半導体記憶装置。

【請求項2】

前記抵抗変化膜は、相変化材料で形成され、
前記抵抗膜は、高抵抗材料で形成される
請求項１に記載の半導体記憶装置。

【請求項3】

前記抵抗膜は、相変化しない
請求項２に記載の半導体記憶装置。

【請求項4】

前記抵抗膜は、Ｇｅ原子を含む
請求項２に記載の半導体記憶装置。

【請求項5】

前記抵抗膜は、Ｐ、Ａｓ、Ｓｂ、Ｂｉを含む群から選択される１以上の元素を不純物としてさらに含む
請求項４に記載の半導体記憶装置。

【請求項6】

前記抵抗膜の電気伝導率は、４Ｓ／ｃｍ以上４０Ｓ／ｃｍ以下である
請求項１に記載の半導体記憶装置。

【請求項7】

前記複数の導電層と前記半導体膜とが交差する複数の位置に複数のメモリセルが形成され、
前記複数のメモリセルのうち選択メモリセルに対応する導電層に印加される電圧は、非選択メモリセルに対応する導電層に印加される電圧より低い
請求項１に記載の半導体記憶装置。

【請求項8】

前記半導体膜は、
前記導電層に対応する第１の部分と、
前記第１の部分に対して前記積層方向に隣接する第２の部分と、
を有し、
前記第１の部分の厚さは、前記第２の部分の厚さより薄い
請求項１に記載の半導体記憶装置。

【請求項9】

前記抵抗膜の厚さは、１０ｎｍ以上である
請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

複数の導電層が互いに離間して積層された積層体内を抵抗変化膜及び半導体膜が積層方向に延びる半導体記憶装置では、複数の導電層と抵抗変化膜及び半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。半導体記憶装置では、柔軟に設計できることが望まれる。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】Ｖ． Ｓｏｕｓａ， Ｇ． Ｎａｖａｒｒｏｎ． Ｃａｓｔｅｌｌａｎｉ， Ｍ． Ｃｏｕe， Ｏ． Ｃｕｅｔｏ， Ｃ． Ｓａｂｂｉｏｎｅ， Ｐ． Ｎｏe１， Ｌ． Ｐｅｒｎｉｏｌａ， Ｓ． Ｂｌｏｎｋｏｗｓｋｉ， Ｐ． Ｚｕｌｉａｎｉ， Ｒ． Ａｎｎｕｎｚｉａｔａ “Ｏｐｅｒａｔｉｏｎ Ｆｕｎｄａｍｅｎｔａｌｓ ｉｎ １２Ｍｂ Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ Ｂａｓｅｄ ｏｎ Ｉｎｎｏｖａｔｉｖｅ Ｇｅ－ｒｉｃｈ ＧＳＴ Ｍａｔｅｒｉａｌｓ Ｆｅａｔｕｒｉｎｇ Ｈｉｇｈ Ｒｅｌｉａｂｉｌｉｔｙ Ｐｅｒｆｏｒｍａｎｃｅ”， ２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐ．Ｔ９８－Ｔ９９

【非特許文献2】Ｈｕａｉ－Ｙｕ Ｃｈｅｎｇ， Ｓｉｍｏｎｅ Ｒａｏｕｘ ａｎｄ Ｙｉ－Ｃｈｏｕ Ｃｈｅｎ， “Ｔｈｅ ｉｍｐａｃｔ ｏｆｆｉｌｍ ｔｈｉｃｋｎｅｓｓ ａｎｄ ｍｅｌｔ－ｑｕｅｎｃｈｅｄ ｐｈａｓｅ ｏｎ ｔｈｅ ｐｈａｓｅｔｒａｎｓｉｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｇｅ２Ｓｂ２Ｔｅ５”， Ｊ． Ａｐｐｌ． Ｐｈｙｓ． １０７， ０７４３０８ （２０１０）， ｐ．０７４３０８－１ ｔｏ ０７４３０８－９

【非特許文献3】鳩山道夫， “第１編 電子工業材料， 半導体材料”， 材料試験」第６巻第４１号， ｐ． ６０－６９

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、柔軟に設計できる半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、積層体と柱状構造体とを有する半導体記憶装置が提供される。積層体は、複数の導電層が互いに離間して積層される。柱状構造体は、積層体内を積層方向に延びる。柱状構造体は、抵抗変化膜と半導体膜と絶縁膜と抵抗膜とを有する。抵抗変化膜は、積層体内を積層方向に延びる。半導体膜は、抵抗変化膜と導電層との間で積層方向に延びる。絶縁膜は、半導体膜と導電層との間で積層方向に延びる。抵抗膜は、抵抗変化膜と半導体膜との間で積層方向に延びる。複数の導電層と抵抗変化膜及び半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。複数のメモリセルのそれぞれにおいて、抵抗膜は、抵抗変化膜より厚い。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体記憶装置の概略構成を示す図。

【図2】実施形態におけるストリングの構成を示す回路図。

【図3】実施形態におけるメモリセルアレイの構成を示す斜視図。

【図4】実施形態におけるメモリセルアレイの構成を示す断面図。

【図5】実施形態におけるメモリセルの構成を示す断面図、平面図、及び回路図。

【図6】実施形態におけるメモリセルの電流経路を示す図。

【図7】実施形態の第１の変形例における抵抗膜の特性を示す図。

【図8】実施形態の第２の変形例におけるライト時の選択メモリセル付近の電流密度分布を示す図。

【図9】実施形態の第２の変形例におけるライト時の選択メモリセル付近の温度分布を示す図。

【図10】実施形態の第３の変形例におけるライト時の抵抗変化膜の温度分布を示す図。

【図11】実施形態の第４の変形例におけるライト時のストリングＳＴＲ内の抵抗分圧を示す図。

【図12】実施形態の第５の変形例におけるリード時のメモリセルのセット・リセット状態間の電流変化を示す図。

【図13】実施形態の第５の変形例におけるリード時のメモリセルのセット・リセット状態の電流経路を示す図。

【図14】メモリセルアレイの構成を示す断面図。

【図15】ストリング内の抵抗分圧を示す図。

【図16】メモリセルの動作抵抗条件を示す図。

【図17】抵抗変化膜の特性を示す図。

【図18】抵抗膜が抵抗変化膜より薄い場合におけるメモリセルの電流経路を示す図。

【図19】ライト時の抵抗変化膜の温度分布を示す図。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

【0008】

（実施形態）
実施形態にかかる半導体記憶装置は、複数の導電層が絶縁層を介して積層された積層体内を抵抗変化膜及び半導体膜が積層方向に延び、複数の導電層と抵抗変化膜及び半導体膜とが交差する複数の交差位置に複数のメモリセルが形成されるが、柔軟に設計できるようにするための工夫が施される。

【0009】

半導体記憶装置は、半導体メモリとも呼ばれる。半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータＰＣ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、不揮発性のＭＲＯＭ（ＭａｓｋＲＯＭ）、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等のＦｌａｓｈ ＥＥＰＲＯＭ等が市場に出まわっている。

【0010】

ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４未満）、高速性（ＦｌａｓｈＥＥＰＲＯＭより速い）の点で優れており、ＰＣ市場、携帯市場で大きなマーケットを有する。

【0011】

一方、書き換え可能で電源を切ることが可能な不揮発性のＦｌａｓｈ ＥＥＰＲＯＭは、近年、携帯電話や、各種カード、ＳＳＤ等で市場が非常に大きくなりつつある。特に３次元フラッシュメモリは、コントロールゲート（ワード線）を積層後、穴を一括で形成してメモリセルを埋め込む為、コスト削減が可能になり、現在のマーケットの主流になっている。

【0012】

しかし、動作を保証可能な書き換え回数（Ｗ／Ｅ回数）が１０の４乗から３乗回程度しかなく、書き込む時間がマイクロ秒、ミリ秒程度必要で、しかも高い１２Ｖ～２２Ｖの電圧が必要で、微細化の点、性能の点で改善の余地がある。

【0013】

これに対して、新規メモリとして、近年、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＭ）、抵抗変化メモリ（ＲｅＲＡＭ）等の開発が盛んである。この内、ＭＲＡＭ、ＰＣＭ、ＲｅＲＡＭは、メモリセルの情報記憶素子の抵抗を変化させることにより、情報を記憶する。

【0014】

磁気抵抗メモリ（ＭＲＡＭ）はこの抵抗変化率が２００％程度と小さい上、反磁界の問題があり、スケーリングが困難であるが、相変化メモリ（ＰＣＭ）、抵抗変化メモリ（ＲｅＲＡＭ）は抵抗値が２桁から５桁変化し、多値化が可能な点、記憶素子サイズ縮小により、書込み電流、読み出し電流が削減出来、高集積化に向く点等、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリの代替になる可能性がある。これらＰＣＭ，ＲｅＲＡＭ等の抵抗変化メモリは、３次元積層することでＮＡＮＤ型フラッシュメモリ以上に低コスト化出来るポテンシャルをもつ。

【0015】

これらを３次元積層する方式として、積層体内を柱状構造体が積層方向に延びる抵抗変化型で不揮発性の半導体記憶装置が考えられる。積層体では、ワード線としての導電層と絶縁層とが基板に垂直な方向に交互に複数層積層される。積層体が基板に垂直な方向に穴開口された内部に柱状構造体が形成される。柱状構造体では、穴開口の外周から内周に向かって、ゲートとしての絶縁膜（ゲート絶縁膜）、チャネルとしての半導体膜（チャネル半導体膜）、相変化材料等の抵抗変化膜、コアとしての絶縁膜（コア絶縁膜）が順に成膜され構成される。複数の導電層と抵抗変化膜及び半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。複数のメモリセルがチェーン状に接続されチェーン型の３次元構造（等価回路的にトランジスタと相変化材料の並列接続を複数直列接続した構造）が形成される。

【0016】

動作としては、選択メモリセルのセルトランジスタをオフし、非選択メモリセルのセルトランジスタをオンする。ワード線ＷＬ０～ＷＬｎ（ｎは、任意の２以上の整数）のうち、ワード線ＷＬ２のセルを選択する場合、ストリング選択信号ＳＧ，非選択ワード線ＷＬ０～ＷＬ１，ＷＬ３～ＷＬｎに対応するトランジスタをオンさせ、選択ワード線ＷＬ２に対応するトランジスタをオフさせる。ソース線ＳＬ＝０Ｖ、ビット線ＢＬ＝Ｈｉｇｈにして、ストリングに電圧を印可する。

【0017】

抵抗変化膜の抵抗がチャネル半導体膜のオン抵抗に比べて十分大きい場合、非選択メモリセルでオンしているトランジスタはチャネル半導体膜に電流が流れ、選択メモリセルでオフしているトランジスタではチャネル半導体膜に電流が流れず、抵抗変化膜に迂回して電流が流れる。

【0018】

このため、ライト動作では、ストリングの任意のメモリセルの抵抗変化膜に電流、電圧を印可でき、抵抗変化膜を発熱させ、昇温できるので、抵抗変化膜の抵抗値を高抵抗―＞低抵抗（セット動作）、又は、低抵抗―＞高抵抗（リセット動作）に遷移させることができる。

【0019】

リード動作では、同様にビット線ＢＬ－ソース線ＳＬ間に電圧を印可して、選択メモリセルの抵抗変化膜の抵抗値をリードすることができる。

【0020】

しかし、選択メモリセルの抵抗変化膜の抵抗がチャネル半導体膜のオン抵抗にほぼ等しい場合、非選択メモリセルの抵抗変化膜にも電流が流れ発熱し誤動作する可能性がある。

【0021】

選択メモリセルの抵抗変化膜の抵抗がチャネル半導体膜のオン抵抗より低いと、ビット線ＢＬ－ソース線ＳＬ間に印可された電圧に対する選択メモリセルの抵抗変化膜の分圧が十分で無く下がる為、発熱せず動作しなくなる可能性がある。

【0022】

すなわち、チェーン型の３次元構造の相変化メモリなどの半導体記憶装置においては、相変化材料等の抵抗変化膜の抵抗がチャネル半導体膜のオン抵抗に比べて十分大きいことが求められ得る。これは、相変化材料の等の抵抗変化膜の原子材料、組成に制約が生じるという課題をもたらす。

【0023】

上記の課題を解決するために、半導体記憶装置においては、次のような構成（１）～（７）を採用可能である。

【0024】

（１）半導体記憶装置において、積層体内を柱状構造体が積層方向に延びる。積層体では、複数のワード線と絶縁層が基板の垂直方向に交互に複数層積層される。積層体が基板垂直方向に穴開口された内部に柱状構造体が形成される。柱状構造体では、外周から中心に向かって、ゲート絶縁膜、チャネル半導体膜、抵抗膜、抵抗変化膜、コア絶縁膜が順に成膜され構成される。複数の導電層と抵抗変化膜及びチャネル半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。各メモリセルにおいて、抵抗膜の厚みは、抵抗変化膜の厚みより厚い。

【0025】

（２）構成（１）において、抵抗変化膜は、相変化材料で形成され、抵抗膜は、相変化しない高抵抗材料で形成されてもよい。

【0026】

（３）構成（２）において、抵抗膜は、Ｇｅ原子を含み、Ｇｅ原子にＰ、Ａｓ、Ｓｂ、Ｂｉを含む群から選択される１以上の元素を不純物としてさらに含んでもよい。

【0027】

（４）構成（２）において、抵抗膜の電気伝導率は、４Ｓ／ｃｍ以上４０Ｓ／ｃｍ以下であってもよい。

【0028】

（５）構成（２）において、複数のメモリセルのうち選択メモリセルに対応する導電層（ワード線）に印加される電圧は、非選択メモリセルに対応する導電層（ワード線）に印加される電圧より低い。

【0029】

（６）構成（２）において、導電層（ワード線）と接する部分の半導体膜（チャネル）の厚みは、絶縁層と接する部分の半導体膜の厚みより薄い。

【0030】

（７）構成（１）において、抵抗膜の厚みは、１０ｎｍ以上であってもよい。

【0031】

構成（１）～（７）を採用可能である半導体記憶装置によれば、次の効果（Ａ）～（Ｄ）を実現可能である。

【0032】

（Ａ）構成（１）により、等価回路的に、各メモリセルは、セルトランジスタと高抵抗材料等の抵抗素子（抵抗膜）と相変化材料等の抵抗変化素子（抵抗変化膜）との並列接続で構成され、それが積層方向に直列接続されてストリングが構成される。この構成により、抵抗変化膜の抵抗率が所望の抵抗率からずれた場合でも、選択メモリセルで所望の発熱、昇温を発生させることができ、抵抗変化膜を所望の温度以上に加熱でき、その抵抗を変化させることが可能となる。これにより、抵抗変化膜に適用可能な材料の範囲を拡大できる。

【0033】

（Ｂ）動作としては、選択ワード線を低い電位に設定し選択セルトランジスタをオフさせ、その他非選択メモリセルはワード線を高い電位に設定し非選択メモリセルのセルトランジスタをオンさせる。ストリングの両端に電圧を印可すると、非選択メモリセルでは、オンしているチャネル半導体膜に電流が流れ、抵抗膜に阻まれて抵抗変化膜の側には電流が流れ難く、非選択メモリセルの抵抗変化膜の相変化が起こらず記憶データが保持される。選択メモリセルにおいては、セルトランジスタがオフしてチャネル半導体膜が超高抵抗になる為、仕方なく抵抗変化膜側に電流が流れ、抵抗膜が１０ｎｍ以上と厚く、抵抗変化膜の厚みが抵抗膜より薄い為、チャネル半導体膜から抵抗膜に侵入した電流が抵抗変化膜に抜ける電流は少なく、抵抗膜に流入した電流の大部分は、積層方向に流れ、選択セルトランジスタのオフが終了しチャネル半導体膜の抵抗が下がる隣接セルとの境界でチャネル半導体膜側に戻る。そして非選択メモリセルのチャネル半導体膜を通してセルストリング端に電流が流出する。

【0034】

（Ｃ）効果（Ｂ）により、選択メモリセルでは、主に抵抗膜に流れる電流Ｉと抵抗膜に印可される電圧Ｖによる発熱Ｐ＝ＩＶによる昇温により隣接の抵抗変化膜を所望の温度（例えば、９００Ｋ程度）に昇温させ抵抗変化膜を溶融させた後、ストリング両端の電位差をゆっくり減少させ徐冷することにより結晶状態に出来、抵抗値を低抵抗にする（セット動作させる）ことが出来る。あるいは、溶融後、ストリング両端の電位差を急激に減らし急冷することにより、アモルファス状態にすることができ、高抵抗にする（リセット動作させる）ことが出来る。

【0035】

（Ｄ）効果（Ｃ）により、相変化材料等の抵抗変化膜の電気抵抗率が有る程度低くても高抵抗材料等の抵抗膜が厚いと電流が抵抗変化膜に流れず動作が可能となる。例えば、ＧｅＳｂＴｅ等の相変化材料は溶融点付近に昇温すると電気抵抗率が下がる傾向があるので本実施形態は有効と言える。

【0036】

なお、抵抗変化膜の膜厚に比べて抵抗膜の膜厚が厚いと有効であるし抵抗膜の膜厚が１０ｎｍ以上であると有効である。

【0037】

また、抵抗膜の材料は、電気伝導率が４Ｓ／ｃｍ～４０Ｓ／ｃｍ程度である材料が好ましく、例えば、Ｇｅ原子にＰ、Ａｓ、Ｓｂ、Ｂｉ等の不純物が含まれる材料が有望である。ＧｅはＧｅＳｂＴｅと整合性が良い。

【0038】

また、半導体記憶装置は、ワード線直下（基板に水平で開口穴の中央方向）のチャネル半導体膜の不純物ノードが低くセルトランジスタがカットオフし易く、ワード線間の絶縁層直下のチャネル半導体膜の不純物ノードが高く且つ厚みが厚く、チャネル半導体膜から高抵抗材料に迂回する時のチャネル半導体膜の抵抗が低いものがより望ましい。

【0039】

以下、図面を参照として、実施形態を説明する前に、実施形態に関係する発明者の先願の問題と考案対処例の説明を簡潔に行う。

【0040】

先願のメモリセルアレイ９０５は、図１４に示すように構成され得る。図１４は、メモリセルアレイ９０５の構成を示す断面図である。図１４では、ビット線ＢＬの延在方向をＹ方向とし、メモリセルＭＣの積層方向をＺ方向とし、Ｙ方向及びＺ方向に垂直な方向をＸ方向とする。メモリセルアレイ９０５は、基板（図示せず）の＋Ｚ側において、柱状のストリングＳＴＲがＸＹ方向に２次元的に配列されるとともに、積層体９２２が柱状のストリングＳＴＲで貫通されて３次元的なメモリセルの配列として構成される。各ストリングＳＴＲは、断面視において、中心から外側に向かって、コア絶縁膜９４２、抵抗変化膜９４３、チャネル半導体膜９４４、絶縁膜９４５が順に同心円状に配される。

【0041】

先願のメモリセルアレイ９０５における各メモリセルＭＣは、等価的に、セルトランジスタと抵抗変化素子との並列接続を含む。メモリセルを選択するには、選択ワード線ＷＬ２にＬレベルを供給し、非選択ワード線ＷＬ０～ＷＬ１，ＷＬ３～ＷＬｎ及び選択ゲートＳＧにＨレベルを供給する。ソース線ＳＬ＝０Ｖ、ビット線ＢＬ＝Ｈレベルにする。これにより、選択メモリセルでセルトランジスタがオフして抵抗変化膜９４３に電圧が印加され、非選択メモリセルでセルトランジスタがオンして実質的に抵抗変化膜９４３に電圧が印加されない。

【0042】

この時、第一に、抵抗変化膜９４３の抵抗がチャネル半導体膜９４４のオン抵抗に比べて十分大きい場合、セルトランジスタがオンしている非選択メモリセルＭＣでは、チャネル半導体膜９４４に電流が流れる。セルトランジスタがオフしている選択メモリセルＭＣでは、チャネル半導体膜９４４に電流が流れず、抵抗変化膜９４３に迂回して電流が流れる。

【0043】

この時、第二に、選択メモリセルＭＣの抵抗変化膜９４３の抵抗が有る程度大きいと、図１５（ａ）、図１５（ｂ）に示すように、ストリングＳＴＲに印可された電圧ΔＶ_ＡＬＬに対してある程度の分圧ΔＶ_ＳＬが選択メモリセルＭＣの抵抗変化膜９４３に印可され発熱しリセット動作又はセット動作が実現出来る。選択メモリセルＭＣの抵抗変化膜９４３の抵抗が更に高いと、分圧ΔＶ_ＳＬは大きいが、電流が小さいため昇温は小さくなるし、抵抗変化膜９４３の抵抗が低いと、分圧ΔＶ_ＳＬが小さくなり、選択メモリセルＭＣでの発熱昇温が小さくなり動作しない。図１５（ａ）は、チャネル半導体膜９４４の電位のＺ位置に応じた変化をグラフで示し、図１５（ｂ）は、チャネル半導体膜９４４の電流密度分布のＺ位置に応じた変化をＹＺ断面図で示す。図１５（ａ）及び図１５（ｂ）は、互いにＺ位置が揃えて示される。図１５（ａ）及び図１５（ｂ）では、ワード線ＷＬ２に対応するメモリセルＭＣが選択メモリセルである場合が例示される。

【0044】

すなわち、図１６に示すように、抵抗変化膜９４３の抵抗には、適正範囲が存在する。抵抗変化膜９４３の高抵抗状態の抵抗と低抵抗状態の抵抗とは、それぞれ、セルトランジスタのオン抵抗とオフ抵抗との間の値であることが求められる。図１６は、動作抵抗条件を示す図である。セルトランジスタのオン抵抗は、セルトランジスタがオンしている状態におけるチャネル半導体膜９４４の抵抗である。セルトランジスタのオフ抵抗は、セルトランジスタがオフしている状態におけるチャネル半導体膜９４４の抵抗である。

【0045】

しかしながら、抵抗変化膜９４３の材料（例えば、相変化材料）は、図１７（ａ）に示す様に高温で電気伝導率が上がる特徴がある。純粋なＧｅ_２Ｓｂ_２Ｔｅ_５（ＧＳＴ）構造では９００Ｋの溶融動作付近で所望の低い電気伝導率を得るのが難しい。

【0046】

また、相変化材料等の抵抗変化膜９４３へ不純物（例えば、Ｇｅ）をドーピングして、抵抗変化膜９４３の抵抗率を上げることで抵抗変化膜９４３を発熱させ所望の温度（例えば、９００Ｋ付近）に昇温して溶融動作させることも考えられる。例えば、図１７（ｂ）は、非特許文献１で開示された相変化材料の抵抗率・温度特性であり、相変化材料へ不純物（例えば、Ｇｅ）をドーピングした場合の特性の変化を示す。図１７（ｂ）に示すように、ＧＳＴに不純物を入れて電気抵抗率を上げる方法は、不純物を過剰にドーピングすることになりやすいことなどにより、制御が難しい。

【0047】

あるいは、抵抗変化膜９４３を薄膜化し抵抗変化膜９４３の抵抗率を上げることで抵抗変化膜９４３を発熱させ所望の温度（例えば、９００Ｋ付近）に昇温して溶融動作させることも考えられる。例えば、図１７（ｃ）は、非特許文献２で開示された相変化材料の抵抗率・温度特性であり、相変化材料の膜を薄膜化した場合の特性の変化を示す。この方法は、図１７（ｃ）に示す様に、ＧＳＴの膜厚や温度で電気抵抗率が変わる為、世代が変わる毎（メモリホールサイズが変わる毎）に電気抵抗率調整が必要になることなどにより、制御が難しい。

【0048】

上記問題に対して、図１８に考察対処したメモリセルＭＣの構造例を示す。相変化材料等の抵抗変化膜９４３の電気抵抗率が所望の電気抵抗率より低い場合、チャネル半導体膜９４４ａと抵抗変化膜９４３との間に高抵抗材料等の抵抗膜９４６を挿入させて、抵抗膜９４６で発熱させて昇温させる方式である。この例では８ｎｍの抵抗変化膜９４３に対して２ｎｍの抵抗膜９４６を挿入している。

【0049】

しかしながらこの構造では、点線の矢印で示すように、チャネル半導体膜９４４ａから抵抗膜９４６に入った電流は、抵抗膜９４６が薄い為、選択メモリセルＭＣの上部で、抵抗の低い抵抗変化膜９４３に抜けて、選択メモリセルＭＣの下部で、また抵抗変化膜９４３から抵抗膜９４６を抜けて、チャネル半導体膜９４４ａに流れてしまう。発熱ピークポイントが選択メモリセルＭＣの上下に発生し、選択メモリセルＭＣの抵抗変化膜９４３を集中的に昇温させにくいという問題が発生する。

【0050】

この様子を図１９に示す。図１９（ａ）から図１９（ｄ）に抵抗膜９４６の電気伝導率σ_９４６を温度９００Ｋで１６（Ｓ／ｃｍ）→４（Ｓ／ｃｍ）→１（Ｓ／ｃｍ）→０．２５（Ｓ／ｃｍ）と下げた場合について、図１９（ａ）から図１９（ｄ）のそれぞれで抵抗変化膜９４３の電気伝導率σ_９４３を振って、Ｚ位置での温度を示す。

【0051】

図１９（ａ）から図１９（ｄ）のそれぞれにおいて、実線は、抵抗変化膜９４３の電気伝導率σ_９４３が温度９００Ｋで１６（Ｓ／ｃｍ）であり、温度３００Ｋで０．２６６（Ｓ／ｃｍ）である場合におけるライト時の抵抗変化膜９４３の温度分布をＺ方向に示す。点線は、抵抗変化膜９４３の電気伝導率σ_９４３が温度９００Ｋで８０（Ｓ／ｃｍ）であり、温度３００Ｋで１．３３（Ｓ／ｃｍ）である場合におけるライト時の抵抗変化膜９４３の温度分布をＺ方向に示す。一点鎖線は、抵抗変化膜９４３の電気伝導率σ_９４３が温度９００Ｋで３２０（Ｓ／ｃｍ）であり、温度３００Ｋで５．３（Ｓ／ｃｍ）である場合におけるライト時の抵抗変化膜９４３の温度分布をＺ方向に示す。二点鎖線は、抵抗変化膜９４３の電気伝導率σ_９４３が温度９００Ｋで９６０（Ｓ／ｃｍ）であり、温度３００Ｋで１６（Ｓ／ｃｍ）である場合におけるライト時の抵抗変化膜９４３の温度分布をＺ方向に示す。

【0052】

図１９（ａ）に示す様に、抵抗膜９４６の電気伝導率σ_９４６＝１６Ｓ／ｃｍであり抵抗変化膜９４３の電気伝導率σ_９４３である場合、選択メモリセルのＺ位置範囲ΔＺ_ＳＬでは、所望の温度Ｔｔｈ（例えば、９００Ｋ程度）に昇温する。ＳＧＴ等の抵抗変化膜９４３の電気伝導率σ_９４３を１６（Ｓ／ｃｍ）→８０（Ｓ／ｃｍ）→３２０（Ｓ／ｃｍ）→９６０（Ｓ／ｃｍ）と上げていくと、ピーク温度が所望の温度Ｔｔｈから下がってしまう。

【0053】

これに対して、図１９（ｄ）に示すように、抵抗膜９４６の電気伝導率σ_９４６を０．２５Ｓ／ｃｍに下げて、抵抗変化膜９４３の電気伝導率σ_９４３を９６０（Ｓ／ｃｍ）に上げると、抵抗膜９４６の部分で発熱するが、選択メモリセルＭＣの上下（この図では左右）で発熱が２分割され、結果として温度ピークが所望の温度Ｔｔｈ（例えば、９００Ｋ程度）まで上がらない問題が発生する。

【0054】

次に、実施形態について説明する。実施形態に係る半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１の概略構成を示す図である。半導体記憶装置１は、通信媒体２を介して、ホスト３と接続可能である。半導体記憶装置１は、例えば、抵抗変化型メモリである。通信媒体２は、例えば、シリアル通信線である。ホスト３は、例えば、コントローラ又はＣＰＵである。半導体記憶装置１、通信媒体２、ホスト３を含む構成は、メモリシステム４として構成され得る。メモリシステムは、ＳＤカード等のメモリカードでもよいし、ＳＳＤ等のストレージシステムでもよいし、ｅＭＭＣデバイスでもよい。ホスト３は、コントローラでもよいし、ＣＰＵでもよい。

【0055】

半導体記憶装置１は、メモリセルアレイ５、ロウデコーダ６、センスアンプ７、周辺回路８、及びインターフェース部（Ｉ／Ｆ部）１３を有する。周辺回路８は、ドライバ９、シーケンサ１０、アドレスレジスタ１１、コマンドレジスタ１２を含む。メモリセルアレイ５は、複数のメモリセルが配列される。複数のメモリセルは、複数のワード線と複数のビット線とを用いてアクセス可能である。複数のワード線は、それぞれがロウアドレスに対応付けられる。複数のビット線は、それぞれがカラムアドレスに対応付けられる。コマンドレジスタ１２は、Ｉ／Ｆ部１３を介してホスト３から受けるホスト要求に含まれるコマンドを保持する。アドレスレジスタ１１は、Ｉ／Ｆ部１３を介してホスト３から受けるホスト要求に含まれるアドレスを保持する。

【0056】

シーケンサ１０は、コマンドレジスタ１２に保持されるコマンドを実行し、メモリセルアレイ５に対するデータのライト動作又はリード動作を制御する。シーケンサ１０による制御に応じて、ロウデコーダ６は、アドレスレジスタ１１に保持されるアドレスをデコードし、デコードされたロウアドレスに対応するワード線を選択可能である。シーケンサ１０による制御に応じて、ドライバ９は、ワード線を選択するための電圧を生成してロウデコーダ６へ供給する。シーケンサ１０による制御に応じて、センスアンプ６は、アドレスレジスタ１１に保持されるアドレスをデコードし、デコードされたカラムアドレスに対応するビット線を選択可能である。

【0057】

メモリセルアレイ５において複数のメモリセルを３次元的に配列することを考える場合、抵抗変化型メモリ、例えば相変化メモリ（ＰＣＭ）に適用出来る構成として、鎖接続型メモリがあげられる。鎖接続型メモリでは、複数のメモリセルＭＣ０～ＭＣｎ（ｎは任意の４以上の整数）が直列接続されて図２に示すようなストリングＳＴＲとして構成される。図２は、ストリングＳＴＲの構成を示す回路図である。

【0058】

メモリセルＭＣは、抵抗変化素子Ｒと、抵抗素子ｒ１と、セルトランジスタＭＴ及び抵抗素子ｒ２，ｒ３の直列接続との並列接続を含む。抵抗変化素子Ｒは、一端が抵抗素子ｒ２を介して抵抗素子ｒ１の一端に接続される。抵抗変化素子Ｒは、他端が抵抗素子ｒ３を介して抵抗素子ｒ１の他端に接続される。

【0059】

メモリセルＭＣの一端は、セルトランジスタＭＴのソース（又はドレイン）、抵抗素子ｒ１の一端、抵抗素子ｒ２の一端にそれぞれ接続される。抵抗素子ｒ２の他端は、抵抗変化素子Ｒの一端に接続される。メモリセルＭＣの他端は、セルトランジスタＭＴのドレイン（又はソース）、抵抗素子ｒ１の他端、抵抗素子ｒ３の一端にそれぞれ接続される。抵抗素子ｒ３の他端は、抵抗変化素子Ｒの他端に接続される。

【0060】

抵抗変化素子Ｒは、高抵抗状態と低抵抗状態との間で抵抗値が変化可能であり、可変抵抗素子として機能する。抵抗変化素子Ｒの高抵抗状態の抵抗値をＲ_ＨＲとし、低抵抗状態の抵抗値をＲ_ＬＲとすると、抵抗素子ｒ１，ｒ２，ｒ３の抵抗値ｒ１，ｒ２，ｒ３は、次の数式１、数式２を満たす。
ｒ１＜ｒ２＋Ｒ_ＨＲ＋ｒ３・・・数式１
ｒ２＋Ｒ_ＬＲ＋ｒ３＜ｒ１・・・数式２

【0061】

数式１、数式２に動作抵抗条件（図１６参照）を組み合わせると、次の数式３が成り立つ。
Ｒｏｎ＜ｒ２＋Ｒ_ＬＲ＋ｒ３＜ｒ１＜ｒ２＋Ｒ_ＨＲ＋ｒ３＜Ｒｏｆｆ・・・数式３

【0062】

数式３において、Ｒｏｎは、セルトランジスタＭＴのオン状態におけるチャネル半導体膜４２の抵抗である。Ｒｏｆｆは、セルトランジスタＭＴのオフ状態におけるチャネル半導体膜４２の抵抗である。

【0063】

直列接続された複数のメモリセルＭＣ０～ＭＣｎの一端にストリング選択トランジスタＳＧを介してビット線ＢＬが接続され、他端にソース線ＳＬが接続されて、ストリングＳＴＲが構成される。各メモリセルＭＣ０～ＭＣｎのセルトランジスタＭＴのゲートには、ワード線ＷＬ０～ＷＬｎが接続される。

【0064】

ロウデコーダ６は、複数のワード線ＷＬのうち、選択ワード線ＷＬに選択電圧Ｖ_ＷＳＥＬを供給し、非選択ワード線ＷＬに非選択電圧Ｖ_{ＷＵＳＥＬ}を供給する。これにより、選択メモリセルＭＣのセルトランジスタＭＴがオフされ、非選択メモリセルＭＣのセルトランジスタＭＴがオンされる。センスアンプ７によりビット線ＢＬとソース線ＳＬとの間に電圧が印可されると、非選択メモリセルＭＣのセルトランジスタＭＴはオンしている為、非選択メモリセルＭＣの抵抗変化素子Ｒには電圧が印可されず、選択メモリセルＭＣのセルトランジスタＭＴはオフしているので、ビット線ＢＬ及びソース線ＳＬ間の印可電圧のほとんどが選択メモリセルＭＣの抵抗素子ｒ１とセルトランジスタＭＴ及び抵抗素子ｒ２，ｒ３の直列接続とに印可できる。

【0065】

これにより、抵抗変化素子Ｒが高抵抗状態であれば、数式１が成り立ち、選択メモリセルＭＣの電流が主として抵抗素子ｒ１へ流れて抵抗素子ｒ１が発熱し抵抗変化素子Ｒを所定温度まで昇温して溶融させ得る。これにより、選択メモリセルＭＣの抵抗変化素子Ｒへのデータのライトが出来る。

【0066】

あるいは、抵抗変化素子Ｒが低抵抗状態であれば、数式２が成り立ち、選択メモリセルＭＣの電流が主として抵抗変化素子Ｒへ流れて抵抗変化素子Ｒが発熱し所定温度まで昇温して溶融し得る。これにより、選択メモリセルＭＣの抵抗変化素子Ｒへのデータのライトが出来る。

【0067】

また、選択メモリセルＭＣの電圧Ｖ及び電流Ｉを検知することで、選択メモリセルＭＣの抵抗変化素子Ｒの抵抗を検知できるので、データのリードが出来る。

【0068】

この構造は、複数のメモリセルＭＣがチェーン状に接続された構成を含むため、３次元のフラッシュに類似した構造で実現出来る。

【0069】

３次元フラッシュ型のメモリセルアレイに対して、円筒状のチャネル半導体膜と板状のワード線ＷＬとの間の絶縁膜を、電荷蓄積膜を含む絶縁膜から電荷蓄積膜を含まないゲート絶縁膜にし、円筒状のチャネル半導体膜の内側に抵抗変化膜を埋め込む。これにより、抵抗変化型のメモリセルアレイ５を３次元的に構成できる。この構成において、選択メモリセルＭＣのセルトランジスタＭＴを選択的にオフにすれば、選択メモリセルＭＣの抵抗変化膜（抵抗変化素子Ｒ）にアクセス可能になる。この様に３次元フラッシュ型のメモリセルアレイ５と同等に、複数のワード線ＷＬを積層後、一括加工でメモリホールを形成し、メモリホール内にゲート絶縁膜、チャネル半導体膜、抵抗膜、抵抗変化膜等を埋め込めば形成出来、コストの大幅な削減が実現出来る。

【0070】

例えば、メモリセルアレイ５は、図３及び図４に示すように構成され得る。図３は、メモリセルアレイ５の概略構成を示す斜視図である。図４は、メモリセルアレイ５の構成を示す断面図である。図３及び図４では、ビット線ＢＬの延在方向をＹ方向とし、メモリセルトランジスタＭＣの積層方向をＺ方向とし、Ｙ方向及びＺ方向に垂直な方向をＸ方向とする。

【0071】

メモリセルアレイ５では、ワード線ＷＬと絶縁層２２２とがＺ方向に交互に複数回積層されて、積層体２２が構成される。ワード線ＷＬは、ＸＹ方向に略板状に延びる導電層で形成され得る。絶縁層２２２は、ＸＹ方向に略板状に延びる。積層体２２がＺ方向に穴開口されたメモリホール内にストリング（柱状構造体）ＳＴＲが構成される。ストリングＳＴＲでは、メモリホール内の外周から内周に向かって、ゲート絶縁膜、チャネル半導体膜、高抵抗材料等の抵抗膜、相変化材料等の抵抗変化膜、コア絶縁膜が順に成膜され構成される。複数のワード線（複数の導電層）ＷＬとストリングＳＴＲとが交差する複数の交差位置に複数のメモリセルが形成される。ストリングＳＴＲは、ＸＹ方向に複数配列される。

【0072】

図３に示すように、基板２１の＋Ｚ側において、柱状のストリングＳＴＲがＸＹ方向に２次元的に配列されるとともに、積層体２２が柱状のストリングＳＴＲで貫通されて３次元的なメモリセルの配列として構成される。

【0073】

この構造により、等価回路的に、各メモリセルＭＣは、セルトランジスタＭＴと抵抗膜に対応する抵抗素子ｒ１と抵抗変化膜に対応する抵抗変化素子Ｒとの並列接続（図２参照）で構成され、それがＺ方向に直列接続された鎖接続型のストリングＳＴＲが構成される。

【0074】

ソース線ＳＬは、ＸＹ方向に延びる板状の導電膜で構成される。ソース線ＳＬは、金属を主成分とする材料で形成されてもよいし、導電性が付与された半導体で構成されてもよい。あるいは、ソース線ＳＬは、図示しないが、基板２１の表面近傍に配され、不純物を含み導電性が付与された半導体領域で構成されてもよい。ソース線ＳＬは、所定の電位が周辺回路８から供給され得る。

【0075】

また、基板２１の＋Ｚ側には、積層体２２を含む複数の積層体が配され得る。複数の積層体は、分離部ＳＴを間にして互いにＹ方向にずれた位置に配され得る。分離部ＳＴは、少なくとも積層体２２に接する面が絶縁物質で形成され、積層体２２を他の積層体から電気的に分離している。分離部ＳＴは、ＸＺ方向に沿って延びた略フィン形状を有する。なお、図示しないが、分離部ＳＴは、ＸＺ方向に平板状の２つの絶縁部と、２つの絶縁部に挟まれたＸＺ方向に平板状の電極部とを有するように形成されてもよい。この電極部は、ソース線ＳＬへの電圧の供給のための所定の配線の一部として用いられてもよい。

【0076】

積層体２２では、ワード線ＷＬと絶縁層２２２とが交互に繰り返し積層されている。ワード線ＷＬは、ＸＹ方向に延びる板状の導電膜で構成される。積層体２２では、複数のワード線ＷＬがＺ方向に互いに離間して配置されている。各ワード線ＷＬは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁層２２２は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。

【0077】

積層体２２の最上の絶縁層２２２には、ストリング選択線ＳＧが積層されている。ストリング選択線ＳＧは、ＸＹ方向に延びる板状の導電膜で構成される。ストリング選択線ＳＧは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各ストリング選択線ＳＧは、分断膜ＳＨＥによりＹ方向に分断される。分断膜ＳＨＥは、ワード線ＷＬの上方（＋Ｚ側）に設けられ、Ｙ方向及びＺ方向に延在し、積層体２２の最上の絶縁層２２２に達している。分断膜ＳＨＥは、絶縁物（例えば、シリコン酸化物）で形成され得る。これにより、各ストリング選択線ＳＧは、互いに電気的に絶縁される。

【0078】

ストリングＳＴＲは、柱状であり、積層体２２をＺ方向に貫通する。各ストリングＳＴＲは、Ｚ方向に延びる。複数のストリングＳＴＲは、ＸＹ方向に２次元的に配列され得る（図１１参照）。各ストリングＳＴＲは、柱状主部４０ｂとワード線ＷＬにおける柱状主部４０ｂに交差する部分と柱状上部４０ａとストリング選択線ＳＧにおける柱状上部４０ａに交差する部分とを含む。柱状上部４０ａは、柱状主部４０ｂの＋Ｚ側に配され、柱状主部４０ｂに接続されている。

【0079】

柱状上部４０ａとストリング選択線ＳＧとが交差する位置には、ストリング選択トランジスタＳＧが構成される。柱状主部４０ｂとワード線ＷＬとが交差する位置には、メモリセルＭＣのセルトランジスタＭＴが構成される。

【0080】

柱状主部４０ｂは、図５（ａ）及び図５（ｂ）に示すように、コア絶縁膜４２、抵抗変化膜４３、抵抗膜４６、チャネル半導体膜４４、及び絶縁膜４５を有する。図５（ａ）は、メモリセルＭＣの構成を示す断面図である。図５（ｂ）は、メモリセルＭＣの構成を示す平面図であり、図５（ａ）をＢ－Ｂ線に沿って切った場合の断面を示す。図５（ｃ）は、各メモリセルＭＣの等価回路を示す。

【0081】

コア絶縁膜４２は、ストリングＳＴＲの中心軸近傍に配され、ストリングＳＴＲの中心軸に沿って延びている。コア絶縁膜４２は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。コア絶縁膜４２は、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。

【0082】

抵抗変化膜４３は、コア絶縁膜４２とワード線ＷＬとの間に配され、コア絶縁膜４２を外側から囲むように配されストリングＳＴＲの中心軸に沿って延びている。抵抗変化膜４３は、相変化による抵抗変化特性を示す材料で形成され得る。例えば、抵抗変化膜４３は、カルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）で形成され得る。抵抗変化膜４３は、おおむね柱状であり、略円筒状の形状を有する。

【0083】

抵抗変化膜４３は、動作抵抗条件（数式３参照）を満たすような材料及び／又は膜厚で形成され得る。抵抗変化膜４３の高抵抗状態の抵抗と低抵抗状態の抵抗とは、それぞれ、セルトランジスタＭＴのオン抵抗とオフ抵抗との間の値であることが求められる。セルトランジスタＭＴのオン抵抗は、セルトランジスタＭＴがオンしている状態におけるチャネル半導体膜４４の抵抗である。セルトランジスタＭＴのオフ抵抗は、セルトランジスタＭＴがオフしている状態におけるチャネル半導体膜４４の抵抗である。

【0084】

抵抗膜４６は、動作抵抗条件（数式３参照）を満たすような材料及び／又は膜厚で形成され得る。抵抗膜４６は、抵抗変化膜４３とチャネル半導体膜４４との間に配され、抵抗変化膜４３を外側から囲むように配されストリングＳＴＲの中心軸に沿って延びている。抵抗膜４６は、電気伝導率が４Ｓ／ｃｍ～４０Ｓ／ｃｍ程度である材料で形成され得る。抵抗膜４６は、例えば、Ｇｅ原子にＰ、Ａｓ、Ｓｂ、Ｂｉ等の不純物が含まれる材料で形成される。Ｇｅは相変化材料（例えば、ＧｅＳｂＴｅ）と整合性が良い。抵抗膜４６は、おおむね柱状であり、略円筒状の形状を有する。抵抗膜４６の厚さは、抵抗変化膜４３の厚さより厚い。

【0085】

チャネル半導体膜４４は、抵抗変化膜４３とワード線ＷＬとの間に配され、抵抗膜４６を外側から囲むように配されストリングＳＴＲの中心軸に沿って延びている。チャネル半導体膜４４は、半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。チャネル半導体膜４４は、ワード線ＷＬのＺ位置で略円状の溝を有する略円筒状の形状を有する。チャネル半導体膜４４は、メモリセルＭＣに対応する部分の厚さがメモリセルＭＣ間に対応する部分の厚さより薄い。チャネル半導体膜４４の下端（－Ｚ側の端部）は、ソース線ＳＬに電気的に接続される。

【0086】

絶縁膜４５は、チャネル半導体膜４４とワード線ＷＬとの間に配され、抵抗変化膜４３を外側から囲むように配されストリングＳＴＲの中心軸に沿って延びている。絶縁膜４５は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。

【0087】

柱状主部４０ｂでは、図５（ａ）に一点鎖線で囲って示すように、ワード線ＷＬと交差する領域がメモリセルＭＣとして機能する。メモリセルＭＣとして機能する領域のうち、図５（ａ）にピッチの小さい点線で囲って示すように、ワード線ＷＬ／絶縁膜４５／チャネル半導体膜４４がストリングＳＴＲの径方向に積層された部分がセルトランジスタＭＴとして機能し、図５（ａ）に２点鎖線で囲って示すように、抵抗変化膜４３が抵抗変化素子Ｒとして機能する。図５（ａ）にピッチの大きい点線で囲って示すように、抵抗膜４６が、抵抗変化素子Ｒに並列接続される抵抗素子ｒ１及び抵抗変化素子Ｒに直列接続される抵抗素子ｒ２，ｒ３として機能する（図５（ｃ）参照）。

【0088】

図４に示す柱状上部４０ａは、柱状主部４０ｂ上（＋Ｚ側）に配される。柱状上部４０ａは、ワード線ＷＬ０とストリング選択線ＳＧとの間のＺ位置からストリング選択線ＳＧより高いＺ位置まで延びている。柱状上部４０ａがストリング選択線ＳＧと交差する位置には、ストリング選択トランジスタＳＧが構成される。柱状上部４０ａは、チャネル半導体膜４４及び絶縁膜４５を有する。

【0089】

ストリング選択線ＳＧの上（＋Ｚ側）には、層間絶縁膜２３が配されている。層間絶縁膜２３は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。

【0090】

層間絶縁膜２３の上には、ビット線ＢＬが配されている。ビット線ＢＬは、Ｙ方向に延びたライン状の導電膜で構成される。ビット線ＢＬは、導電物（例えば、タングステン、銅、アルミニウムなどの金属）を主成分とする材料で形成され得る。

【0091】

ビット線ＢＬとチャネル半導体膜４４との間には、図示しないコンタクトプラグが配されていてもよい。この場合、コンタクトプラグは、上端でビット線ＢＬに接触し、下端でチャネル半導体膜４４に接触し、ビット線ＢＬ及びチャネル半導体膜４４を電気的に接続することができる。コンタクトプラグは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。

【0092】

この構成により、相変化材料等の抵抗変化膜４３の電気抵抗率が有る程度低くても高抵抗率材料等の抵抗膜４６が抵抗変化膜４３より厚ければ、抵抗変化膜４３に流れず動作が可能となる。例えば、ＧｅＳｂＴｅ等の抵抗変化膜４３は溶融付近に昇温すると電気抵抗率が下がる傾向があるので、本実施形態は有効と言える。本実施形態は、抵抗変化膜４３の厚さに比べて抵抗膜４６の厚さが厚いと有効であるし、抵抗膜４６の厚さが１０ｎｍ以上であると有効である。また、世代が進み抵抗変化膜４３の厚みが変わって抵抗変化膜４３の電気伝導率が変わっても動作する。即ち、抵抗変化膜４３の動作可能な電気伝導率の範囲が広がる。また、本実施形態は、ワード線ＷＬと略同じＺ位置のチャネル半導体膜４４の不純物ノードが低くセルトランジスタＭＴがカットオフし易く、ワード線ＷＬ間のＺ位置のチャネル半導体膜４４は不純物ノードが高く、厚みも厚い。チャネル半導体膜４４から抵抗膜４６に電流が迂回する時のチャネル半導体膜４４の抵抗が低いものがより望ましい。

【0093】

例えば、選択メモリセルＭＣに対応するワード線ＷＬを低い電位に設定し、選択メモリセルＭＣのセルトランジスタＭＴをオフさせる。非選択メモリセルＭＣに対応するワード線ＷＬを高い電位に設定し、非選択メモリセルＭＣのセルトランジスタＭＴをオンさせる。ストリングＳＴＲの両端に電圧を印可するとする。

【0094】

非選択メモリセルＭＣでは、図６（ａ）に点線で示すように、セルトランジスタＭＴがオン状態であり、チャネル半導体膜４４に電流が流れ、抵抗膜４６に阻まれて抵抗変化膜４３には電流が流れ難い。非選択メモリセルＭＣでは、抵抗変化膜４３の相変化が起こらず記憶データが保持される。図６は、メモリセルＭＣの電流経路を示す図であり、図６（ａ）は、非選択メモリセルＭＣの電流経路を示し、図６（ｂ）は、選択メモリセルＭＣの電流経路を示す。

【0095】

選択メモリセルにおいては、図６（ｂ）に点線で示すように、セルトランジスタＭＴがオフ状態であり、チャネル半導体膜４４のチャネル領域４４ａが超高抵抗になる為、仕方なく抵抗膜４６側に電流が流れる。抵抗膜４６が例えば１０ｎｍ以上と厚く、抵抗変化膜４３の厚みが抵抗膜４６より薄い為、チャネル半導体膜４４から抵抗膜４６に侵入した電流のうち、抵抗変化膜４３に抜ける電流は少なく、その大部分は、抵抗膜４６内をＺ方向に流れる。電流は、選択セルトランジスタＭＴのチャネル領域４４ａをＺ方向に通過し終わりチャネル半導体膜４４の抵抗が下がる隣接メモリセルＭＣとの境界近傍のＺ位置において、チャネル半導体膜４４側に戻る。そして、電流は、非選択メモリセルＭＣのチャネル半導体膜４４を通してストリングＳＴＲの端部に流出する。

【0096】

上記動作により、選択メモリセルＭＣでは、主に抵抗膜４６に流れる電流Ｉ及び抵抗変化膜４３に印可される電圧Ｖに応じて発熱Ｐ＝ＩＶが発生する。発熱Ｐによる昇温により、隣接メモリセルＭＣの抵抗変化膜４３が所望の温度Ｔｔｈ（例えば、９００Ｋ程度）に昇温され抵抗変化膜４３を溶融された後、ストリングＳＴＲ両端の電位差がゆっくり減少され徐冷される。これにより、抵抗変化膜４３を結晶状態に出来、低抵抗状態に（セット動作）させることが出来る。

【0097】

あるいは、溶融後、ストリングＳＴＲ両端の電位差が急激に減らされ急冷されることにより、抵抗変化膜４３をアモルファス状態に出来、高抵抗状態に（リセット動作）させることが出来る。

【0098】

以上のように、実施形態では、半導体記憶装置１の各ストリングＳＴＲにおいて、抵抗膜４６が抵抗変化膜４３より厚い。複数のワード線（複数の導電層）ＷＬとストリングＳＴＲとが交差する複数の交差位置に複数のメモリセルが形成される。これにより、各メモリセルＭＣへのライト時に抵抗膜４６に電流を流して発熱させ抵抗変化膜４３を所望の温度Ｔｔｈ（例えば、９００Ｋ以上）に昇温させることができ、徐冷（セット動作）又は急冷（リセット動作）させることができる。すなわち、各メモリセルＭＣへのライト時における発熱・昇温を主として抵抗膜４６で行う。これにより、動作抵抗条件（数式３参照）による抵抗変化膜４３の材料の制約を緩和でき、動作抵抗条件を満たしながら抵抗変化膜４３に適用可能な材料の範囲を拡大できる。これにより、半導体記憶装置１において、各メモリセルＭＣへのライト動作の信頼性を向上しながら、その設計自由度を拡大できる。したがって、半導体記憶装置１を柔軟に設計できる。

【0099】

なお、実施形態の第１の変形例として、抵抗膜４６は、数式３に示されるような動作抵抗条件を満たす任意の高抵抗材料で形成可能であり、例えば、図７（ａ）～図７（ｃ）に示すようなＧｅ原子を含む高抵抗材料で形成されてもよい。図７は、実施形態の第１の変形例における抵抗膜の材料を示す図である。図７（ａ）は、非特許文献３に記載された、３００ＫにおけるＧｅ原子の比抵抗と不純物濃度との関係を示す図である。図７（ｂ）は、元素の周期律表である。図７（ｃ）は、非特許文献３に記載された、Ｇｅ原子の電気伝導度の温度依存性を異なる複数の不純物濃度について示す図である。

【0100】

抵抗膜４６は、所望の温度（例えば、９００Ｋ以上）における電気伝導率が４Ｓ／ｃｍ以上４０Ｓ／ｃｍ以下である材料が望ましい。図７（ａ）に示す３００ＫにおけるＧｅ原子の比抵抗の値から、９００Ｋで電気伝導率が４Ｓ／ｃｍ以上４０Ｓ／ｃｍ以下になり得る元素としてＧｅ原子を例示することができる。抵抗膜４６は、Ｇｅ原子を含んでもよい。Ｇｅ原子は抵抗変化膜４３の材料（例えば、ＧｅＳｂＴｅ）と整合性が良い。

【0101】

抵抗膜４６は、その電気伝導度を調節するために、さらに不純物を含んでもよい。チャネル半導体膜４４がＮ型である場合、図７（ｂ）の周期律表に太線で囲って示すように、抵抗膜４６がＮ型半導体になる様にＧｅ原子にＰ、Ａｓ、Ｓｂ、Ｂｉ等の不純物が含まれる材料が有望である。抵抗膜４６は、Ｐ、Ａｓ、Ｓｂ、Ｂｉを含む群から選択される１以上の元素を不純物としてさらに含んでもよい。

【0102】

図７（ａ）で示される３００Ｋの比抵抗と不純物濃度との関係と、図７（ｃ）に示される電気伝導度の温度依存性とを考慮すると、抵抗膜４６の不純物濃度（又は不純物密度）は、１ｅ１４／ｃｍ^３～１ｅ１６／ｃｍ^３が望ましい。

【0103】

このように、抵抗膜４６が、Ｇｅ原子を含み、Ｐ、Ａｓ、Ｓｂ、Ｂｉを含む群から選択される１以上の元素を不純物としてさらに含むことで、各メモリセルＭＣへのライト時に抵抗膜４６に電流を流して発熱させ抵抗変化膜４３を所望の温度（例えば、９００Ｋ以上）に昇温させることが容易になる。すなわち、半導体記憶装置１において、各メモリセルＭＣへのライト時における発熱・昇温を主として抵抗膜４６で適切に行うことができ、動作抵抗条件を満たしながら抵抗変化膜４３に適用可能な材料の範囲を拡大できる。

【0104】

実施形態の第２の変形例として、選択メモリセルＭＣは、図８（ｃ）、図９（ｃ）に示すように動作してもよい。

【0105】

図８は、ライト時の選択メモリセル付近の電流密度分布を示す図である。図８（ｃ）は、実施形態の第２の変形例における選択メモリセルＭＣ付近の電流密度分布を示す。図８（ａ）は、図１４に相当する構成における選択メモリセルＭＣ付近の電流密度分布を示す。図８（ｂ）は、図１８の構成における選択メモリセルＭＣ付近の電流密度分布を示す。

【0106】

図９は、ライト時の選択メモリセル付近の温度分布を示す図である。図９（ｃ）は、実施形態の第２の変形例における選択メモリセルＭＣ付近の温度分布を示す。図８（ａ）は、図１４に相当する構成における選択メモリセルＭＣ付近の電流密度分布を示す。図８（ｂ）は、図１８の構成における選択メモリセルＭＣ付近の電流密度分布を示す。

【0107】

図１４に相当する構成では、ストリングＳＴＲが抵抗膜４６を含まず抵抗変化膜９４３の外周がチャネル半導体膜９４４で覆われ、チャネル半導体膜９４４が図１８のチャネル半導体膜９４４ａに置き換わっている。図１４に相当する構成では、ライト時（例えば、リセット動作時）において、図８（ａ）、図９（ａ）に示す様に、相変化材料（例えば、ＧＳＴ）等の抵抗変化膜９４３にある程度の電気抵抗率を有する材料を適用出来ると、抵抗変化膜９４３に迂回電流が流れ、抵抗変化膜９４３の抵抗で発熱して選択メモリセルＭＣ部分を選択的に昇温させることが可能になる。ただし、これは、抵抗変化膜９４３に適用可能な材料がある程度の電気抵抗率を有する材料に限定されることになる。

【0108】

図１８の構成では、ストリングＳＴＲが抵抗変化膜９４３より薄い抵抗膜９４６を含む。図１８の構成では、相変化材料等の抵抗変化膜９４３が所望の電気抵抗率より低くて、その替わりに例えば２ｎｍ程度の高抵抗材料の抵抗膜９４６を抵抗変化膜９４３とチャネル半導体膜９４４ａとの間に挿入される。図１８の構成では、ライト時（例えば、リセット動作時）において、図８（ｂ）、図９（ｂ）に示す様に、チャネル半導体膜９４４ａから流入した電流は抵抗膜９４６を超えて抵抗変化膜９４３に直ぐに抜けてしまっている。これにより昇温温度が下がり、更に昇温範囲が広くブロードな温度上昇になってしまう。更に電流を増やして昇温しても隣接セル温度が上がり、動作特性のばらつき（Ｄｉｓｔｕｒｂａｎｃｅ）を生じさせ得る。

【0109】

一方、実施形態の第２の変形例の構造では、ストリングＳＴＲが抵抗変化膜４３より厚い抵抗膜４６を含む。例えば、抵抗変化膜４３＝２ｎｍ、抵抗膜４６＝１０ｎｍとする。実施形態の第２の変形例の構造では、図８（ｃ）、図９（ｃ）に示すように、チャネル半導体膜４４から抵抗膜４６に入った電流は抵抗膜４６が厚い為、抵抗変化膜４３に抜けるより、抵抗膜４６をＺ方向に流れ、選択メモリセルＭＣと－Ｚ側の隣接メモリセルＭＣとの間のＺ位置でチャネル半導体膜４４に抜ける。これにより、実施形態の第２の変形例の構造では、抵抗変化膜４３で発熱して、その熱は抵抗変化膜４３側で籠るので、抵抗変化膜４３の温度のピークが高くなる。これら効果は抵抗変化膜４３が薄いほど、等価抵抗として、抵抗膜４６に対して高くなるのでより抵抗膜４６に電流が流れて効率が上がる。

【0110】

このように、ストリングＳＴＲが抵抗変化膜４３より厚い抵抗膜４６を含むことで、ライト時（例えば、リセット動作時）に抵抗膜４６に電流を流して発熱させ抵抗変化膜４３を所望の温度（例えば、９００Ｋ以上）に昇温させることが容易になる。すなわち、半導体記憶装置１において、各メモリセルＭＣへのライト時における発熱・昇温を主として抵抗膜４６で適切に行うことができ、動作抵抗条件を満たしながら抵抗変化膜４３に適用可能な材料の範囲を拡大できる。

【0111】

実施形態の第３の変形例として、選択メモリセルＭＣは、図１０（ｃ）、図１０（ｄ）に示すように動作してもよい。図１０は、ライト時の抵抗変化膜の温度分布を示す図である。図１０（ａ）は、図１４の構成におけるライト時の抵抗変化膜の温度分布を示す。図１０（ｂ）は、図１８の構成におけるライト時の抵抗変化膜の温度分布を示す。図１０（ｃ）、図１０（ｄ）は、実施形態の第３の変形例の構造におけるライト時の抵抗変化膜の温度分布を示す。

【0112】

図１０（ａ）では、抵抗変化膜９４３の膜厚がＤ_９４３＝１０ｎｍである場合における抵抗変化膜９４３の温度分布が実線で示される。図１０（ｂ）では、抵抗変化膜９４３の膜厚がＤ_９４３＝８ｎｍであり、抵抗膜９４６の膜厚がＤ_９４６＝２ｎｍである場合における抵抗変化膜９４３の温度分布が実線で示される。

【0113】

図１０（ｃ）では、抵抗変化膜４３の膜厚がＤ_４３＝１ｎｍであり、抵抗膜４６の膜厚がＤ_４６＝１２ｎｍである場合における抵抗変化膜４３の温度分布が実線で示される。抵抗変化膜４３の膜厚がＤ_４３＝１ｎｍであり、抵抗膜４６の膜厚がＤ_４６＝１０ｎｍである場合における抵抗変化膜４３の温度分布が一点鎖線で示される。抵抗変化膜４３の膜厚がＤ_４３＝２ｎｍであり、抵抗膜４６の膜厚がＤ_４６＝１０ｎｍである場合における抵抗変化膜４３の温度分布が点線で示される。

【0114】

図１０（ｄ）では、抵抗変化膜４３の膜厚がＤ_４３＝２ｎｍであり、抵抗膜４６の膜厚がＤ_４６＝８ｎｍである場合における抵抗変化膜４３の温度分布が一点鎖線で示される。抵抗変化膜４３の膜厚がＤ_４３＝２ｎｍであり、抵抗膜４６の膜厚がＤ_４６＝６ｎｍである場合における抵抗変化膜４３の温度分布が実線で示される。

【0115】

図１４の構成では、相変化材料等の抵抗変化膜９４３が例えば１６Ｓ／ｃｍと高抵抗ならば、図１０（ａ）に示すように、選択メモリセルＭＣのＺ位置範囲ΔＺ_ＳＬにおいてピーク温度が所望の温度Ｔｔｈ（例えば、９００Ｋ）に達するが、抵抗率制御が困難であり、抵抗変化膜９４３に適用可能な材料が限定されやすい。

【0116】

図１８の構成では、抵抗変化膜９４３の膜厚がＤ_９４３＝８ｎｍであり、抵抗膜９４６の膜厚がＤ_９４６＝２ｎｍであり、選択メモリセルＭＣにおいて電流が抵抗膜９４６を抜けて抵抗変化膜９４３へ流れやすい。このため、図１８の構成では、図１０（ｂ）に示すように、選択メモリセルＭＣのＺ位置範囲ΔＺ_ＳＬにおいて、温度ピークがブロードで５００Ｋ程度しか昇温せず、所望の温度Ｔｔｈ（例えば、９００Ｋ）に達しない。

【0117】

実施形態の第３の変形例の構成では、抵抗変化膜４３の膜厚をＤ_４３＝２ｎｍ→１ｎｍと薄くしていき、抵抗膜４６の膜厚をＤ_４６＝６ｎｍ→１２ｎｍと厚くしていくと、選択メモリセルＭＣにおいて電流が抵抗膜４６内を流れるようになる。すなわち、実施形態の第３の変形例の構成では、図１０（ｄ）の実線→図１０（ｄ）の一点鎖線→図１０（ｃ）の点線→図１０（ｃ）の一点鎖線→図１０（ｃ）の実線と、抵抗変化膜４３の薄膜化及び抵抗膜４６の厚膜化を行うと、抵抗膜４６の発熱で抵抗変化膜４３を昇温しやすくなる傾向にある。例えば、抵抗膜４６の膜厚が１０ｎｍ以上になると、ピーク温度が所望の温度Ｔｔｈ（例えば、９００Ｋ）に達する。

【0118】

このように、ストリングＳＴＲが抵抗変化膜４３より厚い抵抗膜４６を含むことで、ライト時（例えば、リセット動作時）に抵抗膜４６に電流を流して発熱させ抵抗変化膜４３を所望の温度（例えば、９００Ｋ以上）に昇温させることが容易になる。すなわち、半導体記憶装置１において、各メモリセルＭＣへのライト時における発熱・昇温を主として抵抗膜４６で適切に行うことができ、動作抵抗条件を満たしながら抵抗変化膜４３に適用可能な材料の範囲を拡大できる。

【0119】

実施形態の第４の変形例として、選択メモリセルＭＣは、図１１（ｃ）に示すように動作してもよい。図１１は、ライト時のストリングＳＴＲ内の抵抗分圧を示す図である。図１１（ａ）は、図１４の構成におけるライト時のストリングＳＴＲ内の抵抗分圧を示す。図１１（ｂ）は、図１８の構成におけるライト時のストリングＳＴＲ内の抵抗分圧を示す。図１１（ｃ）は、実施形態の第４の変形例の構造におけるライト時のストリングＳＴＲ内の抵抗分圧を示す。

【0120】

図１１（ａ）では、抵抗変化膜９４３の膜厚がＤ_９４３＝１０ｎｍである場合におけるストリングＳＴＲ内の抵抗分圧が実線で示される。図１１（ｂ）では、抵抗変化膜９４３の膜厚がＤ_９４３＝８ｎｍであり、抵抗膜９４６の膜厚がＤ_９４６＝２ｎｍである場合におけるストリングＳＴＲ内の抵抗分圧が実線で示される。

【0121】

図１１（ｃ）では、抵抗変化膜４３の膜厚がＤ_４３＝１ｎｍであり、抵抗膜４６の膜厚がＤ_４６＝１２ｎｍである場合におけるストリングＳＴＲ内の抵抗分圧が実線で示される。抵抗変化膜４３の膜厚がＤ_４３＝２ｎｍであり、抵抗膜４６の膜厚がＤ_４６＝１０ｎｍである場合におけるストリングＳＴＲ内の抵抗分圧が点線で示される。

【0122】

図１４の構成では、ライト時に、ストリングＳＴＲ両端に電圧ΔＶ_ＡＬＬ（例えば、４Ｖ）が印可される場合、図１１（ａ）に示すように、チャネル半導体膜９４４における選択メモリセルＭＣのＺ位置範囲ΔＺ_ＳＬの両端に比較的大きな分圧ΔＶ_ＳＬ１（例えば、２Ｖ）がかかる。図１４の構成では、ライト時に抵抗変化膜９４３で発熱昇温しやすいが、抵抗率制御が困難であり、抵抗変化膜９４３に適用可能な材料が限定されやすい。

【0123】

図１８の構成では、抵抗変化膜９４３の膜厚がＤ_９４３＝８ｎｍであり、抵抗膜９４６の膜厚がＤ_９４６＝２ｎｍであり、選択メモリセルＭＣにおいて電流が抵抗膜９４６を抜けて抵抗変化膜９４３へ流れやすく、高い等価抵抗が得られにくい。このため、図１８の構成では、図１１（ｂ）に示すように、チャネル半導体膜９４４における選択メモリセルＭＣのＺ位置範囲ΔＺ_ＳＬの両端にかかる分圧ΔＶ_ＳＬ２が比較的小さい。図１８の構成では、ライト時に抵抗変化膜９４３で発熱昇温しにくく、セット動作・リセット動作の実現が困難である。

【0124】

実施形態の第４の変形例の構成では、抵抗変化膜４３の膜厚をＤ_４３＝２ｎｍ→１ｎｍと薄くしていき、抵抗膜４６の膜厚をＤ_４６＝１０ｎｍ→１２ｎｍと厚くしていくと、選択メモリセルＭＣにおいて電流が抵抗膜４６内を流れやすくなる。すなわち、実施形態の第４の変形例の構成では、図１０（ｃ）の点線→図１０（ｃ）の実線と、抵抗変化膜４３の薄膜化及び抵抗膜４６の厚膜化を行うと、チャネル半導体膜９４４における選択メモリセルＭＣのＺ位置範囲ΔＺ_ＳＬの両端にかかる分圧がΔＶ_ＳＬ３→ΔＶ_ＳＬ４と大きくなる。すなわち、実施形態の第４の変形例の構成では、抵抗変化膜４３の薄膜化及び抵抗膜４６の厚膜化を行うと、ライト時に抵抗変化膜９４３で発熱昇温しやすくなり、セット動作・リセット動作の実現が容易になる。

【0125】

このように、ストリングＳＴＲが抵抗変化膜４３より厚い抵抗膜４６を含むことで、ライト時に抵抗膜４６にかかる分圧を大きくして発熱させ昇温でき、抵抗変化膜４３を所望の温度（例えば、９００Ｋ以上）に昇温させることが容易になる。すなわち、半導体記憶装置１において、各メモリセルＭＣへのライト時における発熱・昇温を主として抵抗膜４６で適切に行うことができ、動作抵抗条件を満たしながら抵抗変化膜４３に適用可能な材料の範囲を拡大できる。

【0126】

実施形態の第５の変形例として、選択メモリセルＭＣは、リード時に、図１２（ｃ）、図１２（ｄ）に示すように動作してもよい。図１２は、リード時のメモリセルＭＣのセット・リセット状態間の電流変化を示す図であり、ストリングＳＴＲの両端に電圧が印加された際に選択メモリセルＭＣを流れるリード電流の変化が例示される。

【0127】

図１２（ａ）は、図１４の構成におけるリード時のメモリセルＭＣのセット・リセット状態間の電流変化を示す。図１２（ｂ）は、図１８の構成におけるリード時のメモリセルＭＣのセット・リセット状態間の電流変化を示す。図１２（ｃ）、図１２（ｄ）は、それぞれ、実施形態の第５の変形例の構造におけるリード時のメモリセルＭＣのセット・リセット状態間の電流変化を示す。

【0128】

図１２（ａ）では、抵抗変化膜９４３の膜厚がＤ_９４３＝１０ｎｍである場合における選択メモリセルＭＣのセット状態（低抵抗状態）の抵抗に応じたリード電流Ｉ_Ｌ１が実線で示され、リセット状態（高抵抗状態）の抵抗に応じたリード電流Ｉ_Ｈ１が点線で示される。図１２（ｂ）では、抵抗変化膜９４３の膜厚がＤ_９４３＝８ｎｍであり、抵抗膜９４６の膜厚がＤ_９４６＝２ｎｍである場合における選択メモリセルＭＣのセット状態（低抵抗状態）の抵抗に応じたリード電流Ｉ_Ｌ２が実線で示され、リセット状態（高抵抗状態）の抵抗に応じたリード電流Ｉ_Ｈ２が点線で示される。

【0129】

図１２（ｃ）では、抵抗変化膜４３の膜厚がＤ_４３＝２ｎｍであり、抵抗膜４６の膜厚がＤ_４６＝１０ｎｍである場合における選択メモリセルＭＣのセット状態（低抵抗状態）の抵抗に応じたリード電流Ｉ_Ｌ３が実線で示され、リセット状態（高抵抗状態）の抵抗に応じたリード電流Ｉ_Ｈ３が点線で示される。

【0130】

図１２（ｄ）では、抵抗変化膜４３の膜厚がＤ_４３＝１ｎｍであり、抵抗膜４６の膜厚がＤ_４６＝１２ｎｍである場合における選択メモリセルＭＣのセット状態（低抵抗状態）の抵抗に応じたリード電流Ｉ_Ｌ４が実線で示され、リセット状態（高抵抗状態）の抵抗に応じたリード電流Ｉ_Ｈ４が点線で示される。

【0131】

図１４の構成では、リード時に、ストリングＳＴＲ両端に所定電圧が印加される場合、図１２（ａ）に示すように、セット状態（低抵抗状態）のリード電流Ｉ_Ｌ１とリセット状態（高抵抗状態）のリード電流Ｉ_Ｈ１との電流比がある程度大きく（例えば、１～２桁程度）取れるので問題ない。

【0132】

図１８の構成では、リード時に、ストリングＳＴＲ両端に所定電圧が印加される場合、図１２（ｂ）に示すように、セット状態（低抵抗状態）のリード電流Ｉ_Ｌ２とリセット状態（高抵抗状態）のリード電流Ｉ_Ｈ２との電流比がある程度大きく（例えば、１～２桁程度）取れるので問題ない。

【0133】

実施形態の第５の変形例の構成では、各メモリセルＭＣは、等価的に、抵抗変化膜４３と抵抗膜４６との並列抵抗になる（図５（ｃ）参照）。

【0134】

このため、実施形態の第５の変形例の構成では、リード時に、ストリングＳＴＲ両端に所定電圧が印加される場合、抵抗変化膜４３がセット状態（低抵抗状態）であれば、図１３（ａ）に示すように、選択メモリセルＭＣを流れる電流の一部が抵抗膜４６に流れ、残りの一部が抵抗膜４６から抵抗変化膜４３に抜けて流れる。図１３は、実施形態の第５の変形例におけるリード時のメモリセルＭＣのセット・リセット状態の電流経路を示す図である。図１３は、選択メモリセルＭＣ内における電流パスの位置を示す。抵抗変化膜４３がリセット状態（高抵抗状態）であれば、図１３（ｂ）に示すように、選択メモリセルＭＣを流れる大部分の電流が抵抗膜４６に流れる。

【0135】

すなわち、実施形態の第５の変形例の構成では、リード時に、ストリングＳＴＲ両端に所定電圧が印加される場合、図１２（ｃ）に示すように、セット状態（低抵抗状態）のリード電流Ｉ_Ｌ３とリセット状態（高抵抗状態）のリード電流Ｉ_Ｈ３との電流比が比較的小さく（例えば、２倍程度）なる。あるいは、図１２（ｄ）に示すように、セット状態（低抵抗状態）のリード電流Ｉ_Ｌ４とリセット状態（高抵抗状態）のリード電流Ｉ_Ｈ４との電流比が比較的小さく（例えば、２倍程度）なる。電流比が比較的小さくなっても、セット状態（低抵抗状態）のリード電流とリセット状態（高抵抗状態）のリード電流とが２値判定されるのであれば、メモリとしては問題なくリード動作可能である。

【0136】

このように、ストリングＳＴＲが抵抗変化膜４３より厚い抵抗膜４６を含むことで、リード時にセット状態（低抵抗状態）のリード電流とリセット状態（高抵抗状態）のリード電流とが２値判定させリード動作させることが可能である。すなわち、半導体記憶装置１において、各メモリセルＭＣからのリード動作を適切に行うことができ、動作抵抗条件を満たしながら抵抗変化膜４３に適用可能な材料の範囲を拡大できる。

【0137】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0138】

１ 半導体記憶装置、２２，９２２ 積層体、４３，９４３ 抵抗変化膜、４４，９４４，９４４ａ チャネル半導体膜、４６，９４６ 抵抗膜、ＳＴＲ ストリング。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】