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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024131386
(43)【公開日】2024-09-30
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20240920BHJP
G06F 13/16 20060101ALI20240920BHJP
G11C 7/10 20060101ALI20240920BHJP
G11C 7/22 20060101ALI20240920BHJP
【ＦＩ】
G06F12/00 564A
G06F12/00 597U
G06F13/16 520B
G11C7/10 460
G11C7/22
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023041613
(22)【出願日】2023-03-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】小泉 慎哉
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CC01
5B160MB00
(57)【要約】
【課題】不揮発性メモリが正しくデータを取り込むことができるメモリシステムを提供すること。
【解決手段】実施形態に係るメモリシステムは、不揮発性メモリと、不揮発性メモリに電気的に接続されたコントローラと、を具備する。コントローラは、第１信号線を介してライトコマンドとアドレスを不揮発性メモリへ送信し、アドレスを送信してからライトデータを送信するまでの期間の少なくとも一部の期間に、第１信号線を介してダミーデータを不揮発性メモリへ送信し、ダミーデータを送信してから、第２信号線を介してデータストローブ信号を不揮発性メモリへ送信し、データストローブ信号に同期して、第１信号線を介してライトデータを不揮発性メモリへ送信する。
【選択図】図９
【解決手段】実施形態に係るメモリシステムは、不揮発性メモリと、不揮発性メモリに電気的に接続されたコントローラと、を具備する。コントローラは、第１信号線を介してライトコマンドとアドレスを不揮発性メモリへ送信し、アドレスを送信してからライトデータを送信するまでの期間の少なくとも一部の期間に、第１信号線を介してダミーデータを不揮発性メモリへ送信し、ダミーデータを送信してから、第２信号線を介してデータストローブ信号を不揮発性メモリへ送信し、データストローブ信号に同期して、第１信号線を介してライトデータを不揮発性メモリへ送信する。
【選択図】図９
【特許請求の範囲】
【請求項1】
不揮発性メモリと、
前記不揮発性メモリに電気的に接続され、
第１信号線を介してライトコマンドとアドレスを前記不揮発性メモリへ送信し、
前記アドレスを送信してからライトデータを送信するまでの期間の少なくとも一部の期間に、前記第１信号線を介してダミーデータを前記不揮発性メモリへ送信し、
前記ダミーデータを送信してから、第２信号線を介してデータストローブ信号を前記不揮発性メモリへ送信し、前記データストローブ信号に同期して、前記第１信号線を介して前記ライトデータを前記不揮発性メモリへ送信する、
ように構成されたコントローラと、を具備する
メモリシステム。
前記不揮発性メモリに電気的に接続され、
第１信号線を介してライトコマンドとアドレスを前記不揮発性メモリへ送信し、
前記アドレスを送信してからライトデータを送信するまでの期間の少なくとも一部の期間に、前記第１信号線を介してダミーデータを前記不揮発性メモリへ送信し、
前記ダミーデータを送信してから、第２信号線を介してデータストローブ信号を前記不揮発性メモリへ送信し、前記データストローブ信号に同期して、前記第１信号線を介して前記ライトデータを前記不揮発性メモリへ送信する、
ように構成されたコントローラと、を具備する
メモリシステム。
【請求項2】
前記コントローラは、
前記データストローブ信号をハイレベルに維持した状態で、前記第１信号線を介して前記アドレスを前記不揮発性メモリへ送信し、
前記アドレスを送信した後、前記データストローブ信号をローレベルに維持し、
前記データストローブ信号をローレベルに維持した状態で、前記第１信号線を介して前記ダミーデータを前記不揮発性メモリへ送信する、ように構成された、
請求項１記載のメモリシステム。
前記データストローブ信号をハイレベルに維持した状態で、前記第１信号線を介して前記アドレスを前記不揮発性メモリへ送信し、
前記アドレスを送信した後、前記データストローブ信号をローレベルに維持し、
前記データストローブ信号をローレベルに維持した状態で、前記第１信号線を介して前記ダミーデータを前記不揮発性メモリへ送信する、ように構成された、
請求項１記載のメモリシステム。
【請求項3】
前記コントローラは、
前記ダミーデータを送信した後、前記データストローブ信号のトグルを開始し、
前記第１信号線を介して前記ライトデータを、前記データストローブ信号のトグルに同期して前記不揮発性メモリへ送信する、ように構成された、
請求項２記載のメモリシステム。
前記ダミーデータを送信した後、前記データストローブ信号のトグルを開始し、
前記第１信号線を介して前記ライトデータを、前記データストローブ信号のトグルに同期して前記不揮発性メモリへ送信する、ように構成された、
請求項２記載のメモリシステム。
【請求項4】
前記コントローラは、
アドレスラッチイネーブル信号をアサートした状態で、前記第１信号線を介して前記アドレスを前記不揮発性メモリへ送信し、
前記アドレスを送信した後、前記アドレスラッチイネーブル信号をデアサートし、
前記アドレスラッチイネーブル信号をデアサートした後、前記データストローブ信号をローレベルに維持した状態で、前記第１信号線を介して前記ダミーデータを前記不揮発性メモリへ送信する、ように構成された、
請求項１記載のメモリシステム。
アドレスラッチイネーブル信号をアサートした状態で、前記第１信号線を介して前記アドレスを前記不揮発性メモリへ送信し、
前記アドレスを送信した後、前記アドレスラッチイネーブル信号をデアサートし、
前記アドレスラッチイネーブル信号をデアサートした後、前記データストローブ信号をローレベルに維持した状態で、前記第１信号線を介して前記ダミーデータを前記不揮発性メモリへ送信する、ように構成された、
請求項１記載のメモリシステム。
【請求項5】
前記コントローラは、
前記ダミーデータを送信した後、前記データストローブ信号のトグルを開始し、
前記第１信号線を介して前記ライトデータを、前記データストローブ信号のトグルに同期して前記不揮発性メモリへ送信する、ように構成された、
請求項４記載のメモリシステム。
前記ダミーデータを送信した後、前記データストローブ信号のトグルを開始し、
前記第１信号線を介して前記ライトデータを、前記データストローブ信号のトグルに同期して前記不揮発性メモリへ送信する、ように構成された、
請求項４記載のメモリシステム。
【請求項6】
前記コントローラは、
前記データストローブ信号をハイレベルに維持した状態で、前記第１信号線を介して前記アドレスを前記不揮発性メモリへ送信し、
前記アドレスを送信した後、前記データストローブ信号をローレベルに維持し、
前記データストローブ信号をローレベルに維持した状態で、前記第１信号線を介して前記ダミーデータの前記不揮発性メモリへの送信を開始し、
前記ダミーデータの送信中に、前記データストローブ信号のトグルを開始する、ように構成された、
請求項１記載のメモリシステム。
前記データストローブ信号をハイレベルに維持した状態で、前記第１信号線を介して前記アドレスを前記不揮発性メモリへ送信し、
前記アドレスを送信した後、前記データストローブ信号をローレベルに維持し、
前記データストローブ信号をローレベルに維持した状態で、前記第１信号線を介して前記ダミーデータの前記不揮発性メモリへの送信を開始し、
前記ダミーデータの送信中に、前記データストローブ信号のトグルを開始する、ように構成された、
請求項１記載のメモリシステム。
【請求項7】
前記コントローラは、
前記データストローブ信号をローレベルに維持した状態で、前記第１信号線を介して前記ダミーデータの第１部分を前記不揮発性メモリへ送信し、
前記データストローブ信号のトグルに同期して、前記第１信号線を介して前記ダミーデータの第２部分を前記不揮発性メモリへ送信する、ように構成された、
請求項６記載のメモリシステム。
前記データストローブ信号をローレベルに維持した状態で、前記第１信号線を介して前記ダミーデータの第１部分を前記不揮発性メモリへ送信し、
前記データストローブ信号のトグルに同期して、前記第１信号線を介して前記ダミーデータの第２部分を前記不揮発性メモリへ送信する、ように構成された、
請求項６記載のメモリシステム。
【請求項8】
前記コントローラは、
前記データストローブ信号をハイレベルに維持した状態で、前記第１信号線を介して前記ダミーデータを前記不揮発性メモリへ送信し、
前記ダミーデータを送信した後、前記データストローブ信号をローレベルに維持し、
前記データストローブ信号をローレベルに維持した後、前記データストローブ信号のトグルを開始し、
前記第１信号線を介して前記ライトデータを、前記データストローブ信号のトグルに同期して前記不揮発性メモリへ送信する、ように構成された、
請求項１記載のメモリシステム。
前記データストローブ信号をハイレベルに維持した状態で、前記第１信号線を介して前記ダミーデータを前記不揮発性メモリへ送信し、
前記ダミーデータを送信した後、前記データストローブ信号をローレベルに維持し、
前記データストローブ信号をローレベルに維持した後、前記データストローブ信号のトグルを開始し、
前記第１信号線を介して前記ライトデータを、前記データストローブ信号のトグルに同期して前記不揮発性メモリへ送信する、ように構成された、
請求項１記載のメモリシステム。
【請求項9】
前記ダミーデータは、第１ダミーデータと、前記第１ダミーデータに続く第２ダミーデータと、を含み、
前記第１ダミーデータは、全てのビットが第１値のデータであり、
前記第２ダミーデータは、全てのビットが前記第１値とは異なる第２値のデータである、
請求項１乃至請求項８のいずれか一項記載のメモリシステム。
前記第１ダミーデータは、全てのビットが第１値のデータであり、
前記第２ダミーデータは、全てのビットが前記第１値とは異なる第２値のデータである、
請求項１乃至請求項８のいずれか一項記載のメモリシステム。
【請求項10】
前記ダミーデータは、第１ダミーデータと、前記第１ダミーデータに続く第２ダミーデータと、を含み、
前記第１ダミーデータは、偶数ビット目が第１値であり奇数ビット目が前記第１値とは異なる第２値であるデータであり、
前記第２ダミーデータは、偶数ビット目が前記第２値であり奇数ビット目が前記第１値であるデータである、
請求項１乃至請求項８のいずれか一項記載のメモリシステム。
前記第１ダミーデータは、偶数ビット目が第１値であり奇数ビット目が前記第１値とは異なる第２値であるデータであり、
前記第２ダミーデータは、偶数ビット目が前記第２値であり奇数ビット目が前記第１値であるデータである、
請求項１乃至請求項８のいずれか一項記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【0002】
不揮発性メモリを用いるメモリシステムの一例として、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：以下、ＳＳＤと称する）が知られている。ＳＳＤは、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）とメモリコントローラを備える。メモリコントローラは、Ｉ／Ｏ信号線を介して、コマンド（及びアドレス）とデータを不揮発性メモリに送信する。メモリコントローラは、Ｉ／Ｏ信号線とは別の信号線を介して、データストローブ信号を不揮発性メモリに送信する。不揮発性メモリは、データストローブ信号の立ち上がりタイミングを中心とする所定幅の期間内で、データを取り込む。
【0003】
データストローブ信号の波形は、伝送中に歪む場合がある。波形の歪みによりデータストローブ信号の立ち上がりタイミングが所定のタイミングからずれると、不揮発性メモリは、正しいデータを取り込むことができない。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０２０／１７４７０６号明細書
【特許文献2】米国特許出願公開第２０１９／３９２８８６号明細書
【特許文献3】米国特許出願公開第２０２１／３４９６６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
一つの実施形態は、不揮発性メモリが正しいデータを取り込むことができるメモリシステムを提供することである。
【課題を解決するための手段】
【0006】
実施形態に係るメモリシステムは、不揮発性メモリと、不揮発性メモリに電気的に接続されたコントローラと、を具備する。コントローラは、第１信号線を介してライトコマンドとアドレスを不揮発性メモリへ送信し、アドレスを送信してからライトデータを送信するまでの期間の少なくとも一部の期間に、第１信号線を介してダミーデータを不揮発性メモリへ送信し、ダミーデータを送信してから、第２信号線を介してデータストローブ信号を不揮発性メモリへ送信し、データストローブ信号に同期して、第１信号線を介してライトデータを不揮発性メモリへ送信する、ように構成される。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係るメモリシステムを含む情報処理システムの一例を説明するための図。
【図2】第１実施形態に係るＮＡＮＤチップの構成の一例を説明するための図。
【図3】第１実施形態に係るライト動作時の信号波形の一例を説明するための図。
【図4】第１実施形態に係る入力回路の一例を説明するための回路図。
【図5】第１実施形態に係る入力回路の一動作例を説明するための波形図。
【図6】第１実施形態に係る入力回路の他の例を説明するための回路図。
【図7】第１実施形態に係る入力回路の他の動作例を説明するための波形図である。
【図8】第１実施形態に係るＮＡＮＤインターフェース回路が信号を出力することにより電源電圧が低下する一例を説明するための図。
【図9】第１実施形態に係るＮＡＮＤインターフェース回路の動作の一例を説明するための図。
【図10】第２実施形態に係るＮＡＮＤインターフェース回路の動作の一例を説明するための図。
【図11】第３実施形態に係るＮＡＮＤインターフェース回路の動作の一例を説明するための図。
【発明を実施するための形態】
【0008】
以下、図面を参照して、実施形態を説明する。以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置、材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。なお、以下の説明において、「接続」は直接接続のみならず、他の要素を介した接続も含む場合もある。
【0009】
以下、図面を参照しながら本実施の形態について詳細に説明する。
【0010】
（第１実施形態）
図１は、第１実施形態に係るメモリシステムを含む情報処理システムの一例を説明するための図である。情報処理システム１０は、ホスト１２とメモリシステム１４を有する。メモリシステム１４は、例えばＳＳＤである。以下の説明では、メモリシステム１４はＳＳＤ１４と称される。
図１は、第１実施形態に係るメモリシステムを含む情報処理システムの一例を説明するための図である。情報処理システム１０は、ホスト１２とメモリシステム１４を有する。メモリシステム１４は、例えばＳＳＤである。以下の説明では、メモリシステム１４はＳＳＤ１４と称される。
【0011】
ホスト１２は、ＳＳＤ１４を制御するように構成された情報処理装置である。ホスト１２の例は、パーソナルコンピュータ、サーバコンピュータ、携帯端末、車載機器である。
【0012】
ＳＳＤ１４は、ホスト１２にケーブルまたはネットワークを介して接続されてもよいし、ホスト１２に内蔵されてもよい。ＳＳＤ１４は、メモリコントローラ２０、不揮発性メモリ４０、及び電源回路５０を有する。
【0013】
不揮発性メモリ４０の一例は、ＮＡＮＤ型フラッシュメモリである。不揮発性メモリ４０として、ＮＡＮＤ型フラッシュメモリに限らず、ＮＯＲ型フラッシュメモリや他の種類の不揮発性メモリが用いられてもよい。不揮発性メモリ４０は、２次元構造のメモリであってもよいし、３次元構造のメモリであってもよい。以下の説明では、不揮発性メモリ４０は、ＮＡＮＤ型フラッシュメモリ４０と称される。
【0014】
ＮＡＮＤ型フラッシュメモリ４０は、複数のメモリチップを有する。以下の説明では、メモリチップはＮＡＮＤチップと称される。例えば、ＮＡＮＤ型フラッシュメモリ４０は、４個のＮＡＮＤチップ４２－０～４２－３を有する。ＮＡＮＤチップ４２－０～４２－３は、それぞれを区別する必要が無い場合、ＮＡＮＤチップ４２と称される。ＮＡＮＤチップ４２は、周辺回路４４とメモリ回路４６を有する。
【0015】
ＳＳＤ１４は、ランダムアクセスメモリ、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３６をさらに含んでもよい。ＤＲＡＭ３６は、ホスト１２とＮＡＮＤ型フラッシュメモリ４０の間のデータ転送のためのバッファとして機能する。ＤＲＡＭ３６の記憶領域の一部は、ライトバッファ、リードバッファ、及びコマンドバッファとして利用されてもよい。ライトバッファは、ＮＡＮＤ型フラッシュメモリ４０に書き込むデータを一時的に記憶する。リードバッファは、ＮＡＮＤ型フラッシュメモリ４０から読み出したデータを一時的に記憶する。コマンドバッファは、ホスト１２から受信したコマンドを、そのコマンドが実行されるまで一時的に記憶する。
【0016】
メモリコントローラ２０は、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）のような回路によって実現されてもよい。メモリコントローラ２０の各部の機能は、専用ハードウェア回路、プログラム（ファームウェア）を実行するプロセッサ、またはこれらの組み合わせ、により実現され得る。
【0017】
メモリコントローラ２０は、ホストインターフェース（ホスト Ｉ／Ｆ）回路２２、ＣＰＵ２４、ＤＲＡＭインターフェース（ＤＲＡＭ Ｉ／Ｆ）回路２６、スタティックＲＡＭ（ＳＲＡＭ）２８、エンコーダ／デコーダ３０、ＮＡＮＤインターフェース（ＮＡＮＤ Ｉ／Ｆ）回路３２、及びレジスタ３８を有する。ホスト Ｉ／Ｆ回路２２、ＣＰＵ２４、ＤＲＡＭ Ｉ／Ｆ回路２６、ＳＲＡＭ２８、エンコーダ／デコーダ３０、ＮＡＮＤ Ｉ／Ｆ回路３２、及びレジスタ３８は、バス３４を介して相互に接続される。これらの各部の一部は、メモリコントローラ２０の外部に配設されてもよい。
【0018】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ＮＡＮＤ型フラッシュメモリ４０に電気的に接続される。ＮＡＮＤ Ｉ／Ｆ回路３２は、ＣＰＵ２４の制御の下、ＮＡＮＤ型フラッシュメモリ４０を制御するように構成されたコントローラである。そのため、ＮＡＮＤ Ｉ／Ｆ回路３２は、ＮＡＮＤコントローラとも呼ばれる。メモリコントローラ２０とＮＡＮＤ型フラッシュメモリ４０の間のインターフェースの一例として、トグルインターフェース（Ｔｏｇｇｌｅ Ｉｎｔｅｒｆａｃｅ）が知られている。
【0019】
トグルインターフェースでは、コマンド、アドレス、及びデータは、Ｉ／Ｏ信号線を用いて転送される。すなわち、Ｉ／Ｏ信号線は、コマンド転送、アドレス転送、及びデータ転送に共用されている。このため、メモリコントローラ２０とＮＡＮＤ型フラッシュメモリ４０の間でデータが転送されている間は、コマンド又はアドレスの転送ができない。同様に、コマンド又はアドレスが転送されている間は、データの転送ができない。
【0020】
ホスト Ｉ／Ｆ回路２２は、ホスト１２との通信を実行する。ホスト Ｉ／Ｆ回路２２は、例えば、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（ＴＭ（トレードマーク））、及びＥｔｈｅｒｎｅｔ（ＴＭ（トレードマーク））に準拠したプロトコルでホスト１２との通信を実行する。ホスト Ｉ／Ｆ回路２２は、ライトコマンド、ユーザデータ、及びリードコマンドのような様々なコマンドやデータをホスト１２から受信する。
【0021】
ＤＲＡＭ Ｉ／Ｆ回路２６は、ＣＰＵ２４の制御の下、ＤＲＡＭ３６を制御するように構成されたインターフェース回路である。ＤＲＡＭ Ｉ／Ｆ回路２６は、ＤＲＡＭコントローラとも呼ばれる。
【0022】
ＳＲＡＭ２８は、例えばＣＰＵ２４の作業領域として用いられる。
【0023】
エンコーダ／デコーダ３０は、ＮＡＮＤ型フラッシュメモリ４０から読み出されたデータにおける誤り検出と誤り訂正のために、データの符号化と復号を行う。エンコーダ／デコーダ３０は、ＮＡＮＤ型フラッシュメモリ４０（より詳しくは後述するメモリセルアレイ１２０）に書き込まれるデータ（ライトデータ）を符号化する。エンコーダ／デコーダ３０は、ＮＡＮＤ型フラッシュメモリ４０から読み出されたデータ（リードデータ）を復号する。復号の際、エンコーダ／デコーダ３０は、リードデータにおける誤り検出と誤り訂正を実行する。
【0024】
レジスタ３８は、例えばダミーデータを記憶する。ＣＰＵ２４は、任意のダミーデータをレジスタ３８に書き込むことができる。なお、レジスタ３８を省略し、ＳＲＡＭ２８、ＤＲＡＭ３６、又はＣＰＵ２４内のメモリ、の記憶領域の一部がダミーデータを記憶してもよい。ダミーデータはＮＡＮＤ型フラッシュメモリ４０（より詳しくは後述するメモリセルアレイ１２０）に書き込まれないデータである。
【0025】
ＣＰＵ２４は、ホスト Ｉ／Ｆ回路２２、ＤＲＡＭ Ｉ／Ｆ回路２６、ＳＲＡＭ２８、エンコーダ／デコーダ３０、ＮＡＮＤ Ｉ／Ｆ回路３２、及びレジスタ３８を制御するように構成されたプロセッサである。ＣＰＵ２４は、ＳＳＤ１４の起動に応答して、ＮＡＮＤ型フラッシュメモリ４０又は図示しないＲＯＭから制御プログラム（ファームウェアと称する）をＳＲＡＭ２８にロードし、ファームウェアを実行することによって様々な処理を行う。
【0026】
電源回路５０は、ＳＳＤ１４に接続される外部装置（例えばホスト１２）から供給された電力を用いて、ＳＳＤ１４の各部に電力を供給する。
【0027】
図２は、第１実施形態に係るＮＡＮＤチップ４２の構成の一例を説明するための図である。周辺回路４４は、入出力回路１０２、ロジック制御回路１０４、チップ制御回路１０６、コマンドレジスタ１０８、アドレスレジスタ１１０、及びレディ／ビジー回路１１２を有する。メモリ回路４６は、メモリセルアレイ１２０、カラムデコーダ１２２、データレジスタ１２４、センスアンプ１２６、及びロウデコーダ１２８を有する。
【0028】
ＮＡＮＤチップ４２とＮＡＮＤ Ｉ／Ｆ回路３２とを接続する信号線は、Ｉ／Ｏ信号を転送するＩ／Ｏ信号線ＤＱ［７：０］と、制御信号を転送する制御信号線を含む。
【0029】
Ｉ／Ｏ信号線ＤＱ［７：０］は、それぞれが１ビットのＩ／Ｏ信号ＤＱを転送する８本の信号線を含む。Ｉ／Ｏ信号ＤＱは、コマンド、アドレス、及びデータを含む。すなわち、Ｉ／Ｏ信号線ＤＱ［７：０］は、８ビット幅のコマンド、８ビット幅のアドレス、及び８ビット幅のデータを転送する。Ｉ／Ｏ信号線ＤＱ［７：０］によって転送される信号のビット幅は８ビット幅に限定されない。
【0030】
制御信号線は、チップイネーブル信号線ＣＥｎ、コマンドラッチイネーブル信号線ＣＬＥ、アドレスラッチイネーブル信号線ＡＬＥ、ライトイネーブル信号線ＷＥｎ、一対のリードイネーブル信号線ＲＥｎ／ＲＥ、一対のデータストローブ信号線ＤＱＳ／ＤＱＳｎ、レディ／ビジー信号線ＲＹ／ＢＹｎを含む。各制御信号線は、１ビットの制御信号を転送する。
【0031】
各信号線の名称の末尾に付された“ｎ”は、その信号線によって転送される信号がローアクティブな信号であることを示す。以下の説明では、信号が有効なレベルであることは、「信号がアサートされている」と称される。信号が無効なレベルであることは、「信号がデアサートされている」と称される。ハイアクティブな信号は、ハイレベルでアサートされ、ローレベルでデアサートされる。ローアクティブな信号は、ハイレベルでデアサートされ、ローレベルでアサートされる。
【0032】
チップイネーブル信号線ＣＥｎ、コマンドラッチイネーブル信号線ＣＬＥ、及びアドレスラッチイネーブル信号線ＡＬＥは、ロジック制御回路１０４に接続される。Ｉ／Ｏ信号線ＤＱ［７：０］、ライトイネーブル信号線ＷＥｎ、リードイネーブル信号線ＲＥｎ／ＲＥ、及びデータストローブ信号線ＤＱＳ／ＤＱＳｎは、入出力回路１０２に接続される。レディ／ビジー信号線ＲＹ／ＢＹｎは、レディ／ビジー回路１１２に接続される。
【0033】
チップイネーブル信号線ＣＥｎは、チップイネーブル信号ＣＥｎを転送する。チップイネーブル信号ＣＥｎは、アクセスの対象となるＮＡＮＤチップ４２をイネーブル状態とするための信号である。
【0034】
コマンドラッチイネーブル信号線ＣＬＥは、コマンドラッチイネーブル信号ＣＬＥを転送する。コマンドラッチイネーブル信号ＣＬＥは、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて転送される信号がコマンドであることを示す。
【0035】
アドレスラッチイネーブル信号線ＡＬＥは、アドレスラッチイネーブル信号ＡＬＥを転送する。アドレスラッチイネーブル信号ＡＬＥは、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて転送される信号がアドレスであることを示す。
【0036】
ライトイネーブル信号線ＷＥｎは、ライトイネーブル信号ＷＥｎを転送する。ライトイネーブル信号ＷＥｎは、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて転送されるコマンドまたはアドレスを取り込むタイミングを示すデータストローブ信号である。
【0037】
レディ／ビジー信号線ＲＹ／ＢＹｎは、レディ／ビジー信号ＲＹ／ＢＹｎを転送する。レディ／ビジー信号ＲＹ／ＢＹｎは、ＮＡＮＤチップ４２がレディ状態であるか、ビジー状態であるかを示す。
【0038】
一対のリードイネーブル信号線ＲＥｎ／ＲＥは、一対のリードイネーブル信号ＲＥｎ／ＲＥを転送する。一対のリードイネーブル信号ＲＥｎ／ＲＥは、差動信号として構成される。一対のリードイネーブル信号ＲＥｎ／ＲＥは、メモリコントローラ２０がＮＡＮＤチップ４２にデータの出力タイミングを指示するタイミング信号である。以降、一対のリードイネーブル信号ＲＥｎ／ＲＥについて説明するときは、リードイネーブル信号ＲＥｎのみ言及し、リードイネーブル信号ＲＥへの言及を省略する。
【0039】
一対のデータストローブ信号線ＤＱＳ／ＤＱＳｎは、一対のデータストローブ信号ＤＱＳ／ＤＱＳｎを転送する。一対のデータストローブ信号ＤＱＳ／ＤＱＳｎは、差動信号として構成される。一対のデータストローブ信号ＤＱＳ／ＤＱＳｎは、データ転送の際に、転送先にデータの取り込みタイミングを指示する。ライト動作の際には、メモリコントローラ２０（より詳しくはＮＡＮＤ Ｉ／Ｆ回路３２）が、一対のデータストローブ信号ＤＱＳ／ＤＱＳｎを送信する。すなわち、ライト動作の際には、メモリコントローラ２０が送信する一対のデータストローブ信号ＤＱＳ／ＤＱＳｎに同期して、Ｉ／Ｏ信号線ＤＱ［７：０］を用いてデータが転送される。リード動作の際には、ＮＡＮＤチップ４２（より詳しくは周辺回路４４）が一対のデータストローブ信号ＤＱＳ／ＤＱＳｎを送信する。すなわち、リード動作の際には、ＮＡＮＤチップ４２が送信する一対のデータストローブ信号ＤＱＳ／ＤＱＳｎに同期して、Ｉ／Ｏ信号線ＤＱ［７：０］を用いてデータが転送される。以降、一対のデータストローブ信号ＤＱＳ／ＤＱＳｎについて説明するときは、データストローブ信号ＤＱＳのみ言及し、データストローブ信号ＤＱＳｎへの言及を省略する。
【0040】
入出力回路１０２は、ＮＡＮＤ Ｉ／Ｆ回路３２との間でＩ／Ｏ信号を送受信するためのバッファ回路である。入出力回路１０２は、Ｉ／Ｏ信号をラッチする。入出力回路１０２がラッチしたコマンド、アドレス、及びデータは、コマンドレジスタ１０８、アドレスレジスタ１１０、及びデータレジスタ１２４に夫々振り分けられて記憶される。
【0041】
アドレスレジスタ１１０に記憶されたアドレスは、チップ番号、ロウアドレス、及びカラムアドレスを含む。チップ番号は、ＮＡＮＤチップ４２－１、４２－２、４２－３、４２－４を区別するための識別情報である。チップ番号はチップ制御回路１０６に供給され、ロウアドレスはロウデコーダ１２８に供給され、カラムアドレスはカラムデコーダ１２２に供給される。なお、アドレスはチップ番号を含まなくてもよい。この場合、アドレス空間がチップ毎に区別され、アドレスがチップを識別できる情報を含んでもよい。
【0042】
ロジック制御回路１０４は、制御信号の入力を受け付ける。ロジック制御回路１０４は、受け付けた制御信号に基づいて、入出力回路１０２が受け付けたＩ／Ｏ信号の記憶先のレジスタを振り分ける。ロジック制御回路１０４は、受け付けた制御信号をチップ制御回路１０６に転送する。
【0043】
チップ制御回路１０６は、ロジック制御回路１０４を介して受信する各種制御信号及びコマンドレジスタ１０８に記憶されたコマンドに基づいて状態遷移する回路である。チップ制御回路１０６は、各ＮＡＮＤチップ４２の動作を制御する。
【0044】
レディ／ビジー回路１１２は、チップ制御回路１０６による制御の下でレディ／ビジー信号ＲＹ／ＢＹｎの状態を、レディ状態とビジー状態の間で遷移させる。
【0045】
ＮＡＮＤチップ４２のメモリセルアレイ１２０は、複数のブロックを有する。各ブロックは、複数のページを有する。各ページは、同一ワード線に接続された複数のメモリセルを有する。ブロックは、ＮＡＮＤ型フラッシュメモリ４０からデータを消去するデータ消去動作の単位である。ページは、データ書き込み動作とデータ読み出し動作の単位である。
【0046】
カラムデコーダ１２２とロウデコーダ１２８は、カラムアドレスとロウアドレスに応じてメモリセルアレイ１２０のメモリセルを指定する。ライト動作時、データレジスタ１２４内のデータは、カラムデコーダ１２２とロウデコーダ１２８により指定されたメモリセルに書き込まれる。リード動作時、センスアンプは、カラムデコーダ１２２とロウデコーダ１２８により指定されたメモリセルからデータを読み出す。読み出されたデータは、データレジスタ１２４に書き込まれる。
【0047】
次に、メモリコントローラ２０（より詳しくはＮＡＮＤ Ｉ／Ｆ回路３２）とＮＡＮＤチップ４２（より詳しくは周辺回路４４）の間のトグルインターフェースの概要を説明する。
【0048】
図３は、第１実施形態に係るライト動作時の信号波形の一例を説明するための図である。初期状態では、チップイネーブル信号ＣＥｎはデアサートされており、Ｉ／Ｏ信号線ＤＱ［７：０］はハイインピーダンス（Ｈｉ－Ｚ）状態であり、他の信号線の状態は不問（ｄｏｎ‘ｔ ｃａｒｅ）である。図３の斜線は不問の状態を示す。
【0049】
ＮＡＮＤ Ｉ／Ｆ回路３２は、チップイネーブル信号ＣＥｎとコマンドラッチイネーブル信号ＣＬＥをアサートし、アドレスラッチイネーブル信号ＡＬＥをデアサートし、リードイネーブル信号ＲＥｎをデアサートし、ライトイネーブル信号ＷＥｎのトグルを開始する。ライトイネーブル信号ＷＥｎのレベルは周期的にローレベルとハイレベルになる。ライトイネーブル信号ＷＥｎのトグルの周期はｔＷＣである。
【0050】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ライトイネーブル信号ＷＥｎの立ち上がりに同期して、コマンドＡＡ、ＢＢをＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ順次転送する。入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて順次入力されたコマンドＡＡ、ＢＢをライトイネーブル信号ＷＥｎの立ち上がりに同期して順次ラッチする。ラッチされたコマンドは、コマンドレジスタ１０８へ転送される。
【0051】
ＮＡＮＤ Ｉ／Ｆ回路３２は、コマンドＢＢの転送後、コマンドラッチイネーブル信号ＣＬＥをデアサートし、アドレスラッチイネーブル信号ＡＬＥをアサートする。
【0052】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ライトイネーブル信号ＷＥｎの立ち上がりに同期して、２サイクルのカラムアドレスＣ１、Ｃ２と３サイクルのロウアドレスＲ１、Ｒ２、Ｒ３をＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ順次転送する。入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて順次入力されたカラムアドレスＣ１、Ｃ２とロウアドレスＲ１、Ｒ２、Ｒ３をライトイネーブル信号ＷＥｎの立ち上がりに同期して順次ラッチする。ラッチされたアドレスは、アドレスレジスタ１１０へ転送される。
【0053】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ロウアドレスＲ３の転送後、ライトイネーブル信号ＷＥｎをハイレベルに維持することにより、ライトイネーブル信号ＷＥｎのトグルを停止する。
【0054】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ロウアドレスＲ３の転送後、データストローブ信号ＤＱＳをハイレベルに維持する。
【0055】
ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳをハイレベルに維持した状態でアドレスラッチイネーブル信号ＡＬＥをデアサートする。
【0056】
ＮＡＮＤ Ｉ／Ｆ回路３２は、アドレスラッチイネーブル信号ＡＬＥをデアサートした後、データストローブ信号ＤＱＳをローベルに維持する。
【0057】
ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳをローレベルに維持し始めてからライトプリアンブル期間ｔＷＰＲＥ経過後に、データストローブ信号ＤＱＳのトグルを開始する。ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳの立ち上がりと立ち下がりの両エッジに同期して、ライトデータｄ０、ｄ１、…をＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ順次転送する。ＮＡＮＤチップ４２の入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて順次入力されたライトデータをデータストローブ信号ＤＱＳの立ち上がりと立ち下がりの両エッジに同期して順次ラッチする。ラッチされたライトデータは、データレジスタ１２４へ転送される。
【0058】
ライトイネーブル信号ＷＥｎのトグルの停止からデータストローブ信号ＤＱＳのトグルの開始までの期間（Address to Data Loading time）はｔＡＤＬと称される。
【0059】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ライトデータの転送完了後、データストローブ信号ＤＱＳのトグルを停止する。
【0060】
ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳのトグルを停止してから、一定時間経過後、コマンドラッチイネーブル信号ＣＬＥをアサートし、ライトイネーブル信号ＷＥｎのトグルを１回だけ実行する。
【0061】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ライトイネーブル信号ＷＥｎの立ち上がりに同期して、コマンドＥＥをＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ転送する。コマンドＥＥは、データレジスタ１２４からメモリセルアレイ１２０へのデータ書き込み動作の開始を指示する。
【0062】
入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて入力されたコマンドＥＥをライトイネーブル信号ＷＥｎの立ち上がりに同期してラッチする。
【0063】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ライトイネーブル信号ＷＥｎの立ち下がりから、一定時間経過後に、データストローブ信号ＤＱＳをハイレベルに維持する。
【0064】
メモリコントローラ２０とＮＡＮＤ型フラッシュメモリ４０の間のトグルインターフェースとしては、マッチドＤＱＳ（ｍａｔｃｈｅｄ ＤＱＳ）方式のトグルインターフェースと、アンマッチドＤＱＳ（ｕｎｍａｔｃｈｅｄ ＤＱＳ）方式のトグルインターフェースが知られている。
【0065】
マッチドＤＱＳ方式のトグルインターフェースでは、入出力回路１０２に入力されたデータストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱは、同じ遅延時間の遅延回路をそれぞれ介してラッチされる。
【0066】
アンマッチドＤＱＳ方式のトグルインターフェースでは、入出力回路１０２に入力されたデータストローブ信号ＤＱＳは遅延回路を介されるが、Ｉ／Ｏ信号ＤＱは遅延回路を介さずにラッチされる。
【0067】
図４は、第１実施形態に係る入出力回路１０２の一例を説明するための回路図である。図４は、マッチドＤＱＳ方式のトグルインターフェースが採用される場合の入出力回路１０２の一例を示す。入出力回路１０２は、入力レシーバ１５０と、８個の入力回路１３２－０～１３２－７と、を含む。入力回路１３２－０～１３２－７は、それぞれを区別する必要が無い場合、入力回路１３２と称される。入力回路１３２は、１本のＩ／Ｏ信号線ＤＱ毎に設けられる。データストローブ信号線ＤＱＳは入力レシーバ１５０に接続される。入力レシーバ１５０の出力は、８個の入力回路１３２－０～１３２－７に共通して接続される。入力回路１３２は、入力レシーバ１４０、遅延回路１４２、１５２、及びラッチ１４４を含む。遅延回路１４２、１５２のそれぞれの例は、バッファアンプ、及び／又はインバータの直列接続回路である。ラッチ１４４の例は、Ｄ型フリップフロップである。
【0068】
１本のＩ／Ｏ信号線ＤＱが入力レシーバ１４０に接続される。入力レシーバ１４０の出力信号が遅延回路１４２を介してラッチ１４４の入力端子Ｄに入力される。入力レシーバ１５０の出力信号が遅延回路１５２を介してラッチ１４４のクロック端子ＣＫに入力される。
【0069】
ラッチ１４４の出力信号がメモリ回路４６のデータレジスタ１２４に入力される。
【0070】
図５は、第１実施形態に係る入力回路１３２の一動作例を説明するための波形図である。
【0071】
図５（ａ）は、入力レシーバ１５０に入力されるデータストローブ信号ＤＱＳの波形を示す。図５（ｂ）は、入力レシーバ１４０に入力されるＩ／Ｏ信号ＤＱの波形を示す。図５（ｃ）は、ラッチ１４４のクロック端子ＣＫに入力されるデータストローブ信号ＤＱＳの波形を示す。図５（ｄ）は、ラッチ１４４の入力端子Ｄに入力されるＩ／Ｏ信号ＤＱの波形を示す。
【0072】
ライトデータを転送する際、ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳをトグルする。ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳの立ち上がりと立ち下がりの両エッジに同期して、ライトデータｄ０、ｄ１、…をＩ／Ｏ信号線ＤＱ［７：０］に出力する。
【0073】
図５（ａ）と図５（ｂ）に示すように、データストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱとは、入力レシーバ１５０、１４０にそれぞれ同時入力される。入力レシーバ１５０、１４０からそれぞれ出力されるデータストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱは、遅延回路１５２、１４２をそれぞれ介してラッチ１４４に入力される。ここでは、遅延回路１５２、１４２の遅延時間は互いに等しい時間ｔＤであるものと想定する。そのため、図５（ｃ）と図５（ｄ）に示すように、データストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱは、一定の遅延時間ｔＤ後に、ラッチ１４４のクロック端子ＣＫと入力端子Ｄにそれぞれ同時に入力される。
【0074】
８個の入力回路１３２－０～１３２－７のそれぞれの遅延回路１４２による遅延時間は互いに等しくなるように回路が設計されている。しかし、Ｉ／Ｏ信号ＤＱ［７：０］の各ビットについての遅延時間は設計値からずれる場合がある。この場合、８ビットのＩ／Ｏ信号ＤＱ［７：０］の間にスキューが生じ、ラッチ１４４が正しいデータをラッチ出来ない可能性がある。
【0075】
このスキューを防ぐために、アンマッチドＤＱＳ方式のトグルインターフェースが開発されている。
【0076】
図６は、第１実施形態に係る入出力回路１０２の他の例を説明するための回路図である。図６は、アンマッチドＤＱＳ方式のトグルインターフェースが採用される場合の入出力回路１０２の一例を示す。入出力回路１０２は、入力レシーバ１５０と、８個の入力回路１３４－０～１３４－７と、を含む。入力回路１３４－０～１３４－７は、それぞれを区別する必要が無い場合、入力回路１３４と称される。入力回路１３４は、１本のＩ／Ｏ信号線ＤＱ毎に設けられる。データストローブ信号線ＤＱＳは入力レシーバ１５０に接続される。入力レシーバ１５０の出力は、８個の入力回路１３４－０～１３４－７に共通して接続される。入力回路１３４は、入力レシーバ１４０とラッチ１４４の間に遅延回路１４２が接続されていない点が、マッチドＤＱＳ方式の入力回路１３２とは異なる。入力レシーバ１４０の出力信号はそのままラッチ１４４の入力端子Ｄに入力される。
【0077】
図７は、第１実施形態に係る入力回路１３４の一動作例を説明するための波形図である。
【0078】
図７（ａ）は、入力レシーバ１５０に入力されるデータストローブ信号ＤＱＳの波形を示す。図７（ｂ）は、入力レシーバ１４０に入力されるＩ／Ｏ信号ＤＱの波形を示す。図７（ｃ）は、ラッチ１４４のクロック端子ＣＫに入力されるデータストローブ信号ＤＱＳの波形を示す。図７（ｄ）は、ラッチ１４４の入力端子Ｄに入力されるＩ／Ｏ信号ＤＱの波形を示す。
【0079】
ライトデータを転送する際、ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳをトグルする。ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号線ＤＱＳのトグルを開始してから遅延時間ｔＤ後に、ライトデータｄ０、ｄ１、…をＩ／Ｏ信号線ＤＱ［７：０］に出力する。ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳの立ち上がりと立ち下がりの両エッジに同期して、ライトデータｄ０、ｄ１、…をＩ／Ｏ信号線ＤＱ［７：０］に出力する。
【0080】
図７（ａ）と図７（ｂ）に示すように、データストローブ信号ＤＱＳは、Ｉ／Ｏ信号ＤＱが入力レシーバ１４０に入力されるよりも、時間ｔＤだけ先行して入力レシーバ１５０に入力される。入力レシーバ１５０から出力されるデータストローブ信号ＤＱＳは、遅延回路１５２を介してラッチ１４４に入力される。ここでは、遅延回路１５２の遅延時間は時間ｔＤであるものと想定する。一方で、入力レシーバ１４０から出力されるＩ／Ｏ信号ＤＱは、遅延回路を介さずにラッチ１４４に入力される。そのため、図７（ｃ）と図７（ｄ）に示すように、データストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱは、ラッチ１４４のクロック端子ＣＫと入力端子Ｄにそれぞれ同時に入力される。
【0081】
アンマッチドＤＱＳ方式を採用した８個の入力回路１３４－０～１３４－７のそれぞれにおいて、データストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱがラッチ１４４に到達するタイミングは、遅延回路１５２のみで調整される。すなわち、Ｉ／Ｏ信号ＤＱは、入力回路１３４内で遅延されない。そのため、８ビットのＩ／Ｏ信号ＤＱ［７：０］の間にスキューが生じづらく、ラッチ１４４は正しいデータをラッチ出来る。
【0082】
Ｉ／Ｏ信号ＤＱとデータストローブ信号ＤＱＳとのタイミングがずれる他の原因は、例えば、ＳＳＤ１４の温度と電源電圧である。
【0083】
ＳＳＤ１４の温度が変化すると、遅延回路１４２、１５２の遅延時間が変化する場合がある。例えば、温度が変化すると、遅延回路１４２、１５２の遅延時間は、時間ｔＤから変化し得る。
【0084】
アンマッチドＤＱＳ方式のトグルインターフェースが採用される場合、ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳのトグルを開始してから遅延時間ｔＤ後にライトデータｄ０、ｄ１、…をＩ／Ｏ信号線ＤＱ［７：０］に出力する。しかしながら、遅延回路１５２の遅延時間が時間ｔＤから変化すると、データストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱは、入力回路１３４のラッチ１４４のクロック端子ＣＫと入力端子Ｄに同時に入力されない。
【0085】
マッチドＤＱＳ方式のトグルインターフェースが採用される場合、Ｉ／Ｏ信号ＤＱとデータストローブ信号ＤＱＳとが、入力レシーバ１４０、１５０にそれぞれ同時に入力される。しかしながら、遅延回路１４２、１５２の遅延時間が変化すると、データストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱは、入力回路１３２のラッチ１４４のクロック端子ＣＫと入力端子Ｄに同時に入力されない。
【0086】
ＳＳＤ１４の温度は、数秒程度の比較的長い期間で変化するので、データストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱのラッチ１４４への入力タイミングは、例えばＳＳＤ１４の稼働中のトレーニングによって、調整することができる。トレーニングは、例えば数マイクロ秒～数ミリ秒程度を要する。例えば、ＮＡＮＤ Ｉ／Ｆ回路３２がデータストローブ信号ＤＱＳを出力するタイミングを変更することにより、温度変化によるデータストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱのタイミングのずれを補償することができる。
【0087】
ＳＳＤ１４の電源電圧は、例えばＮＡＮＤ Ｉ／Ｆ回路３２がＩ／Ｏ信号ＤＱ又は制御信号を送信すると低下する。
【0088】
図８は、ＮＡＮＤ Ｉ／Ｆ回路３２がＩ／Ｏ信号ＤＱや制御信号を送信することにより電源電圧が低下する一例を説明するための図である。図８は、メモリコントローラ２０とＮＡＮＤ型フラッシュメモリ４０の間のインターフェースとして、アンマッチドＤＱＳ方式のトグルインターフェースが採用された場合の例を示す。図８（ａ）は、入力回路１３４の入力端子におけるデータストローブ信号ＤＱＳの波形の一例を示す。図８（ｂ）は、入力回路１３４の入力端子におけるＩ／Ｏ信号ＤＱの波形の一例を示す。図８（ｃ）は、電源回路５０が出力する電源電圧ＶＣＣＱの一例を示す。電源電圧ＶＣＣＱは、ＮＡＮＤ Ｉ／Ｆ回路３２がＩ／Ｏ信号ＤＱ及び制御信号を送信するための電源電圧である。
【0089】
データストローブ信号ＤＱＳのトグルが開始されると、電源電圧ＶＣＣＱは低下する。その後、電源電圧ＶＣＣＱは、データストローブ信号ＤＱＳのトグルに同期して変動する。Ｉ／Ｏ信号線ＤＱ［７：０］を介したデータ転送が開始されると、電源電圧ＶＣＣＱはさらに低下する。電源電圧ＶＣＣＱの低下量は、Ｉ／Ｏ信号線ＤＱ［７：０］を介したデータ転送の開始直後（例えば数ナノ秒程度）が一番大きく、その後、小さくなる。この電源電圧ＶＣＣＱの低下は、例えば、オーミックドロップ（ＩＲドロップ)に起因する。
【0090】
図８は、アンマッチドＤＱＳ方式のトグルインターフェースに関する一例であるが、マッチドＤＱＳ方式のトグルインターフェースが採用された場合も、電源電圧ＶＣＣＱは同様に低下する。
【0091】
電源電圧ＶＣＣＱが低下すると、ＮＡＮＤ Ｉ／Ｆ回路３２の駆動能力が低下し、Ｉ／Ｏ信号ＤＱや制御信号の信号品質が劣化する。具体的には、Ｉ／Ｏ信号ＤＱや制御信号のレベルやパルス幅が変化する。その結果、ラッチ１４４が正確にデータを取り込むことができない可能性が生じる。
【0092】
電源電圧ＶＣＣＱは、数ナノ秒程度の比較的短い期間で変化する。よって、電源電圧ＶＣＣＱの変化によるデータストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱのタイミングのずれは、トレーニングにより調整することができない。
【0093】
第１実施形態は、電源電圧の低下によるデータストローブ信号ＤＱＳとＩ／Ｏ信号ＤＱのタイミングのずれを防止する。図９は、第１実施形態に係るＮＡＮＤ Ｉ／Ｆ回路３２の動作の一例を説明するための図である。図９では、データストローブ信号ＤＱＳ、Ｉ／Ｏ信号ＤＱ［７：０］、及び電源電圧ＶＣＣＱ以外の信号の波形は省略してある。
【0094】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ライトデータｄ０、ｄ１、…をＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２（より詳しくは入出力回路１０２）へ送信する前に、ダミーデータｒ０、ｒ１、ｒ２、ｒ３をＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ送信する。ダミーデータｒ０、ｒ１、ｒ２、ｒ３は、Ｉ／Ｏ信号線ＤＱ［７：０］のレベルをハイレベルとローレベルにスイングさせるためのデータである。ダミーデータｒ０、ｒ１、ｒ２、ｒ３はレジスタ３８に予め記憶されている。
【0095】
ダミーデータｒ０、ｒ１、ｒ２、ｒ３の一例は、各々の全てのビットが０のデータである。すなわち、ｒ０＝０ｘ００、ｒ１＝０ｘ００、ｒ２＝０ｘ００、ｒ３＝０ｘ００である。ここで、“０ｘ”は１６進数を表す。
【0096】
ダミーデータｒ０、ｒ１、ｒ２、ｒ３の別の一例は、各々の全てのビットが１のデータである。すなわち、ｒ０＝０ｘＦＦ、ｒ１＝０ｘＦＦ、ｒ２＝０ｘＦＦ、ｒ３＝０ｘＦＦである。
【0097】
ダミーデータｒ０、ｒ１、ｒ２、ｒ３のさらに別の一例は、全てのビットが１のデータと、全てのビットが０のデータ、全てのビットが１のデータ、及び全てのビットが０のデータがこの順に出現するデータである。すなわち、ｒ０＝０ｘＦＦ、ｒ１＝０ｘ００、ｒ２＝０ｘＦＦ、ｒ３＝０ｘ００である。
【0098】
ダミーデータｒ０、ｒ１、ｒ２、ｒ３のさらに別の一例は、全てのビットが０のデータと、全てのビットが１のデータ、全てのビットが０のデータ、及び全てのビットが１のデータがこの順に出現するデータである。すなわち、ｒ０＝０ｘ００、ｒ１＝０ｘＦＦ、ｒ２＝０ｘ００、ｒ３＝０ｘＦＦである。
【0099】
ダミーデータｒ０、ｒ１、ｒ２、ｒ３のさらに別の一例は、各々の偶数ビット目が１であり、各々の奇数ビット目が０のデータである。すなわち、ｒ０＝０ｘ５５、ｒ１＝０ｘ５５、ｒ２＝０ｘ５５、ｒ３＝０ｘ５５である。
【0100】
ダミーデータｒ０、ｒ１、ｒ２、ｒ３のさらに別の一例は、各々の偶数ビット目が０であり、各々の奇数ビット目が１のデータである。すなわち、ｒ０＝０ｘＡＡ、ｒ１＝０ｘＡＡ、ｒ２＝０ｘＡＡ、ｒ３＝０ｘＡＡである。
【0101】
ダミーデータｒ０、ｒ１、ｒ２、ｒ３のさらに別の一例は、偶数ビット目が１であり奇数ビット目が０であるデータ、偶数ビット目が０であり奇数ビット目が１であるデータ、偶数ビット目が１であり奇数ビット目が０であるデータ、及び偶数ビット目が０であり奇数ビット目が１であるデータ、がこの順に出現するデータである。すなわち、ｒ０＝０ｘ５５、ｒ１＝０ｘＡＡ、ｒ２＝０ｘ５５、ｒ３＝０ｘＡＡである。
【0102】
ダミーデータｒ０、ｒ１、ｒ２、ｒ３のさらに別の一例は、偶数ビット目が０であり奇数ビット目が１であるデータ、偶数ビット目が１であり奇数ビット目が０であるデータ、偶数ビット目が０であり奇数ビット目が１であるデータ、及び偶数ビット目が１であり奇数ビット目が０であるデータ、がこの順に出現するデータである。すなわち、ｒ０＝０ｘＡＡ、ｒ１＝０ｘ５５、ｒ２＝０ｘＡＡ、ｒ３＝０ｘ５５である。
【0103】
図３を参照して説明したように、ＮＡＮＤ Ｉ／Ｆ回路３２は、アドレスを送信した後、アドレスラッチイネーブル信号ＡＬＥをデアサートし、次いでデータストローブ信号ＤＱＳをローレベルに維持する。ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳをローレベルに維持してから、ライトプリアンブル期間ｔＷＰＲＥ経過後に、データストローブ信号ＤＱＳのトグルを開始する。ＮＡＮＤ Ｉ／Ｆ回路３２は、ライトプリアンブル期間ｔＷＰＲＥ中に、ダミーデータｒ０～ｒ３をＩ／Ｏ信号線ＤＱ［７：０］を用いて送信する。
【0104】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ダミーデータｒ３に連続してライトデータｄ０をＩ／Ｏ信号線ＤＱ［７：０］を用いて送信する。ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳのトグルに同期してライトデータｄ０、ｄ１、…を送信する。
【0105】
ＮＡＮＤ Ｉ／Ｆ回路３２がダミーデータｒ０を送信することにより、電源電圧ＶＣＣＱは低下する。その後、ＮＡＮＤ Ｉ／Ｆ回路３２がダミーデータｒ１、ｒ２、ｒ３を送信し、Ｉ／Ｏ信号線ＤＱ［７：０］のレベルをスイングさせると、電源電圧ＶＣＣＱは徐々に上昇する。
【0106】
ダミーデータのサイズは、４バイトに限らず、任意である。ダミーデータのパルス幅とライトデータのパルス幅は等しい必要は無い。ダミーデータの複数のパルス幅をそれぞれ異ならせてもよい。ダミーデータの振幅とライトデータの振幅は等しい必要は無い。ダミーデータの複数の振幅をそれぞれ異ならせてもよい。複数のダミーデータは連続して送信される必要は無い。複数のダミーデータが離散的に送信されてもよい。最後のダミーデータｒ３と最初のライトデータｄ０が連続するように送信される必要は無い。最後のダミーデータｒ３と最初のライトデータｄ０の間に無信号期間があってもよい。例えば、ＮＡＮＤ Ｉ／Ｆ回路３２は、最後のダミーデータｒ３の送信から最初のライトデータｄ０の送信までにＩ／Ｏ信号線ＤＱ［７：０］をＨｉ－Ｚ状態にしてもよい。ダミーデータのビット構成、サイズ、パルス幅、振幅、送信タイミングを含む送信態様は、最初のライトデータｄ０が送信される時までに電源電圧ＶＣＣＱがダミーデータｒ０の送信前のレベルに戻れる範囲で、自由に設定される。
【0107】
ダミーデータの送信により、ＮＡＮＤ Ｉ／Ｆ回路３２がライトデータｄ０、ｄ１、…をＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ送信する際は、電源電圧ＶＣＣＱは安定した状態となる。ＮＡＮＤ Ｉ／Ｆ回路３２は、Ｉ／Ｏ信号線ＤＱ［７：０］に高品質なライトデータを出力することができ、データストローブ信号線ＤＱＳに高品質なデータストローブ信号ＤＱＳを送信することができる。このため、データストローブ信号ＤＱＳとライトデータはラッチ１４４に同じタイミングで入力され、ラッチ１４４はライトデータを正しく取り込むことができる。
【0108】
図９に示すＮＡＮＤ Ｉ／Ｆ回路３２の動作は、メモリコントローラ２０とＮＡＮＤ型フラッシュメモリ４０の間のインターフェースがマッチドＤＱＳ方式のトグルインターフェースであっても、アンマッチドＤＱＳ方式のトグルインターフェースであっても、共通に適用され得る。
【0109】
第１実施形態によれば、電源電圧の変動があっても、ＮＡＮＤ Ｉ／Ｆ回路３２は、高品質のデータストローブ信号とライトデータを送信することができ、ラッチ１４４は正しいライトデータを取り込むことができる。
【0110】
（第２実施形態）
以下、他の実施形態を説明する。他の実施形態は、ＮＡＮＤ Ｉ／Ｆ回路３２の動作の変形に関する。メモリシステムの構成は、第１実施形態と同じである。
以下、他の実施形態を説明する。他の実施形態は、ＮＡＮＤ Ｉ／Ｆ回路３２の動作の変形に関する。メモリシステムの構成は、第１実施形態と同じである。
【0111】
図１０は、第２実施形態に係るＮＡＮＤ Ｉ／Ｆ回路３２の動作の一例を説明するための図である。第２実施形態に係るＮＡＮＤ Ｉ／Ｆ回路３２は、ＤＱＳレイテンシ期間に、データストローブ信号ＤＱＳをトグルする。
【0112】
入力レシーバ１４０及び１５０のそれぞれにはシンボル間干渉が生じることがある。すなわち、同じ値のデータが入力レシーバ１４０及び１５０のそれぞれに続けて入力されている状態から、データの値が変化する場合、変化した値に対応する信号の波形が劣化することがある。特に、入力レシーバ１５０においてはデータストローブ信号ＤＱＳの波形が劣化し得る。また、第１実施形態において説明したように、データストローブ信号ＤＱＳの最初のトグルにおいて、オーミックドロップによりＮＡＮＤ Ｉ／Ｆ回路３２が振幅を所定の電圧まで上昇（または下降）できない可能性もある。これらにより、ラッチ１４４は、クロック端子に入力されるデータストローブ信号ＤＱＳを正しく取得できない恐れがある。
【0113】
第２実施形態に係るＮＡＮＤ Ｉ／Ｆ回路３２は、ライトデータｄ０の送信タイミングより前のＤＱＳレイテンシ期間に、データストローブ信号ＤＱＳをトグルする。さらに、ＮＡＮＤ Ｉ／Ｆ回路３２は、ＤＱＳレイテンシ期間より前のライトプリアンブル期間ｔＷＰＲＥ中に、ダミーデータｒ０～ｒ３をＩ／Ｏ信号線ＤＱ［７：０］を用いて送信する。これにより、ＮＡＮＤ Ｉ／Ｆ回路３２は、ＤＱＳレイテンシ期間における最初のトグルにおいて、データストローブ信号ＤＱＳの振幅を所定の電圧まで上昇（または下降）させることができる。ラッチ１４４は、クロック端子に入力されるデータストローブ信号ＤＱＳを正しく取得できる。このため、例えば、ＤＱＳレイテンシ期間中に入力されることが期待される数のデータストローブ信号ＤＱＳを、ラッチ１４４が取得できない可能性が低くなる。このデータストローブ信号ＤＱＳの期待の数は、例えば、メモリコントローラ２０とＮＡＮＤ型フラッシュメモリ４０の間のインターフェースの仕様として、予め決められている。
【0114】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ライトデータｄ０、ｄ１、…をＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ送信する前に、ダミーデータｒ０～ｒ７をＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ送信する。ダミーデータｒ０～ｒ７は、Ｉ／Ｏ信号線ＤＱ［７：０］のレベルをハイレベルとローレベルにスイングさせるためのデータである。ダミーデータｒ０～ｒ７はレジスタ３８に予め記憶されている。
【0115】
ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳをローレベルに維持した状態でダミーデータｒ０～ｒ３を送信し、データストローブ信号ＤＱＳのトグルに同期してダミーデータｒ４～ｒ７を送信する。データストローブ信号ＤＱＳのトグルに同期してダミーデータｒ４～ｒ７が送信される期間が、ＤＱＳレイテンシ期間である。
【0116】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ダミーデータｒ７に連続してライトデータｄ０を送信する。ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳのトグルに同期してライトデータｄ０、ｄ１、…を送信する。
【0117】
このように、ＮＡＮＤ Ｉ／Ｆ回路３２は、ＤＱＳレイテンシ期間の開始前にＩ／Ｏ信号線ＤＱ［７：０］を用いてダミーデータを送信する。これにより、ＤＱＳレイテンシ期間の開始タイミングにおいて、電源電圧ＶＣＣＱは安定した状態となる。よって、ＮＡＮＤ Ｉ／Ｆ回路３２は、ＤＱＳレイテンシ期間の最初のデータストローブ信号ＤＱＳの振幅を、所定の電圧まで上昇（または下降）させることができる。さらには、第１実施形態と同様に、ＮＡＮＤ Ｉ／Ｆ回路３２がライトデータｄ０、ｄ１、…をＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ送信する際は、電源電圧ＶＣＣＱは安定した状態となる。これにより、ＮＡＮＤ Ｉ／Ｆ回路３２は、Ｉ／Ｏ信号線ＤＱ［７：０］に高品質なライトデータを出力することができる。
【0118】
第２実施形態においても、ダミーデータの送信態様は、ＤＱＳレイテンシ期間の開始までに電源電圧ＶＣＣＱがダミーデータｒ０の送信前のレベルに戻れる範囲で、自由に設定される。
【0119】
さらに、第２実施形態においては、ＤＱＳレイテンシ期間のデータストローブ信号ＤＱＳのトグルの周期を、ライトデータ出力期間のデータストローブ信号ＤＱＳのトグルの周期と等しいとしたが、これに限られない。例えば、ＤＱＳレイテンシ期間のデータストローブ信号ＤＱＳのトグルの周期をライトデータ出力期間のデータストローブ信号ＤＱＳのトグルの周期と異ならせてもよい。すなわち、ダミーデータｒ４～ｒ７のパルス幅をライトデータｄ０、ｄ１、…のパルス幅と異ならせてもよい。
【0120】
さらに、ＤＱＳレイテンシ期間におけるデータストローブ信号ＤＱＳのトグルの周期を一定ではなく、変化させてもよい。例えば、ＤＱＳレイテンシ期間における最初のデータストローブ信号ＤＱＳのトグルの周期は長くして、徐々に短くして、最後には、ライトデータ出力期間のデータストローブ信号ＤＱＳのトグルの周期と等しくしてもよい。データストローブ信号ＤＱＳのトグルの周期が長いと、データストローブ信号ＤＱＳの振幅が所定の電圧まで上昇（または下降）できる状態になるのに要する時間が短い。これにより、ライトデータの出力期間の最初のトグルにおいて、データストローブ信号ＤＱＳの振幅が所定の電圧まで上昇（または下降）することが期待される。
【0121】
データストローブ信号線ＤＱＳのトグルの周期の変動に加え、ダミーデータとライトデータの送信周期とを変動させてもよい。例えば、ダミーデータｒ０～ｒ３の送信周期を３ｐとし、ダミーデータｒ４－ｒ７の送信周期を２ｐとし、ライトデータｄ０、ｄ１、…の送信周期をｐとしてもよい。
【0122】
（第３実施形態）
第１、第２実施形態に係るＮＡＮＤ Ｉ／Ｆ回路３２は、ライトデータｄ０の送信の直前のライトプリアンブル期間ｔＷＰＲＥにダミーデータを送信する。ダミーデータｒ０の送信タイミングはこれに限らず、期間ｔＷＰＲＥの前でもよい。図１１は、第３実施形態に係るＮＡＮＤ Ｉ／Ｆ回路３２の動作の一例を説明するための図である。
第１、第２実施形態に係るＮＡＮＤ Ｉ／Ｆ回路３２は、ライトデータｄ０の送信の直前のライトプリアンブル期間ｔＷＰＲＥにダミーデータを送信する。ダミーデータｒ０の送信タイミングはこれに限らず、期間ｔＷＰＲＥの前でもよい。図１１は、第３実施形態に係るＮＡＮＤ Ｉ／Ｆ回路３２の動作の一例を説明するための図である。
【0123】
図３を参照して説明したように、ＮＡＮＤ Ｉ／Ｆ回路３２は、アドレスを送信した後、ライトイネーブル信号ＷＥｎとデータストローブ信号ＤＱＳをハイレベルに維持する。ＮＡＮＤ Ｉ／Ｆ回路３２は、ライトイネーブル信号ＷＥｎとデータストローブ信号ＤＱＳをハイレベルに維持したまま、ダミーデータｒ０～ｒ４をＩ／Ｏ信号線ＤＱ［７：０］に出力する。
【0124】
ＮＡＮＤ Ｉ／Ｆ回路３２は、ダミーデータｒ４の出力後、データストローブ信号ＤＱＳをローレベルに維持する。
【0125】
ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳをライトプリアンブル期間ｔＷＲＰＥローレベルに維持した後、データストローブ信号ＤＱＳのトグルを開始する。ＮＡＮＤ Ｉ／Ｆ回路３２は、データストローブ信号ＤＱＳのトグルに同期してライトデータｄ０、ｄ１、…をＩ／Ｏ信号線ＤＱ［７：０］に出力する。
【0126】
第３実施形態においても、ダミーデータの送信態様は、最初のライトデータｄ０が送信される時までに電源電圧ＶＣＣＱがダミーデータｒ０の送信前のレベルに戻れる範囲で、自由に設定される。
【0127】
第３実施形態に係るＮＡＮＤ Ｉ／Ｆ回路３２は、アドレスの送信直後からダミーデータをＩ／Ｏ信号線ＤＱ［７：０］に出力する。これにより、第１、第２実施形態よりも早期に電源電圧ＶＣＣＱを安定化することができる。
【0128】
（変形例）
レジスタ３８が記憶するダミーデータは、Ｉ／Ｏ信号線ＤＱ［７:０］をスイングしやすくなる任意のパターンであってもよい。例えば、ダミーデータｒ０はダミーデータｒ０～ｒ３（またはｒ０～ｒ７）のうちの一番値が大きいデータであり、ダミーデータｒ１、ｒ２、…となるにつれて、値が小さくなってもよい。
レジスタ３８が記憶するダミーデータは、Ｉ／Ｏ信号線ＤＱ［７:０］をスイングしやすくなる任意のパターンであってもよい。例えば、ダミーデータｒ０はダミーデータｒ０～ｒ３（またはｒ０～ｒ７）のうちの一番値が大きいデータであり、ダミーデータｒ１、ｒ２、…となるにつれて、値が小さくなってもよい。
【0129】
ダミーデータは、Ｉ／Ｏ信号線ＤＱ［７：０］の出力による電源電圧ＶＣＣＱの低下を補償するためにＩ／Ｏ信号線ＤＱ［７:０］をスイングさせるデータであるが、電源電圧ＶＣＣＱの低下度合いは温度により変動する可能性がある。これを考慮して、ダミーデータを温度により変更してもよい。
【0130】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0131】
１０…情報処理システム、１２…ホスト、１４…メモリシステム、２０…メモリコントローラ、２２…ホストインターフェース回路、２４…ＣＰＵ、２６…ＤＲＡＭインターフェース回路、２８…ＳＲＡＭ、３０…エンコーダ／デコーダ、３２…ＮＡＮＤインターフェース回路、３４…バス、３８…レジスタ、４０…ＮＡＮＤ型フラッシュメモリ、４４…周辺回路、４６…メモリ回路、５０…電源回路、１０２…入出力回路、１３２，１３４…入力回路、１４０，１５０…入力レシーバ、１４２，１５２…遅延回路、１４４…ラッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】