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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024131387
(43)【公開日】2024-09-30
(54)【発明の名称】メモリシステムおよび制御方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20240920BHJP
【ＦＩ】
G06F12/00 560B
G06F12/00 597U
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023041614
(22)【出願日】2023-03-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】菅野 伸一
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CB01
5B160MB03
(57)【要約】
【課題】ライト処理の性能を向上できるメモリシステムを実現する。
【解決手段】メモリシステムは、不揮発性メモリと、第１のライトバッファと、第１のライトバッファよりも小さい容量を有し且つ第１のライトバッファよりも大きいバンド幅を有する第２のライトバッファと、コントローラと、を含む。コントローラは、第１のグループの書き込み速度が第１の値未満である場合、第１のデータのうちの未ロードのデータを第１のライトバッファにロードし、第１のデータの量が不揮発性メモリの最小書き込みサイズ以上になった後に、第１の書き込み先ブロックに第１のデータを書き込む。コントローラは、第２のグループの書き込み速度が第１の値以上である場合、最小書き込みサイズを有する第２のデータを第２のライトバッファにロードし、第２の書き込み先ブロックに第２のデータを書き込む。
【選択図】図６
【解決手段】メモリシステムは、不揮発性メモリと、第１のライトバッファと、第１のライトバッファよりも小さい容量を有し且つ第１のライトバッファよりも大きいバンド幅を有する第２のライトバッファと、コントローラと、を含む。コントローラは、第１のグループの書き込み速度が第１の値未満である場合、第１のデータのうちの未ロードのデータを第１のライトバッファにロードし、第１のデータの量が不揮発性メモリの最小書き込みサイズ以上になった後に、第１の書き込み先ブロックに第１のデータを書き込む。コントローラは、第２のグループの書き込み速度が第１の値以上である場合、最小書き込みサイズを有する第２のデータを第２のライトバッファにロードし、第２の書き込み先ブロックに第２のデータを書き込む。
【選択図】図６
【特許請求の範囲】
【請求項1】
複数のブロックを含む不揮発性メモリと、
第１のライトバッファと、
前記第１のライトバッファよりも小さい容量を有し且つ前記第１のライトバッファよりも大きいバンド幅を有する第２のライトバッファと、
前記複数のブロックから割り当てられた複数の書き込み先ブロックを管理するように構成されたコントローラと、を具備し、
前記コントローラは、
前記不揮発性メモリに書き込むべきデータのサイズを示す第１の情報と、前記データに関連付けられた書き込み先ブロックを直接的又は間接的に指定可能な第２の情報と、を含むライトコマンドをホストから受信可能であり、
前記受信したライトコマンドに含まれる前記第２の情報に基づいて、前記受信したライトコマンドを、第１の書き込み先ブロックにデータを書き込むための第１のグループ、又は第２の書き込み先ブロックにデータを書き込むための第２のグループに分類し、
前記受信したライトコマンドに含まれる前記第１の情報に基づいて、所定時間当たりに書き込みが要求されるデータの量を示す書き込み速度が第１の値以上であるか否かを、前記第１及び第２のグループに対して判定し、
前記第１のグループの書き込み速度が前記第１の値未満である場合、前記第１のグループに関連付けられた第１のデータのうちの未ロードのデータを前記ホストのメモリから前記第１のライトバッファにロードし、前記第１のデータの量が前記不揮発性メモリの最小書き込みサイズ以上になった後に、前記第１のグループに割り当てられた第１の書き込み先ブロックに前記第１のデータを書き込み、
前記第２のグループの書き込み速度が前記第１の値以上である場合、前記第２のグループに関連付けられ且つ前記最小書き込みサイズを有する第２のデータを前記ホストの前記メモリから前記第２のライトバッファにロードし、前記第２のグループに割り当てられた第２の書き込み先ブロックに前記第２のデータを書き込むように構成されている、メモリシステム。
第１のライトバッファと、
前記第１のライトバッファよりも小さい容量を有し且つ前記第１のライトバッファよりも大きいバンド幅を有する第２のライトバッファと、
前記複数のブロックから割り当てられた複数の書き込み先ブロックを管理するように構成されたコントローラと、を具備し、
前記コントローラは、
前記不揮発性メモリに書き込むべきデータのサイズを示す第１の情報と、前記データに関連付けられた書き込み先ブロックを直接的又は間接的に指定可能な第２の情報と、を含むライトコマンドをホストから受信可能であり、
前記受信したライトコマンドに含まれる前記第２の情報に基づいて、前記受信したライトコマンドを、第１の書き込み先ブロックにデータを書き込むための第１のグループ、又は第２の書き込み先ブロックにデータを書き込むための第２のグループに分類し、
前記受信したライトコマンドに含まれる前記第１の情報に基づいて、所定時間当たりに書き込みが要求されるデータの量を示す書き込み速度が第１の値以上であるか否かを、前記第１及び第２のグループに対して判定し、
前記第１のグループの書き込み速度が前記第１の値未満である場合、前記第１のグループに関連付けられた第１のデータのうちの未ロードのデータを前記ホストのメモリから前記第１のライトバッファにロードし、前記第１のデータの量が前記不揮発性メモリの最小書き込みサイズ以上になった後に、前記第１のグループに割り当てられた第１の書き込み先ブロックに前記第１のデータを書き込み、
前記第２のグループの書き込み速度が前記第１の値以上である場合、前記第２のグループに関連付けられ且つ前記最小書き込みサイズを有する第２のデータを前記ホストの前記メモリから前記第２のライトバッファにロードし、前記第２のグループに割り当てられた第２の書き込み先ブロックに前記第２のデータを書き込むように構成されている、メモリシステム。
【請求項2】
前記コントローラは、
前記第１のライトバッファへの前記第１のデータのロードの完了後、前記第１のグループに属し且つ前記第１のデータに対応する一つ以上のライトコマンドの処理の完了を示す一つ以上の完了応答を前記ホストに送信するようにさらに構成されている、
請求項１に記載のメモリシステム。
前記第１のライトバッファへの前記第１のデータのロードの完了後、前記第１のグループに属し且つ前記第１のデータに対応する一つ以上のライトコマンドの処理の完了を示す一つ以上の完了応答を前記ホストに送信するようにさらに構成されている、
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、
前記第２の書き込み先ブロックへの前記第２のデータの書き込みの完了後、前記第２のグループに属し且つ前記第２のデータに対応する一つ以上のライトコマンドの処理の完了を示す一つ以上の完了応答を前記ホストに送信するようにさらに構成されている、
請求項２に記載のメモリシステム。
前記第２の書き込み先ブロックへの前記第２のデータの書き込みの完了後、前記第２のグループに属し且つ前記第２のデータに対応する一つ以上のライトコマンドの処理の完了を示す一つ以上の完了応答を前記ホストに送信するようにさらに構成されている、
請求項２に記載のメモリシステム。
【請求項4】
前記コントローラは、
前記第１のグループに分類されたライトコマンドの各々に含まれる前記第１の情報に基づいて、前記第１のグループに関連付けられた未書き込みデータの量を算出し、前記第２のグループに分類されたライトコマンドの各々に含まれる前記第１の情報に基づいて、前記第２のグループに関連付けられた未書き込みデータの量を算出し、
前記不揮発性メモリのデータ書き込み動作の開始または終了に応じ、前記第１及び第２のグループのうち、データが未ロードの新たなライトコマンドを含むいずれかのグループを選択し、
前記選択したグループの前記未書き込みデータの量が前記最小書き込みサイズ以上であるか否かを判定し、
前記判定の結果に基づいて、前記選択したグループの書き込み速度が前記第１の値以上であるか否かを判定するように構成されている、
請求項１に記載のメモリシステム。
前記第１のグループに分類されたライトコマンドの各々に含まれる前記第１の情報に基づいて、前記第１のグループに関連付けられた未書き込みデータの量を算出し、前記第２のグループに分類されたライトコマンドの各々に含まれる前記第１の情報に基づいて、前記第２のグループに関連付けられた未書き込みデータの量を算出し、
前記不揮発性メモリのデータ書き込み動作の開始または終了に応じ、前記第１及び第２のグループのうち、データが未ロードの新たなライトコマンドを含むいずれかのグループを選択し、
前記選択したグループの前記未書き込みデータの量が前記最小書き込みサイズ以上であるか否かを判定し、
前記判定の結果に基づいて、前記選択したグループの書き込み速度が前記第１の値以上であるか否かを判定するように構成されている、
請求項１に記載のメモリシステム。
【請求項5】
前記第１のライトバッファは、ダイナミックランダムアクセスメモリで実現されており、
前記第２のライトバッファは、スタティックランダムアクセスメモリで実現されている、
請求項１に記載のメモリシステム。
前記第２のライトバッファは、スタティックランダムアクセスメモリで実現されている、
請求項１に記載のメモリシステム。
【請求項6】
複数のブロックを含む不揮発性メモリと、
第１のライトバッファと、
前記第１のライトバッファよりも小さい容量を有し且つ前記第１のライトバッファよりも大きいバンド幅を有する第２のライトバッファと、
前記複数のブロックから割り当てられた複数の書き込み先ブロックを管理するように構成されたコントローラと、を具備し、
前記コントローラは、
前記不揮発性メモリに書き込むべきデータのサイズを示す第１の情報と、前記データに関連付けられた書き込み先ブロックを直接的又は間接的に指定可能な第２の情報と、を各々が含む複数のライトコマンドをホストから受信し、
前記受信した複数のライトコマンドの各々に含まれる前記第２の情報に基づいて、前記受信した複数のライトコマンドを、異なる書き込み先ブロックにデータを書き込むための複数のグループに分類し、
前記受信した複数のライトコマンドの各々に含まれる前記第１の情報に基づいて、同じグループに関連付けられた未書き込みデータの量を、前記複数のグループの各々について算出し、
前記不揮発性メモリのデータ書き込み動作の開始または終了に応じ、データが未ロードの新たなライトコマンドを含むグループのうちのいずれかのグループを選択し、
前記選択したグループに関連付けられた前記未書き込みデータの量が前記不揮発性メモリの最小書き込みサイズ以上であるか否かを判定し、
前記選択したグループに関連付けられた前記未書き込みデータの量が前記最小書き込みサイズ未満である場合、
前記選択したグループに関連付けられた前記未書き込みデータを前記ホストのメモリから前記第１のライトバッファにロードし、
前記選択したグループに関連付けられた前記未書き込みデータの量が前記最小書き込みサイズ以上である場合、
前記選択したグループに関連付けられ且つ前記第１のライトバッファにロード済みの未書き込みデータが存在するか否かを判定し、
前記選択したグループに関連付けられ且つ前記第１のライトバッファにロード済みの未書き込みデータが存在する場合、前記第１のライトバッファおよび前記ホストの前記メモリの双方から前記第２のライトバッファにロードされる未書き込みデータの総量が前記最小書き込みサイズになるように、前記選択したグループに関連付けられた前記未書き込みデータを前記第１のライトバッファおよび前記ホストの前記メモリの各々から前記第２のライトバッファにロードし、前記第２のライトバッファにロードされた前記未書き込みデータを、前記選択したグループに割り当てられた書き込み先ブロックに書き込むように構成されている、
メモリシステム。
第１のライトバッファと、
前記第１のライトバッファよりも小さい容量を有し且つ前記第１のライトバッファよりも大きいバンド幅を有する第２のライトバッファと、
前記複数のブロックから割り当てられた複数の書き込み先ブロックを管理するように構成されたコントローラと、を具備し、
前記コントローラは、
前記不揮発性メモリに書き込むべきデータのサイズを示す第１の情報と、前記データに関連付けられた書き込み先ブロックを直接的又は間接的に指定可能な第２の情報と、を各々が含む複数のライトコマンドをホストから受信し、
前記受信した複数のライトコマンドの各々に含まれる前記第２の情報に基づいて、前記受信した複数のライトコマンドを、異なる書き込み先ブロックにデータを書き込むための複数のグループに分類し、
前記受信した複数のライトコマンドの各々に含まれる前記第１の情報に基づいて、同じグループに関連付けられた未書き込みデータの量を、前記複数のグループの各々について算出し、
前記不揮発性メモリのデータ書き込み動作の開始または終了に応じ、データが未ロードの新たなライトコマンドを含むグループのうちのいずれかのグループを選択し、
前記選択したグループに関連付けられた前記未書き込みデータの量が前記不揮発性メモリの最小書き込みサイズ以上であるか否かを判定し、
前記選択したグループに関連付けられた前記未書き込みデータの量が前記最小書き込みサイズ未満である場合、
前記選択したグループに関連付けられた前記未書き込みデータを前記ホストのメモリから前記第１のライトバッファにロードし、
前記選択したグループに関連付けられた前記未書き込みデータの量が前記最小書き込みサイズ以上である場合、
前記選択したグループに関連付けられ且つ前記第１のライトバッファにロード済みの未書き込みデータが存在するか否かを判定し、
前記選択したグループに関連付けられ且つ前記第１のライトバッファにロード済みの未書き込みデータが存在する場合、前記第１のライトバッファおよび前記ホストの前記メモリの双方から前記第２のライトバッファにロードされる未書き込みデータの総量が前記最小書き込みサイズになるように、前記選択したグループに関連付けられた前記未書き込みデータを前記第１のライトバッファおよび前記ホストの前記メモリの各々から前記第２のライトバッファにロードし、前記第２のライトバッファにロードされた前記未書き込みデータを、前記選択したグループに割り当てられた書き込み先ブロックに書き込むように構成されている、
メモリシステム。
【請求項7】
前記コントローラは、
前記選択したグループに関連付けられ且つ前記第１のライトバッファにロード済みの未書き込みデータが存在しない場合、前記選択したグループに関連付けられ且つ前記最小書き込みサイズを有する未書き込みデータを前記ホストの前記メモリから前記第２のライトバッファにロードし、前記第２のライトバッファにロードされた前記未書き込みデータを、前記選択したグループに割り当てられた前記書き込み先ブロックに書き込むようにさらに構成されている、
請求項６に記載のメモリシステム。
前記選択したグループに関連付けられ且つ前記第１のライトバッファにロード済みの未書き込みデータが存在しない場合、前記選択したグループに関連付けられ且つ前記最小書き込みサイズを有する未書き込みデータを前記ホストの前記メモリから前記第２のライトバッファにロードし、前記第２のライトバッファにロードされた前記未書き込みデータを、前記選択したグループに割り当てられた前記書き込み先ブロックに書き込むようにさらに構成されている、
請求項６に記載のメモリシステム。
【請求項8】
前記コントローラは、
前記第１のライトバッファへの前記未書き込みデータのロードの完了後、前記選択したグループに属し且つ前記第１のライトバッファにロードされた前記未書き込みデータに対応する一つ以上のライトコマンドの処理の完了を示す一つ以上の完了応答を前記ホストに送信するようにさらに構成されている、
請求項６に記載のメモリシステム。
前記第１のライトバッファへの前記未書き込みデータのロードの完了後、前記選択したグループに属し且つ前記第１のライトバッファにロードされた前記未書き込みデータに対応する一つ以上のライトコマンドの処理の完了を示す一つ以上の完了応答を前記ホストに送信するようにさらに構成されている、
請求項６に記載のメモリシステム。
【請求項9】
前記コントローラは、
前記選択したグループに割り当てられた前記書き込み先ブロックへの前記未書き込みデータの書き込みの完了後、前記選択したグループに属し且つ前記ホストのメモリから前記第２のライトバッファにロードされた前記未書き込みデータに対応する一つ以上のライトコマンドの処理の完了を示す一つ以上の完了応答を前記ホストに送信するようにさらに構成されている、
請求項８に記載のメモリシステム。
前記選択したグループに割り当てられた前記書き込み先ブロックへの前記未書き込みデータの書き込みの完了後、前記選択したグループに属し且つ前記ホストのメモリから前記第２のライトバッファにロードされた前記未書き込みデータに対応する一つ以上のライトコマンドの処理の完了を示す一つ以上の完了応答を前記ホストに送信するようにさらに構成されている、
請求項８に記載のメモリシステム。
【請求項10】
前記第１のライトバッファは、ダイナミックランダムアクセスメモリで実現されており、
前記第２のライトバッファは、スタティックランダムアクセスメモリで実現されている、
請求項６に記載のメモリシステム。
前記第２のライトバッファは、スタティックランダムアクセスメモリで実現されている、
請求項６に記載のメモリシステム。
【請求項11】
複数のブロックを含む不揮発性メモリと、第１のライトバッファと、前記第１のライトバッファよりも小さい容量を有し且つ前記第１のライトバッファよりも大きいバンド幅を有する第２のライトバッファとを制御する制御方法であって、
前記複数のブロックから割り当てられた複数の書き込み先ブロックを管理することと、
前記不揮発性メモリに書き込むべきデータのサイズを示す第１の情報と、前記データに関連付けられた書き込み先ブロックを直接的又は間接的に指定可能な第２の情報と、を含むライトコマンドをホストから受信することと、
前記受信したライトコマンドに含まれる前記第２の情報に基づいて、前記受信したライトコマンドを、第１の書き込み先ブロックにデータを書き込むための第１のグループ、又は第２の書き込み先ブロックにデータを書き込むための第２のグループに分類することと、
前記受信したライトコマンドに含まれる前記第１の情報に基づいて、所定時間当たりに書き込みが要求されるデータの量を示す書き込み速度が第１の値以上であるか否かを、前記第１及び第２のグループに対して判定することと、
前記第１のグループの書き込み速度が前記第１の値未満である場合、前記第１のグループに関連付けられた第１のデータのうちの未ロードのデータを前記ホストのメモリから前記第１のライトバッファにロードし、前記第１のデータの量が前記不揮発性メモリの最小書き込みサイズ以上になった後に、前記第１のグループに割り当てられた第１の書き込み先ブロックに前記第１のデータを書き込むことと、
前記第２のグループの書き込み速度が前記第１の値以上である場合、前記第２のグループに関連付けられ且つ前記最小書き込みサイズを有する第２のデータを前記ホストの前記メモリから前記第２のライトバッファにロードし、前記第２のグループに割り当てられた第２の書き込み先ブロックに前記第２のデータを書き込むことと、を具備する制御方法。
前記複数のブロックから割り当てられた複数の書き込み先ブロックを管理することと、
前記不揮発性メモリに書き込むべきデータのサイズを示す第１の情報と、前記データに関連付けられた書き込み先ブロックを直接的又は間接的に指定可能な第２の情報と、を含むライトコマンドをホストから受信することと、
前記受信したライトコマンドに含まれる前記第２の情報に基づいて、前記受信したライトコマンドを、第１の書き込み先ブロックにデータを書き込むための第１のグループ、又は第２の書き込み先ブロックにデータを書き込むための第２のグループに分類することと、
前記受信したライトコマンドに含まれる前記第１の情報に基づいて、所定時間当たりに書き込みが要求されるデータの量を示す書き込み速度が第１の値以上であるか否かを、前記第１及び第２のグループに対して判定することと、
前記第１のグループの書き込み速度が前記第１の値未満である場合、前記第１のグループに関連付けられた第１のデータのうちの未ロードのデータを前記ホストのメモリから前記第１のライトバッファにロードし、前記第１のデータの量が前記不揮発性メモリの最小書き込みサイズ以上になった後に、前記第１のグループに割り当てられた第１の書き込み先ブロックに前記第１のデータを書き込むことと、
前記第２のグループの書き込み速度が前記第１の値以上である場合、前記第２のグループに関連付けられ且つ前記最小書き込みサイズを有する第２のデータを前記ホストの前記メモリから前記第２のライトバッファにロードし、前記第２のグループに割り当てられた第２の書き込み先ブロックに前記第２のデータを書き込むことと、を具備する制御方法。
【請求項12】
前記第１のライトバッファへの前記第１のデータのロードの完了後、前記第１のグループに属し且つ前記第１のデータに対応する一つ以上のライトコマンドの処理の完了を示す一つ以上の完了応答を前記ホストに送信することをさらに具備する、
請求項１１に記載の制御方法。
請求項１１に記載の制御方法。
【請求項13】
前記第２の書き込み先ブロックへの前記第２のデータの書き込みの完了後、前記第２のグループに属し且つ前記第２のデータに対応する一つ以上のライトコマンドの処理の完了を示す一つ以上の完了応答を前記ホストに送信することをさらに具備する、
請求項１２に記載の制御方法。
請求項１２に記載の制御方法。
【請求項14】
前記書き込み速度が前記第１の値以上であるか否かを前記第１及び第２のグループに対して判定することは、
前記第１のグループに分類されたライトコマンドの各々に含まれる前記第１の情報に基づいて、前記第１のグループに関連付けられた未書き込みデータの量を算出することと、
前記第２のグループに分類されたライトコマンドの各々に含まれる前記第１の情報に基づいて、前記第２のグループに関連付けられた未書き込みデータの量を算出することと、
前記不揮発性メモリのデータ書き込み動作の開始または終了に応じ、前記第１及び第２のグループのうち、データが未ロードの新たなライトコマンドを含むいずれかのグループを選択することと、
前記選択したグループの前記未書き込みデータの量が前記最小書き込みサイズ以上であるか否かを判定することと、
前記判定の結果に基づいて、前記選択したグループの書き込み速度が前記第１の値以上であるか否かを判定することと、を含む、
請求項１１に記載の制御方法。
前記第１のグループに分類されたライトコマンドの各々に含まれる前記第１の情報に基づいて、前記第１のグループに関連付けられた未書き込みデータの量を算出することと、
前記第２のグループに分類されたライトコマンドの各々に含まれる前記第１の情報に基づいて、前記第２のグループに関連付けられた未書き込みデータの量を算出することと、
前記不揮発性メモリのデータ書き込み動作の開始または終了に応じ、前記第１及び第２のグループのうち、データが未ロードの新たなライトコマンドを含むいずれかのグループを選択することと、
前記選択したグループの前記未書き込みデータの量が前記最小書き込みサイズ以上であるか否かを判定することと、
前記判定の結果に基づいて、前記選択したグループの書き込み速度が前記第１の値以上であるか否かを判定することと、を含む、
請求項１１に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性メモリを備えるメモリシステム、および、メモリシステムを制御する方法に関する。
【背景技術】
【0002】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの１つとして、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリと、この不揮発性メモリを制御するコントローラとを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
【0003】
メモリシステムのコントローラは、外部のホストから所定の規格に準拠するホストインタフェースを介して受信した入出力（Ｉ／Ｏ）信号（データ、コマンド）を処理することによって、不揮発性メモリからデータを読み出すためのリード処理や不揮発性メモリにデータを書き込むためのライト処理など、を実行する。
【0004】
メモリシステムにおいては、ライト処理の性能を向上できる技術が必要とされている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第２０２２／０２２２０１１号明細書
【特許文献2】米国特許出願公開第２０２２／０１９７５４３号明細書
【特許文献3】米国特許第１０，０１３，１７７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の一実施形態が解決しようとする課題は、ライト処理の性能を向上できるメモリシステムおよび制御方法を提供することである。
【課題を解決するための手段】
【0007】
実施形態によれば、メモリシステムは、複数のブロックを含む不揮発性メモリと、第１のライトバッファと、第２のライトバッファと、コントローラと、を具備する。前記第２のライトバッファは、前記第１のライトバッファよりも小さい容量を有し且つ前記第１のライトバッファよりも大きいバンド幅を有する。前記コントローラは、前記複数のブロックから割り当てられた複数の書き込み先ブロックを管理するように構成される。前記コントローラは、前記不揮発性メモリに書き込むべきデータのサイズを示す第１の情報と、前記データに関連付けられた書き込み先ブロックを直接的又は間接的に指定可能な第２の情報と、を含むライトコマンドをホストから受信可能である。前記コントローラは、前記受信したライトコマンドに含まれる第２の情報に基づいて、前記受信したライトコマンドを、第１の書き込み先ブロックにデータを書き込むための第１のグループ、又は第２の書き込み先ブロックにデータを書き込むための第２のグループに分類する。前記コントローラは、前記受信したライトコマンドに含まれる前記第１の情報に基づいて、所定時間当たりに書き込みが要求されるデータの量を示す書き込み速度が第１の値以上であるか否かを、前記第１及び第２のグループに対して判定する。前記コントローラは、前記第１のグループの書き込み速度が前記第１の値未満である場合、前記第１のグループに関連付けられた第１のデータのうちの未ロードのデータを前記ホストのメモリから前記第１のライトバッファにロードし、前記第１のデータの量が前記不揮発性メモリの最小書き込みサイズ以上になった後に、前記第１のグループに割り当てられた第１の書き込み先ブロックに前記第１のデータを書き込む。前記コントローラは、前記第２のグループの書き込み速度が前記第１の値以上である場合、前記第２のグループに関連付けられ且つ前記最小書き込みサイズを有する第２のデータを前記ホストの前記メモリから前記第２のライトバッファにロードし、前記第２のグループに割り当てられた第２の書き込み先ブロックに前記第２のデータを書き込む。
【図面の簡単な説明】
【0008】
【図1】実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。
【図2】実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のフラッシュダイとの関係を示す構成例を示すブロック図。
【図3】実施形態に係るメモリシステムにおいて使用される、スーパーブロックの構成例を示す図。
【図4】第１の比較例に係るメモリシステムのライト処理におけるライトデータの流れを示す図。
【図5】第２の比較例に係るメモリシステムのライト処理におけるライトデータの流れを示す図。
【図6】実施形態に係るメモリシステムの、ライト処理におけるライトデータの流れを示す図。
【図7】実施形態に係るメモリシステムの、別のライト処理におけるライトデータの流れを示す図。
【図8】実施形態に係るメモリシステムの、ライト処理の手順の第１の例を示すフローチャート。
【図9】実施形態に係るメモリシステムの、ライト処理の手順の第２の例を示すフローチャート。
【図10】実施形態に係るメモリシステムにけるライトコマンド受信時の手順を示すフローチャート。
【図11】実施形態に係るメモリシステムにおいて実行される書き込み動作の手順を示すフローチャート。
【発明を実施するための形態】
【0009】
以下、図面を参照して、実施形態を説明する。
【0010】
以下では、実施形態に係るメモリシステムがソリッドステートドライブ（ＳＳＤ）として実現されている場合を想定する。図１は、実施形態に係るメモリシステムを含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホスト（ホストデバイス）２と、ＳＳＤ３とを含む。
【0011】
ホスト２は、情報処理装置である。ホスト２は、例えば、パーソナルコンピュータ、サーバコンピュータ、またはモバイルデバイスである。ホスト２は、ＳＳＤ３にアクセスする。具体的には、ホスト２は、データを書き込むためのコマンドであるライトコマンドをＳＳＤ３に発行する。また、ホスト２は、データを読み出すためのコマンドであるリードコマンドをＳＳＤ３に発行する。
【0012】
ＳＳＤ３は、ホスト２に接続可能なストレージデバイスである。ＳＳＤ３は、不揮発性メモリを含む。ＳＳＤ３は、内部の不揮発性メモリにデータを書き込むことが可能である。また、ＳＳＤ３は、内部の不揮発性メモリからデータを読み出すことが可能である。
【0013】
ＳＳＤ３とホスト２との間の通信は、バス７を介して実行される。バス７は、ホスト２とＳＳＤ３とを接続する伝送路である。バス７は、例えば、ＰＣＩ ｅｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）バスである。ＰＣＩｅバスは、全二重（ｆｕｌｌ ｄｕｐｌｅｘ）伝送路である。全二重伝送路は、ホスト２からＳＳＤ３へデータおよび入出力（Ｉ／Ｏ）コマンドを送信する伝送路と、ＳＳＤ３からホスト２へデータおよび応答を送信する伝送路との双方を含む。Ｉ／Ｏコマンドは、不揮発性メモリへのデータの書き込み、または不揮発性メモリからのデータの読み出しを行うためのコマンドである。Ｉ／Ｏコマンドは、例えば、ライトコマンド、またはリードコマンドである。
【0014】
ホスト２とＳＳＤ３とを接続するための論理インタフェースの規格としては、例えば、ＮＶＭ ｅｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）規格が使用され得る。ＮＶＭｅ規格のインタフェースでは、少なくとも１つのサブミッションキュー（ＳＱ）と、この少なくとも１つのサブミッションキュー（ＳＱ）に関連付けられたコンプリーションキュー（ＣＱ）とを含む対のキューを用いて、ホスト２とＳＳＤ３との間の通信が行われる。この対のキューは、サブミッションキュー／コンプリーションキューペア（ＳＱ／ＣＱペア）と称される。
【0015】
次に、ホスト２の構成について説明する。
【0016】
ホスト２は、プロセッサ２１と、メモリ２２とを含む。プロセッサ２１およびメモリ２２は、内部バス２０を介して相互接続される。
【0017】
プロセッサ２１は、例えばＣＰＵである。プロセッサ２１は、ＳＳＤ３、または、ホスト２に接続された他のストレージデバイスからメモリ２２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアは、例えば、オペレーティングシステム、ファイルシステム、アプリケーションプログラム、を含む。
【0018】
メモリ２２は、例えば揮発性のメモリである。メモリ２２は、メインメモリ、システムメモリ、またはホストメモリとも称される。メモリ２２は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。メモリ２２の記憶領域の一部は、ホストライトバッファ２２１として使用される。ホストライトバッファ２２１は、ＳＳＤ３の不揮発性メモリに書き込むべきデータを一時的に記憶する記憶領域である。
【0019】
また、メモリ２２の記憶領域の他の一部は、ＳＱ／ＣＱペア２２２を格納するために使用される。ＳＱ／ＣＱペア２２２に含まれるサブミッションキューＳＱの各々は、ＳＳＤ３にＩ／Ｏコマンド（ライトコマンド、リードコマンド）を発行するために使用されるキューである。サブミッションキューＳＱの各々は、複数のスロットを含む。複数のスロットの各々は、一つのＩ／Ｏコマンドを格納可能である。ホスト２は、サブミッションキューＳＱをホスト２のメモリ２２に作成する。また、ホスト２は、サブミッションキュークリエイトコマンドをＳＳＤ３に発行する。サブミッションキューＳＱの各々が作成されたメモリ２２内の記憶位置を示すアドレス、サブミッションキューＳＱの各々のサイズ、これらサブミッションキューＳＱに関連付けられたコンプリーションキューＣＱの識別子、等は、サブミッションキュークリエイトコマンドによってＳＳＤ３に通知される。
【0020】
ＳＱ／ＣＱペア２２２に含まれるコンプリーションキューＣＱは、Ｉ／Ｏコマンドの完了を示す完了応答をＳＳＤ３から受信するために使用されるキューである。完了応答は、完了したコマンドの処理の成功または失敗を示すステータスを示す情報を含む。完了応答は、コマンド完了、またはコマンド完了通知とも称される。コンプリーションキューＣＱは、複数のスロットを含む。複数のスロットの各々は、一つの完了応答を格納可能である。ホスト２は、コンプリーションキューＣＱをホスト２のメモリ２２に作成する。また、ホスト２は、コンプリーションキュークリエイトコマンドをＳＳＤ３に発行する。コンプリーションキューＣＱが作成されたメモリ２２内の記憶位置を示すアドレス、およびこのコンプリーションキューＣＱのサイズ、等は、コンプリーションキュークリエイトコマンドによってＳＳＤ３に通知される。
【0021】
次に、ＳＳＤ３の内部構成について説明する。以下では、ＳＳＤ３に含まれる不揮発性メモリがＮＡＮＤ型フラッシュメモリによって実現されている場合を想定する。尚、ＮＡＮＤ型フラッシュメモリは他のフラッシュメモリや、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭ、相変化メモリ等の他の不揮発性メモリであってもよい。
【0022】
ＳＳＤ３は、コントローラ４と、ＮＡＮＤ型フラッシュメモリ５と、を含む。また、ＳＳＤ３は、ランダムアクセスメモリ、例えば、揮発性メモリであるダイナミックランダムアクセスメモリ（ＤＲＡＭ）６をさらに含んでいてもよい。
【0023】
ＮＡＮＤ型フラッシュメモリ５は、２次元構造のフラッシュメモリであってもよいし、３次元構造のフラッシュメモリであってもよい。ＮＡＮＤ型フラッシュメモリ５は、複数のブロックを含む。複数のブロックの各々は、データ消去動作の最小単位である。複数のブロックの各々は、メモリブロックまたは物理ブロックとも称される。複数のブロックの各々は、複数のページを含む。複数のページの各々は、データ書き込み動作およびデータ読み出し動作の各々の単位である。ページは、同じワード線に接続されたメモリセルの集合を含む。ページは、物理ページとも称される。
【0024】
ＮＡＮＤ型フラッシュメモリ５は、複数のダイを含む。ダイは、メモリダイ、フラッシュダイ、メモリチップ、フラッシュチップとも称される。これらダイの各々は、ＮＡＮＤ型フラッシュメモリダイとして実現される。以下では、ダイをフラッシュダイと称する。図１においては、ＮＡＮＤ型フラッシュメモリ５が、３２個のフラッシュダイ＃０～＃３１を含む場合が例として示されている。
【0025】
コントローラ４は、メモリコントローラである。コントローラ４は、例えば、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような制御回路である。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５およびＤＲＡＭ６の各々に電気的に接続されている。コントローラ４は、ホスト２から受信されるＩ／Ｏコマンドそれぞれを処理することによって、ＮＡＮＤ型フラッシュメモリ５からデータを読み出すためのリード処理と、ＮＡＮＤ型フラッシュメモリ５にデータを書き込むためのライト処理とを実行する。コントローラ４とＮＡＮＤ型フラッシュメモリ５とを接続する物理インタフェースとしては、例えば、Ｔｏｇｇｌｅインタフェース、またはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）が使用される。コントローラ４の各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、またはこれら専用ハードウェアとプロセッサとの組み合わせにより実現され得る。
【0026】
コントローラ４は、複数の書き込み先ブロックを管理する。書き込み先ブロックは、データの書き込みが可能なオープン状態のブロック（データを書き込んでいる状態のブロック）である。ライト処理においては、コントローラ４は、異なる種類のデータを異なる書き込み先ブロックに書き込むための処理を実行する。ここで、異なる種類のデータは、例えば、異なるアプリケーションや異なるエンドユーザ（コンテナ、仮想マシン等のテナント）からのデータ、異なるライフタイムを有するデータ、等である。
【0027】
例えば、異なるアプリケーションからそれぞれの書込みデータがさまざまなタイミングで送信され、ＳＳＤ３がその順番通りに書き込みを行う場合、一つのブロックに異なるアプリケーションからのデータが混在する可能性がある。これによりブロック間でのデータの入れ替えを伴うガベージコレクションを行う頻度が増加し、ライトアンプリフィケーション（ライト処理効率）を悪化させる。このようなライト処理効率の低下を防ぐために、アプリケーションごとにデータをまとめ、これらデータをあるブロックの連続した物理アドレスに書き込む、ストリーム書き込みを行うことが行われる。近年ではストリーム数が増大してきたため、限られたメモリ容量に対し多数のストリームをサポートする必要が出てきた。このように複数以上のストリームに対して書き込みを行うことを、マルチ・ストリーム書込みと呼ぶ。
【0028】
マルチ・ストリーム書き込みを実行する場合、コントローラ４は、複数のストリーム毎にコマンドで付与された識別子を認識し、各識別子それぞれ対応する複数の書き込み先ブロックを管理する。この際、コントローラ４は、アクティブなストリームの数と同数のブロックをオープン状態に設定する。そして、コントローラ４は、アクティブな複数のストリームそれぞれに、オープン状態の書き込み先ブロックを割り当てる。
【0029】
ＮＶＭｅのゾーンド・ネームスペース規格で規定された複数のゾーンを使用する場合、コントローラ４は、複数のゾーンにそれぞれ対応する複数のブロックを管理する。この際、コントローラ４は、オープンされたゾーンの数と同数のブロックをオープン状態に設定する。そして、コントローラ４は、オープンされたゾーンそれぞれに、オープン状態の書き込み先ブロックを割り当てる。
【0030】
また、ホスト２が書き込み先ブロック（例えば書き込み先スーパーブロック）を示すブロックアドレスを指定するライトコマンドをＳＳＤ３に発行するというシステム構成が利用される場合、コントローラ４は、複数の書き込み先ブロックをホスト２に割り当てる。コントローラ４は、ホスト２に割り当てられたこれら書き込み先ブロックを管理する。
【0031】
また、複数の記憶領域（ＱｏＳドメイン）を作成および管理し、且つＱｏＳドメイン毎に、複数のプレースメントＩＤにそれぞれ対応する複数の書き込み先ブロックを管理する場合、コントローラ４は、各ＱｏＳドメインで利用されているプレースメントＩＤの数と同数の書き込み先ブロックをＱｏＳドメイン毎に管理する。
【0032】
また、ネームスペースごとに物理的に記憶領域が分けられている場合、コントローラ４は、ネームスペースの数と同数の書き込み先ブロックをこれらネームスペース用の物理記憶領域として管理する。
【0033】
ＤＲＡＭ６は、論理物理アドレス変換テーブル（ｌｏｇｉｃａｌ－ｔｏ－ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ：Ｌ２Ｐテーブル）６１を記憶する記憶領域を含む。また、ＤＲＡＭ６は、ブロック管理テーブル６２を記憶する記憶領域と、ＤＲＡＭライトバッファ６３として使用される記憶領域と、複数の仮想ライトバッファ（ＶＷＢ）６４を記憶する記憶領域と、をさらに含む。
【0034】
Ｌ２Ｐテーブル６１は、マッピング情報を格納するテーブルである。マッピング情報は、論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを所定の管理サイズの単位で示す情報である。論理アドレスは、ＳＳＤ３にアクセスするためにホスト２によって使用されるアドレスである。論理アドレスとしては、例えば、論理ブロックアドレス（ＬＢＡ）が使用される。物理アドレスは、ＮＡＮＤ型フラッシュメモリ５内の記憶位置を示すアドレスである。物理アドレスは、例えば、フラッシュダイアドレス、ブロックアドレス、ページのアドレス、ページ内のオフセットアドレス、及び、これらの全部あるいは一部の任意の組み合わせ等によって表現され得る。また、ホスト２から送信されるＩ／Ｏコマンドに含まれるアドレスが、物理アドレスと論理アドレスである場合には、Ｌ２Ｐテーブルは、ホスト２のメモリ２２に記憶されていてもよい。
【0035】
ブロック管理テーブル６２は、ＮＡＮＤ型フラッシュメモリ５に含まれる複数のブロックの各々の状態を管理するための情報を保持するテーブルである。
【0036】
ＤＲＡＭライトバッファ６３は、ＮＡＮＤ型フラッシュメモリ５に書き込むべきデータを一時的に記憶する記憶領域である。ＤＲＡＭライトバッファ６３は、第１のライトバッファとしても参照される。
【0037】
複数のＶＷＢ６４は、複数の書き込み先ブロックに１対１の関係でそれぞれ対応付けられている。各ＶＷＢ６４は、対応する書き込み先ブロックに対する未書き込みデータの量、等を保持するために使用される。複数のＶＷＢ６４の詳細については、後述する。
【0038】
次に、コントローラ４の内部構成を説明する。コントローラ４は、例えば、ホストインタフェース（ホストＩ／Ｆ）４１と、スタティックＲＡＭ（ＳＲＡＭ）４２と、ＣＰＵ４３と、直接メモリアクセスコントローラ（ＤＭＡＣ）４４と、誤り訂正回路４５と、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）４６と、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）４７とを含む。これらホストインタフェース４１と、ＳＲＡＭ４２と、ＣＰＵ４３と、ＤＭＡＣ４４と、誤り訂正回路４５と、ＮＡＮＤインタフェース４６と、ＤＲＡＭインタフェース４７とは、内部バス４０を介して相互接続される。
【0039】
ホストインタフェース４１は、ホスト２との通信を実行する通信インタフェース回路である。ホストインタフェース４１は、例えば、ＰＣＩｅコントローラによって実現されている。例えば、ホストインタフェース４１が第５世代ＰＣＩｅコントローラで、バス７に含まれるレーン数が４レーンである場合、ホストインタフェース４１のデータ受信速度は、約１６Ｇバイト／秒である。あるいは、ホストインタフェース４１が第６世代ＰＣＩｅコントローラで、バス７に含まれるレーン数が４レーンである場合、ホストインタフェース４１のデータ受信速度は、約３０Ｇバイト／秒である。また、ホストインタフェース４１は、アービトレーション機構（図示せず）を含む。このアービトレーション機構は、ＳＱ／ＣＱペア２２２に含まれる複数のサブミッションキューＳＱから、Ｉ／ＯコマンドがフェッチされるべきサブミッションキューＳＱを選択する機構である。アービトレーション機構は、例えば、ラウンドロビンアービトレーション機構、または重み付きラウンドロビンアービトレーション機構である。
【0040】
ＳＲＡＭ４２は、揮発性メモリである。ＳＲＡＭ４２の記憶領域は、例えば、ＣＰＵ４３の作業領域として使用される。また、ＳＲＡＭ４２は、ＳＲＡＭライトバッファ４２１を記憶する記憶領域を含む。ＳＲＡＭライトバッファ４２１は、ＮＡＮＤ型フラッシュメモリ５に書き込むべきデータを一時的に記憶する記憶領域である。ＳＲＡＭライトバッファ４２１は、ＤＲＡＭライトバッファ６３よりも小さい容量を有し且つＤＲＡＭライトバッファ６３よりも大きいバンド幅を有している。ＳＲＡＭライトバッファ４２１は、第２のライトバッファとしても参照される。
【0041】
ここで、ＤＲＡＭライトバッファ６３の容量およびバンド幅とＳＲＡＭライトバッファ４２１の容量およびバンド幅との関係の例について説明する。
【0042】
ＳＳＤ３において利用可能な一般的なＤＲＡＭのバンド幅は、例えば２５Ｇバイト／秒である。このため、ＤＲＡＭライトバッファ６３は、２５Ｇバイト／秒のバンド幅を有する。ＤＲＡＭライトバッファ６３を使用するライト処理においては、データをＤＲＡＭライトバッファ６３に書き込む処理と、データをＤＲＡＭライトバッファ６３から読み出す処理と、が必要となる。このため、ＤＲＡＭライトバッファ６３を介してＮＡＮＤ型フラッシュメモリ５にデータを書き込む際、ＤＲＡＭライトバッファ６３を通過するデータの速度は、ＤＲＡＭライトバッファ６３のバンド幅の半分の速度、つまり、約１２．５Ｇバイト／秒である。
【0043】
ＤＲＡＭライトバッファ６３の容量は、例えば、［ＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズ］×［書き込み先ブロックの数］によって与えられる容量に設定される。ＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズは、ＮＡＮＤ型フラッシュメモリ５のデータ書き込み動作に必要なデータの最小サイズである。例えば、ページサイズが１６ＫｉＢで、データ書き込み動作のモードがメモリセル当たりに３ビットを記憶するトリプルレベルセル（ＴＬＣ）モードであり、フラッシュダイ当たりのプレーン数が４である場合、最小書き込みサイズは、１９２ＫｉＢ（＝１６ＫｉＢ×３ｂｉｔ×４Ｐｌａｎｅ）となる。
【0044】
なお、複数のチャンネルを介してデータを複数のフラッシュダイに並列に書き込む場合には、最小書き込みサイズは、さらに大きくなる。例えば、並列書き込みに使用されるチャンネル数が８である場合を想定する。この場合、最小書き込みサイズは、約１．５ＭｉＢ（＝１６ＫｉＢ×３ｂｉｔ×４Ｐｌａｎｅ×８ｃｈ）となる。ここで、書き込み先ブロックの数が、１０００個である場合には、ＤＲＡＭライトバッファ６３の容量は、約１．５ＧＢに設定され得る。
【0045】
一方、コントローラ４で利用可能な一般的なＳＲＡＭのバンド幅は、ＤＲＡＭのバンド幅よりも十分大きい。このため、ＳＲＡＭライトバッファ４２１を介してＮＡＮＤ型フラッシュメモリ５にデータを書き込む際にＳＲＡＭライトバッファ４２１を通過するデータの速度は、ＤＲＡＭライトバッファ６３を通過するデータの速度よりも十分に速い。また、ＳＲＡＭライトバッファ４２１の容量は、例えば、［ＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズ］によって与えられる容量に設定される。つまり、ＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズが１．５ＭｉＢである場合には、ＳＲＡＭライトバッファ４２１の容量は、１．５ＭｉＢに設定され得る。
【0046】
ＣＰＵ４３は、プロセッサである。ＣＰＵ４３は、ＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭに格納されている制御プログラム（ファームウェア）をＳＲＡＭ４２にロードする。そして、ＣＰＵ４３は、このファームウェアを実行することによって様々な処理を行う。なお、ファームウェアは、ＤＲＡＭ６にロードされてもよい。
【0047】
ＣＰＵ４３は、例えば、フラッシュトランスレーション層（ＦＴＬ）として、ＮＡＮＤ型フラッシュメモリ５に記憶されたデータの管理と、ＮＡＮＤ型フラッシュメモリ５に含まれるブロックの管理とを行う。ＮＡＮＤ型フラッシュメモリ５に記憶されたデータの管理は、例えば、マッピング情報の管理を含む。ＣＰＵ４３は、Ｌ２Ｐテーブル６１のマッピング情報を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを管理サイズの単位で管理する。管理サイズは、例えば、４ＫｉＢである。
【0048】
ＮＡＮＤ型フラッシュメモリ５においては、ブロック内のページへのデータの書き込みは、このブロックの１プログラム／イレーズサイクル当たり１回のみ可能である。つまり、データが既に書き込まれているブロック内の記憶位置（物理記憶位置）に新たなデータを直接上書きすることはできない。このため、既にブロック内の物理記憶位置に書き込まれているデータを更新する場合には、コントローラ４は、そのブロック（または別のブロック）内の未書き込みページ（空きページ）に新たなデータを書き込み、そして以前のデータを無効データとして扱う。換言すれば、コントローラ４は、ある論理アドレスに対応する更新データを、この論理アドレスに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ４は、Ｌ２Ｐテーブル６１を更新して、この論理アドレスに、この別の物理記憶位置を示す物理アドレスを関連付ける。
【0049】
ＮＡＮＤ型フラッシュメモリ５に含まれるブロックの管理は、ＮＡＮＤ型フラッシュメモリ５に含まれる不良ブロック（バッドブロック）の管理と、ウェアレベリングと、ガベージコレクション（ＧＣ）とを含む。
【0050】
ＤＭＡＣ４４は、ダイレクトメモリアクセス（ＤＭＡ）を実行する回路である。ＤＭＡＣ４４は、ホスト２のメモリ２２とＳＲＡＭ４２（またはＤＲＡＭ６）との間のデータ転送を実行する。例えば、ライト処理においては、ＤＭＡＣ４４は、ホストライトバッファ２２１からＳＲＡＭ４２（またはＤＲＡＭ６）にライトデータを転送する処理を実行する。
【0051】
誤り訂正回路４５は、ＮＡＮＤ型フラッシュメモリ５にデータが書き込まれる際に、エンコード処理を実行する。エンコード処理において、誤り訂正回路４５は、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＮＡＮＤ型フラッシュメモリ５からデータがリードされた際に、誤り訂正回路４５は、デコード処理を実行する。デコード処理において、誤り訂正回路４５は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータに付加されたＥＣＣを使用して、このデータの誤り訂正を実行する。
【0052】
ＮＡＮＤインタフェース４６は、ＮＡＮＤ型フラッシュメモリ５を制御する回路である。ＮＡＮＤインタフェース４６は、ＮＡＮＤ型フラッシュメモリ５に含まれる複数のフラッシュダイに電気的に接続される。
【0053】
個々のフラッシュダイは、独立して動作可能である。このため、フラッシュダイは、並列動作可能な単位として機能する。ＮＡＮＤインタフェース４６は、例えば、ＮＡＮＤコントローラ４６１－０、４６１－１、…、４６１－７を含む。ＮＡＮＤコントローラ４６１－０、４６１－１、…、４６１－７は、チャンネルｃｈ０、ｃｈ１、…、ｃｈ７にそれぞれ接続される。ＮＡＮＤコントローラ４６１－０、４６１－１、…、４６１－７の各々は、対応するチャンネルを介して、１つまたは複数のフラッシュダイに接続される。図１においては、チャンネルｃｈ０、ｃｈ１、…、ｃｈ７の各々に４つのフラッシュダイが接続されている場合が例示されている。この場合、ＮＡＮＤコントローラ４６１－０は、チャンネルｃｈ０を介して、フラッシュダイ＃０、＃８、＃１６および＃２４に接続される。ＮＡＮＤコントローラ４６１－１は、チャンネルｃｈ１を介して、フラッシュダイ＃１、＃９、＃１７および＃２５に接続される。そして、ＮＡＮＤコントローラ４６１－７は、チャンネルｃｈ７を介して、フラッシュダイ＃７、＃１５、＃２３および＃３１に接続される。フラッシュダイ＃０、＃１、…、＃７は、コントローラ４によってバンクＢＮＫ０として扱われる。フラッシュダイ＃８、＃９、…、＃１５は、コントローラ４によってバンクＢＮＫ１として扱われる。フラッシュダイ＃１６、＃１７、…、＃２３は、コントローラ４によってバンクＢＮＫ２として扱われる。フラッシュダイ＃２４、＃２５、…、＃３１は、コントローラ４によってバンクＢＮＫ３として扱われる。バンクは、インターリーブ動作によって、複数のフラッシュダイを並列動作させる単位である。
【0054】
図２は、実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のフラッシュダイとの関係を示す構成例を示すブロック図である。
【0055】
図２に示されているように、フラッシュダイ＃０～＃３１の各々は、複数のブロックＢＬＫ１～ＢＬＫｘ－１を含む。図１および図２に示される構成例においては、コントローラ４は、８チャンネルと、バンクインタリーブ動作とによって、フラッシュダイ＃０～＃３１を並列にアクセスすることができる。このため、コントローラ４は、最大で３２個のフラッシュダイに対するデータの書き込みまたは読み出しを並列に実行することができる。なお、フラッシュダイ＃０～＃３１の各々は、複数のプレーンを有するマルチプレーン構成を有していてもよい。例えば、フラッシュダイ＃０～＃３１の各々が４プレーンを含む場合、コントローラ４は、最大で１２８個のプレーンに対するデータの書き込みまたは読み出しを並列に実行することができる。
【0056】
複数の書き込み先ブロックの各々は、一つのブロック（物理ブロック）であってもよいし、並列動作可能な複数の物理ブロックの集合を含むスーパーブロックであってもよい。
【0057】
一つのスーパーブロックは、これに限定されないが、ＮＡＮＤ型フラッシュメモリダイ＃０～＃３１から一つずつ選択される計３２個の物理ブロックを含んでいてもよい。なお、ＮＡＮＤ型フラッシュメモリダイ＃０～＃３１の各々はマルチプレーン構成を有していてもよい。例えば、ＮＡＮＤ型フラッシュメモリダイ＃０～＃３１の各々が、４つのプレーンを含むマルチプレーン構成を有する場合には、一つのスーパーブロックは、ＮＡＮＤ型フラッシュメモリダイ＃０～＃３１に対応する１２８個のプレーンから一つずつ選択される計１２８個の物理ブロックを含んでいてもよい。
【0058】
図３は、実施形態に係るメモリシステムにおいて使用される、スーパーブロックの構成例を示す図である。図３には、３２個の物理ブロック（ここでは、ＮＡＮＤ型フラッシュメモリダイ＃０の物理ブロックＢＬＫ２、ＮＡＮＤ型フラッシュメモリダイ＃１の物理ブロックＢＬＫ３、ＮＡＮＤ型フラッシュメモリダイ＃２の物理ブロックＢＬＫ７、…、ＮＡＮＤ型フラッシュメモリダイ＃２４内の物理ブロックＢＬＫ４、ＮＡＮＤ型フラッシュメモリダイ＃２５内の物理ブロックＢＬＫ６、…、ＮＡＮＤ型フラッシュメモリダイ＃３１内の物理ブロックＢＬＫ３）を含む一つのスーパーブロック（ＳＢ）が例示されている。
【0059】
なお、一つのスーパーブロックが一つの物理ブロックのみを含む構成が利用されてもよく、この場合には、一つのスーパーブロックは一つの物理ブロックと等価である。また、ここでは、各フラッシュダイ＃０から＃３１にかかるスーパーブロックは同一のＰａｇｅ０、１、２…、となっているが、これに限らず設定することも可能である。
【0060】
図１の説明に戻る。ＤＲＡＭインタフェース４７は、ＤＲＡＭ６を制御する回路である。ＤＲＡＭインタフェース４７は、ＤＲＡＭ６にデータを格納する。また、ＤＲＡＭインタフェース４７は、ＤＲＡＭ６に格納されているデータを読み出す。
【0061】
次に、ＣＰＵ４３の機能構成を説明する。ＣＰＵ４３は、ＦＴＬとして機能する構成要素に加え、リード処理部４３１、およびライト処理部４３２を含む。
【0062】
リード処理部４３１およびライト処理部４３２の各々の一部または全部は、コントローラ４の専用ハードウェアによって実現されてもよい。
【0063】
リード処理部４３１は、ホスト２から受信されるリードコマンドそれぞれを処理することによって、リード処理を実行する。リード処理は、Ｌ２Ｐテーブル６１を参照することによって、リードコマンドによって指定された論理アドレスを物理アドレスに変換する処理と、物理アドレスによって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置からデータを読み出す処理と、読み出されたデータをホスト２のメモリ２２に転送する処理と、を含む。
【0064】
ライト処理部４３２は、ホスト２から受信されるライトコマンドそれぞれを処理することによって、ライト処理を実行する。ライト処理は、ホストライトバッファ２２１からＳＲＡＭライトバッファ４２１あるいはＤＲＡＭライトバッファ６３にライトデータをロード（転送）する処理と、ＳＲＡＭライトバッファ４２１あるいはＤＲＡＭライトバッファ６３にロードされたライトデータをＮＡＮＤ型フラッシュメモリ５内の記憶位置に書き込む処理と、Ｌ２Ｐテーブル６１を更新して、ライトコマンドによって指定された論理アドレスに、ライトデータが書き込まれた記憶位置を示す物理アドレスをマッピングする処理と、を含む。
【0065】
ライト処理部４３２は、フラッシュマネージメント部４３３と、スケジューラ４３４と、を含む。
【0066】
フラッシュマネージメント部４３３は、ホスト２のサブミッションキュー（ＳＱ）からライトコマンドを受信する。ライトコマンドは、ＮＡＮＤ型フラッシュメモリ５に書き込むべきライトデータのサイズを示す情報（第１の情報とも称する）と、ライトデータに関連付けられた書き込み先ブロックを直接的又は間接的に指定可能な情報（第２の情報）と、を少なくとも含む。書き込み先ブロックを間接的に指定可能な情報とは、例えば、（１）マルチ・ストリーム書き込みのために使用されるライトコマンドに含まれるストリーム識別子、（２）ゾーンド・ネームスペース規格で使用されるライトコマンドに含まれる論理アドレス（開始ＬＢＡ：ＳＬＢＡ）の上位ビット部、（３）書き込み先のＱｏＳドメインを指定するライトコマンドに含まれるＱｏＳドメインＩＤとプレースメントＩＤとの組み合わせ、または（４）ネームスペースごとに物理的に記憶領域が分けられている場合には、ライトコマンドに含まれるネームスペース識別子等である。
【0067】
書き込み先ブロックを直接的に指定可能な情報とは、例えば、ホスト２に複数の書き込み先ブロックを割り当てるシステム構成においてホスト２によって発行されるライトコマンドに含まれるブロックアドレス（スーパーブロックアドレス）等である。
【0068】
フラッシュマネージメント部４３３は、受信したライトコマンドに含まれる第２の情報に基づいて、受信したライトコマンドを、第１の書き込み先ブロックにデータを書き込むための第１のグループ、又は第２の書き込み先ブロックにデータを書き込むための第２のグループに分類する。第１のグループは、同じ書き込み先ブロック（ここでは第１の書き込み先ブロック）にデータを書き込むためのライトコマンドの集合である。第１のグループに関連付けられたデータ、つまり、第１のグループに属するライトコマンドの集合に関連付けられたデータは、この第１のグループに対応する第１の書き込み先ブロックに書き込まれる。第２のグループは、同じ書き込み先ブロック（ここでは第２の書き込み先ブロック）にデータを書き込むためのライトコマンドの集合である。第２のグループに関連付けられたデータ、つまり、第２のグループに属するライトコマンドの集合に関連付けられたデータは、この第２のグループに対応する第１の書き込み先ブロックに書き込まれる。フラッシュマネージメント部４３３は、第１のグループに関連付けられ且つＮＡＮＤ型フラッシュメモリ５に未だ書き込まれていないデータ（未書き込みデータ）を、第１の書き込み先ブロックに対応するＶＷＢ６４を使用して管理する。また、フラッシュマネージメント部４３３は、第２のグループに関連付けられ且つＮＡＮＤ型フラッシュメモリ５に未だ書き込まれていないデータ（未書き込みデータ）を、第２の書き込み先ブロックに対応するＶＷＢ６４を使用して管理する。
【0069】
フラッシュマネージメント部４３３は、受信したライトコマンドに含まれる第１の情報（ＮＡＮＤ型フラッシュメモリ５に書き込むべきライトデータのサイズを示す情報）に基づいて、所定時間当たりに書き込みが要求されるデータの量を示す書き込み速度が第１の値以上であるか否かを、第１及び第２のグループに対して判定する。この場合、フラッシュマネージメント部４３３は、受信したライトコマンドの各々に含まれる第１の情報に基づいて、同じグループに関連付けられた未書き込みデータの量を、複数のグループの各々について算出する。例えば、フラッシュマネージメント部４３３は、第１のグループに分類されたライトコマンドの各々に含まれる第１の情報に基づいて、第１のグループに関連付けられた未書き込みデータの量を算出する。また、フラッシュマネージメント部４３３は、第２のグループに分類されたライトコマンドの各々に含まれる第１の情報に基づいて、第２のグループに関連付けられた未書き込みデータの量を算出する。
【0070】
例えば、ライトコマンドＣＭＤ１～ＣＭＤ５が受信され、ライトコマンドＣＭＤ１～ＣＭＤ３が第１のグループに分類され、ライトコマンドＣＭＤ４～ＣＭＤ５が第２のグループに分類された場合を想定する。この場合、フラッシュマネージメント部４３３は、ライトコマンドＣＭＤ１～ＣＭＤ３によってそれぞれ指定されるライトデータのサイズの合計を、第１のグループに関連付けられた未書き込みデータの量として算出する。また、フラッシュマネージメント部４３３は、ライトコマンドＣＭＤ４～ＣＭＤ５によってそれぞれ指定されるライトデータのサイズの合計を、第２のグループに関連付けられた未書き込みデータの量として算出する。
【0071】
フラッシュマネージメント部４３３は、第１のグループに関連付けられた未書き込みデータ（第１のデータとも称する）の量に基づいて、第１のグループの書き込み速度が第１の値以上であるか否かを判定する。また、フラッシュマネージメント部４３３は、第２のグループに関連付けられた未書き込みデータ（第２のデータとも称する）の量に基づいて、第２のグループの書き込み速度が第１の値以上であるか否かを判定する。
【0072】
第１のグループの書き込み速度が第１の値以上である場合、フラッシュマネージメント部４３３は、第１のグループを速い書き込み速度を有するグループであると判定する。また、第１のグループの書き込み速度が第１の値未満である場合、フラッシュマネージメント部４３３は、第１のグループを遅い書き込み速度を有するグループであると判定する。同様に、第２のグループの書き込み速度が第１の値以上である場合、フラッシュマネージメント部４３３は、第２のグループを速い書き込み速度を有するグループであると判定する。また、第２のグループの書き込み速度が第１の値未満である場合、フラッシュマネージメント部４３３は、第２のグループを遅い書き込み速度を有するグループであると判定する。
【0073】
スケジューラ４３４は、スケジューリング処理を実行する。スケジューリング処理は、複数の書き込み先ブロックからデータが書き込まれるべき書き込み先ブロックを周期的に選択する処理を含む。換言すれば、スケジューリング処理は、第１及び第２のグループを少なくとも含む複数のグループのうちの一つのグループを、ＮＡＮＤ型フラッシュメモリ５への書き込みが許可されたグループとして選択する処理である。スケジューラ４３４は、ＮＡＮＤ型フラッシュメモリ５におけるデータ書き込み動作の開始または終了に応じて、ライトデータが未ロードの新たなライトコマンドを含むグループのうちのいずれかのグループを選択するスケジューリング処理を実行する。換言すれば、スケジューラ４３４は、第１及び第２のグループのうち、ライトデータが未ロードの新たなライトコマンドを含むいずれかのグループを選択する。未ロードのライトデータは、未書き込みデータのうち、未だＤＲＡＭライトバッファ６３およびＳＲＡＭライトバッファ４２１のいずれにもロードされていない、ホストライトバッファ２２１上に格納されているライトデータである。スケジューラ４３４は、例えば、スケジューリング処理において、複数のＶＷＢ６４のうちの一つのＶＷＢ６４を選択することによって、一つの書き込み先ブロックに対応する一つのグループを、ＮＡＮＤ型フラッシュメモリ５への書き込みが許可されたグループとして選択する。スケジューラ４３４は、ライトデータが未ロードの新たなライトコマンドが到着しているＶＷＢ６４のうちのいずれかのＶＷＢ６４を、ＮＡＮＤ型フラッシュメモリ５への書き込みが許可されたグループとして選択する。
【0074】
あるＶＷＢ６４（つまり、あるグループ）がスケジューラ４３４によって選択された場合、フラッシュマネージメント部４３３は、選択されたグループの書き込み速度が第１の値以上であるか否か、つまり、選択されたグループが速い書き込み速度を有するグループまたは遅い書き込み速度を有するグループのいずれであるかを判定する。
【0075】
ここで、第１のグループが選択され、第１のグループが遅い書き込み速度のグループである場合、つまり、第１のグループの書き込み速度が第１の値未満である場合を想定する。フラッシュマネージメント部４３３は、第１のグループに対応するライトデータのうち、未ロードのライトデータ、つまりホストライトバッファ２２１に格納されているライトデータを、ＤＲＡＭライトバッファ６３にロードする。そして、フラッシュマネージメント部４３３は、ＤＲＡＭライトバッファ６３にロードされたライトデータに関連付けられた一つ以上のライトコマンドに対応する一つ以上の完了応答をホスト２に送信する。そして、第１のグループに属する新たな一つ以上のライトコマンドが受信されて、第１のグループに対応する未書き込みのライトデータの総量がＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズ以上になった後に、フラッシュマネージメント部４３３は、ＤＲＡＭライトバッファ６３から書き込み先ブロックにライトデータを書き込む。この書き込み先ブロックは、第１のグループに割り当てられている第１の書き込み先ブロックである。第１の書き込み先ブロックへのライトデータの書き込みにおいては、ＤＲＡＭライトバッファ６３から読み出したライトデータをＮＡＮＤ型フラッシュメモリ５に直接的に転送してもよいし、ＤＲＡＭライトバッファ６３から読み出したライトデータを、別のデータバッファ、例えば、ＳＲＡＭライトバッファ４２１を介してＮＡＮＤ型フラッシュメモリ５に転送してもよい。
【0076】
次に、第２のグループが選択され、第２のグループが速い書き込み速度のグループである場合、つまり、第２のグループの書き込み速度が第２の値以上である場合を想定する。フラッシュマネージメント部４３３は、第２のグループに関連付けられ且つ最小書き込みサイズを有するライトデータをホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードし、そのライトデータを書き込み先ブロックにすぐに書き込む。この書き込み先ブロックは、選択された第２のグループに割り当てられている第２の書き込み先ブロックである。この場合、ＳＲＡＭライトバッファ４２１にロードされたライトデータは、ＮＡＮＤ型フラッシュメモリ５に転送され、そして第２のグループに割り当てられている第２の書き込み先ブロックに書き込まれる。ＮＡＮＤ型フラッシュメモリ５へのライトデータの転送が完了すると、ＳＲＡＭライトバッファ４２１の記憶領域は、解放される。したがって、ＳＲＡＭライトバッファ４２１は、最小書き込みサイズを有する次のライトデータの格納に利用可能となる。
【0077】
なお、以上の説明では、ＮＡＮＤ型フラッシュメモリ５への次の書き込みの準備を開始可能になるタイミングで未書き込みデータの量が最小書き込みサイズ以上であるか否かを判定することによって各グループの書き込み速度が第１の値以上であるか否かを判定したが、書き込み速度が第１の値以上であるか否かの判定は、各ライトコマンドに含まれる第１の情報に基づく他の様々な方法を使用して実行し得る。尚、第１の値は、ＳＲＡＭライトバッファ４２１、ＤＲＡＭライトバッファ６３、又は、仮想ライトバッファ６４のサイズや、ＳＲＡＭ４２のバンド幅、ＤＲＡＭ６のバンド幅等から決定される値に近づいていくように自動的に制御される。
【0078】
次に、比較例に係るメモリシステムにおけるライトデータの流れについて説明する。図４は、第１の比較例に係るメモリシステムのライト処理におけるライトデータの流れを示す図である。第１の比較例は、全てのグループに対応するライトデータが、揮発性メモリである小サイズライトバッファ４２１Ａを介してＮＡＮＤ型フラッシュメモリ５Ａに書き込まれる例である。
【0079】
第１の比較例において、コントローラは、複数のグループそれぞれに対応するライトデータ（未書き込みデータ）の総量を管理する。コントローラは、あるグループに対応するライトデータの総量が最小書き込みサイズ以上になると、最小書き込みサイズを有するライトデータをホストライトバッファ２２１Ａから小サイズライトバッファ４２１Ａにロードする。そして、小サイズライトバッファ４２１Ａにロードされたライトデータを、ＮＡＮＤ型フラッシュメモリ５Ａに書き込む。ＮＡＮＤ型フラッシュメモリ５Ａに書き込むことができるサイズを有するデータが小サイズライトバッファ４２１Ａにロードされるため、小サイズライトバッファ４２１Ａにライトデータが格納されている期間は短くなる。このことから、小サイズライトバッファ４２１Ａ上のライトデータの各々は、他のどのライトデータにも追い越されることはない。
【0080】
つまり、１番目にホストライトバッファ２２１Ａから小サイズライトバッファ４２１Ａにロードされたライトデータは、１番目に小サイズライトバッファ４２１ＡからＮＡＮＤ型フラッシュメモリ５Ａに書き込まれる。２番目にホストライトバッファ２２１Ａから小サイズライトバッファ４２１Ａにロードされたライトデータは、２番目に小サイズライトバッファ４２１ＡからＮＡＮＤ型フラッシュメモリ５Ａに書き込まれる。３番目にホストライトバッファ２２１Ａから小サイズライトバッファ４２１Ａにロードされたライトデータは、３番目に小サイズライトバッファ４２１ＡからＮＡＮＤ型フラッシュメモリ５Ａに書き込まれる。そして、４番目にホストライトバッファ２２１Ａから小サイズライトバッファ４２１Ａにロードされたライトデータは、４番目に小サイズライトバッファ４２１ＡからＮＡＮＤ型フラッシュメモリ５Ａに書き込まれる。
【0081】
このことから、ライトデータが、ホストライトバッファ２２１Ａから小サイズライトバッファ４２１Ａにロードされる順序と、小サイズライトバッファ４２１ＡからＮＡＮＤ型フラッシュメモリ５Ａに書き込まれる順序とは同一である。
【0082】
しかしながら、遅い書き込み速度を有するグループに関連付けられたライトデータは、そのライトデータの総量が最小書き込みサイズ以上になるまでに長い時間を要する場合がある。この場合、このライトデータは、長い間、ホストライトバッファ２２１Ａから小サイズライトバッファ４２１Ａにロードされない。遅い書き込み速度を有するグループに関連付けられたライトデータが小サイズライトバッファ４２１Ａにロードされるまでは、そのライトデータは、ホストライトバッファ２２１Ａに維持しておくことが必要である。このため、コントローラは、遅い書き込み速度を有するグループに属するライトコマンドの各々に対する完了応答をホストに返すことができず、コマンド処理のレイテンシが長くなる。
【0083】
また、遅い書き込み速度を有するグループの数が多い場合には、ホストライトバッファ２２１Ａが、遅い書き込み速度を有するこれらグループのライトデータによって占有されてしまう場合もある。
【0084】
図５は、第２の比較例に係るメモリシステムのライト処理におけるライトデータの流れを示す図である。第２の比較例は、全てのグループに対応するライトデータを、揮発性メモリである大サイズライトバッファ６３Ｂを介してＮＡＮＤ型フラッシュメモリ５Ｂに書き込む。
【0085】
第２の比較例において、コントローラは、一つのライトコマンドを受信したことに応じて、そのライトコマンドに関連付けられたライトデータをホストライトバッファ２２１Ｂから大サイズライトバッファ６３Ｂにロードする。そして、コントローラは、大サイズライトバッファ６３Ｂに格納されているライトデータのうち、一つのグループに対応するライトデータの総量が最小書き込みサイズに達すると、最小書き込みサイズを有するライトデータを大サイズライトバッファ６３ＢからＮＡＮＤ型フラッシュメモリ５に書き込む。このことから、大サイズライトバッファ６３Ｂにロードされたライトデータは、最小書き込みサイズに達するまでの間、大サイズライトバッファ６３Ｂに滞留する。このことから、大サイズライトバッファ６３Ｂにライトデータが格納されている期間は、長くなる。よって、大サイズライトバッファ６３Ｂ上でライトデータが別のグループに関連付けられたライトデータに追い越される場合がある。
【0086】
つまり、１番目にホストライトバッファ２２１Ｂから大サイズライトバッファ６３Ｂにロードされたライトデータであっても、そのライトデータに対応するグループの未書き込みデータの総量が最小書き込みサイズに達したタイミングが２番目である場合、大サイズライトバッファ６３ＢからＮＡＮＤ型フラッシュメモリ５Ｂに書き込まれるタイミングは２番目になる。２番目にホストライトバッファ２２１Ｂから大サイズライトバッファ６３Ｂにロードされたライトデータであっても、そのライトデータに対応するグループの未書き込みデータの総量が最小書き込みサイズに達したタイミングが４番目である場合、大サイズライトバッファ６３ＢからＮＡＮＤ型フラッシュメモリ５Ｂに書き込まれるタイミングは４番目になる。３番目にホストライトバッファ２２１Ｂから大サイズライトバッファ６３Ｂにロードされたライトデータであっても、そのライトデータに対応するグループの未書き込みデータの総量が最小書き込みサイズに達したタイミングが１番目である場合、大サイズライトバッファ６３ＢからＮＡＮＤ型フラッシュメモリ５Ｂに書き込まれるタイミングは１番目になる。そして、４番目にホストライトバッファ２２１Ｂから大サイズライトバッファ６３Ｂにロードされたライトデータであっても、そのライトデータに対応するグループの未書き込みデータの総量が最小書き込みサイズに達したタイミングが３番目である場合、大サイズライトバッファ６３ＢからＮＡＮＤ型フラッシュメモリ５Ｂに書き込まれるタイミングは３番目になる。
【0087】
このことから、ライトデータが、ホストライトバッファ２２１Ｂから大サイズライトバッファ６３Ｂにロードされる順序と、大サイズライトバッファ６３ＢからＮＡＮＤ型フラッシュメモリ５Ｂに書き込まれる順序とは、異なる順序になる。
【0088】
次に、実施形態に係るＳＳＤ３において実行されるライト処理について説明する。図６は、実施形態に係るメモリシステムの、ライト処理におけるライトデータの流れを示す図である。
【0089】
ＳＳＤ３のフラッシュマネージメント部４３３は、複数のライトコマンドを受信したことに応じて、複数のライトコマンドを異なる書き込み先ブロックにデータを書き込むための複数のグループに分類する。具体的には、フラッシュマネージメント部４３３は、複数のライトコマンドの各々に含まれる第２の情報に基づいて、複数のライトコマンドを複数のグループに分類する。
【0090】
ＳＳＤ３に発行される各ライトコマンドが書き込み先スーパーブロックを直接的に指定するライトコマンドである場合、各ライトコマンドは、ライトデータのサイズと、スーパーブロックアドレスと、開始ＬＢＡと、データポインタと、を含む。ライトデータのサイズは、例えば、ＬＢＡの数によって表される。スーパーブロックアドレスは、ライトデータが書き込まれるべき書き込み先スーパーブロックを示す情報である。開始ＬＢＡは、ライトデータに対応するＬＢＡのうちの先頭のＬＢＡである。データポインタは、ライトデータが格納されているホストライトバッファ２２１の記憶位置を示す情報である。フラッシュマネージメント部４３３は、受信した複数のライトコマンドの各々に含まれるスーパーブロックアドレスに基づいて、同じスーパーブロックアドレスを指定するライトコマンドの集合が同一のグループに属するように、受信した複数のライトコマンドを複数のグループに分類する。
【0091】
ＳＳＤ３に発行される各ライトコマンドがマルチ・ストリーム書き込みのために使用されるライトコマンドである場合、各ライトコマンドは、ライトデータのサイズと、ストリームＩＤと、開始ＬＢＡと、データポインタとを含む。同じストリームＩＤを有するライトコマンドの集合に関連付けられたデータは、例えば、同じ予期されるライフタイムを有するデータ、あるいは同一のアプリケーションに関連付けられたデータである。フラッシュマネージメント部４３３は、受信した複数のライトコマンドの各々に含まれるストリームＩＤに基づいて、同じストリームＩＤを指定するライトコマンドの集合が同じグループに属するように、受信した複数のライトコマンドを複数のグループに分類する。
【0092】
ＳＳＤ３に発行される各ライトコマンドが書き込み先のＱｏＳドメインを指定するライトコマンドである場合、各ライトコマンドは、ライトデータのサイズと、ＱｏＳドメインＩＤと、プレースメントＩＤと、開始ＬＢＡと、データポインタとを含む。フラッシュマネージメント部４３３は、受信した複数のライトコマンドの各々に含まれるＱｏＳドメインＩＤとプレースメントＩＤとに基づいて、指定されたＱｏＳドメインＩＤと指定されたプレースメントＩＤの組み合わせが同じであるライトコマンドの集合が同じグループに属するように、受信した複数のライトコマンドを複数のグループに分類する。
【0093】
ＳＳＤ３に発行される各ライトコマンドがゾーンド・ネームスペース規格で使用されるライトコマンドである場合、各ライトコマンドは、ライトデータのサイズと、開始ＬＢＡと、データポインタとを含む。開始ＬＢＡの上位ビット部は、書き込み先のゾーンを指定するアドレスである。フラッシュマネージメント部４３３は、受信した複数のライトコマンドの各々に含まれる開始ＬＢＡの上位ビット部に基づいて、同じゾーンを指定するライトコマンドの集合が同じグループに属するように、受信した複数のライトコマンドを複数のグループに分類する。
【0094】
ＳＳＤ３に発行される各ライトコマンドがネームスペースを指定するライトコマンドである場合には、各ライトコマンドは、ライトデータのサイズと、ネームスペースＩＤと、開始ＬＢＡと、データポインタとを含む。ネームスペースごとに物理的に記憶領域が分けられている場合、ネームスペースＩＤによって、一つの書き込み先ブロックが指定される。この場合、フラッシュマネージメント部４３３は、受信した複数のライトコマンドの各々に含まれる開始ＬＢＡの上位ビット部に基づいて、同じネームスペースＩＤを指定するライトコマンドの集合が同じグループに属するように、受信した複数のライトコマンドを複数のグループに分類する。
【0095】
以降では、複数のグループを複数のストリームとも称する。このストリームは、ストリームＩＤによって指定される狭義のストリームに限定されず、先に説明した様々な識別子または様々なアドレスによって指定される広義のストリームである。
【0096】
フラッシュマネージメント部４３３は、受信した複数のライトコマンドの各々に含まれるライトデータのサイズに基づいて、複数のストリームそれぞれについて書き込み速度を算出する。書き込み速度は、例えば、所定時間当たりに発行されたライトコマンドに関連付けられたライトデータの総量によって算出される。
【0097】
まず、複数のストリームのうちの書き込み速度が第１の値以上であるストリーム（第１のグループとも称される）のデータの流れについて説明する。
【0098】
フラッシュマネージメント部４３３は、このストリームを、速い書き込み速度を有するストリーム（以下、速いストリームとも称する）であると判定する。フラッシュマネージメント部４３３は、このストリームに属するライトコマンドの集合に関連付けられており且つ最小書き込みサイズを有するライトデータを、ホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードする。そして、ＳＲＡＭライトバッファ４２１にロードされたライトデータを、ＮＡＮＤ型フラッシュメモリ５に書き込む。ＮＡＮＤ型フラッシュメモリ５に書き込むことができるサイズを有するデータがＳＲＡＭライトバッファ４２１にロードされるため、ＳＲＡＭライトバッファ４２１にライトデータが格納されている期間は、短くなる。このことから、ＳＲＡＭライトバッファ４２１上のライトデータの各々は、他のどのライトデータにも追い越されることはない。
【0099】
つまり、１番目にホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードされたライトデータは、１番目にＳＲＡＭライトバッファ４２１からＮＡＮＤ型フラッシュメモリ５に書き込まれる。２番目にホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードされたライトデータは、２番目にＳＲＡＭライトバッファ４２１からＮＡＮＤ型フラッシュメモリ５に書き込まれる。３番目にホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードされたライトデータは、３番目にＳＲＡＭライトバッファ４２１からＮＡＮＤ型フラッシュメモリ５に書き込まれる。そして、４番目にホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードされたライトデータは、４番目にＳＲＡＭライトバッファ４２１からＮＡＮＤ型フラッシュメモリ５に書き込まれる。
【0100】
このことから、ライトデータが、ホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードされる順序と、ＳＲＡＭライトバッファ４２１からＮＡＮＤ型フラッシュメモリ５に書き込まれる順序とが同一である。
【0101】
このように、速いストリームに関連付けられたライトデータは、ＳＲＡＭライトバッファ４２１を介してＮＡＮＤ型フラッシュメモリ５に書き込まれる。したがって、速いストリームに関連付けられたライトデータを、ＤＲＡＭライトバッファ６３を介してＮＡＮＤ型フラッシュメモリ５に書き込む場合に比し、速いストリームに関連付けられライトデータをＮＡＮＤ型フラッシュメモリ５に高速で書き込むことができる。
【0102】
次に、複数のストリームのうちの書き込み速度が第１の値未満であるストリーム（第２のグループとも称される）のデータの流れについて説明する。
【0103】
フラッシュマネージメント部４３３は、このストリームを遅い書き込み速度を有するストリーム（以下、遅いストリームとも称する）であると判定する。フラッシュマネージメント部４３３は、このストリームに属するライトコマンドの集合に関連付けられたライトデータをホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードする。そして、フラッシュマネージメント部４３３は、ＤＲＡＭライトバッファ６３に格納されているライトデータのうち、一つのグループに対応する未書き込みのライトデータの総量が最小書き込みサイズに達すると、最小書き込みサイズを有するライトデータをＤＲＡＭライトバッファ６３からＮＡＮＤ型フラッシュメモリ５に書き込む。このことから、ＤＲＡＭライトバッファ６３にロードされたライトデータは、最小書き込みサイズに達するまでの間、ＤＲＡＭライトバッファ６３に保持される。よって、ＤＲＡＭライトバッファ６３にライトデータが格納されている期間は、長くなる。また、ＤＲＡＭライトバッファ６３上でライトデータの追い越しが発生し得る。
【0104】
つまり、１番目にホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードされたライトデータであっても、そのライトデータに対応するグループの未書き込みデータの総量が最小書き込みサイズに達したタイミングが２番目である場合、ＤＲＡＭライトバッファ６３からＮＡＮＤ型フラッシュメモリ５に書き込まれるタイミングは２番目になる。２番目にホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードされたライトデータであっても、そのライトデータに対応するグループの未書き込みデータの総量が最小書き込みサイズに達したタイミングが４番目である場合、ＤＲＡＭライトバッファ６３からＮＡＮＤ型フラッシュメモリ５に書き込まれるタイミングは４番目になる。３番目にホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードされたライトデータであっても、そのライトデータに対応するグループの未書き込みデータの総量が最小書き込みサイズに達したタイミングが１番目である場合、ＤＲＡＭライトバッファ６３からＮＡＮＤ型フラッシュメモリ５に書き込まれるタイミングは１番目になる。そして、４番目にホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードされたライトデータであっても、そのライトデータに対応するグループの未書き込みデータの総量が最小書き込みサイズに達したタイミングが３番目である場合、ＤＲＡＭライトバッファ６３からＮＡＮＤ型フラッシュメモリ５に書き込まれるタイミングは３番目になる。
【0105】
このことから、ライトデータが、ホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードされる順序と、ＤＲＡＭライトバッファ６３からＮＡＮＤ型フラッシュメモリ５に書き込まれる順序とは、異なる順序になる。
【0106】
このように、遅いストリームに関連付けられたライトデータの総量が最小書き込みサイズ未満であっても、このライトデータは、ホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードされる。このライトデータがＤＲＡＭライトバッファ６３にロードされると、このライトデータが格納されているホストライトバッファ２２１内の記憶領域は解放可能となる。よって、ＤＲＡＭライトバッファ６３へのライトデータのロードが完了すると、遅いストリームに属するライトコマンドの各々に対する完了応答をホスト２に返すことが可能となる。よって、図４で説明した比較例に比し、遅いストリームに対するコマンド処理のレイテンシを短くすることができる。
【0107】
図７は、実施形態に係るメモリシステムの、別のライト処理におけるライトデータの流れを示す図である。
【0108】
個々のストリームの書き込み速度は、動的に変化する場合がある。第２の例では、ストリームの書き込み速度の動的な変化に追従可能なライト処理が実行される。
【0109】
図７では、書き込み先スーパーブロックＳＢ＃１～ＳＢ＃４に対応する４つのＶＷＢ＃１～＃４と、４つのＶＷＢ＃１～＃４にそれぞれ対応する４つの先入れ先出し（ＦＩＦＯ）バッファと、がＶＷＢ６４に含まれている場合が例として示されている。
【0110】
フラッシュマネージメント部４３３は、ホスト２のサブミッションキュー２２２ａから複数のライトコマンドをフェッチする。
【0111】
フラッシュマネージメント部４３３は、フェッチした複数のライトコマンドの各々に含まれる第２の情報に基づいて、フェッチした複数のライトコマンドを、４つの書き込み先スーパーブロックＳＢ＃１～ＳＢ＃４にそれぞれ対応する４つのストリームに分類する。
【0112】
そして、書き込み先スーパーブロックＳＢ＃１に対応するストリームに関しては、フラッシュマネージメント部４３３は、このストリームに属するライトコマンドの各々を、ＶＷＢ＃１に対応するＦＩＦＯに格納する。そして、フラッシュマネージメント部４３３は、このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量を示す情報と、このライトデータが格納されているホストライトバッファ２２１内の記憶位置を示す情報と、をＶＷＢ＃１に登録する。このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量は、書き込み先スーパーブロックＳＢ＃１に対応するストリームに関連付けられた未書き込みデータの量を示す。未書き込みデータは、ＮＡＮＤ型フラッシュメモリ５に未だに書き込まれていないデータである。このように、フラッシュマネージメント部４３３は、書き込み先スーパーブロックＳＢ＃１に対応するストリームに関連付けられた未書き込みデータを、ＶＷＢ＃１を使用して管理する。
【0113】
書き込み先スーパーブロックＳＢ＃２に対応するストリームに関しては、フラッシュマネージメント部４３３は、このストリームに属するライトコマンドの各々を、ＶＷＢ＃２に対応するＦＩＦＯに格納する。そして、フラッシュマネージメント部４３３は、このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量を示す情報と、このライトデータが格納されているホストライトバッファ２２１の記憶位置を示す情報と、をＶＷＢ＃２に登録する。このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量は、書き込み先スーパーブロックＳＢ＃２に対応するストリームに関連付けられた未書き込みデータの量を示す。このように、フラッシュマネージメント部４３３は、書き込み先スーパーブロックＳＢ＃２に対応するストリームの未書き込みデータを、ＶＷＢ＃２を使用して管理する
書き込み先スーパーブロックＳＢ＃３に対応するストリームに関しては、フラッシュマネージメント部４３３は、このストリームに属するライトコマンドの各々を、ＶＷＢ＃３に対応するＦＩＦＯに格納する。そして、フラッシュマネージメント部４３３は、このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量を示す情報と、このライトデータが格納されているホストライトバッファ２２１の記憶位置を示す情報と、をＶＷＢ＃３に登録する。このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量は、書き込み先スーパーブロックＳＢ＃３に対応するストリームに関連付けられた未書き込みデータの量を示す。このように、フラッシュマネージメント部４３３は、書き込み先スーパーブロックＳＢ＃３に対応するストリームの未書き込みデータを、ＶＷＢ＃３を使用して管理する
書き込み先スーパーブロックＳＢ＃４に対応するストリームに関しては、フラッシュマネージメント部４３３は、このストリームに属するライトコマンドの各々を、ＶＷＢ＃４に対応するＦＩＦＯに格納する。そして、フラッシュマネージメント部４３３は、このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量を示す情報と、このライトデータが格納されているホストライトバッファ２２１の記憶位置を示す情報と、をＶＷＢ＃４に登録する。このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量は、書き込み先スーパーブロックＳＢ＃４に対応するストリームに関連付けられた未書き込みデータの量を示す。このように、フラッシュマネージメント部４３３は、書き込み先スーパーブロックＳＢ＃４に対応するストリームの未書き込みデータを、ＶＷＢ＃４を使用して管理する。
書き込み先スーパーブロックＳＢ＃３に対応するストリームに関しては、フラッシュマネージメント部４３３は、このストリームに属するライトコマンドの各々を、ＶＷＢ＃３に対応するＦＩＦＯに格納する。そして、フラッシュマネージメント部４３３は、このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量を示す情報と、このライトデータが格納されているホストライトバッファ２２１の記憶位置を示す情報と、をＶＷＢ＃３に登録する。このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量は、書き込み先スーパーブロックＳＢ＃３に対応するストリームに関連付けられた未書き込みデータの量を示す。このように、フラッシュマネージメント部４３３は、書き込み先スーパーブロックＳＢ＃３に対応するストリームの未書き込みデータを、ＶＷＢ＃３を使用して管理する
書き込み先スーパーブロックＳＢ＃４に対応するストリームに関しては、フラッシュマネージメント部４３３は、このストリームに属するライトコマンドの各々を、ＶＷＢ＃４に対応するＦＩＦＯに格納する。そして、フラッシュマネージメント部４３３は、このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量を示す情報と、このライトデータが格納されているホストライトバッファ２２１の記憶位置を示す情報と、をＶＷＢ＃４に登録する。このＦＩＦＯに格納されているライトコマンドの集合に関連付けられたライトデータの総量は、書き込み先スーパーブロックＳＢ＃４に対応するストリームに関連付けられた未書き込みデータの量を示す。このように、フラッシュマネージメント部４３３は、書き込み先スーパーブロックＳＢ＃４に対応するストリームの未書き込みデータを、ＶＷＢ＃４を使用して管理する。
【0114】
ＶＷＢ＃１～＃４のうち、データが未ロードの新たなライトコマンドが到着しているＶＷＢは、書き込み要求が存在することを示す通知をスケジューラ４３４に通知する。したがって、スケジューラ４３４は、データが未ロードの新たなライトコマンドが到着しているＶＷＢのリスト、つまりデータが未ロードの新たなライトコマンドを含むストリームのリストを保持している。
【0115】
ＮＡＮＤ型フラッシュメモリ５への次の書き込みの準備を開始可能になるタイミングで、つまり、ＮＡＮＤ型フラッシュメモリ５のデータ書き込み動作の開始または終了に応じ、スケジューラ４３４は、データが未ロードの新たなライトコマンドが到着しているＶＷＢうちのいずれかのＶＷＢ、つまりデータが未ロードの新たなライトコマンドを含むストリームのうちのいずれかのストリームを、書き込みが許可されたＶＷＢ（ストリーム）として選択する。
【0116】
フラッシュマネージメント部４３３は、スケジューラ４３４によって選択されたＶＷＢに登録されている未書き込みデータの量が最小書き込みサイズ以上であるか否かを判定する。
【0117】
例えば書き込み先スーパーブロック（ＳＢ）＃３に対応するＶＷＢ＃３が、スケジューラ４３４によって選択される場合を想定する。フラッシュマネージメント部４３３は、ＶＷＢ＃３に登録されている未書き込みデータの量が最小書き込みサイズ以上であるか否かを判定する。ＶＷＢ＃３が書き込み先スーパーブロックＳＢ＃３に対応していることから、ＶＷＢ＃３に登録されている未書き込みデータの量は、書き込み先スーパーブロックＳＢ＃３に書き込まれるべきデータの量、つまり、ＶＷＢ＃３に対応するストリームに関連付けられた未書き込みデータの量である。ここで、ＶＷＢ＃３に登録されている未書き込みデータの量が最小書き込みサイズ以上である場合を想定する。
【0118】
この場合、フラッシュマネージメント部４３３は、ＶＷＢ＃３に対応するストリームが速い書き込み速度を有すると判定する。そして、フラッシュマネージメント部４３３は、ＶＷＢ＃３に登録されている未書き込みデータのうち、ＤＲＡＭライトバッファ６３にロード済みのデータが存在するか否かを判定する。例えば、前回のスケジューリング処理でＶＷＢ＃３が選択された際に、ＶＷＢ＃３に登録されている未書き込みデータの量が最小書き込みサイズ未満であった場合には、ＶＷＢ＃３に現在登録されている未書き込みデータのうちの一部のデータがＤＲＡＭライトバッファ６３にロード済みである。一方、前回のスケジューリング処理でＶＷＢ＃３が選択された際に、ＶＷＢ＃３に登録されている未書き込みデータの量が最小書き込みサイズ以上であった場合には、ＶＷＢ＃３に登録されている未書き込みデータの全てがホストライトバッファ２２１に存在するので、ＶＷＢ＃３に登録されている未書き込みデータのいずれもＤＲＡＭライトバッファ６３に存在しない。
【0119】
ＤＲＡＭライトバッファ６３にロード済みの未書き込みデータが存在する場合、フラッシュマネージメント部４３３は、ＤＲＡＭライトバッファ６３およびホストライトバッファ２２１の双方から、ＳＲＡＭライトバッファ４２１にロードされる未書き込みデータの総量が最小書き込みサイズになるように、未書き込みデータをＤＲＡＭライトバッファ６３およびホストライトバッファ２２１の各々からＳＲＡＭライトバッファ４２１にロードする。
【0120】
例えば、最小書き込みサイズが１．５ＭｉＢで、ＶＷＢ＃３に登録されている未書き込みデータのうちの１．３ＭｉＢのデータがＤＲＡＭライトバッファ６３にロード済みで、ＶＷＢ＃３に登録されている未書き込みデータのうちの０．２ＭｉＢのデータが未ロードのデータである場合を想定する。
【0121】
この場合、フラッシュマネージメント部４３３は、１．３ＭｉＢのデータをＤＲＡＭライトバッファ６３からＳＲＡＭライトバッファ４２１にロード（コピー）し、そして、０．２ＭｉＢのデータをホストライトバッファ２２１からＳＲＡＭライトバッファ４２１に、ＤＲＡＭライトバッファ６３を介して、または直接的に、ロードする。
【0122】
その後、フラッシュマネージメント部４３３は、ＳＲＡＭライトバッファ４２１にロードされた未書き込みデータを書き込み先スーパーブロックＳＢ＃３に書き込む。
【0123】
書き込み先スーパーブロックＳＢ＃３への書き込みが完了したことに応じて、フラッシュマネージメント部４３３は、以下の処理を行う。すなわち、フラッシュマネージメント部４４３は、ホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードされ、書き込み先スーパーブロックＳＢ＃３に書き込まれたライトデータに関連付けられた一つ以上のライトコマンドに対応する一つ以上の完了応答を発行し、コンプリーションキュー２２２ｂに格納する。つまり、フラッシュマネージメント部４３３は、ＶＷＢ＃１に登録されている未書き込みデータのうちの０．２ＭｉＢのデータに対応する一つ以上の完了応答をホスト２に送信する。なぜなら、ＶＷＢ＃３に登録されている未書き込みデータのうちの１．３ＭｉＢのデータに対応する完了応答それぞれは、これらのデータがＤＲＡＭライトバッファ６３にロードされた時にホスト２に既に送信されているからである。
【0124】
ＶＷＢ＃３に登録されている未書き込みデータのうち、ＤＲＡＭライトバッファ６３にロード済みの未書き込みデータが存在しない場合、フラッシュマネージメント部４３３は、ＶＷＢ＃３に登録されている未書き込みデータであって、最小書き込みサイズを有する未書き込みデータをホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードする。その後、フラッシュマネージメント部４３３は、ＳＲＡＭライトバッファ４２１にロードされた未書き込みデータを書き込み先スーパーブロックＳＢ＃３に書き込む。書き込み先スーパーブロックＳＢ＃３への書き込みが完了したことに応じて、フラッシュマネージメント部４３３は、以下の処理を行う。すなわち、フラッシュマネージメント部４４３は、ホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードされ、書き込み先スーパーブロックＳＢ＃３に書き込まれたライトデータに関連付けられた一つ以上のライトコマンドに対応する一つ以上の完了応答を発行し、コンプリーションキュー２２２ｂに格納する。つまり、ＶＷＢ＃３に登録されている１．５ＭｉＢのデータの全てがホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードされたので、フラッシュマネージメント部４３３は、この１．５ＭｉＢのデータに対応する全ての完了応答をホスト２に送信する。
【0125】
次に、書き込み先スーパーブロックＳＢ＃３に対応するＶＷＢ＃１が、スケジューラ４３４によって選択される場合について説明する。フラッシュマネージメント部４３３は、ＶＷＢ＃１に登録されている未書き込みデータの総量が最小書き込みサイズ以上であるか否かを判定する。ＶＷＢ＃１が書き込み先スーパーブロックＳＢ＃１に対応していることから、ＶＷＢ＃１に登録されている未書き込みデータは、書き込み先スーパーブロックＳＢ＃１に書き込まれるべきデータである。ここで、ＶＷＢ＃１に登録されている未書き込みデータが最小書き込みサイズ未満である場合を想定する。
【0126】
この場合、フラッシュマネージメント部４３３は、ＶＷＢ＃１に対応するストリームが遅い書き込み速度を有すると判定する。そして、フラッシュマネージメント部４３３は、ＶＷＢ＃１に登録されている未書き込みデータのうち、未ロードのデータを、ホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードする。そして、フラッシュマネージメント部４３３は、ＤＲＡＭライトバッファ６３にロードされたデータに関連付けられた一つ以上のライトコマンドに対応する一つ以上の完了応答を発行し、コンプリーションキュー２２２ｂに格納する。
【0127】
このように、ライト処理の第２の例では、ＮＡＮＤ型フラッシュメモリ５への次の書き込みの準備が開始可能になる度に、スケジューラ４３４は、一つのＶＷＢを選択する。そして、選択されたＶＷＢに登録されている未書き込みデータの総量が最小書き込みサイズ以上であるか否かに基づいて、ＤＲＡＭライトバッファ６３またはＳＲＡＭライトバッファ４２１が選択的に使用される。よって、ある幾つかのストリームの書き込み速度が動的に変化する場合であっても、その書き込み速度の動的な変化に従って、ロード先のライトバッファをＤＲＡＭライトバッファ６３とＳＲＡＭライトバッファ４２１との間で適切に切り替えることが可能となる。
【0128】
なお、以上の説明では、ＤＲＡＭライトバッファ６３にロードされたデータをＳＲＡＭライトバッファ４２１にコピーする場合を説明したが、ＤＲＡＭライトバッファ６３にロードされたデータをＮＡＮＤ型フラッシュメモリ５に直接的に書き込むという方法を使用することも可能である。
【0129】
次に、ライト処理の手順について説明する。図８は、実施形態に係るメモリシステムの、ライト処理の手順の第１の例を示すフローチャートである。
【0130】
コントローラ４は、ホスト２から複数のライトコマンドを受信する（ステップＳ１０１）。
【0131】
コントローラ４は、受信した複数のライトコマンドを複数の書き込み先ブロックにそれぞれ対応する複数のグループに分類する（ステップＳ１０２）。具体的には、コントローラ４は、受信した複数のライトコマンドの各々に含まれる第２の情報に基づいて、受信した複数のライトコマンドの各々を複数のグループに分類する。
【0132】
コントローラ４は、データが未ロードの新たなライトコマンドを含むグループのうちの一つのグループを、ＮＡＮＤ型フラッシュメモリ５への書き込みが許可されたグループとして選択する（ステップＳ１０３）。グループを選択する処理は予め決められた所定のタイミングで実行されればよく、グループを選択するタイミングは特に限定されない。
【0133】
コントローラ４は、Ｓ１０３で選択されたグループの書き込み速度が第１の値以上であるか否かを判定する（ステップＳ１０４）。具体的には、コントローラ４は、Ｓ１０１で受信した複数のライトコマンドの各々に含まれる第１の情報に基づいて、書き込む速度を算出する。
【0134】
書き込み速度が第１の値以上である場合（Ｓ１０４でＹｅｓ）、コントローラ４は、Ｓ１０３で選択されたグループに関連付けられ且つ最小書き込みサイズを有する未ロードのデータを、ホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードする（ステップＳ１０５）。コントローラ４のフラッシュマネージメント部４３３は、データがロードされたＳＲＡＭライトバッファ４２１の記憶位置を示す情報を、選択されたグループに対応するＶＷＢに登録し得る。
【0135】
コントローラ４は、最小書き込みサイズを有する、Ｓ１０５でＳＲＡＭライトバッファ４２１にロードされたデータを書き込み先ブロックに書き込む（ステップＳ１０６）。
【0136】
コントローラ４は、Ｓ１０６の書き込み処理が完了したことに応じて、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータに関連付けられた一つ以上のライトコマンドの完了を示す一つ以上の完了応答をホスト２に送信する（ステップＳ１０７）。
【0137】
データが未ロードの新たなライトコマンドを含むグループに未選択のグループが残っている場合、コントローラ４は、未選択の残りのグループのうちの別のグループを新たに選択し、新たに選択した別のグループに対しても同様の処理を行ってもよい。
【0138】
この場合、コントローラ４は、データが未ロードの新たなライトコマンドを含むグループの全てが選択されたか否かを判定する（ステップＳ１０８）。
【0139】
データが未ロードの新たなライトコマンドを含むグループの全てがＳ１０３ですでに選択された場合（Ｓ１０８でＹｅｓ）、コントローラ４は、ライト処理を終了する。
【0140】
データが未ロードの新たなライトコマンドを含むグループに未選択のグループが残っている場合（Ｓ１０８でＮｏ）、コントローラ４は、Ｓ１０３に戻り、データが未ロードの新たなライトコマンドを含むグループのうちの未だ選択されていないグループから一つのグループを選択する。
【0141】
一方、Ｓ１０３で選択されたグループの書き込み速度が第１の値未満である場合（Ｓ１０４でＮｏ）、コントローラ４は、Ｓ１０３で選択されたグループに関連付けられ且つ未ロードのデータをホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードする（ステップＳ１０９）。コントローラ４のフラッシュマネージメント部４３３は、データがロードされたＤＲＡＭライトバッファ６３の記憶位置を示す情報を、選択されたグループに対応するＶＷＢに登録し得る。
【0142】
コントローラ４は、Ｓ１０９でＤＲＡＭライトバッファ６３にロードされたデータに関連付けられた一つ以上のライトコマンドの完了を示す一つ以上の完了応答をホスト２に送信する（ステップＳ１１０）。
【0143】
前回のライト処理において、Ｓ１０３で選択されたグループと同じグループが選択された場合には、このグループに関連付けられたデータがＤＲＡＭライトバッファ６３に既にロードされている場合もある。このため、コントローラ４は、Ｓ１０３で選択されたグループに関連付けられた未書き込みデータの量が最小書き込みサイズ以上であるか否かを判定する（ステップＳ１１１）。例えば、コントローラ４のフラッシュマネージメント部４３３は、選択されたグループに対応するＶＷＢ６４に登録されているライトデータのサイズを示す情報に基づいて、未書き込みデータの量を算出する。
【0144】
Ｓ１０３で選択されたグループに対応する未書き込みデータの量が最小書き込みサイズ以上である場合（Ｓ１１１でＹｅｓ）、コントローラ４は、Ｓ１０３で選択されたグループに対応する書き込み先ブロックにデータを書き込む（ステップＳ１１２）。
【0145】
Ｓ１０３で選択されたグループに対応する未書き込みデータの量が最小書き込みサイズ未満である場合（Ｓ１１１でＮｏ）、コントローラ４は、Ｓ１１２の手順をスキップする。
【0146】
次のライト処理で、Ｓ１０３で選択されたグループが再び選択される場合もある。この場合、このグループに関連付けられ且つ未ロードのデータが、ホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードされる。そして、このグループの未書き込みデータの量が最小書き込みサイズ以上になっていた場合、コントローラ４は、このグループに対応する未書き込みデータを、このグループに対応する書き込み先ブロックに書き込む。
【0147】
図９は、実施形態に係るメモリシステムの、ライト処理の手順の第２の例を示すフローチャートである。
【0148】
ここでは、ストリームの書き込み速度の動的な変化に従って、ロード先のライトバッファをＤＲＡＭライトバッファ６３とＳＲＡＭライトバッファ４２１との間で適切に切り替える場合を想定する。
【0149】
コントローラ４は、ホスト２から複数のライトコマンドを受信する（ステップＳ２０１）。
【0150】
コントローラ４は、受信した複数のライトコマンドを複数の書き込み先ブロックにそれぞれ対応する複数のグループに分類する（ステップＳ２０２）。具体的には、コントローラ４は、複数のライトコマンドの各々に含まれる第２の情報に基づいて、受信した複数のライトコマンドを複数のグループに分類する。
【0151】
コントローラ４は、同じグループに関連付けられている未書き込みデータの量を、複数のグループの各々について算出する（ステップＳ２０３）。具体的には、コントローラ４は、各ＶＷＢに登録されているライトデータのサイズを示す第１の情報に基づいて、グループごとに未書き込みデータの量を算出する。
【0152】
コントローラ４は、ＮＡＮＤ型フラッシュメモリ５におけるデータ書き込み動作が開始されたか否か、あるいは終了されたか否かを判定する（ステップＳ２０４）。
【0153】
ＮＡＮＤ型フラッシュメモリ５におけるデータ書き込み動作が開始されたとき、あるいは終了されたときのいずれのタイミングにも該当していない場合（Ｓ２０４でＮｏ）、コントローラ４は、ＮＡＮＤ型フラッシュメモリ５におけるデータ書き込み動作が開始されるか、あるいは終了されるまで待つ。
【0154】
ＮＡＮＤ型フラッシュメモリ５におけるデータ書き込み動作が開始されるか、あるいは終了された場合（Ｓ２０４でＹｅｓ）、コントローラ４は、データが未ロードの新たなライトコマンドを含むグループのうちのいずれかのグループを選択する（ステップＳ２０５）。
【0155】
コントローラ４は、Ｓ２０５で選択されたグループに関連付けられた未書き込みデータの量が最小書き込みサイズ以上であるか否かを、Ｓ２０３で算出された未書き込みデータの量に基づいて、判定する（ステップＳ２０６）。
【0156】
未書き込みデータの量が最小書き込みサイズ未満である場合（Ｓ２０６でＮｏ）、コントローラ４は、Ｓ２０５で選択されたグループに関連付けられた未ロードのデータを、ホストライトバッファ２２１からＤＲＡＭライトバッファ６３にロードする（ステップＳ２０７）。コントローラ４のフラッシュマネージメント部４３３は、データがロードされたＤＲＡＭライトバッファ６３の記憶位置を示す情報を、選択されたグループに対応するＶＷＢに登録し得る。
【0157】
コントローラ４は、Ｓ２０７でＤＲＡＭライトバッファ６３にロードされたデータに関連付けられた一つ以上のライトコマンドの完了を示す一つ以上の完了応答をホスト２に送信する（ステップＳ２０９）。
【0158】
Ｓ２０５で選択されたグループに関連付けられた未書き込みデータの量が最小書き込みサイズ以上である場合（Ｓ２０６でＹｅｓ）、コントローラ４は、Ｓ２０５で選択されたグループに関連付けられ且つＤＲＡＭライトバッファ６３にロード済みの未書き込みデータが存在するか否かを判定する（ステップＳ２０９）。
【0159】
Ｓ２０５で選択されたグループに関連付けられ且つＤＲＡＭライトバッファ６３にロード済みの未書き込みデータが存在する場合（Ｓ２０９でＹｅｓ）、コントローラ４は、ＤＲＡＭライトバッファ６３およびホストライトバッファ２２１の双方からＳＲＡＭライトバッファ４２１にロードされる未書き込みデータの総量が最小書き込みサイズになるように、選択されたグループに関連付けられた未書き込みデータをＤＲＡＭライトバッファ６３およびホストライトバッファ２２１の各々からＳＲＡＭライトバッファ４２１にロードする（ステップＳ２１０）。
【0160】
コントローラ４は、Ｓ２１０でＳＲＡＭライトバッファ４２１にロードしたデータを、書き込み先ブロックに書き込む（ステップＳ２１１）。
【0161】
コントローラ４は、Ｓ２１１におけるデータ書き込み処理が完了したことに応じて、Ｓ２１０でホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードされ且つＳ２１１で書き込み先ブロックに書き込まれたライトデータに関連付けられた一つ以上のライトコマンドの完了を示す一つ以上の完了応答をホスト２に送信する（ステップＳ２１２）。
【0162】
Ｓ２１２で完了応答を送信したコントローラ４は、データが未ロードの新たなライトコマンドを含むグループの全てが選択されたか否かを判定する（ステップＳ２１３）。
【0163】
データが未ロードの新たなライトコマンドを含むグループの全てがＳ２０５で選択された場合（Ｓ２１３でＹｅｓ）、コントローラ４は、ライト処理を終了する。
【0164】
データが未ロードの新たなライトコマンドを含むグループに未選択のグループが残っている場合（Ｓ２１３でＮｏ）、コントローラ４は、Ｓ２０４に戻る。そして、ＮＡＮＤ型フラッシュメモリ５におけるデータ書き込み動作が開始されたとき、あるいは終了されたときのいずれのタイミングで、コントローラ４は、データが未ロードの新たなライトコマンドを含むグループのうちの未だ選択されていないグループから一つのグループを選択する。
【0165】
選択されたグループに関連付けられ且つＤＲＡＭライトバッファ６３にロード済みの未書き込みデータが存在しない場合（Ｓ２０９でＮｏ）、コントローラ４は、Ｓ２０５で選択されたグループに関連付けられ且つ最小書き込みサイズを有する未ロードのデータを、ホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードする（ステップＳ２１３）。
【0166】
そして、コントローラ４は、Ｓ２１４でＳＲＡＭライトバッファ４２１にロードされたデータを書き込み先ブロックに書き込み（ステップＳ２１１）、Ｓ２１１において書き込み先ブロックに書き込まれたデータに関連付けられた一つ以上のライトコマンドの完了を示す一つ以上の完了応答をホスト２に送信する（ステップＳ２１２）。
【0167】
Ｓ２１２で完了応答を送信したコントローラ４は、データが未ロードの新たなライトコマンドを含むグループの全てが選択されたか否かを判定する（ステップＳ２１３）。
【0168】
データが未ロードの新たなライトコマンドを含むグループが全てＳ２０５で選択された場合（Ｓ２１３でＹｅｓ）、コントローラ４は、ライト処理を終了する。
【0169】
データが未ロードの新たなライトコマンドを含むグループに未選択のグループが残っている場合（Ｓ２１３でＮｏ）、コントローラ４は、Ｓ２０４に戻る。
【0170】
次に、ホスト２からライトコマンドを受信したときに動作について詳細に説明する。図１０は、実施形態に係るメモリシステムおけるライトコマンド受信時の手順を示すフローチャートである。
【0171】
コントローラ４は、ホスト２からライトコマンドを受信する（ステップＳ３０１）。具体的には、コントローラ４は、サブミッションキュー２２２ａからライトコマンドをフェッチする。
【0172】
コントローラ４は、Ｓ３０１で受信したライトコマンドが属するグループの未書き込みデータの量に受信したライトコマンドに関連付けられたライトデータのサイズを加算し、これによって未書き込みデータの量を更新する（ステップＳ３０２）。
【0173】
コントローラ４は、未書き込みデータをＤＲＡＭライトバッファ６３にロード中であるか否かを判定する（ステップＳ３０３）。
【0174】
未書き込みデータをＤＲＡＭライトバッファ６３にロード中である場合（Ｓ３０３でＹｅｓ）、コントローラ４は、ライトコマンド受信動作を終了する。
【0175】
未書き込みデータをＤＲＡＭライトバッファ６３にロード中でない場合（Ｓ３０３でＮｏ）、コントローラ４のフラッシュマネージメント部４３３は、Ｓ３０１で受信したライトコマンドが属するグループに、未ロードのデータに関連付けられた新たなライトコマンドが存在することを、コントローラ４のスケジューラ４３４に通知する（ステップＳ３０４）。
【0176】
次に、図１０のライトコマンド受信動作終了後、ＮＡＮＤ型フラッシュメモリへのデータ書き込み動作の手順について説明する。図１１は、実施形態に係るメモリシステムにおいて実行される書き込み動作の手順を示すフローチャートである。コントローラ４は、コントローラ４のスケジューラ４３４が、ＮＡＮＤ型フラッシュメモリ５のデータ書き込み動作の開始または終了に応じ複数のグループから一つのグループを選択し、選択したグループに対応する書き込み動作を開始する。スケジューラ４３４は、例えば、図１０のＳ３０４で発行された通知に対応するグループから、一つのグループを選択し得る。
【0177】
コントローラ４は、スケジューラ４３４によって選択されたグループに関連付けられた未書き込みデータの総量が最小書き込みサイズ以上であるか否かを判定する（ステップＳ４０１）。
【0178】
未書き込みデータの総量が最小書き込みサイズ以上である場合（Ｓ４０１でＹｅｓ）、コントローラ４は、選択されたグループに関連付けられ且つＤＲＡＭライトバッファ６３にロード済みの未書き込みデータが存在しているか否かを判定する（ステップＳ４０２）。
【0179】
選択されたグループに関連付けられ且つＤＲＡＭライトバッファ６３にロード済みの未書き込みデータが存在している場合（Ｓ４０２でＹｅｓ）、コントローラ４は、この未書き込みデータをＤＲＡＭライトバッファ６３からＳＲＡＭライトバッファ４２１にコピーする（ステップＳ４０３）。
【0180】
選択されたグループに関連付けられ且つＤＲＡＭライトバッファ６３にロード済みの未書き込みデータが存在しない場合（Ｓ４０２でＮｏ）、コントローラ４は、Ｓ４０３の手順をスキップする。
【0181】
コントローラ４は、次に書き込み先ブロックに書き込まれるべきライトデータが、全てＳＲＡＭライトバッファ４２１にロードされているか否かを判定する（ステップＳ４０４）。
【0182】
次に書き込み先ブロックに書き込まれるべきライトデータのうち、ＳＲＡＭライトバッファ４２１に未だロードされていないデータが存在する場合（Ｓ４０４でＮｏ）、コントローラ４は、未ロードのライトデータを、ホストライトバッファ２２１からＳＲＡＭライトバッファ４２１にロードする（ステップＳ４０５）。
【0183】
次に書き込み先ブロックに書き込まれるべきライトデータが全てＳＲＡＭライトバッファ４２１にロードされている場合（Ｓ４０４でＹｅｓ）、コントローラ４は、Ｓ４０５の手順をスキップする。
【0184】
コントローラ４は、ＳＲＡＭライトバッファ４２１からＮＡＮＤ型フラッシュメモリ５に、１ページ分のライトデータと、書き込み指示とを送信する（ステップＳ４０６）。
【0185】
コントローラ４は、最小書き込みサイズ分の書き込み指示が完了したか否かを判定する（ステップＳ４０７）。
【0186】
最小書き込みサイズ分の書き込み指示が完了していない場合（Ｓ４０７でＮｏ）、コントローラ４は、Ｓ４０２の手順に戻り、後続するライトデータの書き込みを実行する。
【0187】
最小書き込みサイズ分の書き込み指示が完了した場合（Ｓ４０７でＹｅｓ）、コントローラ４は、書き込み動作を終了する。
【0188】
また、未書き込みデータの総量が最小書き込みサイズ未満である場合（ステップＳ４０１でＮｏ）、コントローラ４は、選択されたグループが後続のライトコマンドを待つ状態に移行することをスケジューラ４３４に通知する（ステップＳ４０８）。
【0189】
コントローラ４は、選択されたグループに関連付けられた未ロードのデータを、ＤＲＡＭライトバッファ６３にロードする（ステップＳ４０９）。
【0190】
コントローラ４は、Ｓ４０９でデータがロードされたＤＲＡＭライトバッファ６３の記憶位置を示す情報を、ＶＷＢ６４に登録する（ステップＳ４１０）。
【0191】
そして、コントローラ４は、ＤＲＡＭライトバッファ６３にロードされておらず、ホストライトバッファ２２１上に存在している未ロードのデータに関連付けられているライトコマンドが存在するか否かを判定する（ステップＳ４１１）。Ｓ４１１で未ロードのデータに該当し得るデータに関連付けられたライトコマンドは、例えば、Ｓ４０９におけるデータのロード中に受信されたライトコマンドであって、図１０のＳ３０４における通知を発行することができなかったライトコマンドである。
【0192】
未ロードのデータに関連付けられたライトコマンドが存在する場合（Ｓ４１１でＹｅｓ）、コントローラ４は、書き込み要求が存在することをスケジューラ４３４に通知し（ステップＳ４１２）、書き込み動作を終了する。
【0193】
未ロードのデータに関連付けられたライトコマンドが存在しない場合（Ｓ４１１でＮｏ）、コントローラ４は、Ｓ４１２の手順をスキップして、書き込み動作を終了する。
【0194】
以上説明したように、実施形態に係るＳＳＤ３において、コントローラ４は、複数のグループそれぞれの書き込み速度に応じて、ＳＲＡＭライトバッファ４２１を使用したデータの書き込み、あるいは、ＤＲＡＭライトバッファ６３を使用したデータの書き込みのいずれかを実行する。
【0195】
コントローラ４は、選択したグループの書き込み速度が速い場合には、ライトデータをＳＲＡＭライトバッファ４２１にロードし、ロードしたライトデータをＮＡＮＤ型フラッシュメモリ５に書き込む。つまり、コントローラ４は、ＳＲＡＭライトバッファ４２１を介して、ライトデータをＮＡＮＤ型フラッシュメモリ５の書き込み先ブロックに書き込む。ＤＲＡＭライトバッファ６３を介してライトデータをＮＡＮＤ型フラッシュメモリ５に書き込むケースでは、ＤＲＡＭ６のバンド幅がボトルネックとなって、ＳＳＤ３の書き込み性能が制限されてしまう。ＳＲＡＭ４２のバンド幅は、ＤＲＡＭ６のバンド幅と比較して十分に大きい。そのため、書き込み速度が速いグループに関連付けられたライトデータを、ＳＲＡＭライトバッファ４２１を介してＮＡＮＤ型フラッシュメモリ５に書き込むことにより、ＤＲＡＭライトバッファ６３を介してライトデータをＮＡＮＤ型フラッシュメモリ５に書き込む場合に比し、ＮＡＮＤ型フラッシュメモリ５にライトデータを高速で書き込むことができる。
【0196】
一方、選択したグループの書き込み速度が遅い場合には、選択したグループに関連付けられたライトデータをＤＲＡＭライトバッファ６３にロードし、選択したグループに属する後続のライトコマンドが受信されて、選択したグループに関連付けられたライトデータの量が最小書き込みサイズに達した後に、選択したグループに関連付けられたライトデータをＮＡＮＤ型フラッシュメモリ５に書き込む。そのため、ライトバッファとして使用される揮発性メモリには、十分にライトデータを格納することができる容量が必要とされる。このため、全ての揮発性メモリをＳＲＡＭ４２によって実現した場合には、コスト増が引き起きされる。そのため、比較的安価なＤＲＡＭ６を使用することで、コストの増大を避けることができる。
【0197】
また、コントローラ４は、ライトデータをＤＲＡＭライトバッファ６３に格納した際に、ホスト２に完了応答を送信する。これにより、遅い書き込み速度のグループに対するコマンド処理のレイテンシを短くすることができる。
【0198】
また、本実施形態では、ＮＡＮＤ型フラッシュメモリ５への次の書き込みの準備が開始可能になる度に、一つのＶＷＢが選択される。そして、選択されたＶＷＢに登録されている未書き込みデータの量が最小書き込みサイズ以上であるか否かに基づいて、ＤＲＡＭライトバッファ６３またはＳＲＡＭライトバッファ４２１が選択的に使用される。よって、ある幾つかのストリームの書き込み速度が動的に変化する場合であっても、その書き込み速度の動的な変化に従って、ロード先のライトバッファをＤＲＡＭライトバッファ６３とＳＲＡＭライトバッファ４２１との間で適切に切り替えることが可能となる。
【0199】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0200】
１…情報処理システム、２…ホスト、３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、７…バス、２０…内部バス、２１…プロセッサ、２２…メモリ、４０…内部バス、４１…ホストインタフェース、４２…ＳＲＡＭ、４３…ＣＰＵ、４４…ＤＭＡＣ、４５…誤り訂正回路、４６…ＮＡＮＤインタフェース、４７…ＤＲＡＭインタフェース、６１…Ｌ２Ｐテーブル、６２…ブロック管理テーブル、６３…ＤＲＡＭライトバッファ、６４…仮想ライトバッファ、４２１…ＳＲＡＭライトバッファ、４３１…リード処理部、４３２…ライト処理部、４３３…フラッシュマネージメント部、４３４…スケジューラ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】