特開 2024-131579 デジタルアナログ変換器、データドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024131579

(43)【公開日】2024-09-30

(54)【発明の名称】デジタルアナログ変換器、データドライバ及び表示装置

(51)【国際特許分類】

   H03M 1/10 20060101AFI20240920BHJP

   G09G 3/20 20060101ALI20240920BHJP

   G09G 3/3275 20160101ALI20240920BHJP

   H03M 1/74 20060101ALI20240920BHJP

   H03M 1/68 20060101ALI20240920BHJP

【ＦＩ】

H03M1/10 B

G09G3/20 623F

G09G3/3275

H03M1/74

H03M1/68

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023041929

(22)【出願日】2023-03-16

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】土 弘

【テーマコード（参考）】

5C080

5C380

5J022

【Ｆターム（参考）】

5C080AA06

5C080AA10

5C080BB05

5C080DD22

5C080FF11

5C080FF12

5C080JJ02

5C080JJ03

5C080JJ05

5C380AA01

5C380AB06

5C380BA11

5C380CA04

5C380CA12

5C380CA16

5C380CA32

5C380CA33

5C380CA35

5C380CA36

5C380CB01

5C380CF07

5C380CF09

5C380CF24

5C380CF26

5C380CF28

5C380CF48

5C380CF64

5J022AB06

5J022BA03

5J022BA06

5J022CB01

5J022CD03

5J022CF02

5J022CF04

5J022CF09

5J022CG01

(57)【要約】

【目的】出力誤差を抑えることが可能なデジタルアナログ変換器、当該デジタルアナログ変換器を含むデータドライバ、及び表示装置を提供することを目的とする。
【構成】本発明は、差動増幅器と、デジタルデータに基づき複数の入力端の各々に第１又は第２の電圧を振り分けて供給する第１のデコーダと、を含む。差動増幅器は、夫々が個別に受けたテイル電流で駆動される２のＫ乗個の差動対と、２のＫ乗個の差動対に個別にテイル電流を供給するテイル電流制御回路と、を有する。テイル電流制御回路は、２のＫ乗個の差動対のうちの２つの差動対の各々に流すテイル電流の電流比を、当該２つの差動対を除く他の差動対の各々に流すテイル電流の電流比よりも大きくする。
【選択図】図１

【特許請求の範囲】

【請求項1】

Ｋビット(Ｋは２以上の正数)のデジタルデータをアナログの出力電圧に変換して出力するデジタルアナログ変換器であって、
複数の入力端を有し、前記複数の入力端で夫々受けた電圧を直線補間によって２のＫ乗個に分割した電圧レベル群のうちで、前記Ｋビットのデジタルデータに対応した１の電圧レベルを有する前記出力電圧を自身の出力端子から出力する差動増幅器と、
第１の電圧及び第２の電圧を受け、前記Ｋビットのデジタルデータに基づき、前記差動増幅器の前記複数の入力端の各々に、前記第１の電圧又は前記第２の電圧を振り分けて供給する第１のデコーダと、を含み、
前記差動増幅器は、
前記出力電圧が共通に入力される反転入力端、前記複数の入力端で受けた電圧のうちの１つが入力電圧として供給される非反転入力端、及び出力対を夫々が含み、夫々の前記出力対同士が共通接続されており、夫々が個別に受けたテイル電流で駆動される２のＫ乗個の差動対と、
前記２のＫ乗個の差動対各々の前記出力対の一方又は両方の出力に基づく増幅作用により前記出力電圧を生成する増幅段と、
前記２のＫ乗個の差動対の各々に前記テイル電流を個別に供給するテイル電流制御回路と、を有し、
前記テイル電流制御回路は、前記２のＫ乗個の差動対のうちの２つの差動対を除く各差動対に流す前記テイル電流における基準電流値に対する電流比を所定の基準値とし、前記２つの差動対の各々に流す前記テイル電流の前記電流比を前記基準値より大きな値に設定することを特徴とするデジタルアナログ変換器。

【請求項2】

前記第１のデコーダは、前記第１の電圧及び前記第２の電圧のうちの一方の電圧を前記２つの差動対のうちの一方の差動対の前記非反転入力端に供給し、前記第１の電圧及び前記第２の電圧のうちの他方の電圧を前記２つの差動対のうちの他方の差動対の前記非反転入力端に供給することを特徴とする請求項１に記載のデジタルアナログ変換器。

【請求項3】

前記テイル電流制御回路は、前記２つの差動対の各々に流す前記テイル電流の電流比を前記基準値より大きい所定の第１の値とすることを特徴とする請求項１又は２に記載のデジタルアナログ変換器。

【請求項4】

前記テイル電流制御回路は、前記Ｋビットのデジタルデータに拘わらず、前記２つの差動対の各々に流す前記テイル電流の電流比を前記第１の値に固定することを特徴とする請求項３に記載のデジタルアナログ変換器。

【請求項5】

前記テイル電流制御回路は、前記Ｋビットのデジタルデータに基づき、前記２つの差動対の各々に流す前記テイル電流の電流比を前記第１の値又は前記第１の値とは異なる第２の値に切り換えることを特徴とする請求項３に記載のデジタルアナログ変換器。

【請求項6】

前記テイル電流制御回路は、前記Ｋビットのデジタルデータに基づき、前記他方の差動対を、前記２のＫ乗個の差動対のうちで前記一方の差動対を除く１の差動対に切り換えることを特徴とする請求項３に記載のデジタルアナログ変換器。

【請求項7】

前記第１のデコーダは、前記Ｋビットのデジタルデータに拘わらず、前記２のＫ乗個の差動対のうち所定の２つの差動対の前記非反転入力端に前記第１の電圧及び前記第２の電圧のうちの一方の電圧を共通に供給することを特徴とする請求項３に記載のデジタルアナログ変換器。

【請求項8】

前記２のＫ乗個の差動対の各々は、同一導電型で同等な特性を有するトランジスタ対で構成され、差動対同士も互いに同一導電型で同等な特性を有するトランジスタ対とされていることを特徴とする請求項１に記載のデジタルアナログ変換器。

【請求項9】

異なる電圧値を有する複数の参照電圧を生成する参照電圧生成部と、
前記Ｋビットのデジタルデータを含むＭ（ＭはＫ＋１より大きい整数）ビットのデジタルデータ及び前記複数の参照電圧を受け、前記Ｍビットの前記デジタルデータの上位側の（Ｍ－Ｋ）ビットに基づき、前記複数の参照電圧のうちから隣接する２つの参照電圧を選択し夫々を前記第１の電圧及び前記第２の電圧として前記第１のデコーダに供給する第２のデコーダと、を更に含むことを特徴とする請求項１に記載のデジタルアナログ変換器。

【請求項10】

請求項１又は８に記載の前記デジタルアナログ変換器を複数含み、
各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、複数の前記出力電圧を夫々有する複数の駆動信号を表示パネルの複数のデータ線に夫々供給することを特徴とするデータドライバ。

【請求項11】

複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、
請求項１又は８に記載の前記デジタルアナログ変換器を複数含み、
各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、複数の前記出力電圧を夫々有する複数の駆動信号を前記表示パネルの前記複数のデータ線に夫々供給するデータドライバと、を有することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デジタルアナログ変換器、当該デジタルアナログ変換器を含むデータドライバ、及びこのデータドライバを含む表示装置に関する。

【背景技術】

【0002】

現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバが搭載されている。データドライバには、映像デジタル信号を輝度レベルに対応したアナログの電圧に変換し、これを増幅した電圧信号を表示パネルの各データ線に供給するデジタルアナログ変換部が含まれている。

【0003】

以下に、データドライバの概略構成について説明する。

【0004】

データドライバは、例えばシフトレジスタ、データレジスタラッチ、レベルシフタ、デジタルアナログ変換部を含む。

【0005】

シフトレジスタは、表示コントローラから供給されたスタートパルスに応じて、クロック信号に同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチに供給する。データレジスタラッチは、シフトレジスタから供給されたラッチタイミング信号の各々に基づき、表示コントローラから供給された映像デジタルデータを所定のＳ個（Ｓは２以上の整数）毎に取り込み、Ｓ個の映像デジタルデータ信号をレベルシフタに供給する。レベルシフタは、データレジスタラッチから供給されたＳ個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たＳ個のレベルシフト後の映像デジタルデータ信号をデジタルアナログ変換部に供給する。

【0006】

デジタルアナログ変換部は、参照電圧群生成部、デコーダ部及び増幅部を含む。

【0007】

参照電圧群生成部は、互いに電圧値が異なる複数の参照電圧を生成してデコーダ部に供給する。例えば、参照電圧群生成部は、少なくとも２つの基準電源電圧との間をラダー抵抗で分圧した複数の分圧電圧を参照電圧群としてデコーダ部に供給する。デコーダ部は、データドライバの各出力に夫々対応して設けられているＳ個のデコーダを有する。デコーダの各々は、参照電圧群生成部で生成された参照電圧群が供給されるとともに、レベルシフタから供給された映像デジタルデータ信号を受け、この映像デジタルデータ信号に対応した参照電圧を、複数の参照電圧のうちから選択し、選択した参照電圧を増幅部に供給する。増幅部は、デコーダ部の各デコーダで選択された参照電圧を個別に増幅して出力するＳ個の差動増幅器を有する。

【0008】

ところで、上記したデジタルアナログ変換部では、参照電圧群生成部で生成する参照電圧の数を多くするほど、表現できる輝度レベルの階調数（色数）を増やすことができる。しかしながら、参照電圧群生成部で生成する参照電圧の数を増やすと、その分の配線領域や参照電圧を選択するデコーダに含まれるスイッチ素子の数も増加し、データドライバのチップサイズ（製造コスト）が増加する。

【0009】

そこで、上記した差動増幅器として、輝度レベルに基づいて選択された２つの参照電圧間を、所定の重み付けで分割することで、３つ以上の複数の電圧値を出力することが可能な差動増幅器を採用したデジタルアナログ変換器が提案されている（例えば、特許文献１参照）。

【0010】

特許文献１には、２つの参照電圧を４個に分割する４個の電圧値のうちの１の電圧値を有する出力電圧を出力する負帰還型の差動増幅器と、それを用いたデジタルアナログ変換器が提案されている。

【0011】

かかる差動増幅器は、各々が同一のテイル電流で駆動され、自身の出力電圧が複数の反転入力端に共通に帰還入力されると共に、自身の非反転入力端に接続されており１対１対２の重み付けをもって、夫々が２つの参照電圧のうち１つを受ける４つの差動対を含む。

【0012】

当該差動増幅器では、デジタルデータ信号中の下位２ビットのデータに従って２つの参照電圧のうち１つを各差動対の非反転入力端へ入力し、該２つの参照電圧間を直線補間によって４分割した４個の電圧レベルのうちのいずれか１を有する出力電圧を出力する。

【0013】

また、該差動増幅器を含むデジタルアナログ変換器では、デジタルデータ信号の上位ビット群のデータに従って、４階調おきの参照電圧群から、隣接する２つの参照電圧を選択することで、参照電圧群の電圧数Ｆに対して、（Ｆ－１）の４倍の電圧レベルを該差動増幅器から出力することが可能である。このように、特許文献１に記載のデジタルアナログ変換器では、差動増幅器の差動対の数と、２つの入力電圧（参照電圧）間を線形補間にて分割する電圧レベルの数とが等しい。

【先行技術文献】

【特許文献】

【0014】

【特許文献1】特開２００２－４３９４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

ところで、特許文献１に記載のデジタルアナログ変換器では、搭載する差動対の数を増やすほど２つの参照電圧間を分割する電圧レベルの数が多くなり、デコーダの面積を削減することができる。

【0016】

しかしながら、この際、２つの参照電圧同士の電圧差が大きくなるほど、出力電圧として期待される期待値（２つの参照電圧間を直線補間にて複数に分割した電圧）に対して、実際に出力される出力電圧には誤差（出力誤差）が生じるという問題があった。

【0017】

そこで、本発明は、出力誤差を抑えることが可能なデジタルアナログ変換器、当該デジタルアナログ変換器を含むデータドライバ、及び表示装置を提供することを目的とする。

【課題を解決するための手段】

【0018】

本発明に係るデジタルアナログ変換器は、Ｋビット(Ｋは２以上の正数)のデジタルデータをアナログの出力電圧に変換して出力するデジタルアナログ変換器であって、複数の入力端を有し、前記複数の入力端で夫々受けた電圧を直線補間によって２のＫ乗個に分割した電圧レベル群のうちで、前記Ｋビットのデジタルデータに対応した１の電圧レベルを有する前記出力電圧を自身の出力端子から出力する差動増幅器と、第１の電圧及び第２の電圧を受け、前記Ｋビットのデジタルデータに基づき、前記差動増幅器の前記複数の入力端の各々に、前記第１の電圧又は前記第２の電圧を振り分けて供給する第１のデコーダと、を含み、前記差動増幅器は、前記出力電圧が共通に入力される反転入力端、前記複数の入力端で受けた電圧のうちの１つが入力電圧として供給される非反転入力端、及び出力対を夫々が含み、夫々の前記出力対同士が共通接続されており、夫々が個別に受けたテイル電流で駆動される２のＫ乗個の差動対と、前記２のＫ乗個の差動対各々の前記出力対の一方又は両方の出力に基づく増幅作用により前記出力電圧を生成する増幅段と、前記２のＫ乗個の差動対の各々に前記テイル電流を個別に供給するテイル電流制御回路と、を有し、前記テイル電流制御回路は、前記２のＫ乗個の差動対のうちの２つの差動対を除く各差動対に流す前記テイル電流における基準電流値に対する電流比を所定の基準値とし、前記２つの差動対の各々に流す前記テイル電流の前記電流比を前記基準値より大きな値に設定することを特徴とする。

【0019】

本発明に係るデータドライバは、上記したデジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、複数の前記出力電圧を夫々有する複数の駆動信号を表示パネルの複数のデータ線に夫々供給する。

【0020】

本発明に係る表示装置は、複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、上記したデジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、複数の前記出力電圧を夫々有する複数の駆動信号を前記表示パネルの前記複数のデータ線に夫々供給するデータドライバと、を有する。

【発明の効果】

【0021】

本発明に係るデジタルアナログ変換器は、複数の入力端で受けた入力電圧及び出力電圧を夫々の反転入力端及び非反転入力端で受ける２のＫ乗個の差動対を有する差動増幅器と、Ｋビットのデジタルデータに基づき差動増幅器の入力端の各々に、第１及び第２の電圧のうちの一方を振り分けて供給するデコーダと、を含む。差動増幅器は、２のＫ乗個の差動対を駆動するテイル電流を各差動対に個別に供給しつつ、２つの差動対を除く各差動対に流すテイル電流における基準電流値に対する電流比を所定の基準値とし、当該２つの差動対の各々に流すテイル電流の電流比を基準値より大きくするように制御するテイル電流比制御回路を含む。

【0022】

かかるテイル電流比制御回路により、各差動対に流すテイル電流の電流比を全て基準値に統一した場合に出力電圧に生じる、期待値に対する出力誤差とは逆方向の出力誤差が生じ、当該出力誤差が相殺される。

【0023】

よって、本発明によれば、デジタルアナログ変換器のアナログの出力電圧に生じる出力誤差を低減させることが可能となる。

【図面の簡単な説明】

【0024】

【図1】本発明に係る第１の実施例としてのデジタルアナログ変換器１００＿１の構成を示す回路図である。

【図2A】デジタルアナログ変換器１００＿１の基本仕様を表す図である。

【図2B】デジタルアナログ変換器１００＿１の基本仕様にテイル電流比の補正を施した仕様を表す図である。

【図3】本発明に係る第２の実施例としてのデジタルアナログ変換器１００＿２の構成を示す回路図である。

【図4A】デジタルアナログ変換器１００＿２の基本仕様（Ｋ＝２）の一例を表す図である。

【図4B】デジタルアナログ変換器１００＿２の基本仕様にテイル電流比の補正を施した仕様を表す図である。

【図5】テイル電流制御回路１３Ａの一例を示す回路図である。

【図6A】基本仕様でデジタルアナログ変換器１００＿２を動作させた際の出力誤差特性の一例を表す図である。

【図6B】テイル電流比の補正値による出力誤差特性の一例を表す図である。

【図6C】テイル電流比の補正を施した仕様でデジタルアナログ変換器１００＿２を動作させた際の出力誤差特性の一例を表す図である。

【図7】各種テイル電流比（１．００、１．０６、１．２０）毎に、電圧ＶＡ及びＶＢ間の電圧差に対する、デジタルアナログ変換器１００＿２における出力誤差の推移を表す図である。

【図8A】図４Ａに示す基本仕様の変形例を示す図である。

【図8B】図８Ａの基本仕様に示されるテイル電流比を補正した仕様を表す図である。

【図9】テイル電流制御回路１３Ａの他の一例を示す回路図である。

【図10】本発明に係る第３の実施例としてのデジタルアナログ変換器１００＿３の構成を示す回路図である。

【図11A】デジタルアナログ変換器１００＿３の基本仕様（Ｋ＝３）の一例を表す図である。

【図11B】デジタルアナログ変換器１００＿３の基本仕様にテイル電流比の補正を施した仕様を表す図である。

【図12A】基本仕様でデジタルアナログ変換器１００＿３を動作させた際の出力誤差特性の一例を表す図である。

【図12B】テイル電流比の補正値による出力誤差特性の一例を表す図である。

【図12C】テイル電流比の補正を施した仕様でデジタルアナログ変換器１００＿３を動作させた際の出力誤差特性の一例を表す図である。

【図13】各種テイル電流比（１．００、１．２０、１．４４）毎に、電圧ＶＡ及びＶＢ間の電圧差に対する、デジタルアナログ変換器１００＿３における出力誤差の推移を表す図である。

【図14A】図１１Ａに示す基本仕様の変形例を示す図である。

【図14B】図１４Ａの基本仕様に示されるテイル電流比を補正した仕様を表す図である。

【図15】テイル電流制御回路１３Ｂの一例を示す回路図である。

【図16】デジタルアナログ変換器１００＿３におけるテイル電流比補正後の仕様の他の一例を示す図である。

【図17A】基本仕様でデジタルアナログ変換器１００＿３を動作させた際の出力誤差特性の一例を表す図である。

【図17B】図１６に示すテイル電流比の補正値による出力誤差特性の一例を表す図である。

【図17C】テイル電流比の補正を施した仕様でデジタルアナログ変換器１００＿３を動作させた際の出力誤差特性の一例を表す図である。

【図18】本発明に係る第４の実施例としてのデジタルアナログ変換器１００＿４の構成を示す回路図である。

【図19】デジタルアナログ変換器１００＿４の仕様の一例を示す図である。

【図20】本発明に係るデータドライバを含む表示装置２００の概略構成を示すブロック図である。

【発明を実施するための形態】

【実施例0025】

図１は、本発明に係る第１の実施例としてのデジタルアナログ変換器１００＿１の構成を示す回路図である。

【0026】

図１に示すように、デジタルアナログ変換器１００＿１は、デコーダ５０＿１と、２のＫ（Ｋは２以上の整数）乗個の差動対を含む差動増幅器１０＿１と、を有し、Ｋビットのデジタルデータ信号ＤＴを、アナログの電圧レベルを有する出力電圧信号Ｖｏｕｔに変換する。

【0027】

デコーダ５０＿１は、デジタルデータ信号ＤＴ、及び互いに異なる電圧値からなる２つの電圧ＶＡ及びＶＢを受ける。デコーダ５０＿１は、デジタルデータ信号ＤＴに基づき、２つの電圧ＶＡ及びＶＢを、差動増幅器１０＿１の入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に夫々割り当てる組合せを選択する。デコーダ５０＿１は、この選択した組み合わせによる、夫々が電圧ＶＡ及びＶＢのうちの一方を示す入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞を、差動増幅器１０＿１の非反転入力端子である入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に供給する。

【0028】

差動増幅器１０＿１は、電圧ＶＡ及びＶＢ間を直線補間によって２のＫ乗個に分割した２のＫ乗個の電圧レベルのうちで、デジタルデータ信号ＤＴに対応する１の電圧レベルを増幅し、その増幅結果を出力電圧信号Ｖｏｕｔとして出力する。差動増幅器１０＿１は、各々にテイル電流が供給され、各出力対が共通に接続されている２のＫ乗個の同一導電型（図１はＮチャネル型）の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）と、テイル電流制御回路１３と、カレントミラー回路２０と、増幅段３０と、を含む。尚、上記２のＫ乗個の電圧レベルは、電圧ＶＡ又はＶＢのいずれか一方を含む。

【0029】

カレントミラー回路２０は、ゲート同士が接続されており、且つ同一のサイズを有するＰチャネル型のトランジスタ２１及び２２を含む。トランジスタ２１及び２２各々のソースには高位電源電圧ＶＤＤＡが印加されている。また、トランジスタ２１のドレインがノードｎ１１に接続されており、トランジスタ２２のゲート及びドレインがノードｎ１２に接続されている。ノードｎ１１、ｎ１２は、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の出力対にそれぞれ接続されている。かかる構成により、カレントミラー回路２０は、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の共通負荷として動作する。

【0030】

差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の反転入力端、つまりＮチャネル型のトランジスタ（差動対トランジスタとも称する）１２＿１～１２＿２^Ｋ各々のゲートには、出力電圧信号Ｖｏｕｔが帰還入力されている。差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の非反転入力端、つまりＮチャネル型のトランジスタ（差動対トランジスタとも称する）１１＿１～１１＿２^Ｋ各々のゲートは、入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に接続されている。すなわち、差動対トランジスタ１１＿１～１１＿２^Ｋ各々のゲートには、夫々が電圧ＶＡ又はＶＢを有する入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞が供給される。

【0031】

トランジスタ１１＿１～１１＿２^Ｋは同一のトランジスタ特性を有し、夫々のドレインはノードｎ１１によって共通に接続されている。トランジスタ１２＿１～１２＿２^Ｋは同一のトランジスタ特性を有し、夫々のドレインはノードｎ１２によって共通に接続されている。すなわち２のＫ乗個の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）は出力対同士が共通接続された並列形態の接続構成とされている。差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のトランジスタのソース同士が互いに接続されており、夫々が個別にテイル電流制御回路１３に接続されている。

【0032】

なお、以降、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々を構成する差動対トランジスタが等価な特性を有するものとして動作を説明する。つまり、実際の構成では、例えば入力が共通な複数の差動対を差動対トランジスタのサイズを変更した一つの差動対に置き換えるケースもあるが、説明の便宜上、各差動対の差動対トランジスタの特性は同一とし、それと等価な構成も本発明に含むものとする。最もシンプルな具体例として、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の各差動対トランジスタは全て同一サイズとする。

【0033】

テイル電流制御回路１３は、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のソースと低位電源電圧ＶＳＳＡとの間に個別に接続されている電流源１３＿１～１３＿２^Ｋを含む。電流源１３＿１～１３＿２^Ｋは、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のソースに供給するテイル電流を生成する。

【0034】

ここで、電流源１３＿１～１３＿２^Ｋのうちで、特定の２つの電流源を除く各電流源は所定の基準電流値に対する電流比が「１」の電流値を有するテイル電流を生成する。一方、上記した特定の２つの電流源は当該基準電流値に対する電流比が「１＋α」（αは１未満の実数）の電流値を有するテイル電流を生成する。この際、特定の２つの電流源とは、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）のうちで上記電圧ＶＡを受ける差動対にテイル電流を流す電流源と、電圧ＶＢを受ける差動対にテイル電流を流す電流源である。尚、当該特定の２つの電流源については、上記した２つの電圧ＶＡ及びＶＢ間の電圧差や、デジタルデータ信号ＤＴの下位Ｌビット（Ｌは２以上の整数）に基づき、その電流比を「１」又は「１＋α」に切替可能な可変電流源であっても良い。また、特定の２つの電流源については、夫々に接続されている差動対各々のうちの一方が電圧ＶＡ、他方が電圧ＶＢを受けているものであれば、デジタルデータ信号ＤＴの下位Ｌビットに基づき、適宜他の電流源に切り換えても良い。

【0035】

また、電流源１３＿１～１３＿２^Ｋのうちの特定の３つの電流源で、基準電流値に対する電流比を「１」又は「１＋α」とし、他の電流源の各々で電流比を「１」に固定しても良い。この際、当該特定の３つの電流源のうちの１つを電流比が「１＋α」固定の固定電流源とし、残りの２つの電流源を、デジタルデータ信号ＤＴの下位Ｌビットに基づき夫々の電流比が「１」又は「１＋α」に切替可能な可変電流源としても良い。

【0036】

増幅段３０は、共通接続された２のＫ乗個の差動対の出力対（ノードｎ１１、ｎ１２）の一方又は両方に生じた電圧に基づく増幅作用により得られた信号を、出力電圧信号Ｖｏｕｔとして生成し、これを出力端子Ｓｋを介して出力する。

【0037】

以下に、図１に示す差動増幅器１０＿１の増幅動作について説明する。

【0038】

尚、説明の便宜上、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の夫々にテイル電流を供給する電流源１３＿１～１３＿２^Ｋの設定電流を夫々、ｍ＜１＞Ｉｏ～ｍ＜２^Ｋ＞Ｉｏとする。ここで、Ｉｏは上記した基準電流値であり、ｍ＜１＞～ｍ＜２^Ｋ＞の各々は、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々に流すテイル電流の電流比（テイル電流比とも称する）である。また、電流源１３＿１～１３＿２^Ｋのうちの特定の２つの電流源の電流比は「１＋α」とされるが、電流比合計に対しては十分小さい値とする。つまり、基準電流値Ｉｏに対する係数であるテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞は、以下の数式（１）が成り立つ。

【0039】

ｍ＜１＞＋ｍ＜２＞＋…＋ｍ＜２^Ｋ＞＝２^Ｋ＋２α≒２^Ｋ （１）
尚、計算の便宜上、２^Ｋ＝ｎとすると、
ｍ＜１＞＋ｍ＜２＞＋…＋ｍ＜ｎ＞＝ｎ （１ａ）
となる。

【0040】

また、ｎ（＝２^Ｋ）個のｉ番目の差動対について、非反転入力端側の差動対トランジスタの電流をＩａｉ、反転入力端側の差動対トランジスタの電流をＩｂｉとすると、以下の数式（２）及び（３）が成り立つ。

【0041】

Ｉａｉ＝Ｉｓ＋ｇｍｉ・（Ｖ＜ｉ＞－Ｖｓ） （２）
Ｉｂｉ＝Ｉｓ＋ｇｍｉ・（Ｖｏｕｔ－Ｖｓ） （３）
尚、Ｉｓ、Ｖｓは差動対トランジスタのＩＶ特性曲線上の直線補間可能な電圧範囲内の所定動作点を表し、Ｖ＜ｉ＞、ＶｏｕｔはＶｓ近傍（直線補間範囲内）の電圧を表す。また、非反転入力端側及び反転入力端側の差動対トランジスタの動作点の相互コンダクタンスｇｍをｇｍｉと表す。

【0042】

ここで、ｉ番目の差動対に供給する電流の電流重み付け比をｍ＜ｉ＞とすると、
上記した数式（２）及び（３）は以下の数式（４）及び（５）で表される。

【0043】

ｍ＜ｉ＞Ｉａｉ＝ｍ＜ｉ＞Ｉｓ＋ｇｍｉｍ＜ｉ＞（Ｖ＜ｉ＞－Ｖｓ） （４）
ｍ＜ｉ＞Ｉｂｉ＝ｍ＜ｉ＞Ｉｓ＋ｇｍｉｍ＜ｉ＞（Ｖｏｕｔ－Ｖｓ） （５）
そして、数式（４）及び（５）の差分をとると以下の数式（６）が得られる。

【0044】

ｍ＜ｉ＞（Ｉａｉ－Ｉｂｉ）＝ｇｍｉｍ＜ｉ＞（Ｖ＜ｉ＞－Ｖｏｕｔ）（６）
更に、各差動対（任意のｉ値）に供給する電流における、電流重み付け比の変動に対する動作点の変動も直線補間範囲内とすると、ｇｍを一定（ｇｍｉ＝ｇｍ）に近似することができる。

【0045】

上記した数式（６）をｉ＝１～ｎについて、左辺同士を加算すると共に、右辺同士を加算すると、以下の数式（７）及び（８）が得られる。

【0046】

左辺＝（ｍ＜１＞Ｉａ_１＋…＋ｍ＜ｎ＞Ｉａ_ｎ）
－（ｍ＜１＞Ｉｂ_１＋…＋ｍ＜ｎ＞Ｉｂ_ｎ） （７）
右辺＝ｇ_ｍ（（ｍ＜１＞Ｖ＜１＞＋…＋ｍ＜ｎ＞Ｖ＜ｎ＞）
－（ｍ＜１＞＋…＋ｍ＜ｎ＞）Ｖｏｕｔ）） （８）

【0047】

ここで、上記した左辺は、非反転入力端側の差動対トランジスタと反転入力端側の差動対トランジスタのそれぞれの合計電流の差分であり、カレントミラー回路２０における入力電流と出力電流との関係に対応している。この際、非反転入力端側の差動対トランジスタの各々に流れる電流の合計と、反転入力端側の差動対トランジスタの各々に流れる電流の合計と、は互いに等しいことから、その合計電流同士の差分はゼロ、つまり上記した左辺はゼロとなる。

【0048】

一方、上記した右辺の出力電圧信号Ｖｏｕｔの係数（ｍ＜１＞＋…＋ｍ＜ｎ＞）は、数式（１ａ）により一定値ｎ（＝２^Ｋ）となり、数式（７）及び８）により、以下の数式（９）及び（１０）ように表される。

【0049】

Ｖｏｕｔ＝（ｍ＜１＞Ｖ＜１＞＋…＋ｍ＜ｎ＞Ｖ＜ｎ＞）／ｎ （９）
ここで、ｎを２^Ｋに戻すと、出力電圧信号Ｖｏｕｔは以下の式で表される。

【0050】

Ｖｏｕｔ＝（ｍ＜１＞Ｖ＜１＞＋…＋ｍ＜２^Ｋ＞Ｖ＜２^Ｋ＞）
／（ｍ＜１＞＋…＋ｍ＜２^Ｋ＞） （１０）

【0051】

以上により、図１に示す差動増幅器１０＿１の出力電圧信号Ｖｏｕｔは、数式（１０）に示されるように、各差動対の非反転入力端子の入力電圧に対して、入力電圧の重み付けとテイル電流比の重み付けの積算値の加重平均値となる。

【0052】

なお、数式（１０）において、テイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞の平均は所定の基準値であり、テイル電流比合計（又は平均）が約一定とされる。

【0053】

よって、数式（１０）で表される出力電圧信号Ｖｏｕｔは、各差動対の非反転入力端子に供給される２つの電圧（ＶＡ、ＶＢ）の組合せ及び各差動対のテイル電流比の組合せにより、電圧ＶＡ及びＶＢ間を直線補間にて均等に分割した多値電圧を取りうる。その中で、最適な２つの電圧（ＶＡ、ＶＢ）の組合せ及びテイル電流比の組合せにより、電圧ＶＡ及びＶＢ間を２のＫ乗個にほぼ均等分割する電圧レベルを生成することができる。

【0054】

以下に、図１に示すデジタルアナログ変換器１００＿１の仕様例について図２Ａ及び図２Ｂを参照して説明する。

【0055】

図２Ａは、デコーダ５０＿１がデジタルデータ信号ＤＴに基づき、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の非反転入力端子に供給する入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞の内容を表す入力電圧設定仕様、及び、デジタルデータ信号ＤＴの各デジタルコードに対応して設定される、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞の基本仕様の一例を示す図である。

【0056】

図２Ａの基本仕様において、出力電圧信号Ｖｏｕｔは、電圧ＶＡ及びＶＢ間を２のＫ乗個に分割する電圧レベルを有し、電圧ＶＡを除く２のＫ乗個の電圧レベルがデジタルデータ信号ＤＴのＫビットからなるＤ０～Ｄ（Ｋ－１）の各コードに対応している。

【0057】

例えば、デジタルデータ信号ＤＴにおけるビットＤ０～Ｄ（Ｋ－１）が最大値を表す場合（全ビットが論理レベル１）、入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞の各々として電圧ＶＢのみが割り当てられる。

【0058】

また、図２Ａに示す基本仕様では、上記したような最大値を表す場合（全ビットが論理レベル１）を除き、ビットＤ０～Ｄ（Ｋ－１）の内容に拘わらず、入力電圧Ｖ＜１＞として電圧ＶＢが割り当てられ、入力電圧Ｖ＜２^Ｋ＞として電圧ＶＡが割り当てられる。また、図２Ａに示す仕様では、上記したような最大値を表す場合（全ビットが論理レベル１）を除き、ビットＤ０～Ｄ（Ｋ－１）の内容に拘わらず、入力電圧Ｖ＜１＞として電圧ＶＢが割り当てられ、入力電圧Ｖ＜２^Ｋ＞として電圧ＶＡが割り当てられる。更に図２Ａに示す仕様では、入力電圧Ｖ＜２＞～Ｖ＜２^Ｋ－１＞の各々には、ビットＤ０～Ｄ（Ｋ－１）にて表されるデジタルコード毎に電圧ＶＡ又はＶＢが割り当てられる。

【0059】

また、図２Ａに示す基本仕様では、全ての差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）のテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞は、デジタルデータ信号ＤＴによる各デジタルコードに拘わらず、基準値「１」に固定するように制御される。

【0060】

ここで、図２Ａの基本仕様にて示す入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞及びテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞の値は、デジタルデータ信号ＤＴによるデジタルコードに対応した２のＫ乗個の出力電圧信号Ｖｏｕｔの電圧レベルが上記した数式（１０）を満たすように電圧ＶＡ及びＶＢ間を直線補間した特性に沿ったものになるように求めたものである。

【0061】

しかしながら、電圧ＶＡ及びＶＢ間の電圧差が比較的大きい場合、あるいは、低電力化のためにテイル電流の基準電流値Ｉｏが低く抑えられる場合に、図２Ａの基本仕様に従って実際にデジタルアナログ変換器１００＿１を動作させると、出力電圧信号Ｖｏｕｔの電圧レベルにやや大きな誤差（出力誤差と称する）が生じる。この理由は、差動対トランジスタの実際のＩＶ特性曲線が２次曲線であるためで、差動対トランジスタのＩＶ特性曲線上の動作点が、電圧差が大きい２電圧間の領域で動作する場合や閾値電圧に近い低電流領域で動作する場合は、直線補間とのずれが大きくなるからである。

【0062】

そこで、このような出力誤差を抑えるために、図２Ａの基本仕様に示される基準値「１」からなるテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞に対して以下のような補正を施す。

【0063】

図２Ｂは、図２Ａの基本仕様にて示されるテイル電流比に対して補正を施したテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞の補正後の仕様の一例を表す図である。

【0064】

図２Ｂに示す一例では、電流源１３＿２～１３＿（２^Ｋ－１）各々によるテイル電流比ｍ＜２＞～ｍ＜２^Ｋ－１＞については基本仕様と同様に全て基準値「１」に設定される。

【0065】

ただし、図２Ｂに示すように、デジタルデータ信号ＤＴに拘わらず電圧ＶＢを入力電圧Ｖ＜１＞として受ける差動対（１１＿１、１２＿１）にテイル電流を流す電流源１３＿１のテイル電流比ｍ＜１＞は、デジタルデータ信号ＤＴに拘わらず「１＋α」に設定される。また、デジタルデータ信号ＤＴが最大値を表す場合、つまりＤ０～Ｄ（Ｋ－１）が全て論理レベル１を表す場合を除き、電圧ＶＡを入力電圧Ｖ＜２^Ｋ＞として受ける差動対（１１＿２^Ｋ、１２＿２^Ｋ）にテイル電流を流す電流源１３＿２^Ｋのテイル電流比ｍ＜２^Ｋ＞も「１＋α」に設定される。

【0066】

つまり、デジタルアナログ変換器１００＿１では、図２Ｂに示すように、テイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞のうちの２つのテイル電流比ｍ＜１＞及びｍ＜２^Ｋ＞の値を、他のテイル電流比ｍ＜２＞～ｍ＜２^Ｋ－１＞各々の値「１」に「α」を加算した「１＋α」に補正している。これにより、デジタルアナログ変換器１００＿１では、２^Ｋ個の差動対を用いて電圧ＶＡ及びＶＢ間を直線補間によって分割することで２^Ｋ個の電圧レベルの出力電圧信号Ｖｏｕｔを生成するにあたり、差動対を為すトランジスタの実際のＩＶ特性曲線が２次曲線であることで生じる出力誤差を低減させている。特に、電圧ＶＡ及びＶＢ間の電圧差が比較的大きい場合や、あるいは、低電力化のためにテイル電流の基準電流値Ｉｏを低く抑える場合において、出力誤差の低減効果が大きい。

【0067】

よって、図２Ｂに示す仕様に従って動作するデジタルアナログ変換器１００＿１によれば、出力誤差を抑えた高精度なアナログ電圧の出力が可能となる。

【0068】

なお、差動増幅器１０＿１に含まれるカレントミラー回路２０としては、図１に示す構成に限らず、例えばカスコード型等の任意のカレントミラー回路を採用しても良い。

【0069】

また、差動増幅器１０＿１に含まれる差動対（１１＿１，１２＿１）～（１１＿２^Ｋ，１２＿２^Ｋ）としては、図１に示すＮチャネル型の差動対に代えて、Ｐチャネル型の差動対や、Ｎチャネル型のトランジスタ及びＰチャネル型のトランジスタで対を為す両導電型の差動対を採用しても良い。

【0070】

また、図２Ａ及び図２Ｂでは、Ｋビットの各デジタルコードを、電圧ＶＡ及びＶＢ間を２のＫ乗個に分割した電圧レベルのうち、電圧ＶＡを除いた電圧ＶＢまでの２のＫ乗個の電圧レベルに割り当てた仕様例で説明したが、Ｋビットの各デジタルコードを、電圧ＶＡを含み電圧ＶＢを除く２のＫ乗個の電圧レベルに割り当てた仕様に置き換えることも可能である。

【0071】

以下の各実施例においても説明の便宜上、図１と同様な２のＫ乗個のＮチャネル型の差動対を備えた差動増幅器の構成例、及び、図２Ａ、図２Ｂと同様なＫビットの各デジタルコードを、電圧ＶＡを除いた２のＫ乗個の電圧レベルに割り当てた仕様例で説明する。この際、上記したような差動増幅器の部分的置換やデジタルコードの割り当ての置換が同様に可能であることは勿論である。

【実施例0072】

図３は、本発明に係る第２の実施例によるデジタルアナログ変換器１００＿２の構成を示す回路図である。

【0073】

デジタルアナログ変換器１００＿２は、２ビットのデジタルデータ信号ＤＴを受け、これを出力電圧信号Ｖｏｕｔに変換して出力する。デジタルアナログ変換器１００＿２は、デコーダ５０＿２及び差動増幅器１０＿２を含む。

【0074】

デコーダ５０＿２は、２ビット（Ｄ０、Ｄ１）のデジタルデータ信号ＤＴと共に互いに異なる電圧値からなる２つの電圧ＶＡ及びＶＢを受ける。デコーダ５０＿２は、デジタルデータ信号ＤＴに基づき、２つの電圧ＶＡ及びＶＢを、差動増幅器１０＿２の入力端子ｔ＜１＞～ｔ＜４＞に夫々割り当てる組合せを選択する。デコーダ５０＿２は、この選択した組み合わせによる、夫々が電圧ＶＡ及びＶＢのうちの一方を示す入力電圧Ｖ＜１＞～Ｖ＜４＞を、差動増幅器１０＿２の非反転入力端子である入力端子ｔ＜１＞～ｔ＜４＞に供給する。

【0075】

差動増幅器１０＿２は、電圧ＶＡ及びＶＢ間を直線補間によって分割した４個の電圧レベルのうちで、２ビットのデジタルデータ信号ＤＴに対応する１の電圧レベルを増幅し、その増幅結果を出力電圧信号Ｖｏｕｔとして出力する。差動増幅器１０＿２は、夫々にテイル電流が供給され、各出力対が共通に接続されている４つの同一導電型（図３ではＮチャネル型）の差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）と、テイル電流制御回路１３Ａと、カレントミラー回路２０と、増幅段３０と、を含む。

【0076】

尚、デジタルアナログ変換器１００＿２は、図１に示すデジタルアナログ変換器１００＿１の差動増幅器１０＿１に含まれる差動対の数を４つ、つまりＫ＝２としたものであり、その他の構成及び基本動作は上述したデジタルアナログ変換器１００＿１と同一であるので、構成及び基本動作の説明は省略する。

【0077】

以下に、デジタルアナログ変換器１００＿２を動作させる仕様について説明する。

【0078】

図４Ａは、デジタルアナログ変換器１００＿２の基本仕様を示す図である。

【0079】

尚、図４Ａでは、２ビット（Ｄ０、Ｄ１）のデジタルデータ信号ＤＴに基づきデコーダ５０＿２が差動増幅器１０＿２に供給する入力電圧Ｖ＜１＞～Ｖ＜４＞として夫々に割り当てる２つの電圧（ＶＡ、ＶＢ）の組合せと、テイル電流比ｍ＜１＞～ｍ＜４＞と、出力電圧信号Ｖｏｕｔとの関係を表す。また、図４Ａでは、２ビット（Ｄ０、Ｄ１）の各デジタルコードに対して、電圧ＶＡ及びＶＢ間を４分割して得られた５個の電圧レベルのうちから電圧ＶＡを有する電圧レベルを除く４個の電圧レベルを割り当てた仕様例を示す。

【0080】

図４Ａに示す基本仕様では、図２Ａと同様に、差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）に夫々対応したテイル電流比ｍ＜１＞～ｍ＜４＞を全て基準値「１」とする。更に、デコーダ５０＿２が受ける２つの電圧（ＶＡ、ＶＢ）を電圧レベル（４．０８ボルト、４．００ボルト）としている。よって、デコーダ５０＿２は、図４Ａに示すように、２ビット（Ｄ０、Ｄ１）のデジタルデータ信号ＤＴの各デジタルコード毎に、夫々が４．０８又は４．００ボルトを有する入力電圧Ｖ＜１＞～Ｖ＜４＞を差動増幅器１０＿２に供給する。

【0081】

これにより、差動増幅器１０＿２から出力される出力電圧信号Ｖｏｕｔの期待値は、式（１０）より以下の式で表される。

【0082】

Ｖｏｕｔ＝（ｍ＜１＞Ｖ１＋ｍ＜２＞Ｖ２＋ｍ＜３＞Ｖ３＋ｍ＜４＞Ｖ４
／（ｍ＜１＞＋ｍ＜２＞＋ｍ＜３＞＋ｍ＜４＞）
すなわち、電圧レベル４．００ボルト及び４．０８ボルトの間を直線補間にて４分割した際における、デジタルデータ信号ＤＴのデジタルコード毎の出力電圧信号Ｖｏｕｔの期待値は、図４Ａに示すように、
４．００００ボルト、
４．０２００ボルト、
４．０４００ボルト、
４．０６００ボルト、
４．０８００ボルト、
となる。

【0083】

ところで、図４Ａに示す入力電圧Ｖ＜１＞～Ｖ＜４＞、テイル電流比ｍ＜１＞～ｍ＜４＞を用いて実際に差動増幅器１０＿２を動作させた際に得られる、デジタルデータ信号ＤＴのデジタルコード毎の出力電圧信号Ｖｏｕｔの電圧レベル（ＳＩＭ値）は、
４．０００６ボルト、
４．０２００ボルト、
４．０４０６ボルト、
４．０６１３ボルト、
４．０８０６ボルト、
となる。

【0084】

よって、図４Ａに示すように、出力電圧信号Ｖｏｕｔの期待値の各々に対して、出力電圧信号Ｖｏｕｔの電圧レベル（ＳＩＭ値）から出力電圧信号Ｖｏｕｔの期待値を差し引いた出力誤差Ｖｏｆｆｓは、
０．０００６ボルト、
０．００００ボルト、
０．０００６ボルト、
０．００１３ボルト、
０．０００６ボルト、
となる。尚、出力誤差Ｖｏｆｆｓのうち０．６ミリボルトは差動増幅器の構成に依存する固有の出力誤差で、出力電圧信号Ｖｏｕｔの各電圧レベルに一律に含まれる。この差動増幅器の構成に依存する固有の出力誤差は、２つの電圧（ＶＡ、ＶＢ）の直線補間による出力誤差とは異なるため、下記に説明する補正の対象外とする。

【0085】

すなわち、図４Ａに示すように、出力電圧信号Ｖｏｕｔには、各期待値に対して、それよりも大又は小となるプラスマイナス約０．７ミリボルトの出力誤差Ｖｏｆｆｓが生じる。

【0086】

そこで、テイル電流制御回路１３Ａでは、期待値に対して出力電圧信号Ｖｏｕｔの電圧レベルが小（大）となる場合には、この電圧レベルが期待値よりも大（小）となる方向に誤差を生じさせるように、テイル電流比ｍ＜１＞及びｍ＜４＞を補正する。

【0087】

図４Ｂは、図４Ａの基本仕様にて示される基準値「１」のテイル電流比ｍ＜１＞及びｍ＜４＞に、上記した補正値「α」による補正を施したデジタルアナログ変換器１００＿２の仕様の一例を示す図である。尚、図４Ｂに示す仕様において、デジタルデータ信号ＤＴに基づく入力電圧Ｖ＜１＞～Ｖ＜４＞各々の値、及び出力電圧信号Ｖｏｕｔの期待値は図４Ａに示すものと同一である。

【0088】

図４Ｂに示す仕様では、差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）に夫々対応したテイル電流比ｍ＜１＞～ｍ＜４＞のうちで、テイル電流比ｍ＜１＞及びｍ＜４＞各々の値のみを、基準値「１」に「α」としての「０．０６」を加えた「１．０６」に補正している。

【0089】

図５は、テイル電流制御回路１３Ａとして、このようなテイル電流比ｍ＜１＞～ｍ＜４＞に基づくテイル電流ｍ＜１＞Ｉｏ～ｍ＜４＞を生成する電流源１３＿１～１３＿４の具体的な回路構成を示す回路図である。

【0090】

図５に示すように、テイル電流制御回路１３Ａは、電流源１３＿１～１３＿４としてのＮチャネル型の電流源トランジスタＱ１１～Ｑ１４を含む。電流源トランジスタＱ１１～Ｑ１４各々のソースには低位電源電圧ＶＳＳＡが印加されており、夫々のドレインが差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のソースに個別に接続されている。

【0091】

ここで、電流源トランジスタＱ１１及びＱ１４は、所定のバイアス電圧信号ＢＳ１を自身のゲートで受けることで、基準電流値Ｉｏに、図４Ｂに示すように補正が施されたテイル電流比「１．０６」を乗算した定電流Ｉａを生成する。一方、電流源トランジスタＱ１２及びＱ１３は、所定のバイアス電圧信号ＢＳ２を自身のゲートで受けることで、基準電流値Ｉｏにテイル電流比「１」を乗算した定電流Ｉｂを生成する。

【0092】

よって、図４Ｂに示すテイル電流比ｍ＜１＞～ｍ＜４＞、及び入力電圧Ｖ＜１＞～Ｖ＜４＞を用いて実際に差動増幅器１０＿２を動作させた際に得られる、デジタルデータ信号ＤＴのデジタルコード毎の出力電圧信号Ｖｏｕｔの電圧レベル（ＳＩＭ値）は、図４Ｂに示すように、
４．０００６ボルト、
４．０２０４ボルト、
４．０４０６ボルト、
４．０６０８ボルト、
４．０８０６ボルト、
となる。

【0093】

その結果、出力電圧信号Ｖｏｕｔの期待値の各々に対して、出力電圧信号Ｖｏｕｔの電圧レベル（ＳＩＭ値）から出力電圧信号Ｖｏｕｔの期待値を差し引いた出力誤差Ｖｏｆｆｓは、図４Ｂに示すように、
０．０００６ボルト、
０．０００４ボルト、
０．０００６ボルト、
０．０００８ボルト、
０．０００６ボルト、
となる。

【0094】

ここで、図６Ａは、図４Ａに示す基本仕様に従って差動増幅器１０＿２を動作させた際に生じる出力誤差Ｖｏｆｆｓによる出力誤差特性を表し、図６Ｂは、上記したテイル電流比の補正で基準値「１」に加算された「０．０６」によって生じる出力誤差Ｖｏｆｆｓによる出力誤差特性を表す。更に、図６Ｃは、図４Ｂに示す補正後の仕様に従って差動増幅器１０＿２を動作させた際に生じる出力誤差Ｖｏｆｆｓによる出力誤差特性を表す図である。

【0095】

すなわち、上記したテイル電流比の補正により、図６Ａに示すような基本仕様で差動増幅器１０＿２を動作させた際に生じる出力誤差特性に対して、図６Ｂに示すような逆方向の出力誤差を生じさせることで直線補間による出力誤差分を相殺する。これにより、図６Ｃに示すように、直線補間による出力誤差の幅がプラスマイナス約０．２ミリボルトに低下する。

【0096】

図７は、テイル電流比ｍ＜１＞及びｍ＜４＞各々のテイル電流比が、基準値「１」である場合（破線にて示す）と、前述した「１．０６」に補正した場合（太実線にて示す）と、「１．２０」に補正した場合（一点鎖線）とで出力誤差特性を対比して表す図である。

【0097】

図７に示すように、テイル電流比ｍ＜１＞及びｍ＜４＞各々のテイル電流比を基準値である「１」とした場合、電圧ＶＡ及びＶＢ間の電圧差（｜ＶＡ－ＶＢ｜）が大きくなるほど出力誤差が増加して行く。一方、テイル電流比を「１」より大きくすると、図７に示すように電圧ＶＡ及びＶＢ間の電圧差が増加しても、出力誤差の増加分を抑えることができる。ただし、過度にテイル電流比を増加（例えばテイル電流比：１．２０）させると、電圧ＶＡ及びＶＢ間の電圧差が小さい場合（例えば図７に示す８０ミリボルト以下）に出力誤差が大きくなる。そこで、実際に採用する電圧ＶＡ及びＶＢ間の電圧差に基づき、出力誤差が許容範囲内となるように、テイル電流比ｍ＜１＞及びｍ＜４＞各々の基準値「１」に対する最適な補正量「α」を決定する。