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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024131591
(43)【公開日】2024-09-30
(54)【発明の名称】窒化物半導体装置および窒化物半導体モジュール
(51)【国際特許分類】
H01L 21/338 20060101AFI20240920BHJP
H01L 21/337 20060101ALI20240920BHJP
H01L 21/822 20060101ALI20240920BHJP
【ＦＩ】
H01L29/80 E
H01L29/80 H
H01L29/80 C
H01L29/80 F
H01L27/04 H
H01L27/04 P
H01L27/04 C
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023041956
(22)【出願日】2023-03-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】舘 毅
【テーマコード（参考）】
5F038
5F102
【Ｆターム（参考）】
5F038AC15
5F038AR06
5F038BH15
5F038CA02
5F038EZ02
5F038EZ20
5F102FA06
5F102GA16
5F102GA17
5F102GB01
5F102GC01
5F102GD04
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GK08
5F102GL04
5F102GL07
5F102GL08
5F102GQ01
5F102GR12
5F102GT01
5F102GT02
5F102GT03
5F102GT04
5F102GT06
5F102GV03
5F102GV06
5F102GV07
5F102GV08
(57)【要約】
【課題】必要に応じて電圧サージ対策および電圧リンギング対策を打つことができる窒化物半導体装置および窒化物半導体モジュールを提供すること。
【解決手段】窒化物半導体装置１０Ａは、窒化物半導体によって形成されたスイッチング素子と、スイッチング素子のソース電極に電気的に接続されたソースパッド４１と、スイッチング素子のドレイン電極に電気的に接続されたドレインパッド４２と、スイッチング素子のゲート電極に電気的に接続されたゲートパッド４３と、スイッチング素子のソース電極に電気的に接続された容量素子６０と、容量素子６０に電気的に接続された第１パッド４７と、第１パッド４７に電気的に接続された抵抗素子７０と、抵抗素子７０に電気的に接続された第２パッド４８と、を備える。
【選択図】図１
【解決手段】窒化物半導体装置１０Ａは、窒化物半導体によって形成されたスイッチング素子と、スイッチング素子のソース電極に電気的に接続されたソースパッド４１と、スイッチング素子のドレイン電極に電気的に接続されたドレインパッド４２と、スイッチング素子のゲート電極に電気的に接続されたゲートパッド４３と、スイッチング素子のソース電極に電気的に接続された容量素子６０と、容量素子６０に電気的に接続された第１パッド４７と、第１パッド４７に電気的に接続された抵抗素子７０と、抵抗素子７０に電気的に接続された第２パッド４８と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
窒化物半導体によって形成され、ソース電極、ドレイン電極、およびゲート電極を含むスイッチング素子と、
前記ソース電極に電気的に接続されたソースパッドと、
前記ドレイン電極に電気的に接続されたドレインパッドと、
前記ゲート電極に電気的に接続されたゲートパッドと、
前記ソース電極に電気的に接続された容量素子と、
前記容量素子に電気的に接続された第１パッドと、
前記第１パッドに電気的に接続された抵抗素子と、
前記抵抗素子に電気的に接続された第２パッドと、
を備える窒化物半導体装置。
前記ソース電極に電気的に接続されたソースパッドと、
前記ドレイン電極に電気的に接続されたドレインパッドと、
前記ゲート電極に電気的に接続されたゲートパッドと、
前記ソース電極に電気的に接続された容量素子と、
前記容量素子に電気的に接続された第１パッドと、
前記第１パッドに電気的に接続された抵抗素子と、
前記抵抗素子に電気的に接続された第２パッドと、
を備える窒化物半導体装置。
【請求項2】
平面視で前記ソースパッドと少なくとも部分的に重なり、前記第１パッドに電気的に接続された電極層と、
前記ソースパッドと前記電極層との間に設けられた誘電体層と、を備え、
前記ソースパッドは、平面視において前記電極層と重なる部分を前記容量素子の２つの対向電極のうちの一方に対応する第１電極として含み、
前記電極層は、平面視において前記ソースパッドと重なる部分を前記容量素子の２つの対応電極のうちの他方に対応する第２電極として含む、請求項１に記載の窒化物半導体装置。
前記ソースパッドと前記電極層との間に設けられた誘電体層と、を備え、
前記ソースパッドは、平面視において前記電極層と重なる部分を前記容量素子の２つの対向電極のうちの一方に対応する第１電極として含み、
前記電極層は、平面視において前記ソースパッドと重なる部分を前記容量素子の２つの対応電極のうちの他方に対応する第２電極として含む、請求項１に記載の窒化物半導体装置。
【請求項3】
前記電極層は、平面視において前記ソースパッドと前記第１パッドとの双方に跨って設けられており、
前記第１パッドと前記電極層との間に設けられた絶縁層を備え、
前記第１パッドは、前記絶縁層を貫通する第１貫通導体を介して前記電極層に接続されている、請求項２に記載の窒化物半導体装置。
前記第１パッドと前記電極層との間に設けられた絶縁層を備え、
前記第１パッドは、前記絶縁層を貫通する第１貫通導体を介して前記電極層に接続されている、請求項２に記載の窒化物半導体装置。
【請求項4】
前記誘電体層は、前記絶縁層と同一材料で形成されるとともに、前記絶縁層と同一層に位置している、請求項３に記載の窒化物半導体装置。
【請求項5】
前記電極層の下方に位置し、平面視において前記ソースパッドと前記第１パッドとの双方に跨がって設けられた導電層と、
前記第１パッドと前記導電層との間に設けられた第１絶縁層と、
前記電極層と前記導電層との間に設けられた第２絶縁層と、を備え、
前記第１パッドは、前記第１絶縁層を貫通する第１貫通導体を介して前記導電層に接続されており、
前記電極層は、前記第２絶縁層を貫通する第２貫通導体を介して前記導電層に接続されている、請求項２に記載の窒化物半導体装置。
前記第１パッドと前記導電層との間に設けられた第１絶縁層と、
前記電極層と前記導電層との間に設けられた第２絶縁層と、を備え、
前記第１パッドは、前記第１絶縁層を貫通する第１貫通導体を介して前記導電層に接続されており、
前記電極層は、前記第２絶縁層を貫通する第２貫通導体を介して前記導電層に接続されている、請求項２に記載の窒化物半導体装置。
【請求項6】
前記誘電体層は、前記第１絶縁層と同一材料で形成されており、
前記第２絶縁層は、前記第１絶縁層と異なる材料で形成されている、請求項５に記載の窒化物半導体装置。
前記第２絶縁層は、前記第１絶縁層と異なる材料で形成されている、請求項５に記載の窒化物半導体装置。
【請求項7】
前記第２絶縁層は、前記スイッチング素子の前記ゲート電極を覆う層であり、
前記第１絶縁層は、前記スイッチング素子の前記ソース電極および前記ドレイン電極を覆う層である、請求項５に記載の窒化物半導体装置。
前記第１絶縁層は、前記スイッチング素子の前記ソース電極および前記ドレイン電極を覆う層である、請求項５に記載の窒化物半導体装置。
【請求項8】
前記抵抗素子は、前記第１パッドに電気的に接続された第１抵抗素子部分と、前記第２パッドに電気的に接続された第２抵抗素子部分とを含み、
前記第１抵抗素子部分と前記第２抵抗素子部分との間に設けられ、前記第１抵抗素子部分と前記第２抵抗素子部分とに電気的に接続された第３パッドをさらに備える請求項１に記載の窒化物半導体装置。
前記第１抵抗素子部分と前記第２抵抗素子部分との間に設けられ、前記第１抵抗素子部分と前記第２抵抗素子部分とに電気的に接続された第３パッドをさらに備える請求項１に記載の窒化物半導体装置。
【請求項9】
前記スイッチング素子はアクティブ領域に設けられており、
前記第１パッド、前記第２パッド、前記容量素子、および前記抵抗素子は、平面視において前記アクティブ領域を囲む周辺領域に設けられている、請求項１に記載の窒化物半導体装置。
前記第１パッド、前記第２パッド、前記容量素子、および前記抵抗素子は、平面視において前記アクティブ領域を囲む周辺領域に設けられている、請求項１に記載の窒化物半導体装置。
【請求項10】
前記第１パッドは、平面視において前記ソースパッドの隣りに位置している、請求項１に記載の窒化物半導体装置。
【請求項11】
前記第２パッドは、平面視において前記ドレインパッドの隣りに位置している、請求項１０に記載の窒化物半導体装置。
【請求項12】
前記スイッチング素子は、
第１窒化物半導体によって構成された電子走行層と、
前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体によって構成された電子供給層と、
前記電子供給層上の一部に設けられ、アクセプタ型不純物を含む第３窒化物半導体によって構成されたゲート層と、
前記ゲート層上に設けられた前記ゲート電極と、
前記電子供給層に接している前記ソース電極および前記ドレイン電極と、
を含む、請求項１に記載の窒化物半導体装置。
第１窒化物半導体によって構成された電子走行層と、
前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体によって構成された電子供給層と、
前記電子供給層上の一部に設けられ、アクセプタ型不純物を含む第３窒化物半導体によって構成されたゲート層と、
前記ゲート層上に設けられた前記ゲート電極と、
前記電子供給層に接している前記ソース電極および前記ドレイン電極と、
を含む、請求項１に記載の窒化物半導体装置。
【請求項13】
前記スイッチング素子はアクティブ領域に設けられており、
前記第１パッド、前記第２パッド、前記容量素子、および前記抵抗素子は、平面視において前記アクティブ領域を囲む周辺領域に設けられており、
前記電極層は、前記周辺領域に窒化物半導体によって形成された外周部上に設けられている、請求項２に記載の窒化物半導体装置。
前記第１パッド、前記第２パッド、前記容量素子、および前記抵抗素子は、平面視において前記アクティブ領域を囲む周辺領域に設けられており、
前記電極層は、前記周辺領域に窒化物半導体によって形成された外周部上に設けられている、請求項２に記載の窒化物半導体装置。
【請求項14】
前記電極層は、前記ゲート電極と同一材料で形成されている、請求項２に記載の窒化物半導体装置。
【請求項15】
前記電極層は、前記ソース電極および前記ドレイン電極と同一材料で形成されている、請求項２に記載の窒化物半導体装置。
【請求項16】
前記電極層は、Ｃｕ、Ａｌ、ＡｌＳｉＣｕ、ＡｌＣｕ、Ｗ、Ｔｉ、およびＴｉＮのうちの少なくとも１つによって形成されている、請求項２に記載の窒化物半導体装置。
【請求項17】
請求項１～１６のうちのいずれか一項に記載の窒化物半導体装置と、
ソースリード、ドレインリード、およびゲートリードと、
前記ソースリードを前記ソースパッドに接続するソースワイヤと、
前記ドレインリードを前記ドレインパッドに接続するドレインワイヤと、
前記ゲートリードを前記ゲートパッドに接続するゲートワイヤと、
前記第２パッドを前記ドレインリードに接続する第１ワイヤと、
を備える窒化物半導体モジュール。
ソースリード、ドレインリード、およびゲートリードと、
前記ソースリードを前記ソースパッドに接続するソースワイヤと、
前記ドレインリードを前記ドレインパッドに接続するドレインワイヤと、
前記ゲートリードを前記ゲートパッドに接続するゲートワイヤと、
前記第２パッドを前記ドレインリードに接続する第１ワイヤと、
を備える窒化物半導体モジュール。
【請求項18】
請求項１～１６のうちのいずれか一項に記載の窒化物半導体装置と、
ソースリード、ドレインリード、およびゲートリードと、
前記ソースリードを前記ソースパッドに接続するソースワイヤと、
前記ドレインリードを前記ドレインパッドに接続するドレインワイヤと、
前記ゲートリードを前記ゲートパッドに接続するゲートワイヤと、
前記第１パッドを前記ドレインリードに接続する第２ワイヤと、
を備える窒化物半導体モジュール。
ソースリード、ドレインリード、およびゲートリードと、
前記ソースリードを前記ソースパッドに接続するソースワイヤと、
前記ドレインリードを前記ドレインパッドに接続するドレインワイヤと、
前記ゲートリードを前記ゲートパッドに接続するゲートワイヤと、
前記第１パッドを前記ドレインリードに接続する第２ワイヤと、
を備える窒化物半導体モジュール。
【請求項19】
請求項１～１６のうちのいずれか一項に記載の窒化物半導体装置と、
前記窒化物半導体装置がフリップチップ実装される実装基板と、を備え、
前記実装基板は、
前記ソースパッドに接続されるソース接続部と、
前記ドレインパッドに接続されるドレイン接続部と、
前記ゲートパッドに接続されるゲート接続部と、
前記ドレイン接続部から延在して前記第２パッドを前記ドレインパッドに接続する第１接続延在部と、
を含む、窒化物半導体モジュール。
前記窒化物半導体装置がフリップチップ実装される実装基板と、を備え、
前記実装基板は、
前記ソースパッドに接続されるソース接続部と、
前記ドレインパッドに接続されるドレイン接続部と、
前記ゲートパッドに接続されるゲート接続部と、
前記ドレイン接続部から延在して前記第２パッドを前記ドレインパッドに接続する第１接続延在部と、
を含む、窒化物半導体モジュール。
【請求項20】
請求項１～１６のうちのいずれか一項に記載の窒化物半導体装置と、
前記窒化物半導体装置がフリップチップ実装される実装基板と、を備え、
前記実装基板は、
前記ソースパッドに接続されるソース接続部と、
前記ドレインパッドに接続されるドレイン接続部と、
前記ゲートパッドに接続されるゲート接続部と、
前記ドレイン接続部から延在して前記第１パッドを前記ドレインパッドに接続する第２接続延在部と、
を含む、窒化物半導体モジュール。
前記窒化物半導体装置がフリップチップ実装される実装基板と、を備え、
前記実装基板は、
前記ソースパッドに接続されるソース接続部と、
前記ドレインパッドに接続されるドレイン接続部と、
前記ゲートパッドに接続されるゲート接続部と、
前記ドレイン接続部から延在して前記第１パッドを前記ドレインパッドに接続する第２接続延在部と、
を含む、窒化物半導体モジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、窒化物半導体装置および窒化物半導体モジュールに関する。
【背景技術】
【0002】
現在、窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。特許文献１は、窒化物半導体を用いたＨＥＭＴ構造の一例を記載している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－７３５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高速スイッチング素子である窒化物半導体ＨＥＭＴは、低スイッチング損失による高い変換効率をもたらす一方、高速スイッチングに伴いスイッチング遷移時間が短くなるほどスイッチング時の電圧サージおよび電圧リンギング（回路共振）が生じ易くなる。したがって、窒化物半導体ＨＥＭＴが搭載されるシステム側の要求に応じて電圧サージ対策および電圧リンギング対策を打つことができるチップ構造の提案が求められている。
【課題を解決するための手段】
【0005】
本開示の一態様である窒化物半導体装置は、窒化物半導体によって形成され、ソース電極、ドレイン電極、およびゲート電極を含むスイッチング素子と、前記ソース電極に電気的に接続されたソースパッドと、前記ドレイン電極に電気的に接続されたドレインパッドと、前記ゲート電極に電気的に接続されたゲートパッドと、前記ソース電極に電気的に接続された容量素子と、前記容量素子に電気的に接続された第１パッドと、前記第１パッドに電気的に接続された抵抗素子と、前記抵抗素子に電気的に接続された第２パッドと、を備える。
【発明の効果】
【0006】
本開示の窒化物半導体装置および窒化物半導体モジュールによれば、必要に応じて電圧サージ対策および電圧リンギング対策を打つことができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して、本開示の窒化物半導体装置および窒化物半導体モジュールの種々の実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図ではハッチング線が省略されている場合がある。なお、添付の図面は本開示の実施形態を例示するものに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
【0010】
【0011】
［１．窒化物半導体装置の概略構造］
図１は、窒化物半導体装置１０Ａの概略平面構造を示している。
なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に窒化物半導体装置１０Ａおよびその関連する構成を視ることをいう。また、本開示において、Ｙ軸方向は「第１方向」に対応し、Ｘ軸方向は、平面視において第１方向と直交する「第２方向」に対応する。以下では、説明の便宜上、図１に示される窒化物半導体装置１０Ａにおいて、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。
図１は、窒化物半導体装置１０Ａの概略平面構造を示している。
なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に窒化物半導体装置１０Ａおよびその関連する構成を視ることをいう。また、本開示において、Ｙ軸方向は「第１方向」に対応し、Ｘ軸方向は、平面視において第１方向と直交する「第２方向」に対応する。以下では、説明の便宜上、図１に示される窒化物半導体装置１０Ａにおいて、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。
【0012】
【0013】
半導体基板１１としては、例えばシリコン（Ｓｉ）基板を用いることができる。あるいは、Ｓｉ基板に代えて、シリコンカーバイド（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、またはサファイア基板を用いることもできる。半導体基板１１の厚さは、例えば２００μｍ以上１５００μｍ以下とすることができる。なお、以下の説明において、明示的に別段の記載がない限り、「厚さ」とは、Ｚ軸方向に沿った寸法を指す。
【0014】
絶縁層１２は、例えば窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうちいずれか１つを含む材料によって構成され得る。一例では、絶縁層１２は、ＳｉＮを含む材料によって形成されている。
【0015】
窒化物半導体装置１０Ａは、アクティブ領域Ａ１と、平面視においてアクティブ領域Ａ１を囲む周辺領域Ａ２とを含む。図１の例では、アクティブ領域Ａ１は、平面視で半導体基板１１の中央部分に位置し、周辺領域Ａ２は、半導体基板１１の外周側に枠状に位置している。アクティブ領域Ａ１は、トランジスタＴが形成されている領域であり、周辺領域Ａ２は、トランジスタＴが形成されていない領域である。
【0016】
［２．トランジスタ構造］
図２は、図１のＦ２－Ｆ２線に沿った窒化物半導体装置１０Ａの部分の概略断面図であり、トランジスタＴの概略断面構造の一例を示している。なお、図２では、トランジスタＴの上方を覆う絶縁層１２の部分の図示を省略している。
図２は、図１のＦ２－Ｆ２線に沿った窒化物半導体装置１０Ａの部分の概略断面図であり、トランジスタＴの概略断面構造の一例を示している。なお、図２では、トランジスタＴの上方を覆う絶縁層１２の部分の図示を省略している。
【0017】
図２に示されるように、トランジスタＴは、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）である。トランジスタＴは、半導体基板１１上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。
【0018】
バッファ層１４は、半導体基板１１と電子走行層１６との間の熱膨張係数の不整合によるウェハ反りやクラックの発生を抑制することができる任意の材料によって構成され得る。バッファ層１４は、窒化物半導体によって構成された１つまたは複数の窒化物半導体層を含む。バッファ層１４は、例えば、窒化物アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうち少なくとも１つを含んでもよい。例えば、バッファ層１４は、ＡｌＮの単膜、ＡｌＧａＮの単膜、ＡｌＧａＮ／ＧａＮ超格子構造を有する膜、ＡｌＮ／ＡｌＧａＮ超格子構造を有する膜、またはＡｌＮ／ＧａＮ超格子構造を有する膜等によって構成されていてもよい。
【0019】
一例において、バッファ層１４は、半導体基板１１上に形成されたＡｌＮ層である第１バッファ層と、ＡｌＮ層（第１バッファ層）上に形成されたＡｌＧａＮ層である第２バッファ層を含む。第１バッファ層は例えば２００ｎｍの厚さを有するＡｌＮ層であってよく、第２バッファ層は例えば３００ｎｍの厚さを有するグレーテッドＡｌＧａＮ層であってよい。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入することによってバッファ層１４の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）である。不純物濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。
【0020】
電子走行層１６は、窒化物半導体によって構成されている。電子走行層１６は、例えばＧａＮ層であってよい。電子走行層１６の厚さは、例えば０．５μｍ以上２μｍ以下とすることができる。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入することによって電子走行層１６の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、例えばＣである。不純物の濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。
【0021】
電子走行層１６は、不純物濃度の異なる複数のＧａＮ層、一例ではＣドープＧａＮ層とノンドープＧａＮ層を含むことができる。この場合、ＣドープＧａＮ層は、バッファ層１４上に形成されている。ＣドープＧａＮ層の厚さは、例えば０．３μｍ以上２μｍ以下とすることができる。ＣドープＧａＮ層中のＣ濃度は、例えば５×１０１７ｃｍ－３以上９×１０１９ｃｍ－３以下とすることができる。ノンドープＧａＮ層は、ＣドープＧａＮ層上に形成されている。ノンドープＧａＮ層の厚さは、例えば０．０５μｍ以上０．４μｍ以下とすることができる。ノンドープＧａＮ層は、電子供給層１８と接している。一例では、電子走行層１６は、厚さ０．４μｍのＣドープＧａＮ層と、厚さ０．４μｍのノンドープＧａＮ層とを含む。ＣドープＧａＮ層中のＣ濃度は約２×１０１９ｃｍ－３である。
【0022】
電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されている。電子供給層１８は、例えばＡｌＧａＮ層であってよい。窒化物半導体では、Ａｌ組成が高いほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有する。一例では、電子供給層１８はＡｌｘＧａ１－ｘＮによって構成されており、ここで、ｘは、例えば０＜ｘ＜０．４であり、より好ましくは０．１＜ｘ＜０．３である。電子供給層１８の厚さは、例えば５ｎｍ以上２０ｎｍ以下とすることができる。
【0023】
電子走行層１６と電子供給層１８とは、バルク領域において異なる格子定数を有する。したがって、電子走行層１６と電子供給層１８とは格子不整合系のヘテロ接合を形成する。電子走行層１６および電子供給層１８の自発分極と、電子走行層１６のヘテロ接合部が受ける圧縮応力に起因するピエゾ分極とによって、電子走行層１６と電子供給層１８との間のヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。
【0024】
トランジスタＴは、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８、ゲート層２２、およびゲート電極２４を覆う絶縁層２６とを含む。ゲート電極２４は、ゲート層２２上の一部に形成されている。絶縁層２６は、Ｘ軸方向におけるゲート層２２の両側にゲート層２２から離間して設けられたソース開口部２６Ａおよびドレイン開口部２６Ｂを含む。すなわち、ソース開口部２６Ａとドレイン開口部２６Ｂとは、Ｘ軸方向に互いに離間している。
【0025】
ゲート層２２は、ソース開口部２６Ａとドレイン開口部２６Ｂとの間に位置している。ゲート層２２は、Ｘ軸方向においてドレイン開口部２６Ｂよりもソース開口部２６Ａ寄りに配置されている。すなわち、Ｘ軸方向におけるゲート層２２とドレイン開口部２６Ｂとの間の距離は、Ｘ軸方向におけるゲート層２２とソース開口部２６Ａとの間の距離よりも長い。
【0026】
ゲート層２２は、窒化物半導体によって構成されている。例えば、ゲート層２２は、ＡｌＧａＮ層である電子供給層１８よりも小さなバンドギャップを有する任意の材料によって構成され得る。また、第１実施形態では、ゲート層２２は、アクセプタ型不純物を含む窒化物半導体によって構成されている。一例では、ゲート層２２は、アクセプタ型不純物がドープされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、およびＣのうち少なくとも１つを含むことができる。ゲート層２２中のアクセプタ型不純物の最大濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
【0027】
なお、本開示において、電子走行層１６を構成する窒化物半導体は、第１窒化物半導体に対応し、電子供給層１８を構成する窒化物半導体は、第２窒化物半導体に対応する。また、ゲート層２２を構成する窒化物半導体は、第３窒化物半導体に対応する。
【0028】
ゲート層２２にアクセプタ型不純物が含まれることにより、電子走行層１６および電子供給層１８のエネルギーレベルが引き上げられる。その結果、ゲート層２２の直下の領域において電子走行層１６と電子供給層１８との間のヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルは、フェルミ準位とほぼ同じか、またはそれよりも大きくなる。したがって、ゲート電極２４に電圧を印加していないゼロバイアス時において、ゲート層２２の直下の領域における電子走行層１６には、２ＤＥＧ２０が形成されない。一方、ゲート層２２の直下の領域以外の領域における電子走行層１６には、２ＤＥＧ２０が形成されている。
【0029】
このように、アクセプタ型不純物がドープされたゲート層２２の存在によってゲート層２２の直下の領域で２ＤＥＧ２０によるチャネルが消失する。これにより、トランジスタＴのノーマリーオフ動作が実現される。ゲート電極２４に適切なオン電圧が印加されると、ゲート電極２４の直下の領域における電子走行層１６に２ＤＥＧ２０によるチャネルが形成されるため、ソース－ドレイン間が導通する。
【0030】
ゲート層２２の形状は特に限定されない。図２の例では、ゲート層２２は、ステップ（段差）構造を有している。例えば、ゲート層２２は、ゲート層本体部２２Ａと、ゲート層本体部２２Ａの第１側面（図２では左側面）からソース開口部２６Ａに向かって延在する第１延在部２２Ｂと、ゲート層本体部２２Ａの第２側面（図２では右側面）からドレイン開口部２６Ｂに向かって延在する第２延在部２２Ｃとを含む。ゲート電極２４はゲート層本体部２２Ａ上に位置している。ゲート層本体部２２Ａは、例えばＸＺ平面において矩形状、台形状、またはリッジ状等の任意の断面形状を有し得る。ゲート層本体部２２Ａの厚さ、すなわち、ゲート層本体部２２Ａの上面からゲート層本体部２２Ａの下面（電子供給層１８に接するゲート層２２の下面）までの距離は、８０ｎｍ以上１５０ｎｍ以下とすることができる。
【0031】
第１延在部２２Ｂは、ゲート層本体部２２Ａからソース開口部２６Ａに向けて延在しつつ、ソース開口部２６Ａから離間している。第２延在部２２Ｃは、ゲート層本体部２２Ａからドレイン開口部２６Ｂに向けて延在しつつ、ドレイン開口部２６Ｂから離間している。図２の例では、第２延在部２２Ｃは、Ｘ軸方向に第１延在部２２Ｂよりも長く形成されている。ただし、第１延在部２２Ｂと第２延在部２２Ｃとは同じ長さであってもよい。第１延在部２２ＢのＸ軸方向の長さは、例えば０．２μｍ以上０．３μｍ以下とすることができる。第２延在部２２ＣのＸ軸方向の長さは、例えば０．２μｍ以上１．５μｍ以下とすることができる。
【0032】
ゲート電極２４は、１つまたは複数の金属層によって構成されている。ゲート電極２４は、一例では窒化チタン（ＴｉＮ）層である。あるいは、ゲート電極２４は、Ｔｉを含む材料によって形成された第１金属層と、第１金属層上に積層され、ＴｉＮを含む材料によって形成された第２金属層とを含んでもよい。ゲート電極２４が例えばＴｉＮで構成される場合、ゲート電極２４はゲート層２２とショットキー接合を形成する。ゲート電極２４は、平面視でゲート層本体部２２Ａよりも小さい領域に形成されている。ただし、ゲート電極２４は、平面視でゲート層本体部２２Ａと同じ領域に形成されてもよい。ゲート電極２４の厚さは、例えば、５０ｎｍ以上２００ｎｍ以下とすることができる。
【0033】
絶縁層２６は、電子供給層１８上に形成されている。絶縁層２６は、トランジスタＴを覆う絶縁層１２の一部である。絶縁層２６は、パッシベーション層とも呼ばれる。絶縁層２６は、ゲート層２２およびゲート電極２４を覆っている。絶縁層２６の厚さは、例えば８０ｎｍ以上１５０ｎｍ以下とすることができる。
【0034】
トランジスタＴは、ソース開口部２６Ａを介して電子供給層１８に接するソース電極２８と、ドレイン開口部２６Ｂを介して電子供給層１８に接するドレイン電極３０とをさらに含む。
【0035】
ソース電極２８およびドレイン電極３０は、１つまたは複数の金属層（例えば、Ｔｉ、Ａｌ、ＡｌＣｕ、ＴｉＮ等）によって構成されている。ソース電極２８は、ソース開口部２６Ａを介して電子供給層１８と接するソースコンタクト部２８Ａを含み、ソース開口部２６Ａを介してソースコンタクト部２８Ａの直下の２ＤＥＧ２０とオーミック接触している。ドレイン電極３０は、ドレイン開口部２６Ｂを介して電子供給層１８と接するドレインコンタクト部３０Ａを含み、ドレイン開口部２６Ｂを介してドレインコンタクト部３０Ａの直下の２ＤＥＧ２０とオーミック接触している。
【0036】
トランジスタＴは、絶縁層２６上に形成されたフィールドプレート電極３１をさらに含み得る。フィールドプレート電極３１は、ゲート層２２とドレイン電極３０との間の領域に延在しつつ、ドレイン電極３０からは離間している。したがって、フィールドプレート電極３１は、平面視でドレイン電極３０（ドレイン開口部２６Ｂ）とゲート層２２との間に位置する端部３１Ａを含む。
【0037】
フィールドプレート電極３１は、ソース電極２８に電気的に接続されている。図２の例では、フィールドプレート電極３１は、ソース電極２８と連続して一体的に形成されている。このような一体化電極の場合、ソース開口部２６Ａに埋設された電極部分、または、それに加えてソース開口部２６Ａ近傍に位置する電極部分がソース電極２８に対応し得る。フィールドプレート電極３１は、一体化電極のうちソース電極２８以外の残りの部分に対応し得る。フィールドプレート電極３１は、ゲート電極２４にゲート電圧が印加されていないゼロバイアス時にゲート層２２の端部近傍およびゲート電極２４の端部近傍の電界集中を緩和する役割を果たす。
【0038】
図３は、図１のＦ３領域における窒化物半導体装置１０Ａの部分の拡大図であり、図４は、図３のＦ４領域における窒化物半導体装置１０Ａの部分の拡大図である。なお、図４では、ソース開口部２６Ａに埋設されたソース電極２８の部分、ドレイン開口部２６Ｂに埋設されたドレイン電極３０の部分、およびゲート電極２４が透過して視えるように示されている。
【0039】
図４に示されるように、ソース電極２８、ドレイン電極３０、およびゲート電極２４はＹ軸方向に長尺状に延在している。なお、図示は省略しているが、ゲート層２２およびフィールドプレート電極３１もＹ軸方向に長尺状に延在している。すなわち、図２に示すトランジスタＴ（ＨＥＭＴ）はＹ軸方向に連続して形成されている。なお、アクティブ領域Ａ１には複数のトランジスタＴ（単位トランジスタ）がアレイ状に配置されており、そのうちの１つが図２に示されている。例えば、アクティブ領域Ａ１にはＸ軸方向およびＹ軸方向の各々に沿って複数のトランジスタＴ１が並んで配置されている。なお、図４には示されていないが、ゲート電極２４の端部はアクティブ領域Ａ１から突出して周辺領域Ａ２に位置している。
【0040】
［３．各種電極パッドおよび各種配線の構造、ならびに周辺構造］
図１に示されるように、窒化物半導体装置１０Ａは、絶縁層１２の上面１２Ａにそれぞれ形成されたソースパッド４１、ドレインパッド４２、およびゲートパッド４３を含む。ソースパッド４１、ドレインパッド４２、およびゲートパッド４３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ＡｌＣｕ合金、タングステン（Ｗ）、チタン（Ｔｉ）、および窒化チタン（ＴｉＮ）のうちの少なくとも１つを含む任意の導体材料によって構成することができる。
図１に示されるように、窒化物半導体装置１０Ａは、絶縁層１２の上面１２Ａにそれぞれ形成されたソースパッド４１、ドレインパッド４２、およびゲートパッド４３を含む。ソースパッド４１、ドレインパッド４２、およびゲートパッド４３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ＡｌＣｕ合金、タングステン（Ｗ）、チタン（Ｔｉ）、および窒化チタン（ＴｉＮ）のうちの少なくとも１つを含む任意の導体材料によって構成することができる。
【0041】
ソースパッド４１は、ソース電極２８に電気的に接続される電極パッドである。図１の例では、ソースパッド４１は、アクティブ領域Ａ１の右側（＋Ｘ方向側）位置にアクティブ領域Ａ１と並んで周辺領域Ａ２内に配置されている。ソースパッド４１は、平面視でＹ軸方向に延在する矩形状である。ソースパッド４１は、Ｙ軸方向に沿ってアクティブ領域Ａ１の寸法とほぼ同じ寸法で形成され得る。
【0042】
ドレインパッド４２は、ドレイン電極３０に電気的に接続される電極パッドである。図１の例では、ドレインパッド４２は、アクティブ領域Ａ１の左側（－Ｘ方向側）位置にアクティブ領域Ａ１と並んで周辺領域Ａ２内に配置されている。ドレインパッド４２は、平面視でＹ軸方向に延在する矩形状である。ドレインパッド４２は、Ｙ軸方向に沿ってアクティブ領域Ａ１の寸法とほぼ同じ寸法で形成され得る。
【0043】
ゲートパッド４３は、ゲート電極２４に電気的に接続される電極パッドである。図１の例では、ゲートパッド４３は、ソースパッド４１の上側（＋Ｙ方向側）位置、すなわち、アクティブ領域Ａ１の上側位置にソースパッド４１と並んで周辺領域Ａ２内に配置されている。
【0044】
図１および図３に示されるように、窒化物半導体装置１０Ａは、ソースパッド４１から延出する複数のソース配線４４、ドレインパッド４２から延出する複数のドレイン配線４５、およびゲートパッド４３から延出するゲート配線４６を含む。ソース配線４４、ドレイン配線４５、およびゲート配線４６は、絶縁層１２の上面１２Ａに形成されている。なお、図１においては、ソース配線４４およびドレイン配線４５の図示を省略している。
【0045】
ソース配線４４は、ソースパッド４１からドレインパッド４２に向けてＸ軸方向に櫛状に延在している。ソース配線４４は周辺領域Ａ２およびアクティブ領域Ａ１の双方に跨って設けられるとともに、ソース配線４４の先端はアクティブ領域Ａ１に位置している。ソース配線４４は、Ｙ軸方向に等間隔に離間して配置されている。なお、ソース配線４４はソースパッド４１と一体に形成されている。
【0046】
ドレイン配線４５は、ドレインパッド４２からソースパッド４１に向けてＸ軸方向に櫛状に延在している。ドレイン配線４５は、周辺領域Ａ２およびアクティブ領域Ａ１の双方に跨って設けられるとともに、ドレイン配線４５の先端は、アクティブ領域Ａ１に位置している。ドレイン配線４５は、Ｙ軸方向に等間隔に離間して配置されている。また、ソース配線４４とドレイン配線４５とは、Ｙ軸方向に１つずつ交互に、互いに離間しつつ配置されている。なお、ドレイン配線４５は、ドレインパッド４２と一体に形成されている。
【0047】
図１に示されるように、ゲート配線４６は、平面視においてゲートパッド４３から環状に延在している。互いに接続されたゲート配線４６およびゲートパッド４３は全体として、アクティブ領域Ａ１、ソースパッド４１、およびドレインパッド４２を囲む枠状に配置されている。なお、ゲート配線４６は、ゲートパッド４３と一体に形成されている。
【0048】
図５は、図４のＦ５－Ｆ５線に沿った窒化物半導体装置１０Ａの部分の概略断面図であり、図６は、図４のＦ６－Ｆ６線に沿った窒化物半導体装置１０Ａの部分の概略断面図である。なお、図５および図６では、図示を分かり易くするために、トランジスタＴの断面構造が図２の断面構造と比較して簡略化して示されている。例えば、ゲート層２２はゲート電極２４の直下の部分のみが簡略化して示されている。また、ソース電極２８とフィールドプレート電極３１との一体化電極の形状は簡略化されている。また、半導体基板１１およびバッファ層１４の図示は省略されている。
【0049】
図５および図６に示されるように、周辺領域Ａ２には電子供給層１８が形成されていない。周辺領域Ａ２に位置する電子走行層１６は、電子走行層１６の上部が除去された状態で第１窒化物半導体（例えばＧａＮ）によって形成された外周部として設けられており、この外周部上に接して絶縁層１２が形成されている。外周部として設けられた電子走行層１６上には電子供給層１８が存在しないため、外周部に２ＤＥＧ２０は発生しない。
【0050】
図４および図５に示されるように、ソース配線４４は、平面視でソース電極２８（およびそれと一体的に形成されたフィールドプレート電極３１）と重なる重なり部分４４Ａを含む。この重なり部分４４Ａに対応する位置にてソース配線４４とソース電極２８との間の絶縁層１２には、絶縁層１２を貫通してソース配線４４とソース電極２８とを電気的に接続するビアＶｓが形成されている。
【0051】
図４および図６に示されるように、ドレイン配線４５は、平面視でドレイン電極３０と重なる重なり部分４５Ａを有している。この重なり部分４５Ａに対応する位置にてドレイン配線４５とドレイン電極３０との間の絶縁層１２には、絶縁層１２を貫通してドレイン配線４５とドレイン電極３０とを電気的に接続するビアＶｄが形成されている。
【0052】
なお、図示は省略するが、ゲート配線４６は、周辺領域Ａ２に突出したゲート電極２４の端部と平面視で重なる重なり部分を含み、この重なり部分に対応する位置で絶縁層１２を貫通するビアによりゲート電極２４と電気的に接続されている。
【0053】
【0054】
第１外周ガードリング５１の一例は、電子供給層１８上に接して設けられた半導体層５１Ａと、半導体層５１Ａ上に接して設けられた第１導電層５１Ｂと、第１導電層５１Ｂの上方において、絶縁層１２内に埋め込まれた第２導電層５１Ｃとを含む。半導体層５１Ａは、例えば、ゲート層２２と同じ材料により構成されている。第１導電層５１Ｂは、例えば、ゲート電極２４と同じ材料により構成されている。第２導電層５１Ｃは、例えば、ソース電極２８およびドレイン電極３０と同じ材料により構成されている。
【0055】
第２外周ガードリング５２は、第１外周ガードリング５１よりもアクティブ領域Ａ１の外周側において第１外周ガードリング５１を囲むように設けられている。第２外周ガードリング５２の一例は、電子供給層１８上に接して設けられた導電層である。第２外周ガードリング５２は、例えば、ソース電極２８およびドレイン電極３０と同じ材料により構成されている。
【0056】
【0057】
図７の例に示す第１実施形態では、容量素子６０は、絶縁層１２と、絶縁層１２の上面１２Ａに形成されたソースパッド４１と、絶縁層１２の下面１２Ｂに形成された電極層６２とを用いて形成されている。ソースパッド４１および電極層６２はともに、周辺領域Ａ２に設けられている。したがって、容量素子６０は、周辺領域Ａ２に設けられている。
【0058】
容量素子６０は、第１電極４１Ａと、第１電極４１Ａに対向する第２電極６２Ａと、第１電極４１Ａと第２電極６２Ａとの間に介在する誘電体層１２Ｃとを含む。第１電極４１Ａは、容量素子６０の２つの対向電極の一方に対応し、第２電極６２Ａは、容量素子６０の２つの対向電極の他方に対応する。
【0059】
第１電極４１Ａは、ソース電極２８に電気的に接続されたソースパッド４１の少なくとも一部によって形成されている。第１電極４１Ａは、平面視で電極層６２と重なるソースパッド４１の部分に相当する。言い換えれば、ソースパッド４１は、平面視で電極層６２と重なる部分を第１電極４１Ａとして含む。したがって、第１電極４１Ａはソース電位を有し、容量素子６０はソース電極２８に電気的に接続されている。
【0060】
第２電極６２Ａは、電極層６２の少なくとも一部によって形成されている。電極層６２は、平面視でソースパッド４１と少なくとも部分的に重なるように設けられている。図７の例では、電極層６２の一部が平面視でソースパッド４１と重なっている。第２電極６２Ａは、平面視でソースパッド４１と重なる電極層６２の部分に相当する。言い換えれば、電極層６２は、平面視でソースパッド４１と重なる部分を第２電極６２Ａとして含む。
【0061】
図１に示されるように、第２電極６２Ａは、平面視矩形状を有し、ソースパッド４１に沿ってＹ軸方向に延在している。Ｘ軸方向における第２電極６２Ａの幅は、Ｘ軸方向におけるソースパッド４１の幅よりも狭い。ただし、第２電極６２Ａの幅は、ソースパッド４１の幅よりも広くてもよい。なお、第２電極６２Ａの平面視の形状は、必ずしも矩形状でなくてもよい。
【0062】
また、図１の例では、平面視で電極層６２と重なるソースパッド４１の一部が第１電極４１Ａとして形成されているが、ソースパッド４１の全体が第１電極４１Ａとして形成されてもよい。この場合には、電極層６２が平面視でソースパッド４１以上の大きさで形成されることによって、第２電極６２Ａがソースパッド４１と同じ大きさで形成される。なお、図１および図７には示されていないが、上記したように、ソースパッド４１は、絶縁層１２に形成されたビアＶｓ（図６参照）を通じてソース電極２８に電気的に接続されている。
【0063】
誘電体層１２Ｃは、絶縁層１２の一部によって形成されている。したがって、第１実施形態では、誘電体層１２Ｃは、絶縁層１２と同一材料で形成されており、かつ絶縁層１２と同一層に位置する。なお、図７では、分かり易くするために、第２電極６２Ａの境界および誘電体層１２Ｃの境界を点線で示しているが、このような境界線は明確に存在するわけではない。
【0064】
電極層６２は、周辺領域Ａ２における電子走行層１６の外周部（２ＤＥＧ２０が発生しない領域）上に、絶縁層１２の下面１２Ｂに接して設けられている。電極層６２は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウムシリコン銅（ＡｌＳｉＣｕ）、アルミニウム銅（ＡｌＣｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、および窒化チタン（ＴｉＮ）のうちの少なくとも１つを含む任意の導体材料によって構成することができる。電極層６２の材料の一例は、ゲート電極２４と同じ材料、例えばＴｉＮである。この場合、電極層６２は、ゲート電極２４と同時にパターニングすることで形成される。電極層６２の別の材料の例は、ソース電極２８およびドレイン電極３０と同じ材料、例えばＡｌＣｕである。この場合、電極層６２は、ソース電極２８およびドレイン電極３０と同時にパターニングすることで形成される。
【0065】
電極層６２はさらに、第２電極６２Ａに加えて、接続部６２Ｂを含む。図７の例では、第２電極６２Ａと接続部６２Ｂとは一体に形成されている。接続部６２Ｂは、第２電極６２Ａ以外の電極層６２の部分に対応し得る。すなわち、接続部６２Ｂは、ソースパッド４１と平面視で重ならない電極層６２の部分に対応し得る。接続部６２Ｂは、容量素子６０と後述する特定パッド（図７の第１パッド４７）とを電気的に接続するための配線層として機能する。
【0066】
容量素子６０は、第１電極４１Ａと第２電極６２Ａとの間に、次式（１）に基づく特定容量Ｃｓｐを形成する。
Ｃｓｐ＝ε×（Ｓ／ｄ）…（１）
ここで、式（１）において、Ｓは、互いに対向する第１電極４１Ａおよび第２電極６２Ａの各々の面積、すなわち対向面積である。ｄは、第１電極４１Ａと第２電極６２Ａとの間の距離、すなわち電極間距離である。図７に示す例では、電極間距離ｄは、誘電体層１２Ｃの厚さに等しい。εは、第１電極４１Ａと第２電極６２Ａとの間に介在する誘電体層１２Ｃの誘電率である。したがって、特定容量Ｃｓｐは、対向面積Ｓ、電極間距離ｄ、および誘電体層１２Ｃの誘電率εのうちの１つ以上を変更することによって変化させることができる。
Ｃｓｐ＝ε×（Ｓ／ｄ）…（１）
ここで、式（１）において、Ｓは、互いに対向する第１電極４１Ａおよび第２電極６２Ａの各々の面積、すなわち対向面積である。ｄは、第１電極４１Ａと第２電極６２Ａとの間の距離、すなわち電極間距離である。図７に示す例では、電極間距離ｄは、誘電体層１２Ｃの厚さに等しい。εは、第１電極４１Ａと第２電極６２Ａとの間に介在する誘電体層１２Ｃの誘電率である。したがって、特定容量Ｃｓｐは、対向面積Ｓ、電極間距離ｄ、および誘電体層１２Ｃの誘電率εのうちの１つ以上を変更することによって変化させることができる。
【0067】
一例として、対向面積Ｓは、例えば０．０２ｍｍ２以上０．４ｍｍ２以下とすることができる。電極間距離ｄ（すなわち、誘電体層１２Ｃの厚さ）は、例えば５０ｎｍ以上３０００ｎｍ以下とすることができる。誘電体層１２Ｃの誘電率εは、誘電体層１２Ｃの種類（すなわち、絶縁層１２の材料）を変更することによって変化させることができる。
【0068】
［５．特定パッド］
図１に示されるように、窒化物半導体装置１０Ａは、２つの特定パッドとして設けられた第１パッド４７および第２パッド４８を含む。第１パッド４７および第２パッド４８は絶縁層１２の上面１２Ａに設けられている。第１パッド４７および第２パッド４８は、例えばソースパッド４１、ドレインパッド４２、およびゲートパッド４３と同一の導体材料によって構成することができる。
図１に示されるように、窒化物半導体装置１０Ａは、２つの特定パッドとして設けられた第１パッド４７および第２パッド４８を含む。第１パッド４７および第２パッド４８は絶縁層１２の上面１２Ａに設けられている。第１パッド４７および第２パッド４８は、例えばソースパッド４１、ドレインパッド４２、およびゲートパッド４３と同一の導体材料によって構成することができる。
【0069】
第１パッド４７は、周辺領域Ａ２内に配置されている。図１の例では、第１パッド４７は、アクティブ領域Ａ１の下側（－Ｙ方向側）位置にソースパッド４１と並んで周辺領域Ａ２内に配置されている。第１パッド４７とソースパッド４１との間にはゲート配線４６が位置している。第１パッド４７は、例えば平面視正方形状を有し得る。ただし、第１パッド４７は、正方形状以外の他の矩形状、円形状、または楕円形状であってもよい。第１パッド４７の平面視の大きさも特に限定されない。
【0070】
第２パッド４８は、周辺領域Ａ２内に配置されている。図１の例では、第２パッド４８は、アクティブ領域Ａ１の下側（－Ｙ方向側）位置にドレインパッド４２と並んで周辺領域Ａ２内に配置されている。第２パッド４８とドレインパッド４２との間にはゲート配線４６が位置している。第２パッド４８は、例えば平面視正方形状を有し得る。ただし、第２パッド４８は、正方形状以外の他の矩形状、円形状、または楕円形状であってもよい。第２パッド４８の平面視の大きさも特に限定されない。
【0071】
第１パッド４７および第２パッド４８は、窒化物半導体装置１０Ａが半導体チップとして提供されるときには、無電位すなわち電気的にフローティングな状態であり、どの電極パッドにも電気的に接続されていない。第１パッド４７および第２パッド４８は、後述する窒化物半導体モジュールへの窒化物半導体装置１０Ａの搭載時に必要に応じてドレインパッド４２に電気的に接続される。すなわち、第１パッド４７および第２パッド４８は、ドレインパッド４２との電気的接続用に設けられている。
【0072】
図１および図７に示されるように、第１パッド４７は、平面視で接続部６２Ｂすなわち電極層６２と重なる位置に設けられている。したがって、電極層６２は、平面視でソースパッド４１と第１パッド４７との双方に跨がって設けられている。図７の例では、接続部６２Ｂは、第２電極６２ＡからＹ軸方向（－Ｙ方向）に延出するとともに、その一部が第１パッド４７の下方に位置している。接続部６２Ｂと第１パッド４７とが平面視で重なる領域において接続部６２Ｂと第１パッド４７との間の絶縁層１２には、絶縁層１２を貫通して接続部６２Ｂと第１パッド４７とを電気的に接続するビアＶ１が形成されている。したがって、第１パッド４７は、ビアＶ１を介して電極層６２に接続されている。すなわち、第１パッド４７は、ビアＶ１と接続部６２Ｂとを介して第２電極６２Ａに接続されている。このため、例えば、第１パッド４７がドレインパッド４２に電気的に接続された場合には、容量素子６０の第２電極６２Ａがドレイン電位に設定される。なお、本開示において、ビアＶ１は、第１貫通導体の一例である。
【0073】
図７に示されるように、窒化物半導体装置１０Ａは、絶縁層１２の上面１２Ａに設けられた保護膜４９を含む。保護膜４９は、各パッド（ソースパッド４１、ドレインパッド４２、ゲートパッド４３、第１パッド４７、および第２パッド４８）の一部を覆いつつそれらを露出させるように形成され得る。図７の例では、保護膜４９は、ソースパッド４１と第１パッド４７との間に位置するゲート配線４６も覆っている。なお、図７（および後述する図１４）以外の図面においては、保護膜４９の図示を省略している。保護膜４９は、例えばポリイミド等の絶縁材料によって構成され得る。
【0074】
［６．抵抗素子］
図１に示されるように、窒化物半導体装置１０Ａは抵抗素子７０を含む。抵抗素子７０は、第１パッド４７および第２パッド４８に電気的に接続されている。抵抗素子７０は、第１パッド４７と第２パッド４８との間に接続された接続経路７１を含む。接続経路７１は、平面視で蛇行して形成されている。抵抗素子７０の構造については特に限定されない。以下に、抵抗素子７０の２つの構造例について説明する。
図１に示されるように、窒化物半導体装置１０Ａは抵抗素子７０を含む。抵抗素子７０は、第１パッド４７および第２パッド４８に電気的に接続されている。抵抗素子７０は、第１パッド４７と第２パッド４８との間に接続された接続経路７１を含む。接続経路７１は、平面視で蛇行して形成されている。抵抗素子７０の構造については特に限定されない。以下に、抵抗素子７０の２つの構造例について説明する。
【0075】
［６－１．抵抗素子の第１構造例］
図８は、抵抗素子７０の第１構造例の概略断面図である。第１構造例では、抵抗素子７０は、電子走行層１６に発生する２ＤＥＧ２０の経路を接続経路７１として有する。例えば、抵抗素子７０が形成される領域において、電子供給層１８は、図１に接続経路７１として示される形状に倣って平面視で蛇行して形成される。これにより、電子供給層１８の直下の電子走行層１６に２ＤＥＧ２０（接続経路７１）が蛇行して形成される。
図８は、抵抗素子７０の第１構造例の概略断面図である。第１構造例では、抵抗素子７０は、電子走行層１６に発生する２ＤＥＧ２０の経路を接続経路７１として有する。例えば、抵抗素子７０が形成される領域において、電子供給層１８は、図１に接続経路７１として示される形状に倣って平面視で蛇行して形成される。これにより、電子供給層１８の直下の電子走行層１６に２ＤＥＧ２０（接続経路７１）が蛇行して形成される。
【0076】
抵抗素子７０は、２ＤＥＧ２０により形成された接続経路７１の両端部に電気的に接続される第１端子７２Ａおよび第２端子７２Ｂを含む。第１端子７２Ａおよび第２端子７２Ｂは、絶縁層１２を貫通して電子供給層１８上に設けられており、電子供給層１８の直下の２ＤＥＧ２０（接続経路７１）にオーミック接触している。例えば、第１端子７２Ａおよび第２端子７２Ｂには、ソース電極２８およびドレイン電極３０と同じ金属材料を用いることができる。第１端子７２Ａは絶縁層１２から露出する上端部を含み、第１端子７２Ａの上端部には第１パッド４７が接続されている。第２端子７２Ｂは絶縁層１２から露出する上端部を含み、第２端子７２Ｂの上端部には第２パッド４８が接続されている。
【0077】
第１構造例による抵抗素子７０において、接続経路７１の抵抗値Ｒは、接続経路７１として形成される２ＤＥＧ２０の長さおよび幅に応じて設定される。例えば、２ＤＥＧ２０のシート抵抗を５００Ω／ｓｑ、接続経路７１の幅を１μｍ、接続経路７１の長さを１０００μｍとした場合、接続経路７１の抵抗値Ｒは、５００ｋＱ（Ｒ＝５００［Ω／ｓｑ］×１０００［μｍ］／１［μｍ］）として得られる。
【0078】
［６－２．抵抗素子の第２構造例］
図９は、抵抗素子７０の第２構造例の概略断面図である。第２構造例では、抵抗素子７０は、電子走行層１６上に形成された絶縁膜７４と、絶縁膜７４上に形成された導電層７６とを含む。導電層７６の材料の一例はポリシリコンであるが、ポリシリコンに限定されず他の任意の導電材料を導電層７６に用いることができる。第２構造例による抵抗素子７０は、導電層７６の経路を接続経路７１として有する。例えば、抵抗素子７０が形成される領域において、導電層７６は、図１に接続経路７１として示される形状に倣って平面視で蛇行して形成される。これにより、導電層７６を用いた接続経路７１が蛇行して形成される。
図９は、抵抗素子７０の第２構造例の概略断面図である。第２構造例では、抵抗素子７０は、電子走行層１６上に形成された絶縁膜７４と、絶縁膜７４上に形成された導電層７６とを含む。導電層７６の材料の一例はポリシリコンであるが、ポリシリコンに限定されず他の任意の導電材料を導電層７６に用いることができる。第２構造例による抵抗素子７０は、導電層７６の経路を接続経路７１として有する。例えば、抵抗素子７０が形成される領域において、導電層７６は、図１に接続経路７１として示される形状に倣って平面視で蛇行して形成される。これにより、導電層７６を用いた接続経路７１が蛇行して形成される。
【0079】
第２構造例による抵抗素子７０は、導電層７６により形成された接続経路７１の両端部に電気的に接続される第１端子７２Ａおよび第２端子７２Ｂを含む。第１端子７２Ａおよび第２端子７２Ｂは、導電層７６に直接接して設けられてよい。第１構造例と同様、第２構造例でも、例えば、第１端子７２Ａおよび第２端子７２Ｂには、ソース電極２８およびドレイン電極３０と同じ金属材料を用いることができる。第１端子７２Ａの上端部には第１パッド４７が接続されており、第２端子７２Ｂの上端部には第２パッド４８が接続されている。第２構造例による抵抗素子７０において、接続経路７１の抵抗値Ｒは、接続経路７１として形成される導電層７６の長さおよび幅に応じて設定される。
【0080】
［７．窒化物半導体モジュール］
次に、図１０～図１３を参照して、図１の窒化物半導体装置１０Ａを備える窒化物半導体モジュール１００の例示的構成を説明する。以下に、窒化物半導体装置１０Ａの２つの実装例について説明する。
次に、図１０～図１３を参照して、図１の窒化物半導体装置１０Ａを備える窒化物半導体モジュール１００の例示的構成を説明する。以下に、窒化物半導体装置１０Ａの２つの実装例について説明する。
【0081】
［７－１．窒化物半導体装置の第１実装例］
図１０は、第１実装例にしたがってワイヤ実装された窒化物半導体装置１０Ａを備える窒化物半導体モジュール１００の概略平面図である。
図１０は、第１実装例にしたがってワイヤ実装された窒化物半導体装置１０Ａを備える窒化物半導体モジュール１００の概略平面図である。
【0082】
窒化物半導体モジュール１００は、ダイパッド１０１と、ダイパッド１０１に実装された窒化物半導体装置１０Ａと、窒化物半導体装置１０Ａを封止する封止樹脂１０２とを備える。ダイパッド１０１は矩形板状に形成されている。ダイパッド１０１は、例えば銅（Ｃｕ）または銅を含む合金によって形成されている。封止樹脂１０２は、例えばエポキシ樹脂、アクリル樹脂、またはフェノール樹脂などの絶縁性樹脂材料によって形成されている。
【0083】
窒化物半導体モジュール１００は、封止樹脂１０２からそれぞれ部分的に露出するソースリード１０３、ドレインリード１０４、およびゲートリード１０５を含む。ソースリード１０３は、ダイパッド１０１に一体に形成されている。
【0084】
窒化物半導体モジュール１００はさらに、ソースワイヤ１０６、ドレインワイヤ１０７、およびゲートワイヤ１０８を含む。ソースワイヤ１０６は、ダイパッド１０１（すなわち、ソースリード１０３）をソースパッド４１に接続する。ドレインワイヤ１０７は、ドレインリード１０４をドレインパッド４２に接続する。ゲートワイヤ１０８は、ゲートリード１０５をゲートパッド４３に接続する。ソースワイヤ１０６、ドレインワイヤ１０７、およびゲートワイヤ１０８は、封止樹脂１０２によって封止されている。
【0085】
窒化物半導体モジュール１００はさらに、特定ワイヤ１０９を含む。特定ワイヤ１０９は、第２パッド４８をドレインリード１０４に接続する。このため、第２パッド４８は、特定ワイヤ１０９を介してドレイン電位に設定される。特定ワイヤ１０９は、封止樹脂１０２によって封止されている。なお、本開示において、特定ワイヤ１０９は第１ワイヤに対応する。
【0086】
ソースワイヤ１０６、ドレインワイヤ１０７、ゲートワイヤ１０８、および特定ワイヤ１０９の各々は、図示しないワイヤボンディング装置によって形成されるボンディングワイヤであり、例えば金（Ａｕ）、Ａｌ、Ｃｕ等の導体材料によって形成されている。なお、各ワイヤは同一材料（例えばＣｕ）によって形成されてもよいし、それらのワイヤのうちの少なくとも１本が他のワイヤと異なる材料によって形成されてもよい。
【0087】
図１１は、図１０の窒化物半導体モジュール１００によって提供されるＲＣスナバ回路付きスイッチング素子の等価回路図である。すなわち、第１実装例は、特定ワイヤ１０９を用いて第２パッド４８にドレイン電位を与えることで、窒化物半導体装置１０ＡをＲＣスナバ回路付きスイッチング素子として実装する例を示している。
【0088】
第１実装例では、特定ワイヤ１０９を用いて第２パッド４８がドレインリード１０４に接続される（すなわち、第２パッド４８をドレイン電位に設定する）ことで、抵抗素子７０がトランジスタＴのドレイン端子Ｄ（図１１参照）に電気的に接続される。このため、第１パッド４７が抵抗素子７０を介してドレイン端子Ｄに電気的に接続される。ここで、第１パッド４７は容量素子６０の第２電極６２Ａ（図７参照）に電気的に接続されており、容量素子６０の第１電極４１Ａはソース電位に設定されている。したがって、トランジスタＴのドレイン端子Ｄとソース端子Ｓ（図１１参照）との間には、抵抗素子７０と容量素子６０とが直列に接続される。このように、第１実装例による窒化物半導体モジュール１００では、図１の窒化物半導体装置１０ＡをＲＣスナバ回路付きスイッチング素子として実装することができる。
【0089】
［７－２．窒化物半導体装置の第２実装例］
図１２は、第２実装例にしたがってワイヤ実装された窒化物半導体装置１０Ａを備える窒化物半導体モジュール１００の概略平面図である。
図１２は、第２実装例にしたがってワイヤ実装された窒化物半導体装置１０Ａを備える窒化物半導体モジュール１００の概略平面図である。
【0090】
なお、第２実装例は、上記した第１実装例の特定ワイヤ１０９に代えて特定ワイヤ１１０を用いるものであり、その他の構成は、図１１の窒化物半導体モジュール１００の構成と同じである。このため、図１１の窒化物半導体モジュール１００の構成と同一構成については詳細な説明を省略する。なお、本開示において、特定ワイヤ１１０は第２ワイヤに対応する。
【0091】
特定ワイヤ１１０は、第１パッド４７をドレインリード１０４に接続する。このため、第１パッド４７は、特定ワイヤ１１０を介してドレイン電位に設定される。特定ワイヤ１１０は、封止樹脂１０２によって封止されている。特定ワイヤ１１０は、特定ワイヤ１０９と同様な導体材料によって形成することができる。なお、第２実装例では、第２パッド４８は無電位のままである。
【0092】
図１３は、図１２の窒化物半導体モジュール１００によって提供されるＣスナバ回路付きスイッチング素子の等価回路図である。すなわち、第２実装例は、特定ワイヤ１１０を用いて第１パッド４７にドレイン電位を与えることで、窒化物半導体装置１０ＡをＣスナバ回路付きスイッチング素子として実装する例を示している。
【0093】
第２実装例では、特定ワイヤ１１０を用いて第１パッド４７がドレインリード１０４に接続される（すなわち、第１パッド４７をドレイン電位に設定する）ことで、容量素子６０がトランジスタＴのドレイン端子Ｄ（図１３参照）に電気的に接続される。上記のように、第１パッド４７は容量素子６０の第２電極６２Ａ（図７参照）に電気的に接続されており、容量素子６０の第１電極４１Ａはソース電位に設定されている。したがって、トランジスタＴのドレイン端子Ｄとソース端子Ｓ（図１３参照）との間には、容量素子６０が接続される。ここで、第２パッド４８は無電位のままであるため、ドレイン端子Ｄとソース端子Ｓとの間に抵抗素子７０は接続されない。このように、第２実装例による窒化物半導体モジュール１００では、図１の窒化物半導体装置１０ＡをＣスナバ回路付きスイッチング素子として実装することができる。
【0094】
［８．作用］
次に、第１実施形態の窒化物半導体装置１０Ａおよび窒化物半導体モジュール１００の作用を説明する。
次に、第１実施形態の窒化物半導体装置１０Ａおよび窒化物半導体モジュール１００の作用を説明する。
【0095】
窒化物半導体装置１０Ａは、トランジスタＴ（スイッチング素子）と、トランジスタＴのソース電極２８に電気的に接続された容量素子６０と、容量素子６０に電気的に接続された第１パッド４７とを含む。また、窒化物半導体装置１０Ａは、第１パッド４７に電気的に接続された抵抗素子７０と、抵抗素子７０に電気的に接続された第２パッド４８とを含む。窒化物半導体装置１０Ａは、そのチップ状態では第１パッド４７および第２パッド４８を無電位パッドとして有している。
【0096】
窒化物半導体ＨＥＭＴであるトランジスタＴは、高速スイッチング素子として提供される。この種のトランジスタＴは、低スイッチング損失による高い変換効率をもたらす。一方、高速スイッチングに伴いスイッチング遷移時間が短くなるほどスイッチング時の電圧サージおよび電圧リンギング（回路共振）が生じ易くなる。したがって、トランジスタＴが搭載されるシステム側の要求に応じて電圧サージ対策および電圧リンギング対策を打つことが求められる。窒化物半導体装置１０Ａは、この要求に応えるチップ構造を有している。
【0097】
窒化物半導体装置１０Ａによれば、それを窒化物半導体モジュール１００として提供する際に、ＲＣスナバ回路付きスイッチング素子（図１０）として実装するか、またはＣスナバ回路付きスイッチング素子（図１２）として実装するかを選択することができる。したがって、窒化物半導体装置１０Ａは、トランジスタＴ（スイッチング素子）に対してＲＣスナバ回路およびＣスナバ回路のうちの一方を選択的に付加できるチップ構造を有している。これにより、例えば、窒化物半導体装置１０Ａが搭載されるシステム側の要求に応じて、電圧サージ対策および電圧リンギング対策を打つことができる。なお、一般的には動作周波数が高くなるにつれてＲＣスナバ回路における抵抗素子７０での電力消費が大きくなることから、例えば、動作周波数が高い場合には、ＲＣスナバ回路に代えてＣスナバ回路を選択することができる。
【0098】
ここで、スナバ回路をトランジスタ（スイッチング素子）に付加すると、トランジスタのドレイン－ソース間容量が増加することで、スイッチング速度が低下する。その結果、スイッチング損失が増加することで、電源効率が低下する。したがって、窒化物半導体ＨＥＭＴによる高速スイッチング特性を最大限活かすためには、電圧サージ対策および電圧リンギング対策を打つ必要がない場合には、スナバ回路を付加せずにトランジスタＴのみを実装することが望ましい。
【0099】
窒化物半導体装置１０Ａによれば、スナバ回路が必要ない場合（すなわち、電圧サージ対策および電圧リンギング対策が必要ない場合）には、窒化物半導体モジュール１００への実装時に第１パッド４７および第２パッド４８を無電位パッドのままとすればよい。これにより、トランジスタＴ（スイッチング素子）のみが実装されるため、窒化物半導体ＨＥＭＴによる高速スイッチング特性を最大限活かすことができる。
【0100】
第１実施形態における窒化物半導体装置１０Ａおよび窒化物半導体モジュール１００は、以下の利点を有する。
（１－１）
窒化物半導体装置１０Ａは、スイッチング素子としてのトランジスタＴと、容量素子６０と、抵抗素子７０と、第１パッド４７と、第２パッド４８とを含む。窒化物半導体装置１０Ａは、第２パッド４８にドレイン電位が印加されることで、ＲＣスナバ回路付きスイッチング素子（図１０）として機能し、第１パッド４７にドレイン電位が印加されることで、Ｃスナバ回路付きスイッチング素子（図１２）として機能する。したがって、ＲＣスナバ回路付きスイッチング素子およびＣスナバ回路付きスイッチング素子のうちの一方を選択的に実装可能なチップ構造を提供することができる。これにより、必要に応じて電圧サージ対策および電圧リンギング対策を打つことができる。
（１－１）
窒化物半導体装置１０Ａは、スイッチング素子としてのトランジスタＴと、容量素子６０と、抵抗素子７０と、第１パッド４７と、第２パッド４８とを含む。窒化物半導体装置１０Ａは、第２パッド４８にドレイン電位が印加されることで、ＲＣスナバ回路付きスイッチング素子（図１０）として機能し、第１パッド４７にドレイン電位が印加されることで、Ｃスナバ回路付きスイッチング素子（図１２）として機能する。したがって、ＲＣスナバ回路付きスイッチング素子およびＣスナバ回路付きスイッチング素子のうちの一方を選択的に実装可能なチップ構造を提供することができる。これにより、必要に応じて電圧サージ対策および電圧リンギング対策を打つことができる。
【0101】
（１－２）
窒化物半導体装置１０Ａは、スナバ回路が必要ない場合（すなわち、電圧サージ対策および電圧リンギング対策が必要ない場合）には、第１パッド４７および第２パッド４８を無電位パッドとしたままで実装される。この場合、トランジスタＴ（スイッチング素子）のみが実装されるため、窒化物半導体ＨＥＭＴによる高速スイッチング特性を最大限活かすことができる。
窒化物半導体装置１０Ａは、スナバ回路が必要ない場合（すなわち、電圧サージ対策および電圧リンギング対策が必要ない場合）には、第１パッド４７および第２パッド４８を無電位パッドとしたままで実装される。この場合、トランジスタＴ（スイッチング素子）のみが実装されるため、窒化物半導体ＨＥＭＴによる高速スイッチング特性を最大限活かすことができる。
【0102】
（１－３）
容量素子６０は、対向面積Ｓ、電極間距離ｄ、および誘電体層１２Ｃの誘電率εに応じた特定容量ｓｐを有している。対向面積Ｓは、第１電極４１Ａおよび第２電極６２Ａの各々の面積に依存し、電極間距離ｄは、第１電極４１Ａと第２電極６２Ａとの間の距離に依存する。誘電体層１２Ｃの誘電率εは、誘電体層１２Ｃの種類（絶縁層１２の材料）に依存する。したがって、これらのパラメータを変化させることでスナバ回路の容量素子６０の特定容量ｓｐを任意の値に設定することができる。
容量素子６０は、対向面積Ｓ、電極間距離ｄ、および誘電体層１２Ｃの誘電率εに応じた特定容量ｓｐを有している。対向面積Ｓは、第１電極４１Ａおよび第２電極６２Ａの各々の面積に依存し、電極間距離ｄは、第１電極４１Ａと第２電極６２Ａとの間の距離に依存する。誘電体層１２Ｃの誘電率εは、誘電体層１２Ｃの種類（絶縁層１２の材料）に依存する。したがって、これらのパラメータを変化させることでスナバ回路の容量素子６０の特定容量ｓｐを任意の値に設定することができる。
【0103】
（１－４）
容量素子６０の第１電極４１Ａはソースパッド４１を用いて形成され、容量素子６０の誘電体層１２Ｃは絶縁層１２を用いて形成されている。したがって、第２電極６２Ａを含む電極層６２を追加することで容量素子６０を形成することができる。このため、トランジスタＴ（スイッチング素子）用に設けられた部材を利用してスナバ回路用の容量素子６０を容易に形成することができる。
容量素子６０の第１電極４１Ａはソースパッド４１を用いて形成され、容量素子６０の誘電体層１２Ｃは絶縁層１２を用いて形成されている。したがって、第２電極６２Ａを含む電極層６２を追加することで容量素子６０を形成することができる。このため、トランジスタＴ（スイッチング素子）用に設けられた部材を利用してスナバ回路用の容量素子６０を容易に形成することができる。
【0104】
（１－５）
容量素子６０の誘電体層１２Ｃは、絶縁層１２と同一材料で形成されるとともに絶縁層１２と同一層に位置している。この構成によれば、容量素子６０を追加してもチップ厚が増加しない。
容量素子６０の誘電体層１２Ｃは、絶縁層１２と同一材料で形成されるとともに絶縁層１２と同一層に位置している。この構成によれば、容量素子６０を追加してもチップ厚が増加しない。
【0105】
（１－６）
第１パッド４７、第２パッド４８、容量素子６０、および抵抗素子７０は、トランジスタＴ（スイッチング素子）が設けられたアクティブ領域Ａ１を囲む周辺領域Ａ２に設けられている。この構成によれば、周辺領域Ａ２の空きスペースを利用して第１パッド４７、第２パッド４８、容量素子６０、および抵抗素子７０を配置することができる。したがって、スナバ回路（ＲＣスナバ回路およびＣスナバ回路）の追加による窒化物半導体装置１０Ａのチップサイズの増加を抑えることができる。
第１パッド４７、第２パッド４８、容量素子６０、および抵抗素子７０は、トランジスタＴ（スイッチング素子）が設けられたアクティブ領域Ａ１を囲む周辺領域Ａ２に設けられている。この構成によれば、周辺領域Ａ２の空きスペースを利用して第１パッド４７、第２パッド４８、容量素子６０、および抵抗素子７０を配置することができる。したがって、スナバ回路（ＲＣスナバ回路およびＣスナバ回路）の追加による窒化物半導体装置１０Ａのチップサイズの増加を抑えることができる。
【0106】
（１－７）
第１パッド４７は、平面視においてソースパッド４１の隣りに位置している。この構成によれば、平面視でソースパッド４１および第１パッド４７の双方に跨がる電極層６２の形成を容易化することができるだけでなく、電極層６２のサイズを小さくすることができる。これにより、窒化物半導体装置１０Ａのチップサイズの増加を抑えることができる。
第１パッド４７は、平面視においてソースパッド４１の隣りに位置している。この構成によれば、平面視でソースパッド４１および第１パッド４７の双方に跨がる電極層６２の形成を容易化することができるだけでなく、電極層６２のサイズを小さくすることができる。これにより、窒化物半導体装置１０Ａのチップサイズの増加を抑えることができる。
【0107】
（１－８）
また、第２パッド４８は、平面視においてドレインパッド４２の隣りに位置している。この構成によれば、周辺領域Ａ２の空きスペースを有効利用して、第１パッド４７と第２パッド４８との間に接続される抵抗素子７０を形成することができる。
また、第２パッド４８は、平面視においてドレインパッド４２の隣りに位置している。この構成によれば、周辺領域Ａ２の空きスペースを有効利用して、第１パッド４７と第２パッド４８との間に接続される抵抗素子７０を形成することができる。
【0108】
（１－９）
トランジスタＴ（スイッチング素子）におけるゲート層２２は、アクセプタ型不純物を含む窒化物半導体によって形成されている。この構成によれば、ノーマリーオフ型のトランジスタＴを提供することができる。
トランジスタＴ（スイッチング素子）におけるゲート層２２は、アクセプタ型不純物を含む窒化物半導体によって形成されている。この構成によれば、ノーマリーオフ型のトランジスタＴを提供することができる。
【0109】
（１－１０）
第２電極６２Ａを含む電極層６２は、ゲート電極２４と同一材料で形成することができる。この場合、ゲート電極２４のパターニングと同時に電極層６２（第２電極６２Ａ）を形成できるため、製造工程の追加が発生しない。
第２電極６２Ａを含む電極層６２は、ゲート電極２４と同一材料で形成することができる。この場合、ゲート電極２４のパターニングと同時に電極層６２（第２電極６２Ａ）を形成できるため、製造工程の追加が発生しない。
【0110】
（１－１１）
あるいは、第２電極６２Ａを含む電極層６２は、ソース電極２８およびドレイン電極３０と同一材料で形成することができる。この場合も、ソース電極２８およびドレイン電極３０のパターニングと同時に電極層６２（第２電極６２Ａ）を形成できるため、製造工程の追加が発生しない。
あるいは、第２電極６２Ａを含む電極層６２は、ソース電極２８およびドレイン電極３０と同一材料で形成することができる。この場合も、ソース電極２８およびドレイン電極３０のパターニングと同時に電極層６２（第２電極６２Ａ）を形成できるため、製造工程の追加が発生しない。
【0111】
（１－１２）
窒化物半導体モジュール１００は、第２パッド４８をドレインリード１０４にワイヤ接続することでＲＣスナバ回路付きスイッチング素子（図１０）として提供される。また、窒化物半導体モジュール１００は、第１パッド４７をドレインリード１０４にワイヤ接続することでＣスナバ回路付きスイッチング素子（図１２）として提供される。したがって、ワイヤ接続位置を変更するだけで、ＲＣスナバ回路およびＣスナバ回路のうちの一方を選択的にトランジスタＴ（スイッチング素子）に付加することができる。
窒化物半導体モジュール１００は、第２パッド４８をドレインリード１０４にワイヤ接続することでＲＣスナバ回路付きスイッチング素子（図１０）として提供される。また、窒化物半導体モジュール１００は、第１パッド４７をドレインリード１０４にワイヤ接続することでＣスナバ回路付きスイッチング素子（図１２）として提供される。したがって、ワイヤ接続位置を変更するだけで、ＲＣスナバ回路およびＣスナバ回路のうちの一方を選択的にトランジスタＴ（スイッチング素子）に付加することができる。
【0112】
＜第２実施形態＞
次に、図１４を参照して、第２実施形態にかかる窒化物半導体装置１０Ｂについて説明する。第２実施形態では、第１実施形態の容量素子６０の構造およびその接続構造が変更されており、その他の構成については、第１実施形態と同様である。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
次に、図１４を参照して、第２実施形態にかかる窒化物半導体装置１０Ｂについて説明する。第２実施形態では、第１実施形態の容量素子６０の構造およびその接続構造が変更されており、その他の構成については、第１実施形態と同様である。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
【0113】
【0114】
第２実施形態では、第１実施形態の電極層６２（図７参照）に代えて電極層６４が設けられている。電極層６４は、平面視でソースパッド４１と少なくとも部分的に重なっており、誘電体層１２Ｃの下面に接して設けられている。例えば電極層６４は、ソースパッド４１の全体と重なるように平面視でソースパッド４１と同じ大きさで形成されてもよい。あるいは、電極層６４は、ソースパッド４１の一部と重なるように平面視でソースパッド４１より小さく形成されてもよい。第２実施形態では、電極層６４の全体が容量素子６０の第２電極６４Ａとして設けられている。
【0115】
電極層６４の下方には、平面視でソースパッド４１と第１パッド４７との双方に跨がって設けられた導電層６６が設けられている。この導電層６６と第１パッド４７とが平面視で重なる領域において導電層６６と第１パッド４７との間の絶縁層１２には、絶縁層１２を貫通して導電層６６と第１パッド４７とを電気的に接続するビアＶ１が形成されている。なお、ビアＶ１は第１貫通導体の一例である。
【0116】
また、導電層６６と電極層６４とが平面視で重なる領域において導電層６６と電極層６４との間の絶縁層１２には、絶縁層１２を貫通して導電層６６と電極層６４（第２電極６４Ａ）とを電気的に接続するビアＶ２が形成されている。したがって、第１パッド４７は、ビアＶ１、導電層６６、およびビアＶ２を介して、第２電極６４Ａに電気的に接続されている。なお、ビアＶ２は第２貫通導体の一例である。
【0117】
導電層６６と電極層６４との間に介在する絶縁層１２は、例えば絶縁層２６、すなわちトランジスタＴのゲート電極２４（図２参照）を覆うように電子供給層１８上に形成されたパッシベーション層（例えばＳｉＮ等）とすることができる。したがって、誘電体層１２Ｃの材料と、導電層６６と電極層６４との間に介在する絶縁層２６の材料とは異なっていてもよい。なお、第２実施形態において、第１パッド４７と導電層６６との間に設けられた絶縁層１２は第１絶縁層に対応する。また、電極層６４と導電層６６との間に設けられた絶縁層２６は第２絶縁層に対応する。
【0118】
電極層６４は、例えば、Ｃｕ、Ａｌ、ＡｌＳｉＣｕ、ＡｌＣｕ、Ｗ、Ｔｉ、およびＴｉＮのうちの少なくとも１つを含む任意の導体材料によって構成することができる。電極層６４の材料の一例は、ソース電極２８およびドレイン電極３０と同じ材料、例えば、ＡｌＣｕである。この場合、電極層６４は、ソース電極２８およびドレイン電極３０と同時にパターニングすることで形成される。
【0119】
同様に、導電層６６は、例えば、Ｃｕ、Ａｌ、ＡｌＳｉＣｕ、ＡｌＣｕ、Ｗ、Ｔｉ、およびＴｉＮのうちの少なくとも１つを含む任意の導体材料によって構成することができる。導電層６６の材料の一例は、ゲート電極２４と同じ材料、例えば、ＴｉＮである。この場合、導電層６６は、ゲート電極２４と同時にパターニングすることで形成される。
【0120】
第２実施形態の窒化物半導体装置１０Ｂは、第１実施形態の（１－１）～（１－４）および（１－６）～（１－１２）と同様な利点またはそれらに準じた利点に加えて、以下の利点を有する。
【0121】
（２－１）
第２実施形態では、第２電極６４Ａとして設けられる電極層６４が、導電層６６の上方に位置する絶縁層内に、すなわち、絶縁層１２と絶縁層２６との間に埋め込まれている。このように、第１パッド４７にビアＶ１を介して接続される導電層６６とは異なる層位置に配置された電極層６４を用いて容量素子６０の第２電極６４Ａを形成することも可能である。この構造によれば、容量素子６０の設計の自由度が向上する。
第２実施形態では、第２電極６４Ａとして設けられる電極層６４が、導電層６６の上方に位置する絶縁層内に、すなわち、絶縁層１２と絶縁層２６との間に埋め込まれている。このように、第１パッド４７にビアＶ１を介して接続される導電層６６とは異なる層位置に配置された電極層６４を用いて容量素子６０の第２電極６４Ａを形成することも可能である。この構造によれば、容量素子６０の設計の自由度が向上する。
【0122】
＜変更例＞
上記各実施形態は例えば以下のように変更できる。上記各実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記各実施形態と共通する部分については、上記各実施形態と同一の符号を付してその説明を省略する。
上記各実施形態は例えば以下のように変更できる。上記各実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記各実施形態と共通する部分については、上記各実施形態と同一の符号を付してその説明を省略する。
【0123】
・窒化物半導体モジュール１００において、第１パッド４７または第２パッド４８をドレイン電位に設定する構成は、図１０および図１２を参照して説明したボンディングワイヤ接続を用いる構成に限定されない。例えば、窒化物半導体モジュール１００は、チップサイズパッケージのように、ボンディングワイヤを用いない構成であってもよい。以下に、ワイヤ実装に代わるフリップチップ実装の例として、ＲＣスナバ回路付きスイッチング素子を実装する場合とＣスナバ回路付きスイッチング素子を実装する場合とについてそれぞれ説明する。
【0124】
・図１５は、第３実装例にしたがってフリップチップ実装された窒化物半導体装置１０Ａを備える窒化物半導体モジュール１００の概略平面図である。なお、図１５は、プリント配線基板などの実装基板２００に窒化物半導体装置１０Ａがフリップチップ実装された状態を実装基板２００の裏面側から視た図として示されており、窒化物半導体装置１０Ａが透過して視えるように実装基板２００が破線で示されている。
【0125】
実装基板２００は、窒化物半導体装置１０Ａが実装される実装表面を有している。この実装基板２００の実装表面には、ソースパッド４１に接続されるソース接続部２０１と、ドレインパッド４２に接続されるドレイン接続部２０２と、ゲートパッド４３に接続されるゲート接続部２０３とが複数の配線部として形成されている。また、ドレイン接続部２０２には第１接続延在部２０２Ａが一体に形成されている。この第１接続延在部２０２Ａは、ドレイン接続部２０２から延在して第２パッド４８をドレインパッド４２に接続する。このような第３実装例を用いた場合にも、図１０の第１実装例（特定ワイヤ１０９を用いたワイヤ実装）の場合と同様に、窒化物半導体装置１０ＡをＲＣスナバ回路付きスイッチング素子として実装することができる。
【0126】
・図１６は、第４実装例にしたがってフリップチップ実装された窒化物半導体装置１０Ａを備える窒化物半導体モジュール１００の概略平面図である。上述した図１５と同様、図１６は、実装基板２００に窒化物半導体装置１０Ａがフリップチップ実装された状態を実装基板２００の裏面側から視た図として示されており、窒化物半導体装置１０Ａが透過して視えるように実装基板２００が破線で示されている。
【0127】
第４実装例では、上述した図１５の第３実装例と同様、実装基板２００の実装表面に、ソース接続部２０１と、ドレイン接続部２０２と、ゲート接続部２０３とが複数の配線部として形成されている。ドレイン接続部２０２には第２接続延在部２０２Ｂが一体に形成されている。この第２接続延在部２０２Ｂは、ドレイン接続部２０２から延在して第１パッド４７をドレインパッド４２に接続する。なお、第２接続延在部２０２Ｂの形状（配線パターン）は特に限定されない。このような第４実装例を用いた場合にも、図１２の第２実装例（特定ワイヤ１１０を用いたワイヤ実装）の場合と同様に、窒化物半導体装置１０ＡをＣスナバ回路付きスイッチング素子として実装することができる。
【0128】
・図１７は、変形例にかかる窒化物半導体装置１０Ａの概略平面図である。図１７に示されるように、第１パッド４７および第２パッド４８に加えて、第３パッド５０をさらに設けてもよい。この変形例では、窒化物半導体装置１０Ａは、図１の抵抗素子７０の代わりに抵抗素子１７０を含む。抵抗素子１７０は、第１パッド４７に電気的に接続された第１抵抗素子部分１７２と、第２パッド４８に電気的に接続された第２抵抗素子部分１７４とを含む。第３パッド５０は、第１抵抗素子部分１７２と第２抵抗素子部分１７４との間に設けられており、第１抵抗素子部分１７２と第２抵抗素子部分１７４とに電気的に接続されている。
【0129】
図１７の変形例では、第１パッド４７をドレイン電位に設定することで、窒化物半導体装置１０ＡがＣスナバ回路付きスイッチング素子として実装される。また、第２パッド４８または第３パッド５０をドレイン電位に設定することで、窒化物半導体装置１０ＡがＲＣスナバ回路付きスイッチング素子として実装される。このとき、第２パッド４８を使用した場合には、第１および第２抵抗素子部分１７２，１７４を含む抵抗素子１７０の全体によってスナバ回路の抵抗値が決定され、第３パッド５０を使用した場合には、第１抵抗素子部分１７２によってスナバ回路の抵抗値が決定される。したがって、ＲＣスナバ回路の抵抗値を選択することが可能となる。
【0130】
・あるいは、第１パッド４７と第２パッド４８との間に２つ以上の特定パッドが設けられてもよい。この場合には、窒化物半導体装置１０Ａ（または窒化物半導体装置１０Ｂ）によって実装されるＲＣスナバ回路の抵抗値をより細かく選択することが可能となる。
【0131】
・上記各実施形態および各変形例では、各窒化物半導体装置１０Ａ，１０Ｂは、トランジスタＴ（スイッチング素子）とともに、容量素子６０、抵抗素子７０、第１パッド４７、および第２パッド４８を含むが、抵抗素子７０と第２パッド４８を省略してもよい。すなわち、各窒化物半導体装置１０Ａ，１０Ｂは、Ｃスナバ回路付きスイッチング素子のみを実装可能とするべく、トランジスタＴ（スイッチング素子）とともに、容量素子６０および第１パッド４７のみを含む構成であってもよい。
【0132】
・ソースパッド４１、ドレインパッド４２、およびゲートパッド４３の各電極パッドに関して、その平面視形状、数、および絶縁層１２の上面１２Ａ上における配置は上記実施形態に限定されない。また、第１パッド４７および第２パッド４８に関して、その平面視形状および絶縁層１２の上面１２Ａ上における配置も上記実施形態に限定されない。
【0133】
・上記各実施形態において、トランジスタＴは、ノーマリーオフ型に限定されず、ノーマリーオフ型として実現されてもよい。この場合、ゲート層２２はアクセプタ型不純物を含まない。
【0134】
・上記各実施形態において、ゲート層２２は、第１延在部２２Ｂおよび第２延在部２２Ｃを含まず、ゲート層本体部２２Ａのみで形成されてもよい。
・上記各実施形態において、アクティブ領域Ａ１および周辺領域Ａ２の配置は、図１に示すレイアウトに限定されない。
・上記各実施形態において、アクティブ領域Ａ１および周辺領域Ａ２の配置は、図１に示すレイアウトに限定されない。
【0135】
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0136】
本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図２，図３に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0137】
本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
＜付記＞
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
＜付記＞
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0138】
（付記Ａ１）
窒化物半導体によって形成され、ソース電極（２８）、ドレイン電極（３０）、およびゲート電極（２４）を含むスイッチング素子（Ｔ）と、
前記ソース電極（２８）に電気的に接続されたソースパッド（４１）と、
前記ドレイン電極（３０）に電気的に接続されたドレインパッド（４２）と、
前記ゲート電極（２４）に電気的に接続されたゲートパッド（４３）と、
前記ソース電極（２８）に電気的に接続された容量素子（６０）と、
前記容量素子（６０）に電気的に接続された第１パッド（４７）と、
前記第１パッド（４７）に電気的に接続された抵抗素子（７０；１７０）と、
前記抵抗素子（７０；１７０）に電気的に接続された第２パッド（４８）と、
を備える窒化物半導体装置（１０Ａ；１０Ｂ）。
窒化物半導体によって形成され、ソース電極（２８）、ドレイン電極（３０）、およびゲート電極（２４）を含むスイッチング素子（Ｔ）と、
前記ソース電極（２８）に電気的に接続されたソースパッド（４１）と、
前記ドレイン電極（３０）に電気的に接続されたドレインパッド（４２）と、
前記ゲート電極（２４）に電気的に接続されたゲートパッド（４３）と、
前記ソース電極（２８）に電気的に接続された容量素子（６０）と、
前記容量素子（６０）に電気的に接続された第１パッド（４７）と、
前記第１パッド（４７）に電気的に接続された抵抗素子（７０；１７０）と、
前記抵抗素子（７０；１７０）に電気的に接続された第２パッド（４８）と、
を備える窒化物半導体装置（１０Ａ；１０Ｂ）。
【0139】
（付記Ａ２）
平面視で前記ソースパッド（４１）と少なくとも部分的に重なり、前記第１パッド（４７）に電気的に接続された電極層（６２；６４）と、
前記ソースパッド（４１）と前記電極層（６２；６４）との間に設けられた誘電体層（１２Ｃ）と、を備え、
前記ソースパッド（４１）は、平面視において前記電極層（６２；６４）と重なる部分を前記容量素子（６０）の２つの対向電極のうちの一方に対応する第１電極（４１Ａ）として含み、
前記電極層（６２；６４）は、平面視において前記ソースパッド（４１）と重なる部分を前記容量素子（６０）の２つの対応電極のうちの他方に対応する第２電極（６２Ａ；６４Ａ）として含む、付記Ａ１に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
平面視で前記ソースパッド（４１）と少なくとも部分的に重なり、前記第１パッド（４７）に電気的に接続された電極層（６２；６４）と、
前記ソースパッド（４１）と前記電極層（６２；６４）との間に設けられた誘電体層（１２Ｃ）と、を備え、
前記ソースパッド（４１）は、平面視において前記電極層（６２；６４）と重なる部分を前記容量素子（６０）の２つの対向電極のうちの一方に対応する第１電極（４１Ａ）として含み、
前記電極層（６２；６４）は、平面視において前記ソースパッド（４１）と重なる部分を前記容量素子（６０）の２つの対応電極のうちの他方に対応する第２電極（６２Ａ；６４Ａ）として含む、付記Ａ１に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0140】
（付記Ａ３）
前記電極層（６２）は、平面視において前記ソースパッド（４１）と前記第１パッド（４７）との双方に跨って設けられており、
前記第１パッド（４７）と前記電極層（６２）との間に設けられた絶縁層（１２）を備え、
前記第１パッド（４７）は、前記絶縁層（１２）を貫通する第１貫通導体（Ｖ１）を介して前記電極層（６２）に接続されている、付記Ａ２に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記電極層（６２）は、平面視において前記ソースパッド（４１）と前記第１パッド（４７）との双方に跨って設けられており、
前記第１パッド（４７）と前記電極層（６２）との間に設けられた絶縁層（１２）を備え、
前記第１パッド（４７）は、前記絶縁層（１２）を貫通する第１貫通導体（Ｖ１）を介して前記電極層（６２）に接続されている、付記Ａ２に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0141】
（付記Ａ４）
前記誘電体層（１２Ｃ）は、前記絶縁層（１２）と同一材料で形成されるとともに、前記絶縁層（１２）と同一層に位置している、付記Ａ３に記載の窒化物半導体装置（１０Ａ）。
前記誘電体層（１２Ｃ）は、前記絶縁層（１２）と同一材料で形成されるとともに、前記絶縁層（１２）と同一層に位置している、付記Ａ３に記載の窒化物半導体装置（１０Ａ）。
【0142】
（付記Ａ５）
前記電極層（６４）の下方に位置し、平面視において前記ソースパッド（４１）と前記第１パッド（４７）との双方に跨がって設けられた導電層（６６）と、
前記第１パッド（４７）と前記導電層（６６）との間に設けられた第１絶縁層（１２）と、
前記電極層（６４）と前記導電層（６６）との間に設けられた第２絶縁層（２６）と、を備え、
前記第１パッド（４７）は、前記第１絶縁層（１２）を貫通する第１貫通導体（Ｖ１）を介して前記導電層（６６）に接続されており、
前記電極層（６４）は、前記第２絶縁層（２６）を貫通する第２貫通導体（Ｖ２）を介して前記導電層（６６）に接続されている、付記Ａ２に記載の窒化物半導体装置（１０Ｂ）。
前記電極層（６４）の下方に位置し、平面視において前記ソースパッド（４１）と前記第１パッド（４７）との双方に跨がって設けられた導電層（６６）と、
前記第１パッド（４７）と前記導電層（６６）との間に設けられた第１絶縁層（１２）と、
前記電極層（６４）と前記導電層（６６）との間に設けられた第２絶縁層（２６）と、を備え、
前記第１パッド（４７）は、前記第１絶縁層（１２）を貫通する第１貫通導体（Ｖ１）を介して前記導電層（６６）に接続されており、
前記電極層（６４）は、前記第２絶縁層（２６）を貫通する第２貫通導体（Ｖ２）を介して前記導電層（６６）に接続されている、付記Ａ２に記載の窒化物半導体装置（１０Ｂ）。
【0143】
（付記Ａ６）
前記誘電体層（１２Ｃ）は、前記第１絶縁層（１２）と同一材料で形成されており、
前記第２絶縁層（２６）は、前記第１絶縁層（１２）と異なる材料で形成されている、付記Ａ５に記載の窒化物半導体装置（１０Ｂ）。
前記誘電体層（１２Ｃ）は、前記第１絶縁層（１２）と同一材料で形成されており、
前記第２絶縁層（２６）は、前記第１絶縁層（１２）と異なる材料で形成されている、付記Ａ５に記載の窒化物半導体装置（１０Ｂ）。
【0144】
（付記Ａ７）
前記第２絶縁層（２６）は、前記スイッチング素子（Ｔ）の前記ゲート電極（２４）を覆う層であり、
前記第１絶縁層（１２）は、前記スイッチング素子（Ｔ）の前記ソース電極（２８）および前記ドレイン電極（３０）を覆う層である、付記Ａ５またはＡ６に記載の窒化物半導体装置（１０Ｂ）。
前記第２絶縁層（２６）は、前記スイッチング素子（Ｔ）の前記ゲート電極（２４）を覆う層であり、
前記第１絶縁層（１２）は、前記スイッチング素子（Ｔ）の前記ソース電極（２８）および前記ドレイン電極（３０）を覆う層である、付記Ａ５またはＡ６に記載の窒化物半導体装置（１０Ｂ）。
【0145】
（付記Ａ８）
前記抵抗素子（１７０）は、前記第１パッド（４７）に電気的に接続された第１抵抗素子部分（１７２）と、前記第２パッド（４８）に電気的に接続された第２抵抗素子部分（１７４）とを含み、
前記第１抵抗素子部分（１７２）と前記第２抵抗素子部分（１７４）との間に設けられ、前記第１抵抗素子部分（１７２）と前記第２抵抗素子部分（１７４）とに電気的に接続された第３パッド（５０）をさらに備える付記Ａ１～Ａ７のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記抵抗素子（１７０）は、前記第１パッド（４７）に電気的に接続された第１抵抗素子部分（１７２）と、前記第２パッド（４８）に電気的に接続された第２抵抗素子部分（１７４）とを含み、
前記第１抵抗素子部分（１７２）と前記第２抵抗素子部分（１７４）との間に設けられ、前記第１抵抗素子部分（１７２）と前記第２抵抗素子部分（１７４）とに電気的に接続された第３パッド（５０）をさらに備える付記Ａ１～Ａ７のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0146】
（付記Ａ９）
前記スイッチング素子（Ｔ）はアクティブ領域（Ａ１）に設けられており、
前記第１パッド（４７）、前記第２パッド（４８）、前記容量素子（６０）、および前記抵抗素子（７０；１７０）は、平面視において前記アクティブ領域（Ａ１）を囲む周辺領域（Ａ２）に設けられている、付記Ａ１～Ａ８のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記スイッチング素子（Ｔ）はアクティブ領域（Ａ１）に設けられており、
前記第１パッド（４７）、前記第２パッド（４８）、前記容量素子（６０）、および前記抵抗素子（７０；１７０）は、平面視において前記アクティブ領域（Ａ１）を囲む周辺領域（Ａ２）に設けられている、付記Ａ１～Ａ８のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0147】
（付記Ａ１０）
前記第１パッド（４７）は、平面視において前記ソースパッド（４１）の隣りに位置している、付記Ａ１～Ａ９のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記第１パッド（４７）は、平面視において前記ソースパッド（４１）の隣りに位置している、付記Ａ１～Ａ９のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0148】
（付記Ａ１１）
前記第２パッド（４８）は、平面視において前記ドレインパッド（４２）の隣りに位置している、付記Ａ１０に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記第２パッド（４８）は、平面視において前記ドレインパッド（４２）の隣りに位置している、付記Ａ１０に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0149】
（付記Ａ１２）
前記スイッチング素子（Ｔ）は、
第１窒化物半導体によって構成された電子走行層（１６）と、
前記電子走行層（１６）上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体によって構成された電子供給層（１８）と、
前記電子供給層（１６）上の一部に設けられ、アクセプタ型不純物を含む第３窒化物半導体によって構成されたゲート層（２２）と、
前記ゲート層（２２）上に設けられた前記ゲート電極（２４）と、
前記電子供給層（１８）に接している前記ソース電極（２８）および前記ドレイン電極（３０）と、を含む、付記Ａ１～Ａ１１のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記スイッチング素子（Ｔ）は、
第１窒化物半導体によって構成された電子走行層（１６）と、
前記電子走行層（１６）上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体によって構成された電子供給層（１８）と、
前記電子供給層（１６）上の一部に設けられ、アクセプタ型不純物を含む第３窒化物半導体によって構成されたゲート層（２２）と、
前記ゲート層（２２）上に設けられた前記ゲート電極（２４）と、
前記電子供給層（１８）に接している前記ソース電極（２８）および前記ドレイン電極（３０）と、を含む、付記Ａ１～Ａ１１のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0150】
（付記Ａ１３）
前記スイッチング素子（Ｔ）はアクティブ領域（Ａ１）に設けられており、
前記第１パッド（４７）、前記第２パッド（４８）、前記容量素子（６０）、および前記抵抗素子（７０；１７０）は、平面視において前記アクティブ領域（Ａ１）を囲む周辺領域（Ａ２）に設けられており、
前記電極層（６２）は、前記周辺領域（Ａ２）に窒化物半導体によって形成された外周部上に設けられている、付記Ａ２に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記スイッチング素子（Ｔ）はアクティブ領域（Ａ１）に設けられており、
前記第１パッド（４７）、前記第２パッド（４８）、前記容量素子（６０）、および前記抵抗素子（７０；１７０）は、平面視において前記アクティブ領域（Ａ１）を囲む周辺領域（Ａ２）に設けられており、
前記電極層（６２）は、前記周辺領域（Ａ２）に窒化物半導体によって形成された外周部上に設けられている、付記Ａ２に記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0151】
（付記Ａ１４）
前記電極層（６２；６４）は、前記ゲート電極（２４）と同一材料で形成されている、付記Ａ２～Ａ７のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記電極層（６２；６４）は、前記ゲート電極（２４）と同一材料で形成されている、付記Ａ２～Ａ７のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0152】
（付記Ａ１５）
前記電極層（６２；６４）は、前記ソース電極（２８）および前記ドレイン電極（３０）と同一材料で形成されている、付記Ａ２～Ａ７のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記電極層（６２；６４）は、前記ソース電極（２８）および前記ドレイン電極（３０）と同一材料で形成されている、付記Ａ２～Ａ７のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0153】
（付記Ａ１６）
前記電極層（６２；６４）は、Ｃｕ、Ａｌ、ＡｌＳｉＣｕ、ＡｌＣｕ、Ｗ、Ｔｉ、およびＴｉＮのうちの少なくとも１つによって形成されている、付記Ａ２～Ａ７のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
前記電極層（６２；６４）は、Ｃｕ、Ａｌ、ＡｌＳｉＣｕ、ＡｌＣｕ、Ｗ、Ｔｉ、およびＴｉＮのうちの少なくとも１つによって形成されている、付記Ａ２～Ａ７のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）。
【0154】
（付記Ａ１７）
付記Ａ１～Ａ１６のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）と、
ソースリード（１０３）、ドレインリード（１０４）、およびゲートリード（１０５）と、
前記ソースリード（１０３）を前記ソースパッド（４１）に接続するソースワイヤ（１０６）と、
前記ドレインリードを前記ドレインパッド（４２）に接続するドレインワイヤ（１０７）と、
前記ゲートリードを前記ゲートパッド（４３）に接続するゲートワイヤ（１０８）と、
前記第２パッド（４８）を前記ドレインリード（１０４）に接続する第１ワイヤ（１０９）と、
を備える窒化物半導体モジュール（１００）。
付記Ａ１～Ａ１６のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）と、
ソースリード（１０３）、ドレインリード（１０４）、およびゲートリード（１０５）と、
前記ソースリード（１０３）を前記ソースパッド（４１）に接続するソースワイヤ（１０６）と、
前記ドレインリードを前記ドレインパッド（４２）に接続するドレインワイヤ（１０７）と、
前記ゲートリードを前記ゲートパッド（４３）に接続するゲートワイヤ（１０８）と、
前記第２パッド（４８）を前記ドレインリード（１０４）に接続する第１ワイヤ（１０９）と、
を備える窒化物半導体モジュール（１００）。
【0155】
（付記Ａ１８）
付記Ａ１～Ａ１６のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）と、
ソースリード（１０３）、ドレインリード（１０４）、およびゲートリード（１０５）と、
前記ソースリード（１０３）を前記ソースパッド（４１）に接続するソースワイヤ（１０６）と、
前記ドレインリード（１０４）を前記ドレインパッド（４２）に接続するドレインワイヤ（１０７）と、
前記ゲートリード（１０５）を前記ゲートパッド（４３）に接続するゲートワイヤ（１０８）と、
前記第１パッド（４７）を前記ドレインリード（１０４）に接続する第２ワイヤ（１１０）と、
を備える窒化物半導体モジュール（１００）。
付記Ａ１～Ａ１６のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）と、
ソースリード（１０３）、ドレインリード（１０４）、およびゲートリード（１０５）と、
前記ソースリード（１０３）を前記ソースパッド（４１）に接続するソースワイヤ（１０６）と、
前記ドレインリード（１０４）を前記ドレインパッド（４２）に接続するドレインワイヤ（１０７）と、
前記ゲートリード（１０５）を前記ゲートパッド（４３）に接続するゲートワイヤ（１０８）と、
前記第１パッド（４７）を前記ドレインリード（１０４）に接続する第２ワイヤ（１１０）と、
を備える窒化物半導体モジュール（１００）。
【0156】
（付記Ａ１９）
付記Ａ１～Ａ１６のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）と、
前記窒化物半導体装置（１０Ａ；１０Ｂ）がフリップチップ実装される実装基板（２００）と、を備え、
前記実装基板（２００）は、
前記ソースパッド（４１）に接続されるソース接続部（２０１）と、
前記ドレインパッド（４２）に接続されるドレイン接続部（２０２）と、
前記ゲートパッド（４３）に接続されるゲート接続部（２０３）と、
前記ドレイン接続部（２０２）から延在して前記第２パッド（４８）を前記ドレインパッド（４２）に接続する第１接続延在部（２０２Ａ）を含む、窒化物半導体モジュール（１００）。
付記Ａ１～Ａ１６のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）と、
前記窒化物半導体装置（１０Ａ；１０Ｂ）がフリップチップ実装される実装基板（２００）と、を備え、
前記実装基板（２００）は、
前記ソースパッド（４１）に接続されるソース接続部（２０１）と、
前記ドレインパッド（４２）に接続されるドレイン接続部（２０２）と、
前記ゲートパッド（４３）に接続されるゲート接続部（２０３）と、
前記ドレイン接続部（２０２）から延在して前記第２パッド（４８）を前記ドレインパッド（４２）に接続する第１接続延在部（２０２Ａ）を含む、窒化物半導体モジュール（１００）。
【0157】
（付記Ａ２０）
付記Ａ１～Ａ１６のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）と、
前記窒化物半導体装置（１０Ａ；１０Ｂ）がフリップチップ実装される実装基板（２００）と、を備え、
前記実装基板（２００）は、
前記ソースパッド（４１）に接続されるソース接続部（２０１）と、
前記ドレインパッド（４２）に接続されるドレイン接続部（２０２）と、
前記ゲートパッド（４３）に接続されるゲート接続部（２０３）と、
前記ドレイン接続部（２０２）から延在して前記第１パッド（４７）を前記ドレインパッド（４２）に接続する第２接続延在部（２０２Ｂ）を含む、窒化物半導体モジュール（１００）。
付記Ａ１～Ａ１６のうちのいずれか一つに記載の窒化物半導体装置（１０Ａ；１０Ｂ）と、
前記窒化物半導体装置（１０Ａ；１０Ｂ）がフリップチップ実装される実装基板（２００）と、を備え、
前記実装基板（２００）は、
前記ソースパッド（４１）に接続されるソース接続部（２０１）と、
前記ドレインパッド（４２）に接続されるドレイン接続部（２０２）と、
前記ゲートパッド（４３）に接続されるゲート接続部（２０３）と、
前記ドレイン接続部（２０２）から延在して前記第１パッド（４７）を前記ドレインパッド（４２）に接続する第２接続延在部（２０２Ｂ）を含む、窒化物半導体モジュール（１００）。
【0158】
（付記Ｂ１）
窒化物半導体によって形成され、ソース電極（２８）、ドレイン電極（３０）、およびゲート電極（２４）を含むスイッチング素子（Ｔ）と、
前記ソース電極（２８）に電気的に接続されたソースパッド（４１）と、
前記ドレイン電極（３０）に電気的に接続されたドレインパッド（４２）と、
前記ゲート電極（２４）に電気的に接続されたゲートパッド（４３）と、
前記ソース電極（２８）に電気的に接続された容量素子（６０）と、
前記容量素子（６０）に電気的に接続された第１パッド（４７）と、
を備える窒化物半導体装置（１０Ａ；１０Ｂ）。
窒化物半導体によって形成され、ソース電極（２８）、ドレイン電極（３０）、およびゲート電極（２４）を含むスイッチング素子（Ｔ）と、
前記ソース電極（２８）に電気的に接続されたソースパッド（４１）と、
前記ドレイン電極（３０）に電気的に接続されたドレインパッド（４２）と、
前記ゲート電極（２４）に電気的に接続されたゲートパッド（４３）と、
前記ソース電極（２８）に電気的に接続された容量素子（６０）と、
前記容量素子（６０）に電気的に接続された第１パッド（４７）と、
を備える窒化物半導体装置（１０Ａ；１０Ｂ）。
【符号の説明】
【0159】
１０Ａ，１０Ｂ…窒化物半導体装置
１１…半導体基板
１２…絶縁層
１２Ａ…上面
１２Ｂ…下面
１２Ｃ…誘電体層
１４…バッファ層
１６…電子走行層
１８…電子供給層
２０…２ＤＥＧ（二次元電子ガス）
２２…ゲート層
２２Ａ…ゲート層本体部
２２Ｂ…第１延在部
２２Ｃ…第２延在部
２４…ゲート電極
２６…絶縁層
２６Ａ…ソース開口部
２６Ｂ…ドレイン開口部
２８…ソース電極
２８Ａ…ソースコンタクト部
３０…ドレイン電極
３０Ａ…ドレインコンタクト部
３１…フィールドプレート電極
３１Ａ…端部
４１…ソースパッド
４１Ａ…第１電極
４２…ドレインパッド
４３…ゲートパッド
４４…ソース配線
４４Ａ…重なり部分
４５…ドレイン配線
４５Ａ…重なり部分
４６…ゲート配線
４７…第１パッド
４８…第２パッド
４９…保護膜
５０…第３パッド
５１…第１外周ガードリング
５２…第２外周ガードリング
６０…容量素子
６２，６４…電極層
６２Ａ，６４Ａ…第２電極
６２Ｂ…接続部
６６…導電層
７０，１７０…抵抗素子
７１…接続経路
１００…窒化物半導体モジュール
１０２…封止樹脂
１０３…ソースリード
１０４…ドレインリード
１０５…ゲートリード
１０６…ソースワイヤ
１０７…ドレインワイヤ
１０８…ゲートワイヤ
１０９…特定ワイヤ（第１ワイヤ）
１１０…特定ワイヤ（第２ワイヤ）
１７２…第１抵抗素子部分
１７４…第２抵抗素子部分
２００…実装基板
２０１…ソース接続部
２０２…ドレイン接続部
２０２Ａ…第１接続延在部
２０２Ｂ…第２接続延在部
２０３…ゲート接続部
Ａ１…アクティブ領域
Ａ２…周辺領域
Ｃｓｐ…特定容量
Ｔ…トランジスタ（スイッチング素子）
Ｖ１…ビア（第１貫通導体）
Ｖ２…ビア（第２貫通導体）
１１…半導体基板
１２…絶縁層
１２Ａ…上面
１２Ｂ…下面
１２Ｃ…誘電体層
１４…バッファ層
１６…電子走行層
１８…電子供給層
２０…２ＤＥＧ（二次元電子ガス）
２２…ゲート層
２２Ａ…ゲート層本体部
２２Ｂ…第１延在部
２２Ｃ…第２延在部
２４…ゲート電極
２６…絶縁層
２６Ａ…ソース開口部
２６Ｂ…ドレイン開口部
２８…ソース電極
２８Ａ…ソースコンタクト部
３０…ドレイン電極
３０Ａ…ドレインコンタクト部
３１…フィールドプレート電極
３１Ａ…端部
４１…ソースパッド
４１Ａ…第１電極
４２…ドレインパッド
４３…ゲートパッド
４４…ソース配線
４４Ａ…重なり部分
４５…ドレイン配線
４５Ａ…重なり部分
４６…ゲート配線
４７…第１パッド
４８…第２パッド
４９…保護膜
５０…第３パッド
５１…第１外周ガードリング
５２…第２外周ガードリング
６０…容量素子
６２，６４…電極層
６２Ａ，６４Ａ…第２電極
６２Ｂ…接続部
６６…導電層
７０，１７０…抵抗素子
７１…接続経路
１００…窒化物半導体モジュール
１０２…封止樹脂
１０３…ソースリード
１０４…ドレインリード
１０５…ゲートリード
１０６…ソースワイヤ
１０７…ドレインワイヤ
１０８…ゲートワイヤ
１０９…特定ワイヤ（第１ワイヤ）
１１０…特定ワイヤ（第２ワイヤ）
１７２…第１抵抗素子部分
１７４…第２抵抗素子部分
２００…実装基板
２０１…ソース接続部
２０２…ドレイン接続部
２０２Ａ…第１接続延在部
２０２Ｂ…第２接続延在部
２０３…ゲート接続部
Ａ１…アクティブ領域
Ａ２…周辺領域
Ｃｓｐ…特定容量
Ｔ…トランジスタ（スイッチング素子）
Ｖ１…ビア（第１貫通導体）
Ｖ２…ビア（第２貫通導体）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】