特開2024-131604 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ 東芝メモリ株式会社の特許一覧

特開2024-131604半導体記憶装置、及び半導体記憶装置の製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024131604

(43)【公開日】2024-09-30

(54)【発明の名称】半導体記憶装置、及び半導体記憶装置の製造方法

(51)【国際特許分類】

H10B 51/20 20230101AFI20240920BHJP

H10B 51/00 20230101ALI20240920BHJP

H01L 21/336 20060101ALI20240920BHJP

【ＦＩ】

H10B51/20

H10B51/00

H01L29/78 371

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2023041972

(22)【出願日】2023-03-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】佐久間究

(72)【発明者】

【氏名】浜井貴将

(72)【発明者】

【氏名】上牟田雄一

(72)【発明者】

【氏名】鈴木都文

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP33

5F083EP34

5F083EP43

5F083FR00

5F083FR05

5F083GA11

5F083JA06

5F083JA12

5F083JA39

5F083KA01

5F083PR21

5F101BA62

5F101BB02

5F101BB08

5F101BD16

5F101BD30

5F101BD34

5F101BF01

5F101BF02

5F101BH02

(57)【要約】

【課題】一つの実施形態は、動作信頼性を向上できる半導体記憶装置、及び半導体記憶装置の製造方法を提供することを目的とする。
【解決手段】一つの実施形態によれば、積層体と電極膜と複数の強誘電体膜とを有する半導体記憶装置が提供される。積層体は、複数の電極層が絶縁層を介して積層される。電極膜は、積層体内を積層方向に延びる。複数の強誘電体膜は、それぞれが電極層と電極膜との間に配される。積層体における電極層と電極膜とが強誘電体膜を介して交差する位置にメモリセルが設けられる。交差する位置において、強誘電体膜の積層方向の厚さは、電極層の積層方向の厚さより厚い。強誘電体膜の電極層側の側面は、積層方向に平坦である。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数の電極層が絶縁層を介して積層された積層体と、
前記積層体内を積層方向に延びる電極膜と、
それぞれが前記電極層と前記電極膜との間に配される複数の強誘電体膜と、
を備え、
前記積層体における前記電極層と前記電極膜とが前記強誘電体膜を介して交差する位置にメモリセルが設けられ、
前記交差する位置において、前記強誘電体膜の前記積層方向の厚さは、前記電極層の前記積層方向の厚さより厚い
半導体記憶装置。

【請求項2】

前記強誘電体膜の前記電極層側の側面は、前記積層方向に平坦である
請求項１に記載の半導体記憶装置。

【請求項3】

前記強誘電体膜の前記電極膜側の側面は、前記積層方向に平坦である
請求項２に記載の半導体記憶装置。

【請求項4】

前記電極膜は、半導体膜を含み、
前記電極層は、導電層を含む
請求項１に記載の半導体記憶装置。

【請求項5】

前記電極膜は、導電膜を含み、
前記電極層は、半導体層を含む
請求項１に記載の半導体記憶装置。

【請求項6】

前記強誘電体膜は、初期の状態で反強誘電性を示す
請求項１に記載の半導体記憶装置。

【請求項7】

前記強誘電体膜は、複数の結晶を含み、
前記複数の結晶のそれぞれは、分極軸を有し、
前記強誘電体膜は、初期の状態で前記電極層から前記電極膜へ向かう方向に前記分極軸が交差する結晶の割合が前記方向に前記分極軸が沿う結晶の割合より多い
請求項１に記載の半導体記憶装置。

【請求項8】

前記複数の結晶のそれぞれは、
第１の結晶軸と、
前記第１の結晶軸より短い第２の結晶軸と、
前記第１の結晶軸より短く前記第２の結晶軸より長く前記分極軸として機能する第３の結晶軸と、
を有する
請求項７に記載の半導体記憶装置。

【請求項9】

前記強誘電体膜は、ハフニウム酸化物を主成分とする材料で形成される
請求項１に記載の半導体記憶装置。

【請求項10】

前記強誘電体膜は、シリコン（Ｓｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）を含む群から選択される少なくとも１つの元素をさらに含む材料で形成される
請求項９に記載の半導体記憶装置。

【請求項11】

前記電極膜の外側面は、前記複数の強誘電体膜に対応する複数の凸部を有する
請求項１に記載の半導体記憶装置。

【請求項12】

前記電極膜の外側面は、前記複数の強誘電体膜に対応する複数の凹部を有する
請求項１に記載の半導体記憶装置。

【請求項13】

酸化物を含む絶縁層を介して複数の半導体層を積層して積層体を形成することと、
前記積層体内を積層方向に貫通するホールを形成することと、
前記ホールに露出された前記複数の半導体層のそれぞれの端面を後退させ、前記ホールの内側面に複数の第１の凹部を形成することと、
前記ホールの内側面の前記複数の第１の凹部に強誘電体を埋め込み、前記複数の半導体層に対応する位置に複数の強誘電体膜を形成することと、
前記複数の半導体層のそれぞれにおける前記絶縁層に接する部分を酸化して、前記絶縁層を厚膜化し、前記半導体層を薄膜化することと、
を含む半導体記憶装置の製造方法。

【請求項14】

前記ホールの側面及び底面に半導体を堆積し、前記半導体の内側に絶縁物を堆積し、前記積層体を前記積層方向に貫通する電極膜及びコア部材を形成することをさらに備え、
前記酸化は、
前記電極膜における前記コア部材に接する部分を酸化して、前記コア部材を広径化し、前記電極膜を薄膜化することを含む
請求項１３に記載の半導体記憶装置の製造方法。

【請求項15】

前記複数の強誘電体膜の形成の後、電極材の埋め込みの前に、前記ホールに露出された複数の絶縁層のそれぞれの端面を後退させ、前記ホールの内側面に複数の第２の凹部を形成することをさらに含む
請求項１３に記載の半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置、及び半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

強誘電体膜を用いたメモリセルが設けられる半導体記憶装置では、強誘電体膜へ印加する電界の向きに応じて、メモリセルへの情報の書き込み・消去が行われる。半導体記憶装置では、書き込み・消去のサイクル数が増えると書き込み・消去の特性が劣化し得る。半導体記憶装置では、書き込み・消去を含む動作の信頼性を向上することが望まれる。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】ＭａｘｉｍｉｌｉａｎＬｅｄｅｒｅｒ，＊ＲｉｃａｒｄｏＯｌｉｖｏ，ＤａｖｉｄＬｅｈｎｉｎｇｅｒ，ＳｕｋｈｒｏｂＡｂｄｕｌａｚｈａｎｏｖ，ＴｈｏｍａｓＫaｍｐｆｅ，ＳｖｅｎＫｉｒｂａｃｈ，ＣｌｅｍｅｎｓＭａｒｔ，ＫｏｎｒａｄＳｅｉｄｅｌ，ａｎｄＬｕｋａｓＭ．Ｅｎｇ “ＯｎｔｈｅＯｒｉｇｉｎｏｆＷａｋｅ－ＵｐａｎｄＡｎｔｉｆｅｒｒｏｅｌｅｃｔｒｉｃ－ＬｉｋｅＢｅｈａｖｉｏｒｉｎＦｅｒｒｏｅｌｅｃｔｒｉｃＨａｆｎｉｕｍＯｘｉｄｅ”，Ｐｈｙｓ．ＳｔａｔｕｓＳｏｌｉｄｉＲＲＬ２０２１，２１０００８６

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、動作信頼性を向上できる半導体記憶装置、及び半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、積層体と電極膜と複数の強誘電体膜とを有する半導体記憶装置が提供される。積層体は、複数の電極層が絶縁層を介して積層される。電極膜は、積層体内を積層方向に延びる。複数の強誘電体膜は、それぞれが電極層と電極膜との間に配される。積層体における電極層と電極膜とが強誘電体膜を介して交差する位置にメモリセルが設けられる。交差する位置において、強誘電体膜の積層方向の厚さは、電極層の積層方向の厚さより厚い。強誘電体膜の電極層側の側面は、積層方向に平坦である。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態にかかる半導体記憶装置の構成を示す斜視図。

【図2】第１の実施形態にかかる半導体記憶装置の構成を示すブロック図。

【図3】第１の実施形態におけるメモリセルアレイの構成を示す回路図。

【図4】第１の実施形態におけるメモリセルアレイの構成を示す断面図。

【図5】第１の実施形態におけるメモリセルアレイの構成を示す平面図。

【図6】第１の実施形態における強誘電体膜の結晶軸の方向を示す斜視図。

【図7】第１の実施形態におけるメモリセルの動作特定を示す図。

【図8】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【図9】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【図10】第１の実施形態にかかる半導体記憶装置の製造方法を示す斜視図。

【図11】第１の実施形態の変形例にかかる半導体記憶装置の製造方法を示す断面図。

【図12】第２の実施形態にかかる半導体記憶装置の概略構成を示す斜視図。

【図13】第２の実施形態におけるメモリセルアレイの構成を示す断面図。

【図14】第２の実施形態におけるメモリセルアレイの構成を示す平面図。

【図15】第３の実施形態におけるメモリセルアレイの構成を示す断面図。

【図16】第３の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【図17】第３の実施形態における絶縁層リセス量を示す断面図。

【図18】第３の実施形態における絶縁層リセス量とメモリセルの動作電圧との関係を示す図。

【図19】第４の実施形態におけるメモリセルアレイの構成を示す断面図。

【図20】第４の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0008】

（第１の実施形態）
第１の実施形態にかかる半導体記憶装置は、強誘電体膜を用いたメモリセルが設けられ、強誘電体膜へ印加する電界の向きに応じて、情報の書き込み・消去が行われるが、書き込み・消去を含む動作の信頼性を向上するための工夫が施される。

【0009】

半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１の構成を示す斜視図である。

【0010】

半導体記憶装置１は、３次元的な半導体メモリであり、例えば、強誘電体メモリである。半導体記憶装置１は、メモリセルアレイ２、ワード線ＷＬ、選択ゲート線ＳＧＤ、選択ゲート線ＳＧＳ、ビット線ＢＬ、及びソース線ＳＬを有している。なお、以下では、ビット線ＢＬの延在方向をＹ方向とし、メモリセルトランジスタの積層方向をＺ方向とし、Ｙ方向及びＺ方向に垂直な方向をＸ方向とする。

【0011】

選択ゲート線ＳＧＳは、絶縁層７を介して基板ＳＵＢの上に積層される。図１の例では、選択ゲート線ＳＧＳは３層設けられる。ワード線ＷＬは、最上層の選択ゲート線ＳＧＳの上に絶縁層７を介して積層される。図１の例では、ワード線ＷＬはＺ方向に沿って、絶縁層７と交互に複数層設けられる。選択ゲート線ＳＧＤは、最上層のワード線ＷＬの上に絶縁層７を介して積層される。選択ゲート線ＳＧＳ、ワード線ＷＬおよび選択ゲート線ＳＧＤは、それぞれＸ方向及びＹ方向に延びる板状である。

【0012】

図１の例では、選択ゲート線ＳＧＤ、ワード線ＷＬ、及び選択ゲート線ＳＧＳは、スリットＳＴによりＹ方向に分断され絶縁される。ソース線ＳＬは、層間絶縁膜８１を介して基板ＳＵＢの＋Ｚ側に配されている。スリットＳＴは、ソース線ＳＬの＋Ｚ側に設けられ、Ｘ方向及びＺ方向に延在する。

【0013】

選択ゲート線ＳＧＤは、例えば、分断膜ＳＨＥによりＹ方向に分断される。図１の例では、Ｙ方向に分割された選択ゲート線ＳＧＤ０と選択ゲート線ＳＧＤ１が示されている。分断膜ＳＨＥは、ワード線ＷＬの上方（＋Ｚ側）に設けられ、Ｘ方向及びＺ方向に延在する。このため、ワード線ＷＬ上には、選択ゲート線ＳＧＤ０と選択ゲート線ＳＧＤ１とがＹ方向に並んで配置される。図１の例では、選択ゲート線ＳＧＤ０および選択ゲート線ＳＧＤ１は、それぞれ、３層設けられる。

【0014】

基板ＳＵＢは、例えば、シリコン基板である。選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤは、例えば、タングステン（Ｗ）などの金属を主成分とする材料で形成され得る。絶縁層７および層間絶縁膜８１は、例えば、酸化シリコンなどの絶縁体で形成され得る。

【0015】

半導体記憶装置１は、複数の柱状体４をさらに備える。柱状体４は、選択ゲート線ＳＧＳ、ワード線ＷＬおよび選択ゲート線ＳＧＤを貫いて、それらの積層方向であるＺ方向に延びる。選択ゲート線ＳＧＤの上方には、複数のビット線ＢＬが設けられる。

【0016】

柱状体４は、それぞれコンタクトプラグ３１を介してビット線ＢＬに電気的に接続される。例えば、選択ゲート線ＳＧＤ０を共有する柱状体４のうちの１つと、選択ゲート線ＳＧＤ１を共有する柱状体４のうちの１つは、１つのビット線ＢＬに電気的に接続される。柱状体４は、柱状のチャネル領域を含む。

【0017】

なお、図１では、図示の簡略化のために、選択ゲート線ＳＧＤとビット線ＢＬとの間に設けられる層間絶縁膜を省略している。

【0018】

半導体記憶装置１では、選択ゲート線ＳＧＤ、ワード線ＷＬ、及び選択ゲート線ＳＧＳが、それぞれ、導電層で構成される。ソース線ＳＬの＋Ｚ側には、導電層と絶縁層とが交互に積層された積層体ＳＳＴが構成される。柱状体４の柱状のチャネル領域は、半導体膜で構成される。積層体ＳＳＴが柱状体４で貫通されて３次元的なメモリセルの配列（メモリセルアレイ）が構成される。

【0019】

すなわち、半導体記憶装置１において、ワード線ＷＬと柱状体４とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイ２が構成される。また、選択ゲート線ＳＧＳと柱状体４とが交差する部分がソース側の選択ゲートとして機能し、選択ゲート線ＳＧＤ０，ＳＧＤ１と柱状体４とが交差する部分がドレイン側の選択ゲートとして機能する。半導体記憶装置１では、積層体ＳＳＴにおけるワード線ＷＬの積層数を増やすことによって、より微細なパターニング技術を利用しなくても、記憶容量を増加することが可能である。

【0020】

図２は、半導体記憶装置１の概略構成を示すブロック図である。図２に示すように、半導体記憶装置１は、メモリセルアレイ２、周辺回路１００、及びインタフェース２００を有している。周辺回路１００は、ＷＬ駆動回路１１０、ＳＧＳ駆動回路１２０、ＳＧＤ駆動回路１３０、ＳＬ駆動回路１４０、及びセンスアンプ回路１５０を含む。

【0021】

ＷＬ駆動回路１１０は、ワード線ＷＬへの印加電圧を制御する回路であり、ＳＧＳ駆動回路１２０は、選択ゲート線ＳＧＳに印加する電圧を制御する回路である。ＳＧＤ駆動回路１３０は、選択ゲート線ＳＧＤに印加する電圧を制御する回路であり、ＳＬ駆動回路１４０は、ソース線ＳＬに印加する電圧を制御する回路である。センスアンプ回路１５０は、ビット線ＢＬに印加する電圧を制御する回路であるとともに、選択されたメモリセルからの信号に応じて読み出したデータを判定する回路である。

【0022】

周辺回路１００は、インタフェース２００経由で外部（例えば、半導体記憶装置１が適用されるメモリシステムのメモリコントローラ）から入力された指示に基づいて、半導体記憶装置１の動作を制御する。

【0023】

次に、メモリセルアレイ２の回路構成について図３を用いて説明する。図３は、メモリセルアレイ２の構成を示す回路図である。

【0024】

メモリセルアレイ２は、各々が複数のメモリセルトランジスタＭＴの集合である複数のブロックＢＬＫを有する。以下では、メモリセルトランジスタＭＴを単にメモリセルＭＴと呼ぶことにする。

【0025】

各ブロックＢＬＫは、ワード線ＷＬおよびビット線ＢＬに関連付けられたメモリセルＭＴの集合である複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を有する。各ブロックＢＬＫは、例えば、６４本のワード線ＷＬ０～ＷＬ６３及びｋ＋１本のビット線ＢＬ０～ＢＬｋに関連付けられる。ｋは、任意の２以上の整数である。

【0026】

各ストリングユニットＳＵ０～ＳＵ３は、メモリセルＭＴが直列接続された複数のメモリストリングＭＳＴを有する。なお、図３では、４つのストリングユニットＳＵ０～ＳＵ３が例示されるが、ストリングユニットＳＵ０～ＳＵ３の数は２以下でもよいし、４以上でもよい。ストリングユニットＳＵ内のメモリストリングＭＳＴの数は任意である。

【0027】

複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３は、複数の選択ゲート線ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３に対応しているとともに選択ゲート線ＳＧＳを共有しており、ブロックＢＬＫにおける複数の駆動単位として機能する。各ストリングユニットＳＵは、その対応する選択ゲート線ＳＧＤと選択ゲート線ＳＧＳとで駆動され得る。また、各ストリングユニットＳＵは、複数のメモリストリングＭＳＴを含む。

【0028】

各メモリストリングＭＳＴは、ワード線ＷＬに交差する位置にメモリセルＭＴを有する。例えば、各メモリストリングＭＳＴは、６４個のメモリセルＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＤＧＴ，ＳＧＴを含んでいる。

【0029】

メモリセルＭＴは、電極層と電極膜との間に強誘電体膜を有し、電極層及び電極膜を介して強誘電体膜へ印加される電界の向きに応じて、情報の書き込み・消去が行われ得る。電極層は、ワード線ＷＬに対応し、電極膜は、ビット線ＢＬにストリング状に接続されたチャネル領域に対応する。

【0030】

６４個のメモリセルＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＤＧＴのソースと選択トランジスタＳＧＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳＴ内のメモリセルＭＴの個数は６４個に限定されない。

【0031】

各ストリングユニットＳＵ０～ＳＵ３における選択トランジスタＤＧＴのゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対して各ストリングユニットＳＵにおける選択トランジスタＳＧＴのゲートは、例えば選択ゲート線ＳＧＳに共通接続される。

【0032】

各ストリングユニットＳＵ内にある各メモリストリングＭＳＴの選択トランジスタＤＧＴのドレインは、それぞれ異なるビット線ＢＬ０～ＢＬｋに接続される。また、ビット線ＢＬ０～ＢＬｋは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのメモリストリングＭＳＴを共通に接続する。更に、各選択トランジスタＳＧＴのソースは、ソース線ＳＬに共通に接続されている。

【0033】

つまりストリングユニットＳＵは、異なるビット線ＢＬ０～ＢＬｋに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたメモリストリングＭＳＴの集合である。また各ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵ０～ＳＵ３の集合である。そしてメモリセルアレイ２は、ビット線ＢＬ０～ＢＬｋを共通にする複数のブロックＢＬＫの集合である。

【0034】

なお、ワード線ＷＬを共有するメモリセルＭＴの群を「メモリセルグループＭＣＧ」と呼ぶことにすると、メモリセルグループＭＣＧは、ワード線ＷＬを介して一括して所定の電圧（例えば、書き込み電圧、読み出し電圧）を印加可能なメモリセルＭＴの集合の最小単位である。

【0035】

次に、メモリセルアレイ２の断面構成について図４を用いて説明する。図４は、メモリセルアレイ２の構成を示す断面図である。

【0036】

半導体記憶装置１において、基板ＳＵＢの＋Ｚ側には、層間絶縁膜８１を介して導電層３が配される。導電層３は、不純物を含む半導体（例えば、シリコン）を主成分とする材料または導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電層３は、ＸＹ方向に板状に延び、ソース線ＳＬ（図１参照）として機能する。導電層３の＋Ｚ側には、複数の柱状体４が配される。図４では、複数の柱状体４のうちの１つが例示される。複数の柱状体４は、ＸＹ方向に配列される。各柱状体４は、積層体ＳＳＴ（図１参照）内をＺ方向に延びる。

【0037】

各柱状体４は、Ｚ方向に沿った中心軸ＣＡを有する概ね柱形状を有し、例えば略円柱形状を有する。各柱状体４は、＋Ｚ側端の径に比べて－Ｚ側端の径が狭いテーパ形状を有してもよい。各柱状体４は、＋Ｚ側端の径に比べて－Ｚ側端の径が狭く且つ＋Ｚ側端及び－Ｚ側端の間の所定のＺ位置で径が広がったボーイング形状を有してもよい。図４では、簡略化のため、各柱状体４の形状として、略円柱形状が例示される。

【0038】

各柱状体４は、その外側面に複数の凸部を有する。複数の凸部は、Ｚ方向に離間しながら配列される。各凸部は、中心軸ＣＡを中心とする略中空円盤形状を有する。

【0039】

柱状体４は、図４及び図５に示すように、中心軸ＣＡ側から順にコア部材ＣＲ、半導体膜（電極膜）ＣＨ、強誘電体膜ＦＥを有する。図５は、メモリセルＭＴの構成を示すＸＹ方向の拡大断面図であり、図４をＡ－Ａ線に沿って切った場合のＸＹ断面図を拡大したものである。

【0040】

コア部材ＣＲは、柱状体４の中心軸ＣＡ近傍に配され柱状体４の中心軸ＣＡに沿って延びた略円柱形状を含む。コア部材ＣＲは、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。

【0041】

半導体膜ＣＨは、コア部材ＣＲを外側から囲むように配され柱状体４の中心軸ＣＡに沿って延びた略円筒状の形状を含む。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。

【0042】

複数の強誘電体膜ＦＥは、柱状体４の外側面に配され、外側面における複数の凸部を形成する。複数の強誘電体膜ＦＥは、互いにＺ方向に離間しながら、中心軸ＣＡに沿ってＺ方向に配列される。各強誘電体膜ＦＥは、導電膜６に対応したＺ位置に配される。各強誘電体膜ＦＥは、半導体膜ＣＨを外側から囲むように配され中心軸ＣＡを内側に含む略中空円盤形状を含む。強誘電体膜ＦＥの内側面８ｉは、中心軸ＣＡを向く。強誘電体膜ＦＥの外側面８は、中心軸ＣＡと反対側を向く。

【0043】

強誘電体膜ＦＥは、強誘電体を主成分とする材料で形成され得る。強誘電体膜ＦＥは、例えば、ハフニウム酸化物（ＨｆＯ）を主成分とする材料で形成され得る。強誘電体膜ＦＥは、シリコン（Ｓｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）を含む群から選択される少なくとも１つの元素をさらに含む材料で形成されてもよい。

【0044】

柱状体４の半導体膜ＣＨは、－Ｚ側でソース線ＳＬとしての導電層３に接続され、＋Ｚ側でコンタクトプラグ３１を介してビット線ＢＬとして機能する導電層９に接続される。すなわち、半導体膜ＣＨは、メモリストリングＭＳＴにおけるチャネル領域（アクティブ領域）を含む。

【0045】

積層体ＳＳＴでは、導電層（電極層）６と絶縁層７とが交互に繰り返し積層される。各導電層６は、ＸＹ方向に板状に延びる。各導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁層７は、ＸＹ方向に板状に延びる。各絶縁層７は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。

【0046】

なお、図示しないが、柱状体４は、半導体膜ＣＨ及び強誘電体膜ＦＥ間に絶縁膜が介在する構造であってもよい。また、各導電層６は、＋Ｚ側の面、－Ｚ側の面、及び柱状体４に対向する面が絶縁膜で覆われていてもよい。

【0047】

積層体ＳＳＴにおいて、Ｚ方向に互いに離間して配される複数の導電層６のうち、最も－Ｚ側の導電層６は、選択ゲート線ＳＧＳとして機能し、最も＋Ｚ側の導電層６は、選択ゲート線ＳＧＤとして機能し、他の導電層６は、ワード線ＷＬ０～ＷＬ６３として機能する。図４では、ワード線ＷＬ２～ＷＬ４として機能する導電層６が例示される。

【0048】

図示しないが、柱状体４は、選択ゲート線ＳＧＳの導電層６と交差する位置において、部分的に絶縁膜が配されていてもよく、選択ゲート線ＳＧＤの導電層６と交差する位置において、部分的に絶縁膜が配されていてもよい。

【0049】

選択ゲート線ＳＧＳの導電層６が半導体膜ＣＨと交差する位置には、選択トランジスタＳＧＴ（図３参照）が形成される。選択ゲート線ＳＧＳの導電層６と半導体膜ＣＨとの間に介在する絶縁膜がゲート絶縁膜として機能する。ワード線ＷＬ０の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ０（図３参照）が形成される。ワード線ＷＬ１の導電層６が半導体膜ＣＨと交差する位置には、メモリセルＭＴ１が形成される。ワード線ＷＬ２の導電層６が半導体膜ＣＨと交差する位置には、メモリセルＭＴ２が形成される。ワード線ＷＬ３の導電層６が半導体膜ＣＨと交差する位置には、メモリセルＭＴ３が形成される。ワード線ＷＬ４の導電層６が半導体膜ＣＨと交差する位置には、メモリセルＭＴ４が形成される。選択ゲート線ＳＧＤの導電層６が半導体膜ＣＨと交差する位置には、選択トランジスタＤＧＴ（図３参照）が形成される。選択ゲート線ＳＧＤの導電層６と半導体膜ＣＨとの間に介在する絶縁膜がゲート絶縁膜として機能する。

【0050】

ここで、各強誘電体膜ＦＥは、略中空円盤形状を含み、電圧Ｅが半導体膜ＣＨから導電層６へ向かう方向、又は、導電層６から半導体膜ＣＨへ向かう方向に印加される。強誘電体膜ＦＥの内側面８ｉと外側面８とに分極電荷が発生し得る。すなわち、電圧Ｅの印加方向は、ＸＹ平面に沿った方向であり、略ＸＹ平面内における中心軸ＣＡからの放射方向又は放射方向の反対方向となる。図４に例示する中心軸ＣＡを通るＹＺ断面では、Ｙ方向に沿った方向である。

【0051】

各強誘電体膜ＦＥは、多結晶の形態であってもよい。強誘電体膜ＦＥでは、強誘電性を示す結晶と反強誘電性を示す結晶とが混在し得る。例えば、強誘電体膜ＦＥでは、それぞれが直方晶である複数の結晶を含む。各結晶は、３つの結晶軸（ａ軸、ｂ軸、ｃ軸）を有する。３つの結晶軸のうち、ｂ軸は、ａ軸より短い。ｃ軸は、ａ軸より短く、ｂ軸より長い。ｃ軸は、分極軸として機能する。

【0052】

結晶が強誘電性を示すか反強誘電性を示すかは、強誘電体膜ＦＥへの電圧Ｅの印加方向と強誘電体膜ＦＥにおけるその結晶の配向方向とに依存する。ｃ軸が電圧Ｅの印加方向に交差するように結晶が配向していれば、その結晶は、反強誘電性を示す傾向にある。ｃ軸が電圧Ｅの印加方向に沿うように（例えば、ｃ軸が電圧Ｅの印加方向に平行になるように）結晶が配向していれば、その結晶は、強誘電性を示す傾向にある。

【0053】

例えば、図６（ａ）に示す結晶の配向方向では、ｃ軸が電圧Ｅの印加方向に交差する。図６は、強誘電体膜ＦＥの結晶軸の方向を示す斜視図である。この結晶は、反強誘電性を示す。ａ軸は積層方向（Ｚ方向）に略平行であり、ｂ軸は平面方向（ＸＹ方向）内で電圧Ｅの印加方向に略平行であり、ｃ軸は平面方向（ＸＹ方向）内で電圧Ｅの印加方向に略垂直である。中心軸ＣＡを通るＹＺ断面（図４参照）では、ａ軸がＺ方向に略平行であり、ｂ軸がＹ方向に略平行であり、ｃ軸がＸ方向に略平行である。

【0054】

図６（ｂ）に示す結晶の配向方向では、ｃ軸が電圧Ｅの印加方向に交差する。この結晶は、反強誘電性を示す。ｃ軸は積層方向（Ｚ方向）に略平行であり、電圧Ｅの印加方向に略垂直である。ｂ軸は平面方向（ＸＹ方向）内で電圧Ｅの印加方向に略平行であり、ａ軸は平面方向（ＸＹ方向）内で電圧Ｅの印加方向に略垂直である。中心軸ＣＡを通るＹＺ断面（図４参照）では、ａ軸がＸ方向に略平行であり、ｂ軸がＹ方向に略平行であり、ｃ軸がＺ方向に略平行である。

【0055】

一方、図６（ｃ）に示す結晶の配向方向では、ｃ軸が電圧Ｅの印加方向に沿う。この結晶は、強誘電性を示す。ａ軸は積層方向（Ｚ方向）に略平行であり、ｃ軸は平面方向（ＸＹ方向）内で電圧Ｅの印加方向に略平行であり、ｂ軸は平面方向（ＸＹ方向）内で電圧Ｅの印加方向に略垂直である。中心軸ＣＡを通るＹＺ断面（図４参照）では、ａ軸がＺ方向に略平行であり、ｂ軸がＸ方向に略平行であり、ｃ軸がＹ方向に略平行である。

【0056】

各メモリセルＭＴの強誘電体膜ＦＥにおいて、反強誘電性を示す結晶の割合が多いと、自発分極しにくく、分極電荷量を確保しにくいため、メモリセルＭＴに情報をライトしにくい。強誘電性を示す結晶の割合が多ければ、自発分極しやすく、分極電荷量を確保しやすいため、メモリセルＭＴに情報をライトしやすい。

【0057】

各メモリセルＭＴにおいて、導電層６がゲート電極として機能し、半導体膜ＣＨがチャネル領域として機能し、強誘電体膜ＦＥが導電層６への接触界面と半導体膜ＣＨへの接触界面とにそれぞれ分極電荷を発生可能な２端子素子として機能する。

【0058】

例えば、半導体膜ＣＨに対して導電層６が正となる電界（Ｅ＞０）が強誘電体膜ＦＥに印加されると、メモリセルＭＴにＶｔｈが負方向シフトとなるライトが起こる。メモリセルＭＴに“１”がライトされ得る。メモリセルＭＴは、自発分極しやすければ、“１”を保持し得る。例えば、メモリセルＭＴが図７（ｂ）に実線で示すような強誘電性を示す場合、強誘電体膜ＦＥへの電圧Ｅの印加を解除した状態で、強誘電体膜ＦＥは、その側面８ｉ近傍に正極性の分極電荷量ΔＱ＝Ｑ_１（＞０）を保持する。分極電荷量ΔＱ＝Ｑ_１は、ビット値“１”に相当する。

【0059】

半導体膜ＣＨに対して導電層６が負となる電界（Ｅ＜０）が強誘電体膜ＦＥに印加されると、メモリセルＭＴにＶｔｈが正方向シフトとなるイレーズが起こる。メモリセルＭＴから“１”がイレーズされ得る。メモリセルＭＴは、自発分極しやすければ、“０”を保持し得る。例えば、メモリセルＭＴが図７（ｂ）に実線で示すような強誘電性を示す場合、強誘電体膜ＦＥへの電圧Ｅの印加を解除した状態で、強誘電体膜ＦＥは、その側面８ｉ近傍に負極性の分極電荷量ΔＱ＝Ｑ_２（＜０）を保持する。分極電荷量ΔＱ＝Ｑ_０は、ビット値“０”に相当する。

【0060】

各メモリセルＭＴは、初期の状態で強誘電体膜ＦＥにおける強誘電性を示す結晶の割合が多いと、耐久性（Ｅｎｄｕｒａｎｃｅ特性）が低い傾向にある。逆に、初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多いと、耐久性（Ｅｎｄｕｒａｎｃｅ特性）が高い傾向にある。

【0061】

例えば、図７（ａ）に、メモリセルＭＴのライト・イレーズサイクル数に伴う分極電荷量ΔＱの変化を示す。図７（ａ）において、縦軸は、“１”がライトされ電圧Ｅの印加が解除された状態の分極電荷量ΔＱを示し、分極電荷量ΔＱが多いほどライト特性が良好であることを示す。横軸は、ライト・イレーズサイクル数を示す。

【0062】

図７（ａ）に一点鎖線で示すように、初期の状態で強誘電体膜ＦＥにおける強誘電性を示す結晶の割合が多い場合、強誘電体膜ＦＥ全体として強誘電性を示す。メモリセルＭＴは、初期の状態から、図７（ｂ）に実線で示すように、電圧Ｅの印加を解除した状態における分極電荷量ΔＱを確保しやすく、メモリセルＭＴに情報をライトしやすい。この場合、メモリセルＭＴへのライト・イレーズが繰り返し行われ、ライト・イレーズサイクル数が所定数Ｎｔｈに達すると、図７（ａ）に示すように、電圧Ｅ非印加時の分極電荷量ΔＱが急激に減少し、メモリセルＭＴのライト特性が急激に劣化する。

【0063】

実施形態における強誘電体膜ＦＥは、図７（ａ）に二点鎖線で示すように、初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなるように構成される。強誘電体膜ＦＥ全体として反強誘電性を示す。メモリセルＭＴは、初期の状態で、図７（ｂ）に点線で示すように、電圧Ｅ非印加時の分極電荷量ΔＱが少なく、メモリセルＭＴに情報をライトしにくい。

【0064】

この状態から、メモリセルＭＴへのライト・イレーズが繰り返し行われると、強誘電体膜ＦＥにおける強誘電性を示す結晶の割合が増加し、強誘電体膜ＦＥ全体として概ね強誘電性を示すようになる。メモリセルＭＴは、図７（ｂ）に実線で示すように、強誘電体膜ＦＥへの電圧印加を解除した状態で、強誘電体膜ＦＥの分極電荷が残るようになる。ライト・イレーズ数の増加に伴い強誘電体膜ＦＥが概ね反強誘電性を示す状態から概ね強誘電性を示す状態へ遷移することは、ウェイクアップと呼ばれる。ウェイクアップにより、メモリセルＭＴは、電圧Ｅの印加を解除した状態における分極電荷量ΔＱを確保しやすく、メモリセルＭＴに情報をライトしやすくなる。

【0065】

図７（ａ）に二点鎖線で示されるように、メモリセルＭＴへのライト・イレーズが繰り返し行われ、ライト・イレーズサイクル数が所定数Ｎｔｈに達しても、メモリセルＭＴのライト特性が比較的良好に維持され得る。

【0066】

ここで、半導体記憶装置１は、図１、図４、図５に示すように、積層体ＳＳＴにおける導電層６と半導体膜ＣＨとが強誘電体膜ＦＥを介して交差する位置にメモリセルＭＴが設けられる。交差する位置において、強誘電体膜ＦＥの積層方向（Ｚ方向）の厚さは、導電層６の積層方向の厚さより厚い。この構造は、後述のように、反強誘電性を示す結晶の割合を多くする結晶配向制御で製造されるものであり、初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなることに適した構造である。初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなる構造は、初期の状態で強誘電体膜ＦＥにおける強誘電性を示す結晶の割合が多い構造に比べて、ライト・イレーズサイクル数の増加に対するライト特性の劣化を抑制でき（図７（ａ）、図７（ｂ）参照）、耐久性（Ｅｎｄｕｒａｎｃｅ特性）を向上できる。

【0067】

すなわち、メモリセルＭＴが設けられる交差位置において強誘電体膜ＦＥの積層方向の厚さが導電層６の積層方向の厚さより厚い構造により、半導体記憶装置１の動作信頼性を向上することに適した構造を提供できる。

【0068】

また、図４に示すように、強誘電体膜ＦＥの導電層６側の側面８は、積層方向（Ｚ方向）に平坦である。強誘電体膜ＦＥの半導体膜ＣＨ側の側面８ｉは、積層方向（Ｚ方向）に平坦である。この構造により、半導体膜ＣＨから導電層６へ向かう方向、又は、導電層６から半導体膜ＣＨへ向かう方向に電圧Ｅが印加される際に、各側面８，８ｉにおける電界集中の発生を抑制でき、強誘電体膜ＦＥへ比較的一様な電界を印加することができる。これにより、強誘電体膜ＦＥの内側面８ｉと外側面８とに効率的に分極電荷を発生させることができ、半導体記憶装置１の動作信頼性を向上できる。

【0069】

次に、半導体記憶装置１の製造方法について図８～図１０を用いて説明する。図８（ａ）～図８（ｃ）、図９（ａ）～図９（ｃ）は、半導体記憶装置１の製造方法を示す断面図である。図１０（ａ）、図１０（ｂ）は、半導体記憶装置１の製造方法を示す斜視図である。

【0070】

図８（ａ）に示す工程では、基板ＳＵＢ（図１参照）にトランジスタを形成し、基板ＳＵＢ上に、コンタクトプラグ、配線膜及びビアプラグ等を形成するとともにそれらの周囲に層間絶縁膜を形成する。これにより、周辺回路１００（図２参照）が形成される。その後、基板ＳＵＢの＋Ｚ側に層間絶縁膜８１を堆積する。層間絶縁膜８１（図１参照）は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。層間絶縁膜８１の＋Ｚ側に導電層３（図４参照）が堆積される。導電層３は、不純物を含む半導体（例えば、シリコン）を主成分とする材料または導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電層３の＋Ｚ側に、絶縁層７ａと半導体層５ａとを交互に複数回堆積して積層体ＳＳＴａを形成する。絶縁層７ａは、半導体酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。半導体層５ａは、半導体（例えば、アモルファスシリコン）を主成分とする材料で形成され得る。各絶縁層７ａ及び各半導体層５ａは、概ね同様な膜厚で堆積され得る。

【0071】

メモリホール１０ａの形成位置が開口されたレジストパターンを各積層体ＳＳＴａの最上の絶縁層７ａの上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、積層体ＳＳＴａを貫通し導電層３に到達するメモリホール１０ａを形成する。

【0072】

図８（ｂ）に示す工程では、メモリホール１０ａで露出された半導体層５ｂの側面をエッチングして後退させる半導体層リセス処理を行う。半導体層リセス処理により、メモリホール１０ｂの内側面に凹部１０ａ１を形成する。凹部１０ａ１は、積層体ＳＳＴａにおける半導体層５ｃのＺ位置において、メモリホール１０ｂの内側面に対してメモリホール１０ｂの中心軸ＣＡから遠ざかる方向に窪むように形成される。例えば、絶縁層７ｂに対する半導体層５ｃのエッチング選択比が高いエッチャントを用いてメモリホール１０ｂの内側面をウェットエッチングする。あるいは、絶縁層７ｂに対する半導体層５ｃのエッチング選択比が高い処理ガスを用いた等方性エッチングの条件でメモリホール１０ｂの内側面をドライエッチングする。これにより、メモリホール１０ｂで露出された半導体層５ｃの側面をエッチングして後退させ、メモリホール１０ｂの内側面に凹部１０ａ１を形成することができる。メモリホール１０ｂの内側面に対する凹部１０ａ１の窪み幅（リセス量）は、エッチング時間で調整され得る。凹部１０ａ１のＺ方向の幅は、半導体層５ｃの膜厚とほぼ均等である。

【0073】

図８（ｃ）に示す工程では、メモリホール１０ｂの側面及び底面に、強誘電体膜ＦＥａが堆積される。強誘電体膜ＦＥａは、アモルファス状態で堆積される。このとき、凹部１０ａ１内に強誘電体膜ＦＥａが埋め込まれる。強誘電体膜ＦＥａは、強誘電体を主成分とする材料で形成され得る。

【0074】

強誘電体膜ＦＥは、例えば、ハフニウム酸化物（ＨｆＯ）を主成分とする材料で形成され得る。強誘電体膜ＦＥａは、シリコン（Ｓｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）を含む群から選択される少なくとも１つの元素をさらに含む材料で形成されてもよい。

【0075】

図９（ａ）、図１０（ａ）に示す工程では、メモリホール１０ｃの形成位置が開口されたレジストパターンを各積層体ＳＳＴｂの最上の（最も＋Ｚ側の）絶縁層７ｂの上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、積層体ＳＳＴｂを貫通し導電層３に到達するメモリホール１０ｃを形成する。これにより、強誘電体膜ＦＥａにおける凹部１０ａ１に埋め込まれた部分を強誘電体膜ＦＥとして残しながら、強誘電体膜ＦＥａにおけるメモリホール１０ｃに相当する部分が除去される。

【0076】

図９（ｂ）、図１０（ｂ）に示す工程では、積層体ＳＳＴｃが熱酸化される。これにより、アモルファス状態の強誘電体膜ＦＥは、結晶化され、多結晶の状態になる。それとともに、半導体層５ｃにおける絶縁層７ｂへの接触面近傍の部分が酸化され、半導体層５ｄが薄膜化され、結晶化されるとともに絶縁層７が厚膜化される。

【0077】

このとき、図１０（ｂ）に示すように、各絶縁層７がＺ方向に伸びる。例えば３層の絶縁層７に対する積層体の高さは、図１０（ａ）に示すＨ１から図１０（ｂ）に示すＨ２（＞Ｈ１）に伸びる。これにより、図９（ｂ）、図１０（ｂ）に点線の矢印で示すように、各強誘電体膜ＦＥには、Ｚ方向に沿った引張応力Ｆが作用する。引張応力Ｆは、強誘電体膜ＦＥの＋Ｚ側の絶縁層７が強誘電体膜ＦＥを＋Ｚ側に引っ張る応力、又は、強誘電体膜ＦＥの－Ｚ側の絶縁層７が強誘電体膜ＦＥを－Ｚ側に引っ張る応力を含む。

【0078】

強誘電体膜ＦＥは、結晶化された直後において、含まれる複数の結晶の配向方向がランダムである。引張応力Ｆの作用により、複数の結晶軸（ａ軸、ｂ軸、ｃ軸）のうち、最も長いａ軸が引張応力Ｆに沿うような配向方向の結晶の割合が多くなり得る。図６（ｂ）の配向方向の結晶の割合に比べて、図６（ａ）、図６（ｃ）の配向方向の結晶の割合が多くなり得る。図６（ａ）の配向方向の結晶の割合と図６（ｃ）の配向方向の結晶の割合とは均等になり得る。これにより、強誘電体膜ＦＥでは図６（ａ）又は図６（ｃ）の配向方向の結晶の割合が多くなり、強誘電体膜ＦＥ全体として反強誘電性を示すようになる。

【0079】

図９（ｃ）に示す工程では、積層体ＳＳＴｃの半導体層５ｄが除去される。除去によって形成された空隙に導電層６が埋め込まれる。導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。これにより、半導体層５ｄが導電層６でリプレースされ、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴが形成される。

【0080】

メモリホール１０ｃの側面及び底面に半導体（電極材）が堆積され、半導体膜（電極膜）ＣＨが形成される。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。そして、メモリホール１０ｃにコア部材ＣＲが埋め込まれる。コア部材ＣＲは、シリコン酸化物等の絶縁物で形成され得る。これにより、中心軸ＣＡに対してコア部材ＣＲ、半導体膜ＣＨ、複数の強誘電体膜ＦＥが同心円状に配され、積層体ＳＳＴをＺ方向に貫通する柱状体４が形成される。

【0081】

このように、図８～図１０に示す製造方法により、図１～図５に示す半導体記憶装置１を製造することができる。

【0082】

以上のように、第１の実施形態では、半導体記憶装置１において、積層体ＳＳＴにおける導電層（電極層）６と半導体膜（電極膜）ＣＨとが強誘電体膜ＦＥを介して交差する位置にメモリセルＭＴが設けられる。交差する位置において、強誘電体膜ＦＥの積層方向の厚さは、導電層６の積層方向の厚さより厚い。この構造は、強誘電体膜ＦＥにＺ方向の引張応力Ｆが作用するような結晶配向制御で製造されるものであり、初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなることに適した構造である。すなわち、メモリセルＭＴが設けられる交差位置において強誘電体膜ＦＥの積層方向の厚さが導電層６の積層方向の厚さより厚い構造により、半導体記憶装置１の動作信頼性を向上することに適した構造を提供できる。

【0083】

また、第１の実施形態では、半導体記憶装置１において、強誘電体膜ＦＥの導電層６側の側面８は、積層方向に平坦である。強誘電体膜ＦＥの半導体膜ＣＨ側の側面８ｉは、積層方向に平坦である。この構造により、半導体膜ＣＨから導電層６へ向かう方向、又は、導電層６から半導体膜ＣＨへ向かう方向に電圧Ｅが印加される際に、各側面８，８ｉにおける電界集中の発生を抑制でき、強誘電体膜ＦＥへ比較的一様な電界を印加することができる。これにより、強誘電体膜ＦＥの内側面８ｉと外側面８とに効率的に分極電荷を発生させることができ、半導体記憶装置１の動作信頼性を向上できる。

【0084】

なお、各柱状体４は、コア部材ＣＲが省略された構成であってもよい。

【0085】

また、図８～図１０では、半導体層５ｄが導電層６でリプレースされる製造方法が例示されるが、半導体層５ｄがリプレースされずにワード線として機能すべき導電層とされてもよい。この場合、図８（ａ）に示す工程において、半導体層５ｄは、不純物を含み導電性が付与された半導体（例えば、ドナー不純物を含むＮ型ポリシリコン又はアクセプター不純物を含むＰ型ポリシリコン）を主成分とする材料で形成され得る。また、図９（ｃ）に示す工程において、半導体層５ｄの除去及び導電層６の埋め込みが省略される。それ以外の点は、図８～図１０に示す製造方法と同様である。

【0086】

また、第１の実施形態の変形例として、半導体記憶装置１は、強誘電体膜ＦＥにＺ方向の引張応力Ｆに加えてＸＹ方向の圧縮応力が作用するような結晶配向制御で製造されてもよい。半導体記憶装置１の製造方法は、図１１に示すように、次の点で第１の実施形態と異なる。図１１（ａ）～図１１（ｃ）は、それぞれ、半導体記憶装置１の製造方法を示す断面図である。

【0087】

図８（ａ）～図９（ａ）に示す工程が第１の実施形態と同様に行われた後、図１１（ａ）に示す工程が行われる。

【0088】

図１１（ａ）に示す工程では、メモリホール１０ｃの側面及び底面に半導体が堆積され、半導体膜ＣＨａが形成される。半導体膜ＣＨａは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。そして、メモリホール１０ｃにおける半導体膜ＣＨａの内側に絶縁物が埋め込まれ、コア部材ＣＲａが形成される。コア部材ＣＲａは、シリコン酸化物等の絶縁物で形成され得る。

【0089】

図１１（ｂ）に示す工程では、積層体ＳＳＴｂが熱酸化される。これにより、アモルファス状態の強誘電体膜ＦＥは、結晶化され、多結晶の状態になる。それとともに、半導体層５ｃにおける絶縁層７ｂへの接触面近傍の部分が酸化され、半導体層５ｄが薄膜化され、結晶化されるとともに絶縁層７が厚膜化される。

【0090】

このとき、各絶縁層７がＺ方向に伸びる（図１０（ｂ）参照）。これにより、図１１（ｂ）に点線の矢印で示すように、各強誘電体膜ＦＥには、Ｚ方向に沿った引張応力Ｆが作用する。

【0091】

また、半導体膜ＣＨａにおけるコア部材ＣＲａへの接触面近傍の部分と絶縁層７ｂへの接触面近傍の部分とがそれぞれ酸化され、半導体膜ＣＨｂが薄膜化されるとともにコア部材ＣＲｂがＸＹ方向に広径化する。

【0092】

これにより、外側面に複数の凸部９を有する半導体膜ＣＨｂが形成される。複数の凸部９は、Ｚ方向に離間しながら配列される。各凸部９は、中心軸ＣＡを中心とする略中空円盤形状を有する。複数の凸部９は、複数の強誘電体膜ＦＥに対応する。各凸部９のＺ位置は、強誘電体膜ＦＥのＺ位置に対応する。例えば、各凸部９のＺ位置は、強誘電体膜ＦＥのＺ位置と略同じである。各凸部９のＺ方向幅は、強誘電体膜ＦＥのＺ方向幅に対応する。例えば、各凸部９のＺ方向幅は、強誘電体膜ＦＥのＺ方向幅に略均等である。

【0093】

中心軸ＣＡに対してコア部材ＣＲｂ、半導体膜ＣＨｂ、複数の強誘電体膜ＦＥが同心円状に配され、積層体ＳＳＴｃをＺ方向に貫通する柱状体１４が形成される。

【0094】

このとき、コア部材ＣＲｂがＸＹ方向に膨張する。これにより、図１１（ｂ）に点線の矢印で示すように、各強誘電体膜ＦＥには、ＸＹ方向に沿った圧縮応力ｆが作用する。圧縮応力ｆは、ＸＹ面内で中心軸ＣＡからの放射方向、又はその反対方向に作用する。圧縮応力ｆは、半導体層５ｄが強誘電体膜ＦＥを放射方向の反対方向に圧縮する応力、又は、半導体膜ＣＨｂが強誘電体膜ＦＥを放射方向に圧縮する応力を含む。

【0095】

強誘電体膜ＦＥでは、結晶化された直後において、含まれる複数の結晶の配向方向がランダムである。

【0096】

引張応力Ｆの作用により、複数の結晶軸（ａ軸、ｂ軸、ｃ軸）のうち、最も長いａ軸が引張応力Ｆに沿うような配向方向の結晶の割合が多くなり得る。図６（ｂ）の配向方向の結晶の割合に比べて、図６（ａ）、図６（ｃ）の配向方向の結晶の割合が多くなり得る。

【0097】

圧縮応力ｆの作用により、複数の結晶軸（ａ軸、ｂ軸、ｃ軸）のうち、最も短いｂ軸が圧縮応力ｆに沿うような配向方向の結晶の割合が多くなり得る。図６（ｃ）の配向方向の結晶の割合に比べて、図６（ａ）の配向方向の結晶の割合が多くなり得る。これにより、強誘電体膜ＦＥでは図６（ａ）の配向方向の結晶の割合が多くなり、強誘電体膜ＦＥ全体としてさらに反強誘電性を示すようになる。

【0098】

図１１（ｃ）に示す工程では、半導体層５ｄが導電層６でリプレースされ、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴが形成される。これにより、半導体記憶装置１が製造される。

【0099】

このような製造方法によっても、初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなる結晶配向制御を行いながら、半導体記憶装置１を製造することができる。

【0100】

また、半導体記憶装置１において、半導体膜ＣＨｂは、その外側面に、複数の強誘電体膜ＦＥに対応する複数の凸部９を有する。この構造により、半導体膜ＣＨｂから導電層６へ向かう方向の電界、又は、導電層６から半導体膜ＣＨｂへ向かう方向の電界が容易に生成され得るので、メモリセルＭＴへのライト・イレーズ時に強誘電体膜ＦＥに効率的に電界が印加され得る。

【0101】

（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

【0102】

第１の実施形態では、チャネル領域（半導体膜ＣＨ）がＺ方向に延びワード線（導電層６）がＸＹ方向に延びる３次元メモリセルアレイ２について例示するが、第２の実施形態では、チャネル領域（半導体層ＣＨｉ）がＸＹ方向に延びローカルワード線（導電膜ＬＷＬ）がＺ方向に延びる３次元メモリセルアレイ２ｉについて例示する。チャネル領域がＸＹ方向に延びローカルワード線がＺ方向に延びる３次元メモリセルアレイ２ｉを含む半導体記憶装置１ｉは、図１２に示すように構成され得る。図１２は、第２の実施形態にかかる半導体記憶装置１ｉの概略構成を示す斜視図である。

【0103】

図１２に示すように、半導体記憶装置１ｉでは、複数の分断膜ＳＬＴが追加される。分断膜ＳＬＴは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。複数の分断膜ＳＬＴは、Ｘ方向に並ぶ複数の柱状の導電膜ＬＷＬの間を埋めるように、Ｘ方向に複数配列される。各分断膜ＳＬＴは、複数の導電膜ＬＷＬの間でＸＺ方向に延びる。これにより、複数の分断膜ＳＬＴは、積層体ＳＳＴ（図１参照）を－Ｙ側の積層体ＳＳＴ＿１と＋Ｙ側の積層体ＳＳＴ＿２とに分割し、柱状体４（図１参照）を－Ｙ側の柱状体２４ａと＋Ｙ側の柱状体２４ｂとに分割する。

【0104】

積層体ＳＳＴ＿１は導電膜ＬＷＬの－Ｙ側に配され、積層体ＳＳＴ＿２は導電膜ＬＷＬの＋Ｙ側に配される。各積層体ＳＳＴ＿１，積層体ＳＳＴ＿２では、複数の半導体層（電極層）ＣＨｉが絶縁層７を介して積層される。半導体層ＣＨｉは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。

【0105】

柱状体２４ａは積層体ＳＳＴ＿１の＋Ｙ側の端部をＺ方向に延びて貫通し、柱状体２４ｂは積層体ＳＳＴ＿２の－Ｙ側の端部をＺ方向に延びて貫通する。各柱状体２４ａ，２４ｂは、その積層体ＳＳＴ＿１，ＳＳＴ＿２側の側面に複数の凸部を有する。複数の凸部は、Ｚ方向に離間しながら配列される。各凸部は、中心軸ＣＡを中心とする略中空半円盤形状を有する。

【0106】

各柱状体２４ａ，２４ｂは、強誘電体膜ＦＥ及び導電膜（電極膜）ＬＷＬを含む。互いにＹ方向に並ぶ柱状体２４ａと柱状体２４ｂとは、導電膜ＬＷＬを共有してもよい。各柱状体２４ａ，２４ｂにおいて、強誘電体膜ＦＥは、半導体層ＣＨｉに対応したＺ位置に配される。強誘電体膜ＦＥは、強誘電体を主成分とする材料で形成され得る。導電膜ＬＷＬは、タングステンなどの金属を主成分とする材料で形成され得る。導電膜ＬＷＬは、－Ｚ側でソース線ＳＬとしての導電層３に接続され、＋Ｚ側でコンタクトプラグ３１を介してワード線ＷＬとして機能する導電層９に接続される。Ｘ方向に並びワード線ＷＬに共通接続される複数の導電膜ＬＷＬは、それぞれ、ローカルワード線として機能する。

【0107】

これに応じて、図１３及び図１４に示すように、分断膜ＳＬＴは、メモリセルＭＴをメモリセルＭＴａとメモリセルＭＴｂとに分割する。これにより、半導体記憶装置１ｉでは、メモリセルＭＴａ，ＭＴｂの配置密度を容易に向上できる。図１３は、メモリセルアレイ２ｉの構成を示す垂直方向（ＹＺ方向）の断面図である。図１４は、メモリセルＭＴａ，ＭＴｂの構成を示す平面方向（ＸＹ方向）の断面図であり、図１３をＢ－Ｂ線に沿ってＸＹ方向に切った場合の断面図である。

【0108】

メモリセルＭＴａは、積層体ＳＳＴ＿１の半導体層ＣＨｉと導電膜ＬＷＬとが交差する位置に設けられる。メモリセルＭＴｂは、積層体ＳＳＴ＿２の半導体層ＣＨｉと導電膜ＬＷＬとが交差する位置に設けられる。

【0109】

ここで、メモリセルＭＴａ，ＭＢｂが設けられる交差位置において強誘電体膜ＦＥの積層方向の厚さが半導体層ＣＨｉの積層方向の厚さより厚い。この構造は、反強誘電性を示す結晶の割合を多くする結晶配向制御で製造されるものであり、初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなることに適した構造である。初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなる構造は、初期の状態で強誘電体膜ＦＥにおける強誘電性を示す結晶の割合が多い構造に比べて、ライト・イレーズサイクル数の増加に対するライト特性の劣化を抑制でき（図７（ａ）、図７（ｂ）参照）、耐久性（Ｅｎｄｕｒａｎｃｅ特性）を向上できる。

【0110】

すなわち、メモリセルＭＴａ，ＭＢｂが設けられる交差位置において強誘電体膜ＦＥの積層方向の厚さが導電層６の積層方向の厚さより厚い構造により、半導体記憶装置１ｉの動作信頼性を向上することに適した構造を提供できる。

【0111】

また、図１３に示すように、強誘電体膜ＦＥの半導体層ＣＨｉ側の側面２８は、積層方向（Ｚ方向）に平坦である。強誘電体膜ＦＥの導電膜ＬＷＬ側の側面２８ｉは、積層方向（Ｚ方向）に平坦である。この構造により、半導体層ＣＨｉから導電膜ＬＷＬへ向かう方向、又は、導電膜ＬＷＬから半導体層ＣＨｉへ向かう方向に電圧Ｅが印加される際に、各側面２８，２８ｉにおける電界集中の発生を抑制でき、強誘電体膜ＦＥへ比較的一様な電界を印加することができる。これにより、強誘電体膜ＦＥの内側面２８ｉと外側面２８とに効率的に分極電荷を発生させることができ、半導体記憶装置１ｉの動作信頼性を向上できる。

【0112】

なお、半導体記憶装置１ｉの製造方法では、半導体層５ｄがリプレースされずにワード線として機能すべき導電層（半導体層ＣＨｉ）とされる。この場合、図８（ａ）に示す工程において、半導体層５ｄは、不純物を含み導電性が付与された半導体（例えば、ドナー不純物を含むＮ型ポリシリコン又はアクセプター不純物を含むＰ型ポリシリコン）を主成分とする材料で形成され得る。また、図９（ｃ）に示す工程において、半導体層５ｄの除去及び導電層６の埋め込みが省略され、半導体膜ＣＨ、コア部材ＣＲに代えて導電膜ＬＷＬ（図１３参照）がメモリホール１０ｃに埋め込まれる。それ以外の点は、図８～図１０に示す製造方法と同様である。

【0113】

以上のように、第２の実施形態では、半導体記憶装置１ｉにおいて、積層体ＳＳＴにおける半導体層（電極層）ＣＨｉと導電膜（電極膜）ＬＷＬとが強誘電体膜ＦＥを介して交差する位置にメモリセルＭＴが設けられる。交差する位置において、強誘電体膜ＦＥの積層方向の厚さは、半導体層ＣＨｉの積層方向の厚さより厚い。この構造は、強誘電体膜ＦＥにＺ方向の引張応力Ｆが作用するような結晶配向制御で製造されるものであり、初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなることに適した構造である。すなわち、メモリセルＭＴが設けられる交差位置において強誘電体膜ＦＥの積層方向の厚さが半導体層ＣＨｉの積層方向の厚さより厚い構造により、半導体記憶装置１ｉの動作信頼性を向上することに適した構造を提供できる。

【0114】

また、第２の実施形態では、半導体記憶装置１ｉにおいて、強誘電体膜ＦＥの半導体層ＣＨｉ側の側面２８は、積層方向に平坦である。強誘電体膜ＦＥの導電膜ＬＷＬ側の側面２８ｉは、積層方向に平坦である。この構造により、半導体層ＣＨｉから導電膜ＬＷＬへ向かう方向、又は、導電膜ＬＷＬから半導体層ＣＨｉへ向かう方向に電圧Ｅが印加される際に、各側面２８，２８ｉにおける電界集中の発生を抑制でき、強誘電体膜ＦＥへ比較的一様な電界を印加することができる。これにより、強誘電体膜ＦＥの内側面２８ｉと外側面２８とに効率的に分極電荷を発生させることができ、半導体記憶装置１ｉの動作信頼性を向上できる。

【0115】

（第３の実施形態）
次に、第３の実施形態にかかる半導体記憶装置について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。

【0116】

第１の実施形態では、半導体膜ＣＨの外側面が積層方向に平坦である構造が例示されるが、第３の実施形態では、半導体膜ＣＨｃの外側面が強誘電体膜ＦＥに対応するＺ位置で凹部を有する構造が例示される。

【0117】

半導体記憶装置３０１におけるメモリセルアレイ３０２は、図１５に示すように、次の点で第１の実施形態と異なる構成を有する。図１５は、第３の実施形態におけるメモリセルアレイ３０２の構成を示す断面図である。

【0118】

半導体記憶装置３０１は、複数の柱状体４、積層体ＳＳＴ（図４参照）に代えて、複数の柱状体３０４、積層体ＳＳＴ３００を有する。

【0119】

各柱状体３０４は、半導体膜ＣＨ（図４参照）に代えて半導体膜ＣＨｃを有する。半導体膜ＣＨｃは、その外側面に複数の凹部３０９を有する。複数の凹部３０９は、Ｚ方向に離間しながら配列される。各凹部３０９は、中心軸ＣＡを中心とする略中空円盤形状を有する。複数の凹部３０９は、複数の強誘電体膜ＦＥに対応する。各凹部３０９のＺ位置は、強誘電体膜ＦＥのＺ位置に対応する。例えば、各凹部３０９のＺ位置は、強誘電体膜ＦＥのＺ位置と略同じである。各凹部３０９のＺ方向幅は、強誘電体膜ＦＥのＺ方向幅に対応する。例えば、各凹部３０９のＺ方向幅は、強誘電体膜ＦＥのＺ方向幅に略均等である。

【0120】

積層体ＳＳＴ３００では、導電層（電極層）３０６と絶縁層７ｃとが交互に繰り返し積層される。積層体ＳＳＴ３００では、導電層３０６と半導体膜ＣＨｃとが強誘電体膜ＦＥを介して交差する位置において、強誘電体膜ＦＥの積層方向（Ｚ方向）の厚さは、導電層３０６の積層方向の厚さに略均等である。

【0121】

図１５に示すように、強誘電体膜ＦＥの導電層３０６側の側面３０８は、積層方向（Ｚ方向）に平坦である。強誘電体膜ＦＥの半導体膜ＣＨｃ側の側面３０８ｉは、積層方向（Ｚ方向）に平坦である。この構造により、半導体膜ＣＨｃから導電層３０６へ向かう方向、又は、導電層３０６から半導体膜ＣＨｃへ向かう方向に電圧Ｅが印加される際に、各側面３０８，３０８ｉにおける電界集中の発生を抑制でき、強誘電体膜ＦＥへ比較的一様な電界を印加することができる。これにより、強誘電体膜ＦＥの内側面３０８ｉと外側面３０８とに効率的に分極電荷を発生させることができ、半導体記憶装置３０１の動作信頼性を向上できる。

【0122】

半導体記憶装置３０１において、半導体膜ＣＨｃは、その外側面に、複数の強誘電体膜ＦＥに対応する複数の凹部３０９を有する。この構造により、半導体膜ＣＨｃから導電層３０６へ向かう方向の電界、又は、導電層３０６から半導体膜ＣＨｃへ向かう方向の電界が容易に生成され得るので、メモリセルＭＴへのライト・イレーズ時に強誘電体膜ＦＥに効率的に電界が印加され得る。

【0123】

また、半導体記憶装置３０１の製造方法が、図１５、図１６に示すように、次の点で第１の実施形態と異なる。図１６（ａ）、図１６（ｂ）は、半導体記憶装置３０１の製造方法を示す断面図である。図１５は、メモリセルアレイ３０２の構成を示す断面図であるが、半導体記憶装置３０１の製造方法を示す断面図として流用することにする。

【0124】

図８（ａ）～図８（ｃ）、図９（ａ）に示す工程が行われた後、図１６（ａ）に示す工程が行われる。

【0125】

図１６（ａ）に示す工程では、メモリホール１０ｃで露出された絶縁層５ｂの側面をエッチングして後退させる絶縁層リセス処理を行う。絶縁層リセス処理により、メモリホール１０ｃの内側面に凹部１０ｃ１を形成する。凹部１０ｃ１は、積層体ＳＳＴｄにおける絶縁層７ｃのＺ位置において、メモリホール１０ｃの内側面に対してメモリホール１０ｃの中心軸ＣＡから遠ざかる方向に窪むように形成される。例えば、強誘電体膜ＦＥに対する絶縁層７ｃのエッチング選択比が高いエッチャントを用いてメモリホール１０ｃの内側面をウェットエッチングする。あるいは、強誘電体膜ＦＥに対する絶縁層７ｃのエッチング選択比が高い処理ガスを用いた等方性エッチングの条件でメモリホール１０ｃの内側面をドライエッチングする。

【0126】

これにより、メモリホール１０ｃで露出された絶縁層７ｃの側面をエッチングして後退させ、メモリホール１０ｃの内側面に凹部１０ｃ１を形成することができる。メモリホール１０ｃの内側面に対する凹部１０ｃ１の窪み幅は、エッチング時間で調整され得る。窪み幅は、略ＸＹ平面内における中心軸ＣＡからの放射方向における凹部１０ｃ１の深さを表す。この窪み幅は、リセス処理による窪み幅であり、絶縁層リセス量Ｗ_Ｒと呼ぶことにする。凹部１０ｃ１のＺ方向の幅は、絶縁層７ｃの膜厚とほぼ均等である。

【0127】

図１６（ｂ）に示す工程では、積層体ＳＳＴｄが熱酸化される。これにより、アモルファス状態の強誘電体膜ＦＥは、結晶化され、多結晶の状態になる。

【0128】

その後、メモリホール１０ｃの側面及び底面に半導体が堆積され、半導体膜ＣＨｃが形成される。半導体膜ＣＨｃは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。

【0129】

これにより、外側面に複数の凹部３０９を有する半導体膜ＣＨｃが形成される。複数の凹部３０９は、Ｚ方向に離間しながら配列される。各凹部３０９は、中心軸ＣＡを中心とする略中空円盤形状を有する。複数の凹部３０９は、複数の強誘電体膜ＦＥに対応する。各凹部３０９のＺ位置は、強誘電体膜ＦＥのＺ位置に対応する。例えば、各凹部３０９のＺ位置は、強誘電体膜ＦＥのＺ位置と略同じである。各凹部３０９のＺ方向幅は、強誘電体膜ＦＥのＺ方向幅に対応する。例えば、各凹部３０９のＺ方向幅は、強誘電体膜ＦＥのＺ方向幅に略均等である。

【0130】

メモリホール１０ｃにおける半導体膜ＣＨｃの内側に絶縁物が埋め込まれ、コア部材ＣＲが形成される。コア部材ＣＲは、シリコン酸化物等の絶縁物で形成され得る。

【0131】

中心軸ＣＡに対してコア部材ＣＲ、半導体膜ＣＨｃ、複数の強誘電体膜ＦＥが同心円状に配され、積層体ＳＳＴｄをＺ方向に貫通する柱状体３０４が形成される。

【0132】

図１５に示す工程では、半導体層５ｂが導電層３０６でリプレースされ、導電層３０６と絶縁層７ｃとが交互に繰り返し積層された積層体ＳＳＴ３００が形成される。これにより、半導体記憶装置３０１が製造される。

【0133】

次に、図１６（ａ）に示す工程における絶縁層リセス量Ｗ_ＲとメモリセルＭＴの動作電圧との関係について説明する。絶縁層リセス量Ｗ_Ｒは、図１７に示すように規定される。図１７は、絶縁層リセス量Ｗ_Ｒを示す図である。

【0134】

図１６（ａ）に示す工程で絶縁層リセス処理が行われず、メモリホール１０ｃの直径がＲ_ＣＨ（又は２Ｒ_ＣＨ）でありメモリホール１０ｃの内側面からの凹部１０ｃ１の窪み幅が実質的にゼロである場合、図１６（ｂ）に示す工程で形成される半導体膜ＣＨｃは、直径がＲ_ＣＨ（又は２Ｒ_ＣＨ）であり外側面の凹部３０９の深さが実質的にゼロである。この場合、図１７（ａ）に示すように、絶縁層リセス量Ｗ_Ｒ≒０である。

【0135】

図１６（ａ）に示す工程で絶縁層リセス処理が行われ、メモリホール１０ｃの直径がＲ_ＣＨ（又は２Ｒ_ＣＨ）でありメモリホール１０ｃの内側面からの凹部１０ｃ１の窪み幅が例えばＷ_１である場合、図１６（ｂ）に示す工程で形成される半導体膜ＣＨｃは、直径がＲ_ＣＨ（又は２Ｒ_ＣＨ）であり外側面の凹部３０９の深さがＷ_１である。この場合、図１７（ｂ）に示すように、絶縁層リセス量Ｗ_Ｒ＝Ｗ_１である。

【0136】

図１６（ａ）に示す工程で絶縁層リセス処理が行われ、メモリホール１０ｃの直径がＲ_ＣＨ（又は２Ｒ_ＣＨ）でありメモリホール１０ｃの内側面からの凹部１０ｃ１の窪み幅が例えばＷ_２である場合、図１６（ｂ）に示す工程で形成される半導体膜ＣＨｃは、直径がＲ_ＣＨ（又は２Ｒ_ＣＨ）であり外側面の凹部３０９の深さがＷ_２である。この場合、図１７（ｂ）に示すように、絶縁層リセス量Ｗ_Ｒ＝Ｗ_２である。

【0137】

図１６（ａ）に示す工程で絶縁層リセス処理が行われ、メモリホール１０ｃの直径がＲ_ＣＨ（又は２Ｒ_ＣＨ）でありメモリホール１０ｃの内側面からの凹部１０ｃ１の窪み幅が例えばＷ_３である場合、図１６（ｂ）に示す工程で形成される半導体膜ＣＨｃは、直径がＲ_ＣＨ（又は２Ｒ_ＣＨ）であり外側面の凹部３０９の深さがＷ_３である。この場合、図１７（ｂ）に示すように、絶縁層リセス量Ｗ_Ｒ＝Ｗ_３である。

【0138】

図１６（ａ）に示す工程で絶縁層リセス処理が行われ、メモリホール１０ｃの直径がＲ_ＣＨ（又は２Ｒ_ＣＨ）でありメモリホール１０ｃの内側面からの凹部１０ｃ１の窪み幅が例えばＷ_４である場合、図１６（ｂ）に示す工程で形成される半導体膜ＣＨｃは、直径がＲ_ＣＨ（又は２Ｒ_ＣＨ）であり外側面の凹部３０９の深さがＷ_４である。この場合、図１７（ｂ）に示すように、絶縁層リセス量Ｗ_Ｒ＝Ｗ_４である。

【0139】

強誘電体膜ＦＥが強誘電性を示す状態（ウェイクアップした状態）のメモリセルＭＴについて、図１７に示すように絶縁層リセス量Ｗ_Ｒを変えた場合の動作電圧の変化をシミュレーションした。その結果を図１８に示す。図１８は、絶縁層リセス量Ｗ_ＲとメモリセルＭＴの動作電圧との関係を示す図である。図１８では、縦軸がメモリセルＭＴの動作電圧を示し、横軸が絶縁層リセス量Ｗ_Ｒを示す。

【0140】

メモリセルＭＴの動作電圧は、図７（ｂ）に実線で示すように、メモリセルＭＴが“０”を保持する消去状態で、分極電荷の極性が反転され“１”がライトされるための電圧である。メモリセルＭＴの動作電圧は、図７（ｂ）に示す電圧Ｖ_Ｒに相当する。

【0141】

図１８に白丸で示すように、半導体膜ＣＨｃの直径がＲ_ＣＨの場合、絶縁層リセス量をＷ_Ｒ≒０、Ｗ_Ｒ＝Ｗ_１、Ｗ_Ｒ＝Ｗ_２、Ｗ_Ｒ＝Ｗ_３、Ｗ_Ｒ＝Ｗ_４と変えると、メモリセルＭＴの動作電圧がＶ_Ｒ＝Ｖ_０、Ｖ_Ｒ＝Ｖ_１（＜Ｖ_０）、Ｖ_Ｒ＝Ｖ_２（＜Ｖ_１）、Ｖ_Ｒ＝Ｖ_３（＜Ｖ_２）、Ｖ_Ｒ＝Ｖ_４（＜Ｖ_３）と低電圧化していく。

【0142】

図１８に黒丸で示すように、半導体膜ＣＨｃの直径が２Ｒ_ＣＨの場合、絶縁層リセス量をＷ_Ｒ≒０、Ｗ_Ｒ＝Ｗ_１、Ｗ_Ｒ＝Ｗ_２、Ｗ_Ｒ＝Ｗ_３、Ｗ_Ｒ＝Ｗ_４と変えると、メモリセルＭＴの動作電圧がＶ_Ｒ＝Ｖ_１０、Ｖ_Ｒ＝Ｖ_１１（＜Ｖ_１０）、Ｖ_Ｒ＝Ｖ_１２（＜Ｖ_１１）、Ｖ_Ｒ＝Ｖ_１３（＜Ｖ_１２）、Ｖ_Ｒ＝Ｖ_１４（＜Ｖ_１３）と低電圧化していく。

【0143】

なお、絶縁層リセス量がＷ_Ｒ≒０の場合、半導体膜ＣＨｃの直径をＲ_ＣＨ、２Ｒ_ＣＨと変えると、メモリセルＭＴの動作電圧がＶ_Ｒ＝Ｖ_０、Ｖ_Ｒ＝Ｖ_１０（＜Ｖ_０）と低電圧化していく。絶縁層リセス量がＷ_Ｒ＝Ｗ_４の場合、半導体膜ＣＨｃの直径をＲ_ＣＨ、２Ｒ_ＣＨと変えると、メモリセルＭＴの動作電圧がＶ_Ｒ＝Ｖ_４、Ｖ_Ｒ＝Ｖ_１４（＜Ｖ_４）と低電圧化していく。

【0144】

図１８に示すシミュレーション結果から、半導体膜ＣＨｃの外側面の凹部３０９のＸＹ方向深さ（≒絶縁層リセス量Ｗ_Ｒ）が深くなるほどメモリセルＭＴの動作電圧を低電圧できることが確認された。

【0145】

以上のように、第３の実施形態では、半導体記憶装置３０１において、半導体膜ＣＨｃは、その外側面に、複数の強誘電体膜ＦＥに対応する複数の凹部３０９を有する。この構造により、半導体膜ＣＨｃから導電層３０６へ向かう方向の電界、又は、導電層３０６から半導体膜ＣＨｃへ向かう方向の電界が容易に生成され得るので、メモリセルＭＴへのライト・イレーズ時に強誘電体膜ＦＥに効率的に電界が印加され得る。

【0146】

（第４の実施形態）
次に、第４の実施形態にかかる半導体記憶装置について説明する。以下では、第１の実施形態から第３の実施形態と異なる部分を中心に説明する。

【0147】

第４の実施形態では、第１の実施形態と第３の実施形態とが組み合わせられる。半導体記憶装置４０１におけるメモリセルアレイ４０２は、図１９に示すように、次の点で第１の実施形態と異なる構成を有する。図１９は、第４の実施形態におけるメモリセルアレイ４０２の構成を示す断面図である。

【0148】

半導体記憶装置４０１は、複数の柱状体４、積層体ＳＳＴ（図４参照）に代えて、複数の柱状体４０４、積層体ＳＳＴ４００を有する。

【0149】

各柱状体４０４は、各柱状体３０４（図１５参照）において、コア部材ＣＲを広径化してコア部材ＣＲｄとし、半導体膜ＣＨｃを薄膜化して半導体膜ＣＨｄとすることで得られる。

【0150】

積層体ＳＳＴ４００では、導電層（電極層）６と絶縁層７ｃとが交互に繰り返し積層される。積層体ＳＳＴ４００では、導電層６と半導体膜ＣＨｃとが強誘電体膜ＦＥを介して交差する位置において、強誘電体膜ＦＥの積層方向（Ｚ方向）の厚さは、導電層６の積層方向の厚さより厚い。この構造は、反強誘電性を示す結晶の割合を多くする結晶配向制御で製造されるものであり、初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなることに適した構造である。初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなる構造は、初期の状態で強誘電体膜ＦＥにおける強誘電性を示す結晶の割合が多い構造に比べて、ライト・イレーズサイクル数の増加に対するライト特性の劣化を抑制でき（図７（ａ）、図７（ｂ）参照）、耐久性（Ｅｎｄｕｒａｎｃｅ特性）を向上できる。

【0151】

【0152】

図１９に示すように、強誘電体膜ＦＥの導電層６側の側面３０８は、積層方向（Ｚ方向）に平坦である。強誘電体膜ＦＥの半導体膜ＣＨｃ側の側面３０８ｉは、積層方向（Ｚ方向）に平坦である。この構造により、半導体膜ＣＨｃから導電層６へ向かう方向、又は、導電層６から半導体膜ＣＨｃへ向かう方向に電圧Ｅが印加される際に、各側面３０８，３０８ｉにおける電界集中の発生を抑制でき、強誘電体膜ＦＥへ比較的一様な電界を印加することができる。これにより、強誘電体膜ＦＥの内側面３０８ｉと外側面３０８とに効率的に分極電荷を発生させることができ、半導体記憶装置３０１の動作信頼性を向上できる。

【0153】

半導体記憶装置４０１において、半導体膜ＣＨｃは、その外側面に、複数の強誘電体膜ＦＥに対応する複数の凹部３０９を有する。この構造により、半導体膜ＣＨｃから導電層３０６へ向かう方向の電界、又は、導電層３０６から半導体膜ＣＨｃへ向かう方向の電界が容易に生成され得るので、メモリセルＭＴへのライト・イレーズ時に強誘電体膜ＦＥに効率的に電界が印加され得る。

【0154】

また、半導体記憶装置３０１の製造方法が、図１９、図２０に示すように、次の点で第１の実施形態と異なる。図２０（ａ）、図２０（ｂ）は、半導体記憶装置４０１の製造方法を示す断面図である。図１９は、メモリセルアレイ４０２の構成を示す断面図であるが、半導体記憶装置４０１の製造方法を示す断面図として流用することにする。

【0155】

図８（ａ）～図８（ｃ）、図９（ａ）、図１６（ａ）、図１６（ｂ）に示す工程が行われた後、図２０（ａ）に示す工程が行われる。

【0156】

図２０（ａ）に示す工程では、積層体ＳＳＴｄ（図１６（ｂ）参照）が熱酸化される。これにより、アモルファス状態の強誘電体膜ＦＥは、結晶化され、多結晶の状態になる。それとともに、半導体層５ｃにおける絶縁層７ｂへの接触面近傍の部分が酸化され、半導体層５ｄが薄膜化され、結晶化されるとともに絶縁層７ｄが厚膜化される。

【0157】

このとき、各絶縁層７ｄがＺ方向に伸びる（図１０（ｂ）参照）。これにより、図２０（ａ）に点線の矢印で示すように、各強誘電体膜ＦＥには、Ｚ方向に沿った引張応力Ｆが作用する。

【0158】

また、半導体膜ＣＨｃにおけるコア部材ＣＲへの接触面近傍の部分と絶縁層７ｃへの接触面近傍の部分とがそれぞれ酸化され、半導体膜ＣＨｄが薄膜化されるとともにコア部材ＣＲｄがＸＹ方向に広径化する。

【0159】

これにより、外側面に複数の凹部３０９を有する半導体膜ＣＨｄが形成される。複数の凹部３０９は、Ｚ方向に離間しながら配列される。各凹部３０９は、中心軸ＣＡを中心とする略中空円盤形状を有する。複数の凹部３０９は、複数の強誘電体膜ＦＥに対応する。各凹部３０９のＺ位置は、強誘電体膜ＦＥのＺ位置に対応する。例えば、各凹部３０９のＺ位置は、強誘電体膜ＦＥのＺ位置と略同じである。各凹部３０９のＺ方向幅は、強誘電体膜ＦＥのＺ方向幅に対応する。例えば、各凹部３０９のＺ方向幅は、強誘電体膜ＦＥのＺ方向幅に略均等である。

【0160】

中心軸ＣＡに対してコア部材ＣＲｄ、半導体膜ＣＨｄ、複数の強誘電体膜ＦＥが同心円状に配され、積層体ＳＳＴｅをＺ方向に貫通する柱状体４０４が形成される。

【0161】

このとき、コア部材ＣＲｄがＸＹ方向に膨張する。これにより、図２０（ａ）に点線の矢印で示すように、各強誘電体膜ＦＥには、ＸＹ方向に沿った圧縮応力ｆが作用する。圧縮応力ｆは、ＸＹ面内で中心軸ＣＡからの放射方向、又はその反対方向に作用する。圧縮応力ｆは、半導体層５ｄが強誘電体膜ＦＥを放射方向の反対方向に圧縮する応力、又は、半導体膜ＣＨｄが強誘電体膜ＦＥを放射方向に圧縮する応力を含む。

【0162】

強誘電体膜ＦＥでは、結晶化された直後において、含まれる複数の結晶の配向方向がランダムである。

【0163】

【0164】

【0165】

図２０（ｂ）に示す工程では、半導体層５ｄが導電層６でリプレースされ、図１９に示すように、導電層６と絶縁層７ｄとが交互に繰り返し積層された積層体ＳＳＴ４００が形成される。これにより、半導体記憶装置４０１が製造される。

【0166】

以上のように、第４の実施形態では、半導体記憶装置４０１において、積層体ＳＳＴ４００における導電層（電極層）６と半導体膜（電極膜）ＣＨｄとが強誘電体膜ＦＥを介して交差する位置にメモリセルＭＴが設けられる。交差する位置において、強誘電体膜ＦＥの積層方向の厚さは、導電層６の積層方向の厚さより厚い。この構造は、強誘電体膜ＦＥにＺ方向の引張応力Ｆが作用するような結晶配向制御で製造されるものであり、初期の状態で強誘電体膜ＦＥにおける反強誘電性を示す結晶の割合が多くなることに適した構造である。すなわち、メモリセルＭＴが設けられる交差位置において強誘電体膜ＦＥの積層方向の厚さが導電層６の積層方向の厚さより厚い構造により、半導体記憶装置４０１の動作信頼性を向上することに適した構造を提供できる。

【0167】

また、第４の実施形態では、半導体記憶装置４０１において、強誘電体膜ＦＥの導電層６側の側面３０８は、積層方向に平坦である。強誘電体膜ＦＥの半導体膜ＣＨｄ側の側面３０８ｉは、積層方向に平坦である。この構造により、半導体膜ＣＨｄから導電層６へ向かう方向、又は、導電層６ｄから半導体膜ＣＨｄへ向かう方向に電圧Ｅが印加される際に、各側面３０８，３０８ｉにおける電界集中の発生を抑制でき、強誘電体膜ＦＥへ比較的一様な電界を印加することができる。これにより、強誘電体膜ＦＥの内側面３０８ｉと外側面３０８とに効率的に分極電荷を発生させることができ、半導体記憶装置４０１の動作信頼性を向上できる。

【0168】

また、第４の実施形態では、半導体記憶装置４０１において、半導体膜ＣＨｄは、その外側面に、複数の強誘電体膜ＦＥに対応する複数の凹部３０９を有する。この構造により、半導体膜ＣＨｄから導電層６へ向かう方向の電界、又は、導電層６から半導体膜ＣＨｄへ向かう方向の電界が容易に生成され得るので、メモリセルＭＴへのライト・イレーズ時に強誘電体膜ＦＥに効率的に電界が印加され得る。

【0169】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0170】

１，１ｉ，３０１，４０１半導体記憶装置、６，３０６導電層、ＣＨ，ＣＨｃ，ＣＨｄ半導体膜、ＣＨｉ半導体層、ＦＥ強誘電体膜、ＬＷＬ導電膜、ＳＳＴ，ＳＳＴ＿１，ＳＳＴ＿２，ＳＳＴａ，ＳＳＴｂ，ＳＳＴｃ，ＳＳＴｅ，ＳＳＴ３００，ＳＳＴ４００積層体。

【図1】