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特開2024-131605半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024131605

(43)【公開日】2024-09-30

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

G11C 16/34 20060101AFI20240920BHJP

H10B 43/27 20230101ALI20240920BHJP

H01L 21/336 20060101ALI20240920BHJP

G11C 11/56 20060101ALI20240920BHJP

G11C 16/04 20060101ALI20240920BHJP

G11C 16/08 20060101ALI20240920BHJP

【ＦＩ】

G11C16/34 116

H10B43/27

H01L29/78 371

G11C11/56 210

G11C16/04 170

G11C16/08 130

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023041973

(22)【出願日】2023-03-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】峯村洋一

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA08

5B225BA19

5B225CA19

5B225DB02

5B225DB08

5B225DB22

5B225EB10

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083ZA28

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

【課題】一つの実施形態は、動作信頼性を向上できる半導体記憶装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、半導体記憶装置において、第１のメモリセルに第１のビット数に応じたプログラム電圧が印加される際に、第２のメモリセルに第１の転送電圧が印加される。第１のメモリセルは、第１の積層体における第１の導電層と半導体膜とが交差する位置に配される。第２のメモリセルは、第１の積層体における第２の導電層と半導体膜とが交差する位置に配される。半導体記憶装置では、第３のメモリセルに第２のビット数に応じたプログラム電圧が印加される際に、第４のメモリセルに第２の転送電圧が印加される。第３のメモリセルは、第１の積層体における第３の導電層と半導体膜とが交差する位置に配される。第２のビット数は、第１のビット数より少ない。第４のメモリセルは、第１の積層体における第４の導電層と半導体膜とが交差する位置に配される。第２の転送電圧は、第１の転送電圧より低い。
【選択図】図７

【特許請求の範囲】

【請求項1】

複数の導電層が絶縁層を介して積層された第１の積層体と、
前記第１の積層体内を積層方向に延びる半導体膜と、
前記第１の積層体の複数の導電層と前記半導体膜との間を前記積層方向に延びる絶縁膜と、
を備え、
前記第１の積層体における第１の導電層と前記半導体膜とが交差する位置に配される第１のメモリセルに第１のビット数に応じたプログラム電圧が印加される際に、前記第１の積層体における第２の導電層と前記半導体膜とが交差する位置に配される第２のメモリセルに第１の転送電圧が印加され、前記第１の積層体における第３の導電層と前記半導体膜とが交差する位置に配される第３のメモリセルに前記第１のビット数より少ない第２のビット数に応じたプログラム電圧が印加される際に、前記第１の積層体における第４の導電層と前記半導体膜とが交差する位置に配される第４のメモリセルに前記第１の転送電圧より低い第２の転送電圧が印加される
半導体記憶装置。

【請求項2】

前記第３のメモリセルは、前記第１のメモリセルより前記半導体膜の基板側の一端に近い
請求項１に記載の半導体記憶装置。

【請求項3】

前記第３のメモリセルは、前記第１のメモリセルより前記半導体膜の基板と反対側の一端に近い
請求項１に記載の半導体記憶装置。

【請求項4】

前記第２の転送電圧と前記第１の転送電圧との差は、前記第２のビット数と前記第１のビット数との差に対応する
請求項１に記載の半導体記憶装置。

【請求項5】

前記第１のビット数は、２ビット以上であり、
前記第２のビット数は、１ビットである
請求項１に記載の半導体記憶装置。

【請求項6】

前記第１のビット数は、３ビットであり、
前記第２のビット数は、１ビットであり、
前記第２の転送電圧と前記第１の転送電圧との差は、略４Ｖである
請求項１に記載の半導体記憶装置。

【請求項7】

前記第１の積層体に積層され、複数の導電層が絶縁層を介して積層された第２の積層体をさらに備え、
前記半導体膜は、前記第２の積層体内を前記積層方向に延び、
前記絶縁膜は、前記第２の積層体の複数の導電層と前記半導体膜との間を前記積層方向に延び、
前記第２の積層体における第５の導電層と前記半導体膜とが交差する位置に配される第５のメモリセルに前記第１のビット数に応じたプログラム電圧が印加される際に、前記第２の積層体における第６の導電層と前記半導体膜とが交差する位置に配される第６のメモリセルに前記第１の転送電圧が印加され、前記第２の積層体における第７の導電層と前記半導体膜とが交差する位置に配される第７のメモリセルに前記第２のビット数に応じたプログラム電圧が印加される際に、前記第２の積層体における第８の導電層と前記半導体膜とが交差する位置に配される第８のメモリセルに前記第２の転送電圧が印加される
請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

複数の導電層が絶縁層を介して積層された積層体内を半導体膜が積層方向に延び、各導電層と半導体膜との近接する部分をメモリセルとして機能させる３次元構造の半導体記憶装置が知られている。この半導体記憶装置では、動作信頼性を向上することが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－１４４０７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、動作信頼性を向上できる半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、第１の積層体と半導体膜と絶縁膜とを有する半導体記憶装置が提供される。第１の積層体は、複数の導電層が絶縁層を介して積層される。半導体膜は、第１の積層体内を積層方向に延びる。絶縁膜は、第１の積層体内を半導体膜の外側で積層方向に延びる。半導体記憶装置では、第１のメモリセルに第１のビット数に応じたプログラム電圧が印加される際に、第２のメモリセルに第１の転送電圧が印加される。第１のメモリセルは、第１の積層体における第１の導電層と半導体膜とが交差する位置に配される。第２のメモリセルは、第１の積層体における第２の導電層と半導体膜とが交差する位置に配される。半導体記憶装置では、第３のメモリセルに第２のビット数に応じたプログラム電圧が印加される際に、第４のメモリセルに第２の転送電圧が印加される。第３のメモリセルは、第１の積層体における第３の導電層と半導体膜とが交差する位置に配される。第２のビット数は、第１のビット数より少ない。第４のメモリセルは、第１の積層体における第４の導電層と半導体膜とが交差する位置に配される。第２の転送電圧は、第１の転送電圧より低い。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体記憶装置の構成を示すブロック図。

【図2】実施形態におけるメモリセルアレイの構成を示す斜視図。

【図3】実施形態におけるブロックの構成を示す回路図。

【図4】実施形態におけるメモリセルアレイの閾値分布を示す図。

【図5】実施形態にかかる半導体記憶装置の動作モードを示す図。

【図6】実施形態における半導体記憶装置の動作を示す斜視図。

【図7】実施形態における半導体記憶装置の動作を示す斜視図。

【図8】実施形態におけるメモリセルアレイの閾値分布を示す図。

【図9】半導体記憶装置の動作を示す斜視図。

【図10】ビット数の異なるメモリセルのライト時の転送電圧を同じした場合におけるメモリセルアレイの閾値分布を示す図。

【図11】電荷の横抜けを示す断面図。

【図12】実施形態の第１の変形例におけるメモリセルアレイの閾値分布を示す図。

【図13】実施形態の第２の変形例におけるメモリセルアレイの閾値分布を示す図。

【図14】実施形態の第３の変形例におけるメモリセルアレイの構成を示す断面図。

【図15】実施形態の第３の変形例にかかる半導体記憶装置の動作モードを示す図。

【図16】実施形態の第３の変形例における半導体記憶装置の動作を示す断面図。

【図17】実施形態の第３の変形例における半導体記憶装置の動作を示す断面図。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

【0008】

（実施形態）
実施形態にかかる半導体記憶装置は、複数の導電層が絶縁層を介して積層された積層体内を半導体膜が積層方向に延び、各導電層と半導体膜との近接する部分がメモリセルとして機能するが、メモリセルの動作信頼性を向上するための工夫が施される。

【0009】

半導体記憶装置１００は、図１に示すように構成され得る。図１は、半導体記憶装置１００の構成を示すブロック図である。

【0010】

半導体記憶装置１００は、例えばＮＡＮＤ型フラッシュメモリ等の不揮発性メモリであり、図１に示すように構成され得る。半導体記憶装置１００は、メモリセルアレイ１３０及び周辺回路１５０を有する。

【0011】

周辺回路１５０は、Ｉ／Ｏ制御部１１０、論理制御部１１１、制御部１１２、電圧発生回路１１３、コマンドレジスタ１１４、アドレスレジスタ１１５、ステータスレジスタ１１６、カラムアドレスバッファ１１７、カラムデコーダ１１８、データレジスタ１１９、センスアンプ１２０、ロウアドレスバッファ１２１、ロウデコーダ１２２、電源回路１４１、及びクロック生成回路１４２を有する。

【0012】

論理制御部１１１は、各種制御信号の入力ピン（ＣＥ，ＡＬＥなど）を介して各種制御信号の入力を受け付ける。Ｉ／Ｏ制御部１１０は、論理制御部１１１で受け付けた制御信号に基づいて、Ｉ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、論理制御部１１１は、受け付けた制御信号を制御部１１２に転送する。論理制御部１１１の入力ピンとして示されているＣＥは、半導体記憶装置１００のチップイネーブルピンを示している。

【0013】

制御部１１２は、論理制御部１１１を介して受信した各種制御信号に基づいて状態（ステート）遷移する状態遷移回路（ステートマシン）を含み、半導体記憶装置１００全体の動作を制御する。

【0014】

Ｉ／Ｏ制御部１１０は、Ｉ／Ｏ信号ピンＩ／Ｏ０－Ｉ／Ｏ７、ストローブピンＤＱＳ，／ＤＱＳを介してコントローラ２０との間でＩ／Ｏ信号、ストローブ信号を送受信するためのバッファ回路である。Ｉ／Ｏ制御部１１０がＩ／Ｏ信号ピンＩ／Ｏ０－Ｉ／Ｏ７を介してＩ／Ｏ信号として取り込んだコマンド、アドレス、データ（書き込みデータ）は、夫々、アドレスレジスタ１１５、コマンドレジスタ１１４、データレジスタ１１９に振り分けられて格納される。

【0015】

電源回路１４１は、電源ピンを介してコントローラ２０から、例えば電源電圧Ｖｃｃ、ＶｃｃｑおよびＶｓｓを受け、それらの電圧を半導体記憶装置１００における各部に供給する。電源電圧Ｖｃｃｑは、例えば、Ｉ／Ｏ制御部１１０の動作に用いられる電源電圧である。電源電圧Ｖｓｓは、例えば、グランド電圧である。

【0016】

制御部１１２は、電圧発生回路１１３に、発生すべき電圧値、電力供給タイミングを指示する。制御部１１２は、クロック生成回路１４２を含む。クロック生成回路１４２は、クロック信号ＣＬＫを、例えばチャージポンプ回路１に供給する。その他に、制御部１１２は、レディービジー信号Ｒ／Ｂをコントローラ２０へ送信する。

【0017】

電圧発生回路１１３は、制御部１１２の制御に従って、所定の電圧を発生させる。電圧発生回路１１３は、発生された電圧をメモリセルアレイ１３０、ロウデコーダ１２２、及びセンスアンプ１２０に供給する。

【0018】

ステータスレジスタ１１６には、メモリセルアレイ１３０に対する書き込みが成功したか否かを示すステータス情報、メモリセルアレイ１３０に対する消去が成功したか否かを示すステータス情報などが格納される。これらのステータス情報は、Ｉ／Ｏ制御部１１０によってコントローラ２０に応答信号として送信される。

【0019】

メモリセルアレイ１３０は、複数のメモリセルが配列されて構成されており、ホスト（図示せず）からのライトデータが格納される。

【0020】

ロウデコーダ１２２、カラムデコーダ１１８、センスアンプ１２０は、制御部１１２による制御に基づいて、メモリセルアレイ１３０に対するアクセスを実行する。

【0021】

ロウデコーダ１２２は、ロウアドレスに対応するワード線を選択し、選択したワード線を活性化する。

【0022】

カラムデコーダ１１８は、カラムアドレスに対応するビット線を選択して活性化する。ビット線は、後述するメモリストリングＭＳと電気的に接続可能である。

【0023】

センスアンプ１２０は、カラムデコーダ１１８により選択されたビット線に電圧を印加して、ロウデコーダ１２２が選択したワード線とカラムデコーダ１１８が選択したビット線（メモリストリングＭＳ）との交点に位置するメモリセルトランジスタに、データレジスタ１１９に格納されているデータを書き込む。また、センスアンプ１２０は、ロウデコーダ１２２が選択したワード線とカラムデコーダ１１８が選択したビット線（メモリストリングＭＳ）との交点に位置するメモリセルトランジスタに記憶されているデータをビット線経由で読み出し、読み出したデータをデータレジスタ１１９に格納する。

【0024】

データレジスタ１１９に格納されたデータは、データ線を通してＩ／Ｏ制御部１１０に送られ、Ｉ／Ｏ制御部１１０から外部（例えば、コントローラ）へ転送される。

【0025】

メモリセルアレイ１３０は、図２に示すように構成され得る。図２は、メモリセルアレイ１３０の構成を示す斜視図である。図２では、簡略化のため、絶縁層及び層間絶縁膜の図示を省略している。

【0026】

ソース線ＳＬは、基板（図示せず）の上方において板状に延びる。以下では、ソース線ＳＬの表面に垂直な方向をＺ方向とし、Ｚ方向に垂直な面内で互いに直交する２方向をＸ方向及びＹ方向とする。ソース線ＳＬの＋Ｚ側には、積層体ＳＳＴが積層される。

【0027】

積層体ＳＳＴでは、複数の導電層が絶縁層を介して積層される。例えば、ソース線ＳＬの＋Ｚ側には、ソース側選択ゲート線ＳＧＳが導電層で形成されている。ソース側選択ゲート線ＳＧＳの＋Ｚ側には、複数層のダミーワード線ＤＷＬ、複数層のワード線ＷＬ、複数層のダミーワード線ＤＷＬがそれぞれ導電層で形成されＺ方向に積層されている。図２においては、２層のダミーワード線ＤＷＬ１，ＤＷＬ２、６４層のワード線ＷＬ０～ＷＬ６３、２層のダミーワード線ＤＷＬ３，ＤＷＬ４がそれぞれ導電層で形成され積層されている例を示している。最も＋Ｚ側のダミーワード線ＤＷＬの＋Ｚ側にはドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３が導電層で形成されている。

【0028】

ソース側選択ゲート線ＳＧＳは、ソース線ＳＬの＋Ｚ側でＸＹ方向に延びる。ダミーワード線ＤＷＬ１，ＤＷＬ２は、ソース側選択ゲート線ＳＧＳの＋Ｚ側でＸＹ方向に延びる。ワード線ＷＬ０～ＷＬ６４は、ダミーワード線ＤＷＬ１，ＤＷＬ２の＋Ｚ側でＸＹ方向に延びる。ダミーワード線ＤＷＬ３，ＤＷＬ４は、ワード線ＷＬ０～ＷＬ６４の＋Ｚ側でＸＹ方向に延びる。ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３は、ダミーワード線ＤＷＬ３，ＤＷＬ４の＋Ｚ側でＹ方向に延びる。

【0029】

柱状体１２は、積層体ＳＳＴ内をＺ方向に延びる。ソース側選択ゲート電極ＳＧＳ、ダミーワード線ＤＷＬ１，ＤＷＬ２、ワード線ＷＬ０～ＷＬ６３、ダミーワード線ＤＷＬ３，ＤＷＬ４、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３を貫くように、柱状体１２がＺ方向に延びる。ドレイン側選択ゲート電極ＳＧＤ０～ＳＧＤ３によって、それぞれ、ストリングユニットＳＵが構成される。すなわち、ストリングユニットＳＵは、Ｙ方向に沿って配置された複数のメモリストリングＭＳを含み、ドレイン側選択ゲート電極ＳＧＤ０～ＳＧＤ３によって選択的にアクセスすることが可能な単位である。

【0030】

ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３の＋Ｚ側には、ビット線ＢＬ０～ＢＬ２がＸ方向に延びる。ビット線ＢＬ０～ＢＬ２の延伸方向（Ｘ方向）は、ドレイン側選択ゲート電極ＳＧＤ０～ＳＧＤ３の延伸方向（Ｙ方向）に直交し、ワード線ＷＬ０～ＷＬ６３の積層方向（Ｚ方向）に直交する。柱状体１２は、例えば、ソース線ＳＬからビット線ＢＬ０～ＢＬ２までＺ方向に延伸する。

【0031】

柱状体１２の中心には柱状絶縁体１１が形成されている。この柱状絶縁体１１の材料は、例えば、シリコン酸化膜を用いることができる。柱状絶縁体１１の外面と貫通孔４の内面との間にはチャネル半導体膜７が形成され、貫通孔４の内面とチャネル半導体膜７との間にはトンネル絶縁膜８が形成され、貫通孔４の内面とトンネル絶縁膜８との間には電荷蓄積膜９が形成され、貫通孔４の内面と電荷蓄積膜９との間にはブロック絶縁膜６が形成されている。

【0032】

例えば、チャネル半導体膜７、トンネル絶縁膜８、電荷蓄積膜９およびブロック絶縁膜６が、それぞれ、ソース側選択ゲート電極ＳＧＳ、ダミーワード線ＤＷＬ１，ＤＷＬ２、ワード線ＷＬ０～ＷＬ６３、ダミーワード線ＤＷＬ３，ＤＷＬ４、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３を貫くように構成されている。

【0033】

チャネル半導体膜７は、例えば、Ｓｉなどの半導体を用いることができる。トンネル絶縁膜８およびブロック絶縁膜６は、例えば、シリコン酸化膜を用いることができる。電荷蓄積膜９は、例えば、シリコン窒化膜またはＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を用いることができる。

【0034】

なお、図２では、メモリセルＭＴを６４層分積層した構成について説明したが、メモリセルＭＴの積層数は、６４層に限定されず、６３層以下でもよいし、６５層以上でもよい。

【0035】

また、図２の例では、ソース側選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ３およびドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３を貫く柱状体１２の中心に柱状絶縁体１１を形成する方法について説明したが、柱状絶縁体１１の代わりに柱状半導体を埋め込むようにしてもよい。

【0036】

メモリセルアレイ１３０は、複数のブロックを有する。各ブロックは、互いに離間して交差する複数のワード線および複数のビット線（メモリストリングＭＳ）の交差位置に複数のメモリセルトランジスタＭＴを有する。以下では、メモリセルトランジスタＭＴを単にメモリセルＭＴと呼ぶことにする。図３は、１個のブロックの構成例を示す回路図である。

【0037】

ブロックＢＬＫは、複数のストリングユニットＳＵ０～ＳＵ３を有する。複数のストリングユニットＳＵ０～ＳＵ３は、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３に対応しているとともにソース側選択ゲート線ＳＧＳを共有している。ストリングユニットＳＵ０～ＳＵ３は、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３によって、それぞれ、選択的にアクセスすることが可能である。また、各ストリングユニットＳＵ０～ＳＵ３は、複数のメモリストリングＭＳを含む。

【0038】

各メモリストリングＭＳは、例えば６４個のメモリセルＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＳＴ１，ＳＴ２を含んでいる。メモリセルＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持する。そして６４個のメモリセルＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＳＤＴのソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリストリングＭＳ内のメモリセルＭＴの個数は６４個に限定されない。

【0039】

ビット線ＢＬ０～ＢＬｐ（各ビット線を区別しない場合には、ＢＬで示すことにする）は、メモリストリングＭＳに接続されている。選択トランジスタＳＴ１がオンされた際に、メモリストリングＭＳ内の各メモリセルＭＴのチャネル領域がビット線ＢＬに導通され得る。各ビット線ＢＬには、センスアンプ回路ＳＡＣ内の複数のセンスアンプＳＡ０～ＳＡｐのうち対応するセンスアンプＳＡが接続されている。

【0040】

ワード線ＷＬ０～ＷＬ６３（各ワード線を区別しない場合には、ＷＬで示すことにする）は、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内の各メモリストリングＭＳ間で、メモリセルＭＴのコントロールゲートを共通に接続している。つまり、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内において同一行にあるメモリセルＭＴのコントロールゲートは、同一のワード線ＷＬに接続される。すなわち、物理ブロックＢＬＫのストリングユニットＳＵは複数のワード線ＷＬに対応した複数のメモリセルグループＭＣＧを含み、各メモリセルグループＭＣＧは同一のワード線ＷＬに接続される（ｐ＋１）個のメモリセルＭＴを含む。各メモリセルＭＴに１ビットの値を保持可能に構成される場合（シングルレベルセル（ＳＬＣ）モードで動作する場合）には、同一のワード線ＷＬに接続される（ｐ＋１）個のメモリセルＭＴ（すなわち、メモリグループＭＣＧ）は１つの物理ページとして取り扱われ、この物理ページごとにデータの書き込み処理及びデータの読み出し処理が行われる。

【0041】

また、ソース側選択ゲート線ＳＧＳとワード線ＷＬ０との間には、ダミーワード線ＤＷＬ１及びダミーワード線ＤＷＬ２が設けられる。各メモリストリングＭＳＴにおける選択トランジスタＳＴ２とメモリセルＭＴ０との間には、ダミーワード線ＤＷＬ１及びダミーワード線ＤＷＬ２に対応してダミーメモリセルＤＭＴ１とダミーメモリセルＤＭＴ２とが設けられる。ダミーメモリセルＤＭＴ１とダミーメモリセルＤＭＴ２とは、それぞれ、メモリセルＭＴと同様の構造を有する。

【0042】

ワード線ＷＬ６３とドレイン側選択ゲート線ＳＧＤとの間には、ダミーワード線ＤＷＬ３及びダミーワード線ＤＷＬ４が設けられる。各メモリストリングＭＳＴにおけるメモリセルＭＴ６３と選択トランジスタＳＴ１との間には、ダミーワード線ＤＷＬ３及びダミーワード線ＤＷＬ４に対応してダミーメモリセルＤＭＴ３とダミーメモリセルＤＭＴ４とが設けられる。ダミーメモリセルＤＭＴ３とダミーメモリセルＤＭＴ４とは、それぞれ、メモリセルＭＴと同様の構造を有する。

【0043】

各メモリセルＭＴに複数ビットの値を保持可能に構成される場合がある。例えば、各メモリセルＭＴがｎ（ｎ≧２）ビットの値を記憶可能な場合、ワード線ＷＬ当たりの記憶容量はｎ個の物理ページ分のサイズに等しくなる。すなわち、各メモリセルグループＭＣＧは、ｎ個の物理ページとして取り扱われる。例えば、各メモリセルＭＴが２ビットの値を記憶するマルチレベルセル（ＭＬＣ）モードでは、各ワード線ＷＬに２個の物理ページ分のデータが保持される。あるいは、各メモリセルＭＴが３ビットの値を記憶するトリプルレベルセル（ＴＬＣ）モードでは、各ワード線ＷＬに３個の物理ページ分のデータが保持される。あるいは、各メモリセルＭＴが４ビットの値を記憶するクワッドレベルセル（ＱＬＣ）モードでは、各ワード線ＷＬに４個の物理ページ分のデータが保持される。あるいは、各メモリセルＭＴが５ビットの値を記憶するペンタレベルセル（ＰＬＣ）モードでは、各ワード線ＷＬに５個の物理ページ分のデータが保持される。

【0044】

不揮発性メモリ２０は、図４に示すように、世代が進むにつれて、メモリセルアレイ２３におけるリード時のメモリセルの信頼性に関して、マージンが厳しくなりつつある。図４は、メモリセルアレイ２３の閾値分布を示す図である。

【0045】

例えば、メモリセルがＳＬＣモードでライトされる場合、図４（ａ）に示すように、閾値電圧が制御される範囲（Ｖｍｉｎ～Ｖｍａｘの範囲）内に、２個のステート（小領域）ＳＴ０～ＳＴ１が存在する。各ステートＳＴは、メモリセルの閾値電圧の分布を示す。各ステートＳＴには、異なる１ビットの値が対応付けられる。ステートＳＴ０，ＳＴ１に、それぞれ、“１”，“０”が対応付けられ得る。ステートＳＴ０，ＳＴ１間の電圧マージンΔＶｒ０が比較的広く、リード電圧Ｖｒ１と両側のステートＳＴとの間の電圧マージンを広く確保できる。このため、リード電圧Ｖｒ１でメモリセルのデータをリードした際のビットエラーレート（ＢＥＲ）は比較的低いと考えられる。

【0046】

メモリセルがＭＬＣモードでライトされる場合、図４（ｂ）に示すように、閾値電圧が制御される範囲（Ｖｍｉｎ～Ｖｍａｘの範囲）内に、４個のステートＳＴ０～ＳＴ３が存在する。各ステートＳＴは、メモリセルの閾値電圧の分布を示す。各ステートＳＴには、異なる２ビットの値が対応付けられる。ステートＳＴ０，・・・，ＳＴ３に、それぞれ、“１１”，・・・，“００”が対応付けられ得る。ステートＳＴ０～ＳＴ３間の電圧マージンΔＶｒ１０がＳＬＣの電圧マージンΔＶｒ０より狭く、各リード電圧Ｖｒ１１～Ｖｒ１３と両側のステートＳＴとの間の電圧マージンがＳＬＣより狭くなる。このため、各リード電圧Ｖｒ１１～Ｖｒ１３でメモリセルのデータをリードした際のビットエラーレート（ＢＥＲ）がＳＬＣより増加すると考えられる。

【0047】

メモリセルがＴＬＣモードでライトされる場合、図４（ｃ）に示すように、閾値電圧が制御される範囲（Ｖｍｉｎ～Ｖｍａｘの範囲）内に、８個のステートＳＴ０～ＳＴ７が存在する。各ステートＳＴは、メモリセルの閾値電圧の分布を示す。各ステートＳＴには、異なる３ビットの値が対応付けられる。ステートＳＴ０，・・・，ＳＴ７に、それぞれ、“１１１”，・・・，“０００”が対応付けられ得る。ステートＳＴ０～ＳＴ７間の電圧マージンΔＶｒ２０がＭＬＣの電圧マージンΔＶｒ１０より狭く、各リード電圧Ｖｒ２１～Ｖｒ２７と両側のステートＳＴとの間の電圧マージンがＭＬＣより狭くなる。このため、各リード電圧Ｖｒ２１～Ｖｒ２７でメモリセルのデータをリードした際のビットエラーレート（ＢＥＲ）がＭＬＣより増加すると考えられる。

【0048】

メモリセルがＱＬＣモードでライトされる場合、図４（ｄ）に示すように、閾値電圧が制御される範囲（Ｖｍｉｎ～Ｖｍａｘの範囲）内に、１６個のステートＳＴ０～ＳＴ１５が存在する。各ステートＳＴは、メモリセルの閾値電圧の分布を示す。各ステートＳＴには、異なる４ビットの値が対応付けられる。ステートＳＴ０，・・・，ＳＴ１５に、それぞれ、“１１１１”，・・・，“００００”が対応付けられ得る。各ステートＳＴ０～ＳＴ１５間の電圧マージンがＴＬＣの電圧マージンΔＶｒ２０より狭く、各リード電圧Ｖｒ３１～Ｖｒ４５と両側のステートＳＴとの間の電圧マージンがＴＬＣより狭くなる。このため、各リード電圧Ｖｒ３１～Ｖｒ４５でメモリセルのデータをリードした際のビットエラーレート（ＢＥＲ）がＴＬＣより増加すると考えられる。

【0049】

メモリセルがＰＬＣモードでライトされる場合、図４（ｅ）に示すように、閾値電圧が制御される範囲（Ｖｍｉｎ～Ｖｍａｘの範囲）内に、３２個のステートＳＴ０～ＳＴ３１が存在する。各ステートＳＴは、メモリセルの閾値電圧の分布を示す。各ステートＳＴには、異なる５ビットの値が対応付けられる。ステートＳＴ０，・・・，ＳＴ３１に、それぞれ、“１１１１１”，・・・，“０００００”が対応付けられ得る。ステートＳＴ０～ＳＴ３１間の電圧マージンがＱＬＣの電圧マージンより狭く、各リード電圧Ｖｒ５１～Ｖｒ８１と両側のステートＳＴとの間の電圧マージンがＱＬＣより狭くなる。このため、各リード電圧Ｖｒ５１～Ｖｒ８１でメモリセルのデータをリードした際のビットエラーレート（ＢＥＲ）がＱＬＣより増加すると考えられる。

【0050】

メモリセルアレイ１３０では、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３は、内側のワード線ＷＬ１～ＷＬ６２と異なり、隣接するワード線ＷＬがＺ方向片側にしか存在しない（図２参照）。このため、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３は、内側のワード線ＷＬ１～ＷＬ６２に比べて、他のワード線ＷＬへプログラム電圧が印加されている際にその電界の影響をより受けやすい。

【0051】

この点を考慮し、半導体記憶装置１００は、図５に示すような動作モードを有する。図５は、半導体記憶装置１００の動作モードを示す図である。

【0052】

第１のモードでは、内側のワード線ＷＬ１～ＷＬ６２に対応するメモリセルは、ＴＬＣモードでデータがライトされるが、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３に対応するメモリセルは、ＳＬＣモードでデータがライトされる。このとき、ワード線ＷＬ０～ＷＬ６３の－Ｚ側のダミーワード線ＤＷＬ１，ＤＷＬ２に対応するメモリセルもＳＬＣモードでデータがライトされ、ダミーワード線ＤＷＬ１，ＤＷＬ２及びワード線ＷＬ０に対応するメモリセルで、ＴＬＣモードに相当するデータ容量が実現され得る。ワード線ＷＬ０～ＷＬ６３の＋Ｚ側のダミーワード線ＤＷＬ３，ＤＷＬ４に対応するメモリセルもＳＬＣモードでデータがライトされ、ワード線ＷＬ６３及びダミーワード線ＤＷＬ３，ＤＷＬ４に対応するメモリセルで、ＴＬＣモードに相当するデータ容量が実現され得る。

【0053】

第２のモードでは、内側のワード線ＷＬ１～ＷＬ６２に対応するメモリセルは、ＴＬＣモードでデータがライトされるが、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３に対応するメモリセルは、ＳＬＣモードでデータがライトされる。このとき、ワード線ＷＬ０～ＷＬ６３の－Ｚ側のダミーワード線ＤＷＬ１，ＤＷＬ２に対応するメモリセルには、データがライトされない。ワード線ＷＬ０～ＷＬ６３の＋Ｚ側のダミーワード線ＤＷＬ３，ＤＷＬ４に対応するメモリセルには、データがライトされない。

【0054】

第１のモード及び第２のモードのいずれにおいても、複数のワード線ＷＬ０～ＷＬ６３のうち、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３に対応するメモリセルＭＴがＳＬＣモードでライトされ、内側のワード線ＷＬ１～ＷＬ６２に対応するメモリセルＭＴがＴＬＣモードでライトされる。

【0055】

これに応じて、半導体記憶装置１００は、図６及び図７に示すようなライト動作が行われる。図６及び図７は、それぞれ、半導体記憶装置１００の動作を示す斜視図である。

【0056】

以下の説明においては、プログラム動作の対象となるページに接続されたワード線を選択ワード線ＷＬと呼び、それ以外のワード線を非選択ワード線ＷＬと呼ぶ。プログラム動作の対象となるページにおいて閾値電圧を上昇させるべきメモリセルＭＴを選択メモリセルＭＴと呼び、選択メモリセルＭＴを含むメモリストリングを選択メモリストリングＭＳと呼ぶ。同様に、プログラム動作の対象となるページにおいて閾値電圧を維持させるべきメモリセルＭＴを非選択メモリセルＭＴと呼び、非選択メモリセルＭＴを含むメモリストリングＭＳを非選択メモリストリングＭＳと呼ぶ。なお、プログラム動作の対象とならないページに属するメモリセルＭＴについても、非選択メモリセルＭＴと呼ぶ。選択メモリストリングＭＳに接続されるビット線ＢＬを選択ビット線ＢＬと呼び、非選択メモリストリングＭＳに接続されるビット線を非選択ビット線ＢＬと呼ぶ。

【0057】

図６は、内側のワード線ＷＬ１～ＷＬ６２に対応するメモリセルへのＴＬＣモードでのライト動作を示す。例えば、選択ワード線ＷＬ１に対応する選択メモリセルＭＴ１＿０へＴＬＣモードでデータがライトされる場合、選択ワード線ＷＬ１にプログラム電圧Ｖ_ＰＧＭが印加され、非選択ワード線ＷＬ０，ＷＬ２～ＷＬ６３及びダミーワード線ＤＷＬ１～ＤＷＬ４に転送電圧Ｖ_{ＰＡＳＳ１}が印加される。プログラム電圧Ｖ_ＰＧＭは、例えば、ＴＬＣモードにおける最も高電圧側のステートＳＴ７のベリファイ電圧Ｖｆ２７（図８参照）に略等しい。ＴＬＣモードにおけるステートＳＴ７のベリファイ電圧Ｖｆ２７は、例えば、２４Ｖである。転送電圧Ｖ_{ＰＡＳＳ１}は、例えば、１０Ｖである。選択ビット線ＢＬ０に基準電圧Ｖ_ＳＳ４が印加され、非選択ビット線ＢＬ１，ＢＬ２に書き込み禁止電圧Ｖ_{ＩＮＨＩＢＩＴ}が印加される。基準電圧Ｖ_ＳＳ４は、例えば、０Ｖである。書き込み禁止電圧Ｖ_{ＩＮＨＩＢＩＴ}は、例えば、５Ｖである。

【0058】

選択ソース側選択ゲート線ＳＧＳに基準電圧Ｖ_ＳＳ３が印加され、選択ドレイン側選択ゲート線ＳＧＤ０に選択電圧Ｖ_ＳＧＤが印加され、非選択ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３に基準電圧Ｖ_ＳＳ２が印加される。基準電圧Ｖ_ＳＳ３は、例えば、０Ｖである。選択電圧Ｖ_ＳＧＤは、例えば、２．５Ｖである。基準電圧Ｖ_ＳＳ２は、例えば、０Ｖである。

【0059】

このとき、非選択のビット線ＢＬ１，ＢＬ２又は非選択のドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３に対応する選択トランジスタＳＴ１＿１，ＳＴ１＿２がオフし、非選択メモリストリングＭＳ＿１，ＭＳ＿２がフローティング状態になる。非選択メモリストリングＭＳ＿１，ＭＳ＿２は、非選択ワード線ＷＬ０，ＷＬ２～ＷＬ６３とのカップリングにより所定電圧Ｖ_{ＢＯＯＳＴ１}にブーストされ得る。所定電圧Ｖ_{ＢＯＯＳＴ１}は、非選択ワード線ＷＬ０，ＷＬ２～ＷＬ６３の転送電圧Ｖ_{ＰＡＳＳ１}に応じた電圧であり、転送電圧Ｖ_{ＰＡＳＳ１}に略等しくてもよい。これにより、選択ワード線ＷＬ１と非選択メモリストリングＭＳ＿１，ＭＳ＿２との交差位置に対応するメモリセルＭＴ１＿１，ＭＴ１＿２は、プログラム電圧Ｖ_ＰＧＭと所定電圧Ｖ_{ＢＯＯＳＴ１}との電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}に応じたプログラムディスターブを受ける。電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}について、次の数式１が成り立つ。
ΔＶ_{ＤＩＳＴＵＲＢ１}＝Ｖ_ＰＧＭ－Ｖ_{ＢＯＯＳＴ１}≒Ｖ_ＰＧＭ１－Ｖ_{ＰＡＳＳ１}・・・数式１

【0060】

例えば、Ｖ_ＰＧＭ＝２４Ｖ、Ｖ_{ＰＡＳＳ１}＝１０Ｖである場合、数式１により、電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}≒１４Ｖである。

【0061】

電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}に応じたプログラムディスターブにより、ＴＬＣモードでライトされたメモリセルの閾値分布において、消去状態のステートＳＴ０は、図８（ａ）に点線で示す状態から実線で示す状態へシフトし得る。例えば、消去状態のステートＳＴ０は、電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}（例えば、１４Ｖ）に応じたシフト量Ｖ_ＰＤ１で高電圧側へシフトし得る。

【0062】

図７は、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３に対応するメモリセルへのライト動作を示す。例えば、選択ワード線ＷＬ０に対応する選択メモリセルＭＴ０＿０へＳＬＣモードでデータがライトされる場合、選択ワード線ＷＬ０にプログラム電圧Ｖ_ＰＧＭが印加され、非選択ワード線ＷＬ１～ＷＬ６３及びダミーワード線ＤＷＬ１～ＤＷＬ４に転送電圧Ｖ_{ＰＡＳＳ２}が印加される。プログラム電圧Ｖ_ＰＧＭは、例えば、ＳＬＣモードにおける最も高電圧側のステートＳＴ１のベリファイ電圧Ｖｆ１（図８参照）に略等しい。ＳＬＣモードにおけるステートＳＴ１のベリファイ電圧Ｖｆ１は、例えば、２０Ｖである。転送電圧Ｖ_{ＰＡＳＳ２}は、転送電圧Ｖ_{ＰＡＳＳ１}より低い。数式２、数式３に示すように、転送電圧Ｖ_{ＰＡＳＳ２}は、ベリファイ電圧Ｖｆ２７とベリファイ電圧Ｖｆ１との差分ΔＶ_ＰＧＭ１に応じて、転送電圧Ｖ_{ＰＡＳＳ１}より低くてもよい。
ΔＶ_ＰＧＭ１＝Ｖｆ２７－Ｖｆ１・・・数式２
Ｖ_{ＰＡＳＳ２}＝Ｖ_{ＰＡＳＳ１}－ΔＶ_ＰＧＭ１・・・数式３

【0063】

例えば、Ｖｆ２７＝２４Ｖ、Ｖｆ１＝２０Ｖである場合、数式２により、ΔＶ_ＰＧＭ１＝４Ｖである。Ｖ_{ＰＡＳＳ１}＝１０Ｖであれば、数式３により、Ｖ_{ＰＡＳＳ２}＝６Ｖになる。

【0064】

選択ビット線ＢＬ０に基準電圧Ｖ_ＳＳ４が印加され、非選択ビット線ＢＬ１，ＢＬ２に書き込み禁止電圧Ｖ_{ＩＮＨＩＢＩＴ}が印加される。基準電圧Ｖ_ＳＳ４は、例えば、０Ｖである。書き込み禁止電圧Ｖ_{ＩＮＨＩＢＩＴ}は、例えば、５Ｖである。

【0065】

【0066】

【0067】

数式４により、選択ワード線ＷＬ０と非選択メモリストリングＭＳ＿１，ＭＳ＿２との交差位置に対応するメモリセルＭＴ０＿１，ＭＴ０＿２は、プログラム電圧Ｖ_ＰＧＭと所定電圧Ｖ_{ＢＯＯＳＴ２}との電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}に応じたプログラムディスターブを受ける。電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}について、次の数式５が成り立つ。
ΔＶ_{ＤＩＳＴＵＲＢ２}＝Ｖ_ＰＧＭ１－Ｖ_{ＢＯＯＳＴ２}≒Ｖ_ＰＧＭ１－Ｖ_{ＰＡＳＳ２}・・・数式５

【0068】

例えば、Ｖ_ＰＧＭ＝２０Ｖ、Ｖ_{ＰＡＳＳ２}＝６Ｖである場合、数式５により、電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}≒１４Ｖである。

【0069】

電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}に応じたプログラムディスターブにより、ＳＬＣモードでライトされたメモリセルの閾値分布において、消去状態のステートＳＴ０は、図８（ｂ）に点線で示す状態から実線で示す状態へシフトし得る。例えば、消去状態のステートＳＴ０は、電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}（例えば、１４Ｖ）に応じたシフト量Ｖ_ＰＤ２で高電圧側へシフトし得る。

【0070】

すなわち、メモリセルＭＴ１＿０へＴＬＣモードでデータがライトされる場合に比べて、メモリセルＭＴ０＿０へＳＬＣモードでデータがライトされる場合、プログラム電圧Ｖ_ＰＧＭが数式２で示すΔＶ_ＰＧＭ１分低いが、転送電圧も略ΔＶ_ＰＧＭ１分下げられたＶ_{ＰＡＳＳ２}とされる。数式５に示すように、両者の変化が相殺され、両者の電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}としては同等程度の値（例えば、１４Ｖ）になり得る。これにより、メモリセルＭＴ０＿０へＳＬＣモードでデータがライトされる場合に非選択メモリセルＭＴ０＿１，ＭＴ０＿２が受けるプログラムディスターブの程度を、メモリセルＭＴ１＿０へＴＬＣモードでデータがライトされる場合に非選択メモリセルＭＴ１＿１，ＭＴ１＿２が受けるプログラムディスターブの程度と同等にできる。

【0071】

すなわち、図８（ａ）に示すＴＬＣモードでの消去状態のステートＳＴ０のシフト量Ｖ_ＰＤ１と図８（ｂ）に示すＳＬＣモードでの消去状態のステートＳＴ０のシフト量Ｖ_ＰＤ２とは、同等程度であり、次の数式６が成り立つ。
Ｖ_ＰＤ１≒Ｖ_ＰＤ２・・・数式６

【0072】

これにより、プログラムディスターブを受けた後における消去状態のステートＳＴ０の電圧位置をＴＬＣモードとＳＬＣモードとで同等程度にすることができる。これにより、ＴＬＣモードでライトされたメモリセルＭＴからＳＬＣモードでライトされたメモリセルＭＴとへの電荷の横抜けを抑制できるなど、各メモリセルＭＴにおけるデータリテンション特性を向上できる。

【0073】

以上のように、実施形態では、半導体記憶装置１は、ＳＬＣモードで選択メモリセルＭＴへデータがライトされる際の転送電圧Ｖ_{ＰＡＳＳ２}の値をＴＬＣモードで選択メモリセルＭＴへデータがライトされる際の転送電圧Ｖ_{ＰＡＳＳ１}の値より低くする。例えば、転送電圧Ｖ_{ＰＡＳＳ２}の値は、ＴＬＣモードにおける最も降圧側のステートＳＴ７のベリファイ電圧Ｖｆ２７とＳＬＣモードにおける最も降圧側のステートＳＴ１のベリファイ電圧Ｖｆ１との差分ΔＶ_ＰＧＭ１に応じて、転送電圧Ｖ_{ＰＡＳＳ１}の値より（例えば、略４Ｖ）低くされる。これにより、ＳＬＣモードにおけるプログラムディスターブとＴＬＣモードにおけるプログラムディスターブとを同等程度にすることができる。この結果、ＴＬＣモードでライトされたメモリセルＭＴからＳＬＣモードでライトされたメモリセルＭＴとへの電荷の横抜けを抑制できるなど、各メモリセルＭＴにおけるデータリテンション特性を向上できる。

【0074】

例えば、ＳＬＣモードで選択メモリセルＭＴへデータがライトされる際の転送電圧Ｖ_{ＰＡＳＳ１}の値をＴＬＣモードで選択メモリセルＭＴへデータがライトされる際の転送電圧Ｖ_{ＰＡＳＳ１}の値と均等にする場合を考える。この場合、半導体記憶装置９００において、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３に対応するメモリセルへのＳＬＣモードでのライト動作が、図９に示すように、次の点で図７に示すＳＬＣモードでのライト動作と異なる。

【0075】

例えば、選択メモリセルＭＴ０＿０へＳＬＣモードでデータがライトされる場合、非選択ワード線ＷＬ１～ＷＬ６３及びダミーワード線ＤＷＬ１～ＤＷＬ４に印加される転送電圧Ｖ_{ＰＡＳＳ１}が、ＴＬＣモードのライト動作（例えば、図８に示すＴＬＣモードでのライト動作）の転送電圧Ｖ_{ＰＡＳＳ１}と同様である。これに応じて、非選択メモリストリングＭＳ＿１，ＭＳ＿２が非選択ワード線ＷＬ０，ＷＬ２～ＷＬ６３とのカップリングによりブーストされ得る所定電圧Ｖ_{ＢＯＯＳＴ３}が、図７に示すＳＬＣモードでのライト動作より高くなる。所定電圧Ｖ_{ＢＯＯＳＴ３}は、非選択ワード線ＷＬ１～ＷＬ６３の転送電圧Ｖ_{ＰＡＳＳ１}に応じた電圧であり、数式７に示すように、転送電圧Ｖ_{ＰＡＳＳ１}に略等しくてもよい。
Ｖ_{ＢＯＯＳＴ３}≒Ｖ_{ＰＡＳＳ１}・・・数式７

【0076】

数式７により、選択ワード線ＷＬ０と非選択メモリストリングＭＳ＿１，ＭＳ＿２との交差位置に対応するメモリセルＭＴ０＿１，ＭＴ０＿２は、プログラム電圧Ｖ_ＰＧＭと所定電圧Ｖ_{ＢＯＯＳＴ３}との電圧差ΔＶ_{ＤＩＳＴＵＲＢ３}に応じたプログラムディスターブを受ける。電圧差ΔＶ_{ＤＩＳＴＵＲＢ３}について、次の数式８が成り立つ。
ΔＶ_{ＤＩＳＴＵＲＢ３}＝Ｖ_ＰＧＭ－Ｖ_{ＢＯＯＳＴ３}≒Ｖ_ＰＧＭ－Ｖ_{ＰＡＳＳ１}・・・数式８

【0077】

例えば、Ｖ_ＰＧＭ＝２０Ｖ、Ｖ_{ＰＡＳＳ１}＝１０Ｖである場合、数式８により、電圧差ΔＶ_{ＤＩＳＴＵＲＢ３}≒１０Ｖである。

【0078】

電圧差ΔＶ_{ＤＩＳＴＵＲＢ３}に応じたプログラムディスターブにより、ＳＬＣモードでライトされたメモリセルの閾値分布において、消去状態のステートＳＴ０は、図１０（ｂ）に点線で示す状態から実線で示す状態へシフトし得る。図１０は、ビット数の異なるメモリセルのライト時の転送電圧を同じした場合におけるメモリセルアレイの閾値分布を示す図であり、３ビット（ＴＣＬモード）及び１ビット（ＳＬＣモード）のメモリセルのライト時の転送電圧を同じした場合におけるメモリセルアレイの閾値分布を例示する。

【0079】

例えば、消去状態のステートＳＴ０は、電圧差ΔＶ_{ＤＩＳＴＵＲＢ３}（例えば、１０Ｖ）に応じたシフト量Ｖ_ＰＤ３で高電圧側へシフトし得る。

【0080】

数式１に示す電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}（例えば、１４Ｖ）に比べて、数式５に示す電圧差ΔＶ_{ＤＩＳＴＵＲＢ３}（例えば、１０Ｖ）は小さい。これにより、図１０（ａ）、図１０（ｂ）に示されるように、ＴＬＣモードにおける消去状態のステートＳＴ０のシフト量Ｖ_ＰＤ１に比べて、ＳＬＣモードにおける消去状態のステートＳＴ０のシフト量Ｖ_ＰＤ３は小さい。シフト後の状態において、ＴＬＣモードの消去状態のステートＳＴ０に比べてＳＬＣモードの消去状態のステートＳＴ０が低電圧側になっている。

【0081】

これにより、図１１に示すような電荷の横抜けが起こりやすくなる。図１１は、電荷の横抜けを示す断面図である。図１１では、簡略化のため、導電層ＷＬ間の絶縁層の図示が省略されている。

【0082】

例えば、ワード線ＷＬ１に対応するメモリセルＭＴ１とワード線ＷＬ０に対応するメモリセルＭＴ０とがＺ方向に隣接し、メモリセルＭＴ１がステートＳＴ７（図１０（ａ）参照）にプログラムされており、メモリセルＭＴ０が消去状態のステートＳＴ０（図１０（ｂ）参照）にあるとする。メモリセルＭＴ１の電荷蓄積膜ＣＴとメモリセルＭＴ０の電荷蓄積膜ＣＴとの間で蓄積電荷量の違いによる電界が生じる。この電界は、ＴＬＣモードの消去状態のステートＳＴ０に比べてＳＬＣモードの消去状態のステートＳＴ０が低電圧側になっていることでより大きくなるため、図１１に点線示すように、電子がメモリセルＭＴ１からメモリセルＭＴ０へ容易に抜け得る。これにより、メモリセルＭＴ１に記憶された情報が消失するなど、メモリセルＭＴ１のデータリテンション特性が劣化し得る。

【0083】

それに対して、実施形態では、半導体記憶装置１は、ＳＬＣモードで選択メモリセルＭＴへデータがライトされる際の転送電圧Ｖ_{ＰＡＳＳ２}の値をＴＬＣモードで選択メモリセルＭＴへデータがライトされる際の転送電圧Ｖ_{ＰＡＳＳ１}の値より低くする。これにより、ＳＬＣモードにおけるプログラムディスターブとＴＬＣモードにおけるプログラムディスターブとを同等程度にすることができる。この結果、ＴＬＣモードでライトされたメモリセルＭＴからＳＬＣモードでライトされたメモリセルＭＴへの電荷の横抜けを抑制できるなど、各メモリセルＭＴにおけるデータリテンション特性を向上できる。

【0084】

なお、実施形態の考え方は、メモリセルアレイ１３０の各ブロックＢＬＫにおけるＺ方向両端のワード線ＷＬに対応するメモリセルＭＴがＳＬＣモードでライトされ内側のワード線ＷＬに対応するメモリセルＭＴがＳＬＣモードよりビット数が多い任意の動作モードに適用可能である。

【0085】

例えば、実施形態の考え方は、複数のワード線ＷＬ０～ＷＬ６３（図２参照）のうち、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３に対応するメモリセルＭＴがＳＬＣモードでライトされ、内側のワード線ＷＬ１～ＷＬ６２に対応するメモリセルＭＴがＭＬＣモードでライトされる動作モードに適用されてもよい。

【0086】

あるいは、実施形態の第１の変形例として、実施形態の考え方は、複数のワード線ＷＬ０～ＷＬ６３（図２参照）のうち、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３に対応するメモリセルＭＴがＳＬＣモードでライトされ、内側のワード線ＷＬ１～ＷＬ６２に対応するメモリセルＭＴがＱＬＣモードでライトされる動作モードに適用されてもよい。

【0087】

この場合、ＳＬＣモードで選択メモリセルＭＴへデータがライトされる際の転送電圧Ｖ_{ＰＡＳＳ４}の値をＱＬＣモードで選択メモリセルＭＴへデータがライトされる際の転送電圧Ｖ_{ＰＡＳＳ１}の値より低くする。

【0088】

例えば、内側のワード線ＷＬ１～ＷＬ６２に対応するメモリセルＭＴへのＱＬＣモードでのライト動作では、図６と同様の電圧印加が行われる。

【0089】

このとき、選択ワード線ＷＬ１と非選択メモリストリングＭＳ＿１，ＭＳ＿２との交差位置に対応するメモリセルＭＴ１＿１，ＭＴ１＿２は、プログラム電圧Ｖ_ＰＧＭと所定電圧Ｖ_{ＢＯＯＳＴ１}との電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}に応じたプログラムディスターブを受ける。電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}について、数式１が成り立つ。プログラム電圧Ｖ_ＰＧＭは、図１２（ａ）に示すようなＱＬＣモードにおける最も高電圧側のステートＳＴ１５のベリファイ電圧Ｖｆ４５に略均等であってもよい。図１２は、実施形態の第１の変形例におけるメモリセルアレイの閾値分布を示す図である。例えば、Ｖ_ＰＧＭ＝Ｖｆ４５＝２６Ｖ、Ｖ_{ＰＡＳＳ１}＝１０Ｖである場合、数式１により、電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}≒１６Ｖである。

【0090】

また、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３に対応するメモリセルＭＴへのＳＬＣモードでのライト動作では、図７において転送電圧Ｖ_{ＰＡＳＳ２}が転送電圧Ｖ_{ＰＡＳＳ４}に置き換えられたのと同様の電圧印加が行われる。転送電圧Ｖ_{ＰＡＳＳ４}は、転送電圧Ｖ_{ＰＡＳＳ１}より低い。数式９、数式１０に示すように、転送電圧Ｖ_{ＰＡＳＳ４}は、ベリファイ電圧Ｖｆ４５とベリファイ電圧Ｖｆ１との差分ΔＶ_ＰＧＭ２（図１２（ａ）、図１２（ｂ）参照）に応じて、転送電圧Ｖ_{ＰＡＳＳ１}より低くてもよい。
ΔＶ_ＰＧＭ２＝Ｖｆ４５－Ｖｆ１・・・数式９
Ｖ_{ＰＡＳＳ４}＝Ｖ_{ＰＡＳＳ１}－ΔＶ_ＰＧＭ２・・・数式１０

【0091】

例えば、Ｖｆ４５＝２６Ｖ、Ｖｆ１＝２０Ｖである場合、数式９により、ΔＶ_ＰＧＭ２＝６Ｖである。Ｖ_{ＰＡＳＳ１}＝１０Ｖであれば、数式１０により、Ｖ_{ＰＡＳＳ４}＝４Ｖになる。

【0092】

このとき、非選択のビット線ＢＬ１，ＢＬ２又は非選択のドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３又は非選択のドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３に対応する選択トランジスタＳＴ１＿１，ＳＴ１＿２がオフし、非選択メモリストリングＭＳ＿１，ＭＳ＿２がフローティング状態になる。非選択メモリストリングＭＳ＿１，ＭＳ＿２は、非選択ワード線ＷＬ０，ＷＬ２～ＷＬ６３とのカップリングにより所定電圧Ｖ_{ＢＯＯＳＴ４}にブーストされ得る。所定電圧Ｖ_{ＢＯＯＳＴ４}は、非選択ワード線ＷＬ１～ＷＬ６３の転送電圧Ｖ_{ＰＡＳＳ４}に応じた電圧であり、数式１１に示すように、転送電圧Ｖ_{ＰＡＳＳ４}に略等しくてもよい。
Ｖ_{ＢＯＯＳＴ４}≒Ｖ_{ＰＡＳＳ４}・・・数式１１

【0093】

数式１１により、選択ワード線ＷＬ０と非選択メモリストリングＭＳ＿１，ＭＳ＿２との交差位置に対応するメモリセルＭＴ０＿１，ＭＴ０＿２は、プログラム電圧Ｖ_ＰＧＭと所定電圧Ｖ_{ＢＯＯＳＴ４}との電圧差ΔＶ_{ＤＩＳＴＵＲＢ４}に応じたプログラムディスターブを受ける。電圧差ΔＶ_{ＤＩＳＴＵＲＢ４}について、次の数式１２が成り立つ。
ΔＶ_{ＤＩＳＴＵＲＢ４}＝Ｖ_ＰＧＭ－Ｖ_{ＢＯＯＳＴ４}≒Ｖ_ＰＧＭ－Ｖ_{ＰＡＳＳ４}・・・数式１２

【0094】

例えば、Ｖ_ＰＧＭ＝２０Ｖ、Ｖ_{ＰＡＳＳ４}＝４Ｖである場合、数式１２により、電圧差ΔＶ_{ＤＩＳＴＵＲＢ４}≒１６Ｖである。数式１２に示す電圧差ΔＶ_{ＤＩＳＴＵＲＢ４}の値は、数式１に示す電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}の値と同等程度になり得る。

【0095】

このような動作によっても、ＳＬＣモードにおけるプログラムディスターブとＱＬＣモードにおけるプログラムディスターブとを同等程度にすることができる。この結果、ＱＬＣモードでライトされたメモリセルＭＴからＳＬＣモードでライトされたメモリセルＭＴとへの電荷の横抜けを抑制できるなど、各メモリセルＭＴにおけるデータリテンション特性を向上できる。

【0096】

あるいは、実施形態の第２の変形例として、実施形態の考え方は、複数のワード線ＷＬ０～ＷＬ６３（図２参照）のうち、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３に対応するメモリセルＭＴがＳＬＣモードでライトされ、内側のワード線ＷＬ１～ＷＬ６２に対応するメモリセルＭＴがＰＬＣモードでライトされる動作モードに適用されてもよい。

【0097】

この場合、ＳＬＣモードで選択メモリセルＭＴへデータがライトされる際の転送電圧Ｖ_{ＰＡＳＳ５}の値をＰＬＣモードで選択メモリセルＭＴへデータがライトされる際の転送電圧Ｖ_{ＰＡＳＳ１}の値より低くする。

【0098】

例えば、内側のワード線ＷＬ１～ＷＬ６２に対応するメモリセルＭＴへのＰＬＣモードでのライト動作では、図６と同様の電圧印加が行われる。

【0099】

このとき、選択ワード線ＷＬ１と非選択メモリストリングＭＳ＿１，ＭＳ＿２との交差位置に対応するメモリセルＭＴ１＿１，ＭＴ１＿２は、プログラム電圧Ｖ_ＰＧＭと所定電圧Ｖ_{ＢＯＯＳＴ１}との電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}に応じたプログラムディスターブを受ける。電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}について、数式１が成り立つ。プログラム電圧Ｖ_ＰＧＭは、図１３（ａ）に示すようなＰＬＣモードにおける最も高電圧側のステートＳＴ３１のベリファイ電圧Ｖｆ８１に略均等であってもよい。図１３は、実施形態の第２の変形例におけるメモリセルアレイの閾値分布を示す図である。例えば、Ｖ_ＰＧＭ＝Ｖｆ８１＝２８Ｖ、Ｖ_{ＰＡＳＳ１}＝１０Ｖである場合、数式１により、電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}≒１８Ｖである。

【0100】

また、Ｚ方向両端のワード線ＷＬ０，ＷＬ６３に対応するメモリセルＭＴへのＳＬＣモードでのライト動作では、図７において転送電圧Ｖ_{ＰＡＳＳ２}が転送電圧Ｖ_{ＰＡＳＳ５}に置き換えられたのと同様の電圧印加が行われる。転送電圧Ｖ_{ＰＡＳＳ５}は、転送電圧Ｖ_{ＰＡＳＳ１}より低い。数式１３、数式１４に示すように、転送電圧Ｖ_{ＰＡＳＳ４}は、ベリファイ電圧Ｖｆ８１とベリファイ電圧Ｖｆ１との差分ΔＶ_ＰＧＭ３（図１３（ａ）、図１３（ｂ）参照）に応じて、転送電圧Ｖ_{ＰＡＳＳ１}より低くてもよい。
ΔＶ_ＰＧＭ３＝Ｖｆ８１－Ｖｆ１・・・数式１３
Ｖ_{ＰＡＳＳ５}＝Ｖ_{ＰＡＳＳ１}－ΔＶ_ＰＧＭ３・・・数式１４

【0101】

例えば、Ｖｆ８１＝２８Ｖ、Ｖｆ１＝２０Ｖである場合、数式１３により、ΔＶ_ＰＧＭ３＝８Ｖである。Ｖ_{ＰＡＳＳ１}＝１０Ｖであれば、数式１４により、Ｖ_{ＰＡＳＳ４}＝２Ｖになる。

【0102】

【0103】

数式１５により、選択ワード線ＷＬ０と非選択メモリストリングＭＳ＿１，ＭＳ＿２との交差位置に対応するメモリセルＭＴ０＿１，ＭＴ０＿２は、プログラム電圧Ｖ_ＰＧＭと所定電圧Ｖ_{ＢＯＯＳＴ５}との電圧差ΔＶ_{ＤＩＳＴＵＲＢ５}に応じたプログラムディスターブを受ける。電圧差ΔＶ_{ＤＩＳＴＵＲＢ５}について、次の数式１６が成り立つ。
ΔＶ_{ＤＩＳＴＵＲＢ５}＝Ｖ_ＰＧＭ－Ｖ_{ＢＯＯＳＴ５}≒Ｖ_ＰＧＭ－Ｖ_{ＰＡＳＳ５}・・・数式１６

【0104】

例えば、Ｖ_ＰＧＭ＝２０Ｖ、Ｖ_{ＰＡＳＳ５}＝２Ｖである場合、数式１６により、電圧差ΔＶ_{ＤＩＳＴＵＲＢ５}≒１８Ｖである。数式１６に示す電圧差ΔＶ_{ＤＩＳＴＵＲＢ４}の値は、数式１に示す電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}の値と同等程度になり得る。

【0105】

このような動作によっても、ＳＬＣモードにおけるプログラムディスターブとＰＬＣモードにおけるプログラムディスターブとを同等程度にすることができる。この結果、ＰＬＣモードでライトされたメモリセルＭＴからＳＬＣモードでライトされたメモリセルＭＴとへの電荷の横抜けを抑制できるなど、各メモリセルＭＴにおけるデータリテンション特性を向上できる。

【0106】

あるいは、実施形態の第３の変形例として、実施形態の考え方は、複数のティアが積層された柱状体１２ｉを含むメモリセルアレイ１３０ｉに適用されてもよい。

【0107】

例えば、図１４に示す半導体記憶装置１００ｉのメモリセルアレイ１３０ｉは、ソース線ＳＬの上方に積層体ＳＳＴｉが積層される。図１４は、メモリセルアレイ１３０ｉの構成を示す断面図である。

【0108】

積層体ＳＳＴｉでは、選択ゲート線ＳＧＳ、ダミーワード線ＤＷＬ１，ＤＷＬ２、複数のワード線ＷＬ０～ＷＬ４７、ダミーワード線ＤＷＬ３～ＤＷＬ６、複数のワード線ＷＬ４８～ＷＬ９５、ダミーワード線ＤＷＬ７，ＤＷＬ８、選択ゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ３のいずれか）が互いに離間しながら積層される。積層体ＳＳＴｉにおける選択ゲート線ＳＧＳ、ダミーワード線ＤＷＬ１，ＤＷＬ２、複数のワード線ＷＬ０～ＷＬ４７、ダミーワード線ＤＷＬ３～ＤＷＬ６、複数のワード線ＷＬ４８～ＷＬ９５、ダミーワード線ＤＷＬ７，ＤＷＬ８、選択ゲート線ＳＧＤは、積層方向に延びる柱状体４で貫通される。柱状体４ｉは、複数のティア４ａ，４ｂが積層された構造を有する。これに対応して、積層体ＳＳＴｉは、複数の積層体ＳＳＴａ，ＳＳＴｂが積層された構造を有する。図１４では、柱状体４が２つのティア４ａ，４ｂに分割され積層体ＳＳＴが２つの積層体ＳＳＴａ，２３１ｂに分割される構造が例示されるが、柱状体４が３つ以上に分割されてもよく積層体ＳＳＴが３つ以上に分割されてもよい。

【0109】

積層体ＳＳＴａでは、選択ゲート線ＳＧＳ、ダミーワード線ＤＷＬ１，ＤＷＬ２、複数のワード線ＷＬ０～ＷＬ４７、ダミーワード線ＤＷＬ３，ＤＷＬ４が互いに離間しながら積層される。積層体ＳＳＴａでは、Ｚ方向両端のワード線ＷＬ０，ＷＬ４７は、内側のワード線ＷＬ１～ＷＬ４６と異なり、隣接するワード線ＷＬがＺ方向片側にしか存在しない。このため、Ｚ方向両端のワード線ＷＬ０，ＷＬ４７は、内側のワード線ＷＬ１～ＷＬ４６に比べて、他のワード線ＷＬへプログラム電圧が印加されている際にその電界の影響をより受けやすい。

【0110】

積層体ＳＳＴｂでは、ダミーワード線ＤＷＬ５，ＤＷＬ６、複数のワード線ＷＬ４８～ＷＬ９５、ダミーワード線ＤＷＬ７，ＤＷＬ８、選択ゲート線ＳＧＤが互いに離間しながら積層される。積層体ＳＳＴｂでは、Ｚ方向両端のワード線ＷＬ４８，ＷＬ９５は、内側のワード線ＷＬ４９～ＷＬ９４と異なり、隣接するワード線ＷＬがＺ方向片側にしか存在しない。このため、Ｚ方向両端のワード線ＷＬ４８，ＷＬ９５は、内側のワード線ＷＬ４９～ＷＬ９４に比べて、他のワード線ＷＬへプログラム電圧が印加されている際にその電界の影響をより受けやすい。

【0111】

この点を考慮し、半導体記憶装置１００ｉは、図１５に示すような動作モードを有する。図１５は、半導体記憶装置１００ｉの動作モードを示す図である。

【0112】

第１のモードでは、積層体ＳＳＴａの内側のワード線ＷＬ１～ＷＬ４６に対応するメモリセルと積層体ＳＳＴｂの内側のワード線ＷＬ４９～ＷＬ９４に対応するメモリセルとは、ＴＬＣモードでデータがライトされるが、積層体ＳＳＴａのＺ方向両端のワード線ＷＬ０，ＷＬ４７に対応するメモリセルと積層体ＳＳＴｂのＺ方向両端のワード線ＷＬ４８，ＷＬ９５に対応するメモリセルとは、ＳＬＣモードでデータがライトされる。

【0113】

このとき、積層体ＳＳＴａにおけるワード線ＷＬ０～ＷＬ４７の－Ｚ側のダミーワード線ＤＷＬ１，ＤＷＬ２に対応するメモリセルもＳＬＣモードでデータがライトされ、ダミーワード線ＤＷＬ１，ＤＷＬ２及びワード線ＷＬ０に対応するメモリセルで、ＴＬＣモードに相当するデータ容量が実現され得る。ワード線ＷＬ０～ＷＬ４７の＋Ｚ側のダミーワード線ＤＷＬ３，ＤＷＬ４に対応するメモリセルもＳＬＣモードでデータがライトされ、ワード線ＷＬ４７及びダミーワード線ＤＷＬ３，ＤＷＬ４に対応するメモリセルで、ＴＬＣモードに相当するデータ容量が実現され得る。

【0114】

同様に、積層体ＳＳＴｂにおけるワード線ＷＬ４８～ＷＬ９５の－Ｚ側のダミーワード線ＤＷＬ５，ＤＷＬ６に対応するメモリセルもＳＬＣモードでデータがライトされ、ダミーワード線ＤＷＬ５，ＤＷＬ６及びワード線ＷＬ４８に対応するメモリセルで、ＴＬＣモードに相当するデータ容量が実現され得る。ワード線ＷＬ４８～ＷＬ９５の＋Ｚ側のダミーワード線ＤＷＬ７，ＤＷＬ８に対応するメモリセルもＳＬＣモードでデータがライトされ、ワード線ＷＬ９５及びダミーワード線ＤＷＬ７，ＤＷＬ８に対応するメモリセルで、ＴＬＣモードに相当するデータ容量が実現され得る。

【0115】

第２のモードでは、積層体ＳＳＴａにおける内側のワード線ＷＬ１～ＷＬ４６に対応するメモリセルは、ＴＬＣモードでデータがライトされるが、Ｚ方向両端のワード線ＷＬ０，ＷＬ４７に対応するメモリセルは、ＳＬＣモードでデータがライトされる。このとき、ワード線Ｗ０～ＷＬ４７の－Ｚ側のダミーワード線ＤＷＬ１，ＤＷＬ２に対応するメモリセルには、データがライトされない。ワード線Ｗ０～ＷＬ４７の＋Ｚ側のダミーワード線ＤＷＬ３，ＤＷＬ４に対応するメモリセルには、データがライトされない。

【0116】

同様に、積層体ＳＳＴｂにおける内側のワード線ＷＬ４９～ＷＬ９４に対応するメモリセルは、ＴＬＣモードでデータがライトされるが、Ｚ方向両端のワード線ＷＬ４８，ＷＬ９５に対応するメモリセルは、ＳＬＣモードでデータがライトされる。このとき、ワード線Ｗ４８～ＷＬ９５の－Ｚ側のダミーワード線ＤＷＬ５，ＤＷＬ６に対応するメモリセルには、データがライトされない。ワード線Ｗ４８～ＷＬ９５の＋Ｚ側のダミーワード線ＤＷＬ７，ＤＷＬ８に対応するメモリセルには、データがライトされない。

【0117】

第１のモード及び第２のモードのいずれにおいても、複数のワード線ＷＬ０～ＷＬ９５のうち、各積層体ＳＳＴａ，ＳＳＴｂにおけるＺ方向両端のワード線ＷＬ０，ＷＬ４７，ＷＬ４８，ＷＬ９５に対応するメモリセルＭＴがＳＬＣモードでライトされ、内側のワード線ＷＬ１～ＷＬ４６，ＷＬ４９～ＷＬ９４に対応するメモリセルＭＴがＴＬＣモードでライトされる。

【0118】

これに応じて、半導体記憶装置１００ｉは、図１６及び図１７に示すようなライト動作が行われる。図１６及び図１７は、それぞれ、半導体記憶装置１００ｉの動作を示す斜視図である。

【0119】

図１６は、積層体ＳＳＴａにおける内側のワード線ＷＬ１～ＷＬ４６に対応するメモリセル、又は、積層体ＳＳＴｂにおける内側のワード線ＷＬ４９～ＷＬ９４に対応するメモリセルへのＴＬＣモードでのライト動作を示す。例えば、選択ワード線ＷＬ４９に対応する選択メモリセルＭＴ４９＿０へＴＬＣモードでデータがライトされる場合、選択ワード線ＷＬ４９にプログラム電圧Ｖ_ＰＧＭが印加され、非選択ワード線ＷＬ０～ＷＬ４８，ＷＬ５０～ＷＬ９５及びダミーワード線ＤＷＬ１～ＤＷＬ８に転送電圧Ｖ_{ＰＡＳＳ１}が印加される。プログラム電圧Ｖ_ＰＧＭは、例えば、ＴＬＣモードにおける最も高電圧側のステートＳＴ７のベリファイ電圧Ｖｆ２７（図８参照）に略等しい。ＴＬＣモードにおけるステートＳＴ７のベリファイ電圧Ｖｆ２７は、例えば、２４Ｖである。転送電圧Ｖ_{ＰＡＳＳ１}は、例えば、１０Ｖである。選択ビット線ＢＬ０に基準電圧Ｖ_ＳＳ４が印加され、非選択ビット線ＢＬ１，ＢＬ２（図６参照）に書き込み禁止電圧Ｖ_{ＩＮＨＩＢＩＴ}が印加される。基準電圧Ｖ_ＳＳ４は、例えば、０Ｖである。書き込み禁止電圧Ｖ_{ＩＮＨＩＢＩＴ}は、例えば、５Ｖである。

【0120】

【0121】

このとき、非選択のビット線ＢＬ１，ＢＬ２（図６参照）又は非選択のドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３に対応する選択トランジスタＳＴ１＿１，ＳＴ１＿２がオフし、例えば非選択メモリストリングＭＳ＿１，ＭＳ＿２，ＭＳ＿３がフローティング状態になる。非選択メモリストリングＭＳ＿１，ＭＳ＿２，ＭＳ＿３は、非選択ワード線ＷＬ０～ＷＬ４８，ＷＬ５０～ＷＬ９５とのカップリングにより所定電圧Ｖ_{ＢＯＯＳＴ１}にブーストされ得る。所定電圧Ｖ_{ＢＯＯＳＴ１}は、非選択ワード線ＷＬ０～ＷＬ４８，ＷＬ５０～ＷＬ９５の転送電圧Ｖ_{ＰＡＳＳ１}に応じた電圧であり、転送電圧Ｖ_{ＰＡＳＳ１}に略等しくてもよい。これにより、選択ワード線ＷＬ４９と非選択メモリストリングＭＳ＿１，ＭＳ＿２，ＭＳ＿３との交差位置に対応するメモリセルＭＴ４９＿１，ＭＴ４９＿２，ＭＴ４９＿３は、プログラム電圧Ｖ_ＰＧＭと所定電圧Ｖ_{ＢＯＯＳＴ１}との電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}に応じたプログラムディスターブを受ける。電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}について、数式１が成り立つ。

【0122】

例えば、Ｖ_ＰＧＭ＝２４Ｖ、Ｖ_{ＰＡＳＳ１}＝１０Ｖである場合、数式１により、電圧差ΔＶ_{ＤＩＳＴＵＲＢ１}≒１４Ｖである。

【0123】

【0124】

図１７は、積層体ＳＳＴａにおけるＺ方向両端のワード線ＷＬ０，ＷＬ４７に対応するメモリセル、又は、積層体ＳＳＴｂにおけるＺ方向両端のワード線ＷＬ４８，ＷＬ９５に対応するメモリセルへのライト動作を示す。例えば、選択ワード線ＷＬ４８に対応する選択メモリセルＭＴ４８＿０へＳＬＣモードでデータがライトされる場合、選択ワード線ＷＬ４８にプログラム電圧Ｖ_ＰＧＭが印加され、非選択ワード線ＷＬ０～ＷＬ４７，ＷＬ４９～ＷＬ９５及びダミーワード線ＤＷＬ１～ＤＷＬ８に転送電圧Ｖ_{ＰＡＳＳ２}が印加される。プログラム電圧Ｖ_ＰＧＭは、例えば、ＳＬＣモードにおける最も高電圧側のステートＳＴ１のベリファイ電圧Ｖｆ１（図８参照）に略等しい。ＳＬＣモードにおけるステートＳＴ１のベリファイ電圧Ｖｆ１は、例えば、２０Ｖである。転送電圧Ｖ_{ＰＡＳＳ２}は、転送電圧Ｖ_{ＰＡＳＳ１}より低い。数式２、数式３に示すように、転送電圧Ｖ_{ＰＡＳＳ２}は、ベリファイ電圧Ｖｆ２７とベリファイ電圧Ｖｆ１との差分ΔＶ_ＰＧＭ１に応じて、転送電圧Ｖ_{ＰＡＳＳ１}より低くてもよい。

【0125】

【0126】

選択ビット線ＢＬ０に基準電圧Ｖ_ＳＳ４が印加され、非選択ビット線ＢＬ１，ＢＬ２（図７参照）に書き込み禁止電圧Ｖ_{ＩＮＨＩＢＩＴ}が印加される。基準電圧Ｖ_ＳＳ４は、例えば、０Ｖである。書き込み禁止電圧Ｖ_{ＩＮＨＩＢＩＴ}は、例えば、５Ｖである。

【0127】

【0128】

このとき、非選択のビット線ＢＬ１，ＢＬ２又は非選択のドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３に対応する選択トランジスタＳＴ１＿１，ＳＴ１＿２がオフし、非選択メモリストリングＭＳ＿１，ＭＳ＿２がフローティング状態になる。非選択メモリストリングＭＳ＿１，ＭＳ＿２は、非選択ワード線ＷＬ４８，ＷＬ２～ＷＬ６３とのカップリングにより所定電圧Ｖ_{ＢＯＯＳＴ２}にブーストされ得る。所定電圧Ｖ_{ＢＯＯＳＴ２}は、非選択ワード線ＷＬ０～ＷＬ４７，ＷＬ４９～ＷＬ９５の転送電圧Ｖ_{ＰＡＳＳ２}に応じた電圧であり、数式４に示すように、転送電圧Ｖ_{ＰＡＳＳ２}に略等しくてもよい。

【0129】

数式４により、選択ワード線ＷＬ４８と非選択メモリストリングＭＳ＿１，ＭＳ＿２，ＭＳ＿３との交差位置に対応するメモリセルＭＴ４８＿１，ＭＴ４８＿２，ＭＴ４８＿３は、プログラム電圧Ｖ_ＰＧＭと所定電圧Ｖ_{ＢＯＯＳＴ２}との電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}に応じたプログラムディスターブを受ける。電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}について、数式５が成り立つ。

【0130】

例えば、Ｖ_ＰＧＭ＝２０Ｖ、Ｖ_{ＰＡＳＳ２}＝６Ｖである場合、数式５により、電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}≒１４Ｖである。

【0131】

【0132】

すなわち、メモリセルＭＴ４９＿０へＴＬＣモードでデータがライトされる場合に比べて、メモリセルＭＴ４８＿０へＳＬＣモードでデータがライトされる場合、プログラム電圧Ｖ_ＰＧＭが数式２で示すΔＶ_ＰＧＭ１分低いが、転送電圧も略ΔＶ_ＰＧＭ１分下げられたＶ_{ＰＡＳＳ２}とされる。数式５に示すように、両者の変化が相殺され、両者の電圧差ΔＶ_{ＤＩＳＴＵＲＢ２}としては同等程度の値（例えば、１４Ｖ）になり得る。これにより、メモリセルＭＴ４８＿０へＳＬＣモードでデータがライトされる場合に非選択メモリセルＭＴ４８＿１，ＭＴ４８＿２，ＭＴ４８＿３が受けるプログラムディスターブの程度を、メモリセルＭＴ４９＿０へＴＬＣモードでデータがライトされる場合に非選択メモリセルＭＴ４９＿１，ＭＴ４９＿２，ＭＴ４９＿３が受けるプログラムディスターブと同等にできる。

【0133】

すなわち、図８（ａ）に示すＴＬＣモードでの消去状態のステートＳＴ０のシフト量Ｖ_ＰＤ１と図８（ｂ）に示すＳＬＣモードでの消去状態のステートＳＴ０のシフト量Ｖ_ＰＤ２とは、同等程度であり、数式６が成り立つ。

【0134】

このような構成及び動作によっても、プログラムディスターブを受けた後における消去状態のステートＳＴ０の電圧位置をＴＬＣモードとＳＬＣモードとで同等程度にすることができる。これにより、ＴＬＣモードでライトされたメモリセルＭＴからＳＬＣモードでライトされたメモリセルＭＴとへの電荷の横抜けを抑制できるなど、各メモリセルＭＴにおけるデータリテンション特性を向上できる。

【0135】

なお、実施形態の考え方は、各積層体ＳＳＴａ，ＳＳＴｂにおけるＺ方向両端のワード線ＷＬに対応するメモリセルＭＴがＳＬＣモードでライトされ内側のワード線ＷＬに対応するメモリセルＭＴがＳＬＣモードよりビット数が多い任意の動作モードに適用可能である。

【0136】

例えば、実施形態の考え方は、複数のワード線ＷＬ０～ＷＬ９５（図１４参照）のうち、各積層体ＳＳＴａ，ＳＳＴｂのＺ方向両端のワード線ＷＬ０，ＷＬ４７，ＷＬ４８，ＷＬ９５に対応するメモリセルＭＴがＳＬＣモードでライトされ、内側のワード線ＷＬ１～ＷＬ４６，ＷＬ４９～ＷＬ９４に対応するメモリセルＭＴがＭＬＣモードでライトされる動作モードに適用されてもよい。

【0137】

あるいは、実施形態の考え方は、複数のワード線ＷＬ０～ＷＬ９５（図１４参照）のうち、各積層体ＳＳＴａ，ＳＳＴｂのＺ方向両端のワード線ＷＬ０，ＷＬ４７，ＷＬ４８，ＷＬ９５に対応するメモリセルＭＴがＳＬＣモードでライトされ、内側のワード線ＷＬ１～ＷＬ４６，ＷＬ４９～ＷＬ９４に対応するメモリセルＭＴがＱＬＣモードでライトされる動作モードに適用されてもよい。

【0138】

あるいは、実施形態の考え方は、複数のワード線ＷＬ０～ＷＬ９５（図１４参照）のうち、各積層体ＳＳＴａ，ＳＳＴｂのＺ方向両端のワード線ＷＬ０，ＷＬ４７，ＷＬ４８，ＷＬ９５に対応するメモリセルＭＴがＳＬＣモードでライトされ、内側のワード線ＷＬ１～ＷＬ４６，ＷＬ４９～ＷＬ９４に対応するメモリセルＭＴがＰＬＣモードでライトされる動作モードに適用されてもよい。

【0139】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0140】

６ブロック絶縁膜、７チャネル半導体膜、８トンネル絶縁膜、９電荷蓄積膜、１００半導体記憶装置、ＳＳＴ，ＳＳＴａ，ＳＳＴｂ，ＳＳＴｉ積層体。

【図1】