特開 2024-131606 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024131606

(43)【公開日】2024-09-30

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/12 20060101AFI20240920BHJP

   H01L 29/78 20060101ALI20240920BHJP

   H01L 29/872 20060101ALI20240920BHJP

   H01L 29/47 20060101ALI20240920BHJP

【ＦＩ】

H01L29/78 652T

H01L29/78 657A

H01L29/78 652F

H01L29/78 652M

H01L29/86 301D

H01L29/86 301M

H01L29/48 D

H01L29/48 M

H01L29/78 652B

H01L29/78 652D

H01L29/78 652C

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023041976

(22)【出願日】2023-03-16

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】朝羽 俊介

(72)【発明者】

【氏名】河野 洋志

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA03

4M104BB14

4M104CC03

4M104GG03

4M104GG18

(57)【要約】

【課題】ゲート－ドレイン間容量を低減可能な半導体装置を提供する。
【解決手段】半導体装置は、第１電極と、前記第１電極に接続され、シリコン及び炭素を含み、第１導電型の第１半導体層と、前記第１半導体層上の一部に配置され、シリコン及び炭素を含み、第２導電型である複数の第２半導体層と、前記第２半導体層上の一部に配置され、シリコン及び炭素を含み、第１導電型の第３半導体層と、前記第１半導体層における前記第２半導体層間の部分に配置され、シリコン及び炭素を含み、第２導電型の第４半導体層と、絶縁膜を介して前記第２半導体層と対向する第２電極と、前記第２半導体層及び前記第３半導体層に接続された第３電極と、を備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１電極と、
前記第１電極に接続され、シリコン及び炭素を含み、第１導電型の第１半導体層と、
前記第１半導体層上の一部に配置され、シリコン及び炭素を含み、第２導電型である複数の第２半導体層と、
前記第２半導体層上の一部に配置され、シリコン及び炭素を含み、第１導電型の第３半導体層と、
前記第１半導体層における前記第２半導体層間の部分に配置され、シリコン及び炭素を含み、第２導電型の第４半導体層と、
絶縁膜を介して前記第２半導体層と対向する第２電極と、
前記第２半導体層及び前記第３半導体層に接続された第３電極と、
を備えた半導体装置。

【請求項2】

前記第２半導体層、前記第３半導体層及び前記第３電極とオーミック接続された導電層と、
前記第１半導体層上に配置され、前記第１半導体層とショットキー接合された金属層と、
をさらに備え、
前記第２半導体層は第１方向に延び、前記第１方向に沿って複数の第１開口部が配列されており、
前記第３半導体層は前記第１方向に延び、前記第１方向に沿って第２開口部と第３開口部が交互に配列されており、
前記導電層は前記第２開口部内に配置されており、
前記金属層は、前記第３開口部内において、前記第１半導体層における前記第１開口部内に配置された部分と接している請求項１に記載の半導体装置。

【請求項3】

前記金属層及び前記導電層は、前記第１方向に対して交差する第２方向に沿って交互に配列されている請求項２に記載の半導体装置。

【請求項4】

前記導電層と前記第４半導体層との間に前記第１半導体層が介在している請求項２に記載の半導体装置。

【請求項5】

前記金属層と前記第４半導体層との間に前記第１半導体層が介在している請求項２に記載の半導体装置。

【請求項6】

前記第４半導体層は、前記第１半導体層の上面から離隔している請求項１に記載の半導体装置。

【請求項7】

前記第４半導体層は、前記第２半導体層に接している請求項１に記載の半導体装置。

【請求項8】

前記第４半導体層の上面は前記第２半導体層の上面よりも下方に位置し、前記第４半導体層の下面は前記第２半導体層の下面よりも上方に位置した請求項１に記載の半導体装置。

【請求項9】

前記金属層はチタンを含む請求項１に記載の半導体装置。

【請求項10】

前記導電層はニッケル及びシリコンを含む請求項１に記載の半導体装置。

【請求項11】

第１電極と、
前記第１電極に接続され、第１導電型の第１半導体層と、
前記第１半導体層上の一部に配置され、第２導電型の第２半導体層と、
前記第２半導体層上の一部に配置され、第１導電型の第３半導体層と、
前記第１半導体層における前記第２半導体層の側面上に配置され、第２導電型の第４半導体層と、
前記第４半導体層の直上域を含む領域に配置され、前記第２半導体層と対向する第２電極と、
前記第２半導体層及び前記第３半導体層に接続された第３電極と、
を備えた半導体装置。

【請求項12】

前記第１半導体層、前記第２半導体層、前記第３半導体層及び前記第４半導体層は、シリコン及び炭素を含む請求項１１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

電力制御用の半導体装置においては、還流電流を安全に流すためにＳＢＤ（Schottky Barrier diode：ショットキーバリアダイオード）を内蔵したＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が用いられることがある。このような半導体装置においては、動作の高速化を図るために、ゲート－ドレイン間の容量を低減することが求められている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第６６４９１８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の目的は、ゲート－ドレイン間の容量を低減可能な半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１電極と、前記第１電極に接続され、シリコン及び炭素を含み、第１導電型の第１半導体層と、前記第１半導体層上の一部に配置され、シリコン及び炭素を含み、第２導電型である複数の第２半導体層と、前記第２半導体層上の一部に配置され、シリコン及び炭素を含み、第１導電型の第３半導体層と、前記第１半導体層における前記第２半導体層間の部分に配置され、シリコン及び炭素を含み、第２導電型の第４半導体層と、絶縁膜を介して前記第２半導体層と対向する第２電極と、前記第２半導体層及び前記第３半導体層に接続された第３電極と、を備える。

【図面の簡単な説明】

【0006】

【図1】図１は、第１の実施形態に係る半導体装置を示す斜視図である。

【図2】図２は、第１の実施形態に係る半導体装置を示す上面図である。

【図3】図３は、図２の領域Ａを示す上面図である。

【図4】図４は、図３に示すＢ－Ｂ’線による断面図である。

【図5】図５（ａ）は第１の実施形態に係る半導体装置の動作を示す断面図であり、図５（ｂ）は比較例に係る半導体装置の動作を示す断面図である。

【図6】図６は、第２の実施形態に係る半導体装置を示す上面図である。

【図7】図７は、図６に示すＣ－Ｃ’線による断面図である。

【図8】図８は、第２の実施形態に係る半導体装置の動作を示す断面図である。

【図9】図９は、第３の実施形態に係る半導体装置を示す上面図である。

【発明を実施するための形態】

【0007】

＜第１の実施形態＞
図１は、本実施形態に係る半導体装置を示す斜視図である。
図２は、本実施形態に係る半導体装置を示す上面図である。
図３は、図２の領域Ａを示す上面図である。
図４は、図３に示すＢ－Ｂ’線による断面図である。

【0008】

図１においては、後述するドレイン電極１１、ドレイン層２１、ソース電極１２、ショットキー金属層１５、ソースコンタクト層２６及びｐ型層２７は図示を省略している。図２においては、半導体部分２０、ゲート電極１３、オーミック導電層１４及びショットキー金属層１５のみを示している。図３においては、ソース電極１２及び絶縁膜３０を省略し、ゲート電極１３及びショットキー金属層１５を二点鎖線で示している。

【0009】

図１～図４に示すように、本実施形態に係る半導体装置１においては、ドレイン電極１１（第１電極）、ソース電極１２（第３電極）、ゲート電極１３（第２電極）、オーミック導電層１４（導電層）、ショットキー金属層１５（金属層）、半導体部分２０、及び、絶縁膜３０が設けられている。

【0010】

半導体部分２０の形状は、例えば矩形の板状である。ドレイン電極１１は半導体部分２０の下面２０ａ上の全面に設けられている。ソース電極１２は半導体部分２０の上面２０ｂ上の略全面に設けられている。半導体部分２０はシリコン（Ｓｉ）及び炭素（Ｃ）を含む半導体材料からなり、例えば、炭化シリコン（ＳｉＣ）の単結晶からなる。半導体部分２０の各部は不純物が導入されることにより、導電型がｐ型又はｎ型とされている。半導体部分２０においては、ドレイン層２１、ドリフト層２２、ベース層２３、ベースコンタクト層２４、ソース層２５、ソースコンタクト層２６、ｐ型層２７（第４半導体層）が設けられている。

【0011】

ドレイン層２１の導電型はｎ^＋型であり、ドレイン電極１１に接続されている。本明細書において、「接続」とは電気的な接続を意味する。ドレイン層２１は半導体部分２０の下面２０ａを構成している。ドリフト層２２の導電型はｎ^－型である。すなわち、ドリフト層２２のキャリア濃度はドレイン層２１のキャリア濃度よりも低い。ドリフト層２２はドレイン層２１上に配置されており、ドレイン層２１に接している。ドレイン層２１及びドリフト層２２により、第１半導体層が構成されている。

【0012】

ベース層２３は複数設けられており、ドリフト層２２上の一部に配置されている。ベース層２３の導電型はｐ型である。各ベース層２３の形状は、一方向に延びる帯状である。

【0013】

本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ドレイン電極１１からソース電極１２に向かう方向を「Ｚ方向」とし、各ベース層２３が延びる方向を「Ｙ方向」とし、Ｚ方向及びＹ方向に直交する方向を「Ｘ方向」とする。なお、Ｚ方向を「上」ともいい、その反対方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。

【0014】

複数のベース層２３はＸ方向に沿って配列されており、各ベース層２３はＹ方向に延びている。隣り合うベース層２３間にはドリフト層２２の部分２２ａが介在している。各ベース層２３には複数の開口部２３ａが形成されており、Ｙ方向に沿って一列に配列されている。開口部２３ａ内にはドリフト層２２の部分２２ｂが進入している。ドリフト層２２のうち、隣り合うベース層２３間に配置された部分２２ａ、及び、開口部２３ａ内に進入した部分２２ｂは、半導体部分２０の上面２０ｂに到達している。Ｘ方向において隣り合うベース層２３において、Ｙ方向における開口部２３ａの位置は相互にずれている。このため、Ｚ方向から見て、開口部２３ａは千鳥状に配列されている。

【0015】

図２に示すように、半導体装置１においては、複数のオーミック接続領域Ｒｏと複数のショットキーバリアダイオード領域Ｒｓが設定されており、チェッカーパターン状に配列されている。すなわち、オーミック接続領域Ｒｏとショットキーバリアダイオード領域Ｒｓは、Ｘ方向及びＹ方向に沿って交互に配列されている。図２においては、図を見やすくするために、オーミック接続領域Ｒｏ及びショットキーバリアダイオード領域Ｒｓにそれぞれハッチングを付している。

【0016】

オーミック接続領域Ｒｏには、オーミック導電層１４が配置されている。オーミック導電層１４は半導体部分２０上に配置され、半導体部分２０の上面２０ｂに接し、半導体部分２０とオーミック接続している。オーミック導電層１４は導電材料からなり、例えば、ニッケルシリサイド（ＮｉＳｉ）からなる。

【0017】

ショットキーバリアダイオード領域Ｒｓは、ベース層２３の開口部２３ａに対応している。ショットキーバリアダイオード領域Ｒｓには、ショットキー金属層１５が配置されている。ショットキー金属層１５は半導体部分２０上に配置され、ドリフト層２２の部分２２ｂ、ベース層２３におけるドリフト層２２の部分２２ｂの周囲に配置された部分、及び、ソース層２５の一部に接している。

【0018】

ショットキー金属層１５は、ドリフト層２２の部分２２ｂとの間でショットキーバリアダイオードを構成している。ショットキー金属層１５は、炭化シリコンからなるｎ^－型のドリフト層２２とショットキー接合する材料で形成されており、例えば、チタン（Ｔｉ）によって形成されている。

【0019】

図３及び図４に示すように、半導体部分２０において、ソース層２５はベース層２３上の一部に配置されており、ベース層２３に接している。また、ソース層２５はドリフト層２２から離隔しており、ソース層２５とドリフト層２２との間にはベース層２３が介在している。ソース層２５の導電型はｎ^＋型である。例えば、１つのベース層２３上に１つのソース層２５が配置されている。

【0020】

Ｚ方向から見て、ソース層２５の形状は梯子状であり、複数の開口部２５ａ及び２５ｂが形成されている。開口部２５ａはオーミック接続領域Ｒｏに配置されており、開口部２５ｂはショットキーバリアダイオード領域Ｒｓに配置されている。したがって、各ソース層２５においては、開口部２５ａと開口部２５ｂがＹ方向に沿って一列に交互に配列されている。複数のベース層２３上に配置された複数のソース層２５については、開口部２５ａと開口部２５ｂはＸ方向に沿って交互に配列されている。

【0021】

オーミック導電層１４は、ソース層２５の開口部２５ａの内部に配置されている。ソース層２５とオーミック導電層１４との間には、ソースコンタクト層２６が配置されている。ソースコンタクト層２６の導電型はｎ^＋＋型である。すなわち、ソースコンタクト層２６のキャリア濃度はソース層２５のキャリア濃度よりも高い。ソースコンタクト層２６はソース層２５及びオーミック導電層１４に接している。ソース層２５及びソースコンタクト層２６により、第３半導体層が構成されている。

【0022】

また、ベース層２３とオーミック導電層１４との間には、ベースコンタクト層２４が配置されている。ベースコンタクト層２４の導電型はｐ^＋＋型である。すなわち、ベースコンタクト層２４のキャリア濃度はベース層２３のキャリア濃度よりも高い。ベースコンタクト層２４は、オーミック導電層１４、ベース層２３及びソースコンタクト層２６に接している。ベース層２３及びベースコンタクト層２４により、第２半導体層が構成されている。

【0023】

ショットキー金属層１５は、ソース層２５の開口部２５ｂの直上域に配置されている。Ｚ方向から見て、ベース層２３の開口部２３ａはソース層２５の開口部２５ｂの内部に配置されている。ショットキー金属層１５は、ベース層２３の開口部２３ａ内においてドリフト層２２の部分２２ｂと接しており、ソース層２５の開口部２５ｂ内においてベース層２３と接しており、開口部２５ｂの周囲においてソース層２５と接している。

【0024】

ｐ型層２７は、ドリフト層２２におけるベース層２３間の部分２２ａ内に配置されており、部分２２ａに接している。ｐ型層２７の導電型はｐ型であり、そのキャリア濃度はベース層２３のキャリア濃度と略等しい。ｐ型層２７は、半導体部分２０の上面２０ｂから離隔している。ｐ型層２７の上面はベース層２３の上面、すなわち、ベース層２３と絶縁膜３０との界面よりも下方に位置し、ｐ型層２７の下面はベース層２３の下面、すなわち、ベース層２３とドリフト層２２との界面よりも上方に位置している。

【0025】

本実施形態においては、ｐ型層２７は部分２２ａにおけるショットキーバリアダイオード領域Ｒｓ側に配置されており、ベース層２３におけるショットキーバリアダイオード領域Ｒｓに対応した部分の側面に接している。このため、ｐ型層２７とオーミック導電層１４との間には、ドリフト層２２の部分２２ａが介在している。

【0026】

ゲート電極１３は、半導体部分２０上に配置されており、Ｙ方向に延びている。Ｘ方向において、ゲート電極１３は、ドリフト層２２におけるベース層２３間の部分２２ａの直上域、ベース層２３におけるドリフト層２２とソース層２５との間の部分の直上域、及び、ソース層２５における部分２２ａ側に位置する部分の直上域にわたって配置されている。ｐ型層２７はゲート電極１３の直下域に配置されている。

【0027】

ソース電極１２は、半導体部分２０上の略全面に配置されており、ゲート電極１３を覆っている。ソース電極１２は、オーミック導電層１４及びショットキー金属層１５に接しており、これらにオーミック接続されている。

【0028】

絶縁膜３０は、ゲート電極１３と半導体部分２０との間、及び、ゲート電極１３とソース電極１２との間に配置されている。これにより、ゲート電極１３は、半導体部分２０及びソース電極１２から絶縁膜３０によって絶縁されている。

【0029】

次に、本実施形態に係る半導体装置の動作について説明する。
図５（ａ）は本実施形態に係る半導体装置の動作を示す断面図であり、図５（ｂ）は比較例に係る半導体装置の動作を示す断面図である。

【0030】

図４及び図５（ａ）に示すように、半導体装置１において、ドレイン電極１１とソース電極１２との間に、ドレイン電極１１を正極としソース電極１２を負極とする電圧が印加されると、ドリフト層２２とベース層２３との界面を起点として空乏層（図示せず）が拡がる。この状態で、ゲート電極１３に閾値よりも高い電位が印加されると、ベース層２３における絶縁膜３０を介してゲート電極１３に対向した部分に反転層（図示せず）が形成されて、ソース電極１２、オーミック導電層１４、ソースコンタクト層２６、ソース層２５、ベース層２３の反転層、ドリフト層２２、ドレイン層２１及びドレイン電極１１の経路で電子電流２００が流れる。これにより、ドレイン電極１１からソース電極１２に電流が流れる。一方、ゲート電極１３に閾値よりも低い電位が印加されると、反転層が消失し、電流が遮断される。

【0031】

半導体装置１には、外部のインダクタンスに起因して、ソース電極１２からドレイン電極１１に向けて還流電流が流れる場合がある。この場合、オーミック接続領域Ｒｏにおいては、ソース電極１２、オーミック導電層１４、ベースコンタクト層２４、ベース層２３、ドリフト層２２、ドレイン層２１及びドレイン電極１１の経路で正孔電流が流れる。また、ドレイン電極１１、ドレイン層２１、ドリフト層２２、ショットキー金属層１５及びソース電極１２の経路で電子電流が流れる。ショットキーバリアダイオード領域Ｒｓにおいては、ドレイン電極１１、ドレイン層２１、ドリフト層２２、ショットキー金属層１５及びソース電極１２の経路で電子電流が流れる。

【0032】

そして、半導体装置１には、ドリフト層２２の部分２２ａ内にｐ型層２７が設けられているため、ゲート電極１３とドリフト層２２との対向面積が小さくなり、ゲート－ドレイン間容量Ｃｇｄが小さくなる。ドリフト層２２におけるｐ型層２７と絶縁膜３０との間の部分は、空乏層で満たされる。

【0033】

また、半導体装置１がオン状態となったときの電子電流２００は、上述の如く、オーミック接続領域Ｒｏ及びショットキーバリアダイオード領域Ｒｓの双方において流れる。ｐ型層２７は部分２２ａにおけるショットキーバリアダイオード領域Ｒｓ側に配置されているため、ショットキーバリアダイオード領域Ｒｓを流れる電子電流２００には多少の影響を及ぼす可能性があるものの、オーミック接続領域Ｒｏを流れる電子電流２００にはあまり影響を及ぼさない。このため、ｐ型層２７を設けても、半導体装置１のオン抵抗Ｒｏｎの増加を抑制できる。なお、短絡時には、通常のオン状態時と比較して、より大きな電流が流れるため、電流経路の近傍はより多く発熱し、より高温になる。このため、抵抗が増大し、短絡電流が抑制される。

【0034】

これに対して、図５（ｂ）に示すように、比較例に係る半導体装置１０１においては、ｐ型層２７が設けられていない。このため、ゲート電極１３とドリフト層２２との対向面積が大きく、ゲート－ドレイン間容量Ｃｇｄが大きい。

【0035】

次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、ドリフト層２２の部分２２ａにおけるショットキーバリアダイオード領域Ｒｓ側にｐ型層２７が設けられているため、ゲート－ドレイン間容量Ｃｇｄを低減しつつ、オン抵抗Ｒｏｎの増加を抑制できる。このため、半導体装置１はゲート－ドレイン間容量Ｃｇｄとオン抵抗Ｒｏｎとのバランスが良好である。

【0036】

また、半導体装置１においては、ショットキーバリアダイオード領域Ｒｓを設定してショットキー金属層１５を設けているため、還流電流が流れる際にショットキーバリアダイオード領域Ｒｓに電子電流が流れ、この電子電流に起因したポテンシャル変化によって、ｐｎ接合に印加される実効的なバイアスが抑制され、これにより、ＭＯＳＦＥＴにバイポーラ電流が流れることを抑制し、半導体部分２０を形成する炭化シリコン中の欠陥が拡張して電気抵抗が増大することを抑制できる。

【0037】

更に、半導体装置１においては、オーミック接続領域Ｒｏとショットキーバリアダイオード領域Ｒｓがチェッカーパターン状に配列されているため、Ｘ方向におけるゲート電極１３の配列密度を向上させることができる。これにより、半導体装置１のオン抵抗を低減してオン電流を増加させることができる。これに対して、仮に、オーミック接続領域Ｒｏとショットキーバリアダイオード領域Ｒｓがストライプ状に配列されていると、ショットキーバリアダイオード領域Ｒｓにはゲート電極１３を配置できないため、オン電流の最大値が減少する。

【0038】

＜第２の実施形態＞
図６は、本実施形態に係る半導体装置を示す上面図である。
図７は、図６に示すＣ－Ｃ’線による断面図である。
図６においては、ソース電極１２及び絶縁膜３０を省略し、ゲート電極１３及びショットキー金属層１５を二点鎖線で示している。後述する図９においても同様である。

【0039】

図６及び図７に示すように、本実施形態に係る半導体装置２は、第１の実施形態に係る半導体装置１と比較して、ｐ型層２７の位置が異なっている。半導体装置２においては、ｐ型層２７は、ドリフト層２２の部分２２ａにおけるオーミック接続領域Ｒｏ側に配置されている。すなわち、ｐ型層２７は、ベース層２３におけるオーミック接続領域Ｒｏに対応した部分の側面に接している。このため、ｐ型層２７とショットキー金属層１５との間には、ドリフト層２２の部分２２ａが介在している。

【0040】

次に、本実施形態に係る半導体装置２の動作及び効果について説明する。
図８は、本実施形態に係る半導体装置の動作を示す断面図である。
図８に示すように、本実施形態においても、第１の実施形態と同様に、ドリフト層２２の部分２２ａ内にｐ型層２７が設けられているため、ゲート電極１３とドリフト層２２との対向面積が小さくなり、ゲート－ドレイン間容量Ｃｇｄが小さくなる。

【0041】

また、ｐ型層２７がオーミック接続領域Ｒｏ側に配置されているため、オーミック接続領域Ｒｏを流れる電子電流２００には多少の影響を及ぼす可能性があるものの、ショットキーバリアダイオード領域Ｒｓを流れる電子電流２００にはあまり影響を及ぼさない。このように、オーミック接続領域Ｒｏを流れる電子電流２００とショットキーバリアダイオード領域Ｒｓを流れる電子電流２００には、ｐ型層２７の位置に依存するトレードオフの関係がある。このように本実施形態によっても、半導体装置２の短絡耐量が向上する。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。

【0042】

＜第３の実施形態＞
図９は、本実施形態に係る半導体装置を示す上面図である。
図９に示すように、本実施形態に係る半導体装置３においては、ｐ型層２７がドリフト層２２の部分２２ａにおけるＸ方向の一方側に配置されている。このため、ｐ型層２７はベース層２３の一方の側面に沿ってＹ方向に延びている。

【0043】

本実施形態においても、ゲート－ドレイン間容量Ｃｇｄを低減することができる。また、オン抵抗Ｒｏｎ及び短絡時に流れる短絡電流については、第１の実施形態と第２の実施形態の中間の効果が得られる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。

【0044】

なお、上述の各実施形態においては、ｐ型層２７がベース層２３に接している例を示したが、ｐ型層２７はベース層２３から離れていてもよい。また、上述の各実施形態においては、ｐ型層２７が半導体部分２０の上面２０ｂから離れている例を示したが、ｐ型層２７は上面２０ｂに到達し、絶縁膜３０に接していてもよい。

【0045】

以上説明した実施形態によれば、ゲート－ドレイン間容量を低減可能な半導体装置を実現することができる。

【0046】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

【0047】

本発明は、以下の態様を含む。

【0048】

（付記１）
第１電極と、
前記第１電極に接続され、シリコン及び炭素を含み、第１導電型の第１半導体層と、
前記第１半導体層上の一部に配置され、シリコン及び炭素を含み、第２導電型である複数の第２半導体層と、
前記第２半導体層上の一部に配置され、シリコン及び炭素を含み、第１導電型の第３半導体層と、
前記第１半導体層における前記第２半導体層間の部分に配置され、シリコン及び炭素を含み、第２導電型の第４半導体層と、
絶縁膜を介して前記第２半導体層と対向する第２電極と、
前記第２半導体層及び前記第３半導体層に接続された第３電極と、
を備えた半導体装置。

【0049】

（付記２）
前記第２半導体層、前記第３半導体層及び前記第３電極とオーミック接続された導電層と、
前記第１半導体層上に配置され、前記第１半導体層とショットキー接合された金属層と、
をさらに備え、
前記第２半導体層は第１方向に延び、前記第１方向に沿って複数の第１開口部が配列されており、
前記第３半導体層は前記第１方向に延び、前記第１方向に沿って第２開口部と第３開口部が交互に配列されており、
前記導電層は前記第２開口部内に配置されており、
前記金属層は、前記第３開口部内において、前記第１半導体層における前記第１開口部内に配置された部分と接している付記１に記載の半導体装置。

【0050】

（付記３）
前記金属層及び前記導電層は、前記第１方向に対して交差する第２方向に沿って交互に配列されている付記２に記載の半導体装置。

【0051】

（付記４）
前記導電層と前記第４半導体層との間に前記第１半導体層が介在している付記２または３に記載の半導体装置。

【0052】

（付記５）
前記金属層と前記第４半導体層との間に前記第１半導体層が介在している付記２または３に記載の半導体装置。

【0053】

（付記６）
前記第４半導体層は、前記第１半導体層の上面から離隔している付記１～５のいずれか１つに記載の半導体装置。

【0054】

（付記７）
前記第４半導体層は、前記第２半導体層に接している付記１～６のいずれか１つに記載の半導体装置。

【0055】

（付記８）
前記第４半導体層の上面は前記第２半導体層の上面よりも下方に位置し、前記第４半導体層の下面は前記第２半導体層の下面よりも上方に位置した付記１～７のいずれか１つに記載の半導体装置。

【0056】

（付記９）
前記金属層はチタンを含む付記１～８のいずれか１つに記載の半導体装置。

【0057】

（付記１０）
前記導電層はニッケル及びシリコンを含む付記１～９のいずれか１つに記載の半導体装置。

【0058】

（付記１１）
第１電極と、
前記第１電極に接続され、第１導電型の第１半導体層と、
前記第１半導体層上の一部に配置され、第２導電型の第２半導体層と、
前記第２半導体層上の一部に配置され、第１導電型の第３半導体層と、
前記第１半導体層における前記第２半導体層の側面上に配置され、第２導電型の第４半導体層と、
前記第４半導体層の直上域を含む領域に配置され、前記第２半導体層と対向する第２電極と、
前記第２半導体層及び前記第３半導体層に接続された第３電極と、
を備えた半導体装置。

【0059】

（付記１２）
前記第１半導体層、前記第２半導体層、前記第３半導体層及び前記第４半導体層は、シリコン及び炭素を含む付記１１に記載の半導体装置。

【符号の説明】

【0060】

１、２、３ 半導体装置
１１ ドレイン電極
１２ ソース電極
１３ ゲート電極
１４ オーミック導電層
１５ ショットキー金属層
２０ 半導体部分
２０ａ 下面
２０ｂ 上面
２１ ドレイン層
２２ ドリフト層
２２ａ、２２ｂ ドリフト層の部分
２３ ベース層
２３ａ 開口部
２４ ベースコンタクト層
２５ ソース層
２５ａ、２５ｂ 開口部
２６ ソースコンタクト層
２７ ｐ型層
３０ 絶縁膜
１０１ 半導体装置
２００ 電子電流
Ｃｇｄ ゲート－ドレイン間容量
Ｒｏ オーミック接続領域
Ｒｓ ショットキーバリアダイオード領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】