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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024131669
(43)【公開日】2024-09-30
(54)【発明の名称】半導体装置、半導体システム及び半導体装置の制御方法
(51)【国際特許分類】
G11C 7/10 20060101AFI20240920BHJP
G11C 16/26 20060101ALI20240920BHJP
G11C 11/4093 20060101ALI20240920BHJP
G11C 7/04 20060101ALI20240920BHJP
【ＦＩ】
G11C7/10 405
G11C16/26 140
G11C11/4093 150
G11C7/04
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023042083
(22)【出願日】2023-03-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】渡邊 郁弥
(72)【発明者】
【氏名】佐藤 一彦
(72)【発明者】
【氏名】久保田 賢郎
(72)【発明者】
【氏名】佐伯 厚子
(72)【発明者】
【氏名】土屋 亮汰
(72)【発明者】
【氏名】阿部 花海
(72)【発明者】
【氏名】南雲 幹太
【テーマコード（参考）】
5B225
5M024
【Ｆターム（参考）】
5B225CA13
5B225CA14
5B225EA05
5B225EF13
5B225EH08
5B225FA01
5B225FA02
5M024AA92
5M024AA93
5M024DD52
5M024PP01
5M024PP03
5M024PP07
(57)【要約】
【課題】動作信頼性を向上する。
【解決手段】実施形態に係る半導体装置は、第１回路と、第２回路と、第１比較器と、第２比較器と、制御回路とを含む。第１回路は、それぞれの電流経路の一端が第１ノードに接続された第１の複数のトランジスタを含む。第１回路は、第１ノードをプルアップする。第２回路は、それぞれの電流経路の一端が第１ノードに接続された第２の複数のトランジスタを含む。第２回路は、第１ノードをプルダウンする。第１比較器は、第１ノードの電圧と第１基準電圧とを比較する。第２比較器は、第１ノードの電圧と第２基準電圧とを比較する。制御回路は、第１比較器の出力と第２比較器の出力とに基づいて、第２の複数のトランジスタを制御する。
【選択図】図３
【解決手段】実施形態に係る半導体装置は、第１回路と、第２回路と、第１比較器と、第２比較器と、制御回路とを含む。第１回路は、それぞれの電流経路の一端が第１ノードに接続された第１の複数のトランジスタを含む。第１回路は、第１ノードをプルアップする。第２回路は、それぞれの電流経路の一端が第１ノードに接続された第２の複数のトランジスタを含む。第２回路は、第１ノードをプルダウンする。第１比較器は、第１ノードの電圧と第１基準電圧とを比較する。第２比較器は、第１ノードの電圧と第２基準電圧とを比較する。制御回路は、第１比較器の出力と第２比較器の出力とに基づいて、第２の複数のトランジスタを制御する。
【選択図】図３
【特許請求の範囲】
【請求項1】
それぞれの電流経路の一端が第１ノードに接続された第１の複数のトランジスタを含み、前記第１ノードをプルアップする第１回路と、
前記第１ノードに接続され、パッケージ外部に設けられた抵抗素子と接続可能な第１パッドと、
前記第１ノードの電圧と第１基準電圧とを比較する第１比較器と、
前記第１ノードの電圧と第２基準電圧とを比較する第２比較器と、
前記第１比較器の出力と前記第２比較器の出力とに基づいて、前記第１の複数のトランジスタを制御する制御回路と、
を含む、半導体装置。
前記第１ノードに接続され、パッケージ外部に設けられた抵抗素子と接続可能な第１パッドと、
前記第１ノードの電圧と第１基準電圧とを比較する第１比較器と、
前記第１ノードの電圧と第２基準電圧とを比較する第２比較器と、
前記第１比較器の出力と前記第２比較器の出力とに基づいて、前記第１の複数のトランジスタを制御する制御回路と、
を含む、半導体装置。
【請求項2】
それぞれの電流経路の一端が第２ノードに接続された第２の複数のトランジスタを含み、前記第２ノードをプルアップする第２回路と、
それぞれの電流経路の一端が前記第２ノードに接続された第３の複数のトランジスタを含み、前記第２ノードをプルダウンする第３回路と、
前記第２ノードの電圧と第１基準電圧とを比較する第１比較器と、
前記第２ノードの電圧と第２基準電圧とを比較する第２比較器と、
前記第１比較器の出力と前記第２比較器の出力とに基づいて、前記第３の複数のトランジスタを制御する制御回路と、
を含む、半導体装置。
それぞれの電流経路の一端が前記第２ノードに接続された第３の複数のトランジスタを含み、前記第２ノードをプルダウンする第３回路と、
前記第２ノードの電圧と第１基準電圧とを比較する第１比較器と、
前記第２ノードの電圧と第２基準電圧とを比較する第２比較器と、
前記第１比較器の出力と前記第２比較器の出力とに基づいて、前記第３の複数のトランジスタを制御する制御回路と、
を含む、半導体装置。
【請求項3】
前記制御回路の制御に基づいて前記第１基準電圧及び前記第２基準電圧を出力する分圧回路をさらに含む、請求項１または２に記載の半導体装置。
【請求項4】
前記分圧回路は、
直列に接続された複数の抵抗と、
前記複数の抵抗によって分圧された複数の電圧が入力されるセレクタと、
を含む、請求項３に記載の半導体装置。
直列に接続された複数の抵抗と、
前記複数の抵抗によって分圧された複数の電圧が入力されるセレクタと、
を含む、請求項３に記載の半導体装置。
【請求項5】
前記分圧回路は、電源電圧ＶＣＣＱＬと接地電圧ＶＳＳとのそれぞれに接続される、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項6】
前記半導体装置の温度を測定する温度センサをさらに含み、
前記制御回路は、前記分圧回路に、前記温度センサから取得した温度の変化に基づいた値の前記第１基準電圧及び前記第２基準電圧を出力させる、請求項３に記載の半導体装置。
前記制御回路は、前記分圧回路に、前記温度センサから取得した温度の変化に基づいた値の前記第１基準電圧及び前記第２基準電圧を出力させる、請求項３に記載の半導体装置。
【請求項7】
前記半導体装置に供給される電源電圧を測定する電圧センサをさらに含み、
前記制御回路は、前記分圧回路に、前記電圧センサから取得した電圧の変化に基づいた値の前記第１基準電圧及び前記第２基準電圧を出力させる、請求項３に記載の半導体装置。
前記制御回路は、前記分圧回路に、前記電圧センサから取得した電圧の変化に基づいた値の前記第１基準電圧及び前記第２基準電圧を出力させる、請求項３に記載の半導体装置。
【請求項8】
前記半導体装置に電源電圧を供給し、かつ前記電源電圧の値に関する情報を前記半導体装置に送信する電源装置と、
前記分圧回路に、前記情報の変化に基づいた値の前記第１基準電圧及び前記第２基準電圧を出力させる、請求項３に記載の半導体装置と、
を含む、半導体システム。
前記分圧回路に、前記情報の変化に基づいた値の前記第１基準電圧及び前記第２基準電圧を出力させる、請求項３に記載の半導体装置と、
を含む、半導体システム。
【請求項9】
前記第１基準電圧と前記第２基準電圧とは異なる、
請求項１または２に記載の半導体装置。
請求項１または２に記載の半導体装置。
【請求項10】
前記第１比較器は負の入力オフセットを有し、
前記第２比較器は正の入力オフセットを有し、
前記第１基準電圧と前記第２基準電圧とは実質的に等しい、
請求項１または２に記載の半導体装置。
前記第２比較器は正の入力オフセットを有し、
前記第１基準電圧と前記第２基準電圧とは実質的に等しい、
請求項１または２に記載の半導体装置。
【請求項11】
前記第１基準電圧は前記第１回路の電源電圧の１／２よりも低く、
前記第２基準電圧は前記第１回路の電源電圧の１／２よりも高い、
請求項１に記載の半導体装置。
前記第２基準電圧は前記第１回路の電源電圧の１／２よりも高い、
請求項１に記載の半導体装置。
【請求項12】
前記第１基準電圧は前記第１回路の電源電圧の１／３よりも低く、
前記第２基準電圧は前記第１回路の電源電圧の１／３よりも高い、
請求項１に記載の半導体装置。
前記第２基準電圧は前記第１回路の電源電圧の１／３よりも高い、
請求項１に記載の半導体装置。
【請求項13】
データを記憶する複数のメモリセルと、
前記データを入出力する入出力回路と、
をさらに含み、
前記半導体装置はＮＡＮＤ型フラッシュメモリであり、
前記入出力回路は前記制御回路によって出力インピーダンスを制御される、
請求項１または２に記載の半導体装置。
前記データを入出力する入出力回路と、
をさらに含み、
前記半導体装置はＮＡＮＤ型フラッシュメモリであり、
前記入出力回路は前記制御回路によって出力インピーダンスを制御される、
請求項１または２に記載の半導体装置。
【請求項14】
データを記憶する複数のメモリセルと、
前記データを入出力する入出力回路と、
をさらに含み、
前記半導体装置はＤＲＡＭであり、
前記入出力回路は前記制御回路によって出力インピーダンスを制御される、
請求項１または２に記載の半導体装置。
前記データを入出力する入出力回路と、
をさらに含み、
前記半導体装置はＤＲＡＭであり、
前記入出力回路は前記制御回路によって出力インピーダンスを制御される、
請求項１または２に記載の半導体装置。
【請求項15】
第１ノードに接続され、前記第１ノードをプルアップする第１回路と、
前記第１ノードに接続され、パッケージ外部に設けられた抵抗素子と接続可能な第１パッドと、
を含む半導体装置の制御方法であって、
前記第１ノードの電圧を第１基準電圧及び第２基準電圧それぞれと比較することと、
前記第１ノードの電圧と前記第１基準電圧との大小関係及び前記第１ノードの電圧と前記第２基準電圧との大小関係に基づいて、前記第１パッドの電圧を制御することと、
を含む、半導体装置の制御方法。
前記第１ノードに接続され、パッケージ外部に設けられた抵抗素子と接続可能な第１パッドと、
を含む半導体装置の制御方法であって、
前記第１ノードの電圧を第１基準電圧及び第２基準電圧それぞれと比較することと、
前記第１ノードの電圧と前記第１基準電圧との大小関係及び前記第１ノードの電圧と前記第２基準電圧との大小関係に基づいて、前記第１パッドの電圧を制御することと、
を含む、半導体装置の制御方法。
【請求項16】
前記半導体装置の制御方法は、ＺＱキャリブレーションのショートキャリブレーションにおいて実行される、
請求項１５に記載の半導体装置の制御方法。
請求項１５に記載の半導体装置の制御方法。
【請求項17】
前記第１ノードの電圧を前記第１基準電圧及び前記第２基準電圧それぞれと比較する際の比較器の判定回数は１回である、請求項１６に記載の半導体装置の制御方法。
【請求項18】
前記第１基準電圧が前記第２基準電圧よりも低い場合における半導体装置の制御方法であって、
前記第１ノードの電圧が、前記第１基準電圧よりも高く、かつ前記第２基準電圧よりも低い場合、前記第１パッドの電圧を維持し、
前記第１ノードの電圧が、前記第１基準電圧よりも低く、かつ前記第２基準電圧よりも低い場合、前記第１パッドの電圧を上昇させ、
前記第１ノードの電圧が、前記第１基準電圧よりも高く、かつ前記第２基準電圧よりも高い場合、前記第１ノードの電圧を下降させる、
請求項１６に記載の半導体装置の制御方法。
前記第１ノードの電圧が、前記第１基準電圧よりも高く、かつ前記第２基準電圧よりも低い場合、前記第１パッドの電圧を維持し、
前記第１ノードの電圧が、前記第１基準電圧よりも低く、かつ前記第２基準電圧よりも低い場合、前記第１パッドの電圧を上昇させ、
前記第１ノードの電圧が、前記第１基準電圧よりも高く、かつ前記第２基準電圧よりも高い場合、前記第１ノードの電圧を下降させる、
請求項１６に記載の半導体装置の制御方法。
【請求項19】
前記第１基準電圧が前記第２基準電圧よりも低い場合における半導体装置の制御方法であって、
前記第１ノードの電圧が、前記第１基準電圧よりも高く、かつ前記第２基準電圧よりも低い場合、前記第１パッドの電圧を所定電圧分下降させ、
前記第１ノードの電圧が、前記第１基準電圧よりも高く、かつ前記第２基準電圧よりも高い場合、前記第１パッドの電圧を前記所定電圧分よりも大きく下降させ、
前記第１ノードの電圧が、前記第１基準電圧よりも低く、かつ前記第２基準電圧よりも低い場合、前記第１パッドの電圧を前記所定電圧分よりも小さく上昇させる、
請求項１６に記載の半導体装置の制御方法。
前記第１ノードの電圧が、前記第１基準電圧よりも高く、かつ前記第２基準電圧よりも低い場合、前記第１パッドの電圧を所定電圧分下降させ、
前記第１ノードの電圧が、前記第１基準電圧よりも高く、かつ前記第２基準電圧よりも高い場合、前記第１パッドの電圧を前記所定電圧分よりも大きく下降させ、
前記第１ノードの電圧が、前記第１基準電圧よりも低く、かつ前記第２基準電圧よりも低い場合、前記第１パッドの電圧を前記所定電圧分よりも小さく上昇させる、
請求項１６に記載の半導体装置の制御方法。
【請求項20】
前記第１基準電圧及び前記第２基準電圧の値は、前記半導体装置の温度又は電源電圧の変化に基づく、
請求項１９に記載の半導体装置の制御方法。
請求項１９に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置、半導体システム及び半導体装置の制御方法に関する。
【背景技術】
【0002】
入出力回路の出力インピーダンスを較正するＺＱ較正回路が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１５２１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
動作信頼性を向上する。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１回路と、第２回路と、第１比較器と、第２比較器と、制御回路とを含む。第１回路は、それぞれの電流経路の一端が第１ノードに接続された第１の複数のトランジスタを含む。第１回路は、第１ノードをプルアップする。第２回路は、それぞれの電流経路の一端が第１ノードに接続された第２の複数のトランジスタを含む。第２回路は、第１ノードをプルダウンする。第１比較器は、第１ノードの電圧と第１基準電圧とを比較する。第２比較器は、第１ノードの電圧と第２基準電圧とを比較する。制御回路は、第１比較器の出力と第２比較器の出力とに基づいて、第２の複数のトランジスタを制御する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置を含むメモリシステムの構成の一例を示すブロック図。
【図2】第１実施形態に係る半導体装置の構成の一例を示すブロック図。
【図3】第１実施形態に係る半導体装置のＺＱ較正回路と抵抗素子とシーケンサとの構成例を示すブロック図。
【図4】第１実施形態に係る半導体装置のプルアップ回路の構成例を示す回路図。
【図5】第１実施形態に係る半導体装置のレプリカプルアップ回路の構成例を示す回路図。
【図6】第１実施形態に係る半導体装置のプルダウン回路の構成例を示す回路図。
【図7】第１実施形態に係る半導体装置の分圧回路の構成例を示す回路図。
【図8】第１実施形態に係る半導体装置のＺＱキャリブレーション動作の一例を示すタイミングチャート。
【図9】第１実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明するフローチャート。
【図10】第１実施形態に係る半導体装置の分圧回路の構成例を示す回路図。
【図11】第１実施形態に係る半導体装置の演算回路の動作の一例を説明するダイアグラム。
【図12】第１実施形態に係る半導体装置の演算回路の動作の一例を説明するテーブル。
【図13】第１実施形態に係る半導体装置のショートキャリブレーション動作の一例を示す波形図。
【図14】第１実施形態に係る半導体装置のショートキャリブレーション動作の一例を示す波形図。
【図15】比較例に係る半導体装置のショートキャリブレーション動作を示す波形図。
【図16】第２実施形態に係る半導体装置のＺＱ較正回路と抵抗素子とシーケンサとの構成例を示すブロック図。
【図17】第２実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明するフローチャート。
【図18】第２実施形態に係る半導体装置の電圧ＶＮ１のプラス側検出動作の一例を説明するフローチャート。
【図19】第２実施形態に係る半導体装置の演算回路のプラス側検出動作における動作の一例を説明するダイアグラム。
【図20】第２実施形態に係る半導体装置の演算回路の動作の一例を説明するテーブル。
【図21】第２実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明する波形図。
【図22】第２実施形態に係る半導体装置の電圧ＶＮ１のマイナス側検出動作の一例を説明するフローチャート。
【図23】第２実施形態に係る半導体装置の演算回路のマイナス側検出動作における動作の一例を説明するダイアグラム。
【図24】第２実施形態に係る半導体装置の演算回路の動作の一例を説明するテーブル。
【図25】第２実施形態に係る半導体装置の電圧ＶＮ１の中央検出動作の一例を説明するフローチャート。
【図26】第３実施形態に係る半導体装置のＺＱ較正回路と抵抗素子とシーケンサとの構成例を示すブロック図。
【図27】第３実施形態に係る半導体装置に含まれる比較器の入出力特性の一例を示すグラフ。
【図28】第３実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明するフローチャート。
【図29】変形例に係る半導体装置を含むメモリシステムの構成の一例を示すブロック図。
【図30】変形例に係る半導体装置の構成の一例を示すブロック図。
【発明を実施するための形態】
【0007】
以下、実施形態につき図面を参照して説明する。説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す実施形態は、技術的思想を例示するものである。実施形態は、構成部品の材質、形状、構造、配置等を特定するものではない。実施形態は、種々の変更を加えることができる。
【0008】
また、以下の説明において、構成要素Ｘ＜ｎ：０＞とは、構成要素Ｘ＜０＞、Ｘ＜１＞、…、及びＸ＜ｎ＞の集合を意味する。
【0009】
＜１＞第１実施形態
第１実施形態に係る半導体装置について説明する。
第１実施形態に係る半導体装置について説明する。
【0010】
＜１－１＞構成
＜１－１－１＞半導体装置１の全体構成
図１は、第１実施形態に係る半導体装置を含むメモリシステムの構成の一例を示すブロック図である。メモリシステムＳＹＳは、記憶装置である。メモリシステムＳＹＳは、図示しない外部のホスト機器からの命令に応じて、データの書込み動作や読出し動作等を実行する。図１に示すように、メモリシステムＳＹＳは、半導体装置１と、メモリコントローラ２と、抵抗素子３とを備える。
＜１－１－１＞半導体装置１の全体構成
図１は、第１実施形態に係る半導体装置を含むメモリシステムの構成の一例を示すブロック図である。メモリシステムＳＹＳは、記憶装置である。メモリシステムＳＹＳは、図示しない外部のホスト機器からの命令に応じて、データの書込み動作や読出し動作等を実行する。図１に示すように、メモリシステムＳＹＳは、半導体装置１と、メモリコントローラ２と、抵抗素子３とを備える。
【0011】
半導体装置１は、不揮発性メモリである。半導体装置１は、例えばＮＡＮＤ型フラッシュメモリである。
【0012】
メモリコントローラ２は、例えばＳｏＣ（System-0n-a-Chip）のような集積回路である。メモリコントローラ２は、半導体装置１を制御する。
【0013】
抵抗素子３は、抵抗である。抵抗素子３は、抵抗値の基準として使用される。抵抗素子３の一端は半導体装置１に接続され、抵抗素子３の他端は接地される。
【0014】
半導体装置１とメモリコントローラ２とは、例えばＮＡＮＤバスで接続される。ＮＡＮＤバスによる通信は、例えば信号ＤＱ０～ＤＱ７、ＤＱＳ、ＢＤＱＳ、ＢＣＥ、ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、ＢＷＰ、及びＢＲＢを含む。
【0015】
信号ＤＱ０～ＤＱ７は、例えば８ビットの信号である。信号ＤＱ０～ＤＱ７は、半導体装置１とメモリコントローラ２との間で送受信されるデータの実体である。信号ＤＱ０～ＤＱ７は、コマンド、アドレス、及びデータのいずれかを含み得る。
【0016】
信号ＤＱＳ及びＢＤＱＳは、信号ＤＱ０～ＤＱ７を送受信する際の動作タイミングを制御するための信号である。信号ＤＱＳ及びＢＤＱＳは、半導体装置１とメモリコントローラ２との間で送受信される。
【0017】
信号ＢＣＥは、半導体装置１を選択状態又は非選択状態にするための信号である。信号ＢＣＥは、メモリコントローラ２から半導体装置１に送信される。
【0018】
信号ＣＬＥは、信号ＤＱ０～ＤＱ７がコマンドであることを通知する信号である。信号ＡＬＥは、信号ＤＱ０～ＤＱ７がアドレスであることを通知する信号である。信号ＢＷＥは、半導体装置１に信号ＤＱ０～ＤＱ７を取り込むことを指示する信号である。信号ＲＥ及びＢＲＥは、半導体装置１に信号ＤＱ０～ＤＱ７を出力することを指示する信号である。また、信号ＲＥ及びＢＲＥは、半導体装置１が信号ＤＱ０～ＤＱ７を出力する際に、半導体装置１の動作タイミングを制御する。信号ＢＷＰは、半導体装置１に書込み及び消去動作を禁止させる信号である。信号ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰのそれぞれは、メモリコントローラ２から半導体装置１に送信される。
【0019】
信号ＢＲＢは、半導体装置１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す信号である。信号ＢＲＢは、半導体装置１からメモリコントローラ２へと送信される。
【0020】
なお、本明細書において、符号の先頭が“Ｂ”である信号は、“Ｌ”レベルにおいてアサートされることを示している。具体的には、信号ＢＤＱＳ、ＢＣＥ、ＢＷＥ、ＢＲＥ、ＢＷＰ、及びＢＲＢのそれぞれは、“Ｌ”レベルにおいてアサートされる。また、信号ＢＤＱＳは、信号ＤＱＳの反転信号である。信号ＢＲＥは、信号ＲＥの反転信号である。
【0021】
＜１－１－２＞半導体装置１の構成
図２は、第１実施形態に係る半導体装置の構成の一例を示すブロック図である。図２に示すように、半導体装置１は、入出力回路１０、ロジック制御回路１１、レジスタ１２、シーケンサ１３、メモリセルアレイ１４、ロウデコーダ１５、センスアンプ１６、ドライバセット１７、ＺＱ較正回路１８、温度センサ１９、電圧センサ２０、入出力用パッド群２１、ＺＱ較正用パッド２２、ロジック制御用パッド群２３、及び電源用パッド群２４を備えている。
図２は、第１実施形態に係る半導体装置の構成の一例を示すブロック図である。図２に示すように、半導体装置１は、入出力回路１０、ロジック制御回路１１、レジスタ１２、シーケンサ１３、メモリセルアレイ１４、ロウデコーダ１５、センスアンプ１６、ドライバセット１７、ＺＱ較正回路１８、温度センサ１９、電圧センサ２０、入出力用パッド群２１、ＺＱ較正用パッド２２、ロジック制御用パッド群２３、及び電源用パッド群２４を備えている。
【0022】
入出力回路１０は、信号ＤＱ０～ＤＱ７、ＤＱＳ、及びＢＤＱＳをメモリコントローラ２から受信する。入出力回路１０は、受信した信号ＤＱ０～ＤＱ７内のコマンド及びアドレス、並びに書込みデータを、それぞれレジスタ１２及びセンスアンプ１６に送信する。また、入出力回路１０は、信号ＤＱ０～ＤＱ７、ＤＱＳ、及びＢＤＱＳをメモリコントローラ２に送信する。入出力回路１０は、信号ＤＱ０～ＤＱ７を、センスアンプ１６からの読出しデータに基づいて生成する。入出力回路１０は、信号ＤＱＳ及びＢＤＱＳを、ロジック制御回路１１からの基準信号に基づいて生成する。入出力回路１０は、シーケンサ１３からの制御に基づいて、信号ＤＱ０～ＤＱ７、ＤＱＳ、及びＢＤＱＳを送信する際の出力インピーダンスを変更する。
【0023】
ロジック制御回路１１は、信号ＢＣＥ、ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰをメモリコントローラ２から受信する。ロジック制御回路１１は、信号ＲＥ及びＢＲＥに基づいて、基準信号を生成する。ロジック制御回路１１は、信号ＢＲＢをメモリコントローラ２に送信する。
【0024】
レジスタ１２は、入出力回路１０を介して受信したコマンド及びアドレスを一時的に記憶する。レジスタ１２は、アドレスをロウデコーダ１５及びセンスアンプ１６に転送する。また、レジスタ１２は、コマンドをシーケンサ１３に転送する。
【0025】
シーケンサ１３は、半導体装置１全体の動作を制御する。例えば、シーケンサ１３は、レジスタ１２からコマンドを受信し、受信したコマンドに基づいて読出し動作等を実行する。また、シーケンサ１３は、受信したコマンドに基づいて、ＺＱ較正回路１８にＺＱ較正動作を実行させる。
【0026】
メモリセルアレイ１４は、データを不揮発に記憶する。メモリセルアレイ１４は、複数のビット線ＢＬ、複数のワード線ＷＬ、及び複数のメモリセルＭＣを含む。複数のメモリセルＭＣは、例えばロウ方向とカラム方向とに配列して設けられる。複数のビット線ＢＬは、カラム方向に対応して設けられ、同一のカラムに対応する複数のメモリセルＭＣと接続される。複数のワード線ＷＬは、ロウ方向に対応して設けられ、同一のロウに対応する複数のメモリセルＭＣと接続される。
【0027】
ロウデコーダ１５は、レジスタ１２からアドレス中のロウアドレスを受信し、当該ロウアドレスに基づくロウのメモリセルＭＣを選択する。そして、選択された行のメモリセルＭＣには、ロウデコーダ１５を介してドライバセット１７からの電圧が転送される。
【0028】
センスアンプ１６は、データの読出し時には、メモリセルＭＣの閾値電圧をセンスし、センス結果に基づく読出しデータを入出力回路１０に転送する。センスアンプ１６は、レジスタ１２からアドレス中のカラムアドレスを受信し、当該カラムアドレスに基づくカラムのデータを出力する。センスアンプ１６は、データの書込み時には、ビット線ＢＬを介して書き込まれる書込みデータをメモリセルＭＣに転送する。
【0029】
ドライバセット１７は、メモリセルアレイ１４、ロウデコーダ１５及びセンスアンプ１６の動作に用いられる電圧を生成する。
【0030】
ＺＱ較正回路１８は、抵抗素子３の抵抗値に基づいて、入出力回路１０の出力インピーダンスを較正するＺＱ較正動作を実行する。
【0031】
温度センサ１９は、半導体装置１内の温度を測定し、測定結果をシーケンサ１３へ送信する。
【0032】
電圧センサ２０は、半導体装置１に印加される電圧を測定し、測定結果をシーケンサ１３へ送信する。電圧センサ２０は、例えば、電圧ＶＣＣ、電圧ＶＣＣＱ、及び電圧ＶＣＣＱＬを測定し、測定結果をシーケンサ１３へ送信する。
【0033】
入出力用パッド群２１は、メモリコントローラ２から受信した信号ＤＱ０～ＤＱ７、ＤＱＳ、及びＢＤＱＳを入出力回路１０に転送する。また、入出力用パッド群２１は、入出力回路１０から送信された信号ＤＱ０～ＤＱ７、ＤＱＳ、及びＢＤＱＳを半導体装置１の外部に転送する。
【0034】
ＺＱ較正用パッド２２は、半導体装置１のパッケージの外部に設けられた抵抗素子３の一端とＺＱ較正回路１８とを接続する。
【0035】
ロジック制御用パッド群２３は、メモリコントローラ２から受信した信号ＢＣＥ、ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰをロジック制御回路１１に転送する。また、ロジック制御用パッド群２３は、ロジック制御回路１１から送信された信号ＢＲＢを半導体装置１の外部に転送する。
【0036】
電源用パッド群２４には、半導体装置１の外部から電圧が印加される。半導体装置１は、電源用パッド群２４に外部から印加された電圧ＶＣＣ、ＶＣＣＱ、ＶＣＣＱＬ、及びＶＳＳを用いて動作する。電圧ＶＣＣは、例えば２．５Ｖ程度の電圧である。電圧ＶＣＣＱは、例えば１．２Ｖ程度の電圧である。電圧ＶＣＣＱＬは、例えば１．２Ｖ程度の電圧である。電圧ＶＣＣＱＬには、典型的には、電圧ＶＣＣＱと同等かそれ以下の値が用いられる。電圧ＶＳＳは、例えば０Ｖの接地電圧である。電圧ＶＣＣは、例えば、ロジック制御回路１１、レジスタ１２、シーケンサ１３、メモリセルアレイ１４、ロウデコーダ１５、センスアンプ１６、ドライバセット１７、温度センサ１９、及び電圧センサ２０に供給される。電圧ＶＣＣＱは、例えば、入出力回路１０に供給される。電圧ＶＣＣＱＬは、例えば、入出力回路１０及びＺＱ較正回路１８に供給される。なお、電圧ＶＣＣ、ＶＣＣＱ、及びＶＣＣＱＬのそれぞれは、電源電圧とも呼ばれる。電圧ＶＳＳは、接地電圧とも呼ばれる。
【0037】
＜１－１－３＞ＺＱ較正回路１８の構成
図３は、第１実施形態に係る半導体装置のＺＱ較正回路と抵抗素子とシーケンサとの構成例を示すブロック図である。図３に示すように、ＺＱ較正回路１８は、プルアップ回路３０、レプリカプルアップ回路３１、プルダウン回路３２、分圧回路３３、セレクタ３４～３７、比較器３８及び３９、並びに演算回路４０を含む。
図３は、第１実施形態に係る半導体装置のＺＱ較正回路と抵抗素子とシーケンサとの構成例を示すブロック図である。図３に示すように、ＺＱ較正回路１８は、プルアップ回路３０、レプリカプルアップ回路３１、プルダウン回路３２、分圧回路３３、セレクタ３４～３７、比較器３８及び３９、並びに演算回路４０を含む。
【0038】
プルアップ回路３０は、電源電圧として電圧ＶＣＣＱＬが印加され、シーケンサ１３から制御信号ＺＱＵＰを受信する。プルアップ回路３０は、プルアップ回路３０の出力インピーダンスの値を、受信した制御信号ＺＱＵＰによって変更する。そしてプルアップ回路３０は、その出力インピーダンスに基づいて、ノードＮ１を電圧ＶＣＣＱＬへと駆動、すなわちプルアップする。
【0039】
ノードＮ１にはＺＱ較正用パッド２２が接続されている。ＺＱ較正用パッド２２には、抵抗素子３の一端が接続されている。抵抗素子３の他端は、接地されている。よって、プルアップ回路３０の出力インピーダンスと、抵抗素子３のインピーダンスとの関係によって決まる電圧を有する電圧ＶＮ１が、ノードＮ１に出力される。なお、ノードＮ１の電圧と、ＺＱ較正用パッド２２の電圧とは、実質的に同一である。
【0040】
レプリカプルアップ回路３１は、プルアップ回路３０と同様の構成と機能を持つ。すなわち、レプリカプルアップ回路３１は、電源電圧として電圧ＶＣＣＱＬが印加され、シーケンサ１３から制御信号ＺＱＵＰを受信する。レプリカプルアップ回路３１は、レプリカプルアップ回路３１の出力インピーダンスの値を、受信した制御信号ＺＱＵＰによって変更する。そしてレプリカプルアップ回路３１は、その出力インピーダンスに基づいて、ノードＮ２を電圧ＶＣＣＱＬへと駆動、すなわちプルアップする。レプリカプルアップ回路３１及びプルアップ回路３０は、同様の構成を有し、かつ同一の制御信号ＺＱＵＰに基づいて出力インピーダンスを設定する。このため、レプリカプルアップ回路３１の出力インピーダンスは、プルアップ回路３０の出力インピーダンスと略等しい。
【0041】
プルダウン回路３２は、その電源端子が接地され、シーケンサ１３から制御信号ＺＱＤＮを受信する。プルダウン回路３２は、プルダウン回路３２の出力インピーダンスの値を、受信した制御信号ＺＱＤＮによって変更する。そしてプルダウン回路３２は、その出力インピーダンスに基づいて、ノードＮ２を接地電圧へと駆動、すなわちプルダウンする。この結果、ノードＮ２には、レプリカプルアップ回路３１の出力インピーダンスと、プルダウン回路３２の出力インピーダンスとの関係に基づく電圧ＶＮ２が出力される。
【0042】
分圧回路３３には、電圧ＶＣＣＱＬと電圧ＶＳＳとが印加される。分圧回路３３は、電圧ＶＳＳ以上電圧ＶＣＣＱＬ以下の電圧を複数生成する。分圧回路３３は、シーケンサ１３から制御信号を受信し、制御信号に従って生成した電圧を出力する。
【0043】
セレクタ３４は、シーケンサ１３からの制御に基づいて、ノードＮ１の電圧ＶＮ１又はノードＮ２の電圧ＶＮ２のいずれかを、比較器３８の非反転入力端子に転送する。
【0044】
セレクタ３５は、シーケンサ１３からの制御に基づいて、分圧回路３３の出力を比較器３８の反転入力端子に転送する。
【0045】
セレクタ３６は、シーケンサ１３からの制御に基づいて、ノードＮ１の電圧ＶＮ１又はノードＮ２の電圧ＶＮ２のいずれかを、比較器３９の非反転入力端子に転送する。
【0046】
セレクタ３７は、シーケンサ１３からの制御に基づいて、分圧回路３３の出力を比較器３９の反転入力端子に転送する。
【0047】
比較器３８は、非反転入力端子に印加された電圧と、反転入力端子に印加された電圧とを比較し、比較結果を演算回路４０へ送信する。
【0048】
比較器３９は、非反転入力端子に印加された電圧と、反転入力端子に印加された電圧とを比較し、比較結果を演算回路４０へ送信する。
【0049】
演算回路４０は、比較器３８の比較結果と、比較器３９の比較結果とを受信し、演算を行い、演算結果をシーケンサ１３へ送信する。演算の詳細は後述する。
【0050】
図４は、第１実施形態に係る半導体装置のプルアップ回路の構成例を示す回路図である。プルアップ回路３０は、一例として、５つのトランジスタ３０１＜４：０＞と、５つのトランジスタ３０２＜４：０＞と、トランジスタ３０３とを含む。
【0051】
トランジスタ３０１＜４：０＞のそれぞれは、ｐチャネルＭＯＳトランジスタである。トランジスタ３０１＜４：０＞のそれぞれは、ソースがトランジスタ３０３のドレインに接続され、ドレインがノードＮ１に接続されている。トランジスタ３０１＜４：０＞はそれぞれ、異なる電流駆動能力を持つ。例えば、トランジスタ３０１＜ｍ＞のサイズは、トランジスタ３０１＜ｍ－１＞のサイズの倍である。具体的には、トランジスタ３０１＜ｍ＞が持つ電流駆動能力は、トランジスタ３０１＜ｍ－１＞が持つ電流駆動能力の倍である。ただし、ｍは１以上４以下の整数である。
【0052】
トランジスタ３０２＜４：０＞のそれぞれは、ｎチャネルＭＯＳトランジスタである。トランジスタ３０２＜４：０＞のそれぞれは、ドレインがトランジスタ３０３のドレインに接続され、ソースがノードＮ１に接続されている。トランジスタ３０２＜４：０＞はそれぞれ、異なる電流駆動能力を持つ。例えば、トランジスタ３０２＜ｍ＞のサイズは、トランジスタ３０２＜ｍ－１＞のサイズの倍である。具体的には、トランジスタ３０２＜ｍ＞が持つ電流駆動能力は、トランジスタ３０２＜ｍ－１＞が持つ電流駆動能力の倍である。
【0053】
トランジスタ３０３は、ｐチャネルＭＯＳトランジスタである。トランジスタ３０３は、ソースに電圧ＶＣＣＱＬが印加される。
【0054】
シーケンサ１３は、トランジスタ３０１＜４：０＞それぞれのゲートとトランジスタ３０２＜４：０＞それぞれのゲートとに、制御信号ＺＱＵＰを印加する。すなわち、本例では制御信号ＺＱＵＰは１０ビットの信号である。制御信号ＺＱＵＰによって、トランジスタ３０１＜４：０＞及びトランジスタ３０２＜４：０＞のそれぞれは、個別にオンオフ制御される。また、シーケンサ１３は、トランジスタ３０３のゲートに、制御信号ＣＴＲＬを印加する。制御信号ＣＴＲＬによって、トランジスタ３０３は、オンオフ制御される。
【0055】
以上のように構成されることで、プルアップ回路３０は、制御信号ＺＱＵＰ及びＣＴＲＬによって選択されたトランジスタがオン状態となる。すなわち、プルアップ回路３０は、トランジスタ３０３がオン状態に制御されている間、制御信号ＺＱＵＰに基づいた出力インピーダンスで、ノードＮ１を電圧ＶＣＣＱＬへと駆動する。
【0056】
なお、トランジスタ３０１＜４：０＞とトランジスタ３０２＜４：０＞とは、ＺＱ較正を行う伝送路の終端方式によって使い分けられる。具体的には、トランジスタ３０１＜４：０＞は、ＺＱ較正を行う伝送路の終端方式がＣＴＴ（Center Tapped Termination）の場合に用いられる。トランジスタ３０２＜４：０＞は、ＺＱ較正を行う伝送路の終端方式がＬＴＴ（Low Tapped Termination）の場合に用いられる。
【0057】
図５は、第１実施形態に係る半導体装置のレプリカプルアップ回路の構成例を示す回路図である。レプリカプルアップ回路３１は、一例として、５つのトランジスタ３１１＜４：０＞と、５つのトランジスタ３１２＜４：０＞と、トランジスタ３１３とを含む。
【0058】
トランジスタ３１１＜４：０＞のそれぞれは、ｐチャネルＭＯＳトランジスタである。トランジスタ３１１＜４：０＞のそれぞれは、ソースがトランジスタ３１３のドレインに接続され、ドレインがノードＮ２に接続されている。トランジスタ３１１＜４：０＞はそれぞれ、異なる電流駆動能力を持つ。例えば、トランジスタ３１１＜ｍ＞のサイズは、トランジスタ３１１＜ｍ－１＞のサイズの倍である。具体的には、トランジスタ３１１＜ｍ＞が持つ電流駆動能力は、トランジスタ３１１＜ｍ－１＞が持つ電流駆動能力の倍である。
【0059】
トランジスタ３１２＜４：０＞のそれぞれは、ｎチャネルＭＯＳトランジスタである。トランジスタ３１２＜４：０＞のそれぞれは、ドレインがトランジスタ３１３のドレインに接続され、ソースがノードＮ２に接続されている。トランジスタ３１２＜４：０＞はそれぞれ、異なる電流駆動能力を持つ。例えば、トランジスタ３１２＜ｍ＞のサイズは、トランジスタ３１２＜ｍ－１＞のサイズの倍である。具体的には、トランジスタ３１２＜ｍ＞が持つ電流駆動能力は、トランジスタ３１２＜ｍ－１＞が持つ電流駆動能力の倍である。
【0060】
トランジスタ３１３は、ｐチャネルＭＯＳトランジスタである。トランジスタ３１３は、ソースに電圧ＶＣＣＱＬが印加される。
【0061】
シーケンサ１３は、トランジスタ３１１＜４：０＞それぞれのゲートとトランジスタ３１２＜４：０＞それぞれのゲートとに、制御信号ＺＱＵＰを印加する。すなわち、本例では制御信号ＺＱＵＰは１０ビットの信号である。制御信号ＺＱＵＰによって、トランジスタ３１１＜４：０＞及びトランジスタ３１２＜４：０＞のそれぞれは、個別にオンオフ制御される。また、シーケンサ１３は、トランジスタ３１３のゲートに、制御信号ＣＴＲＬを印加する。制御信号ＣＴＲＬによって、トランジスタ３１３は、オンオフ制御される。
【0062】
以上のように構成されることで、レプリカプルアップ回路３１は、制御信号ＺＱＵＰ及びＣＴＲＬによって選択されたトランジスタがオン状態となる。すなわち、レプリカプルアップ回路３１は、トランジスタ３１３がオン状態に制御されている間、制御信号ＺＱＵＰに基づいた出力インピーダンスで、ノードＮ２を電圧ＶＣＣＱＬへと駆動する。
【0063】
なお、トランジスタ３１１＜４：０＞とトランジスタ３１２＜４：０＞とは、ＺＱ較正を行う伝送路の終端方式によって使い分けられる。具体的には、トランジスタ３１１＜４：０＞は、ＺＱ較正を行う伝送路の終端方式がＣＴＴの場合に用いられる。トランジスタ３１２＜４：０＞は、ＺＱ較正を行う伝送路の終端方式がＬＴＴの場合に用いられる。
【0064】
図６は、第１実施形態に係る半導体装置のプルダウン回路の構成例を示す回路図である。プルダウン回路３２は、一例として、５つのトランジスタ３２１＜４：０＞と、トランジスタ３２２とを含む。
【0065】
トランジスタ３２１＜４：０＞のそれぞれは、ｎチャネルＭＯＳトランジスタである。トランジスタ３２１＜４：０＞のそれぞれは、ソースがトランジスタ３２２のドレインに接続され、ドレインがノードＮ２に接続されている。トランジスタ３２１＜４：０＞はそれぞれ、異なる電流駆動能力を持つ。例えば、トランジスタ３２１＜ｍ＞のサイズは、トランジスタ３２１＜ｍ－１＞のサイズの倍である。具体的には、トランジスタ３２１＜ｍ＞が持つ電流駆動能力は、トランジスタ３２１＜ｍ－１＞が持つ電流駆動能力の倍である。
【0066】
トランジスタ３２２は、ｎチャネルＭＯＳトランジスタである。トランジスタ３２２は、ソースが接地される。
【0067】
シーケンサ１３は、トランジスタ３２１＜４：０＞それぞれのゲートに、制御信号ＺＱＤＮを印加する。すなわち、本例では制御信号ＺＱＤＮは５ビットの信号である。制御信号ＺＱＤＮによって、トランジスタ３２１＜４：０＞のそれぞれは、個別にオンオフ制御される。また、シーケンサ１３は、トランジスタ３２２のゲートに、制御信号ＣＴＲＬを印加する。制御信号ＣＴＲＬによって、トランジスタ３２２は、オンオフ制御される。
【0068】
以上のように構成されることで、プルダウン回路３２は、制御信号ＺＱＤＮ及びＣＴＲＬによって選択されたトランジスタがオン状態となる。すなわち、プルダウン回路３２は、トランジスタ３２２がオン状態に制御されている間、制御信号ＺＱＤＮに基づいた出力インピーダンスで、ノードＮ２を電圧ＶＳＳへと駆動する。
【0069】
図７は、第１実施形態に係る半導体装置の分圧回路の構成例を示す回路図である。分圧回路３３は、複数の抵抗３３０とセレクタ３３１とを含む。
【0070】
複数の抵抗３３０は、直列に接続され、直列接続された一端に電圧ＶＣＣＱＬが印加され、他端が接地される。直列接続された複数の抵抗３３０によって、電圧ＶＣＣＱＬが複数の電圧に分圧される。分圧された複数の電圧は、セレクタ３３１に入力される。セレクタ３３１は、シーケンサ１３の制御に基づいて、入力された複数の電圧のひとつをセレクタ３５へ転送し、入力された複数の電圧のひとつをセレクタ３７へ転送する。
【0071】
＜１－２＞動作
第１実施形態に係る半導体装置１の動作について説明する。
第１実施形態に係る半導体装置１の動作について説明する。
【0072】
＜１－２－１＞ＺＱキャリブレーション動作の概要
ＺＱキャリブレーション動作は、半導体装置１の出力インピーダンスが適正となるように調整する動作である。ＺＱキャリブレーション動作は、メモリコントローラ２と半導体装置１との間で高速に通信を行う場合に要求される。ＺＱキャリブレーション動作は、半導体装置１が出力インピーダンスを設定した後や、外的環境が変化し出力インピーダンスが変化した場合に実行される。
ＺＱキャリブレーション動作は、半導体装置１の出力インピーダンスが適正となるように調整する動作である。ＺＱキャリブレーション動作は、メモリコントローラ２と半導体装置１との間で高速に通信を行う場合に要求される。ＺＱキャリブレーション動作は、半導体装置１が出力インピーダンスを設定した後や、外的環境が変化し出力インピーダンスが変化した場合に実行される。
【0073】
ＺＱキャリブレーション動作は、半導体装置１が何の動作も行っていないときに実行される。ＺＱキャリブレーション動作を行う際には、ＤＱバスに接続された全てのデバイスをハイインピーダンスとする。
【0074】
ＺＱキャリブレーション動作は、ロングキャリブレーション動作とショートキャリブレーション動作に大別できる。
【0075】
ロングキャリブレーション動作は、Ｆ９ｈコマンドで発行される。ロングキャリブレーション動作は、実行された際の電源電圧及び温度に合わせて、最適な出力インピーダンスを探索し設定する。ロングキャリブレーション動作は、例えば半導体装置１に電源電圧が印加され動作を開始した直後に実施される。
【0076】
ショートキャリブレーション動作は、Ｄ９ｈコマンドで発行される。ショートキャリブレーション動作は、ロングキャリブレーション動作に比べて短い時間で実行される動作である。ショートキャリブレーション動作は、半導体装置１の出力インピーダンスが最適な出力インピーダンスに近づくように、設定値をシフトさせる。ショートキャリブレーション動作は、ロングキャリブレーション動作が実行された後に、例えば定期的に実行される。
【0077】
ショートキャリブレーション動作は、対応できる環境変動に限界がある。例えば、電源電圧及び／または温度が２５ｍＶまたは２５℃以上シフトした場合、ショートキャリブレーション動作では出力インピーダンスを最適な値に設定することができない。この場合、ロングキャリブレーション動作を実行することが好ましい。
【0078】
図８は、第１実施形態に係る半導体装置のＺＱキャリブレーション動作の一例を示すタイミングチャートである。
【0079】
ＺＱキャリブレーション動作は、ＬＵＮ（Logical Unit Number）ごとに実行される。ＬＵＮアドレスは、Ｆ９ｈまたはＤ９ｈコマンドの後に要求される。Ｆ９ｈまたはＤ９ｈコマンドと、ＬＵＮアドレスを送信すると、期間ｔＷＢ経過後、信号ＢＲＢがビジー状態となり、期間ｔＺＱＣＬまたはｔＺＱＣＳ経過後、信号ＢＲＢがレディ状態に復帰する。期間ｔＷＢは、信号ＢＷＥが“Ｈ”レベルになってから信号ＢＲＢがビジー状態になるまでの所要期間である。期間ｔＺＱＣＬは、ロングキャリブレーション動作の所要期間である。期間ｔＺＱＣＳは、ショートキャリブレーション動作の所要期間である。期間ｔＺＱＣＬは、期間ｔＺＱＣＳよりも長い。
【0080】
＜１－２－２＞ショートキャリブレーション動作の詳細
ショートキャリブレーション動作の詳細について説明する。図９は、第１実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明するフローチャートである。
ショートキャリブレーション動作の詳細について説明する。図９は、第１実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明するフローチャートである。
【0081】
ショートキャリブレーションが開始されると（開始）、シーケンサ１３は、制御信号ＺＱＵＰ及びＺＱＤＮを設定する（Ｓ１０）。この処理により、プルアップ回路３０、レプリカプルアップ回路３１、及びプルダウン回路３２それぞれの出力インピーダンスが設定される。
【0082】
シーケンサ１３は、分圧回路３３の出力を設定する（Ｓ１１）。具体的には、シーケンサ１３は、分圧回路３３のセレクタ３３１を制御して、第１基準電圧Ｖｒｅｆ１をセレクタ３５へ出力させ、第２基準電圧Ｖｒｅｆ２をセレクタ３７へ出力させる。第１基準電圧Ｖｒｅｆ１は、目標電圧ＶｔｇｔよりもΔＶｒ低い電圧である。第２基準電圧Ｖｒｅｆ２は、目標電圧ＶｔｇｔよりもΔＶｒ高い電圧である。目標電圧Ｖｔｇｔは、最適な出力インピーダンスが設定された時にノードＮ１またはＮ２に生じる電圧と等しい電圧である。目標電圧Ｖｔｇｔは、ＺＱ較正を行う伝送路の終端方式がＣＴＴの場合は、例えば電圧ＶＣＣＱＬの１／２である。目標電圧Ｖｔｇｔは、ＺＱ較正を行う伝送路の終端方式がＬＴＴの場合は、例えば電圧ＶＣＣＱＬの１／３である。
【0083】
ここで、第１基準電圧Ｖｒｅｆ１及び第２基準電圧Ｖｒｅｆ２の生成について説明する。図１０は、第１実施形態に係る半導体装置の分圧回路の構成例を示す回路図である。セレクタ３３１は、バッファ３３１０乃至３３１３と、セレクタ３３１４及び３３１５とを含む。
【0084】
複数の抵抗３３０は、電圧ＶＣＣＱＬと接地電圧ＶＳＳとの間に直列に接続され、電圧ＶＣＣＱＬを複数の電圧に分圧する。複数の電圧は、例えば、電圧ＶＣＣＱＬ／２、電圧（ＶＣＣＱＬ／２）－ΔＶｒ、電圧（ＶＣＣＱＬ／２）＋ΔＶｒ、電圧ＶＣＣＱＬ／３、電圧（ＶＣＣＱＬ／３）－ΔＶｒ、及び電圧（ＶＣＣＱＬ／３）＋ΔＶｒを含む。
【0085】
電圧ＶＣＣＱＬ／２は、終端方式がＣＴＴの場合に、目標電圧Ｖｔｇｔとして用いられる電圧である。電圧（ＶＣＣＱＬ／２）－ΔＶｒは、終端方式がＣＴＴの場合に、第１基準電圧Ｖｒｅｆ１として用いられる電圧である。電圧（ＶＣＣＱＬ／２）＋ΔＶｒは、終端方式がＣＴＴの場合に、第２基準電圧Ｖｒｅｆ２として用いられる電圧である。電圧ＶＣＣＱＬ／３は、終端方式がＬＴＴの場合に、目標電圧Ｖｔｇｔとして用いられる電圧である。電圧（ＶＣＣＱＬ／３）－ΔＶｒは、終端方式がＬＴＴの場合に、第１基準電圧Ｖｒｅｆ１として用いられる電圧である。電圧（ＶＣＣＱＬ／３）＋ΔＶｒは、終端方式がＬＴＴの場合に、第２基準電圧Ｖｒｅｆ２として用いられる電圧である。
【0086】
電圧（ＶＣＣＱＬ／２）＋ΔＶｒは、バッファ３３１０へ入力される。バッファ３３１０の出力は、セレクタ３３１４へ入力される。電圧（ＶＣＣＱＬ／２）－ΔＶｒは、バッファ３３１１へ入力される。バッファ３３１１の出力は、セレクタ３３１５へ入力される。電圧（ＶＣＣＱＬ／３）＋ΔＶｒは、バッファ３３１２へ入力される。バッファ３３１２の出力は、セレクタ３３１４へ入力される。電圧（ＶＣＣＱＬ／３）－ΔＶｒは、バッファ３３１３へ入力される。バッファ３３１３の出力は、セレクタ３３１５へ入力される。セレクタ３３１４は、シーケンサ１３の制御に基づいて、入力された電圧のひとつをセレクタ３７へ転送する。セレクタ３３１５は、シーケンサ１３の制御に基づいて、入力された電圧のひとつをセレクタ３５へ転送する。
【0087】
このように分圧回路３３を構成することで、終端方式がＣＴＴであってもＬＴＴであっても、第１基準電圧Ｖｒｅｆ１をセレクタ３５へ、第２基準電圧Ｖｒｅｆ２をセレクタ３７へ、それぞれ転送することができる。
【0088】
図９の説明に戻る。シーケンサ１３は、セレクタ３４及び３６を制御し、電圧ＶＮ１を選択するよう設定する（Ｓ１２）。ステップＳ１１の処理とステップＳ１２の処理により、比較器３８には電圧ＶＮ１と第１基準電圧Ｖｒｅｆ１が入力され、比較器３９には電圧ＶＮ１と第２基準電圧Ｖｒｅｆ２が入力される。この結果、比較器３８及び３９は、入力に基づく比較結果を演算回路４０へ出力する。つまり、比較器３８及び３９は、１回の判定を行う。
【0089】
シーケンサ１３は、演算回路４０から演算結果を受信する（Ｓ１３）。そしてシーケンサ１３は、演算結果に基づいて、制御信号ＺＱＵＰを更新する（Ｓ１４）。具体的には、シーケンサ１３は、制御信号ＺＱＵＰをそのままの値に維持するか、または電圧ＶＮ１が電圧ΔＶ１だけ目標電圧Ｖｔｇｔの方向へシフトするように制御信号ＺＱＵＰを変更する。この処理により、プルアップ回路３０及びレプリカプルアップ回路３１の出力インピーダンスが最新の値に更新される。
【0090】
シーケンサ１３は、セレクタ３４及び３６を制御し、電圧ＶＮ２を選択するよう設定する（Ｓ１５）。この処理により、比較器３８には電圧ＶＮ２と第１基準電圧Ｖｒｅｆ１が入力され、比較器３９には電圧ＶＮ２と第２基準電圧Ｖｒｅｆ２が入力される。この結果、比較器３８及び３９は、入力に基づく比較結果を演算回路４０へ出力する。つまり、比較器３８及び３９は、１回の判定を行う。
【0091】
シーケンサ１３は、演算回路４０から演算結果を受信する（Ｓ１６）、そしてシーケンサ１３は、演算結果に基づいて、制御信号ＺＱＤＮを更新する（Ｓ１７）。具体的には、シーケンサ１３は、制御信号ＺＱＤＮをそのままの値に維持するか、または電圧ＶＮ２が電圧ΔＶ１だけ目標電圧Ｖｔｇｔの方向へシフトするように制御信号ＺＱＤＮを変更する。この処理により、プルダウン回路３２の出力インピーダンスが最新の値に更新される。
【0092】
シーケンサ１３は、制御信号ＺＱＵＰ及びＺＱＤＮに基づいて、入出力回路１０の出力インピーダンスを設定する（Ｓ１８）。
【0093】
そして、一連の処理は終了となる（終了）。
【0094】
なお、第１基準電圧Ｖｒｅｆ１及び第２基準電圧Ｖｒｅｆ２と目標電圧Ｖｔｇｔとの差である電圧ΔＶｒと、ステップＳ１４及びＳ１７で生じ得る電圧ＶＮ１または電圧ＶＮ２の変化量である電圧ΔＶ１とは、例えば以下の（１）式を満たす。
【0095】
ΔＶｒ＜ΔＶ１＜２×ΔＶｒ （１）
演算回路４０の演算の詳細について説明する。図１１は、第１実施形態に係る半導体装置の演算回路の動作の一例を説明するダイアグラムである。縦軸は電圧ＶＮ１の高さを示している。ＨまたはＬが書かれた箱は、比較器３８及び３９が“Ｈ”レベルを出力するか“Ｌ”レベルを出力するかを示している。比較器３８は、電圧ＶＮ１が第１基準電圧Ｖｒｅｆ１よりも低い場合は“Ｌ”レベルを出力し、高い場合は“Ｈ”レベルを出力する。比較器３９は、電圧ＶＮ１が第２基準電圧Ｖｒｅｆ２よりも低い場合は“Ｌ”レベルを出力し、高い場合は“Ｈ”レベルを出力する。比較器３８の出力と比較器３９の出力との組み合わせによって、電圧ＶＮ１の高さが３つの区域に分割できることがわかる。具体的には、以下の３つの場合に分割できる。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｈ”レベルを出力している場合。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｌ”レベルを出力している場合。比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｌ”レベルを出力している場合。以上の３つに分割することができる。なお、比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｈ”レベルを出力する組み合わせは、第１基準電圧Ｖｒｅｆ１が第２基準電圧Ｖｒｅｆ２よりも低いという前提と矛盾するため存在しない。
演算回路４０の演算の詳細について説明する。図１１は、第１実施形態に係る半導体装置の演算回路の動作の一例を説明するダイアグラムである。縦軸は電圧ＶＮ１の高さを示している。ＨまたはＬが書かれた箱は、比較器３８及び３９が“Ｈ”レベルを出力するか“Ｌ”レベルを出力するかを示している。比較器３８は、電圧ＶＮ１が第１基準電圧Ｖｒｅｆ１よりも低い場合は“Ｌ”レベルを出力し、高い場合は“Ｈ”レベルを出力する。比較器３９は、電圧ＶＮ１が第２基準電圧Ｖｒｅｆ２よりも低い場合は“Ｌ”レベルを出力し、高い場合は“Ｈ”レベルを出力する。比較器３８の出力と比較器３９の出力との組み合わせによって、電圧ＶＮ１の高さが３つの区域に分割できることがわかる。具体的には、以下の３つの場合に分割できる。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｈ”レベルを出力している場合。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｌ”レベルを出力している場合。比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｌ”レベルを出力している場合。以上の３つに分割することができる。なお、比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｈ”レベルを出力する組み合わせは、第１基準電圧Ｖｒｅｆ１が第２基準電圧Ｖｒｅｆ２よりも低いという前提と矛盾するため存在しない。
【0096】
図１２は、第１実施形態に係る半導体装置の演算回路の動作の一例を説明するテーブルである。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｈ”レベルを出力した場合、演算回路４０は電圧ＶＮ１が目標電圧Ｖｔｇｔよりも高いと判定する。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｌ”レベルを出力した場合、演算回路４０は電圧ＶＮ１が適正な高さであると判定する。比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｌ”レベルを出力した場合、演算回路４０は電圧ＶＮ１が目標電圧Ｖｔｇｔよりも低いと判定する。比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｈ”レベルを出力した場合、演算回路４０はエラーが生じていると判定する。
【0097】
シーケンサ１３は、演算回路４０の判定結果に基づいて制御信号ＺＱＵＰを更新する。具体的には、演算回路４０が高いと判定した場合、シーケンサ１３は電圧ＶＮ１が電圧ΔＶ１低くなるように制御信号ＺＱＵＰを更新する。演算回路４０が適正と判定した場合、シーケンサ１３は制御信号ＺＱＵＰを維持する。演算回路４０が低いと判定した場合、シーケンサ１３は電圧ＶＮ１が電圧ΔＶ１高くなるように制御信号ＺＱＵＰを更新する。演算回路４０がエラーと判定した場合、シーケンサ１３は制御信号ＺＱＵＰを維持する。
【0098】
動作時の波形を参照して具体的に説明する。図１３（ａ）～（ｃ）及び図１４は、第１実施形態に係る半導体装置のショートキャリブレーション動作の一例を示す波形図である。図１３（ａ）～（ｃ）及び図１４は、電圧ＶＮ１がステップＳ１４の前後でどのように変化するかを示している。図１３（ａ）～（ｃ）及び図１４それぞれは、電圧ＶＮ１の高さが異なる。
【0099】
図１３（ａ）の場合、電圧ＶＮ１は第１基準電圧Ｖｒｅｆ１よりも高く、第２基準電圧Ｖｒｅｆ２よりも低い。よって、演算回路４０は電圧ＶＮ１の高さを適正と判定し、ステップＳ１４においてシーケンサ１３は制御信号ＺＱＵＰを維持する。このため、ステップＳ１４を実行しても電圧ＶＮ１に変化は無い。
【0100】
図１３（ｂ）の場合、電圧ＶＮ１は第２基準電圧Ｖｒｅｆ２よりも高い。よって、演算回路４０は電圧ＶＮ１を高いと判定し、ステップＳ１４においてシーケンサ１３は制御信号ＺＱＵＰを電圧ＶＮ１が電圧ΔＶ１低くなるように更新する。このため、ステップＳ１４が実行されると、電圧ＶＮ１は電圧ΔＶ１低下する。
【0101】
図１３（ｃ）の場合、電圧ＶＮ１は第２基準電圧Ｖｒｅｆ２よりも高く、かつ図１３（ｂ）の場合よりも高い。よって、演算回路４０は電圧ＶＮ１を高いと判定し、ステップＳ１４においてシーケンサ１３は制御信号ＺＱＵＰを電圧ＶＮ１が電圧ΔＶ１低くなるように更新する。このため、ステップＳ１４が実行されると、電圧ＶＮ１は電圧ΔＶ１低下する。
【0102】
図１４の場合、電圧ＶＮ１は第１基準電圧Ｖｒｅｆ１よりも低い。よって、演算回路４０は電圧ＶＮ１を低いと判定し、ステップＳ１４においてシーケンサ１３は制御信号ＺＱＵＰを電圧ＶＮ１が電圧ΔＶ１高くなるように更新する。このため、ステップＳ１４が実行されると、電圧ＶＮ１は電圧ΔＶ１上昇する。
【0103】
なお、電圧ＶＮ２を扱う場合は、制御信号ＺＱＵＰが制御信号ＺＱＤＮに置き換わる以外は、電圧ＶＮ１を扱う場合と同様である。
【0104】
＜１－３＞効果
以上で説明した第１実施形態に係る半導体装置１によれば、動作信頼性を向上することができる。以下に、第１実施形態に係る半導体装置の効果の詳細について説明する。
以上で説明した第１実施形態に係る半導体装置１によれば、動作信頼性を向上することができる。以下に、第１実施形態に係る半導体装置の効果の詳細について説明する。
【0105】
ＺＱキャリブレーション動作のうち、ショートキャリブレーション動作は短い時間で実行される。短い時間で実行するために、ショートキャリブレーション動作において、比較器による判定は、電圧ＶＮ１及びＶＮ２について、例えばそれぞれ１回行われる。
【0106】
ここで、実施形態に係る半導体装置との比較のために、比較例に係る半導体装置について説明する。比較例に係る半導体装置は、第１実施形態に係る半導体装置に対して、比較器３９及び演算回路４０が省略され、比較器３８の出力がシーケンサ１３に接続された構成を有する。つまり、比較例に係る半導体装置は、１つの比較器で判定を行い、制御信号ＺＱＵＰ及びＺＱＤＮを更新する。このとき、比較器の反転入力端子に印加する基準電圧として用いるのは、例えば目標電圧Ｖｔｇｔである。
【0107】
比較例に係る半導体装置は、電圧ＶＮ１が基準電圧よりも高いかまたは低いかを判定する。比較例に係る半導体装置は、電圧ＶＮ１が基準電圧にどれだけ近いかは判定しない。そして、比較例に係る半導体装置は、ショートキャリブレーション動作において、電圧ＶＮ１を基準電圧の方向にシフトさせる。このため、電圧ＶＮ１がどれだけ基準電圧に近くても、電圧ＶＮ１は、基準電圧との大小関係に基づいてシフトさせられる。
【0108】
図１５は、比較例に係る半導体装置のショートキャリブレーション動作を示す波形図である。図１５に示すように、電圧ＶＮ１が基準電圧である目標電圧Ｖｔｇｔに近い場合であっても、電圧ＶＮ１は目標電圧Ｖｔｇｔよりも高いため、電圧ＶＮ１はマイナス方向に電圧ΔＶ１だけシフトさせられる。その結果、電圧ＶＮ１は、制御信号を更新した後の方が、制御信号を更新する前よりも、目標電圧Ｖｔｇｔとの差が広がっている。すなわち、ショートキャリブレーション動作によって、出力インピーダンスの誤差が拡大している。
【0109】
対して、第１実施形態に係る半導体装置１は、比較器３８及び３９と、演算回路４０とを含む。比較器３８は第１基準電圧Ｖｒｅｆ１と電圧ＶＮ１とを比較し、比較器３９は第２基準電圧Ｖｒｅｆ２と電圧ＶＮ１とを比較する。そして、演算回路４０は、比較器３８の出力と比較器３９の出力とに基づいて、電圧ＶＮ１が高いか、最適か、低いかを演算する。そして、シーケンサ１３は演算結果に基づいて制御信号ＺＱＵＰを更新する。具体的には、電圧ＶＮ１が高い場合はマイナスにシフトさせ、電圧ＶＮ１が最適な場合は制御信号ＺＱＵＰを保持し、電圧ＶＮ１が低い場合はプラスにシフトさせる。
【0110】
このように、第１実施形態に係る半導体装置１は、電圧ＶＮ１の高さが、高いか、最適か、低いかを演算することができる。そして、電圧ＶＮ１の高さが最適だった場合に、電圧ＶＮ１をシフトさせずに、制御信号ＺＱＵＰを保持することができる。これにより、第１実施形態に係る半導体装置１は、ショートキャリブレーション動作によって、出力インピーダンスの誤差が拡大することが抑制でき、動作信頼性を向上できる。
【0111】
＜２＞第２実施形態
第２実施形態に係る半導体装置１ａの構成は、第１実施形態に係る半導体装置１に対して、演算回路の構成と、ショートキャリブレーション動作とが異なる。以下に、第２実施形態に係る半導体装置１ａについて、第１実施形態と異なる点を説明する。
第２実施形態に係る半導体装置１ａの構成は、第１実施形態に係る半導体装置１に対して、演算回路の構成と、ショートキャリブレーション動作とが異なる。以下に、第２実施形態に係る半導体装置１ａについて、第１実施形態と異なる点を説明する。
【0112】
＜２－１＞構成
＜２－１－１＞ＺＱ較正回路１８ａの構成
図１６は、第２実施形態に係る半導体装置のＺＱ較正回路と抵抗素子とシーケンサとの構成例を示すブロック図である。第２実施形態に係るＺＱ較正回路１８ａの構成は、第１実施形態に係るＺＱ較正回路１８の構成に対して、演算回路の構成が異なる。
＜２－１－１＞ＺＱ較正回路１８ａの構成
図１６は、第２実施形態に係る半導体装置のＺＱ較正回路と抵抗素子とシーケンサとの構成例を示すブロック図である。第２実施形態に係るＺＱ較正回路１８ａの構成は、第１実施形態に係るＺＱ較正回路１８の構成に対して、演算回路の構成が異なる。
【0113】
演算回路４０ａは、シーケンサ１３の制御に基づいて、演算動作を切り替えることができる。
【0114】
その他のＺＱ較正回路１８ａの構成は、第１実施形態に係るＺＱ較正回路１８の構成と同様である。
【0115】
＜２－２＞動作
第２実施形態に係る半導体装置１ａのショートキャリブレーション動作について説明する。図１７は、第２実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明するフローチャートである。
第２実施形態に係る半導体装置１ａのショートキャリブレーション動作について説明する。図１７は、第２実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明するフローチャートである。
【0116】
ショートキャリブレーションが開始されると（開始）、シーケンサ１３は、制御信号ＺＱＵＰ及びＺＱＤＮを現在の値に設定する（Ｓ２０）。この処理により、プルアップ回路３０、レプリカプルアップ回路３１、及びプルダウン回路３２それぞれの出力インピーダンスが設定される。
【0117】
シーケンサ１３は、セレクタ３４及び３６を制御し、電圧ＶＮ１を選択するように設定する（Ｓ２１）。この処理により、比較器３８及び３９それぞれの非反転入力端子に電圧ＶＮ１が印加される。
【0118】
シーケンサ１３は、電圧ＶＮ１が高くなる環境の変化があったか判定する（Ｓ２２）。具体的には、前回のロングキャリブレーションまたはショートキャリブレーションから現在までの間に、電圧ＶＮ１が高くなることが想定される電源電圧の変化や温度の変化などが生じているか、温度センサ１９及び電圧センサ２０の出力を参照して判定する。具体的には、例えば、電圧ＶＣＣＱＬが低くなると、電圧ＶＮ１が低くなる。電圧ＶＣＣＱＬが高くなると、電圧ＶＮ１が高くなる。温度が高くなると、電圧ＶＮ１が低くなる。温度が低くなると、電圧ＶＮ１が高くなる。電圧ＶＮ１が高くなる環境の変化があった場合（Ｓ２２，Ｙｅｓ）、電圧ＶＮ１のプラス側検出動作が実行される（Ｓ２３）。電圧ＶＮ１のプラス側検出動作は、電圧ＶＮ１がプラス側に変動していることを想定した検出動作である。プラス側検出動作の詳細は後述する。電圧ＶＮ１のプラス側検出動作が完了すると、ステップＳ２７の動作が実行される。
【0119】
ステップＳ２２において、電圧ＶＮ１が高くなる環境の変化がなかった場合（Ｓ２２，Ｎｏ）、シーケンサ１３は、電圧ＶＮ１が低くなる環境の変化があったか判定する（Ｓ２４）。具体的には、前回のロングキャリブレーションまたはショートキャリブレーションから現在までの間に、電圧ＶＮ１が低くなることが想定される電源電圧の変化や温度の変化などが生じているか、温度センサ１９及び電圧センサ２０の出力を参照して判定する。電圧ＶＮ１が低くなる環境の変化があった場合（Ｓ２４，Ｙｅｓ）、電圧ＶＮ１のマイナス側検出動作が実行される（Ｓ２５）。電圧ＶＮ１のマイナス側検出動作は、電圧ＶＮ１がマイナス側に変動していることを想定した検出動作である。マイナス側検出動作の詳細は後述する。電圧ＶＮ１のマイナス側検出動作が完了すると、ステップＳ２７の動作が実行される。
【0120】
ステップＳ２４において、電圧ＶＮ１が低くなる環境の変化がなかった場合（Ｓ２４，Ｎｏ）、電圧ＶＮ１の中央検出動作が実行される（Ｓ２６）。電圧ＶＮ１の中央検出動作は、電圧ＶＮ１がさほど変動していないことを想定した検出動作である。中央検出動作の詳細は後述する。電圧ＶＮ１の中央検出動作が完了すると、ステップＳ２７の動作が実行される。
【0121】
ステップＳ２７において、シーケンサ１３は、セレクタ３４及び３６を制御し、電圧ＶＮ２を選択するように設定する（Ｓ２７）。この処理により、比較器３８及び３９それぞれの非反転入力端子に電圧ＶＮ２が印加される。
【0122】
シーケンサ１３は、電圧ＶＮ２が高くなる環境の変化があったか判定する（Ｓ２８）。具体的には、前回のロングキャリブレーションまたはショートキャリブレーションから現在までの間に、電圧ＶＮ２が高くなることが想定される電源電圧の変化や温度の変化などが生じているか、温度センサ１９及び電圧センサ２０の出力を参照して判定する。電圧ＶＮ２が高くなる環境の変化があった場合（Ｓ２８，Ｙｅｓ）、電圧ＶＮ２のプラス側検出動作が実行される（Ｓ２９）。電圧ＶＮ２のプラス側検出動作は、電圧ＶＮ２がプラス側に変動していることを想定した検出動作である。プラス側検出動作の詳細は後述する。電圧ＶＮ２のプラス側検出動作が完了すると、ステップＳ３３の動作が実行される。
【0123】
ステップＳ２８において、電圧ＶＮ２が高くなる環境の変化がなかった場合（Ｓ２８，Ｎｏ）、シーケンサ１３は、電圧ＶＮ２が低くなる環境の変化があったか判定する（Ｓ３０）。具体的には、前回のロングキャリブレーションまたはショートキャリブレーションから現在までの間に、電圧ＶＮ２が低くなることが想定される電源電圧の変化や温度の変化などが生じているか、温度センサ１９及び電圧センサ２０の出力を参照して判定する。電圧ＶＮ１が低くなる環境の変化があった場合（Ｓ３０，Ｙｅｓ）、電圧ＶＮ２のマイナス側検出動作が実行される（Ｓ３１）。電圧ＶＮ２のマイナス側検出動作は、電圧ＶＮ２がマイナス側に変動していることを想定した検出動作である。マイナス側検出動作の詳細は後述する。電圧ＶＮ２のマイナス側検出動作が完了すると、ステップＳ３３の動作が実行される。
【0124】
ステップＳ３０において、電圧ＶＮ２が低くなる環境の変化がなかった場合（Ｓ３０，Ｎｏ）、電圧ＶＮ２の中央検出動作が実行される（Ｓ３２）。電圧ＶＮ２の中央検出動作は、電圧ＶＮ２がさほど変動していないことを想定した検出動作である。中央検出動作の詳細は後述する。電圧ＶＮ２の中央検出動作が完了すると、ステップＳ３３の動作が実行される。
【0125】
シーケンサ１３は、制御信号ＺＱＵＰ及びＺＱＤＮに基づいて、入出力回路１０の出力インピーダンスを調整する（Ｓ３３）。
【0126】
そして、一連の処理は終了となる（終了）。
【0127】
電圧ＶＮ１のプラス側検出動作について説明する。図１８は、第２実施形態に係る半導体装置の電圧ＶＮ１のプラス側検出動作の一例を説明するフローチャートである。電圧ＶＮ１のプラス側検出動作が開始されると（開始）、シーケンサ１３は、分圧回路３３の出力をプラス側検出用に設定する（Ｓ４０）。具体的には、シーケンサ１３は、分圧回路３３のセレクタ３３１を制御して、第３基準電圧Ｖｒｅｆ３をセレクタ３５へ出力させ、第４基準電圧Ｖｒｅｆ４をセレクタ３７へ出力させる。第３基準電圧Ｖｒｅｆ３は、目標電圧Ｖｔｇｔよりも電圧ΔＶｒ高い電圧である。第４基準電圧Ｖｒｅｆ４は、目標電圧Ｖｔｇｔよりも電圧ΔＶｓ高い電圧である。電圧ΔＶｓは、電圧ΔＶｒよりも高い電圧である。
【0128】
シーケンサ１３は、演算回路４０ａをプラス側検出用に設定する（Ｓ４１）。
【0129】
シーケンサ１３は、演算回路４０ａから演算結果を受信する（Ｓ４２）。
【0130】
そしてシーケンサ１３は、演算結果に基づいて、制御信号ＺＱＵＰを更新する（Ｓ４３）。具体的には、電圧ΔＶ１、ΔＶ２、または（ΔＶ１）／２だけ目標電圧Ｖｔｇｔの方向へシフトするように制御信号ＺＱＵＰを変更する。電圧ΔＶ２は、電圧ΔＶ１よりも大きい電圧である。なお、電圧（ΔＶ１）／２は一例であり、電圧ΔＶ１よりも小さい電圧が用いられる。この処理により、プルアップ回路３０及びレプリカプルアップ回路３１の出力インピーダンスが最新の値に更新される。
【0131】
そして、プラス側検出動作は終了する（終了）。
【0132】
プラス側検出動作における演算回路４０の演算の詳細について説明する。図１９は、第２実施形態に係る半導体装置の演算回路のプラス側検出動作における動作の一例を説明するダイアグラムである。縦軸は電圧ＶＮ１の高さを示している。ＨまたはＬが書かれた箱は、比較器３８及び３９が“Ｈ”レベルを出力するか“Ｌ”レベルを出力するかを示している。比較器３８は、電圧ＶＮ１が第３基準電圧Ｖｒｅｆ３よりも低い場合は“Ｌ”レベルを出力し、高い場合は“Ｈ”レベルを出力する。比較器３９は、電圧ＶＮ１が第４基準電圧Ｖｒｅｆ４よりも低い場合は“Ｌ”レベルを出力し、高い場合は“Ｈ”レベルを出力する。比較器３８の出力と比較器３９の出力との組み合わせによって、電圧ＶＮ１の高さが３つの区域に分割できることがわかる。具体的には、以下の３つの場合に分割できる。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｈ”レベルを出力している場合。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｌ”レベルを出力している場合。比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｌ”レベルを出力している場合。以上の３つに分割することができる。なお、比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｈ”レベルを出力する組み合わせは、第３基準電圧Ｖｒｅｆ３が第４基準電圧Ｖｒｅｆ４よりも低いという前提と矛盾するため存在しない。
【0133】
図２０は、第２実施形態に係る半導体装置の演算回路の動作の一例を説明するテーブルである。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｈ”レベルを出力した場合、演算回路４０は電圧ＶＮ１が目標電圧よりも大きく高いと判定する。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｌ”レベルを出力した場合、演算回路４０は電圧ＶＮ１が目標電圧よりもわずかに高いと判定する。比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｌ”レベルを出力した場合、演算回路４０は電圧ＶＮ１の高さが適正であるか、または電圧ＶＮ１が目標電圧よりも低いと判定する。比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｈ”レベルを出力した場合、演算回路４０はエラーが生じていると判定する。
【0134】
シーケンサ１３は、演算回路４０の判定結果に基づいて制御信号ＺＱＵＰを更新する。具体的には、演算回路４０が大きく高いと判定した場合、シーケンサ１３は電圧ＶＮ１が電圧ΔＶ２低くなるように制御信号ＺＱＵＰを更新する。演算回路４０がわずかに高いと判定した場合、シーケンサ１３は電圧ＶＮ１が電圧ΔＶ１低くなるように制御信号ＺＱＵＰを更新する。演算回路４０が適正または低いと判定した場合、シーケンサ１３は電圧ＶＮ１が電圧（ΔＶ１）／２高くなるように制御信号ＺＱＵＰを更新する。演算回路４０がエラーと判定した場合、シーケンサ１３は制御信号ＺＱＵＰを維持する。
【0135】
演算回路４０の判定結果に基づく制御信号ＺＱＵＰの更新について、詳細を説明する。演算回路４０が大きく高いと判定した場合、電圧ＶＮ１は目標電圧Ｖｔｇｔよりも大きく離れていることが期待される。このため、シーケンサ１３は、大きく離れた誤差を補正するために、電圧ＶＮ１が電圧ΔＶ１よりも大きい電圧ΔＶ２低くなるように、制御信号ＺＱＵＰを更新する。演算回路４０がわずかに高いと判定した場合、電圧ＶＮ１は目標電圧Ｖｔｇｔよりもわずかに離れていることが期待される。このため、シーケンサ１３は、わずかな誤差を補正するために、電圧ＶＮ１が電圧ΔＶ１低くなるように、制御信号ＺＱＵＰを更新する。演算回路４０が適正または低いと判定した場合、電圧ＶＮ１が高くなることが見込まれて判定条件を設定したにもかかわらず、適正または低いという判定結果が出ている。つまり、電圧ＶＮ１は、目標電圧Ｖｔｇｔに対して、ごくわずかに低い状態だと推定できる。このため、シーケンサ１３は、ごくわずかな誤差を補正するために、電圧ＶＮ１が電圧（ΔＶ１）／２高くなるように、制御信号ＺＱＵＰを更新する。
【0136】
動作時の波形を参照して具体的に説明する。図２１（ａ）、（ｂ）、（ｃ）は、第２実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明する波形図である。図２１（ａ）、（ｂ）、（ｃ）は、電圧ＶＮ１がステップＳ４３の前後でどのように変化するかを示している。図２１（ａ）、（ｂ）、（ｃ）それぞれは、電圧ＶＮ１の高さが異なる。
【0137】
図２１（ａ）の場合、電圧ＶＮ１は第３基準電圧Ｖｒｅｆ３よりも高く、第４基準電圧Ｖｒｅｆ４よりも低い。よって、演算回路４０は電圧ＶＮ１の高さをわずかに高いと判定し、ステップＳ４３においてシーケンサ１３は制御信号ＺＱＵＰを、電圧ＶＮ１が電圧ΔＶ１低くなるように更新する。このため、ステップＳ４３が実行されると、電圧ＶＮ１は電圧ΔＶ１低下する。
【0138】
図２１（ｂ）の場合、電圧ＶＮ１は第３基準電圧Ｖｒｅｆ３よりも高く、第４基準電圧Ｖｒｅｆ４よりも高い。よって、演算回路４０は電圧ＶＮ１の高さを大きく高いと判定し、ステップＳ４３においてシーケンサ１３は制御信号ＺＱＵＰを、電圧ＶＮ１が電圧ΔＶ２低くなるように更新する。このため、ステップＳ４３が実行されると、電圧ＶＮ１は電圧ΔＶ２低下する。
【0139】
図２１（ｃ）の場合、電圧ＶＮ１は第３基準電圧Ｖｒｅｆ３よりも低く、第４基準電圧Ｖｒｅｆ４よりも低い。よって、演算回路４０は電圧ＶＮ１の高さを適正または低いと判定し、ステップＳ４３においてシーケンサ１３は制御信号ＺＱＵＰを、電圧ＶＮ１が電圧（ΔＶ１）／２高くなるように更新する。このため、ステップＳ４３が実行されると、電圧ＶＮ１は電圧（ΔＶ１）／２高くなる。
【0140】
電圧ＶＮ１のマイナス側検出動作について説明する。図２２は、第２実施形態に係る半導体装置の電圧ＶＮ１のマイナス側検出動作の一例を説明するフローチャートである。電圧ＶＮ１のマイナス側検出動作が開始されると（開始）、シーケンサ１３は、分圧回路３３の出力をマイナス側検出用に設定する（Ｓ５０）。具体的には、シーケンサ１３は、分圧回路３３のセレクタ３３１を制御して、第５基準電圧Ｖｒｅｆ５をセレクタ３７へ出力させ、第６基準電圧Ｖｒｅｆ６をセレクタ３５へ出力させる。第５基準電圧Ｖｒｅｆ５は、目標電圧Ｖｔｇｔよりも電圧ΔＶｒ低い電圧である。第６基準電圧Ｖｒｅｆ６は、目標電圧Ｖｔｇｔよりも電圧ΔＶｓ低い電圧である。
【0141】
シーケンサ１３は、演算回路４０ａをマイナス側検出用に設定する（Ｓ５１）。
【0142】
シーケンサ１３は、演算回路４０ａから演算結果を受信する（Ｓ５２）。
【0143】
そしてシーケンサ１３は、演算結果に基づいて、制御信号ＺＱＵＰを更新する（Ｓ５３）。具体的には、電圧ΔＶ１、ΔＶ２、または（ΔＶ１）／２だけ目標電圧Ｖｔｇｔの方向へシフトするように制御信号ＺＱＵＰを変更する。なお、電圧（ΔＶ１）／２は一例であり、電圧ΔＶ１よりも小さい電圧が用いられる。この処理により、プルアップ回路３０及びレプリカプルアップ回路３１の出力インピーダンスが最新の値に更新される。
【0144】
そして、マイナス側検出動作は終了する（終了）。
【0145】
マイナス側検出動作における演算回路４０の演算の詳細について説明する。図２３は、第２実施形態に係る半導体装置の演算回路のマイナス側検出動作における動作の一例を説明するダイアグラムである。縦軸は電圧ＶＮ１の高さを示している。ＨまたはＬが書かれた箱は、比較器３８及び３９が“Ｈ”レベルを出力するか“Ｌ”レベルを出力するかを示している。比較器３８は、電圧ＶＮ１が第６基準電圧Ｖｒｅｆ６よりも低い場合は“Ｌ”レベルを出力し、高い場合は“Ｈ”レベルを出力する。比較器３９は、電圧ＶＮ１が第５基準電圧Ｖｒｅｆ５よりも低い場合は“Ｌ”レベルを出力し、高い場合は“Ｈ”レベルを出力する。比較器３８の出力と比較器３９の出力との組み合わせによって、電圧ＶＮ１の高さが３つの区域に分割できることがわかる。具体的には、以下の３つの場合に分割できる。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｈ”レベルを出力している場合。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｌ”レベルを出力している場合。比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｌ”レベルを出力している場合。以上の３つに分割することができる。なお、比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｈ”レベルを出力する組み合わせは、第５基準電圧Ｖｒｅｆ５が第６基準電圧Ｖｒｅｆ６よりも高いという前提と矛盾するため存在しない。
【0146】
図２４は、第２実施形態に係る半導体装置の演算回路の動作の一例を説明するテーブルである。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｈ”レベルを出力した場合、演算回路４０は電圧ＶＮ１の高さが適正である、または電圧ＶＮ１が目標電圧よりも高いと判定する。比較器３８が“Ｈ”レベルを出力し、比較器３９が“Ｌ”レベルを出力した場合、演算回路４０は電圧ＶＮ１が目標電圧よりもわずかに低いと判定する。比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｌ”レベルを出力した場合、演算回路４０は電圧ＶＮ１が目標電圧よりも大きく低いと判定する。比較器３８が“Ｌ”レベルを出力し、比較器３９が“Ｈ”レベルを出力した場合、演算回路４０はエラーが生じていると判定する。
【0147】
シーケンサ１３は、演算回路４０の判定結果に基づいて制御信号ＺＱＵＰを更新する。具体的には、演算回路４０が適正または高いと判定した場合、シーケンサ１３は電圧ＶＮ１が電圧（ΔＶ１）／２低くなるように制御信号ＺＱＵＰを更新する。演算回路４０がわずかに低いと判定した場合、シーケンサ１３は電圧ＶＮ１が電圧ΔＶ１高くなるように制御信号ＺＱＵＰを更新する。演算回路４０が大きく低いと判定した場合、シーケンサ１３は電圧ＶＮ１が電圧ΔＶ２高くなるように制御信号ＺＱＵＰを更新する。演算回路４０がエラーと判定した場合、シーケンサ１３は制御信号ＺＱＵＰを維持する。
【0148】
演算回路４０の判定結果に基づく制御信号ＺＱＵＰの更新について、詳細を説明する。演算回路が適正または高いと判定した場合、電圧ＶＮ１が低くなることが見込まれて判定条件を設定したにもかかわらず、適正または高いという判定結果が出ている。つまり、電圧ＶＮ１は、目標電圧Ｖｔｇｔに対して、ごくわずかに高い状態だと推定できる。このため、シーケンサ１３は、ごくわずかな誤差を補正するために、電圧ＶＮ１が電圧（ΔＶ１）／２低くなるように、制御信号ＺＱＵＰを更新する。演算回路４０がわずかに低いと判定した場合、電圧ＶＮ１は目標電圧Ｖｔｇｔよりもわずかに離れていることが期待される。このため、シーケンサ１３は、わずかな誤差を補正するために、電圧ＶＮ１が電圧ΔＶ１高くなるように、制御信号ＺＱＵＰを更新する。演算回路４０が大きく低いと判定した場合、電圧ＶＮ１は目標電圧Ｖｔｇｔよりも大きく離れていることが期待される。このため、シーケンサ１３は、大きく離れた誤差を補正するために、電圧ＶＮ１が電圧ΔＶ１よりも大きい電圧ΔＶ２高くなるように、制御信号ＺＱＵＰを更新する。
【0149】
電圧ＶＮ１の中央検出動作について説明する。図２５は、第２実施形態に係る半導体装置の電圧ＶＮ１の中央検出動作の一例を説明するフローチャートである。電圧ＶＮ１の中央検出動作が開始されると（開始）、シーケンサ１３は、分圧回路３３の出力を中央検出用に設定する（Ｓ６０）。具体的には、シーケンサ１３は、分圧回路３３のセレクタ３３１を制御して、第１基準電圧Ｖｒｅｆ１をセレクタ３５へ出力させ、第２基準電圧Ｖｒｅｆ２をセレクタ３７へ出力させる。
【0150】
シーケンサ１３は、演算回路４０ａに中央検出用を設定する（Ｓ６１）。
【0151】
シーケンサ１３は、演算回路４０ａから演算結果を受信する（Ｓ６２）。
【0152】
そしてシーケンサ１３は、演算結果に基づいて、制御信号ＺＱＵＰを維持または更新する（Ｓ６３）。具体的には、制御信号ＺＱＵＰを維持するか、電圧ΔＶ１だけ目標電圧Ｖｔｇｔの方向へシフトするように制御信号ＺＱＵＰを変更する。この処理により、プルアップ回路３０及びレプリカプルアップ回路３１の出力インピーダンスが最新の値に更新される。
【0153】
そして、中央検出動作は終了する（終了）。
【0154】
中央検出動作における演算回路４０の動作は、第１実施形態に係る演算回路４０の動作と同様である。
【0155】
シーケンサ１３は、演算回路４０の判定結果に基づいて制御信号ＺＱＵＰを維持または更新する。その動作は、第１実施形態に係る半導体装置１の動作と同様である。
【0156】
ここまで、図１７の電圧ＶＮ１のプラス側検出動作（Ｓ２３）と、電圧ＶＮ１のマイナス側検出動作（Ｓ２５）と、電圧ＶＮ１の中央検出動作（Ｓ２６）とのそれぞれについて、図１７～図２５を参照して説明した。図１７の、電圧ＶＮ２のプラス側検出動作（Ｓ２９）と、電圧ＶＮ２のマイナス側検出動作（Ｓ３１）と、電圧ＶＮ２の中央検出動作（Ｓ３２）とのそれぞれについても、電圧と制御信号が異なる点を除けば、電圧ＶＮ１に関する場合と同様である。
【0157】
具体的には、電圧ＶＮ２のプラス側検出動作は、電圧ＶＮ１のプラス側検出動作に対して、電圧ＶＮ１が電圧ＶＮ２に置き換わり、制御信号ＺＱＵＰが制御信号ＺＱＤＮに置き換わっている。電圧ＶＮ２のマイナス側検出動作は、電圧ＶＮ１のマイナス側検出動作に対して、電圧ＶＮ１が電圧ＶＮ２に置き換わり、制御信号ＺＱＵＰが制御信号ＺＱＤＮに置き換わっている。電圧ＶＮ２の中央検出動作は、電圧ＶＮ１の中央検出動作に対して、電圧ＶＮ１が電圧ＶＮ２に置き換わり、制御信号ＺＱＵＰが制御信号ＺＱＤＮに置き換わっている。
【0158】
＜２－３＞効果
第２実施形態に係る半導体装置１ａは、温度センサ１９と、電圧センサ２０とを含む。シーケンサ１３は、温度センサ１９及び電圧センサ２０から温度情報及び電圧情報を受信し、出力インピーダンスの変化が生じる環境の変化が無いか判定する。出力インピーダンスの変化が生じる環境の変化があった場合、シーケンサ１３は、分圧回路３３を制御して、変化の予想される方向をカバーした基準電圧を出力させる。具体的には、例えば、電圧ＶＮ１が目標電圧Ｖｔｇｔよりもプラス方向に変化することが予想される場合、目標電圧Ｖｔｇｔよりも高い２つの基準電圧を用いる。これにより、電圧ＶＮ１が大きく高い場合、わずかに高い場合、適正または低い場合の３通りを検出する。電圧ＶＮ１が大きく高い場合には大きく、電圧ＶＮ１がわずかに高い場合にはわずかに、適正または低い場合にはさらにわずかに、電圧ＶＮ１をシフトさせることで、誤差が少なくなるように補正する。
第２実施形態に係る半導体装置１ａは、温度センサ１９と、電圧センサ２０とを含む。シーケンサ１３は、温度センサ１９及び電圧センサ２０から温度情報及び電圧情報を受信し、出力インピーダンスの変化が生じる環境の変化が無いか判定する。出力インピーダンスの変化が生じる環境の変化があった場合、シーケンサ１３は、分圧回路３３を制御して、変化の予想される方向をカバーした基準電圧を出力させる。具体的には、例えば、電圧ＶＮ１が目標電圧Ｖｔｇｔよりもプラス方向に変化することが予想される場合、目標電圧Ｖｔｇｔよりも高い２つの基準電圧を用いる。これにより、電圧ＶＮ１が大きく高い場合、わずかに高い場合、適正または低い場合の３通りを検出する。電圧ＶＮ１が大きく高い場合には大きく、電圧ＶＮ１がわずかに高い場合にはわずかに、適正または低い場合にはさらにわずかに、電圧ＶＮ１をシフトさせることで、誤差が少なくなるように補正する。
【0159】
このように、第２実施形態に係る半導体装置１ａは、出力インピーダンスの変化が予想される際に、ずれの大きさを考慮した補正を行うことができる。これにより、第２実施形態に係る半導体装置１ａは、ショートキャリブレーション動作において、出力インピーダンスの誤差を抑制することができ、動作信頼性を向上できる。
【0160】
なお、第２実施形態に係る半導体装置１ａは、出力インピーダンスの変化が正にも負にも予想されない場合には、第１実施形態と同様の動作を行う。これにより、第２実施形態に係る半導体装置１ａは、第１実施形態に係る半導体装置１と同様に、ショートキャリブレーション動作によって出力インピーダンスの誤差が拡大することが抑制でき、動作信頼性を向上できる。
【0161】
＜３＞第３実施形態
第３実施形態に係る半導体装置１ｂの構成は、第１実施形態に係る半導体装置１に対して、比較器の構成と、ショートキャリブレーション動作とが異なる。以下に、第３実施形態に係る半導体装置１ｂについて、第１実施形態と異なる点を説明する。
第３実施形態に係る半導体装置１ｂの構成は、第１実施形態に係る半導体装置１に対して、比較器の構成と、ショートキャリブレーション動作とが異なる。以下に、第３実施形態に係る半導体装置１ｂについて、第１実施形態と異なる点を説明する。
【0162】
＜３－１＞構成
＜３－１－１＞ＺＱ較正回路１８ｂの構成
図２６は、第３実施形態に係る半導体装置のＺＱ較正回路と抵抗素子とシーケンサとの構成例を示すブロック図である。第３実施形態に係るＺＱ較正回路１８ｂの構成は、第１実施形態に係るＺＱ較正回路１８の構成に対して、比較器の構成が異なる。
＜３－１－１＞ＺＱ較正回路１８ｂの構成
図２６は、第３実施形態に係る半導体装置のＺＱ較正回路と抵抗素子とシーケンサとの構成例を示すブロック図である。第３実施形態に係るＺＱ較正回路１８ｂの構成は、第１実施形態に係るＺＱ較正回路１８の構成に対して、比較器の構成が異なる。
【0163】
第３実施形態に係る比較器３８ａは、第１実施形態に係る比較器３８に対して、マイナスの入力オフセット電圧を有する。具体的には、－ΔＶｒの入力オフセット電圧を有する。
【0164】
第３実施形態に係る比較器３９ａは、第１実施形態に係る比較器３９に対して、プラスの入力オフセット電圧を有する。具体的には、＋ΔＶｒの入力オフセット電圧を有する。
【0165】
図２７は、第３実施形態に係る半導体装置に含まれる比較器の入出力特性の一例を示すグラフである。横軸が入力電圧、縦軸が出力電圧を示している。比較器の反転入力端子に基準電圧を印加し、非反転入力端子を低い電圧から高い電圧までスイープすると、入出力特性が得られる。一点鎖線は、入力と出力が等しい場合の入出力特性を示している。実線は、第１実施形態に係る比較器３８及び３９の入出力特性を示している。密な破線は、第３実施形態に係る比較器３８ａの入出力特性を示している。粗な破線は、第３実施形態に係る比較器３９ａの入出力特性を示している。
【0166】
比較器３８と３８ａと３９ａとで、出力レベルが反転する入力電圧に差が生じている。比較器３８ａは、比較器３８よりも、電圧ΔＶｒ低い入力電圧で出力レベルが反転する。比較器３９ａは、比較器３９よりも、電圧ΔＶｒ高い入力電圧で出力レベルが反転する。これは、入力オフセット電圧によって生じた差である。このように、入力オフセット電圧は、出力レベルが反転する入力電圧をシフトさせる。
【0167】
その他のＺＱ較正回路１８ｂの構成は、第１実施形態に係るＺＱ較正回路１８の構成と同様である。
【0168】
＜３－２＞動作
図２８は、第３実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明するフローチャートである。第３実施形態に係る半導体装置１ｂのショートキャリブレーション動作は、第１実施形態に係る半導体装置１のショートキャリブレーション動作に対して、ステップＳ１１がステップＳ７０に置き換えられた点が異なる。
図２８は、第３実施形態に係る半導体装置のショートキャリブレーション動作の一例を説明するフローチャートである。第３実施形態に係る半導体装置１ｂのショートキャリブレーション動作は、第１実施形態に係る半導体装置１のショートキャリブレーション動作に対して、ステップＳ１１がステップＳ７０に置き換えられた点が異なる。
【0169】
ステップＳ７０において、シーケンサ１３は、分圧回路３３の出力を第７基準電圧Ｖｒｅｆ７に設定する（Ｓ７０）。具体的には、シーケンサ１３は、分圧回路３３のセレクタ３３１を制御して、第７基準電圧Ｖｒｅｆ７を、セレクタ３５とセレクタ３７とに出力させる。第７基準電圧Ｖｒｅｆ７は、目標電圧Ｖｔｇｔと等しい。
【0170】
その他の動作は、第１実施形態に係る半導体装置１と同様である。
【0171】
＜３－３＞効果
第３実施形態に係る半導体装置１ｂは、負の入力オフセットを有する比較器３８ａと、正の入力オフセットを有する比較器３９ａとを含む。比較器３８ａは第７基準電圧Ｖｒｅｆ７と電圧ＶＮ１とを比較し、比較器３９ａは第７基準電圧Ｖｒｅｆ７と電圧ＶＮ１とを比較する。そして、演算回路４０は、比較器３８ａの出力と比較器３９ａの出力とに基づいて、電圧ＶＮ１が高いか、最適か、低いかを演算する。そして、シーケンサ１３は演算結果に基づいて制御信号ＺＱＵＰを更新する。
第３実施形態に係る半導体装置１ｂは、負の入力オフセットを有する比較器３８ａと、正の入力オフセットを有する比較器３９ａとを含む。比較器３８ａは第７基準電圧Ｖｒｅｆ７と電圧ＶＮ１とを比較し、比較器３９ａは第７基準電圧Ｖｒｅｆ７と電圧ＶＮ１とを比較する。そして、演算回路４０は、比較器３８ａの出力と比較器３９ａの出力とに基づいて、電圧ＶＮ１が高いか、最適か、低いかを演算する。そして、シーケンサ１３は演算結果に基づいて制御信号ＺＱＵＰを更新する。
【0172】
このように、第３実施形態に係る半導体装置１ｂは、比較器３８ａに負の入力オフセットを、比較器３９ａに正の入力オフセットを持たせることで、第７基準電圧Ｖｒｅｆ７を比較器３８ａと比較器３９ａとで共用しても、第１実施形態と同様の動作を行うことができる。これにより、第３実施形態に係る半導体装置１ｂは、第１実施形態と同様に、ショートキャリブレーション動作によって出力インピーダンスの誤差が拡大することが抑制でき、動作信頼性を向上できる。
【0173】
＜４＞変形例等
上記実施形態では、電圧センサ２０が半導体装置１に設けられる場合を例に説明した。電圧センサ２０は、例えば半導体装置１以外の装置に設けられても良い。例えば、半導体装置１に電力を供給するパワーマネジメントＩＣに、電圧センサが含まれてもよい。そして、パワーマネジメントＩＣから半導体装置１へ、パワーマネジメントＩＣの電圧センサが読み取った電圧情報を伝送し、電圧情報を半導体装置１内で利用してもよい。
上記実施形態では、電圧センサ２０が半導体装置１に設けられる場合を例に説明した。電圧センサ２０は、例えば半導体装置１以外の装置に設けられても良い。例えば、半導体装置１に電力を供給するパワーマネジメントＩＣに、電圧センサが含まれてもよい。そして、パワーマネジメントＩＣから半導体装置１へ、パワーマネジメントＩＣの電圧センサが読み取った電圧情報を伝送し、電圧情報を半導体装置１内で利用してもよい。
【0174】
図２９は、変形例に係る半導体装置を含むメモリシステムの構成の一例を示すブロック図である。メモリシステムＳＹＳａは、記憶装置である。メモリシステムＳＹＳａは、図示しない外部のホスト機器からの命令に応じて、データの書込み動作や読出し動作等を実行する。図２９に示すように、メモリシステムＳＹＳａは、半導体装置１ａと、メモリコントローラ２と、抵抗素子３と、パワーマネジメントＩＣ４とを備える。
【0175】
パワーマネジメントＩＣ４は、ＩＣチップである。パワーマネジメントＩＣ４は、電圧センサ４００を含む。電圧センサ４００は、パワーマネジメントＩＣ４の扱う電圧の電圧値を読み取り、電圧情報ＶＩＭを生成する。電圧情報ＶＩＭは、電圧ＶＣＣ、ＶＣＣＱ、及びＶＣＣＱＬそれぞれの電圧値についての情報を含む。パワーマネジメントＩＣ４は、半導体装置１ａに電圧ＶＣＣ、ＶＣＣＱ、及びＶＣＣＱＬを供給し、半導体装置１ａに電圧情報ＶＩＭを送信する。
【0176】
半導体装置１ａは、不揮発性メモリである。半導体装置１は、例えばＮＡＮＤ型フラッシュメモリである。半導体装置１ａは、電圧ＶＣＣ、ＶＣＣＱ、ＶＣＣＱＬを用いて動作する。半導体装置１ａは、受信した電圧情報ＶＩＭに基づいて、電圧変動に対処するための各種動作を実行する。
【0177】
メモリシステムＳＹＳａのその他の構成は、第１実施形態で説明したメモリシステムＳＹＳと同様である。
【0178】
このように、半導体装置１ａの外部に設けられた電圧センサ、例えばパワーマネジメントＩＣ４内に設けられた電圧センサ４００の電圧情報ＶＩＭを受信する場合であっても、上記実施形態と同様の効果が得られる。
【0179】
上記実施形態では、プルアップ回路３０、レプリカプルアップ回路３１、プルダウン回路３２のそれぞれが、制御信号ＣＴＲＬを受信するトランジスタ３０３、トランジスタ３１３、トランジスタ３２２を含む場合を例に説明した。制御信号ＣＴＲＬを受信するトランジスタ３０３、トランジスタ３１３、トランジスタ３２２は、省略してもよい。省略する場合、省略するトランジスタの電流経路を短絡するように配線で置き換える。具体的には、プルアップ回路３０において、トランジスタ３０３を省略し、トランジスタ３０１＜４：０＞それぞれのソースに電圧ＶＣＣＱＬを印加し、トランジスタ３０２＜４：０＞それぞれのドレインに電圧ＶＣＣＱＬを印加してもよい。レプリカプルアップ回路３１において、トランジスタ３１３を省略し、トランジスタ３１１＜４：０＞それぞれのソースに電圧ＶＣＣＱＬを印加し、トランジスタ３１２＜４：０＞それぞれのドレインに電圧ＶＣＣＱＬを印加してもよい。プルダウン回路３２において、トランジスタ３２２を省略し、トランジスタ３２１＜４：０＞それぞれのソースを接地してもよい。
【0180】
上記実施形態では、プルアップ回路３０、レプリカプルアップ回路３１、プルダウン回路３２のそれぞれが、５つを１組とするトランジスタを含む場合を例に説明した。プルアップ回路３０、レプリカプルアップ回路３１、プルダウン回路３２のそれぞれが含むトランジスタの数は、例示した５つに限定されず、任意の数を実装して良い。
【0181】
第２実施形態では、電圧ＶＮ１が高くなる環境の変化があったか判定（Ｓ２２）した後に、電圧ＶＮ１が低くなる環境の変化があったか判定（Ｓ２４）する場合を例に説明した。電圧ＶＮ１が低くなる環境の変化があったか判定した後に、電圧ＶＮ１が高くなる環境の変化があったか判定しても良い。具体的には、図１７を参照して説明したショートキャリブレーション動作において、ステップＳ２２とＳ２４を入れ替え、かつステップＳ２３とステップＳ２５を入れ替えても良い。電圧ＶＮ２に関する動作についても、同様の変形が可能である。すなわち、図１７を参照して説明したショートキャリブレーション動作において、ステップＳ２８とＳ３０を入れ替え、かつステップＳ２９とステップＳ３１を入れ替えても良い。
【0182】
上記実施形態では、ＺＱ較正回路１８が演算回路４０を含み、演算回路４０が演算結果をシーケンサ１３へ送信する場合を例に説明した。演算回路４０とシーケンサ１３との組を、１つの制御回路と見なしてもよい。また、演算回路４０の機能をシーケンサ１３に組み込み、比較器３８及び３９それぞれの出力をシーケンサ１３へ接続してもよい。
【0183】
上記実施形態では、図１３、図１４、及び図２１を参照して、比較器３８及び３９による１回の判定に応じた電圧ＶＮ１の変化を説明した。ＺＱ較正用パッド２２の電圧についても、電圧ＶＮ１と同様に変化する。つまり、ＺＱ較正用パッド２２の電圧を測定することで、電圧ＶＮ１の変化を観察することができる。
【0184】
上記実施形態では、半導体装置としてＮＡＮＤ型フラッシュメモリを例に説明した。例えば、半導体装置はＤＲＡＭでもよい。図３０は、変形例に係る半導体装置の構成の一例を示すブロック図である。図３０に示すように、ＤＲＡＭ１００は、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、コマンドデコーダ１０４、アドレスデコーダ１０５、コマンド／アドレス入力回路１０６、センスアンプ回路１０７、転送ゲート１０８、読み出し／書き込みアンプ回路（ＲＷＡＭＰ）１０９、入出力回路１１０、クロック入力回路１１１、内部クロック生成回路１１２、電圧生成回路１１３、ＺＱ較正回路１１４、シーケンサ１１５、温度センサ１１６、電圧センサ１１７などを含む。
【0185】
メモリセルアレイ１０１は、複数のメモリセルＭＣＤを含む。ＤＲＡＭ１００のメモリセルＭＣＤのそれぞれは、セルキャパシタＣＣと、セルトランジスタＣＴとを含む。セルトランジスタＣＴのゲートは、複数のワード線ＷＬのうち対応する１つに接続される。セルトランジスタＣＴの電流経路の一端は、ビット線ＢＬに接続される。セルトランジスタＣＴの電流経路の他端は、セルキャパシタＣＣの一端に接続される。セルキャパシタＣＣの他端は、接地されている。セルキャパシタＣＣは、記憶すべきデータに応じた量の電荷を格納できる。セルトランジスタＣＴは、メモリセルＭＣＤとビット線ＢＬとの間の導通／非導通（メモリセルの選択／非選択）をスイッチングする。複数のメモリセルＭＣＤは、メモリセルアレイ１０１内において、２次元アレイ状又は３次元アレイ状に配列されている。
【0186】
例えば、メモリセルアレイ１０１は、複数のバンクを含む。各バンクは、複数のメモリセルを含む制御単位である。複数のバンクは、互いに独立に動作可能である。
【0187】
ロウデコーダ１０２は、アドレス情報のデコード結果及びコマンドのデコード結果に基づいて、メモリセルアレイ１０１のロウ（例えば、ワード線）の選択／非選択を制御する。
【0188】
カラムデコーダ１０３は、アドレス情報のデコード結果及びコマンドのデコード結果に基づいて、メモリセルアレイ１０１のカラム（例えば、ビット線）の選択／非選択を制御する。
【0189】
コマンドデコーダ１０４は、コマンド／アドレス入力回路１０６からのコマンドをデコードする。コマンドデコーダ１０４は、コマンドのデコード結果を、ロウデコーダ１０２及びカラムデコーダ１０３に送る。
【0190】
アドレスデコーダ１０５は、コマンド／アドレス入力回路１０６からのアドレス情報をデコードする。アドレスデコーダ１０５は、アドレス情報のデコード結果を、ロウデコーダ１０２及びカラムデコーダ１０３に送る。
【0191】
コマンド／アドレス入力回路１０６は、外部から供給されるコマンド／アドレス信号ＣＡを受ける。コマンド／アドレス信号ＣＡは、コマンド及びアドレス情報を含む。コマンド／アドレス入力回路１０６は、コマンドを、コマンドデコーダ１０４に送る。コマンド／アドレス入力回路１０６は、アドレス情報を、アドレスデコーダ１０５に送る。
【0192】
センスアンプ回路１０７は、読み出しシーケンス時において、メモリセルＭＣＤからの信号をセンス及び増幅する。センスアンプ回路１０７は、メモリセルＭＣＤからの信号を読み出しデータとして、転送ゲート１０８及び読み出し／書き込みアンプ回路１０９を介して、入出力回路１１０に送る。センスアンプ回路１０７は、入出力回路１１０からの書き込みデータを、転送ゲート１０８及び読み出し／書き込みアンプ回路１０９を介して、受ける。センスアンプ回路１０７は、書き込みデータに応じた信号を、ビット線ＢＬに出力する。
【0193】
転送ゲート１０８は、センスアンプ回路１０７と読み出し／書き込みアンプ回路１０９との間のデータ転送を、制御する。
【0194】
読み出し／書き込みアンプ回路１０９は、読み出しデータに応じた信号のレベル（信号値）、及び、書き込みデータに応じた信号のレベルを増幅する。
【0195】
入出力回路１１０は、メモリセルアレイ１０１とＤＲＡＭ１００の外部との間で転送されるデータＤＱのインターフェイス回路として機能する。入出力回路１１０は、外部からの電源電圧ＶＤＤＱ、ＶＳＳＱを用いて動作する。入出力回路１１０は、内部クロックＣＬＫ２に同期したタイミングで、書き込みデータを、メモリセルアレイ１０１に送る。入出力回路１１０は、内部クロックＣＬＫ２に同期したタイミングで、読み出しデータを、ＤＲＡＭ１００の外部のデバイスに送る。例えば、入出力回路１１０は、データマスク信号ＤＭを受ける。これによって、入出力回路１１０は、データＤＱに対してマスク処理を行う。
【0196】
クロック入力回路１１１は、外部からのクロック（以下では、外部クロックとよばれる）ＣＬＫ１を受ける。クロック入力回路１１１は、外部クロックＣＬＫ１を、内部クロック生成回路１１２に送る。
【0197】
内部クロック生成回路１１２は、外部クロックＣＬＫ１に基づいて、内部クロックＣＬＫ２を生成する。内部クロック生成回路１１２は、生成された内部クロックＣＬＫ２を入出力回路１１０などに送る。
【0198】
電圧生成回路１１３は、外部からの電源電圧ＶＤＤ、ＶＳＳを用いて、ＤＲＡＭ１００の各種の動作シーケンスのそれぞれに用いられる複数の電圧を、生成する。電圧生成回路１１３は、生成された電圧を、他の回路（例えば、読み出し／書き込みアンプ回路１０９）に送る。
【0199】
ＺＱ較正回路１１４は、外部の抵抗素子３と接続される。ＺＱ較正回路１１４は、外部からの電源電圧ＶＤＤＱ、ＶＳＳＱを用いて動作する。ＺＱ較正回路１１４は、抵抗素子３の抵抗値に基づいて、入出力回路１１０の出力インピーダンスを較正するＺＱ較正動作を実行する。
【0200】
シーケンサ１１５は、ＺＱ較正回路１１４にＺＱ較正動作を実行させる。シーケンサ１１５は、入出力回路１１０の出力インピーダンスを設定する。
【0201】
温度センサ１１６は、ＤＲＡＭ１００の温度を測定する。温度センサ１１６は、測定した温度の情報をシーケンサ１１５へ送信する。
【0202】
電圧センサ１１７は、電圧ＶＤＤＱ及びＶＳＳＱを測定する。電圧センサ１１７は、測定した電圧の情報をシーケンサ１１５へ送信する。
【0203】
本変形例のＺＱ較正回路１１４は、第１実施形態に係るＺＱ較正回路１８と同様の構成を有する。すなわち、２つの比較器を含み、２つの比較器それぞれの出力に基づいてＺＱ較正動作が実行される。これによって、本変形例に係るＤＲＡＭ１００は、第１実施形態に係る半導体装置１と同様の効果を得ることができる。
【0204】
さらに、本変形例に係るＤＲＡＭ１００は、温度センサ１１６及び電圧センサ１１７を含む。つまり、シーケンサ１１５が環境の変化を検知することができる。これにより、本変形例に係るＤＲＡＭ１００は、第２実施形態に係る半導体装置１ａと同様の効果を得ることができる。
【0205】
なお、本変形例においては、半導体装置がＤＲＡＭである場合を例示したが、半導体装置は、ＤＲＡＭ以外のランダムアクセスメモリでもよい。例えば、半導体装置は、ＳＲＡＭ（Static RAM）でもよい。また、半導体装置は、可変抵抗特性を有する遷移金属酸化物素子をメモリ素子に用いたメモリデバイス（例えば、ＲｅＲＡＭ（Resistive Random Access Memory）のような抵抗変化メモリ）、相変化素子をメモリ素子に用いたメモリデバイス（例えば、ＰＣＲＡＭ（Phase Change Random Access Memory）のような相変化メモリ）、又は強誘電体素子をメモリ素子に用いたメモリデバイス（例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory）のような強誘電体メモリ）でもよい。
【0206】
本明細書において、“トランジスタの電流経路の一端”は、トランジスタのソースまたはドレインに対応する。
【0207】
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。
【0208】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0209】
１，１ａ，１ｂ…半導体装置、２…メモリコントローラ、３…抵抗素子、１０…入出力回路、１１…ロジック制御回路、１２…レジスタ、１３…シーケンサ、１４…メモリセルアレイ、１５…ロウデコーダ、１６…センスアンプ、１７…ドライバセット、１８，１８ａ，１８ｂ…ＺＱ較正回路、１９…温度センサ、２０…電圧センサ、２１…入出力用パッド群、２２…ＺＱ較正用パッド、２３…ロジック制御用パッド群、２４…電源用パッド群、３０…プルアップ回路、３１…レプリカプルアップ回路、３２…プルダウン回路、３３…分圧回路、３４，３５，３６，３７，３３１，３３１４，３３１５…セレクタ、３８，３８ａ…比較器、３９，３９ａ…比較器、４０，４０ａ…演算回路、１０１…メモリセルアレイ、１０２…ロウデコーダ、１０３…カラムデコーダ、１０４…コマンドデコーダ、１０５…アドレスデコーダ、１０６…アドレス入力回路、１０７…センスアンプ回路、１０８…転送ゲート、１０９…アンプ回路、１１０…入出力回路、１１１…クロック入力回路、１１２…内部クロック生成回路、１１３…電圧生成回路、１１４…ＺＱ較正回路、１１５…シーケンサ、１１６…温度センサ、１１７…電圧センサ、３０１，３０２，３１１，３１２，３２１…トランジスタ、３３０…複数の抵抗、３３１０，３３１１，３３１２，３３１３…バッファ、ＢＬ…ビット線、ＣＣ…セルキャパシタ、ＣＴ…セルトランジスタ、ＭＣ…メモリセル、ＭＣＤ…メモリセル、ＳＹＳ…メモリシステム、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
