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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024131766
(43)【公開日】2024-09-30
(54)【発明の名称】半導体装置、半導体装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240920BHJP
H01L 27/00 20060101ALI20240920BHJP
H10B 43/20 20230101ALI20240920BHJP
H10B 43/50 20230101ALI20240920BHJP
H01L 21/336 20060101ALI20240920BHJP
H10B 43/23 20230101ALI20240920BHJP
H01L 21/8234 20060101ALI20240920BHJP
H01L 27/088 20060101ALI20240920BHJP
【ＦＩ】
H10B43/27
H01L27/00 301C
H01L27/00 301B
H10B43/20
H10B43/50
H01L29/78 371
H10B43/23
H01L27/088 H
H01L27/088 E
H01L27/088 331E
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023042220
(22)【出願日】2023-03-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】長谷川 渓太
(72)【発明者】
【氏名】中塚 圭祐
(72)【発明者】
【氏名】坂田 晃一
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB01
5F048AC01
5F048BA19
5F048BA20
5F048BB09
5F048BB11
5F048BD07
5F048BF02
5F048BF07
5F048BF12
5F048CB02
5F048CB07
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP44
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083GA27
5F083JA03
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA03
5F083KA05
5F083KA11
5F083KA12
5F083LA12
5F083LA16
5F083LA18
5F083LA21
5F083MA01
5F083MA15
5F083PR03
5F083PR21
5F083PR28
5F101BA42
5F101BA44
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
(57)【要約】
【課題】電気的な短絡が発生し難い半導体装置が提供される。
【解決手段】半導体装置２は、周辺回路を含む回路部と、回路部に貼合されるアレイ部４０とを備える。アレイ部４０は、積層体４１と、コンタクト４８と、柱状部ＰＬａ，ＰＬｂと、導電層４２２とを有する。コンタクト４８は、積層体４１の階段部４１ｂに接続される。柱状部ＰＬａは、積層体４１のメモリ部４１ａをＺ方向に貫通して延びるように形成されて、導電層４１１との交差部分にメモリセルトランジスタを形成する。導電層４２２は、積層体４１の上方に形成されて、柱状部ＰＬａの上端部が接続される。柱状部ＰＬｂは、階段部４１ｂをＺ方向に貫通して延びるように形成される。柱状部ＰＬｂは導電層４２２と電気的に絶縁されている。
【選択図】図７
【解決手段】半導体装置２は、周辺回路を含む回路部と、回路部に貼合されるアレイ部４０とを備える。アレイ部４０は、積層体４１と、コンタクト４８と、柱状部ＰＬａ，ＰＬｂと、導電層４２２とを有する。コンタクト４８は、積層体４１の階段部４１ｂに接続される。柱状部ＰＬａは、積層体４１のメモリ部４１ａをＺ方向に貫通して延びるように形成されて、導電層４１１との交差部分にメモリセルトランジスタを形成する。導電層４２２は、積層体４１の上方に形成されて、柱状部ＰＬａの上端部が接続される。柱状部ＰＬｂは、階段部４１ｂをＺ方向に貫通して延びるように形成される。柱状部ＰＬｂは導電層４２２と電気的に絶縁されている。
【選択図】図７
【特許請求の範囲】
【請求項1】
周辺回路を含む第１チップと、
メモリセルトランジスタのアレイ構造を含み、前記第１チップに貼合される第２チップと、を備え、
前記第２チップは、
第１導電層と第１絶縁層とが第１方向に交互に複数積層されるメモリ部、及び複数の前記第１導電層の端部を階段状に形成した部分である階段部を有する積層体と、
前記階段部に接続されるコンタクトと、
前記メモリ部を前記第１方向に貫通して延びるように形成されて、前記第１導電層との交差部分にメモリセルトランジスタを形成する第１柱状部と、
前記積層体の上方に形成されて、前記第１柱状部の上端部に接続される第２導電層と、
前記階段部を前記第１方向に貫通して延びるように形成される第２柱状部と、を有し、
前記第２柱状部は前記第２導電層と電気的に絶縁されている
半導体装置。
メモリセルトランジスタのアレイ構造を含み、前記第１チップに貼合される第２チップと、を備え、
前記第２チップは、
第１導電層と第１絶縁層とが第１方向に交互に複数積層されるメモリ部、及び複数の前記第１導電層の端部を階段状に形成した部分である階段部を有する積層体と、
前記階段部に接続されるコンタクトと、
前記メモリ部を前記第１方向に貫通して延びるように形成されて、前記第１導電層との交差部分にメモリセルトランジスタを形成する第１柱状部と、
前記積層体の上方に形成されて、前記第１柱状部の上端部に接続される第２導電層と、
前記階段部を前記第１方向に貫通して延びるように形成される第２柱状部と、を有し、
前記第２柱状部は前記第２導電層と電気的に絶縁されている
半導体装置。
【請求項2】
前記第２導電層は、金属材料を含んでいる
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記第１柱状部は、
前記第１方向に延びるように形成され、絶縁体により形成される第１コア部と、
前記第１コア部と前記第１導電層との間に設けられる半導体層と、
前記半導体層と前記第１導電層との間に設けられる電荷蓄積膜と、を有し、
前記半導体層と前記第２導電層とはショットキー接合されている
請求項２に記載の半導体装置。
前記第１方向に延びるように形成され、絶縁体により形成される第１コア部と、
前記第１コア部と前記第１導電層との間に設けられる半導体層と、
前記半導体層と前記第１導電層との間に設けられる電荷蓄積膜と、を有し、
前記半導体層と前記第２導電層とはショットキー接合されている
請求項２に記載の半導体装置。
【請求項4】
前記第２柱状部は、前記第１柱状部と同一の構造を有している
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記第２導電層は、前記積層体の上方において前記第２柱状部の上方の部分を除く部分に形成されており、
前記第２柱状部の上端部は、前記第２導電層から離間して配置されることにより、前記第２導電層と電気的に絶縁されている
請求項４に記載の半導体装置。
前記第２柱状部の上端部は、前記第２導電層から離間して配置されることにより、前記第２導電層と電気的に絶縁されている
請求項４に記載の半導体装置。
【請求項6】
前記第２導電層の上方に形成される第２絶縁層と、
前記第２絶縁層の上方に形成される第４導電層と、を更に備え、
前記第２柱状部の上端部は、前記第２絶縁層に接触している
請求項５に記載の半導体装置。
前記第２絶縁層の上方に形成される第４導電層と、を更に備え、
前記第２柱状部の上端部は、前記第２絶縁層に接触している
請求項５に記載の半導体装置。
【請求項7】
前記第２柱状部の前記半導体層及び前記電荷蓄積膜の少なくとも一方の上端部が前記第２絶縁層に接触している
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項8】
前記第１コア部の上端部と前記第２絶縁層との間には、前記第２導電層の一部が設けられている
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項9】
前記第１コア部の上端部と前記第２絶縁層との間には、前記第２導電層が設けられていない
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項10】
前記第２柱状部は、
前記第１方向に延びるように形成される第２コア部と、
前記第１導電層と前記第２コア部との間に設けられる絶縁膜と、を有する
請求項３に記載の半導体装置。
前記第１方向に延びるように形成される第２コア部と、
前記第１導電層と前記第２コア部との間に設けられる絶縁膜と、を有する
請求項３に記載の半導体装置。
【請求項11】
周辺回路を含む第１チップを形成し、
第１導電層と第１絶縁層とが第１方向に交互に複数積層されるメモリ部、及び複数の前記第１導電層の端部が階段状になった階段部を有する積層体を形成し、
前記階段部に接続されるコンタクトを形成し、
前記メモリ部を前記第１方向に貫通して延びるように設けられ、前記第１導電層との交差部分にメモリセルトランジスタを形成する第１柱状部を形成し、
前記階段部を前記第１方向に貫通して延びるように設けられる第２柱状部を形成し、
前記積層体、前記コンタクト、前記第１柱状部、及び第２柱状部を備える第２チップを形成し、
前記第１チップと前記第２チップとを貼合し、
前記第１柱状部及び前記第２柱状部の上方に第２導電層を形成し、
前記第２導電層において前記第２柱状部の上方に配置されている部分を除去する
半導体装置の製造方法。
第１導電層と第１絶縁層とが第１方向に交互に複数積層されるメモリ部、及び複数の前記第１導電層の端部が階段状になった階段部を有する積層体を形成し、
前記階段部に接続されるコンタクトを形成し、
前記メモリ部を前記第１方向に貫通して延びるように設けられ、前記第１導電層との交差部分にメモリセルトランジスタを形成する第１柱状部を形成し、
前記階段部を前記第１方向に貫通して延びるように設けられる第２柱状部を形成し、
前記積層体、前記コンタクト、前記第１柱状部、及び第２柱状部を備える第２チップを形成し、
前記第１チップと前記第２チップとを貼合し、
前記第１柱状部及び前記第２柱状部の上方に第２導電層を形成し、
前記第２導電層において前記第２柱状部の上方に配置されている部分を除去する
半導体装置の製造方法。
【請求項12】
前記第１柱状部及び前記第２柱状部は、
前記第１方向に延びるように形成され、絶縁体により形成されるコア部と、
前記コア部と前記第１導電層との間に設けられる半導体層と、
前記半導体層と前記第１導電層との間に設けられる電荷蓄積膜と、を有し、
前記第１チップと前記第２チップとを貼合した後、前記第１柱状部及び前記第２柱状部のそれぞれの前記コア部の上端部を除去し、
前記第１柱状部及び前記第２柱状部のそれぞれの前記コア部が除去された部分に埋め込まれるように前記第１柱状部及び前記第２柱状部の上方に前記第２導電層を形成する
請求項１１に記載の半導体装置の製造方法。
前記第１方向に延びるように形成され、絶縁体により形成されるコア部と、
前記コア部と前記第１導電層との間に設けられる半導体層と、
前記半導体層と前記第１導電層との間に設けられる電荷蓄積膜と、を有し、
前記第１チップと前記第２チップとを貼合した後、前記第１柱状部及び前記第２柱状部のそれぞれの前記コア部の上端部を除去し、
前記第１柱状部及び前記第２柱状部のそれぞれの前記コア部が除去された部分に埋め込まれるように前記第１柱状部及び前記第２柱状部の上方に前記第２導電層を形成する
請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記第１柱状部及び前記第２柱状部は、
前記第１方向に延びるように形成され、絶縁体により形成されるコア部と、
前記コア部と前記第１導電層との間に設けられる半導体層と、
前記半導体層と前記第１導電層との間に設けられる電荷蓄積膜と、を有し、
前記第１チップと前記第２チップとを貼合した後、前記第２柱状部の前記コア部を除去せずに、前記第１柱状部の前記コア部の上端部のみを選択的に除去し、
前記第１柱状部の前記コア部が除去された部分に埋め込まれるように前記第１柱状部及び前記第２柱状部の上方に第２導電層を形成する
請求項１１に記載の半導体装置の製造方法。
前記第１方向に延びるように形成され、絶縁体により形成されるコア部と、
前記コア部と前記第１導電層との間に設けられる半導体層と、
前記半導体層と前記第１導電層との間に設けられる電荷蓄積膜と、を有し、
前記第１チップと前記第２チップとを貼合した後、前記第２柱状部の前記コア部を除去せずに、前記第１柱状部の前記コア部の上端部のみを選択的に除去し、
前記第１柱状部の前記コア部が除去された部分に埋め込まれるように前記第１柱状部及び前記第２柱状部の上方に第２導電層を形成する
請求項１１に記載の半導体装置の製造方法。
【請求項14】
周辺回路を含む第１チップを形成し、
第１導電層と第１絶縁層とが第１方向に交互に複数積層されるメモリ部、及び複数の前記第１導電層の端部が階段状になった階段部を有する積層体を形成し、
前記階段部に接続されるコンタクトを形成し、
前記メモリ部を前記第１方向に貫通して延びるように設けられ、前記第１導電層との交差部分にメモリセルトランジスタを形成する第１柱状部を形成し、
前記階段部を前記第１方向に貫通して延びるように設けられ、前記第１方向に延びるように形成されて絶縁体を含む第２コア部、及び前記第１導電層と前記第２コア部との間に設けられる絶縁膜を有する第２柱状部を形成し、
前記積層体、前記コンタクト、前記第１柱状部、及び第２柱状部を備える第２チップを形成し、
前記第１チップと前記第２チップとを貼合し、
前記第１柱状部の上端部及び前記第２柱状部の上端部に接続されるように第２導電層を形成する
半導体装置の製造方法。
第１導電層と第１絶縁層とが第１方向に交互に複数積層されるメモリ部、及び複数の前記第１導電層の端部が階段状になった階段部を有する積層体を形成し、
前記階段部に接続されるコンタクトを形成し、
前記メモリ部を前記第１方向に貫通して延びるように設けられ、前記第１導電層との交差部分にメモリセルトランジスタを形成する第１柱状部を形成し、
前記階段部を前記第１方向に貫通して延びるように設けられ、前記第１方向に延びるように形成されて絶縁体を含む第２コア部、及び前記第１導電層と前記第２コア部との間に設けられる絶縁膜を有する第２柱状部を形成し、
前記積層体、前記コンタクト、前記第１柱状部、及び第２柱状部を備える第２チップを形成し、
前記第１チップと前記第２チップとを貼合し、
前記第１柱状部の上端部及び前記第２柱状部の上端部に接続されるように第２導電層を形成する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の製造方法として、周辺回路を含む第１チップと、メモリセルトランジスタのアレイ構造を含む第２チップとを別々に製造した後に、第１チップと第２チップとを貼合することにより半導体装置を製造する方法がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－３４８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、電気的な短絡が発生し難い半導体装置及び半導体装置の製造方法が提供される。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、第１チップと、第２チップと、を備える。第１チップは周辺回路を含む。第２チップは、メモリセルトランジスタのアレイ構造を含み、第１チップに貼合される。第２チップは、積層体と、コンタクトと、第１柱状部と、第２導電層と、第２柱状部と、を有する。積層体は、第１導電層と第１絶縁層とが第１方向に交互に複数積層されるメモリ部、及び複数の第１導電層の端部を階段状に形成した部分である階段部を有する。コンタクトは、階段部に接続される。第１柱状部は、メモリ部を第１方向に貫通して延びるように形成されて、第１導電層との交差部分にメモリセルトランジスタを形成する。第２導電層は、積層体の上方に形成されて、第１柱状部の上端部が接続される。第２柱状部は、階段部を第１方向に貫通して延びるように形成される。第２柱状部は第２導電層と電気的に絶縁されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態のメモリシステムの概略構成を示すブロック図。
【図2】第１実施形態の半導体装置の概略構成を示すブロック図。
【図3】第１実施形態の半導体装置の等価回路を示す回路図。
【図4】第１実施形態の半導体装置の断面構造を示す断面図。
【図6】第１実施形態の柱状部周辺の拡大断面構造を示す断面図。
【図7】第１実施形態の柱状部の上端部周辺の拡大断面構造を示す断面図。
【図9】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図10】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図11】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図12】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図13】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図14】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図15】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図16】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図17】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図18】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図19】第１実施形態の半導体装置の製造工程の一部を示す断面図。
【図20】比較例の半導体装置の断面構造を示す断面図。
【図21】第２実施形態の半導体装置の断面構造を示す断面図。
【図22】第２実施形態の半導体装置の製造工程の一部を示す断面図。
【図23】第２実施形態の半導体装置の製造工程の一部を示す断面図。
【図24】第２実施形態の半導体装置の製造工程の一部を示す断面図。
【図25】第２実施形態の半導体装置の製造工程の一部を示す断面図。
【図26】第２実施形態の半導体装置の製造工程の一部を示す断面図。
【図27】第２実施形態の半導体装置の製造工程の一部を示す断面図。
【図28】第２実施形態の半導体装置の製造工程の一部を示す断面図。
【図29】第２実施形態の半導体装置の製造工程の一部を示す断面図。
【図30】第３実施形態の半導体装置の断面構造を示す断面図。
【図31】第３実施形態の半導体装置の製造工程の一部を示す断面図。
【図32】第３実施形態の半導体装置の製造工程の一部を示す断面図。
【図33】第３実施形態の半導体装置の製造工程の一部を示す断面図。
【図34】第３実施形態の半導体装置の製造工程の一部を示す断面図。
【図35】第３実施形態の半導体装置の製造工程の一部を示す断面図。
【図36】第３実施形態の半導体装置の製造工程の一部を示す断面図。
【図37】第３実施形態の半導体装置の製造工程の一部を示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
１ 第１実施形態
第１実施形態の半導体装置について説明する。本実施形態に係る半導体装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
１ 第１実施形態
第１実施形態の半導体装置について説明する。本実施形態に係る半導体装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
【0008】
１．１ メモリシステムの構成
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１、及び半導体装置２（半導体記憶装置）を備えている。半導体装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体装置２が一つのみ図示されているが、実際のメモリシステムには半導体装置２が複数設けられている。
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１、及び半導体装置２（半導体記憶装置）を備えている。半導体装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体装置２が一つのみ図示されているが、実際のメモリシステムには半導体装置２が複数設けられている。
【0009】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
メモリコントローラ１と半導体装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
【0010】
メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５を備えている。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は互いに内部バス１６で接続されている。
【0011】
ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。
【0012】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体装置２へ書き込む処理、及び半導体装置２から読み出す処理を制御する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２は例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２は例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。
【0013】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６を介してＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体装置２に格納される。
【0014】
プロセッサ１２は、ユニットデータ毎に書き込み先の半導体装置２のメモリ領域を決定する。半導体装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２はユニットデータの書き込み先のメモリ領域を物理アドレスにより管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体装置２へ書き込むようにメモリインターフェイス１５へ指示する。プロセッサ１２はユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合に、論理アドレスに対応する物理アドレスを特定するとともに、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0015】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体装置２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体装置２へ記憶するまでに一時格納したり、半導体装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体装置２へ記憶するまでに一時格納したり、半導体装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0016】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出してＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化して、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体装置２に書き込む。
【0017】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号して、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータをホストにホストインターフェイス１３を介して送信する。
【0018】
１．２ 半導体装置の構成
図２に示されるように、半導体装置２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。
図２に示されるように、半導体装置２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。
【0019】
メモリセルアレイ２１は、データを記憶する部分である。メモリセルアレイ２１は、複数のビット線及び複数のワード線に関連付けられた複数のメモリセルトランジスタのアレイ構造を有して構成されている。
入出力回路２２は、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳをメモリコントローラ１との間で送受信する。また、入出力回路２２は信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。さらに、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ２８との間で送受信する。
入出力回路２２は、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳをメモリコントローラ１との間で送受信する。また、入出力回路２２は信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。さらに、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ２８との間で送受信する。
【0020】
ロジック制御回路２３は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２３はレディービジー信号／ＲＢをメモリコントローラ１に転送して半導体装置２の状態を外部に通知する。
【0021】
レジスタ２４は各種データを一時的に保持する。例えば、レジスタ２４は、書き込み動作、読み出し動作、及び消去動作等を指示するコマンドを保持する。このコマンドは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。また、レジスタ２４は、上記のコマンドに対応するアドレスも保持する。このアドレスは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。さらに、レジスタ２４は、半導体装置２の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ２１等の動作状態に応じて、シーケンサ２５によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２２からメモリコントローラ１に出力される。
【0022】
シーケンサ２５は、メモリコントローラ１から入出力回路２２及びロジック制御回路２３に入力された制御信号に基づいて、メモリセルアレイ２１を含む各部の動作を制御する。
電圧生成回路２６は、メモリセルアレイ２１におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。この電圧には、例えばメモリセルアレイ２１の複数のワード線及び複数のビット線にそれぞれ印加される電圧等が含まれる。電圧生成回路２６の動作はシーケンサ２５により制御される。
電圧生成回路２６は、メモリセルアレイ２１におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。この電圧には、例えばメモリセルアレイ２１の複数のワード線及び複数のビット線にそれぞれ印加される電圧等が含まれる。電圧生成回路２６の動作はシーケンサ２５により制御される。
【0023】
ロウデコーダ２７は、メモリセルアレイ２１の複数のワード線に電圧をそれぞれ印加するためのスイッチ群により構成される回路である。ロウデコーダ２７は、レジスタ２４からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいてブロックを選択するとともに、当該ロウアドレスに基づいてワード線を選択する。ロウデコーダ２７は、選択されたワード線に対して電圧生成回路２６からの電圧が印加されるようにスイッチ群の開閉状態を切り替える。ロウデコーダ２７の動作はシーケンサ２５により制御される。
【0024】
センスアンプ２８は、メモリセルアレイ２１のビット線に印加される電圧を調整したり、ビット線の電圧を読み出してデータに変換したりするための回路である。センスアンプ２８は、データの読み出し時には、メモリセルアレイ２１のメモリセルトランジスタからビット線に読み出されたデータを取得するとともに、取得した読み出しデータを入出力回路２２に転送する。センスアンプ２８は、データの書き込み時には、ビット線を介して書き込まれるデータをメモリセルトランジスタに転送する。センスアンプ２８の動作はシーケンサ２５により制御される。
【0025】
入出力用パッド群３０は、メモリコントローラ１と入出力回路２２との間で各信号の送受信を行うための複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳのそれぞれに対応して個別に設けられている。
【0026】
ロジック制御用パッド群３１は、メモリコントローラ１とロジック制御回路２３との間で各信号の送受信を行うための複数の端子が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
【0027】
電源入力用端子群３２は、半導体装置２の動作に必要な各電圧の印加を受けるための複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ，ＶｃｃＱ，Ｖｐｐ、及び接地電圧Ｖｓｓが含まれている。電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
【0028】
１．３ メモリセルアレイの電子回路的な構成
次に、メモリセルアレイ２１の電子回路的な構成について説明する。図３に示されるように、メモリセルアレイ２１は複数のストリングユニットＳＵ０～ＳＵ３を有している。各ストリングユニットＳＵ０～ＳＵ３は複数のＮＡＮＤストリングＳＲを有している。各ＮＡＮＤストリングＳＲは例えば８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び２つのセレクトトランジスタＳＴＤ，ＳＴＳを有している。
次に、メモリセルアレイ２１の電子回路的な構成について説明する。図３に示されるように、メモリセルアレイ２１は複数のストリングユニットＳＵ０～ＳＵ３を有している。各ストリングユニットＳＵ０～ＳＵ３は複数のＮＡＮＤストリングＳＲを有している。各ＮＡＮＤストリングＳＲは例えば８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び２つのセレクトトランジスタＳＴＤ，ＳＴＳを有している。
【0029】
複数のストリングユニットＳＵ０～ＳＵ３は全体で１つのブロックを構成している。なお、図３では単一のブロックのみが図示されているが、実際には、メモリセルアレイ２１には、このようなブロックが複数設けられている。
以下では、ストリングユニットＳＵ０～ＳＵ３のそれぞれを区別せずに「ストリングユニットＳＵ」とも称する。また、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれを区別せずに「メモリセルトランジスタＭＴ」とも称する。
以下では、ストリングユニットＳＵ０～ＳＵ３のそれぞれを区別せずに「ストリングユニットＳＵ」とも称する。また、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれを区別せずに「メモリセルトランジスタＭＴ」とも称する。
【0030】
メモリセルアレイ２１はＮ本のビット線ＢＬ０～ＢＬ（Ｎ－１）を有している。なお、「Ｎ」は正の整数である。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬ（Ｎ－１）の数Ｎと同数のＮＡＮＤストリングＳＲを有している。ＮＡＮＤストリングＳＲに設けられるメモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴＤのソースとセレクトトランジスタＳＴＳのドレインとの間において直列に配置されている。セレクトトランジスタＳＴＤのドレインは複数のビット線ＢＬ０～ＢＬ（Ｎ－１）のいずれかに接続されている。セレクトトランジスタＳＴＳのソースはソース線ＳＬに接続されている。以下の説明においては、ビット線ＢＬ０～ＢＬ（Ｎ－１）のそれぞれを区別せず「ビット線ＢＬ」とも称する。
【0031】
各メモリセルトランジスタＭＴは、ゲート部分に電荷蓄積膜を有するトランジスタとして構成されている。電荷蓄積膜に蓄積された電荷量が、メモリセルトランジスタＭＴに保持されるデータに相当する。
ストリングユニットＳＵ０に設けられる複数のセレクトトランジスタＳＴＤのゲートは、いずれもセレクトゲート線ＳＧＤ０に接続されている。セレクトゲート線ＳＧＤ０には、各セレクトトランジスタＳＴＤの開閉を切り換えるための電圧が印加される。ストリングユニットＳＵ１～ＳＵ３も同様にセレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続されている。以下の説明においては、セレクトゲート線ＳＧＤ１～ＳＧＤ３のそれぞれを区別せずに「セレクトゲート線ＳＧＤ」と表記することがある。
ストリングユニットＳＵ０に設けられる複数のセレクトトランジスタＳＴＤのゲートは、いずれもセレクトゲート線ＳＧＤ０に接続されている。セレクトゲート線ＳＧＤ０には、各セレクトトランジスタＳＴＤの開閉を切り換えるための電圧が印加される。ストリングユニットＳＵ１～ＳＵ３も同様にセレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続されている。以下の説明においては、セレクトゲート線ＳＧＤ１～ＳＧＤ３のそれぞれを区別せずに「セレクトゲート線ＳＧＤ」と表記することがある。
【0032】
ストリングユニットＳＵ０に設けられる複数のセレクトトランジスタＳＴＳのゲートは、いずれもセレクトゲート線ＳＧＳ０に接続されている。セレクトゲート線ＳＧＳ０には、各セレクトトランジスタＳＴＳの開閉を切り換えるための電圧が印加される。ストリングユニットＳＵ１～ＳＵ３も同様にセレクトゲート線ＳＧＳ１～ＳＧＳ３にそれぞれ接続されている。以下の説明においては、セレクトゲート線ＳＧＳ１～ＳＧＳ３のそれぞれを区別せずに「セレクトゲート線ＳＧＳ」と表記することがある。
【0033】
メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれのゲートはワード線ＷＬ０～ＷＬ７に接続されている。ワード線ＷＬ０～ＷＬ７には、メモリセルトランジスタＭＴ０～ＭＴ７の開閉を切り換えたり、メモリセルトランジスタＭＴ０～ＭＴ７の各電荷蓄積膜に蓄積された電荷量を変化させたりする等の目的で電圧が印加される。
【0034】
半導体装置２におけるデータの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに接続される複数のメモリセルトランジスタＭＴに対して、「ページ」と称される単位ごとに一括して行われる。一方、半導体装置２におけるデータの消去は、ブロックに含まれる全てのメモリセルトランジスタＭＴに対して、一括して行われる。このようなデータの書き込み、読み出し、及び消去を行うための具体的な方法としては、公知となっている様々な方法を採用することができるため、その詳細な説明は省略する。
【0035】
１．４ 半導体装置の構造
次に、半導体装置２の構造、特にメモリセルアレイ２１の近傍の構造について具体的に説明する。図４に示されるように、半導体装置２は、メモリセルトランジスタの積層体４１を有するアレイ部４０、及び周辺回路を有する回路部５０を備えている。周辺回路には、図２に示されるセンスアンプ２８やロウデコーダ２７等が含まれる。アレイ部４０と回路部５０とは貼合面Ｂ１において貼合されており、貼合面Ｂ１において接合された配線を介して互いに電気的に接続されている。したがって、本実施形態の半導体装置２はＣＢＡ（CMOS Bonding Array)構造を有するものである。本実施形態では、回路部５０が第１チップに相当し、アレイ部４０が第２チップに相当する。
次に、半導体装置２の構造、特にメモリセルアレイ２１の近傍の構造について具体的に説明する。図４に示されるように、半導体装置２は、メモリセルトランジスタの積層体４１を有するアレイ部４０、及び周辺回路を有する回路部５０を備えている。周辺回路には、図２に示されるセンスアンプ２８やロウデコーダ２７等が含まれる。アレイ部４０と回路部５０とは貼合面Ｂ１において貼合されており、貼合面Ｂ１において接合された配線を介して互いに電気的に接続されている。したがって、本実施形態の半導体装置２はＣＢＡ（CMOS Bonding Array)構造を有するものである。本実施形態では、回路部５０が第１チップに相当し、アレイ部４０が第２チップに相当する。
【0036】
回路部５０は、基板５１、ＣＭＯＳ回路５２、ビア５３、配線層５４，５５、及び層間絶縁層５７を備えている。
基板５１は例えばシリコン基板等の半導体基板である。ＣＭＯＳ回路５２は、基板５１上に設けられたトランジスタで構成されている。基板５１上には、ＣＭＯＳ回路５２以外の抵抗素子や容量素子等の半導体素子が形成されていてもよい。
基板５１は例えばシリコン基板等の半導体基板である。ＣＭＯＳ回路５２は、基板５１上に設けられたトランジスタで構成されている。基板５１上には、ＣＭＯＳ回路５２以外の抵抗素子や容量素子等の半導体素子が形成されていてもよい。
【0037】
以下では、基板５１の表面に平行で互いに直交する方向をＸ方向及びＹ方向と称し、基板５１の表面に垂直な方向をＺ方向と称する。また、＋Ｚ方向を上方とも称し、－Ｚ方向を下方とも称する。なお、Ｚ方向は重力方向と一致していてもよいし、一致していなくてもよい。本実施形態では、Ｚ方向が第１方向に相当する。
【0038】
ビア５３はＣＭＯＳ回路５２と配線層５４との間、あるいは配線層５４と配線層５５との間を電気的に接続する。配線層５４は、層間絶縁層５７内において多層配線構造を構成する。配線層５５は層間絶縁層５７内に埋め込まれており、層間絶縁層５７の表面にほぼ面一に露出している。配線層５４，５５はビア５３を介してＣＭＯＳ回路５２等に電気的に接続されている。ビア５３、配線層５４，５５は例えば銅やタングステン等の低抵抗金属により形成されている。層間絶縁層５７はＣＭＯＳ回路５２、ビア５３、及び配線層５４，５５等を被覆して保護する。層間絶縁層５７は例えばシリコン酸化物（ＳｉＯｘ）層である。
【0039】
アレイ部４０は、積層体４１、柱状部ＰＬａ，ＰＬｂ、ソース層４２、層間絶縁層４３、絶縁層４４、及び導電層４５を備えている。
積層体４１は回路部５０のＣＭＯＳ回路５２の上方に設けられており、基板５１に対してＺ方向に位置している。積層体４１は、導電層４１１と絶縁層４１２とがＺ方向に交互に複数積層されることにより構成されている。本実施形態では、導電層４１１が第１導電層に相当し、絶縁層４１２が第１絶縁層に相当する。積層体４１のＺ方向の上端及び下端の１つまたは複数の導電層４１１は、例えばソース側のセレクトゲート線ＳＧＳ及びドレイン側のセレクトゲート線ＳＧＤとして機能する。ソース側のセレクトゲート線ＳＧＳは積層体４１の上方領域に設けられ、ドレイン側のセレクトゲート線ＳＧＤは積層体４１の下方領域に設けられている。ソース側のセレクトゲート線ＳＧＳとドレイン側のセレクトゲート線ＳＧＤとの間に配置される導電層４１１はワード線ＷＬとして機能する。積層体４１の下方にはビット線ＢＬが配置されている。ビット線ＢＬはＹ方向に延びるように形成されている。
積層体４１は回路部５０のＣＭＯＳ回路５２の上方に設けられており、基板５１に対してＺ方向に位置している。積層体４１は、導電層４１１と絶縁層４１２とがＺ方向に交互に複数積層されることにより構成されている。本実施形態では、導電層４１１が第１導電層に相当し、絶縁層４１２が第１絶縁層に相当する。積層体４１のＺ方向の上端及び下端の１つまたは複数の導電層４１１は、例えばソース側のセレクトゲート線ＳＧＳ及びドレイン側のセレクトゲート線ＳＧＤとして機能する。ソース側のセレクトゲート線ＳＧＳは積層体４１の上方領域に設けられ、ドレイン側のセレクトゲート線ＳＧＤは積層体４１の下方領域に設けられている。ソース側のセレクトゲート線ＳＧＳとドレイン側のセレクトゲート線ＳＧＤとの間に配置される導電層４１１はワード線ＷＬとして機能する。積層体４１の下方にはビット線ＢＬが配置されている。ビット線ＢＬはＹ方向に延びるように形成されている。
【0040】
積層体４１は、メモリ部４１ａ、及び階段部４１ｂを有している。メモリ部４１ａは、導電層４１１と絶縁層４１２とがＺ方向に交互に複数積層されている部分である。メモリ部４１ａには複数のメモリセルが配置されている。階段部４１ｂは、Ｘ方向における積層体４１の端部に階段状に形成されている部分である。
ソース層４２は積層体４１の上方に設けられている。ソース層４２は、絶縁層４２１、及び導電層４２２を有している。絶縁層４２１は積層体４１の上方に設けられている。絶縁層４２１は例えばシリコン酸化物である。導電層４２２は絶縁層４２１の上方に設けられている。導電層４２２は例えばタングステンのような金属材料により形成されている。導電層４２２は、図３に示されるソース線ＳＬとして機能する。本実施形態では、導電層４２２が第２導電層に相当する。
ソース層４２は積層体４１の上方に設けられている。ソース層４２は、絶縁層４２１、及び導電層４２２を有している。絶縁層４２１は積層体４１の上方に設けられている。絶縁層４２１は例えばシリコン酸化物である。導電層４２２は絶縁層４２１の上方に設けられている。導電層４２２は例えばタングステンのような金属材料により形成されている。導電層４２２は、図３に示されるソース線ＳＬとして機能する。本実施形態では、導電層４２２が第２導電層に相当する。
【0041】
積層体４１のメモリ部４１ａには、Ｚ方向に貫通するように複数のメモリホールＭＨが形成されている。図５は、図４のＶ－Ｖ線に沿った断面構造を示したものである。図５に示されるように、複数のメモリホールＭＨはＺ方向から見たときに千鳥状に配置されている。各メモリホールＭＨの内部には柱状部ＰＬａが設けられている。したがって、柱状部ＰＬａはメモリ部４１ａをＺ方向に貫通して延びるように形成されている。
【0042】
図６は、図４に示される柱状部ＰＬａ周辺の拡大断面構造を示したものである。図６に示されるように、柱状部ＰＬａは円形又は楕円形の断面形状有している。柱状部ＰＬａは、コア部８１、半導体層８２、及びゲート絶縁膜８３を有している。
コア部８１は、柱状部ＰＬａの中心部分に設けられており、略円柱状に形成されている。コア部８１はシリコン酸化物等の絶縁体により形成されている。本実施形態では、コア部８１が第１コア部に相当する。
コア部８１は、柱状部ＰＬａの中心部分に設けられており、略円柱状に形成されている。コア部８１はシリコン酸化物等の絶縁体により形成されている。本実施形態では、コア部８１が第１コア部に相当する。
【0043】
半導体層８２は、略円筒状に形成されており、コア部８１の外周を囲うように設けられている。半導体層８２は例えばポリシリコン（Ｐｏlｙ－Ｓｉ）により形成されている。半導体層８２は、メモリセルトランジスタＭＴ等のチャネルを形成する部分である。
ゲート絶縁膜８３は、略円筒状に形成されており、半導体層８２の外周を囲うように設けられている。ゲート絶縁膜８３は、半導体層８２と導電層４１１との間に積層して配置されるトンネル絶縁膜８３１、電荷蓄積膜８３２、及びブロック絶縁膜８３３を有している。
ゲート絶縁膜８３は、略円筒状に形成されており、半導体層８２の外周を囲うように設けられている。ゲート絶縁膜８３は、半導体層８２と導電層４１１との間に積層して配置されるトンネル絶縁膜８３１、電荷蓄積膜８３２、及びブロック絶縁膜８３３を有している。
【0044】
トンネル絶縁膜８３１は半導体層８２の外周を覆うように設けられている。トンネル絶縁膜８３１は、例えばシリコン酸化物膜、又は、シリコン酸化物及びシリコン窒化物を含む膜である。トンネル絶縁膜８３１は、半導体層８２と電荷蓄積膜８３２との間の電位障壁として機能する。例えば半導体層８２から電荷蓄積膜８３２へ電子を注入するとき（書き込み動作のとき）には、電子がトンネル絶縁膜８３１の電位障壁を通過（トンネリング）する。また、半導体層８２から電荷蓄積膜８３２へ正孔を注入するとき（消去動作のとき）には、正孔がトンネル絶縁膜８３１の電位障壁を通過する。
【0045】
電荷蓄積膜８３２はトンネル絶縁膜８３１の外周を覆うように設けられている。電荷蓄積膜８３２は例えばシリコン窒化膜である。電荷蓄積膜８３２は、膜中に電荷をトラップするトラップサイトを有する。電荷蓄積膜８３２において導電層４１１と半導体層８２との間に挟み込まれている部分は、電荷を蓄積する電荷蓄積膜を、すなわちメモリセルトランジスタＭＴの記憶領域を構成している。
【0046】
ブロック絶縁膜８３３は電荷蓄積膜８３２の外周を覆うように設けられている。ブロック絶縁膜８３３は、導電層４１１からゲート絶縁膜８３への電荷のバックトネリングを抑制するための膜である。ブロック絶縁膜８３３は、例えばシリコン酸化物膜又は金属酸化物膜である。金属酸化物は例えばアルミニウム酸化物である。
【0047】
導電層４１１の外周はバリア絶縁膜４１３により覆われている。バリア絶縁膜４１３は、例えば導電層４１１がタングステンにより形成されている場合、シリコン窒化物とチタンとの積層構造膜が選ばれる。バリア絶縁膜４１３に代えてチタン窒化物等の導電体膜が用いられていてもよい。
【0048】
柱状部ＰＬａにおいて各導電層４１１の内側に位置する部分、換言すれば第１導電層４１１との交差部分はトランジスタとして機能する。すなわち、柱状部ＰＬａでは、その長手方向に沿って複数のトランジスタが電気的に直列に接続された状態になっている。各導電層４１１は各トランジスタのゲートとして機能する。半導体層８２は各トランジスタのチャネルとして機能する。
【0049】
柱状部ＰＬａの長手方向に沿って直列に並ぶ各トランジスタの一部は、図３に示される複数のメモリセルトランジスタＭＴとして機能する。また、直列に並ぶ複数のメモリセルトランジスタＭＴの両端にそれぞれ設けられるトランジスタは、図３に示されるセレクトトランジスタＳＴＤ，ＳＴＳとしてそれぞれ機能する。
【0050】
図４に示されるように、柱状部ＰＬａの下端部はビア４７を介してビット線ＢＬに電気的に接続されている。柱状部ＰＬａの上端部はソース層４２の導電層４２２に電気的に接続されている。
図７は、柱状部ＰＬａの上端部周辺の断面構造を拡大して示したものである。図７に示されるように、絶縁層４２１において柱状部ＰＬａの上方に位置する部分には、絶縁層４２１の上面から柱状部ＰＬａまで延びるように穴部４２１ａが形成されている。穴部４２１ａの内周面には絶縁層４９が形成されている。絶縁層４９は例えば結晶性の高いシリコン酸化物により形成されている。柱状部ＰＬａのコア部８１の上端部が削られることにより、穴部４２１ａは柱状部ＰＬａの上端部の内部まで延びるように形成されている。穴部４２１ａにおいて柱状部ＰＬａの内部まで延びた部分の内壁面は、柱状部ＰＬａの半導体層８２及びゲート絶縁膜８３により形成されている。
図７は、柱状部ＰＬａの上端部周辺の断面構造を拡大して示したものである。図７に示されるように、絶縁層４２１において柱状部ＰＬａの上方に位置する部分には、絶縁層４２１の上面から柱状部ＰＬａまで延びるように穴部４２１ａが形成されている。穴部４２１ａの内周面には絶縁層４９が形成されている。絶縁層４９は例えば結晶性の高いシリコン酸化物により形成されている。柱状部ＰＬａのコア部８１の上端部が削られることにより、穴部４２１ａは柱状部ＰＬａの上端部の内部まで延びるように形成されている。穴部４２１ａにおいて柱状部ＰＬａの内部まで延びた部分の内壁面は、柱状部ＰＬａの半導体層８２及びゲート絶縁膜８３により形成されている。
【0051】
導電層４２２には、絶縁層４２１に形成された穴部４２１ａを通じて柱状部ＰＬａの上端部の内部まで延びる突出部４２２ａが形成されている。導電層４２２の突出部４２２ａは柱状部ＰＬａのコア部８１の上端面に接合されるとともに、柱状部ＰＬａの半導体層８２の上端部の内周面に接合されている。柱状部ＰＬａの半導体層８２の内周面と導電層４２２の突出部４２２ａとの接合部分はショットキー接合を形成している。本実施形態の半導体装置２は、柱状部ＰＬａの上端部がソース線ＳＬに接続される、いわゆるＴＳＣ（Topside Source line Contact）構造を有している。本実施形態では、柱状部ＰＬａが第１柱状部に相当する。
【0052】
図４に示されるように、積層体４１の下方にはビア４７及び配線層６１～６３が設けられている。配線層６１～６３は層間絶縁層４３において多層配線構造を構成する。ビット線ＢＬは配線層６３に含まれている。配線層６１は層間絶縁層４３内に埋め込まれており、層間絶縁層４３の表面にほぼ面一に露出している。配線層６１，６２はビア４７を介して柱状部ＰＬａに電気的に接続されている。ビア４７及び配線層６１～６３は例えば銅やタングステン等の低抵抗金属により形成されている。配線層６３には、階段部４１ｂにおいてワード線ＷＬとして機能する部分がコンタクト４８を介して電気的に接続されている。
【0053】
積層体４１の階段部４１ｂには、Ｚ方向に貫通するように複数の柱状ホールＨＲが形成されている。各柱状ホールＨＲの内部には柱状部ＰＬｂが設けられている。したがって、柱状部ＰＬｂは階段部４１ｂをＺ方向に貫通して延びるように形成されている。柱状部ＰＬｂは、メモリホールＭＨに設けられる柱状部ＰＬａと同一の構造、すなわち図６に示される構造を有しているため、その詳細な形状の説明は割愛する。なお、以下では、図７に示されるように、柱状部ＰＬｂのコア部を符号９１で表し、柱状部ＰＬｂの半導体層を符号９２で表し、柱状部ＰＬｂのゲート絶縁膜を符号９３で示す。柱状部ＰＬｂは、メモリセルトランジスタを形成するためではなく、階段部４１ｂの強度を向上させるために設けられている。柱状部ＰＬｂは柱状部ＰＬａよりも大きく形成されている。例えば柱状部ＰＬｂは、柱状部ＰＬａの約１．２倍の直径を有している。本実施形態では、柱状部ＰＬｂが第２柱状部に相当する。また、柱状部ＰＬｂのコア部９１が第１コア部に相当する。
【0054】
図７に示されるように、柱状部ＰＬｂの上方に位置する部分では導電層４２２が除去されている。また、絶縁層４２１において柱状部ＰＬｂの上方に位置する部分には凹部４２１ｂが形成されている。凹部４２１ｂの底面には、柱状部ＰＬｂまで延びるように穴部４２１ｃが形成されている。穴部４２１ｃの内周面には、穴部４２１ａと同様に絶縁層４９が形成されている。柱状部ＰＬｂのコア部９１の上端部が削られることにより、穴部４２１ａは柱状部ＰＬｂの上端部の内部まで延びるように形成されている。穴部４２１ａにおいて柱状部ＰＬａの内部まで延びた部分の内壁面は、柱状部ＰＬｂの半導体層９２及びゲート絶縁膜９３により形成されている。穴部４２１ａの内部には導電層４２２ｂが埋め込まれている。導電層４２２ｂは、半導体装置２の製造の際に除去されずに穴部４２１ａの内部に残った導電層４２２の一部である。
【0055】
図４に示されるように、積層体４１の階段部４１ｂの下方にはコンタクト４８及び配線層６３が設けられている。配線層６３はコンタクト４８を介して積層体４１の階段部４１ｂに電気的に接続されている。コンタクト４８は例えば銅やタングステン等の低抵抗金属により形成されている。
【0056】
図８は、図４のＶＩＩＩ－ＶＩＩＩ線に沿った断面構造を示したものである。図８に示されるように、複数の柱状ホールＨＲはＹ方向に所定の間隔をあけて一列状に配置されるとともに、一列の柱状ホールＨＲがＸ方向に所定の間隔をあけて配置されている。一列状の柱状ホールＨＲの間にはコンタクト４８が配置されている。
【0057】
図４に示されるように、絶縁層４４はソース層４２の上方に設けられている。絶縁層４４は例えばシリコン酸化物膜又はシリコン窒化物（ＳｉＮ）膜である。図７に示されるように、絶縁層４４は絶縁層４４１，４４２により構成されている。絶縁層４４１は、導電層４２２の上方に設けられている。絶縁層４４２は、絶縁層４４１の上方、並びに導電層４２２が部分的に除去されている部分であって絶縁層４２１の上方及び柱状部ＰＬｂの上方にあたる部分に設けられている。本実施形態では、絶縁層４４が第２絶縁層に相当する。
【0058】
導電層４５は絶縁層４４２の上方に設けられている。導電層４５は例えば銅等の金属材料により形成されている。絶縁層４２１において穴部４２１ｃが形成されている部分の周辺では導電層４２２が除去されているため、絶縁層４４２及び導電層４５が穴部４２１ｃに沿って凹むように形成されている。これにより、導電層４５において柱状部ＰＬｂの上方に位置する部分には凹部４５０が形成されている。また、柱状部ＰＬｂの上端部に設けられる導電層４２２及び絶縁層４９のそれぞれの上面は絶縁層４４に接触している。本実施形態では、導電層４５が第４導電層に相当する。
【0059】
図４に示されるように、半導体装置２では、アレイ部４０の層間絶縁層４３と回路部５０の層間絶縁層５７とが貼合面Ｂ１において貼合されるとともに、アレイ部４０の配線層６１と回路部５０の配線層５５とが貼合面Ｂ１において互いに接合されている。これにより、アレイ部４０と回路部５０とが配線層６１，５５を介して電気的に接続されている。
【0060】
１．５ 半導体装置の製造方法
次に、本実施形態の半導体装置２の製造方法について説明する。
半導体装置２を製造する際には、まず、アレイ部４０に対応する第１ウェハと、回路部５０に対応する第２ウェハとをそれぞれ製造する。
次に、本実施形態の半導体装置２の製造方法について説明する。
半導体装置２を製造する際には、まず、アレイ部４０に対応する第１ウェハと、回路部５０に対応する第２ウェハとをそれぞれ製造する。
【0061】
具体的には、図９に示されるように、基板６０上に絶縁層４２１、積層体４１、柱状部ＰＬａ，ＰＬｂ、ビア４７、配線層６１～６３、コンタクト４８、及び層間絶縁層４３を形成することにより第１ウェハＷ１を製造する。なお、柱状部ＰＬａの底部ではゲート絶縁膜８３及び半導体層８２が積層されている。同様に、柱状部ＰＬｂの底部でもゲート絶縁膜９３及び半導体層９２が積層されている。
【0062】
また、図１０に示されるように、基板５１上にＣＭＯＳ回路５２、ビア５３、配線層５４，５５、及び層間絶縁層５７を形成することにより第２ウェハＷ２を製造する。
続いて、図１１に示されるように第１ウェハＷ１と第２ウェハＷ２とを貼合する。この貼合工程では、例えば第１ウェハＷ１を第２ウェハＷ２に密着させた後、熱処理等を行うことによりそれらを貼合する。このとき、第１ウェハＷ１の配線層６１の露出面と第２ウェハＷ２の配線層５５の露出面とが電気的に接合される。
続いて、図１１に示されるように第１ウェハＷ１と第２ウェハＷ２とを貼合する。この貼合工程では、例えば第１ウェハＷ１を第２ウェハＷ２に密着させた後、熱処理等を行うことによりそれらを貼合する。このとき、第１ウェハＷ１の配線層６１の露出面と第２ウェハＷ２の配線層５５の露出面とが電気的に接合される。
【0063】
続いて、図１２に示されるように、第１ウェハＷ１の基板６０をウェットエッチング等により除去する。これにより第１ウェハＷ１の上面に絶縁層４２１が露出する。また、絶縁層４２１の穴部４２１ａにおいて柱状部ＰＬａの上端面、具体的にはゲート絶縁膜８３が露出する。また、絶縁層４２１の穴部４２１ｃにおいて柱状部ＰＬｂの上端面、具体的にはゲート絶縁膜９３が露出する。
【0064】
続いて、図１２に示される第１ウェハＷ１の上面に対してエッチバック等を行うことにより、絶縁層４２１、柱状部ＰＬａの上端部、及び柱状部ＰＬｂの上端部をＺ方向に加工する。これにより、図１３に示されるように、柱状部ＰＬａの上端部に設けられるゲート絶縁膜８３及び半導体層８２が除去されて柱状部ＰＬａのコア部８１が第１ウェハＷ１の穴部４２１ａから露出する。同様に、柱状部ＰＬｂの上端部に設けられるゲート絶縁膜９３及び半導体層９２が除去されて柱状部ＰＬａのコア部９１が第１ウェハＷ１の穴部４２１ｃから露出する。
【0065】
続いて、図１４に示されるように、第１ウェハＷ１の上面にＣＶＤ（Chemical Vapor Deposition）等により絶縁層４９を形成する。その後、図１４に示される第１ウェハＷ１の上面に対してＲＩＥ（Reactive Ion Etching）等を行うことにより、絶縁層４９を除去するとともに、柱状部ＰＬａのコア部８１の上端部、及び柱状部ＰＬｂのコア部９１の上端部を除去する。これにより、図１５に示されるように、穴部４２１ａが柱状部ＰＬａの上端部の内部まで延びるように形成される。また、穴部４２１ｃが柱状部ＰＬｂの上端部の内部まで延びるように形成される。穴部４２１ａ，４２１ｃのそれぞれの上部の内周面には、ＲＩＥで除去することができなかった絶縁層４９の一部が残存する。
【0066】
続いて、図１６に示されるように、第１ウェハＷ１の上面にＣＶＤ等により導電層４２２及び絶縁層４４１を順に形成する。その際、柱状部ＰＬａにおいてコア部８１が除去された部分、及び柱状部ＰＬｂにおいてコア部９１が除去された部分に導電層４２２の一部が埋め込まれる。その後、図１７に示されるように第１ウェハＷ１の上面においてメモリホールＭＨの上方にあたる部分にＰＥＰ（Photo Engraving Process）等によりレジストパターンＲＰ１０を形成する。その後、レジストパターンＲＰ１０をマスクとしてＲＩＥ等により第１ウェハＷ１の上面を除去する。これにより、図１８に示されるように、第１ウェハＷ１の上面において柱状ホールＨＲの上方にあたる部分に配置される絶縁層４４１、導電層４２２、及び絶縁層４２１の一部が除去される。結果的に、絶縁層４２１に凹部４２１ｂが形成されるとともに、柱状部ＰＬｂの上方に残存する導電層４２２ｂ及び絶縁層４９が凹部４２１ｂの底面から露出する。
【0067】
続いて、図１９に示されるように、第１ウェハＷ１の上面にＣＶＤ等により絶縁層４４２及び導電層４５を順に形成する。これにより、第１ウェハＷ１が、図７に示されるアレイ部４０と同様の形状に形成される。
１．５ 効果
図２０に示される比較例の半導体装置３では、柱状部ＰＬｂの上端部が導電層４２２に電気的に接続されている。このような半導体装置３では、その製造工程において、柱状ホールＨＲの位置が図中に二点鎖線で示されるようにずれたような場合、柱状ホールＨＲ内に形成される柱状部ＰＬｂとコンタクト４８とが直接接触する可能性がある。同様の問題はコンタクト４８の位置がずれた場合にも発生し得る。このような場合、コンタクト４８が柱状部ＰＬｂのゲート絶縁膜９３及び半導体層９２を介して導電層４２２と電気的に導通して、コンタクト４８と導電層４２２とが電気的に短絡した状態になる可能性がある。これは、半導体装置３の動作等に異常を発生させる要因となる。
１．５ 効果
図２０に示される比較例の半導体装置３では、柱状部ＰＬｂの上端部が導電層４２２に電気的に接続されている。このような半導体装置３では、その製造工程において、柱状ホールＨＲの位置が図中に二点鎖線で示されるようにずれたような場合、柱状ホールＨＲ内に形成される柱状部ＰＬｂとコンタクト４８とが直接接触する可能性がある。同様の問題はコンタクト４８の位置がずれた場合にも発生し得る。このような場合、コンタクト４８が柱状部ＰＬｂのゲート絶縁膜９３及び半導体層９２を介して導電層４２２と電気的に導通して、コンタクト４８と導電層４２２とが電気的に短絡した状態になる可能性がある。これは、半導体装置３の動作等に異常を発生させる要因となる。
【0068】
この点、本実施形態の半導体装置２では、図７に示されるように柱状部ＰＬｂの上端部が導電層４２２と電気的に絶縁されている。このような構成によれば、仮に柱状部ＰＬｂとコンタクト４８とが直接接触したとしても、コンタクト４８が柱状部ＰＬｂのゲート絶縁膜９３及び半導体層９２を介して導電層４２２と電気的に短絡することはない。そのため、電気的な短絡が発生し難い半導体装置２を実現することが可能である。また、電気的な短絡が発生し難ければ、より近づけてコンタクト４８と柱状部ＰＬｂとを配置することができるため、半導体装置２の集積化が可能となる。そのため、半導体装置２の小型化等が可能となる。さらに、柱状部ＰＬｂを大きくすることも可能であるため、例えば階段部４１ｂの強度を向上させることも可能である。
【0069】
導電層４２２は、積層体４１の上方において柱状部ＰＬｂの上方の部分を除く部分に形成されている。柱状部ＰＬｂの上端部は、導電層４２２から離間して配置されることにより、導電層４２２と電気的に絶縁されている。また、半導体装置２は、導電層４２２の上方に形成される絶縁層４４と、絶縁層４４の上方に形成される導電層４５とを更に備える。柱状部ＰＬｂの上端は絶縁層４４に接触している。具体的には、柱状部ＰＬｂの半導体層８２及び電荷蓄積膜８３２の少なくとも一方の上端部が絶縁層４４に接触している。
【0070】
この構成によれば、柱状部ＰＬｂの上端部と導電層４２２とを容易に絶縁することが可能となる。
２ 第２実施形態
次に、半導体装置２の第２実施形態について説明する。以下、第１実施形態の半導体装置２との相違点を中心に説明する。
２ 第２実施形態
次に、半導体装置２の第２実施形態について説明する。以下、第１実施形態の半導体装置２との相違点を中心に説明する。
【0071】
２．１ 半導体装置の構造
図２１は、本実施形態の半導体装置２の断面構造を示したものである。図２１に示されるように、本実施形態の半導体装置２では、絶縁層４２１の凹部４２１ｂの底面に柱状部ＰＬｂの半導体層９２の上端部が露出している。半導体層９２の上端部は絶縁層４４に接触している。したがって、図２１に示される本実施形態の半導体装置２では、図７に示される第１実施形態の半導体装置２と比較すると、柱状部ＰＬｂのコア部９１の上端部と絶縁層４４との間に導電層４２２ｂが配置されていない点、及び穴部４２１ｃの内周面に絶縁層４９が形成されていない点で、第１実施形態の半導体装置２と異なる。
図２１は、本実施形態の半導体装置２の断面構造を示したものである。図２１に示されるように、本実施形態の半導体装置２では、絶縁層４２１の凹部４２１ｂの底面に柱状部ＰＬｂの半導体層９２の上端部が露出している。半導体層９２の上端部は絶縁層４４に接触している。したがって、図２１に示される本実施形態の半導体装置２では、図７に示される第１実施形態の半導体装置２と比較すると、柱状部ＰＬｂのコア部９１の上端部と絶縁層４４との間に導電層４２２ｂが配置されていない点、及び穴部４２１ｃの内周面に絶縁層４９が形成されていない点で、第１実施形態の半導体装置２と異なる。
【0072】
２．２ 半導体装置の製造方法
次に、本実施形態の半導体装置２の製造方法について説明する。
本実施形態の半導体装置２では、図１２に示されるように第１ウェハＷ１の上面に絶縁層４２１を露出させた後、図２２に示されるように第１ウェハＷ１の上面において柱状ホールＨＲの上方にあたる部分にＰＥＰ等によりレジストパターンＲＰ２０を形成する。その後、レジストパターンＲＰ２０をマスクとしてＲＩＥ等により第１ウェハＷ１の上面を除去することにより、図２３に示されるように、絶縁層４２１、及び柱状部ＰＬａの上端部をＺ方向に加工する。これにより、柱状部ＰＬａの上端部に設けられるゲート絶縁膜８３及び半導体層８２が除去されて柱状部ＰＬａのコア部８１が第１ウェハＷ１の穴部４２１ａから露出する。一方、柱状部ＰＬｂの上方の部分では絶縁層４２１のみが除去されるため、第１ウェハＷ１の穴部４２１ｃでは柱状部ＰＬｂのゲート絶縁膜９３が露出する。
次に、本実施形態の半導体装置２の製造方法について説明する。
本実施形態の半導体装置２では、図１２に示されるように第１ウェハＷ１の上面に絶縁層４２１を露出させた後、図２２に示されるように第１ウェハＷ１の上面において柱状ホールＨＲの上方にあたる部分にＰＥＰ等によりレジストパターンＲＰ２０を形成する。その後、レジストパターンＲＰ２０をマスクとしてＲＩＥ等により第１ウェハＷ１の上面を除去することにより、図２３に示されるように、絶縁層４２１、及び柱状部ＰＬａの上端部をＺ方向に加工する。これにより、柱状部ＰＬａの上端部に設けられるゲート絶縁膜８３及び半導体層８２が除去されて柱状部ＰＬａのコア部８１が第１ウェハＷ１の穴部４２１ａから露出する。一方、柱状部ＰＬｂの上方の部分では絶縁層４２１のみが除去されるため、第１ウェハＷ１の穴部４２１ｃでは柱状部ＰＬｂのゲート絶縁膜９３が露出する。
【0073】
続いて、図２４に示されるように、第１ウェハＷ１の上面にＣＶＤ等により絶縁層４９を形成する。その後、第１ウェハＷ１の上面に対してＲＩＥ等を行うことにより、絶縁層４９を除去する。また、柱状部ＰＬｂのコア部９１を除去せずに、柱状部ＰＬａのコア部８１の上端部のみを選択的に除去する。これにより、図２５に示されるように、絶縁層４２１の表面に柱状部ＰＬｂのゲート絶縁膜９３が露出する。また、柱状部ＰＬａに関しては、その上端部の内部まで延びる穴部４２１ａが形成される。穴部４２１ｃの上端部の内周面には、ＲＩＥで除去することができなかった絶縁層４９の一部が残存する。このように、本実施形態では、柱状部ＰＬａの上端部のみが選択的に除去される。
【0074】
続いて、図２６に示されるように第１ウェハＷ１の上面にＣＶＤ等により導電層４２２及び絶縁層４４１を順に形成する。その際、柱状部ＰＬａにおいてコア部８１が除去された部分には導電層４２２の一部が埋め込まれる。その後、図２７に示されるように第１ウェハＷ１の上面においてメモリホールＭＨの上方にあたる部分にＰＥＰ等によりレジストパターンＲＰ１０を形成する。そして、レジストパターンＲＰ１０をマスクとしてＲＩＥ等により第１ウェハＷ１の上面を除去する。これにより、図２８に示されるように、第１ウェハＷ１の上面において柱状ホールＨＲの上方にあたる部分に配置される絶縁層４４１、導電層４２２、及び絶縁層４２１の一部が除去される。これにより、絶縁層４２１に凹部４２１ｂが形成されるとともに、柱状部ＰＬｂのゲート絶縁膜９３が凹部４２１ｂの底面から露出する。
【0075】
続いて、図２９に示されるように、第１ウェハＷ１の上面にＣＶＤ等により絶縁層４４２及び導電層４５を順に形成する。これにより、第１ウェハＷ１が、図２１に示されるアレイ部４０と同様の形状に形成される。
２．３ 効果
図７に示される第１実施形態の半導体装置２のように柱状部ＰＬｂのコア部９１の上端部と絶縁層４４２との間に導電層４２２ｂが設けられていたとしても、半導体装置２の動作には支障はない。但し、導電層４２２ｂが他の部分と電気的に導通して、意図しない電気的な短絡が発生する可能性がある。
２．３ 効果
図７に示される第１実施形態の半導体装置２のように柱状部ＰＬｂのコア部９１の上端部と絶縁層４４２との間に導電層４２２ｂが設けられていたとしても、半導体装置２の動作には支障はない。但し、導電層４２２ｂが他の部分と電気的に導通して、意図しない電気的な短絡が発生する可能性がある。
【0076】
この点、本実施形態の半導体装置２では、柱状部ＰＬｂのコア部９１の上端部と絶縁層４４２との間には導電層４２２ｂが設けられていない。そのため、導電層４２２ｂを介した意図しない電気的な短絡を未然に防止することが可能である。
３ 第３実施形態
次に、半導体装置２の第３実施形態について説明する。以下、第１実施形態の半導体装置２との相違点を中心に説明する。
３ 第３実施形態
次に、半導体装置２の第３実施形態について説明する。以下、第１実施形態の半導体装置２との相違点を中心に説明する。
【0077】
３．１ 半導体装置の構造
図３０は、本実施形態の半導体装置２の断面構造を示したものである。図３０に示されるように、本実施形態の柱状部ＰＬｂは絶縁層４２１の上面から突出するように設けられている。柱状部ＰＬｂは、コア部９１、及び絶縁膜９４を有している。絶縁膜９４は、円筒状に形成されており、コア部９１の外周を囲うように設けられている。絶縁膜９４は例えば結晶性の高いシリコン酸化物により形成されている。絶縁膜９４は、コア部９１と導電層４１１との間に配置されている。本実施形態では、コア部９１が第２コア部に相当する。
図３０は、本実施形態の半導体装置２の断面構造を示したものである。図３０に示されるように、本実施形態の柱状部ＰＬｂは絶縁層４２１の上面から突出するように設けられている。柱状部ＰＬｂは、コア部９１、及び絶縁膜９４を有している。絶縁膜９４は、円筒状に形成されており、コア部９１の外周を囲うように設けられている。絶縁膜９４は例えば結晶性の高いシリコン酸化物により形成されている。絶縁膜９４は、コア部９１と導電層４１１との間に配置されている。本実施形態では、コア部９１が第２コア部に相当する。
【0078】
柱状部ＰＬｂにおいて絶縁層４２１の上面から突出している部分の外周には絶縁層４６が設けられている。絶縁層４６は例えばシリコン酸化物により形成されている。
本実施形態の半導体装置２では、柱状部ＰＬｂの上方に導電層４２２、絶縁層４４、及び導電層４５が積層して配置されている。
本実施形態の半導体装置２では、柱状部ＰＬｂの上方に導電層４２２、絶縁層４４、及び導電層４５が積層して配置されている。
【0079】
３．２ 半導体装置の製造方法
次に、本実施形態の半導体装置２の製造方法について説明する。
本実施形態の半導体装置２を製造する際には、図３１に示されるような第１ウェハＷ１を製造する。図３１に示されるように、第１ウェハＷ１では、柱状部ＰＬｂが基板６０の内部まで延びるように形成されている。
次に、本実施形態の半導体装置２の製造方法について説明する。
本実施形態の半導体装置２を製造する際には、図３１に示されるような第１ウェハＷ１を製造する。図３１に示されるように、第１ウェハＷ１では、柱状部ＰＬｂが基板６０の内部まで延びるように形成されている。
【0080】
その後、第１ウェハＷ１と第２ウェハＷ２とを貼合すると、第１ウェハＷ１の上面は図３２に示されるような状態となる。続いて、図３３に示されるように、第１ウェハＷ１の基板６０をウェットエッチング等により除去する。これにより第１ウェハＷ１の上面に絶縁層４２１が露出する。また、絶縁層４２１の穴部４２１ａにおいて柱状部ＰＬａの上端面が露出する。また、柱状部ＰＬｂの端部が絶縁層４２１の上面から突出するように配置される。
【0081】
続いて、図３３に示される第１ウェハＷ１の上面に対してエッチバック等を行うことにより、柱状部ＰＬａの上端部をＺ方向に加工する。これにより、図３４に示されるように、柱状部ＰＬａの上端部に設けられるゲート絶縁膜８３及び半導体層８２が除去されて柱状部ＰＬａのコア部８１が第１ウェハＷ１の穴部４２１ａから露出する。
【0082】
続いて、図３５に示されるように、第１ウェハＷ１の上面にＣＶＤ等により絶縁層４６を形成する。その後、図３５に示される第１ウェハＷ１の上面に対してＲＩＥ等を行うことにより、絶縁層４６を除去するとともに、柱状部ＰＬａのコア部８１の上端部、及び柱状部ＰＬｂの上端部を除去する。これにより、図３６に示されるように、穴部４２１ａが柱状部ＰＬａの上端部の内部まで延びるように形成される。また、柱状部ＰＬｂの上面からコア部９１が露出する。さらに、第１ウェハＷ１の上面から突出するように配置される柱状部ＰＬｂの上端部の外周には絶縁層４６の一部が残存する。
【0083】
続いて、図３７に示されるように、第１ウェハＷ１の上面にＣＶＤ等により導電層４２２、絶縁層４４、及び導電層４５を順に形成する。これにより、第１ウェハＷ１が、図３０に示されるアレイ部４０と同様に形状に形成される。
３．３ 効果
本実施形態の半導体装置２では、柱状部ＰＬｂが、Ｚ方向に延びるように形成されるコア部９１と、導電層４１１とコア部９１との間に設けられる絶縁膜９４とを備える。この構成によれば、仮に柱状部ＰＬｂとコンタクト４８とが直接接触したとしても、コンタクト４８が柱状部ＰＬｂを介して導電層４２２と電気的に導通することはない。そのため、電気的な短絡が発生し難い半導体装置２を実現することが可能である。
３．３ 効果
本実施形態の半導体装置２では、柱状部ＰＬｂが、Ｚ方向に延びるように形成されるコア部９１と、導電層４１１とコア部９１との間に設けられる絶縁膜９４とを備える。この構成によれば、仮に柱状部ＰＬｂとコンタクト４８とが直接接触したとしても、コンタクト４８が柱状部ＰＬｂを介して導電層４２２と電気的に導通することはない。そのため、電気的な短絡が発生し難い半導体装置２を実現することが可能である。
【0084】
４ 他の実施形態
本開示は上記の具体例に限定されるものではない。
例えば、メモリセルトランジスタＭＴは、ＭＯＮＯＳ型に限らず、電荷蓄積膜８３２にシリコン膜等を用いるＦＧ（Floating Gate）型であってもよい。
本開示は上記の具体例に限定されるものではない。
例えば、メモリセルトランジスタＭＴは、ＭＯＮＯＳ型に限らず、電荷蓄積膜８３２にシリコン膜等を用いるＦＧ（Floating Gate）型であってもよい。
【0085】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0086】
ＭＴ：メモリセルトランジスタ、ＰＬａ：柱状部（第１柱状部）、ＰＬｂ：柱状部（第２柱状部）、２：半導体装置、４０：アレイ部（第２チップ）、４１：積層体、４１ａ：メモリ部、４１ｂ：階段部、４４：絶縁層（第２絶縁層）、４５：導電層（第４導電層）、４８：コンタクト、５０：回路部（第１チップ）、８１：コア部（第１コア部）、８２：半導体層、９１：コア部（第１コア部，第２コア部）、９２：半導体層、９４：絶縁膜、４１１：導電層（第１導電層）、４１２：絶縁層（第１絶縁層）、４２２：導電層（第２導電層）、８３２：電荷蓄積膜。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】