特開 2024-131786 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024131786

(43)【公開日】2024-09-30

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240920BHJP

   H01L 21/336 20060101ALI20240920BHJP

   H01L 29/12 20060101ALI20240920BHJP

   H01L 29/739 20060101ALI20240920BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652K

H01L29/78 653C

H01L29/78 658A

H01L29/78 652T

H01L29/78 655A

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023042248

(22)【出願日】2023-03-16

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】岡田 将和

(57)【要約】

【課題】 半導体装置の特性変動を抑制することができる技術を提供する。
【解決手段】 半導体装置は、半導体基板と、複数の第１トレンチと、複数の第１トレンチの間に配置されているとともに互いに隣接している２つの第２トレンチと、を有している。半導体基板が、各第１トレンチの側面においてゲート絶縁膜に接しているｎ型領域と、ｎ型領域の下側の各第１トレンチの側面においてゲート絶縁膜に接しているｐ型のボディ領域と、各第１トレンチの底面においてゲート絶縁膜に接しているｐ型の第１底部領域と、２つの第２トレンチの間に配置されており、一方の第２トレンチ内のゲート絶縁膜から他方の第２トレンチ内のゲート絶縁膜まで延びているｐ型の耐圧保持領域と、各第２トレンチの底面においてゲート絶縁膜に接しており、耐圧保持領域に接続されており、第１底部領域よりも下側まで延びているｐ型の第２底部領域と、を有している。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体基板（１２）と、
前記半導体基板の上面（１２ａ）に設けられた複数のトレンチ（２２）と、
前記トレンチの内面を覆うゲート絶縁膜（２４）と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）と、
前記半導体基板の前記上面に接する上部電極（７０）と、
を備え、
前記複数のトレンチが、複数の第１トレンチ（２２ａ）と、前記複数の第１トレンチの間に配置されているとともに互いに隣接している２つの第２トレンチ（２２ｂ）と、を有しており、
前記半導体基板が、
前記各第１トレンチの側面において前記ゲート絶縁膜に接しており、前記上部電極に接しているｎ型領域（３０）と、
前記ｎ型領域の下側の前記各第１トレンチの側面において前記ゲート絶縁膜に接しているｐ型のボディ領域（３２）と、
前記各第１トレンチの底面において前記ゲート絶縁膜に接しているｐ型の第１底部領域（３６ａ）と、
前記２つの前記第２トレンチの間に配置されており、前記上部電極に接しており、一方の前記第２トレンチ内の前記ゲート絶縁膜から他方の前記第２トレンチ内の前記ゲート絶縁膜まで延びているｐ型の耐圧保持領域（４０）と、
前記各第２トレンチの底面（２５）において前記ゲート絶縁膜に接しており、前記耐圧保持領域に接続されており、前記第１底部領域よりも下側まで延びているｐ型の第２底部領域（３６ｂ）と、
前記ボディ領域の下部と前記耐圧保持領域の下部に跨って分布しており、前記ボディ領域の下側の前記各第１トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ｎ型領域から分離されており、前記第１底部領域と前記第２底部領域に接しているｎ型のドリフト領域（３４）と、
を有している、
半導体装置（１０）。

【請求項2】

前記各第２トレンチが前記第１トレンチよりも下側まで延びている、請求項１に記載の半導体装置。

【請求項3】

前記２つの第２トレンチが、前記耐圧保持領域を介して互いに対向する第１側面（２３ａ）と、前記第１側面の反対側に位置する第２側面（２３ｂ）を有しており、
前記第１側面の深さが、前記第２側面の深さよりも深い、請求項１に記載の半導体装置。

【請求項4】

前記各第２底部領域の前記底面が、前記耐圧保持領域に近づくにしたがって下側に変位するように傾斜している、請求項３に記載の半導体装置。

【請求項5】

前記各第２トレンチにおいて、前記第２トレンチの前記底面と前記第１側面とのなす角が鈍角である、請求項３に記載の半導体装置。

【請求項6】

前記ｎ型領域が、前記各第２側面において前記ゲート絶縁膜に接しており、
前記ボディ領域が、前記ｎ型領域の下側の前記各第２側面において前記ゲート絶縁膜に接しており、
前記ドリフト領域が、前記ボディ領域の下側の前記各第２側面において前記ゲート絶縁膜に接している、請求項３に記載の半導体装置。

【請求項7】

前記複数の第１トレンチにより構成された第１トレンチセットと前記２つの第２トレンチにより構成された第２トレンチセットとが、特定方向に沿って交互に配列されており、
前記第１トレンチセットが有する前記第１トレンチの数と前記第２トレンチセットが有する前記第２トレンチの数の比が、４：１～２：１の範囲内にある、請求項１～６のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、半導体装置に関する。

【背景技術】

【0002】

トレンチを有する半導体装置において、トレンチの底部近傍への電界集中を緩和するために、様々な構造が提案されている。特許文献１には、上面にトレンチが設けられた半導体基板と、トレンチ内に配置されたゲート絶縁膜及びゲート電極と、半導体基板の上面に接する上部電極と、を備える半導体装置が開示されている。この半導体装置では、半導体基板が、ｎ型のソース領域と、ｐ型のコンタクト領域と、ｐ型のベース領域と、ｎ型のドリフト領域と、ｐ型の底部領域（すなわち、ディープ領域）を有している。ソース領域は、ゲート絶縁膜に接しており、上部電極に接している。コンタクト領域は、上部電極に接している。ベース領域は、ソース領域及びコンタクト領域の下側に配置されており、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ベース領域の下側でゲート絶縁膜に接している。引用文献１には、底部領域が、トレンチの底面においてゲート絶縁膜に接している態様、及び、トレンチから離間した位置でベース領域から下側に延びている態様が開示されている。

【0003】

この半導体装置がオフするときには、底部領域からドリフト領域内に空乏層が広がる。底部領域からドリフト領域内に延びる空乏層によって、トレンチの下端近傍に電界が集中することが抑制される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３－２１４６５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

この種の半導体装置がオフしている状態で、半導体基板内部のｐｎ接合へ逆方向バイアスの高電圧が印加されると、アバランシェ降伏が生じる場合がある。特許文献１の半導体装置では、上記した高電圧が印加されると、底部領域の下端に電界が集中するため、底部領域の下端でアバランシェ降伏が生じる。特許文献１の半導体装置では、アバランシェ降伏によって生じたホールが、ベース領域を通って上部電極に流れる。このとき、ホールの一部がゲート絶縁膜に注入されることにより、ゲート絶縁膜に悪影響を及ぼす。その結果、半導体装置の特性が変動してしまうという問題がある。本明細書では、アバランシェ降伏を生じさせる領域を制御し、半導体装置の特性変動を抑制することができる技術を提供する。

【課題を解決するための手段】

【0006】

本明細書が開示する半導体装置（１０）は、半導体基板（１２）と、前記半導体基板の上面（１２ａ）に設けられた複数のトレンチ（２２）と、前記トレンチの内面を覆うゲート絶縁膜（２４）と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）と、記半導体基板の前記上面に接する上部電極（７０）と、を備えている。前記複数のトレンチが、複数の第１トレンチ（２２ａ）と、前記複数の第１トレンチの間に配置されているとともに互いに隣接している２つの第２トレンチ（２２ｂ）と、を有している。前記半導体基板が、前記各第１トレンチの側面において前記ゲート絶縁膜に接しており、前記上部電極に接しているｎ型領域（３０）と、前記ｎ型領域の下側の前記各第１トレンチの側面において前記ゲート絶縁膜に接しているｐ型のボディ領域（３２）と、前記各第１トレンチの底面において前記ゲート絶縁膜に接しているｐ型の第１底部領域（３６ａ）と、前記２つの前記第２トレンチの間に配置されており、前記上部電極に接しており、一方の前記第２トレンチ内の前記ゲート絶縁膜から他方の前記第２トレンチ内の前記ゲート絶縁膜まで延びているｐ型の耐圧保持領域（４０）と、前記各第２トレンチの底面において前記ゲート絶縁膜に接しており、前記耐圧保持領域に接続されており、前記第１底部領域よりも下側まで延びているｐ型の第２底部領域（３６ｂ）と、前記ボディ領域の下部と前記耐圧保持領域の下部に跨って分布しており、前記ボディ領域の下側の前記各第１トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ｎ型領域から分離されており、前記第１底部領域と前記第２底部領域に接しているｎ型のドリフト領域（３４）と、を有している。

【0007】

上記の半導体装置では、第２底部領域が第１底部領域よりも下側まで延びている。このため、半導体装置がオフしている状態において、第２トレンチの下部では、第１トレンチの下部に比べて、等電位線が下側に分布する。その結果、第２底部領域の下側では、等電位線の間隔が狭くなり、電界が集中する。すなわち、この半導体装置では、第２底部領域の下端でアバランシェ降伏が生じ易い。第２底部領域の下端でアバランシェ降伏が生じると、発生したホールは第２底部領域に接続されている耐圧保持領域を通って上部電極に向かって流れる。ここで、第２トレンチの間に配置されている耐圧保持領域は、上部電極に接して言うとともに、一方の第２トレンチ内のゲート絶縁膜から他方の第２トレンチ内のゲート絶縁膜まで延びている。すなわち、半導体装置がオンしても、２つの第２トレンチに挟まれた半導体領域は電流経路として機能しない。したがって、耐圧保持領域を通って上部電極に流れるホールの一部が、当該半導体領域に面しているゲート絶縁膜に注入されても、半導体装置の特性が変動し難い。以上の通り、上記の半導体装置では、第２底部領域において選択的にアバランシェ降伏を生じさせることにより、半導体装置の特性変動を抑制することができる。

【図面の簡単な説明】

【0008】

【図1】実施例の半導体装置の断面図。

【図2】加工前の半導体基板の断面図。

【図3】実施例の半導体装置の凹部形成工程を説明するための図。

【図4】実施例の半導体装置の耐圧保持領域形成工程を説明するための図。

【図5】実施例の半導体装置のトレンチ形成工程を説明するための図。

【図6】実施例の半導体装置の底部領域形成工程を説明するための図。

【発明を実施するための形態】

【0009】

本明細書が開示する一例の半導体装置では、前記各第２トレンチが前記第１トレンチよりも下側まで延びていてもよい。

【0010】

このような構成では、第１底部領域よりも下側まで延びる第２底部領域をより容易に形成することができる。

【0011】

本明細書が開示する一例の半導体装置では、前記２つの第２トレンチが、前記耐圧保持領域を介して互いに対向する第１側面と、前記第１側面の反対側に位置する第２側面を有していてもよい。前記第１側面の深さが、前記第２側面の深さよりも深くてもよい。

【0012】

このような構成では、第２底部領域を形成する際に、第２側面側よりも第１側面側の深さを深くすることが容易となる。第２底部領域のうち、耐圧保持領域により近い領域でアバランシェ降伏を生じさせることができる。

【0013】

本明細書が開示する一例の半導体装置では、前記各第２底部領域の前記底面が、前記耐圧保持領域に近づくにしたがって下側に変位するように傾斜していてもよい。

【0014】

このような構成では、第２底部領域を形成する際に、第２側面側から第１側面側に向かって（すなわち、耐圧保持領域に近づくにつれて）徐々に第２底部領域の深さを深くすることが容易となる。

【0015】

本明細書が開示する一例の半導体装置では、前記各第２トレンチにおいて、前記第２トレンチの前記底面と前記第１側面とのなす角が鈍角であってもよい。

【0016】

このような構成では、第２トレンチの底面と第１側面との角部近傍に電界が集中することが抑制され、ゲート絶縁膜の絶縁破壊が生じることを抑制することができる。

【0017】

本明細書が開示する一例の半導体装置では、前記ｎ型領域が、前記各第２側面において前記ゲート絶縁膜に接していてもよく、前記ボディ領域が、前記ｎ型領域の下側の前記各第２側面において前記ゲート絶縁膜に接していてもよく、前記ドリフト領域が、前記ボディ領域の下側の前記各第２側面において前記ゲート絶縁膜に接していてもよい。

【0018】

このような構成では、第２トレンチの第２側面側の半導体領域にチャネルを形成することができ、当該半導体領域を電流経路として利用することができる。

【0019】

本明細書が開示する一例の半導体装置では、前記複数の第１トレンチにより構成された第１トレンチセットと前記２つの第２トレンチにより構成された第２トレンチセットとが、特定方向に沿って交互に配列されていてもよく、前記第１トレンチセットが有する前記第１トレンチの数と前記第２トレンチセットが有する前記第２トレンチの数の比が、４：１～２：１の範囲内にあってもよい。

【0020】

このような構成では、第２トレンチセットが上記比率で配置されることで、アバランシェ電流を好適に分散させることができる。

【0021】

（実施例）
図１は、実施例の半導体装置１０を示している。半導体装置１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、半導体基板１２と、電極、絶縁膜等を有している。半導体基板１２は、ＳｉＣ（炭化シリコン）により構成されている。ただし、半導体基板１２を構成する材料は特に限定されず、例えば、Ｓｉ（シリコン）、ＧａＮ（窒化ガリウム）、ダイヤモンド等、他の半導体材料であってもよい。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、半導体基板１２の上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。

【0022】

図１に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、ｙ方向に直線状に長く伸びている。各トレンチ２２は、ｘ方向に間隔を空けて配列されている。各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、半導体基板１２の上面１２ａと層間絶縁膜２８の上面に接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂの略全域に接している。

【0023】

複数のトレンチ２２は、複数の第１トレンチ２２ａと、複数の第２トレンチ２２ｂを有している。図１に示すように、２つの第２トレンチ２２ｂが、複数の第１トレンチ２２ａの間に配置されている。２つの第２トレンチ２２ｂは、複数の第１トレンチ２２ａの間で互いに隣接している。図示されていないが、図１の左側及び右側には、複数の第１トレンチ２２ａ及び複数の第２トレンチ２２ｂが設けられている。具体的には、本実施例では、８つの第１トレンチ２２ａと２つの第２トレンチ２２ｂとが、ｘ方向に沿って交互に配列されている。すなわち、第１トレンチ２２ａと第２トレンチ２２ｂとが、４：１の比でｘ方向に沿って交互に配列されている。以下では、第２トレンチ２２ｂの側面のうち、２つの第２トレンチ２２ｂ同士が対向する側面を第１側面２３ａといい、第１側面２３ａの反対側に位置する側面（第１トレンチ２２ａに対向する側面）を第２側面２３ｂという。

【0024】

第２トレンチ２２ｂでは、第１側面２３ａの深さが、第２側面２３ｂの深さよりも深くなっている。第１側面２３ａの下端と第２側面２３ｂの下端は、底面２５によって接続されている。底面２５は、第２側面２３ｂから第１側面２３ａに向かって下側に変位するように傾斜している。

【0025】

第２トレンチ２２ｂは、第１トレンチ２２ａよりも下側まで延びている。より詳細には、第２トレンチ２２ｂの第１側面２３ａの下端が、第１トレンチ２２ａの下端よりも下側に位置している。第２トレンチ２２ｂの第２側面２３ｂの下端は、第１トレンチ２２ａの下端と略同じ深さに位置している。なお、第１トレンチ２２ａの底面は、半導体基板１２の上面１２ａと略平行である。

【0026】

図１に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、複数の第１底部領域３６ａ、耐圧保持領域４０、複数の第２底部領域３６ｂ、ドリフト領域３４、及びドレイン領域３５が設けられている。

【0027】

各ソース領域３０は、ｎ型である。各ソース領域３０は、２つの第１トレンチ２２ａに挟まれた各領域と、第１トレンチ２２ａと第２トレンチ２２ｂに挟まれた各領域に配置されている。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に設けられている。各ソース領域３０は、上部電極７０にオーミック接触している。各ソース領域３０は、第１トレンチ２２ａの側面及び第２トレンチ２２ｂの第２側面２３ｂにおいて、ゲート絶縁膜２４に接している。

【0028】

ボディ領域３２は、ｐ型である。ボディ領域３２は、２つの第１トレンチ２２ａに挟まれた各領域と、第１トレンチ２２ａと第２トレンチ２２ｂに挟まれた各領域に配置されている。ボディ領域３２は、各ソース領域３０の下側に配置されている。ボディ領域３２は、各ソース領域３０に対して下側から接している。ボディ領域３２は、ソース領域３０の下側で、第１トレンチ２２ａの側面及び第２トレンチ２２ｂの第２側面２３ｂにおいて、ゲート絶縁膜２４に接している。ボディ領域３２は、図示しない位置で上部電極７０にオーミック接触している。

【0029】

各第１底部領域３６ａは、ｐ型である。各第１底部領域３６ａは、対応する第１トレンチ２２ａの底面に露出する範囲に配置されている。各第１底部領域３６ａは、対応する第１トレンチ２２ａ底面においてゲート絶縁膜２４に接している。各第１底部領域３６ａは、第１トレンチ２２ａの底面に沿ってｙ方向に長く伸びている。各第１底部領域３６ａは、図示しない位置でボディ領域３２を介して上部電極７０に接続されている。

【0030】

耐圧保持領域４０は、ｐ型である。耐圧保持領域４０は、２つの隣接する第２トレンチ２２ｂの間に配置されている。耐圧保持領域４０は、半導体基板１２の上面１２ａに露出している。耐圧保持領域４０は、上部電極７０にオーミック接触している。耐圧保持領域４０は、一方の第２トレンチ２２ｂ内のゲート絶縁膜２４から他方の第２トレンチ２２ｂ内のゲート絶縁膜２４まで延びている。耐圧保持領域４０は、第２トレンチ２２ｂの下側まで延びている。耐圧保持領域４０は、各第２トレンチ２２ｂの第１側面２３ａの全域にわたって、ゲート絶縁膜２４に接している。すなわち、２つの第２トレンチ２２ｂに挟まれた領域には、ソース領域３０及びボディ領域３２が配置されていない。

【0031】

各第２底部領域３６ｂは、ｐ型である。各第２底部領域３６ｂは、対応する第２トレンチ２２ｂの底面に露出する範囲に配置されている。各第２底部領域３６ｂは、対応する第２トレンチ２２ｂの底面においてゲート絶縁膜２４に接している。各第２底部領域３６ｂは、第２トレンチ２２ｂの底面に沿ってｙ方向に長く伸びている。各第２底部領域３６ｂは、第２トレンチ２２ｂの第１側面２３ａ側の側面において、耐圧保持領域４０に接続されている。各第２底部領域３６ｂは、耐圧保持領域４０を介して上部電極７０に接続されている。

【0032】

第２底部領域３６ｂでは、第１側面２３ａ側の深さが、第２側面２３ｂ側の深さよりも深くなっている。第２底部領域３６ｂの下面の形状は、第２トレンチ２２ｂの底面２５の形状に倣って傾斜している。すなわち、第２底部領域３６ｂの下面は、第２側面２３ｂ側から第１側面２３ａ側に向かって下側に変位するように傾斜している。

【0033】

第２底部領域３６ｂは、第１底部領域３６ａよりも下側まで延びている。より詳細には、第２底部領域３６ｂの第１側面２３ａ側の下端が、第１底部領域３６ａの下端よりも下側に位置している。第２底部領域３６ｂの第２側面２３ｂ側の下端は、第１底部領域３６ａの下端と略同じ深さに位置している。

【0034】

ドリフト領域３４は、ｎ型である。ドリフト領域３４は、ボディ領域３２の下部と耐圧保持領域４０の下部に跨って分布している。ドリフト領域３４は、ボディ領域３２及び耐圧保持領域４０に対して下側から接している。ドリフト領域３４は、ボディ領域３２の下側で、第１トレンチ２２ａの側面及び第２トレンチ２２ｂの第２側面２３ｂにおいて、ゲート絶縁膜２４に接している。ドリフト領域３４は、第２トレンチ２２ｂの第１側面２３ａには接していない。ドリフト領域３４は、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、第１底部領域３６ａ及び第２底部領域３６ｂに接している。

【0035】

ドレイン領域３５は、ｎ型である。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５のｎ型不純物濃度は、ドリフト領域３４のｎ型不純物濃度よりも高い。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

【0036】

半導体装置１０の使用時には、下部電極７２に上部電極７０よりも高い電位が印加される。ゲート電極２６にゲート閾値以上の電圧を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２にチャネルが形成され、半導体装置１０がオンする。なお、第２トレンチ２２ｂの間の領域にはソース領域３０が存在しないので、第２トレンチ２２ｂの間の領域（すなわち、耐圧保持領域４０）は電流経路として機能しない。ゲート電極２６に印加する電圧をゲート閾値未満まで低下させると、チャネルが消失し、半導体装置１０がオフする。

【0037】

半導体装置１０がオフしている状態では、下部電極７２の電位が上部電極７０の電位よりも遥かに高い。この状態では、ドリフト領域３４は、下部電極７２に近い電位を有する。また、上述したように、第１底部領域３６ａ及び第２底部領域３６ｂは、上部電極７０と略等しい電位を有する。このため、ドリフト領域３４と各底部領域３６ａ、３６ｂの界面のｐｎ接合に高い逆電圧が印加される。したがって、各底部領域３６ａ、３６ｂからドリフト領域３４内に、空乏層が広範囲に広がる。これにより、トレンチ２２の下端近傍での電界集中が抑制され、半導体装置１０の耐圧が確保される。

【0038】

半導体装置１０がオフすると、ボディ領域３２、底部領域３６ａ、３６ｂ、及び耐圧保持領域４０から広がる空乏層により、ドリフト領域３４の略全域が空乏化される。半導体装置１０がオフしている状態で下部電極７２に高電圧が印加されると、半導体基板１２内でアバランシェ降伏が生じ、アバランシェ電流が流れる。

【0039】

本実施例の半導体装置１０では、第２底部領域３６ｂが第１底部領域３６ａよりも下側まで延びている。このため、半導体装置１０がオフしている状態において、第２底部領域３６ｂが配置されている領域では、第１底部領域３６ａが配置されている領域に比べて、等電位線が下側に分布する。このため、第２底部領域３６ｂの下側では、等電位線の間隔が狭くなり、高い電界が集中する。すなわち、本実施例の半導体装置１０では、第２底部領域３６ｂの下端（より詳細には、第２トレンチ２２ｂの第１側面２３ａ側の下端）で優先的にアバランシェ降伏が生じる。第２底部領域３６ｂの下端でアバランシェ降伏が生じると、発生したホールは第２底部領域３６ｂに接続されている耐圧保持領域４０を通って上部電極７０に向かって流れる。上述したように、耐圧保持領域４０は半導体装置１０がオンしたときに電流経路として機能しない。したがって、耐圧保持領域４０を通って上部電極７０に流れるホールの一部が、当該半導体領域に面している（すなわち、第１側面２３ａ側の）ゲート絶縁膜２４に注入されても、半導体装置１０の特性が変動し難い。

【0040】

以上の通り、本実施例の半導体装置１０では、第２底部領域３６ｂにおいて選択的にアバランシェ降伏を生じさせることができる。また、第２底部領域３６ｂに耐圧保持領域４０を接続することで、アバランシェ降伏により生じたホールを耐圧保持領域４０へ流入させることができる。これにより、アバランシェ降伏により生じたホールがボディ領域３２に流入することが抑制される。したがって、ボディ領域３２近傍のゲート絶縁膜２４へのホールの注入を抑制でき、半導体装置の特性変動を抑制することができる。

【0041】

なお、本実施例では、第２底部領域３６ｂの下面が耐圧保持領域４０に近づくにしたがって下側に変位するように傾斜している。このため、第２底部領域３６ｂの下端が耐圧保持領域４０の近傍に配置されている。したがって、アバランシェ降伏により生じたホールが耐圧保持領域４０に流入し易い。これによって、アバランシェ降伏により生じたホールがボディ領域３２側へ流れ難く、ボディ領域３２近傍のゲート絶縁膜２４へのホールの注入がより効果的に抑制される。

【0042】

また、本実施例では、各第２トレンチ２２ｂの第２側面２３ｂに接するようにソース領域３０、ボディ領域３２及びドリフト領域３４が配置されている。したがって、半導体装置１０がオンしているときに第２側面２３ｂに沿って電流経路が形成される。上述したように、アバランシェ降伏は第２底部領域３６ｂのうちの耐圧保持領域４０に近い箇所で発生するので、アバランシェ降伏により生じたホールは第２側面２３ｂの近傍には流入し難い。このため、第２側面２３ｂを覆うゲート絶縁膜２４にはホールが注入され難い。したがって、第２側面２３ｂに沿う電流経路でも、特性の変動は生じ難い。また、第２側面２３ｂに沿って電流経路を設けることで、半導体装置１０のオン抵抗を低減することができる。

【0043】

また、本実施例では、第１トレンチ２２ａと第２トレンチ２２ｂとが、４：１の比でｘ方向に沿って交互に配列されている。このような比率で第２トレンチ２２ｂを配置することにより、アバランシェ電流を好適に分散させることができる。

【0044】

次に、図２～図６を参照して、半導体装置１０について説明する。まず、図２に示す、ＳｉＣにより構成された半導体基板１２を準備する。図２に示すように、半導体基板１２は、ｎ型のドレイン領域３５と、ドレイン領域３５の上面に設けられたｎ型のドリフト領域３４と、ドリフト領域３４の上面に設けられたｐ型のボディ領域３２と、ボディ領域３２の上面に設けられたｎ型のソース領域３０と、を有している。半導体基板１２は、例えば、イオン注入やエピタキシャル成長等の公知の手法を用いて適宜製造することができる。

【0045】

次に、図３に示すように、半導体基板１２の上面１２ａに、開口５２を有するマスク５０を形成する。そして、マスク５０の開口５２を介して、半導体基板１２の上面１２ａに凹部５４を形成する。図３の破線１００ａ及び１００ｂは、それぞれ第１トレンチ２２ａ及び第２トレンチ２２ｂを形成する予定の領域を示している。図３に示すように、この工程では、形成すべき２つの隣接する第２トレンチ２２ｂの幅方向（ｘ方向）の中心同士を結ぶ範囲に段差部５６が位置するように凹部５４を形成する。

【0046】

次に、図４に示すように、ｐ型の耐圧保持領域４０を形成する。ここでは、凹部５４の形成に使用したマスク５０の開口５２を介して、半導体基板１２の上面１２ａからｐ型不純物９０を注入する。ｐ型不純物９０は、半導体基板１２の上面１２ａからソース領域３０及びボディ領域３２を跨いで、ドリフト領域３４に達する範囲に注入される。これにより、半導体基板１２の上面１２ａからソース領域３０及びボディ領域３２を貫通してドリフト領域３４に達する耐圧保持領域４０が形成される。

【0047】

次に、図５に示すように、半導体基板１２の上面１２ａに、開口６２を有するマスク６０を形成した後、エッチングにより、当該マスク６０の開口６２を介して半導体基板１２の上面１２ａに複数のトレンチ２２を形成する。この工程では、半導体基板１２の上面１２ａに複数の第１トレンチ２２ａを形成するとともに、破線で示すように、半導体基板１２の上面１２ａから凹部５４の底面に跨る第２トレンチ２２ｂを形成する。すなわち、幅方向の中心に段差部５６が位置するように、第２トレンチ２２ｂを形成する。このため、凹部５４の深さの分だけ、第１側面２３ａが第２側面２３ｂよりも深い位置まで達する。また、第２トレンチ２２ｂを形成する過程において、段差部５６が均されながらエッチングが進行する。このため、形成された第２トレンチ２２ｂの底面２５は、第２側面２３ｂから第１側面２３ａに向かって下側に変位するように傾斜した形状となる。この工程では、半導体基板１２の上面１２ａからソース領域３０及びボディ領域３２を貫通してドリフト領域３４に達するトレンチ２２が形成される。ただし、第２トレンチ２２ｂの底面２５は、耐圧保持領域４０の下端よりも上側に位置するように第２トレンチ２２ｂが形成される。

【0048】

次に、トレンチ２２の形成に使用したマスク６０を用いて、半導体基板１２の上面１２ａ側からｐ型不純物９２を注入することにより、各トレンチ２２ａ、２２ｂの底面に露出する範囲にｐ型の底部領域３６ａ、３６ｂを形成する。第２トレンチ２２ｂの底面２５が第２側面２３ｂから第１側面２３ａに向かって下側に変位しているので、第２トレンチ２２ｂの底面２５に露出する範囲に形成される第２底部領域３６ｂは、その下面の形状が、底面２５の形状に倣うように形成される。すなわち、この工程で形成される第２底部領域３６ｂは、第１側面２３ａ側において深さが最も深くなる。

【0049】

その後、公知の手法を用いて、ゲート絶縁膜２４、ゲート電極２６、層間絶縁膜２８、上部電極７０、下部電極７２を形成することにより、半導体装置１０が完成する。

【0050】

以上に説明した製造方法では、第２トレンチ２２ｂが第１トレンチ２２ａよりも下側まで延びるように形成される。このため、ｐ型不純物９２の注入条件を変更することなく、第１底部領域３６ａよりも下側まで延びる第２底部領域３６ｂを形成することができる。

【0051】

また、上記の製造方法では、第２トレンチ２２ｂの第１側面２３ａの深さが、第２側面２３ｂの深さよりも深くなるように第２トレンチ２２ｂが形成される。このため、第２底部領域３６ｂを形成する際に、第２側面２３ｂ側よりも第１側面２３ａ側において、第２底部領域３６ｂの深さを深くすることが容易となる。

【0052】

なお、上述した実施例では、第２トレンチ２２ｂが第１トレンチ２２ａよりも下側まで延びている構成であった。しかしながら、例えば、第２トレンチ２２ｂは、底面２５が傾斜していなくてもよいし、第１側面２３ａの深さが第２側面２３ｂの深さより深くなくてもよい。例えば、第２トレンチ２２ｂは第１トレンチ２２ａと同様の形状を有していてもよい。第２底部領域３６ｂが第１底部領域３６ａよりも下側まで延びていれば、第２底部領域３６ｂの下部で選択的にアバランシェ降伏を生じさせることができる。

【0053】

また、上述した実施例において、第２トレンチ２２ｂの第１側面２３ａと底面２５とがなす角が、鈍角であってもよい。例えば、第２トレンチ２２ｂの側面２３ａ、２３ｂを半導体基板１２の上面１２ａに対してより傾斜するように第２トレンチ２２ｂを構成することで、上記角を鈍角とすることができる。このように構成すると、第２トレンチ２２ｂの底面２５と第１側面２３ａとの角部近傍に電界が集中することが抑制され、ゲート絶縁膜２４の絶縁破壊が生じることを抑制することができる。

【0054】

また、上述した実施例では、半導体装置１０としてＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）を例に挙げて説明した。しかしながら、本明細書に開示の技術は、例えば、ＩＧＢＴ（insulated-gate bipolar transistor）に適用してもよい。ドレイン領域３５をｐ型領域に変更することにより、ＩＧＢＴの構造を得ることができる。

【0055】

以下に、本明細書に開示の構成を列記する。
（構成１）
半導体基板と、
前記半導体基板の上面に設けられた複数のトレンチと、
前記トレンチの内面を覆うゲート絶縁膜と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極と、
前記半導体基板の前記上面に接する上部電極と、
を備え、
前記複数のトレンチが、複数の第１トレンチと、前記複数の第１トレンチの間に配置されているとともに互いに隣接している２つの第２トレンチと、を有しており、
前記半導体基板が、
前記各第１トレンチの側面において前記ゲート絶縁膜に接しており、前記上部電極に接しているｎ型領域と、
前記ｎ型領域の下側の前記各第１トレンチの側面において前記ゲート絶縁膜に接しているｐ型のボディ領域と、
前記各第１トレンチの底面において前記ゲート絶縁膜に接しているｐ型の第１底部領域と、
前記２つの前記第２トレンチの間に配置されており、前記上部電極に接しており、一方の前記第２トレンチ内の前記ゲート絶縁膜から他方の前記第２トレンチ内の前記ゲート絶縁膜まで延びているｐ型の耐圧保持領域と、
前記各第２トレンチの底面において前記ゲート絶縁膜に接しており、前記耐圧保持領域に接続されており、前記第１底部領域よりも下側まで延びているｐ型の第２底部領域と、
前記ボディ領域の下部と前記耐圧保持領域の下部に跨って分布しており、前記ボディ領域の下側の前記各第１トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ｎ型領域から分離されており、前記第１底部領域と前記第２底部領域に接しているｎ型のドリフト領域と、
を有している、
半導体装置。
（構成２）
前記各第２トレンチが前記第１トレンチよりも下側まで延びている、構成１に記載の半導体装置。
（構成３）
前記２つの第２トレンチが、前記耐圧保持領域を介して互いに対向する第１側面と、前記第１側面の反対側に位置する第２側面を有しており、
前記第１側面の深さが、前記第２側面の深さよりも深い、構成１または２に記載の半導体装置。
（構成４）
前記各第２底部領域の前記底面が、前記耐圧保持領域に近づくにしたがって下側に変位するように傾斜している、構成３に記載の半導体装置。
（構成５）
前記各第２トレンチにおいて、前記第２トレンチの前記底面と前記第１側面とのなす角が鈍角である、構成３または４に記載の半導体装置。
（構成６）
前記ｎ型領域が、前記各第２側面において前記ゲート絶縁膜に接しており、
前記ボディ領域が、前記ｎ型領域の下側の前記各第２側面において前記ゲート絶縁膜に接しており、
前記ドリフト領域が、前記ボディ領域の下側の前記各第２側面において前記ゲート絶縁膜に接している、構成３～５のいずれかに記載の半導体装置。
（構成７）
前記複数の第１トレンチにより構成された第１トレンチセットと前記２つの第２トレンチにより構成された第２トレンチセットとが、特定方向に沿って交互に配列されており、
前記第１トレンチセットが有する前記第１トレンチの数と前記第２トレンチセットが有する前記第２トレンチの数の比が、４：１～２：１の範囲内にある、構成１～６のいずれかに記載の半導体装置。

【0056】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0057】

１０：半導体装置
１２：半導体基板
１２ａ：上面
１２ｂ：下面
２２ａ：第１トレンチ
２２ｂ：第２トレンチ
２３ａ：第１側面
２３ｂ：第２側面
２４：ゲート絶縁膜
２５：底面
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６ａ：第１底部領域
３６ｂ：第２底部領域
４０：耐圧保持領域
７０：上部電極
７２：下部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】