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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024131868
(43)【公開日】2024-09-30
(54)【発明の名称】情報処理装置及びメモリシステム
(51)【国際特許分類】
G11C 11/56 20060101AFI20240920BHJP
G11C 16/04 20060101ALI20240920BHJP
G11C 15/04 20060101ALI20240920BHJP
G06F 12/00 20060101ALI20240920BHJP
G06F 17/16 20060101ALI20240920BHJP
【ＦＩ】
G11C11/56 220
G11C16/04 170
G11C15/04 601R
G11C15/04 631F
G06F12/00 592
G06F17/16 L
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023042356
(22)【出願日】2023-03-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100103263
【弁理士】
【氏名又は名称】川崎 康
(72)【発明者】
【氏名】川澄 篤
(72)【発明者】
【氏名】前田 高志
(72)【発明者】
【氏名】滋賀 秀裕
【テーマコード（参考）】
5B056
5B160
5B225
【Ｆターム（参考）】
5B056BB37
5B160AC15
5B225BA01
5B225BA19
5B225DA01
5B225EA05
(57)【要約】
【課題】演算結果を迅速かつ精度よく読み出すことができるようにする。
【解決手段】情報処理装置は、第１配線に接続されるとともに、複数の第２配線に接続されるストリングを備え、ストリングは、一端が第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、各トランジスタ対は、電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、各ゲートには、それぞれ異なる第２配線が接続され、第１トランジスタは、第１ベクトルの対応する第１要素を表す第１データに応じた第１閾値に設定され、第２トランジスタは、第１データの補数データである第２データに応じた第２閾値に設定され、第１トランジスタのゲートに接続される第２配線には、第２ベクトルの対応する第２要素を表す第３データに応じた電圧が印加され、第２トランジスタのゲートに接続される第２配線には、第３データの補数データである第４データに応じた電圧が印加される。
【選択図】図１
【解決手段】情報処理装置は、第１配線に接続されるとともに、複数の第２配線に接続されるストリングを備え、ストリングは、一端が第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、各トランジスタ対は、電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、各ゲートには、それぞれ異なる第２配線が接続され、第１トランジスタは、第１ベクトルの対応する第１要素を表す第１データに応じた第１閾値に設定され、第２トランジスタは、第１データの補数データである第２データに応じた第２閾値に設定され、第１トランジスタのゲートに接続される第２配線には、第２ベクトルの対応する第２要素を表す第３データに応じた電圧が印加され、第２トランジスタのゲートに接続される第２配線には、第３データの補数データである第４データに応じた電圧が印加される。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数の第１要素を含む第１ベクトルと、前記複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する前記第１要素及び前記第２要素が一致又は類似するか否かを検出する情報処理装置であって、
第１配線に接続されるとともに、複数の第２配線に接続されるストリングを備え、
前記ストリングは、一端が前記第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、
前記複数のトランジスタ対のそれぞれは、前記電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ異なる前記第２配線が接続され、
前記第１トランジスタは、前記第１ベクトルの対応する前記第１要素を表す第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第１トランジスタのゲートに接続される前記第２配線には、前記第２ベクトルの対応する前記第２要素を表す第３データに応じた電圧が印加され、
前記第２トランジスタのゲートに接続される前記第２配線には、前記第３データの補数データである第４データに応じた電圧が印加される、
情報処理装置。
第１配線に接続されるとともに、複数の第２配線に接続されるストリングを備え、
前記ストリングは、一端が前記第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、
前記複数のトランジスタ対のそれぞれは、前記電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ異なる前記第２配線が接続され、
前記第１トランジスタは、前記第１ベクトルの対応する前記第１要素を表す第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第１トランジスタのゲートに接続される前記第２配線には、前記第２ベクトルの対応する前記第２要素を表す第３データに応じた電圧が印加され、
前記第２トランジスタのゲートに接続される前記第２配線には、前記第３データの補数データである第４データに応じた電圧が印加される、
情報処理装置。
【請求項2】
前記ストリングは、前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似するときに、前記複数のトランジスタ対におけるすべての前記第１トランジスタ及び前記第２トランジスタがオンし、前記第１配線との間の電流に応じて、前記第１配線の電圧を変化させる、
請求項１に記載の情報処理装置。
請求項１に記載の情報処理装置。
【請求項3】
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタは、対応する前記第３データに応じた電圧と対応する前記第１データに応じた前記第１閾値との関係に応じてオン又はオフし、
前記複数のトランジスタ対のそれぞれにおける前記第２トランジスタは、対応する前記第４データに応じた電圧と対応する前記第２データに応じた前記第２閾値との関係に応じてオン又はオフする、
請求項１に記載の情報処理装置。
前記複数のトランジスタ対のそれぞれにおける前記第２トランジスタは、対応する前記第４データに応じた電圧と対応する前記第２データに応じた前記第２閾値との関係に応じてオン又はオフする、
請求項１に記載の情報処理装置。
【請求項4】
前記複数のトランジスタ対のそれぞれを構成する前記第１トランジスタ及び前記第２トランジスタの間に接続され、前記第１トランジスタ及び前記第２トランジスタのゲート電圧よりも高い所定の電圧がゲートに印加されてオン動作する第３トランジスタを備える、
請求項１に記載の情報処理装置。
請求項１に記載の情報処理装置。
【請求項5】
前記第１ベクトルは、それぞれ前記複数の第１要素を含む第３ベクトル及び第４ベクトルを有し、
前記第２ベクトルは、それぞれ前記複数の第２要素を含む第５ベクトル及び第６ベクトルを有し、
前記ストリングは、前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタを用いて、前記第３ベクトルにおける前記複数の第１要素と前記第５ベクトルにおける前記複数の第２要素との一致又は類似の検出と、前記第４ベクトルにおける前記複数の第１要素と前記第６ベクトルにおける前記複数の第２要素との一致又は類似の検出と、を交互に行う、
請求項４に記載の情報処理装置。
前記第２ベクトルは、それぞれ前記複数の第２要素を含む第５ベクトル及び第６ベクトルを有し、
前記ストリングは、前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタを用いて、前記第３ベクトルにおける前記複数の第１要素と前記第５ベクトルにおける前記複数の第２要素との一致又は類似の検出と、前記第４ベクトルにおける前記複数の第１要素と前記第６ベクトルにおける前記複数の第２要素との一致又は類似の検出と、を交互に行う、
請求項４に記載の情報処理装置。
【請求項6】
前記ストリングは、
前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタのうち、前記第１配線に近い側から奇数番目に順に接続された２つ以上のトランジスタからなる第１トランジスタ群に、前記第１ベクトルの前記複数の第１要素を表す前記第１データに応じた前記第１閾値を設定するとともに、前記第１トランジスタ群を構成する各トランジスタのゲートに前記第２ベクトルの前記複数の第２要素を表す前記第３データに応じた電圧を印加し、かつ前記第１配線に近い側から偶数番目に接続された各トランジスタのゲートに前記第３データに応じた電圧よりも大きい所定の電圧レベルの電圧を印加する第１動作と、
前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタのうち、前記第１配線に近い側から偶数番目に順に接続された２つ以上のトランジスタからなる第２トランジスタ群に、前記第１ベクトルの前記第１データの補数データである前記第２データに応じた前記第２閾値を設定するとともに、前記第２トランジスタ群を構成する各トランジスタのゲートに前記第２ベクトルの第３データの補数データである前記第４データに応じた電圧を印加し、かつ前記第１配線に近い側から奇数番目に接続された各トランジスタのゲートに前記第４データに応じた電圧よりも大きい所定の電圧レベルの電圧を印加する第２動作と、を交互に行う、
請求項４に記載の情報処理装置。
前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタのうち、前記第１配線に近い側から奇数番目に順に接続された２つ以上のトランジスタからなる第１トランジスタ群に、前記第１ベクトルの前記複数の第１要素を表す前記第１データに応じた前記第１閾値を設定するとともに、前記第１トランジスタ群を構成する各トランジスタのゲートに前記第２ベクトルの前記複数の第２要素を表す前記第３データに応じた電圧を印加し、かつ前記第１配線に近い側から偶数番目に接続された各トランジスタのゲートに前記第３データに応じた電圧よりも大きい所定の電圧レベルの電圧を印加する第１動作と、
前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタのうち、前記第１配線に近い側から偶数番目に順に接続された２つ以上のトランジスタからなる第２トランジスタ群に、前記第１ベクトルの前記第１データの補数データである前記第２データに応じた前記第２閾値を設定するとともに、前記第２トランジスタ群を構成する各トランジスタのゲートに前記第２ベクトルの第３データの補数データである前記第４データに応じた電圧を印加し、かつ前記第１配線に近い側から奇数番目に接続された各トランジスタのゲートに前記第４データに応じた電圧よりも大きい所定の電圧レベルの電圧を印加する第２動作と、を交互に行う、
請求項４に記載の情報処理装置。
【請求項7】
複数の前記第１配線が配置され、
前記複数の第１配線のそれぞれには、少なくとも１つの前記ストリングの一端が接続される、
請求項１に記載の情報処理装置。
前記複数の第１配線のそれぞれには、少なくとも１つの前記ストリングの一端が接続される、
請求項１に記載の情報処理装置。
【請求項8】
前記第１配線には、複数の前記ストリングのそれぞれの一端が接続され、
前記複数のストリングのそれぞれは、それぞれ異なる前記第１ベクトルと、共通の前記第２ベクトルとの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するか否かを検出し、
前記第１配線の電圧は、前記複数のストリングのうち、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するストリングの数が多いほど、より大きく引き下げられる、
請求項１に記載の情報処理装置。
前記複数のストリングのそれぞれは、それぞれ異なる前記第１ベクトルと、共通の前記第２ベクトルとの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するか否かを検出し、
前記第１配線の電圧は、前記複数のストリングのうち、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するストリングの数が多いほど、より大きく引き下げられる、
請求項１に記載の情報処理装置。
【請求項9】
前記第１配線の電圧を記憶する配線電圧記憶部を備え、
前記複数のストリングは、それぞれ異なるタイミングで、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似するか否かを検出し、
前記配線電圧記憶部は、前記複数のストリングのそれぞれにおいて、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似することが検出されるたびに、記憶される電圧を引き下げる、
請求項８に記載の情報処理装置。
前記複数のストリングは、それぞれ異なるタイミングで、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似するか否かを検出し、
前記配線電圧記憶部は、前記複数のストリングのそれぞれにおいて、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似することが検出されるたびに、記憶される電圧を引き下げる、
請求項８に記載の情報処理装置。
【請求項10】
前記第１トランジスタは、前記第３データに応じた電圧が前記第１データに応じた前記第１閾値の電圧以上のときにオンし、
前記第２トランジスタは、前記第４データに応じた電圧が前記第２データに応じた前記第２閾値の電圧以上のときにオンする、
請求項１に記載の情報処理装置。
前記第２トランジスタは、前記第４データに応じた電圧が前記第２データに応じた前記第２閾値の電圧以上のときにオンする、
請求項１に記載の情報処理装置。
【請求項11】
前記第１トランジスタは、前記第３データに応じた電圧が前記第１データに応じた前記第１閾値の電圧から第１電圧だけ低い電圧以上のときにオンし、
前記第２トランジスタは、前記第４データに応じた電圧が前記第２データの補数に応じた前記第２閾値の電圧から前記第１電圧だけ低い電圧以上のときにオンする、
請求項１に記載の情報処理装置。
前記第２トランジスタは、前記第４データに応じた電圧が前記第２データの補数に応じた前記第２閾値の電圧から前記第１電圧だけ低い電圧以上のときにオンする、
請求項１に記載の情報処理装置。
【請求項12】
複数の前記第１配線が配置され、
前記複数の第１配線のそれぞれには、少なくとも１つの前記ストリングの一端が接続され、
前記複数の第１配線に接続された複数の前記ストリングに接続される前記複数の第２配線の電圧を連続的又は段階的に変化させている期間内に、最も早く電圧レベルが低下した前記第１配線に接続されたストリングにおいて、前記第１ベクトル及び前記第２ベクトルの類似度が最も高いと決定される、
請求項１１に記載の情報処理装置。
前記複数の第１配線のそれぞれには、少なくとも１つの前記ストリングの一端が接続され、
前記複数の第１配線に接続された複数の前記ストリングに接続される前記複数の第２配線の電圧を連続的又は段階的に変化させている期間内に、最も早く電圧レベルが低下した前記第１配線に接続されたストリングにおいて、前記第１ベクトル及び前記第２ベクトルの類似度が最も高いと決定される、
請求項１１に記載の情報処理装置。
【請求項13】
第１トランジスタ及び第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの各一端に接続される第１配線と、
前記第１トランジスタのゲートに接続される第２配線と、
前記第２トランジスタのゲートに接続される第３配線と、を備え、
前記第１トランジスタは、第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され
前記第２配線には、第３データに応じた電圧が印加され、
前記第３配線には、前記第３データの補数データである第４データに応じた電圧が印加される、
情報処理装置。
前記第１トランジスタ及び前記第２トランジスタの各一端に接続される第１配線と、
前記第１トランジスタのゲートに接続される第２配線と、
前記第２トランジスタのゲートに接続される第３配線と、を備え、
前記第１トランジスタは、第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され
前記第２配線には、第３データに応じた電圧が印加され、
前記第３配線には、前記第３データの補数データである第４データに応じた電圧が印加される、
情報処理装置。
【請求項14】
前記第１配線は、前記第１トランジスタ及び前記第２トランジスタがともにオフするときに、前記第１トランジスタ又は前記第２トランジスタの少なくとも一方がオンするときよりも高い電圧に引き上げられた状態となる、
請求項１３に記載の情報処理装置。
請求項１３に記載の情報処理装置。
【請求項15】
前記第１トランジスタは、前記第２配線上の前記第３データに応じた電圧が前記第１閾値以下のときにオフし、
前記第２トランジスタは、前記第３配線上の前記第４データに応じた電圧が前記第２閾値以下のときにオフする、
請求項１４に記載の情報処理装置。
前記第２トランジスタは、前記第３配線上の前記第４データに応じた電圧が前記第２閾値以下のときにオフする、
請求項１４に記載の情報処理装置。
【請求項16】
前記第１トランジスタは、前記第２配線上の前記第３データに応じた電圧から第１電圧だけ低い電圧が前記第１閾値以下のときにオフし、
前記第２トランジスタは、前記第３配線上の前記第４データに応じた電圧より前記第１電圧だけ低い電圧が前記第２閾値以下のときにオフする、
請求項１４に記載の情報処理装置。
前記第２トランジスタは、前記第３配線上の前記第４データに応じた電圧より前記第１電圧だけ低い電圧が前記第２閾値以下のときにオフする、
請求項１４に記載の情報処理装置。
【請求項17】
複数の第１要素を含む第１ベクトルと、前記複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似することを検出可能な複数の前記第１配線と、
前記複数の第１配線のそれぞれに一端が接続される複数の第１トランジスタ対と、を備え、
前記複数の第１トランジスタ対のそれぞれごとに、前記第２配線及び前記第３配線が設けられ、
前記複数の第１トランジスタ対のそれぞれは、前記第１トランジスタ及び前記第２トランジスタを有する、
請求項１３に記載の情報処理装置。
前記複数の第１配線のそれぞれに一端が接続される複数の第１トランジスタ対と、を備え、
前記複数の第１トランジスタ対のそれぞれごとに、前記第２配線及び前記第３配線が設けられ、
前記複数の第１トランジスタ対のそれぞれは、前記第１トランジスタ及び前記第２トランジスタを有する、
請求項１３に記載の情報処理装置。
【請求項18】
前記複数の第１配線を所定の電圧レベルに設定し、前記複数の第１トランジスタ対のゲート電圧を初期設定した状態から、前記ゲート電圧を連続的又は段階的に変化させている期間内に、前記複数の第１配線のうち、最も遅く電圧レベルが前記所定の電圧レベルから低下した前記第１配線に接続された前記第１トランジスタ対において、前記第１ベクトル及び前記第２ベクトルの類似度が最も高いと決定される、
請求項１７に記載の情報処理装置。
請求項１７に記載の情報処理装置。
【請求項19】
前記第１配線の電圧を記憶する配線電圧記憶部を備え、
前記第１配線には、複数の第２トランジスタ対が接続され、
前記複数の第２トランジスタ対のそれぞれは、前記第１トランジスタ及び前記第２トランジスタを有し、
前記複数の第２トランジスタ対は、それぞれ異なるタイミングで、第１ベクトル及び第２ベクトルの対応する第１要素及び第２要素のすべてが一致又は類似するか否かを検出し、
前記配線電圧記憶部は、前記複数の第２トランジスタ対のそれぞれが、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素のすべてが一致又は類似することを検出するたびに、記憶される電圧を引き上げる、
請求項１３に記載の情報処理装置。
前記第１配線には、複数の第２トランジスタ対が接続され、
前記複数の第２トランジスタ対のそれぞれは、前記第１トランジスタ及び前記第２トランジスタを有し、
前記複数の第２トランジスタ対は、それぞれ異なるタイミングで、第１ベクトル及び第２ベクトルの対応する第１要素及び第２要素のすべてが一致又は類似するか否かを検出し、
前記配線電圧記憶部は、前記複数の第２トランジスタ対のそれぞれが、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素のすべてが一致又は類似することを検出するたびに、記憶される電圧を引き上げる、
請求項１３に記載の情報処理装置。
【請求項20】
複数の第１要素を含む第１ベクトルと、前記複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する前記第１要素及び前記第２要素が一致又は類似するか否かを検出するメモリシステムであって、
第１配線及び複数の第２配線を有する不揮発性メモリと、
前記第１配線上の電圧信号をセンスするセンスアンプと、
前記センスアンプでセンスされた電圧信号に基づいて、前記第１ベクトル及び前記第２ベクトルの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するか否かを決定する決定部と、を備え、
前記不揮発性メモリは、
前記第１配線に接続されるとともに、前記複数の第２配線に接続されるストリングを備え、
前記ストリングは、一端が前記第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、
前記複数のトランジスタ対のそれぞれは、前記電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ異なる前記第２配線が接続され、
前記第１トランジスタは、前記第１ベクトルの対応する前記第１要素を表す第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第１トランジスタのゲートに接続される前記第２配線には、前記第２ベクトルの対応する前記第２要素を表す第３データに応じた電圧が印加され、
前記第２トランジスタのゲートに接続される前記第２配線には、前記第３データの補数データである第４データに応じた電圧が印加され、
前記ストリングは、前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似するときに、前記複数のトランジスタ対におけるすべての前記第１トランジスタ及び前記第２トランジスタがオンし、前記第１配線との間の電流に応じて、前記第１配線の電圧を変化させる、
メモリシステム。
第１配線及び複数の第２配線を有する不揮発性メモリと、
前記第１配線上の電圧信号をセンスするセンスアンプと、
前記センスアンプでセンスされた電圧信号に基づいて、前記第１ベクトル及び前記第２ベクトルの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するか否かを決定する決定部と、を備え、
前記不揮発性メモリは、
前記第１配線に接続されるとともに、前記複数の第２配線に接続されるストリングを備え、
前記ストリングは、一端が前記第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、
前記複数のトランジスタ対のそれぞれは、前記電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ異なる前記第２配線が接続され、
前記第１トランジスタは、前記第１ベクトルの対応する前記第１要素を表す第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第１トランジスタのゲートに接続される前記第２配線には、前記第２ベクトルの対応する前記第２要素を表す第３データに応じた電圧が印加され、
前記第２トランジスタのゲートに接続される前記第２配線には、前記第３データの補数データである第４データに応じた電圧が印加され、
前記ストリングは、前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似するときに、前記複数のトランジスタ対におけるすべての前記第１トランジスタ及び前記第２トランジスタがオンし、前記第１配線との間の電流に応じて、前記第１配線の電圧を変化させる、
メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、情報処理装置及びメモリシステムに関する。
【背景技術】
【0002】
積和演算などの大量の演算処理を、半導体メモリを用いて高速に実行するＣＩＭ（Computation In Memory)が注目されている。
【0003】
ＣＩＭでは、例えば、演算処理に用いられる第１入力データを例えばメモリセルに記憶し、ワード線に第２入力データに応じた電圧信号を与えて、メモリセルに接続されるビット線の電圧レベルを演算結果に応じて変化させる。
【0004】
最近の半導体メモリは微細化が進んでおり、ビット線の電圧範囲も小さくなっており、ビット線の電圧レベルがノイズ及びリーク電圧の影響を受けやすくなっている。よって、ビット線の電圧値から演算結果を正しく検出するのは容易ではない。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第2021/0407595号明細書
【特許文献2】米国特許公報第9595330号
【特許文献3】米国特許公報第9001545号
【発明の概要】
【発明が解決しようとする課題】
【0006】
そこで、本発明の実施形態では、演算結果を精度よく読み出すことが可能な情報処理装置及びメモリシステムを提供するものである。
【課題を解決するための手段】
【0007】
上記の課題を解決するために、本発明の一実施形態によれば、複数の第１要素を含む第１ベクトルと、前記複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する前記第１要素及び前記第２要素が一致又は類似するか否かを検出する情報処理装置であって、
第１配線に接続されるとともに、複数の第２配線に接続されるストリングを備え、
前記ストリングは、一端が前記第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、
前記複数のトランジスタ対のそれぞれは、前記電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ異なる前記第２配線が接続され、
前記第１トランジスタは、前記第１ベクトルの対応する前記第１要素を表す第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第１トランジスタのゲートに接続される前記第２配線には、前記第２ベクトルの対応する前記第２要素を表す第３データに応じた電圧が印加され、
前記第２トランジスタのゲートに接続される前記第２配線には、前記第３データの補数データである第４データに応じた電圧が印加される、
情報処理装置が提供される。
第１配線に接続されるとともに、複数の第２配線に接続されるストリングを備え、
前記ストリングは、一端が前記第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、
前記複数のトランジスタ対のそれぞれは、前記電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ異なる前記第２配線が接続され、
前記第１トランジスタは、前記第１ベクトルの対応する前記第１要素を表す第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第１トランジスタのゲートに接続される前記第２配線には、前記第２ベクトルの対応する前記第２要素を表す第３データに応じた電圧が印加され、
前記第２トランジスタのゲートに接続される前記第２配線には、前記第３データの補数データである第４データに応じた電圧が印加される、
情報処理装置が提供される。
【図面の簡単な説明】
【0008】
【図1】第１の実施形態に係る情報処理装置の主要部の回路図。
【図2】ストリング内の１つのトランジスタ対を構成する第１トランジスタと第２トランジスタを抜き出した図。
【図4】第１トランジスタと第２トランジスタのゲートにワード線を介して印加されるクエリのビット値と電位レベルとの対応関係を示す図。
【図5A】第１トランジスタのクエリ又はキーがＸの場合のクエリとキーの電圧レベルを示す図。
【図5B】第２トランジスタのクエリ又はキーがＸの場合のクエリとキーの電圧レベルを示す図。
【図6】クエリとキーが２値データの例を示す図。
【図7】クエリとキーが多値データである例を示す図。
【図8】クエリとキーが３ビットの多値データである場合のストリング内の第１トランジスタと第２トランジスタを示す図。
【図9】第１トランジスタと第２トランジスタの閾値とゲート電圧との関係を示す図。
【図10A】複数本のビット線のそれぞれに１つのストリングが接続される第１例に係るメモリセルアレイの模試的な平面レイアウト図。
【図10B】複数本のビット線のそれぞれに複数のストリングが接続される第２例に係るメモリセルアレイの模式的な平面レイアウト図。
【図10C】複数本のビット線のそれぞれに複数のストリングが接続される第３例に係るメモリセルアレイの模試的な平面レイアウト図。
【図11】第２の実施形態に係る情報処理装置の主要部の回路図。
【図13A】第３の実施形態に係る情報処理装置の主要部の回路図。
【図15】第１トランジスタと第２トランジスタのゲートにワード線を介して印加されるクエリのビット情報と電位レベルとの対応関係を示す図。
【図17A】第１トランジスタのクエリＱ及びキーＫがＸの場合の閾値分布とゲート電圧の関係を示す図。
【図17B】第２トランジスタのクエリ／Ｑ及びキー／ＫがＸの場合の閾値分布とゲート電圧の関係を示す図。
【図18A】第３の実施形態に係る情報処理装置が有する第１例に係るメモリセルアレイの模式的な平面レイアウト図。
【図18B】第２例に係るメモリセルアレイの模式的な平面レイアウト図。
【図18C】第３例に係るメモリセルアレイの模式的な平面レイアウト図。
【図19】類似検索を行うことが可能な情報処理装置の回路図。
【図20】式（１１）のクエリＱとキーＫの関係を説明する図。
【図21】類似検索の範囲を一般化した回路図。
【図22】第４の実施形態に係る情報処理装置の回路図。
【図23】第４の実施形態に係る情報処理装置が有するメモリセルアレイの平面レイアウト図。
【図24】第４の実施形態の一変形例に係る情報処理装置の主要部の回路図。
【図26】第１、第２、第３又は第４の実施形態に係る情報処理装置を備えるメモリシステムのブロック図。
【発明を実施するための形態】
【0009】
以下、図面を参照して、情報処理装置及びメモリシステムの実施形態について説明する。以下では、情報処理装置及びメモリシステムの主要な構成部分を中心に説明するが、情報処理装置及びメモリシステムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【0010】
（第１の実施形態）
図１は第１の実施形態に係る情報処理装置１の主要部の回路図である。図１の情報処理装置１は、複数の第１要素を含む第１ベクトルと、複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する第１要素及び第２要素が一致又は類似するか否かを検出する。
図１は第１の実施形態に係る情報処理装置１の主要部の回路図である。図１の情報処理装置１は、複数の第１要素を含む第１ベクトルと、複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する第１要素及び第２要素が一致又は類似するか否かを検出する。
【0011】
図１の情報処理装置１は、第１配線に接続されるとともに、複数の第２配線に接続されるストリング２を備える。以下では、第１配線をビット線ＢＬ、第２配線をワード線ＷＬ１～ＷＬｎと呼ぶが、第１配線をワード線ＷＬ１～ＷＬｎ、第２配線をビット線ＢＬとしてもよい。本明細書では、複数のワード線ＷＬ１～ＷＬｎを総称して、単にＷＬと呼ぶことがある。
【0012】
ストリング２は、一端がビット線ＢＬに接続されて、それぞれがカスコード接続される複数のトランジスタ対３を有する。図１では、１本のビット線ＢＬに１つのストリング２のみが接続されているが、後述するように、１本のビット線ＢＬに複数のストリング２が接続される構成も取り得る。また、後述するように、複数のビット線ＢＬのそれぞれに１つ以上のストリング２が接続される構成も取り得る。ストリング２の他端は基準電圧ノード（例えば接地ノード）に接続されている。
【0013】
複数のトランジスタ対３のそれぞれは、カスコード接続される第１トランジスタＱ１及び第２トランジスタＱ２を有する。複数のトランジスタ対３のそれぞれにおける第１トランジスタＱ１及び第２トランジスタＱ２のゲートには、それぞれ異なるワード線ＷＬ、／ＷＬが接続される。本明細書では、あるデータＡの補数データを／Ａと表記する。補数データ／Ａは、データＡの各ビットを反転させたデータである。
【0014】
第１トランジスタＱ１は、第１ベクトルの対応する第１要素を表す第１データに応じた第１閾値に設定される。第２トランジスタＱ２は、第１データの補数データである第２データに応じた第２閾値に設定される。第１データの補数データとは、第１データの各ビット値を反転させたデータである。このように、第１データと第２データは、各ビットが互いに反転している。
【0015】
第１トランジスタＱ１のゲートに接続されるワード線ＷＬには、第２ベクトルの対応する第２要素を表す第３データに応じた電圧が印加される。第２トランジスタＱ２のゲートに接続されるワード線／ＷＬには、第３データの補数データである第４データに応じた電圧が印加される。第３データの補数データとは、第３データの各ビット値を反転させたデータである。
【0016】
ストリング２は、第１ベクトル及び第２ベクトルの対応する第１要素及び第２要素がすべて一致するときに、複数のトランジスタ対３におけるすべての第１トランジスタＱ１及び第２トランジスタＱ２がオンし、ビット線ＢＬからの電流を引き込んで、ビット線ＢＬの電圧を引き下げる。
【0017】
このように、第１ベクトルと第２ベクトルの対応する第１要素及び第２要素がすべて一致した場合のみ、ビット線ＢＬの電圧が低下する。よって、ビット線ＢＬの電圧をモニタリングすることで、第１ベクトルと第２ベクトルの対応する第１要素及び第２要素がすべて一致したか否かを簡易かつ迅速に検出できる。
【0018】
ストリング２を構成する複数のトランジスタ対３は、例えばメモリセルアレイに設けられる。メモリセルアレイは、例えばＮＡＮＤフラッシュメモリセルアレイである。
【0019】
各ストリング２内の複数のトランジスタ対３のそれぞれを構成する第１トランジスタＱ１及び第２トランジスタＱ２は、１ビット以上のビット数のキーＫを記憶するために用いられる。まずは、キーＫが２値（０又は１）の例を説明する。なお、本明細書では、上述した第１データをキーＫと称する場合がある。第１データの補数データである第２データはキーＫの補数データに対応する。キーＫの補数データは／Ｋと表記される。
【0020】
ストリング２内の第１トランジスタＱ１は、キーＫのビット値を記憶し、第１トランジスタＱ１にカスコード接続される第２トランジスタＱ２は、キーＫの補数データを記憶する。キーＫの補数データとは、キーＫのビット値を反転したデータである。例えば、第１トランジスタＱ１が０を記憶する場合は、第２トランジスタＱ２は１を記憶する。
【0021】
本明細書において、第１トランジスタＱ１が０を記憶するとは、第１トランジスタＱ１の閾値を０に設定することを意味する。実際には、第１トランジスタＱ１の閾値は０に対応する電圧レベルに設定されるが、本明細書では、簡略化のために、閾値を０に設定するものとして説明する。
【0022】
ストリング２内の複数のトランジスタ対３のそれぞれには、２本のワード線ＷＬ、／ＷＬが接続されている。より詳細には、複数のトランジスタ対３のそれぞれごとに、別々の２本のワード線（ＷＬ１、／ＷＬ１）、…、（ＷＬｎ、／ＷＬｎ）が接続されている。２本のワード線ＷＬ、／ＷＬには、それぞれ第３データ及び第４データに応じた電圧が印加される。本明細書では、各トランジスタ対３を構成する第１トランジスタＱ１のゲートにワード線ＷＬが接続され、第２トランジスタＱ２のゲートにワード線／ＷＬが接続され、ワード線ＷＬに第３データが印加され、ワード線／ＷＬに第４データが印加されるものとする。
【0023】
第３データ及び第４データはそれぞれ複数ビットからなり、第４データは、第３データの補数データである。第３データと第４データのビット数は任意であるが、まずは、第３データと第４データが２値（０又は１）の例を説明する。
【0024】
本実施形態に係る情報処理装置１は、ストリング２内の複数のトランジスタ対３のそれぞれごとに、外部から入力される１ビット以上のビット数のクエリＱが、各トランジスタ対３に記憶されたキーＫに一致するか否かを検出する。なお、本明細書では、上述した第３データをクエリＱと称する場合がある。第３データの補数データである第４データはクエリＱの補数データに対応する。クエリＱの補数データは／Ｑと表記される。
【0025】
本実施形態では、各ストリング２内の複数のトランジスタ対３のそれぞれにおける第１トランジスタＱ１にキーＫ（第１データ）を記憶し、第２トランジスタＱ２にキーＫの補数データ（第２データ）を記憶する。各ストリング２内の第１トランジスタＱ１の各ゲートに接続されるワード線ＷＬ１～ＷＬｎからクエリＱ（第３データ）を入力し、各ストリング２内の第２トランジスタＱ２の各ゲートに接続されるワード線／ＷＬ１～／ＷＬｎからクエリＱの補数データ／Ｑ（第４データ）を入力する。ストリング２内の第１トランジスタＱ１及び第２トランジスタＱ２で、クエリＱとキーＫを比較する。
【0026】
図２はストリング２内の１つのトランジスタ対３を構成する第１トランジスタＱ１と第２トランジスタＱ２を抜き出した図である。図２に示すように、第１トランジスタＱ１に記憶されるキーＫ（第１データ）と、第２トランジスタＱ２に記憶されるキー／Ｋ（第２データ）は、互いに補数の関係にある。例えば、キーＫが０の場合、キー／Ｋは１である。このように、第１トランジスタＱ１と第２トランジスタＱ２には、互いに補数の関係にある第１データ及び第２データに応じた電圧が書き込まれることから、第１トランジスタＱ１の閾値と第２トランジスタＱ２の閾値は互いに異なる値になる。第１トランジスタＱ１の閾値は第１閾値であり、第２トランジスタＱ２の閾値は第２閾値である。
【0027】
図３は、図２のキーＫ（第１データ）と、第１トランジスタＱ１の第１閾値と、第２トランジスタＱ２の第２閾値との対応関係を示す図である。図３の例では、キーＫは１ビットの２値データである。図３に示すように、キーＫが０の場合、第１トランジスタＱ１の第１閾値はＶth_low、第２トランジスタＱ２の第２閾値はＶth_highに設定される。キーＫが１の場合、第１トランジスタＱ１の第１閾値はＶth_high、第２トランジスタＱ２の第２閾値はＶth_lowに設定される。Ｖth_highは、Ｖth_lowよりも高い電位レベルである。なお、キーＫがＸの場合は、第１トランジスタＱ１の第１閾値と第２トランジスタＱ２の第２閾値のいずれも、例えばＶth_lowに設定される。Ｘはドントケア又は不定の場合に対応する。
【0028】
このように、キーＫ（第１データ）が１の場合、０の場合よりも第１トランジスタＱ１の第１閾値が大きくなる。同様に、キー／Ｋ（第２データ）が１の場合、０の場合よりも第２トランジスタＱ２の第２閾値が大きくなる。
【0029】
図４は第１トランジスタＱ１と第２トランジスタＱ２のゲートにワード線ＷＬ、／ＷＬを介して印加されるクエリＱ（第３データ）のビット値と電位レベルとの対応関係を示す図である。クエリＱは１ビット以上のビット数を有する。図４では、クエリＱが２値（０又は１）を有する例を示す。クエリＱに応じた電圧（第３データ）がワード線ＷＬを介して第１トランジスタＱ１のゲートに印加される。同様に、クエリＱの補数データに応じた電圧（第４データ）がワード線／ＷＬを介して第２トランジスタＱ２のゲートに印加される。
【0030】
図４に示すように、クエリＱが０のときは、第１トランジスタＱ１のゲートには電圧Ｖcgr1（第３データ）が印加され、第２トランジスタＱ２のゲートには電圧Ｖcgr2（第４データ）が印加される。クエリＱが１のときは、第１トランジスタＱ１のゲートには電圧Ｖcrg2（第３データ）が印加され、第２トランジスタＱ２のゲートには電圧Ｖcgr1（第４データ）が印加される。Ｖcgr2＞Ｖcgr1である。
【0031】
このように、第１トランジスタＱ１と第２トランジスタＱ２の各ゲートに接続されるワード線ＷＬ、／ＷＬは、Ｖcgr1又はＶcgr2の電位レベルになる。なお、クエリＱがＸの場合は、第１トランジスタＱ１と第２トランジスタＱ２のゲートに接続されるワード線ＷＬ、／ＷＬのいずれも、例えばＶcgr2の電位レベルに設定される。Ｘはドントケア又は不定の場合に対応する。
【0032】
図５Ａは第１トランジスタＱ１のクエリＱ又はキーＫがＸ（ドントケア又は不定）の場合のクエリＱとキーＫの電圧レベルを示す図である。図５Ａは第１トランジスタＱ１が２ビットの閾値分布を有する例を示す。図５Ａに示すように、キーＫ又はクエリＱがＸの場合、クエリＱの電圧レベルを第１トランジスタＱ１の閾値よりも高くすることで、第１トランジスタＱ１を必ずオンさせることができる。
【0033】
図５Ｂは第２トランジスタＱ２のクエリＱ又はキーＫがＸ（ドントケア又は不定）の場合のクエリＱとキーＫの電圧レベルを示す図である。図５Ｂは第２トランジスタＱ２が２ビットの閾値分布を有する例を示す。図５Ｂに示すように、キーＫ又はクエリＱがＸの場合、クエリＱの電圧レベルを第２トランジスタＱ２より高くすることで、第２トランジスタＱ２を必ずオンさせることができる。
【0034】
図６はクエリＱとキーＫのビット値の全組合せを示す図である。図６は、クエリＱとキーＫが２値データの例を示している。なお、図６には、クエリＱとキーＫのビット値が０と１だけでなく、Ｘ（ドントケア又は不定）の場合も示している。
【0035】
図６には、第１トランジスタＱ１のオン又はオフの情報と、第２トランジスタＱ２のオン又はオフの情報と、ストリング２内に電流が流れる場合（オン）、又は流れない場合（オフ）の情報とが記載されている。図６の各欄の上段には第１トランジスタＱ１のオン又はオフと、第２トランジスタＱ２のオン又はオフがスラッシュ”／”の両側に記載されている。各欄の下段にはストリング２内に電流が流れるか否かの情報がオン（電流が流れる）又はオフ（電流が流れない）で記載されている。
【0036】
例えば、クエリＱとキーＫが共にゼロの場合は、第１トランジスタＱ１がオンで、かつ第２トランジスタＱ２がオンするため、対応するストリング２に電流が流れる（オン）。一方、クエリＱが１で、キーＫが０の場合は、第１トランジスタＱ１がオンで、かつ第２トランジスタＱ２がオフするため、対応するストリング２に電流が流れない（オフ）。
【0037】
図６からもわかるように、第１トランジスタＱ１と第２トランジスタＱ２がともにオンするときのみ、対応するストリング２に電流が流れる。第１トランジスタＱ１と第２トランジスタＱ２がともにオンするのは、クエリＱとキーＫがともに１の場合か、ともに０の場合である。
【0038】
図３、図４、及び図６では、クエリＱとキーＫの各ビットが２値データである例を示したが、各ビットの２値データ同士を比較するだけでは、単純なバイナリデータ同士の比較しかできない。最近の不揮発性メモリでは、メモリセル内に３値以上の多値データを記憶できるようにして、不揮発性メモリの記憶容量を増やしている。このような多値データを記憶可能な不揮発性メモリを利用することで、クエリＱとキーＫが多値データであっても、クエリＱとキーＫの比較を行うことができ、本実施形態に係る情報処理装置１の適用範囲を広げることができる。
【0039】
図７はクエリＱとキーＫが多値データである例を示す図である。図７の例では、クエリＱとキーＫは４ビットで構成され、クエリＱの４ビットがｑ０，ｑ１，ｑ２，ｑ３である例を示している。キーＫがｋ００，ｋ１０，ｋ２０，ｋ３０、又はｋ０１，ｋ１１，ｋ２１，ｋ３１、又はｋ０２，ｋ１２，ｋ２２，ｋ３２、又はｋ０３，ｋ１３，ｋ２３，ｋ３３とすると、クエリＱとキーＫのビットごとの比較は、以下の式（１）で表される。
【数1】
【0040】
式（１）では、クエリＱとキーＫをビットごとに否定排他的論理和（ＥｘＮＯＲ）を計算して、ビットごとに足し合わせた値/ＭＤiを計算する。クエリＱとキーＫが多値データの場合は、多値データごとに否定排他的論理和を演算する。
【0041】
図８はクエリＱとキーＫが３ビットの多値データである場合のストリング２内の第１トランジスタＱ１と第２トランジスタＱ２を示す図である。図８の場合、クエリＱとキーＫは３ビットからなる８通りの電位レベルを取りうる。第１トランジスタＱ１に記憶されるキーＫ（第１トランジスタＱ１の第１閾値）と、第２トランジスタＱ２に記憶されるキー／Ｋ（第２トランジスタＱ２の第２閾値）は、互いに補数の関係にあり、第１トランジスタＱ１の第１閾値をＫとすると、第２トランジスタＱ２の第２閾値は７－Ｋとなる。
【0042】
同様に、第１トランジスタＱ１のゲートに入力されるクエリＱと第２トランジスタＱ２のゲートに入力されるクエリ／Ｑは、互いに補数の関係にあるため、第１トランジスタＱ１のゲートに入力されるクエリＱをＱとすると、第２トランジスタＱ２のゲートに入力されるクエリ／Ｑは７－Ｑで表される。
【0043】
図９は、第１トランジスタＱ１と第２トランジスタＱ２の閾値とゲート電圧との関係を示す図である。各ストリング２内の第１トランジスタＱ１の第１閾値は、ビット線ＢＬを介して入力されるキーＫに応じた値である。
【0044】
トランジスタごとに閾値の電圧レベルに若干のばらつきがあるため、図９に示すように、第１トランジスタＱ１の第１閾値の電位レベルは所定の範囲内で変動する。この変動範囲は閾値分布と呼ばれる。第１トランジスタＱ１のゲートに印加されるクエリＱの電位レベルが、この閾値分布よりも大きい場合に第１トランジスタＱ１はオンし、閾値分布よりも小さい場合にオフする。第２トランジスタＱ２も同様である。
【0045】
【0046】
式（３）を変形すると、式（４）が得られる。
Ｑ≦Ｋ …（４）
Ｑ≦Ｋ …（４）
【0047】
式（２）と式（４）の両方を満たす条件は、式（５）で表される。
Ｑ＝Ｋ …（５）
Ｑ＝Ｋ …（５）
【0048】
このように、各ストリング２内の第１トランジスタＱ１及び第２トランジスタＱ２をともにオンさせるには、クエリＱとキーＫの多値データ同士が一致するときだけである。この関係は３ビット以外のデータでも当てはまる。
【0049】
図１のストリング２内の複数のトランジスタ対３のそれぞれにおける第１トランジスタＱ１と第２トランジスタＱ２は、図８に示すように多値データを記憶してもよい。第１トランジスタＱ１と第２トランジスタＱ２が２値データ又は多値データを記憶する場合でも、図１のストリング２内のすべてのトランジスタ対３における第１トランジスタＱ１及び第２トランジスタＱ２のクエリＱとキーＫが一致する場合のみ、ストリング２に電流が流れて、ビット線ＢＬの電圧レベルを引き下げることができる。
【0050】
図１の情報処理装置１は、メモリセルアレイを用いて構成することができる。図１０Ａは、複数本のビット線ＢＬのそれぞれに１つのストリング２が接続される第１例に係るメモリセルアレイ４の模試的な平面レイアウト図である。図１０Ａの丸は、ビット線ＢＬから紙面の裏面側に延びるストリング２を表す。本明細書では、同一のワード線群ＷＬ１～ＷＬｎに接続される複数のストリング２をブロック５と呼ぶ。
【0051】
各ビット線ＢＬに接続された各ストリング２は、それぞれ別個に、クエリＱとキーＫの一致検出を行う。１つのストリング２内のすべてのトランジスタでクエリＱとキーＫの一致が検出されると、このストリング２に接続されたビット線ＢＬの電圧レベルが引き下げられる。よって、ビット線ＢＬの電圧レベルをモニタリングすることで、ストリング２内のすべてのトランジスタでクエリＱとキーＫが一致したか否かを検出できる。
【0052】
図１０Ｂは、複数本のビット線ＢＬ１～ＢＬｎのそれぞれに複数のストリング２が接続される第２例に係るメモリセルアレイ４の模式的な平面レイアウト図である。この場合、図１０Ｂに示すように、それぞれ異なるワード線ＷＬ１～ＷＬｎ群からなる複数のブロック５が設けられる。
【0053】
図１０Ｂでは、各ビット線ＢＬに複数のストリング２が接続される。各ストリング２は、すべてのトランジスタのクエリＱとキーＫが一致したときにビット線ＢＬの電圧レベルを引き下げる。よって、すべてのトランジスタのクエリＱとキーＫが一致したストリング２の数が多いほど、ビット線ＢＬの電圧レベルがより低下する。したがって、各ビット線ＢＬの電圧レベルをモニタリングすることで、すべてのトランジスタのクエリＱとキーＫが一致したストリング２の数を検出できる。
【0054】
図１０Ｂに示す複数のブロック５は、必ずしも同時に動作させる必要はなく、ブロック５ごとに時間をずらして動作させてもよい。
【0055】
図１０Ｃは、複数本のビット線ＢＬ１～ＢＬｎのそれぞれに複数のストリング２が接続される第３例に係るメモリセルアレイ４の模試的な平面レイアウト図である。図１０Ｃでは、ブロック５ごとに時間をずらして順に、ブロック５内のすべてのストリング２でクエリＱとキーＫの一致検出を行い、すべてのトランジスタのクエリＱとキーＫが一致したストリング２が接続されるビット線ＢＬの電圧レベルは、ビット線電圧記憶部６に記憶される。ビット線電圧記憶部６は、例えば、ビット線ＢＬをセンスするセンスアンプ＆カラム選択回路７に接続される。ビット線電圧記憶部６に記憶されたビット線ＢＬの電圧レベルは、新たなブロック５についての一致検出結果がビット線ＢＬに現れたときに上書きされる。
【0056】
このように、第１の実施形態では、ビット線ＢＬに接続されたストリング２内に複数のトランジスタ対３を設け、各トランジスタ対３にて、第１ベクトルの第１要素と第２ベクトルの第２要素とが一致するか否かを検出する。第１ベクトルのすべての第１要素が第２ベクトルの対応する第２要素と一致する場合のみ、ビット線ＢＬの電圧レベルが引き下げられるため、ビット線ＢＬの電圧レベルにより、第１ベクトルのすべての第１要素が第２ベクトルの対応する第２要素と一致したか否かを簡易かつ迅速に検出できる。これにより、要素数の多い２つのベクトル同士の比較を、メモリセルアレイ４を利用して迅速に検出できる。
【0057】
（第２の実施形態）
図１の情報処理装置１では、キーＫと比較するためのクエリＱは、ストリング２内の各トランジスタ対３を構成する第１トランジスタＱ１及び第２トランジスタＱ２のゲートに接続されたワード線ＷＬ１～ＷＬｎ、ワード線／ＷＬ１～／ＷＬｎにより印加される。クエリＱとキーＫの一致検出を行う際に設定されるワード線ＷＬ１～ＷＬｎ、ワード線／ＷＬ１～／ＷＬｎの電圧レベルは、それほど高くないため、図１のストリング２内の隣接する２つのトランジスタ対３を繋ぐ信号経路にチャネルが十分に形成されず、結果として、キーＫとクエリＱが一致したとしても、ストリング２内に想定通りの電流が流れないおそれがある。ストリング２内に想定通りの電流が流れない場合は、ビット線ＢＬの電圧レベルが十分に下がらず、第１ベクトルと第２ベクトルの要素ごとの比較結果を正しく検出できなくなるおそれがある。以下に説明する第２の実施形態に係る情報処理装置１は、上述した不具合を解消することを特徴とする。
図１の情報処理装置１では、キーＫと比較するためのクエリＱは、ストリング２内の各トランジスタ対３を構成する第１トランジスタＱ１及び第２トランジスタＱ２のゲートに接続されたワード線ＷＬ１～ＷＬｎ、ワード線／ＷＬ１～／ＷＬｎにより印加される。クエリＱとキーＫの一致検出を行う際に設定されるワード線ＷＬ１～ＷＬｎ、ワード線／ＷＬ１～／ＷＬｎの電圧レベルは、それほど高くないため、図１のストリング２内の隣接する２つのトランジスタ対３を繋ぐ信号経路にチャネルが十分に形成されず、結果として、キーＫとクエリＱが一致したとしても、ストリング２内に想定通りの電流が流れないおそれがある。ストリング２内に想定通りの電流が流れない場合は、ビット線ＢＬの電圧レベルが十分に下がらず、第１ベクトルと第２ベクトルの要素ごとの比較結果を正しく検出できなくなるおそれがある。以下に説明する第２の実施形態に係る情報処理装置１は、上述した不具合を解消することを特徴とする。
【0058】
図１１は第２の実施形態に係る情報処理装置１の主要部の回路図である。図１１の情報処理装置１は、ビット線ＢＬに一端が接続されるストリング２を備える点では図１と共通するが、ストリング２内の各トランジスタの接続形態が図１のストリング２とは異なる。
【0059】
図１１のストリング２では、ストリング２の電流経路に沿って直列に接続される複数のトランジスタ対３のそれぞれを構成する第１トランジスタＱ１と第２トランジスタＱ２が隣接して配置されておらず、別の１個のトランジスタ（以下、第３トランジスタと呼ぶ）Ｑ３を挟んで配置されている。例えば、図１１の例では、ストリング２内のビット線ＢＬ側から１番目の第１トランジスタＱ１と３番目の第２トラジスタとで１個のトランジスタ対３が構成される。ストリング２内のビット線ＢＬ側から２番目のトランジスタ（第３トランジスタＱ３）のゲートには、ビット線ＢＬ側から１番目と３番目のトランジスタのゲートに印加される電圧よりも、はるかに大きい電圧レベルである電圧Ｖreadが印加される。よって、第３トランジスタＱ３は確実にオンする。
【0060】
後述するように、ストリング２内の各トランジスタは、一致検出を行うたびに、交互に第１トランジスタＱ１又は第３トランジスタＱ３として動作するか、あるいは、交互に第２トランジスタＱ２又は第３トランジスタＱ３として動作する。
【0061】
トランジスタ対３を構成する第１トランジスタＱ１と第２トランジスタＱ２の間に、ゲートにＶreadが印加される別の第３トランジスタＱ３を接続することにより、第１トランジスタＱ１と第３トランジスタＱ３とを接続する電流経路と、第３トランジスタＱ３と第２トランジスタＱ２を接続する電流経路とに、チャネルが確実に形成される。よって、トランジスタ対３を構成する第１トランジスタＱ１と第２トランジスタＱ２のそれぞれでクエリＱとキーＫの一致が検出されたときに、第１トランジスタＱ１のドレインから第３トランジスタＱ３を介して第２トランジスタＱ２のソースに安定した電流を流すことができる。
【0062】
このように、図１１のストリング２では、電流経路に沿って直列に複数のトランジスタ対３を接続する点では、図１のストリング２と共通するものの、各トランジスタ対３を構成する第１トランジスタＱ１と第２トランジスタＱ２が電流経路に沿って隣接して接続されておらず、ゲートにＶreadが印加される別の第３トランジスタＱ３を挟んで第１トランジスタＱ１と第２トランジスタＱ２が直列に接続されている。
【0063】
また、第２の実施形態に係る情報処理装置１では、２つのベクトル同士の比較を、ストリング２内の異なるトランジスタ対３を利用して交互に行う。以下では、第１ベクトルがそれぞれ複数の第１要素を含む第３ベクトル及び第４ベクトルを有し、第２ベクトルがそれぞれ複数の第１要素を含む第５ベクトル及び第６ベクトルを有する例を説明する。
【0064】
図１１のストリング２は、ストリング２内の電流経路に沿って直列に接続された複数のトランジスタを用いて、第３ベクトルにおける複数の第１要素と第５ベクトルにおける複数の第２要素との一致検出と、第４ベクトルにおける複数の第１要素と第６ベクトルにおける複数の第２要素との一致検出と、を交互に行う。
【0065】
例えば、第３ベクトルと第５ベクトルの要素ごとの一致検出は、図１１のビット線ＢＬ側から１番目の第１トランジスタＱ１と３番目の第２トランジスタＱ２を有するトランジスタ対３を含めて、ビット線ＢＬ側から奇数番目に配置された第１トランジスタＱ１及び第２トランジスタＱ２をそれぞれ有する複数のトランジスタ対３を用いて行われる。この場合、ストリング２内のビット線ＢＬ側から偶数番目に配置された各トランジスタのゲートには、Ｖreadが印加される。
【0066】
第４ベクトルと第６ベクトルの要素ごとの一致検出は、図１１のビット線ＢＬ側から２番目の第１トランジスタＱ１と４番目の第２トランジスタＱ２を有するトランジスタ対３を含めて、ビット線ＢＬ側から偶数番目に配置された第１トランジスタＱ１及び第２トランジスタＱ２をそれぞれ有する複数のトランジスタ対３を用いて行われる。この場合、ストリング２内のビット線ＢＬ側から奇数番目に配置された各トランジスタのゲートには、Ｖreadが印加される。
【0067】
このように、図１１のストリング２内の各トランジスタのゲートには、クエリＱに応じた電圧とＶreadが交互に印加される。すなわち、ストリング２内の複数のトランジスタのうち、上から奇数番目に接続された２以上のトランジスタを用いたクエリＱとキーＫの一致検出と、上から偶数番目に接続された２以上のトランジスタを用いたクエリＱとキーＫの一致検出とが交互に行われる。上から奇数番目に接続された２以上のトランジスタを用いたクエリＱとキーＫの一致検出を行う場合は、上から偶数番目に接続された２以上のトランジスタの各ゲートにはＶreadが印加される。また、上から偶数番目に接続された２以上のトランジスタを用いたクエリＱとキーＫの一致検出を行う場合は、上から奇数番目に接続された２以上のトランジスタの各ゲートにはＶreadが印加される。
【0068】
【0069】
図１２のストリング２内の各トランジスタのゲートには、第２ベクトルの複数の第２要素を表す第３データに応じた電圧と、第２ベクトルの第３データの補数データである第４データに応じた電圧とが交互に入力される。
【0070】
より詳細には、ストリング２は、第１ベクトルに関する第１データと第２ベクトルに関する第３データとの比較を行う第１動作と、第１ベクトルに関する第２データと第２ベクトルに関する第４データとの比較を行う第２動作とを交互に行う。
【0071】
第１動作では、ストリング２内の電流経路に沿って直列に接続された複数のトランジスタのうち、第１配線に近い側から奇数番目に順に接続された２つ以上のトランジスタからなる第１トランジスタ群に、第１ベクトルの複数の第１要素を表す第１データに応じた第１閾値を設定するとともに、第１トランジスタ群を構成する各トランジスタのゲートに第２ベクトルの複数の第２要素を表す第３データに応じた電圧を印加し、かつ第１配線に近い側から偶数番目に接続された各トランジスタのゲートに第３データに応じた電圧よりも大きい所定の電圧レベルの電圧Ｖreadを印加する。
【0072】
第２動作では、ストリング２内の電流経路に沿って直列に接続された複数のトランジスタのうち、第１配線に近い側から偶数番目に順に接続された２つ以上のトランジスタからなる第２トランジスタ群に、第１ベクトルの第１データの補数データである第２データに応じた第２閾値を設定するとともに、第２トランジスタ群を構成する各トランジスタのゲートに第２ベクトルの第３データの補数データである第４データに応じた電圧を印加し、かつ第１配線に近い側から奇数番目に接続された各トランジスタのゲートに第４データに応じた電圧よりも大きい所定の電圧レベルの電圧Ｖreadを印加する。
【0073】
電圧Ｖreadは、例えばＮＡＮＤフラッシュメモリセルアレイ４において、ストリング２内の読み出し対象のメモリセルトランジスタを読み出す場合に、読み出し非対象のメモリセルトランジスタのゲートに印加される電圧と同程度の電圧である。
【0074】
なお、図１２では、ストリング２内の複数のトランジスタのゲート電圧を２回に分けて、時間をずらして印加する例を示したが、ストリング２の電流経路に沿って配置された複数のトランジスタを複数のトランジスタ群に分割して、トランジスタ群ごとに時間をずらしてゲート電圧を印加してもよい。このように、ストリング２内のすべてのトランジスタのゲート電圧を印加し終わるまでに３回以上に時間をずらしてもよい。
【0075】
第２の実施形態に係る情報処理装置１においても、図１０Ａのように複数本のビット線ＢＬのそれぞれに１つのストリング２を接続してもよいし、また、図１０Ｂのように複数本のビット線ＢＬ１～ＢＬｎのそれぞれに、複数のストリング２を接続してもよいし、図１０Ｃのように複数のブロック５のそれぞれごとに時間をずらして一致検出を行ってもよい。
【0076】
このように、第２の実施形態では、ストリング２内の複数のトランジスタを、ビット線ＢＬ側から奇数番目に接続されたトランジスタ群と偶数番目に接続されたトラジスタ群とに分けて、時間をずらして交互に、クエリＱとキーＫの一致検出を行う。そして、奇数番目に接続されたトランジスタ群の一致検出を行う際には、偶数番目に接続されたトランジスタのゲートにクエリＱの第３データ又は第４データに応じた電圧よりもはるかに高い電圧Ｖreadを印加する。同様に、偶数番目に接続されたトランジスタ群の一致検出を行う際には、奇数番目に接続されたトランジスタのゲートに電圧Ｖreadを印加する。これにより、ストリング２内の隣接する２つのトランジスタを繋ぐ電流経路に確実にチャネルが形成され、ストリング２に流れる電流のばらつきを抑制できる。
【0077】
（第３の実施形態）
図１３Ａは第３の実施形態に係る情報処理装置１の主要部の回路図である。図１３Ａの情報処理装置１は、ビット線（第１配線）ＢＬに一端がそれぞれ接続される第１トランジスタＱ１及び第２トランジスタＱ２を備える。第１トランジスタＱ１及び第２トランジスタＱ２の導電型は問わないが、以下では、第１トランジスタＱ１及び第２トランジスタＱ２がともにＮ型ＭＯＳトランジスタの例を説明する。第１トランジスタＱ１のドレインと第２トランジスタＱ２のドレインはビット線ＢＬに接続され、第１トランジスタＱ１のソースと第２トランジスタＱ２のソースは基準電圧ノード（例えば接地ノード）に接続されている。
図１３Ａは第３の実施形態に係る情報処理装置１の主要部の回路図である。図１３Ａの情報処理装置１は、ビット線（第１配線）ＢＬに一端がそれぞれ接続される第１トランジスタＱ１及び第２トランジスタＱ２を備える。第１トランジスタＱ１及び第２トランジスタＱ２の導電型は問わないが、以下では、第１トランジスタＱ１及び第２トランジスタＱ２がともにＮ型ＭＯＳトランジスタの例を説明する。第１トランジスタＱ１のドレインと第２トランジスタＱ２のドレインはビット線ＢＬに接続され、第１トランジスタＱ１のソースと第２トランジスタＱ２のソースは基準電圧ノード（例えば接地ノード）に接続されている。
【0078】
第１トランジスタＱ１のゲートＷＬには、クエリＱ（第３データ）に応じた電圧が印加される。第２トランジスタＱ２のゲート／ＷＬには、クエリＱの補数データ（第４データ）に応じた電圧が印加される。第１トランジスタＱ１は、キーＫ（第１データ）に応じた閾値に設定される。第２トランジスタＱ２は、キーＫの補数データ（第２データ）に応じた閾値に設定される。
【0079】
図１３Ａの第１トランジスタＱ１と第２トランジスタＱ２がともにオフする条件は、以下の式（６）と式（７）の両方を満たす場合である。なお、第１トランジスタＱ１と第２トランジスタＱ２は２ビットのデータを記憶可能であるものとする。
Ｑ≦Ｋ …（６）
３－Ｑ≦３－Ｋ …（７）
Ｑ≦Ｋ …（６）
３－Ｑ≦３－Ｋ …（７）
【0080】
式（６）と式（７）をともに満たす条件は、以下の式（８）で表される。
Ｑ＝Ｋ …（８）
Ｑ＝Ｋ …（８）
【0081】
式（８）に示すように、図１３Ａの情報処理装置１では、クエリＱとキーＫが一致する場合のみ、第１トランジスタＱ１と第２トランジスタＱ２がともにオフする。この関係は２ビット以外のデータでも当てはまる。第１トランジスタＱ１と第２トランジスタＱ２がともにオフすると、ビット線ＢＬの電圧レベルは引き上げられた状態となる。
【0082】
図１３Ｂは図１３Ａの第１トランジスタＱ１の閾値分布を示す図である。図示のように、第１トランジスタＱ１は、キーＫに対応する閾値分布を有する。閾値分布の中心値の電圧レベルｉよりも大きい電圧が第１トラジスタのゲートに印加されると第１トランジスタＱ１はオンし、閾値分布の中心値の電圧レベルｉ以下の電圧が第１トランジスタＱ１のゲートに印加されると第１トランジスタＱ１はオフする。
【0083】
【0084】
図１４に示すように、キーＫが０の場合、第１トランジスタＱ１の第１閾値はＶth_low、第２トランジスタＱ２の第２閾値はＶth_highに設定される。キーＫが１の場合、第１トランジスタＱ１の第１閾値はＶth_high、第２トランジスタＱ２の第２閾値はＶth_lowに設定される。Ｖth_highは、Ｖth_lowよりも高い電位レベルである。なお、キーＫがＸの場合は、第１トランジスタＱ１の第１閾値、第２トランジスタＱ２の第２閾値のいずれもＶth_lowである。Ｘはドントケア又は不定の場合に対応する。
【0085】
このように、キーＫ（第１データ）が１の場合、０の場合よりも第１トランジスタＱ１の第１閾値が大きくなる。同様に、キー／Ｋ（第２データ）が１の場合、０の場合よりも第２トランジスタＱ２の第２閾値が大きくなる。
【0086】
図１５は第１トランジスタＱ１と第２トランジスタＱ２のゲートにワード線ＷＬ、／ＷＬを介して印加されるクエリＱ（第３データ）のビット情報と電位レベルとの対応関係を示す図である。クエリＱは１ビット以上のビット数を有する。図１５では、クエリＱが２値（０又は１）を有する例を示す。クエリＱの第３データに応じた電圧が第１トランジスタＱ１のゲートに印加される。第２トランジスタＱ２のゲートには、第３データの補数データである第４データに応じた電圧が印加される。
【0087】
図１５に示すように、クエリＱが０のときは、第１トランジスタＱ１のゲートには電圧レベルＶcgr1の電圧（第３データ）が印加され、第２トランジスタＱ２のゲートには電圧レベルＶcgr2の電圧（第４データ）が印加される。クエリＱが１のときは、第１トランジスタＱ１のゲートには電圧レベルＶcgr2の電圧（第３データ）が印加され、第２トランジスタＱ２のゲートには電圧レベルＶcgr1の電圧（第４データ）が印加される。図１５に示すように、Ｖcgr2＞Ｖcgr1である。
【0088】
このように、第１トランジスタＱ１と第２トランジスタＱ２のゲートに接続されるワード線ＷＬ、／ＷＬは、Ｖcgr1又はＶcgr2の電位レベルになる。なお、クエリＱがＸの場合は、第１トランジスタＱ１と第２トランジスタＱ２のゲートに接続されるワード線ＷＬ、／ＷＬのいずれもＶcgr1に設定される。Ｘはドントケア又は不定の場合に対応する。
【0089】
図１６Ａは、図１３Ａの第１トランジスタＱ１が２ビットのデータを記憶する場合の第１トランジスタＱ１の閾値分布を示す図である。図１６Ａに示すように、第１トランジスタＱ１のキーＫの値によって、それぞれ異なる閾値分布が形成される。第１トランジスタＱ１がオフする条件は、Ｑ≦Ｋのときであり、クエリＱに応じたゲート電圧が、キーＫに応じた閾値電圧以下のときである。
【0090】
図１６Ｂは図１３Ａの第２トランジスタＱ２の閾値分布を示す図である。図１６Ｂに示すように、第２トランジスタＱ２では、３－Ｋの値によって、それぞれ異なる閾値分布が形成される。第２トランジスタＱ２がオフする条件は、３－Ｑ≦３－Ｋのときであり、クエリＱに応じたゲート電圧が、キーＫに応じた閾値電圧以上のときである。
【0091】
図１７Ａは第１トランジスタＱ１のクエリＱ及びキーＫがＸ（ドントケア又は不定）の場合の閾値分布とゲート電圧の関係を示す図、図１７Ｂは第２トランジスタＱ２のクエリ／Ｑ及びキー／ＫがＸ（ドントケア又は不定）の場合の閾値分布とゲート電圧の関係を示す図である。
【0092】
図１７Ａに示すように、クエリＱとキーＫがＸの場合、第１トランジスタＱ１の閾値分布よりも低い電圧レベルにゲート電圧が設定されることになり、第１トランジスタＱ１はオフする。図１７Ｂも同様であり、クエリ／Ｑとキー／ＫがＸの場合、第２トランジスタＱ２の閾値分布よりも低い電圧レベルにゲート電圧が設定され、第２トランジスタＱ２はオフする。
【0093】
図１８Ａは第３の実施形態に係る情報処理装置１が有する第１例に係るメモリセルアレイ４の模式的な平面レイアウト図である。図１８Ａでは、複数本のビット線ＢＬ１～ＢＬｎのそれぞれに、第１トランジスタＱ１及び第２トランジスタＱ２の各一端が接続されている。各ビット線ＢＬにおいて、第１トランジスタＱ１及び第２トランジスタＱ２がともにオフになると、対応するビット線ＢＬの電圧レベルは引き上げられた状態となる。よって、各ビット線ＢＬの電圧レベルをモニタリングすることで、第１トランジスタＱ１及び第２トランジスタＱ２がともにオフになったか否かを検出できる。図１８Ａでは、同一のワード線群ＷＬ１～ＷＬｎに接続される複数のトランジスタ群をブロック５と呼ぶ。なお、各トランジスタ群は、第１トランジスタＱ１及び第２トランジスタＱ２を有する。
【0094】
図１８Ｂは第２例に係るメモリセルアレイ４の模式的な平面レイアウト図である。図１８Ｂでは、ビット線ＢＬ方向に配置される複数のブロック５を備える。各ビット線ＢＬに接続される複数のトランジスタ群のうち、第１トランジスタＱ１及び第２トランジスタＱ２がともにオフするトランジスタ群の数が多いほど、ビット線ＢＬの電圧レベルは引き上げられた状態となる。
【0095】
図１８Ｃは第３例に係るメモリセルアレイ４の模式的な平面レイアウト図である。図１８Ｃのメモリセルアレイ４は、図１８Ｂと同様に、複数本のビット線ＢＬ１～ＢＬｎ方向に接続された複数のブロック５を備え、各ブロック５はビット線ＢＬごとに第１トランジスタＱ１及び第２トランジスタＱ２からなるトランジスタ群を有する。
【0096】
図１８Ｃのメモリセルアレイ４では、各ブロック５は、時間をずらして動作する。よって、１つのブロック５内の各ビット線ＢＬに接続される第１トランジスタＱ１及び第２トランジスタＱ２がともにオフする場合に、そのビット線ＢＬの電圧レベルは引き上げられた状態となる。ビット線ＢＬの電圧レベルは、例えばセンスアンプ＆カラム選択回路７に接続されたビット線電圧記憶部６に記憶される。各ブロック５内の各ビット線ＢＬに接続される第１トランジスタＱ１及び第２トランジスタＱ２がともにオフするたびに、ビット線電圧記憶部６に記憶される電圧レベルは更新される。
【0097】
このように、第３の実施形態では、ビット線ＢＬにそれぞれの一端が接続される第１トランジスタＱ１及び第２トランジスタＱ２を備えるため、ビット線ＢＬの電圧レベルが引き上げられた状態となると、第１トランジスタＱ１及び第２トランジスタＱ２がともにオフしたと判断できる。これにより、ビット線ＢＬをモニタリングすることで、第１トランジスタＱ１及び第２トランジスタＱ２がともにオフしたことを簡易かつ迅速に検出できる。
【0098】
（第４の実施形態）
第４の実施形態は、類似検索を行うことを特徴とする。
図１９は類似検索を行うことが可能な情報処理装置１の回路図である。図１９の情報処理装置１は、ビット線ＢＬに一端が接続されるストリング２を備える。ストリング２の他端は、例えば基準電圧ノード（例えば接地ノード）に接続される。ストリング２は、電流経路に沿って直列に接続される第１トランジスタＱ１及び第２トランジスタＱ２を有する。図１９は、第１トランジスタＱ１と第２トランジスタＱ２は、３ビットのデータを記憶することができる例を示すが、第１トランジスタＱ１と第２トランジスタＱ２が記憶するビット数は問わない。
第４の実施形態は、類似検索を行うことを特徴とする。
図１９は類似検索を行うことが可能な情報処理装置１の回路図である。図１９の情報処理装置１は、ビット線ＢＬに一端が接続されるストリング２を備える。ストリング２の他端は、例えば基準電圧ノード（例えば接地ノード）に接続される。ストリング２は、電流経路に沿って直列に接続される第１トランジスタＱ１及び第２トランジスタＱ２を有する。図１９は、第１トランジスタＱ１と第２トランジスタＱ２は、３ビットのデータを記憶することができる例を示すが、第１トランジスタＱ１と第２トランジスタＱ２が記憶するビット数は問わない。
【0099】
第１トランジスタＱ１のゲートには、クエリＱを表す第３データに応じた電圧よりも、クエリの１単位に相当する電圧だけ高い電圧が印加される。第１トランジスタＱ１は、キーＫを表す第１データに応じた閾値を有する。第２トランジスタＱ２のゲートには、クエリＱの補数データを表す第４データに応じた電圧よりも、クエリの１単位に相当する電圧だけ高い電圧が印加される。第２トランジスタＱ２は、キーＫの補数データを表す第２データに応じた閾値を有する。
【0100】
【0101】
式（９）と式（１０）の両方を満たす条件は、式（１１）で表される。
Ｑ－１≦Ｋ≦Ｑ＋１ …（１１）
Ｑ－１≦Ｋ≦Ｑ＋１ …（１１）
【0102】
図２０は、式（１１）のクエリＱとキーＫの関係を説明する図である。図２０に示すように、クエリＱとキーＫが必ずしも一致しなくても、クエリＱとキーＫの差分の絶対値が１以下であれば、図１９のストリング２に電流が流れてビット線ＢＬの電圧レベルが引き下げられる。よって、ビット線ＢＬをモニタリングし、ビット線ＢＬの電圧が引き下げられれば、クエリＱとキーＫが類似していると判断できる。このように、クエリＱとキーＫが類似しているか否かを検出することを本明細書では、類似検索と呼ぶ。
【0103】
図２１は類似検索の範囲を一般化した回路図である。図２１のストリング２（内の第１トランジスタＱ１のゲートには、クエリＱを表す第３データに応じた電圧よりも、クエリのα単位に相当する電圧だけ高い電圧が印加される。図２１のストリング２内の第２トランジスタＱ２のゲートには、クエリＱの補数データを表す第４データに応じた電圧よりも、クエリのα単位に相当する電圧だけ高い電圧が印加される。αは、任意の実数である。
【0104】
【0105】
式（１２）と式（１３）の両方を満たす条件は、式（１４）で表される。
Ｑ－α≦Ｋ≦Ｑ＋α …（１４）
Ｑ－α≦Ｋ≦Ｑ＋α …（１４）
【0106】
式（１４）に示すように、クエリＱとキーＫの差分の絶対値がα以下の場合には、クエリＱとキーＫが類似していると判断され、ビット線ＢＬの電圧レベルが引き下げられる。
【0107】
図２２は第４の実施形態に係る情報処理装置１の回路図である。図２２の情報処理装置１は、ビット線ＢＬに一端が接続されたストリング２を備える。ストリング２は、電流経路に沿って直列に接続された複数のトランジスタ対３を有する。各トランジスタ対３は、図１９と同様に、電流経路に沿って直列に接続された第１トランジスタＱ１及び第２トランジスタＱ２を有する。
【0108】
図２２の情報処理装置１は、複数の第１要素を有する第１ベクトルと、複数の第２要素を有する第２ベクトルとの間で、対応する第１要素と第２要素が一致又は類似するか否かを検索し、対応する第１要素と第２要素のすべてが一致又は類似するときに、類似度合が最も低いトランジスタ対３に応じてビット線ＢＬの電圧を引き下げるものである。
【0109】
図２２は、ストリング２内の電流経路に沿って、直列に接続されたｎ個のトランジスタ対３を設ける例を示すが、ｎの値は１以上の任意の整数である。
【0110】
ストリング２内の各トランジスタ対３を構成する第１トランジスタＱ１及び第２トランジスタＱ２は、式（１１）に示すように、クエリＱとキーＫの差分の絶対値が１以下のときに、ともにオンする。
【0111】
ｎ個のトランジスタ対３のそれぞれは、クエリＱとキーＫの類似度合により、第１トランジスタＱ１及び第２トランジスタＱ２に流せる最大電流量が相違する。具体的には、クエリＱとキーＫがより似通っているほど、最大電流量が増大する。ただし、図２２のストリング２内には、複数のトランジスタ対３が直列に接続されているため、ストリング２に流れる電流は、複数のトランジスタ対３のうち、最も類似度合が低いトランジスタ対３に流れる最大電流量によって制限される。このことは、式（１５）及び式（１６）で表される。
【数2】
【0112】
式（１６）は図２２のストリング２内の各トランジスタ対３におけるクエリＱとキーＫの類似度を足し合わせた式である。式（１５）は、ストリング２内の複数のトランジスタ対３のうち、クエリＱとキーＫの類似度が最も低いトランジスタ対３の類似度を表す式である。
【0113】
式（１５）と式（１６）からわかるように、ストリング２内に直列に接続された複数のトランジスタ対３に流れる電流は、クエリＱとキーＫの類似度が最も低いトランジスタ対３を流れる電流によって決まる。
【0114】
このように、複数の第１要素を有する第１ベクトルと、複数の第２要素を有する第２ベクトルとで、対応する第１要素と第２要素の類似度合を比較したときに、類似度合が最も低い第１要素及び第２要素により、ストリング２内に流れる電流とビット線ＢＬの電圧レベルが決定される。
【0115】
図２３は、第４の実施形態に係る情報処理装置１が有するメモリセルアレイ４の平面レイアウト図である。図２３のメモリセルアレイ４は、複数のビット線ＢＬに接続される複数のストリング２を有する。各ストリング２は、図２２と同様に構成され、図２３の紙面の表面側から裏面側に延びている。
【0116】
ストリング２内のすべてのトランジスタ対３において、対応する第１要素と第２要素が一致又は類似するときに、類似度合が最も低いトランジスタ対３によって、ストリング２を流れる電流が決定される。図２３に示すブロック５内の複数のストリング２のうち、流れる電流が最大のストリング２が最も早くビット線ＢＬの電圧レベルを引き下げる。
【0117】
よって、クエリの変動分αをα＝０を初期値として連続的又は段階的に変化させるスイープ動作期間中に図２３の複数のビット線ＢＬをモニタリングし、最も早く電圧レベルが下がったビット線ＢＬに接続されたストリング２が最も類似度が高いと判断することができる。
【0118】
このように、複数のビット線ＢＬに接続された複数のストリング２のそれぞれで、第１ベクトルと第２ベクトルの類似検索を同時に行う場合に、電圧レベルが最も早く低下したビット線ＢＬに接続されたストリング２において、第１ベクトルと第２ベクトルの類似度が最も高いことがわかる。なお、図２２の情報処理装置１の構成の代わりに図１１或いは図１２の情報処理装置１の構成を用いることも可能である。
【0119】
図２４は第４の実施形態の一変形例に係る情報処理装置１の主要部の回路図である。図２４の情報処理装置１は、図１３Ａと同様に、ビット線ＢＬに一端がそれぞれ接続される第１トランジスタＱ１及び第２トランジスタＱ２を備える。図１３Ａでは、第１トランジスタＱ１のゲートにクエリＱに応じた電圧を印加したが、図２４では、第１トランジスタＱ１のゲートには、クエリＱに応じた電圧よりも、クエリのα単位に相当する電圧だけ低い電圧が印加される。同様に、第２トランジスタＱ２のゲートには、クエリＱの補数データに応じた電圧よりも、クエリのα単位に相当する電圧だけ低い電圧が印加される。図２４の第１トランジスタＱ１と第２トランジスタＱ２は、例えば２ビットのデータを記憶する。
【0120】
図２４の情報処理装置１において、第１トランジスタＱ１と第２トランジスタＱ２がともにオフする条件は、以下の式（１７）と式（１８）をともに満たす場合である。
Ｑ－α≦Ｋ …（１７）
３－（Ｑ＋α）≦３－Ｋ …（１８）
Ｑ－α≦Ｋ …（１７）
３－（Ｑ＋α）≦３－Ｋ …（１８）
【0121】
式（１７）と式（１８）の両方を満たす条件は、式（１９）で表される。
Ｑ－α≦Ｋ≦Ｑ＋α …（１９）
Ｑ－α≦Ｋ≦Ｑ＋α …（１９）
【0122】
図２５Ａは図２４の情報処理装置１が有するメモリセルアレイ４の第１例の平面レイアウト図である。図２５Ａのメモリセルアレイ４は、複数のビット線ＢＬに接続されるブロック５を備える。ブロック５と複数のビット線ＢＬとが交差する各場所には、第１トランジスタＱ１及び第２トランジスタＱ２を含むトランジスタ対３が配置される。このように、ブロック５は、複数のビット線ＢＬに接続される複数のトランジスタ対３を有する。トランジスタ対３ごとに、２本のワード線ＷＬ、／ＷＬを有する。
【0123】
図２５Ａのブロック５では、複数の第１要素を含む第１ベクトルと複数の第２要素を含む第２ベクトルとの間で、対応する第１要素及び第２要素のすべてが一致又は類似することを検出することができる。
【0124】
第１ベクトルの複数の第１要素のそれぞれは、対応するトランジスタ対３の閾値を設定するために用いられる。より詳細には、トランジスタ対３を構成する第１トランジスタＱ１は、第１要素を表す第１データに応じた第１閾値に設定され、第２トランジスタＱ２は、第１データの補数データである第２データに応じた第２閾値に設定される。
【0125】
第２ベクトルの複数の第２要素のそれぞれは、対応する２本のワード線ＷＬ、／ＷＬを介して、対応するトランジスタ対３のゲートに印加される。より詳細には、トランジスタ対３を構成する第１トランジスタＱ１のゲートには、対応する第２要素を表す第３データに応じた電圧よりも、クエリのα１単位に相当する電圧だけ低い電圧が印加される。また、トランジスタ対３を構成する第２トランジスタＱ２のゲートには、第３データの補数データに応じた第４データに応じた電圧よりも、クエリのα１単位に相当する電圧だけ低い電圧が印加される。
【0126】
複数のビット線ＢＬを所定の電圧レベルに設定し、複数のトランジスタ対３のゲート電圧を初期設定した状態から、αの絶対値が徐々に小さくなるように複数のトラジスタ対３のゲート電圧を走査（スイープ）させている期間内に、複数のビット線ＢＬのうち、最も遅く電圧レベルが前記所定の電圧レベルから低下したビット線ＢＬに接続されたトランジスタ対３の第１トランジスタＱ１及び第２トランジスタＱ２において、第１ベクトルと第２ベクトルの類似度が最も高いと決定することができる。
【0127】
図２５Ｂは図２４の情報処理装置１が有するメモリセルアレイ４の第２例の平面レイアウト図である。図２５Ｂのメモリセルアレイ４は、１本のワード線ＷＬに接続される複数のトランジスタ対３と、ビット線ＢＬの電圧を記憶するビット線電圧記憶部６とを有する。各トランジスタ対３は、図２４の第１トランジスタＱ１と第２トランジスタＱ２を有する。
【0128】
複数のトランジスタ対３は、それぞれ異なるタイミングで、対応する第１ベクトル及び第２ベクトルの対応する第１要素及び第２要素のすべてが一致又は類似するか否かを検出する。
【0129】
ビット線電圧記憶部６は、複数のトランジスタ対のそれぞれが、対応する第１ベクトル及び第２ベクトルの対応する第１要素及び第２要素のすべてが一致又は類似することを検出するたびに、記憶される電圧を引き上げる。
【0130】
このように、第４の実施形態では、ビット線ＢＬに一端が接続されたストリング２内の各トランジスタのゲート電圧を調整することで、クエリＱとキーＫの類似検索を行うことができる。また、複数のビット線ＢＬに複数のストリング２の各一端を接続し、各ストリング２内の各トランジスタのゲート電圧を走査（スイープ）させながらビット線ＢＬの電圧レベルをモニタリングすることで、最も遅くビット線ＢＬの電圧レベルが低下したストリング２において、最も類似度の高い第１ベクトルと第２ベクトルを検出できる。
【0131】
また、第４の実施形態では、ビット線ＢＬに一端が接続された第１トランジスタＱ１と第２トランジスタＱ２の各ゲート電圧を調整することで、クエリＱとキーＫの類似検索を行うことができる。また、第４の実施形態では、複数のビット線ＢＬに接続されたトランジスタ対３でクエリＱとキーＫの類似検索を行い、複数のトランジスタ対３のゲート電圧を走査（スイープ）させながら、ビット線ＢＬの電圧をモニタリングすることで、類似度が最も高いトランジスタ対３を決定できる。
【0132】
（第５の実施形態）
図２６は、第１、第２、第３又は第４の実施形態に係る情報処理装置１を備えるメモリシステム１１のブロック図である。図２６のメモリシステム１１は、メモリセルアレイ４と、ロウ選択回路１２と、センスアンプ＆カラム選択回路７と、データ入出力バッファ１４と、制御部１５と、一致／類似決定部１６とを備える。このうち、一致／類似決定部１６以外が情報処理装置１を構成する。
図２６は、第１、第２、第３又は第４の実施形態に係る情報処理装置１を備えるメモリシステム１１のブロック図である。図２６のメモリシステム１１は、メモリセルアレイ４と、ロウ選択回路１２と、センスアンプ＆カラム選択回路７と、データ入出力バッファ１４と、制御部１５と、一致／類似決定部１６とを備える。このうち、一致／類似決定部１６以外が情報処理装置１を構成する。
【0133】
メモリセルアレイ４は、例えばＮＡＮＤフラッシュメモリセルアレイ４である。あるいは、メモリセルアレイ４は、ＮＡＮＤフラッシュメモリ以外の不揮発メモリを用いたメモリセルアレイ４でもよいし、ＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）等の揮発メモリを用いたメモリセルアレイ４でもよい。
【0134】
メモリセルアレイ４には、複数のワード線ＷＬ１～ＷＬｎと、複数のビット線ＢＬと、複数のメモリセルトランジスタとを有する。メモリセルアレイ４は、第１～第４の実施形態で説明した処理手順に基づいて、ビット線ＢＬを介して供給されるキーＫと、ワード線ＷＬ１～ＷＬｎを介して供給されるクエリＱとが一致するか否かを示すデータをビット線ＢＬに供給する。
【0135】
ロウ選択回路１２は、メモリセルアレイ４の複数のワード線ＷＬ１～ＷＬｎのうち少なくとも一部を選択して駆動する。ロウ選択回路１２は、外部から入力されたクエリＱに基づいて、駆動対象のワード線ＷＬ１～ＷＬｎの電圧レベルを設定する。
【0136】
センスアンプ＆カラム選択回路７は、メモリセルアレイ４の複数のビット線ＢＬの少なくとも一部を選択してセンスする。データ入出力バッファ１４は、メモリセルアレイ４から読み出されてセンスアンプ＆カラム選択回路７でセンスされたデータをバッファリングするとともに、外部から入力されたキーＫをセンスアンプ＆カラム選択回路７に伝送する。
【0137】
一致／類似決定部１６は、例えば第１ベクトルと第２ベクトルの各要素が一致するか否かを示す信号を出力する。また、一致／類似決定部１６は、複数のビット線ＢＬのうち、最も類似度が高い第１ベクトル及び第２ベクトルに対応するストリングに関する情報を出力できる。
【0138】
このように、第５の実施形態では、既存のメモリシステムの内部構成を一部変更するだけで、情報処理装置１を構築することができ、設計変更に要する時間を短縮できるとともに、メモリセルアレイ４のビット線及びワード線を増やすことで、多次元の一致／類似検索を容易に行うことができる。
［付記］
［付記］
【0139】
［項目１］
複数の第１要素を含む第１ベクトルと、前記複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する前記第１要素及び前記第２要素が一致又は類似するか否かを検出する情報処理装置であって、
第１配線に接続されるとともに、複数の第２配線に接続されるストリングを備え、
前記ストリングは、一端が前記第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、
前記複数のトランジスタ対のそれぞれは、前記電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ異なる前記第２配線が接続され、
前記第１トランジスタは、前記第１ベクトルの対応する前記第１要素を表す第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第１トランジスタのゲートに接続される前記第２配線には、前記第２ベクトルの対応する前記第２要素を表す第３データに応じた電圧が印加され、
前記第２トランジスタのゲートに接続される前記第２配線には、前記第３データの補数データである第４データに応じた電圧が印加される、
情報処理装置。
［項目２］
前記ストリングは、前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似するときに、前記複数のトランジスタ対におけるすべての前記第１トランジスタ及び前記第２トランジスタがオンし、前記第１配線との間の電流に応じて、前記第１配線の電圧を変化させる、
項目１に記載の情報処理装置。
［項目３］
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタは、対応する前記第３データに応じた電圧と対応する前記第１データに応じた前記第１閾値との関係に応じてオン又はオフし、
前記複数のトランジスタ対のそれぞれにおける前記第２トランジスタは、対応する前記第４データに応じた電圧と対応する前記第２データに応じた前記第２閾値との関係に応じてオン又はオフする、
項目１又は２に記載の情報処理装置。
［項目４］
前記複数のトランジスタ対のそれぞれを構成する前記第１トランジスタ及び前記第２トランジスタの間に接続され、前記第１トランジスタ及び前記第２トランジスタのゲート電圧よりも高い所定の電圧がゲートに印加されてオン動作する第３トランジスタを備える、
項目１乃至３のいずれか一項に記載の情報処理装置。
［項目５］
前記第１ベクトルは、それぞれ前記複数の第１要素を含む第３ベクトル及び第４ベクトルを有し、
前記第２ベクトルは、それぞれ前記複数の第２要素を含む第５ベクトル及び第６ベクトルを有し、
前記ストリングは、前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタを用いて、前記第３ベクトルにおける前記複数の第１要素と前記第５ベクトルにおける前記複数の第２要素との一致又は類似の検出と、前記第４ベクトルにおける前記複数の第１要素と前記第６ベクトルにおける前記複数の第２要素との一致又は類似の検出と、を交互に行う、
項目４に記載の情報処理装置。
［項目６］
前記ストリングは、
前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタのうち、前記第１配線に近い側から奇数番目に順に接続された２つ以上のトランジスタからなる第１トランジスタ群に、前記第１ベクトルの前記複数の第１要素を表す前記第１データに応じた前記第１閾値を設定するとともに、前記第１トランジスタ群を構成する各トランジスタのゲートに前記第２ベクトルの前記複数の第２要素を表す前記第３データに応じた電圧を印加し、かつ前記第１配線に近い側から偶数番目に接続された各トランジスタのゲートに前記第３データに応じた電圧よりも大きい所定の電圧レベルの電圧を印加する第１動作と、
前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタのうち、前記第１配線に近い側から偶数番目に順に接続された２つ以上のトランジスタからなる第２トランジスタ群に、前記第１ベクトルの前記第１データの補数データである前記第２データに応じた前記第２閾値を設定するとともに、前記第２トランジスタ群を構成する各トランジスタのゲートに前記第２ベクトルの前記第３データの補数データである前記第４データに応じた電圧を印加し、かつ前記第１配線に近い側から奇数番目に接続された各トランジスタのゲートに前記第４データに応じた電圧よりも大きい所定の電圧レベルの電圧を印加する第２動作と、を交互に行う、
項目４に記載の情報処理装置。
［項目７］
複数の前記第１配線が配置され、
前記複数の第１配線のそれぞれには、少なくとも１つの前記ストリングの一端が接続される、
項目１乃至６のいずれか一項に記載の情報処理装置。
［項目８］
前記第１配線には、複数の前記ストリングのそれぞれの一端が接続され、
前記複数のストリングのそれぞれは、それぞれ異なる前記第１ベクトルと、共通の前記第２ベクトルとの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するか否かを検出し、
前記第１配線の電圧は、前記複数のストリングのうち、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するストリングの数が多いほど、より大きく引き下げられる、
項目１乃至７のいずれか一項に記載の情報処理装置。
［項目９］
前記第１配線の電圧を記憶する配線電圧記憶部を備え、
前記複数のストリングは、それぞれ異なるタイミングで、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致するか否かを検出し、
前記配線電圧記憶部は、前記複数のストリングのそれぞれにおいて、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致することが検出されるたびに、記憶される電圧を引き下げる、
項目８に記載の情報処理装置。
［項目１０］
前記第１トランジスタは、前記第３データに応じた電圧が前記第１データに応じた前記第１閾値の電圧以上のときにオンし、
前記第２トランジスタは、前記第４データに応じた電圧が前記第２データに応じた前記第２閾値の電圧以上のときにオンする、
項目１乃至９のいずれか一項に記載の情報処理装置。
［項目１１］
前記第１トランジスタは、前記第３データに応じた電圧が前記第１データに応じた前記第１閾値の電圧から第１電圧だけ低い電圧以上のときにオンし、
前記第２トランジスタは、前記第４データに応じた電圧が前記第２データの補数に応じた前記第２閾値の電圧から前記第１電圧だけ低い電圧以上のときにオンする、
項目１乃至９のいずれか一項に記載の情報処理装置。
［項目１２］
複数の前記第１配線が配置され、
前記複数の第１配線のそれぞれには、少なくとも１つの前記ストリングの一端が接続され、
前記複数の第１配線に接続された複数の前記ストリングに接続される前記複数の第２配線の電圧を連続的又は段階的に変化させている期間内に、最も早く電圧レベルが低下した前記第２配線に接続されたストリングにおいて、前記第１ベクトル及び前記第２ベクトルの類似度が最も高いと決定される、
項目１１に記載の情報処理装置。
［項目１３］
第１トランジスタ及び第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの各一端に接続される第１配線と、
前記第１トランジスタのゲートに接続される第２配線と、
前記第２トランジスタのゲートに接続される第３配線と、を備え、
前記第１トランジスタは、第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第２配線には、第３データに応じた電圧が印加され、
前記第３配線には、前記第３データの補数データである第４データに応じた電圧が印加される、
情報処理装置。
［項目１４］
前記第１配線は、前記第１トランジスタ及び前記第２トランジスタがともにオフするときに、前記第１トランジスタ又は前記第２トランジスタの少なくとも一方がオンするときよりも高い電圧に引き上げられた状態となる、
項目１３に記載の情報処理装置。
［項目１５］
前記第１トランジスタは、前記第２配線上の前記第３データに応じた電圧が前記第１閾値以下のときにオフし、
前記第２トランジスタは、前記第３配線上の前記第４データに応じた電圧が前記第２閾値以下のときにオフする、
項目１４に記載の情報処理装置。
［項目１６］
前記第１トランジスタは、前記第２配線上の前記第３データに応じた電圧から第１電圧だけ低い電圧が前記第１閾値以下のときにオフし、
前記第２トランジスタは、前記第３配線上の前記第４データに応じた電圧より前記第１電圧だけ低い電圧が前記第２閾値以下のときにオフする、
項目１４に記載の情報処理装置。
［項目１７］
複数の第１要素を含む第１ベクトルと、前記複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似しないことを検出可能な複数の前記第１配線と、
前記複数の第１配線のそれぞれに一端が接続される複数の第１トランジスタ対と、を備え、
前記複数の第１トランジスタ対のそれぞれごとに、前記第２配線及び前記第３配線が設けられ、
前記複数の第１トランジスタ対のそれぞれは、前記第１トランジスタ及び前記第２トランジスタを有する、
項目１３乃至１６のいずれか一項に記載の情報処理装置。
［項目１８］
前記複数の第１配線を所定の電圧レベルに設定し、前記複数の第１トランジスタ対のゲート電圧を初期設定した状態から、前記ゲート電圧を連続的又は段階的に変化させている期間内に、前記複数の第１配線のうち、最も遅く電圧レベルが前記所定の電圧レベルから低下した前記第１配線に接続された前記第１トランジスタ対において、前記第１ベクトル及び前記第２ベクトルの類似度が最も高いと決定される、
項目１７に記載の情報処理装置。
［項目１９］
前記第１配線の電圧を記憶する配線電圧記憶部を備え、
前記第１配線には、複数の第２トランジスタ対が接続され、
前記複数の第２トランジスタ対のそれぞれは、前記第１トランジスタ及び前記第２トランジスタを有し、
前記複数の第２トランジスタ対は、それぞれ異なるタイミングで、第１ベクトル及び第２ベクトルの対応する第１要素及び第２要素のすべてが一致又は類似するか否かを検出し、
前記配線電圧記憶部は、前記複数の第２トランジスタ対のそれぞれが、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素のすべてが一致又は類似することを検出するたびに、記憶される電圧を引き上げる、
項目１３乃至１８のいずれか一項に記載の情報処理装置。
［項目２０］
複数の第１要素を含む第１ベクトルと、前記複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する前記第１要素及び前記第２要素が一致又は類似するか否かを検出するメモリシステムであって、
第１配線及び複数の第２配線を有する不揮発性メモリと、
前記第１配線上の電圧信号をセンスするセンスアンプと、
前記センスアンプでセンスされた電圧信号に基づいて、前記第１ベクトル及び前記第２ベクトルの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するか否かを決定する決定部と、を備え、
前記不揮発性メモリは、
前記第１配線に接続されるとともに、前記複数の第２配線に接続されるストリングを備え、
前記ストリングは、一端が前記第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、
前記複数のトランジスタ対のそれぞれは、前記電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ異なる前記第２配線が接続され、
前記第１トランジスタは、前記第１ベクトルの対応する前記第１要素を表す第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第１トランジスタのゲートに接続される前記第２配線には、前記第２ベクトルの対応する前記第２要素を表す第３データに応じた電圧が印加され、
前記第２トランジスタのゲートに接続される前記第２配線には、前記第３データの補数データである第４データに応じた電圧が印加され、
前記ストリングは、前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似するときに、前記複数のトランジスタ対におけるすべての前記第１トランジスタ及び前記第２トランジスタがオンし、前記第１配線との間の電流に応じて、前記第１配線の電圧を変化させる、
メモリシステム。
複数の第１要素を含む第１ベクトルと、前記複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する前記第１要素及び前記第２要素が一致又は類似するか否かを検出する情報処理装置であって、
第１配線に接続されるとともに、複数の第２配線に接続されるストリングを備え、
前記ストリングは、一端が前記第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、
前記複数のトランジスタ対のそれぞれは、前記電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ異なる前記第２配線が接続され、
前記第１トランジスタは、前記第１ベクトルの対応する前記第１要素を表す第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第１トランジスタのゲートに接続される前記第２配線には、前記第２ベクトルの対応する前記第２要素を表す第３データに応じた電圧が印加され、
前記第２トランジスタのゲートに接続される前記第２配線には、前記第３データの補数データである第４データに応じた電圧が印加される、
情報処理装置。
［項目２］
前記ストリングは、前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似するときに、前記複数のトランジスタ対におけるすべての前記第１トランジスタ及び前記第２トランジスタがオンし、前記第１配線との間の電流に応じて、前記第１配線の電圧を変化させる、
項目１に記載の情報処理装置。
［項目３］
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタは、対応する前記第３データに応じた電圧と対応する前記第１データに応じた前記第１閾値との関係に応じてオン又はオフし、
前記複数のトランジスタ対のそれぞれにおける前記第２トランジスタは、対応する前記第４データに応じた電圧と対応する前記第２データに応じた前記第２閾値との関係に応じてオン又はオフする、
項目１又は２に記載の情報処理装置。
［項目４］
前記複数のトランジスタ対のそれぞれを構成する前記第１トランジスタ及び前記第２トランジスタの間に接続され、前記第１トランジスタ及び前記第２トランジスタのゲート電圧よりも高い所定の電圧がゲートに印加されてオン動作する第３トランジスタを備える、
項目１乃至３のいずれか一項に記載の情報処理装置。
［項目５］
前記第１ベクトルは、それぞれ前記複数の第１要素を含む第３ベクトル及び第４ベクトルを有し、
前記第２ベクトルは、それぞれ前記複数の第２要素を含む第５ベクトル及び第６ベクトルを有し、
前記ストリングは、前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタを用いて、前記第３ベクトルにおける前記複数の第１要素と前記第５ベクトルにおける前記複数の第２要素との一致又は類似の検出と、前記第４ベクトルにおける前記複数の第１要素と前記第６ベクトルにおける前記複数の第２要素との一致又は類似の検出と、を交互に行う、
項目４に記載の情報処理装置。
［項目６］
前記ストリングは、
前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタのうち、前記第１配線に近い側から奇数番目に順に接続された２つ以上のトランジスタからなる第１トランジスタ群に、前記第１ベクトルの前記複数の第１要素を表す前記第１データに応じた前記第１閾値を設定するとともに、前記第１トランジスタ群を構成する各トランジスタのゲートに前記第２ベクトルの前記複数の第２要素を表す前記第３データに応じた電圧を印加し、かつ前記第１配線に近い側から偶数番目に接続された各トランジスタのゲートに前記第３データに応じた電圧よりも大きい所定の電圧レベルの電圧を印加する第１動作と、
前記ストリング内の前記電流経路に沿って直列に接続された複数のトランジスタのうち、前記第１配線に近い側から偶数番目に順に接続された２つ以上のトランジスタからなる第２トランジスタ群に、前記第１ベクトルの前記第１データの補数データである前記第２データに応じた前記第２閾値を設定するとともに、前記第２トランジスタ群を構成する各トランジスタのゲートに前記第２ベクトルの前記第３データの補数データである前記第４データに応じた電圧を印加し、かつ前記第１配線に近い側から奇数番目に接続された各トランジスタのゲートに前記第４データに応じた電圧よりも大きい所定の電圧レベルの電圧を印加する第２動作と、を交互に行う、
項目４に記載の情報処理装置。
［項目７］
複数の前記第１配線が配置され、
前記複数の第１配線のそれぞれには、少なくとも１つの前記ストリングの一端が接続される、
項目１乃至６のいずれか一項に記載の情報処理装置。
［項目８］
前記第１配線には、複数の前記ストリングのそれぞれの一端が接続され、
前記複数のストリングのそれぞれは、それぞれ異なる前記第１ベクトルと、共通の前記第２ベクトルとの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するか否かを検出し、
前記第１配線の電圧は、前記複数のストリングのうち、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するストリングの数が多いほど、より大きく引き下げられる、
項目１乃至７のいずれか一項に記載の情報処理装置。
［項目９］
前記第１配線の電圧を記憶する配線電圧記憶部を備え、
前記複数のストリングは、それぞれ異なるタイミングで、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致するか否かを検出し、
前記配線電圧記憶部は、前記複数のストリングのそれぞれにおいて、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致することが検出されるたびに、記憶される電圧を引き下げる、
項目８に記載の情報処理装置。
［項目１０］
前記第１トランジスタは、前記第３データに応じた電圧が前記第１データに応じた前記第１閾値の電圧以上のときにオンし、
前記第２トランジスタは、前記第４データに応じた電圧が前記第２データに応じた前記第２閾値の電圧以上のときにオンする、
項目１乃至９のいずれか一項に記載の情報処理装置。
［項目１１］
前記第１トランジスタは、前記第３データに応じた電圧が前記第１データに応じた前記第１閾値の電圧から第１電圧だけ低い電圧以上のときにオンし、
前記第２トランジスタは、前記第４データに応じた電圧が前記第２データの補数に応じた前記第２閾値の電圧から前記第１電圧だけ低い電圧以上のときにオンする、
項目１乃至９のいずれか一項に記載の情報処理装置。
［項目１２］
複数の前記第１配線が配置され、
前記複数の第１配線のそれぞれには、少なくとも１つの前記ストリングの一端が接続され、
前記複数の第１配線に接続された複数の前記ストリングに接続される前記複数の第２配線の電圧を連続的又は段階的に変化させている期間内に、最も早く電圧レベルが低下した前記第２配線に接続されたストリングにおいて、前記第１ベクトル及び前記第２ベクトルの類似度が最も高いと決定される、
項目１１に記載の情報処理装置。
［項目１３］
第１トランジスタ及び第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの各一端に接続される第１配線と、
前記第１トランジスタのゲートに接続される第２配線と、
前記第２トランジスタのゲートに接続される第３配線と、を備え、
前記第１トランジスタは、第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第２配線には、第３データに応じた電圧が印加され、
前記第３配線には、前記第３データの補数データである第４データに応じた電圧が印加される、
情報処理装置。
［項目１４］
前記第１配線は、前記第１トランジスタ及び前記第２トランジスタがともにオフするときに、前記第１トランジスタ又は前記第２トランジスタの少なくとも一方がオンするときよりも高い電圧に引き上げられた状態となる、
項目１３に記載の情報処理装置。
［項目１５］
前記第１トランジスタは、前記第２配線上の前記第３データに応じた電圧が前記第１閾値以下のときにオフし、
前記第２トランジスタは、前記第３配線上の前記第４データに応じた電圧が前記第２閾値以下のときにオフする、
項目１４に記載の情報処理装置。
［項目１６］
前記第１トランジスタは、前記第２配線上の前記第３データに応じた電圧から第１電圧だけ低い電圧が前記第１閾値以下のときにオフし、
前記第２トランジスタは、前記第３配線上の前記第４データに応じた電圧より前記第１電圧だけ低い電圧が前記第２閾値以下のときにオフする、
項目１４に記載の情報処理装置。
［項目１７］
複数の第１要素を含む第１ベクトルと、前記複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似しないことを検出可能な複数の前記第１配線と、
前記複数の第１配線のそれぞれに一端が接続される複数の第１トランジスタ対と、を備え、
前記複数の第１トランジスタ対のそれぞれごとに、前記第２配線及び前記第３配線が設けられ、
前記複数の第１トランジスタ対のそれぞれは、前記第１トランジスタ及び前記第２トランジスタを有する、
項目１３乃至１６のいずれか一項に記載の情報処理装置。
［項目１８］
前記複数の第１配線を所定の電圧レベルに設定し、前記複数の第１トランジスタ対のゲート電圧を初期設定した状態から、前記ゲート電圧を連続的又は段階的に変化させている期間内に、前記複数の第１配線のうち、最も遅く電圧レベルが前記所定の電圧レベルから低下した前記第１配線に接続された前記第１トランジスタ対において、前記第１ベクトル及び前記第２ベクトルの類似度が最も高いと決定される、
項目１７に記載の情報処理装置。
［項目１９］
前記第１配線の電圧を記憶する配線電圧記憶部を備え、
前記第１配線には、複数の第２トランジスタ対が接続され、
前記複数の第２トランジスタ対のそれぞれは、前記第１トランジスタ及び前記第２トランジスタを有し、
前記複数の第２トランジスタ対は、それぞれ異なるタイミングで、第１ベクトル及び第２ベクトルの対応する第１要素及び第２要素のすべてが一致又は類似するか否かを検出し、
前記配線電圧記憶部は、前記複数の第２トランジスタ対のそれぞれが、対応する前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素のすべてが一致又は類似することを検出するたびに、記憶される電圧を引き上げる、
項目１３乃至１８のいずれか一項に記載の情報処理装置。
［項目２０］
複数の第１要素を含む第１ベクトルと、前記複数の第１要素に対応する複数の第２要素を含む第２ベクトルとの間で、対応する前記第１要素及び前記第２要素が一致又は類似するか否かを検出するメモリシステムであって、
第１配線及び複数の第２配線を有する不揮発性メモリと、
前記第１配線上の電圧信号をセンスするセンスアンプと、
前記センスアンプでセンスされた電圧信号に基づいて、前記第１ベクトル及び前記第２ベクトルの間で、対応する前記第１要素及び前記第２要素のすべてが一致又は類似するか否かを決定する決定部と、を備え、
前記不揮発性メモリは、
前記第１配線に接続されるとともに、前記複数の第２配線に接続されるストリングを備え、
前記ストリングは、一端が前記第１配線に接続される電流経路に沿って直列に接続される複数のトランジスタ対を有し、
前記複数のトランジスタ対のそれぞれは、前記電流経路に沿って直列に接続される第１トランジスタ及び第２トランジスタを有し、
前記複数のトランジスタ対のそれぞれにおける前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ異なる前記第２配線が接続され、
前記第１トランジスタは、前記第１ベクトルの対応する前記第１要素を表す第１データに応じた第１閾値に設定され、
前記第２トランジスタは、前記第１データの補数データである第２データに応じた第２閾値に設定され、
前記第１トランジスタのゲートに接続される前記第２配線には、前記第２ベクトルの対応する前記第２要素を表す第３データに応じた電圧が印加され、
前記第２トランジスタのゲートに接続される前記第２配線には、前記第３データの補数データである第４データに応じた電圧が印加され、
前記ストリングは、前記第１ベクトル及び前記第２ベクトルの対応する前記第１要素及び前記第２要素がすべて一致又は類似するときに、前記複数のトランジスタ対におけるすべての前記第１トランジスタ及び前記第２トランジスタがオンし、前記第１配線との間の電流に応じて、前記第１配線の電圧を変化させる、
メモリシステム。
【0140】
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【0141】
１ 情報処理装置、２ ストリング、３ トランジスタ対、４ ＮＡＮＤフラッシュメモリセルアレイ、４ メモリセルアレイ、５ ブロック、６ ビット線電圧記憶部、７ カラム選択回路、１１ メモリシステム、１２ ロウ選択回路、１４ データ入出力バッファ、１５ 制御部、１６ 類似決定部
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図18C】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25A】
【図25B】
【図26】
