特開 2024-131875 半導体モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024131875

(43)【公開日】2024-09-30

(54)【発明の名称】半導体モジュール

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240920BHJP

【ＦＩ】

H01L25/04 C

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023042366

(22)【出願日】2023-03-16

(71)【出願人】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】110002697

【氏名又は名称】めぶき弁理士法人

(74)【代理人】

【識別番号】100104709

【弁理士】

【氏名又は名称】松尾 誠剛

(72)【発明者】

【氏名】森永 雄司

(57)【要約】

【課題】寄生インダクタンスの低減化を図ることができる半導体モジュールを提供する。
【解決手段】
半導体チップＱ１～Ｑ４、第１電源端子５１、第２電源端子５２、第１中点端子６１及び第２中点端子６２を備え、ブリッジ回路が構成されている半導体モジュールであって、第１電源端子５１と第２電源端子５２とは隣接しており、第１中点端子６１と第２中点端子６２とは隣接しており、使用時においては、第１電源端子５１と第２電源端子５２とでは逆方向に電流が流れ、かつ、第１中点端子６１と第２中点端子６２とでは逆方向に電流が流れ、第１電源端子５１のアウターリード部及び第２電源端子５２のアウターリード部と、第１中点端子６１のアウターリード部及び第２中点端子６２のアウターリード部とは、半導体モジュール１の同じ側に配置されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の半導体チップ、第１電源端子、第２電源端子、第１中点端子及び第２中点端子を備え、ブリッジ回路が構成されている半導体モジュールであって、
前記第１電源端子と前記第２電源端子とは隣接しており、
前記第１中点端子と前記第２中点端子とは隣接しており、
使用時においては、前記第１電源端子と前記第２電源端子とでは逆方向に電流が流れ、かつ、前記第１中点端子と前記第２中点端子とでは逆方向に電流が流れ、
前記第１電源端子のアウターリード部及び前記第２電源端子のアウターリード部と、前記第１中点端子のアウターリード部及び前記第２中点端子のアウターリード部とは、前記半導体モジュールの同じ側に配置されていることを特徴とする半導体モジュール。

【請求項2】

前記半導体モジュールは、第１～第４配線パターンをさらに備え、
前記複数の半導体チップは、それぞれが第１電極及び第２電極を有する第１～第４半導体チップであり、
前記ブリッジ回路は、前記第１半導体チップ及び前記第３半導体チップをハイサイドとし、前記第２半導体チップ及び前記第４半導体チップをローサイドとするものであり、
前記第１配線パターンは、前記第１電源端子が接続されており、前記第１半導体チップ及び前記第３半導体チップが搭載されており、
前記第２配線パターンは、前記第２電源端子が接続されており、
前記第３配線パターンは、平面視したときに前記第１配線パターンと前記第２配線パターンとの間に配置され、前記第２半導体チップが搭載されているとともに前記第１中点端子が接続されており、
前記第４配線パターンは、平面視したときに前記第１配線パターンと前記第２配線パターンとの間に配置され、前記第４半導体チップが搭載されているとともに前記第２中点端子が接続されており、
前記第１半導体チップの第１電極は、第１接続部材を介して前記第３配線パターンに接続されており、
前記第１半導体チップの第２電極は、前記第１配線パターンに接続されており、
前記第２半導体チップの第１電極は、第２接続部材を介して前記第２配線パターンに接続されており、
前記第２半導体チップの第２電極は、前記第３配線パターンに接続されており、
前記第３半導体チップの第１電極は、第３接続部材を介して前記第４配線パターンに接続されており、
前記第３半導体チップの第２電極は、前記第１配線パターンに接続されており、
前記第４半導体チップの第１電極は、第４接続部材を介して前記第２配線パターンに接続されており、
前記第４半導体チップの第２電極は、前記第４配線パターンに接続されていることを特徴とする請求項１に記載の半導体モジュール。

【請求項3】

前記半導体モジュールは、第１～第４制御端子をさらに備え、
前記第１～第４半導体チップは、それぞれ前記第１～第４制御端子に接続されている制御電極をさらに有し、
前記第１～第４制御端子のアウターリード部と、前記第１電源端子の前記アウターリード部、前記第２電源端子の前記アウターリード部、前記第１中点端子の前記アウターリード部及び前記第２中点端子の前記アウターリード部とは、前記半導体モジュールの反対側に配置されていることを特徴とする請求項２に記載の半導体モジュール。

【請求項4】

前記半導体モジュールは、第１～第４検出端子をさらに備え、
前記第１～第４半導体チップの前記第１電極は、それぞれ前記第１～第４検出端子にも接続されており、
前記第１～第４検出端子のアウターリード部と、前記第１電源端子の前記アウターリード部、前記第２電源端子の前記アウターリード部、前記第１中点端子の前記アウターリード部及び前記第２中点端子の前記アウターリード部とは、前記半導体モジュールの反対側に配置されていることを特徴とする請求項２又は３に記載の半導体モジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体モジュールに関する。

【背景技術】

【0002】

従来、複数の半導体チップからブリッジ回路を構成することが広く行われている。ブリッジ回路において、回路内の寄生インダクタンスが要因で損失やリンギングが発生することがある。特に、半導体チップとしてワイドバンドギャップ半導体を使用する場合においては、その高スルーレートと高い動作周波数により、回路内の寄生インダクタンスが要因で損失やリンギングが発生し易い。寄生インダクタンスは、配線経路長（電流経路長ともいう。）に大きく依存するので、寄生インダクタンスを低減するためにモジュール化することも考えられる（例えば、特許文献１参照。）。

【0003】

なお、特許文献１に開示されている半導体装置９００は、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンのときの電流経路は、図７の実線Ａで示すように、第１電源端子９１１から第１半導体チップＱ１を通って第１中点端子９２１に至り、第１中点端子９２１から図示しない負荷を通った後に、第２中点端子９２２から第４半導体チップＱ４を通って第２電源端子９１２に至る経路である。

【0004】

一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンのときの電流経路は、図７の破線Ｂで示すように、第１電源端子９１１から第３半導体チップＱ３を通って第２中点端子９２２に至り、第２中点端子９２２から図示しない負荷を通った後に、第１中点端子９２１から第２半導体チップＱ２を通って第２電源端子９１２に至る経路である。

【0005】

なお、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンのときは第３半導体チップＱ３及び第２半導体チップＱ２はともにオフしており、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンのときは第１半導体チップＱ１及び第４半導体チップＱ４はともにオフしているが、半導体チップがオフしていることの記載は以下の説明においては省略する。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】国際公開第２０２０／２４１２３９号

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、上記のような電流経路を有する半導体モジュールは、単純にモジュール化しただけであるため、寄生インダクタンスの低減効果は不十分であり、これが問題となっていた。

【0008】

そこで、本発明は、上記の問題を解決するためになされたものであり、寄生インダクタンスの低減化を図ることができる半導体モジュールを提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の半導体モジュールは、複数の半導体チップ、第１電源端子、第２電源端子、第１中点端子及び第２中点端子を備え、ブリッジ回路が構成されている半導体モジュールであって、前記第１電源端子と前記第２電源端子とは隣接しており、前記第１中点端子と前記第２中点端子とは隣接しており、使用時においては、前記第１電源端子と前記第２電源端子とでは逆方向に電流が流れ、かつ、前記第１中点端子と前記第２中点端子とでは逆方向に電流が流れ、前記第１電源端子のアウターリード部及び前記第２電源端子のアウターリード部と、前記第１中点端子のアウターリード部及び前記第２中点端子のアウターリード部とは、前記半導体モジュールの同じ側に配置されていることを特徴とする。

【発明の効果】

【0010】

本発明の半導体モジュールにおいては、第１電源端子と第２電源端子とは隣接しており、第１中点端子と第２中点端子とは隣接しており、使用時においては、第１電源端子と第２電源端子とでは逆方向に電流が流れ、かつ、第１中点端子と第２中点端子とでは逆方向に電流が流れる。このため、本発明の半導体モジュールは、第１電源端子及び第２電源端子に発生する磁界を相殺することができ、かつ、第１中点端子及び第２中点端子に発生する磁界を相殺することができることから、寄生インダクタンスの低減化が図ることができる半導体モジュールとなる。

【図面の簡単な説明】

【0011】

【図1】実施形態に係る半導体モジュール１の概念図である。

【図2】実施形態に係る半導体モジュール１の内部構成の平面図である。

【図3】図２に示す半導体モジュール１のブリッジ回路１００の等価回路図である。

【図4】実施形態に係る半導体モジュール１の電流経路の説明図である。

【図5】シミュレーションを行う際に実施形態に係る半導体モジュール１との比較を行うために準備した半導体モジュール１Ａの内部構成の平面図である。

【図6】比較を行うために準備した半導体モジュール１Ａの電流経路の説明図である。

【図7】特許文献１に記載されている半導体装置９００の内部構成の平面図である。

【発明を実施するための形態】

【0012】

以下、本発明の半導体モジュールの実施形態について説明する。

【0013】

図１は、実施形態に係る半導体モジュール１の概念図である。図１の概念図は、主な電流経路（制御系や検出系の電流経路を除外した、比較的大きな電流が流れる電流経路）を構成する構成要素（部材）を示す図である。図１における黒丸は、構成要素の区切りを示すものである。
図２は、実施形態に係る半導体モジュール１の内部構成の平面図である。

【0014】

以下、図１及び図２を参照して実施形態に係る半導体モジュール１の内部構成について説明する。

【0015】

実施形態に係る半導体モジュール１は、図１及び図２に示すように、複数の半導体チップ、第１電源端子５１、第２電源端子５２、第１中点端子６１及び第２中点端子６２を備え、ブリッジ回路が構成されている。また、半導体モジュール１は、第１～第４配線パターン１０～４０をさらに備える。半導体モジュール１における複数の半導体チップは、第１～第４半導体チップＱ１～Ｑ４である。半導体モジュール１におけるブリッジ回路は、第１半導体チップＱ１及び第３半導体チップＱ３をハイサイドとし、第２半導体チップＱ２及び第４半導体チップＱ４をローサイドとするものである。このようなブリッジ回路において、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする動作と、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする動作とを交互に繰り返す。

【0016】

なお、第１～第４配線パターン１０～４０は、第１配線パターン１０、第２配線パターン２０、第３配線パターン３０、第４配線パターン４０である。また、以下の説明において、第１～第４半導体チップＱ１～Ｑ４をまとめて説明する場合には、「第１」、「第２」等を省略して、「半導体チップＱ１～Ｑ４」と表記する場合もある。また、第１～第４配線パターン１０～４０も同様に、第１～第４配線パターン１０～４０をまとめて説明する場合には、「第１」、「第２」等を省略して、「配線パターン１０～４０」と表記する場合もある。

【0017】

実施形態に係る半導体モジュール１においては、半導体チップＱ１～Ｑ４はＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるとし、その平面視形状は矩形をなしているものとして説明する。また、実施形態に係る半導体モジュール１においては、セラミック（アルミナ、窒化アルミニウム、窒化ケイ素等）からなるベースに金属（銅）を直接接合したセラミック基板であるＤＣＢ（Direct Copper Bonding）基板７０上に配線パターン１０～４０が形成されているものとする。なお、本発明の半導体モジュールに用いる基板はＤＣＢ基板に限られるものではなく、ＡＭＢ（Active Metal Brazing）基板のような他のセラミック基板や、銅ベースやアルミニウムベースの金属ベース基板等を用いることもできる。セラミック基板に接合する金属としては、銅以外の金属（例えば、アルミニウム）を用いることもできる。

【0018】

半導体チップＱ１～Ｑ４はそれぞれソース電極（第１電極）Ｓ、ドレイン電極（第２電極)Ｄ、ゲート電極（制御電極）Ｇを有しているが、半導体チップＱ１～Ｑ４として縦型トランジスタチップ（ＳｉやＳｉＣ材料で構成されるＭＯＳＦＥＴ等の縦型トランジスタチップ）を用いた場合のドレイン電極Ｄは、半導体チップＱ１～Ｑ４における配線パターン１０～４０側の面（半導体チップＱ１～Ｑ４の裏面）に設けるように構成する。なお、実施形態に係る半導体モジュール１においては、半導体チップＱ１～Ｑ４として縦型トランジスタチップを用いた場合を例示している。従って、ドレイン電極Ｄは配線パターン１０～４０側に設けられていて目視できないため、ドレイン電極を示す符号「Ｄ」は図示されていない。また、ゲート電極Ｇは、半導体チップＱ１～Ｑ４におけるソース電極Ｓ側の面に設けられている。

【0019】

また、半導体チップＱ１～Ｑ４は、本発明の要旨を変更しない範囲であれば適宜変更可能であり、例えば、半導体チップＱ１～Ｑ４として、例えば、横型トランジスタチップ（例えば、ＧａＮオンＳｉ材料で構成されるＧａＮ－ＨＥＭＴ、その他Ｇａ_２Ｏ_３オンＳｉ材料で構成される化合物半導体トランジスタ等）を用いてもよい。なお、横型トランジスタチップの場合、ドレイン電極Ｄを含め、ゲート電極Ｇ及びソース電極Ｓは、半導体チップの表面に複数形成すると好適である。また、半導体チップＱ１～Ｑ４は、トランジスタチップに限定せず、回路アプリケーションに対応して、適宜、トランジスタチップをダイオードチップに置き換えた変形的構成としてもよい。このような変形的構成にすれば、適宜トーテムポール型ブリッジレスＰＦＣ回路等にも適応可能となる。

【0020】

第１配線パターン１０は、第１電源端子５１が接続されており、第１半導体チップＱ１及び第３半導体チップＱ３が搭載されている。実施形態における第１配線パターン１０は、図２におけるｘ軸方向に沿って延びる部分とｙ軸方向に沿って延びる部分とを有する。第１配線パターン１０のｘ軸方向に沿って延びる部分に第１半導体チップＱ１及び第３半導体チップＱ３が搭載されており、ｙ軸方向に沿って延びる部分に第１電源端子５１が接続されている。

【0021】

第２配線パターン２０は、第２電源端子５２が接続されている。実施形態における第２配線パターン２０は、図２におけるｘ軸方向に沿って延びる部分と、第３配線パターン３０及び第４配線パターン４０との間にありｙ軸方向に沿って延びる部分とを有する。第２配線パターン２０のｘ軸方向に沿って延びる部分に第２電源端子５２が接続されている。また、第２配線パターン２０のｙ軸方向に沿って延びる部分の端部は、第１配線パターン１０と近接している。

【0022】

第３配線パターン３０は、平面視したときに第１配線パターン１０と第２配線パターン２０との間に配置され、第２半導体チップＱ２が搭載されているとともに第１中点端子６１が接続されている。

【0023】

第４配線パターン４０は、平面視したときに第１配線パターン１０と第２配線パターン２０との間に配置され、第４半導体チップＱ４が搭載されているとともに第２中点端子６２が接続されている。

【0024】

次に、半導体チップＱ１～Ｑ４について説明する。
第１半導体チップＱ１のソース電極Ｓは、アルミニウムワイヤーなどの第１接続部材８１を介して第３配線パターン３０に接続されている。また、第１半導体チップＱ１のドレイン電極Ｄは、第１配線パターン１０に接続されている。

【0025】

第２半導体チップＱ２のソース電極Ｓは、アルミニウムワイヤーなどの第２接続部材８２を介して第２配線パターン２０に接続されている。また、第２半導体チップＱ２のドレイン電極Ｄは、第３配線パターン３０に接続されている。

【0026】

第３半導体チップＱ３のソース電極Ｓは、アルミニウムワイヤーなどの第３接続部材８３を介して第４配線パターン４０に接続されている。また、第３半導体チップＱ３のドレイン電極Ｄは、第１配線パターン１０に接続されている。

【0027】

第４半導体チップＱ４のソース電極Ｓは、アルミニウムワイヤーなどの第４接続部材８４を介して第２配線パターン４０に接続されている。また、第４半導体チップＱ４のドレイン電極Ｄは、第４配線パターン４０に接続されている。

【0028】

半導体モジュール１は、第１～第４制御端子Ｔ１１～Ｔ１４及び第１～第４検出端子Ｔ２１～Ｔ２４をさらに備える。また、基板７０に述形成されている配線パターンとしては、上述した配線パターン１０～４０の他に、第１～第４制御配線パターン１１１～１１４と、第１～第４検出配線パターン１２１～１２４とが存在する。

【0029】

第１～第４制御端子Ｔ１１～Ｔ１４は、それぞれ対応する第１～第４制御配線パターン１１１～１１４に接続されている。また、第１～第４検出端子Ｔ２１～Ｔ２４は、それぞれ対応する第１～第４検出配線パターン１２１～１２４に接続されている。

【0030】

第１～第４制御配線パターン１１１～１１４は、半導体チップＱ１～Ｑ４の各ゲート電極Ｇにそれぞれアルミニウムワイヤーなどの接続部材を介して接続されている。このため、半導体チップＱ１～Ｑ４のゲート電極Ｇは、それぞれ第１～第４制御端子Ｔ１１～Ｔ１４に接続されているといえる。

【0031】

一方、第１～第４検出配線パターン１２１～１２４は、半導体チップＱ１～Ｑ４の各ソース電極Ｓにそれぞれアルミニウムワイヤーなどの接続部材を介して接続されている。このため、半導体チップＱ１～Ｑ４のソース電極Ｓは、それぞれ第１～第４検出端子Ｔ２１～Ｔ２４にも接続されているといえる。

【0032】

続いて、第１、第２電源端子５１，５２及び第１、第２中点端子６１，６２について説明する。第１電源端子５１及び第２電源端子５２は、ブリッジ回路への電力を供給する端子であり、電流の流れとしてみた場合、第１電源端子５１が電流の入力側、第２電源端子５２が電流の出力側であるとする。

【0033】

第１電源端子５１は第１配線パターン１０に接続されている。第２電源端子５２は第２配線パターン２０に接続されている。これら第１電源端子５１と第２電源端子５２とは隣接している。

【0034】

一方、第１中点端子６１及び第２中点端子６２は、図示しない負荷が接続される端子である。第１中点端子６１は第２配線パターン２０を非接触で跨いで第３配線パターン３０に接続されており、第２中点端子６２は第２配線パターン２０を非接触で跨いで第４配線パターン４０に接続されている。これら第１中点端子６１と第２中点端子６２とは隣接している。そして、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときと、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときとでは、第１中点端子６１と第２中点端子６２との間を流れる電流の向きが反転する。

【0035】

本明細書における「隣接」とは、同種の２つの構成要素に着目したときに、その間に当該２つの構成要素と同種の構成要素が配置されていない状態のことをいう。

【0036】

実施形態に係る半導体モジュール１においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときには、第１中点端子６１から第２中点端子６２へと電流が流れ、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときには、第２中点端子６２から第１中点端子６１へと電流が流れる。実施形態に係る半導体モジュール１における全体的な電流経路については後述する。

【0037】

図１及び図２に示すように、第１電源端子５１のアウターリード部及び第２電源端子５２のアウターリード部と、第１中点端子６１のアウターリード部及び第２中点端子６２のアウターリード部とは、半導体モジュール１の同じ側に配置されている。ここで、「半導体モジュール１の同じ側に配置されている」というのは、図２の場合を例にとると、半導体モジュール１の同一の辺の側（第１、第２電源端子５１，５２及び第１、第２中点端子６１，６２であれば図示の下側の辺の側）に配置されていることをいう。また、アウターリード部というのは、樹脂封止したときに樹脂の外側に存在する部分のことをいう。なお、実施形態１に係る半導体モジュール１は樹脂封止されているが、図２においては半導体モジュール１の内部構成を示すため、樹脂については符号Ｍで示す外縁のみを表示している。後述する図４～図６においても同様である。

【0038】

また、第１～第４制御端子Ｔ１１～Ｔ１４のアウターリード部及び第１～第４検出端子Ｔ２１～Ｔ２４のアウターリード部と、第１電源端子５１のアウターリード部、第２電源端子５２のアウターリード部、第１中点端子６１のアウターリード部及び第２中点端子６２のアウターリード部とは、半導体モジュール１の反対側に配置されている。ここで、「半導体モジュール１の反対側」というのは、図２の場合を例にとると、半導体モジュール１の図示の上側と図示の下側である。

【0039】

なお、半導体モジュール１はデカップリングコンデンサ９０を備え、当該デカップリングコンデンサ９０の一端が第１配線パターン１０に接続され、他端が第２配線パターン２０に接続されている。デカップリングコンデンサ９０は、電源電圧の変動を回避したり、各種ノイズを除去したりする機能を有している。

【0040】

図３は、図２に示す半導体モジュール１のブリッジ回路１００の等価回路図である。なお、図３において、図２と同一構成要素には同一符号が付されている。図３に示すブリッジ回路１００は、前述したように、第１半導体チップＱ１及び第３半導体チップＱ３をハイサイドとし、第２半導体チップＱ２及び第４半導体チップＱ４をローサイドとするブリッジ回路である。

【0041】

このようなブリッジ回路１００において、第１半導体チップＱ１及び第４半導体チップＱ４の各ゲート電極Ｇに所定の電圧が同時に印加されることにより、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする。また、第３半導体チップＱ３及び第２半導体チップＱ２の各ゲート電極Ｇに所定の電圧が同時に印加されることにより、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする。

【0042】

ここで、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路は、図３の実線Ａで示すように、第１電源端子５１から第１半導体チップＱ１を通って第１中点端子６１に至り、第１中点端子６１から図示しない負荷を通った後に、第２中点端子６２から第４半導体チップＱ４を通って第２電源端子５２に至る経路である。

【0043】

一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路は、図３の破線Ｂで示すように、第１電源端子５１から第３半導体チップＱ３を通って第２中点端子６２に至り、第２中点端子６２から図示しない負荷を通った後に、第１中点端子６１から第２半導体チップＱ２を通って第２電源端子５２に至る経路である。

【0044】

このような電流経路を、実施形態に係る半導体モジュール１の電流経路の説明図である図４を参照して具体的に説明する。なお、図４は、図１に示す半導体モジュール１に電流経路を加えた図であり、図４における半導体モジュールとしての構成は図１と同様である。但し、図４においては、図２に示した各構成要素を示す符号は、一部が省略されており、主に、電流経路の説明に必要な構成要素の符号が記載されている。

【0045】

第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路は、図４の実線Ａで示す経路となる。具体的には、第１電源端子５１から第１配線パターン１０に入り、当該第１配線パターン１０に搭載されている第１半導体チップＱ１のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、当該ソース電極Ｓと第３配線パターン３０とを接続する第１接続部材８１を介して第３配線パターン３０を通って第１中点端子６１へと流れる。その後、図示しない負荷を経て第２中点端子６２から第４配線パターン４０に入り、当該第４配線パターン４０に搭載されている第４半導体チップＱ４のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、当該ソース電極Ｓと第２配線パターン２０とを接続する第４接続部材８４を介して第２配線パターン２０を通って第２電源端子５２へと流れる。

【0046】

一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路は、図３の破線Ｂで示す経路となる。具体的には、第１電源端子５１から第１配線パターン１０に入り、当該第１配線パターン１０に搭載されている第３半導体チップＱ３のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、当該ソース電極Ｓと第４配線パターン４０とを接続する第３接続部材８３を介して第４配線パターン４０を通って第２中点端子６２へと流れる。その後、図示しない負荷を経て第１中点端子６１から第３配線パターン３０に入り、当該第３配線パターン３０に搭載されている第２半導体チップＱ２のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、当該ソース電極Ｓと第２配線パターン２０とを接続する第２接続部材８２から第２配線パターン２０を通って第２電源端子５２へと流れる。

【0047】

このように、半導体モジュール１の使用時においては、第１電源端子５１と第２電源端子５２とでは逆方向に電流が流れ、かつ、第１中点端子６１と第２中点端子６２とでは逆方向に電流が流れる。

【0048】

このように、実施形態に係る半導体モジュール１においては、第１電源端子５１と第２電源端子５２とが隣接しており、第１中点端子６１と第２中点端子６２とが隣接している。また、半導体モジュール１においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする動作を行ったときと、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする動作を行ったときとのいずれにおいても、第１電源端子５１を流れる電流の向きと第２電源端子５２を流れる電流の向きとが反対方向となり、かつ、第１中点端子６１を流れる電流の向きと第２中点端子６２を流れる電流の向きとが反対方向となる。このように、流れる電流の向きが異なる端子を隣接させることで、発生する磁界を相殺することができ、これによって寄生インダクタンスの低減化を図ることができる。

【0049】

以上説明したように、実施形態に係る半導体モジュール１によれば、寄生インダクタンスを低減化できる効果が得られるが、これらの効果を検証するために発明者がシミュレーションを行った。以下、発明者がシミュレーションを行った結果について説明する。

【0050】

図５は、実施形態に係る半導体モジュール１との比較を行うために準備した半導体モジュール１Ａの内部構成の平面図である。なお、以下の説明においては、比較を行うために準備した半導体モジュール１Ａは単に「半導体モジュール１Ａ」と表記する場合もある。

【0051】

半導体モジュール１Ａは、基本的には実施形態に係る半導体モジュール１と同様の構成要素を有している。なお、図５においては、半導体モジュール１Ａの構成要素を示す符号は、説明に必要な符号が示されている。ここで、半導体モジュール１Ａにおいては、実施形態に係る半導体モジュール１における第１～第４配線パターン１０～４０を第１～第４配線パターン２１０～２４０とし、第１、第２電源端子５１、５２を第１、第２電源端子２５１，２５２、第１、第２中点端子６１，６２を第１、第２中点端子２６１，２６２とし、第１～第４接続部材８１～８４を第１～第４接続部材２８１～２８４とする。

【0052】

なお、実施形態に係る半導体モジュール１における第１～第４半導体チップＱ１～Ｑ４は、半導体モジュール１Ａにおいても第１～第４半導体チップＱ１～Ｑ４とし、実施形態に係る半導体モジュール１における基板７０は半導体モジュール１Ａにおいても基板７０とする。また、ここでも第１～第４半導体チップＱ１～Ｑ４をまとめて説明する場合には、半導体チップＱ１～Ｑ４と表記する場合もあり、第１～第４配線パターン２１０～２４０をまとめて説明する場合には、配線パターン２１０～２４０と表記する場合もある。

【0053】

半導体モジュール１Ａのブリッジ回路の構成は、実施形態に係る半導体モジュール１と同様であり、第１半導体チップＱ１及び第３半導体チップＱ３をハイサイドとし、第２半導体チップＱ２及び第４半導体チップＱ４をローサイドとするブリッジ回路であり、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンし、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする。

【0054】

また、半導体モジュール１Ａにおいては、第１電源端子２５１は第１配線パターン２１０に接続され、第２電源端子２５２は第１配線パターン２１０を非接触で跨いで第２配線パターン２２０に接続されている。また、第１中点端子２６１は第３配線パターン２３０に接続され、第２中点端子２６２は第４配線パターン２４０に接続されている。

【0055】

但し、半導体モジュール１Ａにおいては、第１中点端子２６１及び第２中点端子２６２は隣接しておらず、基板７０の両端部（左端部及び右端部）に離間して配置されている。

【0056】

また、半導体モジュール１Ａにおいては、第１半導体チップＱ１は第１接続部材２８１を介して第３配線パターン２３０に接続され、第２半導体チップＱ２は第２接続部材２８２を介して第２配線パターン２２０に接続され、第３半導体チップＱ３は、第３接続部材２８３を介して第４配線パターン２４０に接続され、第４半導体チップＱ４は、第４接続部材２８４を介して第２配線パターン２２０に接続されている。

【0057】

図６は、比較を行うために準備した半導体モジュール１Ａの電流経路の説明図である。なお、図６は、図５に示す半導体モジュール１Ａに電流経路を加えた図であり、図６における半導体モジュール１Ａとしての構成は図５に示した半導体モジュール１Ａと同様である。半導体モジュール１Ａの電流経路は、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときは、図６において実線Ａで示すような経路となる。また、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときは、図６において破線Ｂで示すような経路となる。

【0058】

ここで、実施形態に係る半導体モジュール１において発生する寄生インダクタンスと半導体モジュール１Ａにおいて発生する寄生インダクタンスとをシミュレーションによって比較した結果を説明する。ここでは、ブリッジ回路のオン・オフ動作の周波数を１００ｋＨｚとして、第１半導体チップＱ１及び第４半導体チップＱ４がオンしたときの電流経路に発生する寄生インダクタンスと、第３半導体チップＱ３及び第２半導体チップＱ２がオンしたときの電流経路に発生する寄生インダクタンスとを測定した。

【0059】

半導体モジュール１Ａにおいては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路Ａ（図６参照。）に発生する寄生インダクタンスは、４８．４ナノヘンリー（４８．４ｎＨ）であり、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路Ｂ（図６参照。）に発生する寄生インダクタンスは、３６．３ナノヘンリー（３６．３ｎＨ）であった。

【0060】

一方、実施形態に係る半導体モジュール１においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路Ａ（図４参照。）に発生する寄生インダクタンスは、２９．６ナノヘンリー（２９．６ｎＨ）であり、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路Ｂ（図４参照。）に発生する寄生インダクタンスは、２９．２ナノヘンリー（２９．２ｎＨ）であった。

【0061】

この結果から、実施形態に係る半導体モジュール１は、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときと、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときのいずれの場合においても、半導体モジュール１Ａに比べて、寄生インダクタンスを低減できることが確認された。

【0062】

以上説明したように、実施形態に係る半導体モジュール１においては、第１電源端子５１と第２電源端子５２とは隣接しており、第１中点端子６１と第２中点端子６２とは隣接しており、使用時においては、第１電源端子５１と第２電源端子５２とでは逆方向に電流が流れ、かつ、第１中点端子６１と第２中点端子６２とでは逆方向に電流が流れる。このため、実施形態に係る半導体モジュール１は、第１電源端子５１及び第２電源端子５２に発生する磁界を相殺することができ、かつ、第１中点端子６１及び第２中点端子６２に発生する磁界を相殺することができることから、寄生インダクタンスの低減化が図ることができる半導体モジュールとなる。

【0063】

また、実施形態に係る半導体モジュール１においては、第１配線パターン１０は、第１電源端子５１が接続されており、第１半導体チップＱ１及び第３半導体チップＱ３が搭載されており、第２配線パターン２０は、第２電源端子５２が接続されており、第３配線パターン３０は、平面視したときに第１配線パターン１０と第２配線パターン２０との間に配置され、第２半導体チップＱ２が搭載されているとともに第１中点端子６１が接続されており、第４配線パターン４０は、平面視したときに第１配線パターン１０と第２配線パターン２０との間に配置され、第４半導体チップＱ４が搭載されているとともに第２中点端子６２が接続されており、第１半導体チップＱ１のソース電極Ｓは、第１接続部材８１を介して第３配線パターン３０に接続されており、第１半導体チップＱ１のドレイン電極Ｄは、第１配線パターン１０に接続されており、第２半導体チップＱ２のソース電極Ｓは、第２接続部材８２を介して第２配線パターン２０に接続されており、第２半導体チップＱ２のドレイン電極Ｄは、第３配線パターン３０に接続されており、第３半導体チップＱ３のソース電極Ｓは、第３接続部材８３を介して第４配線パターン４０に接続されており、第３半導体チップＱ３のドレイン電極Ｄは、第１配線パターン１０に接続されており、第４半導体チップＱ４のソース電極Ｓは、第４接続部材８４を介して第２配線パターン２０に接続されており、第４半導体チップＱ４のドレイン電極Ｄは、第４配線パターン４０に接続されている。このため、半導体モジュール１においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路（実線Ａ）及び第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路（破線Ｂ）をコンパクトに纏めることができる。これにより、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路及び第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路をそれぞれ短くすることができ、ブリッジ回路の動作時における寄生インダクタンスの一層の低減化を図ることが可能となる。

【0064】

また、実施形態に係る半導体モジュール１によれば、第１～第４制御端子Ｔ１１～Ｔ１４のアウターリード部と、第１電源端子５１のアウターリード部、第２電源端子５２のアウターリード部、第１中点端子６１のアウターリード部及び第２中点端子６２のアウターリード部とは、半導体モジュール１の反対側に配置されているため、第１～第４制御端子Ｔ１１～Ｔ１４を大電流が流れる端子と離隔させ、相互の影響を低減することが可能となる。

【0065】

また、実施形態に係る半導体モジュール１によれば、第１～第４検出端子Ｔ２１～Ｔ２４のアウターリード部と、第１電源端子５１のアウターリード部、第２電源端子５２のアウターリード部、第１中点端子６１のアウターリード部及び第２中点端子６２のアウターリード部とは、半導体モジュール１の反対側に配置されているため、第１～第４検出端子Ｔ２１～Ｔ２４を大電流が流れる端子と離隔させ、相互の影響を低減することが可能となる。

【0066】

なお、本発明は上述の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲で種々変形実施可能となるものである。たとえば、下記に示すような変形実施も可能である。

【0067】

（１）本発明に係る構成要素の形状、数、大きさ、位置等は、図２に示したものに限定されず、本発明の特徴を損ねない限りにおいて、適宜変更することができる。

【0068】

（２）半導体チップＱ１～Ｑ４は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など他の半導体チップであってもよい。

【0069】

（３）前述の実施形態においては、半導体モジュール１は４個の半導体チップＱ１～Ｑ４を備えるものであったが、本発明はこれに限定されるものではない。本発明は半導体チップの数が４個ではない半導体モジュールにも適用可能である。

【符号の説明】

【0070】

１・・・半導体モジュール、１Ａ・・・比較を行うために準備した半導体モジュール、１０・・・第１配線パターン、２０・・・第２配線パターン、３０・・・第３配線パターン、４０・・・第４配線パターン、５１・・・第１電源端子、５２・・・第２電源端子、６１・・・第１中点端子、６２・・・第２中点端子、７０・・・基板、８１～８４・・・第１～第４接続部材、９０・・・デカップリングコンデンサ、１１１～１１４・・・第１～第４制御配線パターン、１２１～１２４・・・第１～第４検出配線パターン、２１０・・・半導体モジュール１Ａの第１配線パターン、２２０・・・半導体モジュール１Ａの第２配線パターン、２３０・・・半導体モジュール１Ａの第３配線パターン、２４０・・・半導体モジュール１Ａの第４配線パターン、２５１・・・半導体モジュール１Ａの第１電源端子、２５２・・・半導体モジュール１Ａの第２電源端子、２６１・・・半導体モジュール１Ａの第１中点端子、２６２・・・半導体モジュール１Ａの第２中点端子、Ｑ１・・・第１半導体チップ、Ｑ２・・・第２半導体チップ、Ｑ３・・・第３半導体チップ、Ｑ４・・・第４半導体チップ、Ｇ・・・半導体チップＱ１～Ｑ４のゲート電極、Ｓ・・・半導体チップＱ１～Ｑ４のソース電極、Ｔ１１～Ｔ１４・・・第１～第４制御端子、Ｔ２１～Ｔ２４・・・第１～第４検出端子、Ｍ・・・樹脂の外縁

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】