(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024131876
(43)【公開日】2024-09-30
(54)【発明の名称】半導体モジュール
(51)【国際特許分類】
H01L 25/07 20060101AFI20240920BHJP
【ＦＩ】
H01L25/04 C
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023042367
(22)【出願日】2023-03-16
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002697
【氏名又は名称】めぶき弁理士法人
(74)【代理人】
【識別番号】100104709
【弁理士】
【氏名又は名称】松尾 誠剛
(72)【発明者】
【氏名】森永 雄司
(57)【要約】
【課題】寄生インダクタンスの低減化を図るとともに半導体チップ同士の熱の干渉を抑制する。
【解決手段】
４個の半導体チップＱ１～Ｑ４、４枚の第４配線パターン１０～４０、第１、第２電源端子５１，５２、第１、第２中点端子６１，６２を備え、半導体チップＱ１及び半導体チップＱ３をハイサイドとし、半導体チップＱ２及び半導体チップＱ４をローサイドとするブリッジ回路が構成されている半導体モジュール１であって、配線パターン１０の凹部１２には、第１斜辺２１及び第２斜辺２２を有する凸部２３が形成された配線パターン２０が配置され、配線パターン３０，４０には、第１斜辺２１及び第２斜辺２２に平行な斜辺３１，４１が形成されており、各斜辺３１，４１に沿って半導体チップＱ２，Ｑ４が斜め配置されている。配線パターン２０は、中点端子６１，６２から電源端子５２への電流経路として機能する。
【選択図】図１
【解決手段】
４個の半導体チップＱ１～Ｑ４、４枚の第４配線パターン１０～４０、第１、第２電源端子５１，５２、第１、第２中点端子６１，６２を備え、半導体チップＱ１及び半導体チップＱ３をハイサイドとし、半導体チップＱ２及び半導体チップＱ４をローサイドとするブリッジ回路が構成されている半導体モジュール１であって、配線パターン１０の凹部１２には、第１斜辺２１及び第２斜辺２２を有する凸部２３が形成された配線パターン２０が配置され、配線パターン３０，４０には、第１斜辺２１及び第２斜辺２２に平行な斜辺３１，４１が形成されており、各斜辺３１，４１に沿って半導体チップＱ２，Ｑ４が斜め配置されている。配線パターン２０は、中点端子６１，６２から電源端子５２への電流経路として機能する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１～第４半導体チップ、第１～第４配線パターン、第１電源端子、第２電源端子、第１中点端子及び第２中点端子を備え、前記第１半導体チップ及び前記第３半導体チップをハイサイドとし、前記第２半導体チップ及び前記第４半導体チップをローサイドとするブリッジ回路が構成されている半導体モジュールであって、
前記第１配線パターンには前記第１電源端子が接続されるとともに前記第１半導体チップ及び前記第３半導体チップが搭載され、前記第２配線パターンには前記第２電源端子が接続され、前記第３配線パターンには前記第１中点端子が接続されるとともに前記第２半導体チップが搭載され、前記第４配線パターンには前記第２中点端子が接続されるとともに前記第４半導体チップが搭載されており、
前記第１配線パターンは、当該第１配線パターンの複数の辺のうちの１つの辺を当該第１配線パターンの第１辺としたとき、当該第１辺の所定範囲には、前記第１配線パターンを平面視したときに凹形状をなす凹部が形成され、当該凹部を挟み、かつ、当該凹部に隣接した位置に前記第１半導体チップ及び前記第３半導体チップが搭載されており、
前記第２配線パターンは、前記第１配線パターンの前記凹部によって三方が囲まれ、一部が当該凹部の開口から外方に突出するように配置され、少なくとも前記凹部から突出する部分には、第１斜辺及び第２斜辺を有する先細り形状の凸部が形成されており、
前記第３配線パターン及び前記第４配線パターンは、前記第１配線パターンの前記第１辺における一方の端部から他方の端部に沿って配置されており、
前記第３配線パターンには前記先細り形状の凸部が有する前記第１斜辺に沿った斜辺が形成され、前記第４配線パターンには前記先細り形状の凸部が有する前記第２斜辺に沿った斜辺が形成されており、
前記第１～第４半導体チップはそれぞれが少なくとも第１電極及び第２電極を有し、
前記第１半導体チップは、当該第１半導体チップの複数の辺のうちの１つの辺を当該第１半導体チップの第１辺としたとき、当該第１半導体チップの第１辺が前記第１配線パターンの第１辺に沿って配置され、当該第１半導体チップが有する前記第１電極が第１接続部材を介して前記第３配線パターンに接続されており、
前記第２半導体チップは、当該第２半導体チップの複数の辺のうちの１つの辺を当該第２半導体チップの第１辺としたとき、当該第２半導体チップの第１辺が前記第３配線パターンに形成されている前記斜辺に沿って配置され、当該第２半導体チップが有する前記第１電極が第２接続部材を介して前記第２配線パターンに接続されており、
前記第３半導体チップは、当該第３半導体チップの複数の辺のうちの１つの辺を当該第３半導体チップの第１辺としたとき、当該第３半導体チップの第１辺が前記第１配線パターンの第１辺に沿って配置され、当該第３半導体チップが有する前記第１電極が第３接続部材を介して前記第４配線パターンに接続されており、
前記第４半導体チップは、当該第４半導体チップの複数の辺のうちの１つの辺を当該第４半導体チップの第１辺としたとき、当該第４半導体チップの第１辺が前記第４配線パターンに形成されている前記斜辺に沿って配置され、当該第４半導体チップが有する前記第１電極が第４接続部材を介して前記第２配線パターンに接続されていることを特徴とする半導体モジュール。
前記第１配線パターンには前記第１電源端子が接続されるとともに前記第１半導体チップ及び前記第３半導体チップが搭載され、前記第２配線パターンには前記第２電源端子が接続され、前記第３配線パターンには前記第１中点端子が接続されるとともに前記第２半導体チップが搭載され、前記第４配線パターンには前記第２中点端子が接続されるとともに前記第４半導体チップが搭載されており、
前記第１配線パターンは、当該第１配線パターンの複数の辺のうちの１つの辺を当該第１配線パターンの第１辺としたとき、当該第１辺の所定範囲には、前記第１配線パターンを平面視したときに凹形状をなす凹部が形成され、当該凹部を挟み、かつ、当該凹部に隣接した位置に前記第１半導体チップ及び前記第３半導体チップが搭載されており、
前記第２配線パターンは、前記第１配線パターンの前記凹部によって三方が囲まれ、一部が当該凹部の開口から外方に突出するように配置され、少なくとも前記凹部から突出する部分には、第１斜辺及び第２斜辺を有する先細り形状の凸部が形成されており、
前記第３配線パターン及び前記第４配線パターンは、前記第１配線パターンの前記第１辺における一方の端部から他方の端部に沿って配置されており、
前記第３配線パターンには前記先細り形状の凸部が有する前記第１斜辺に沿った斜辺が形成され、前記第４配線パターンには前記先細り形状の凸部が有する前記第２斜辺に沿った斜辺が形成されており、
前記第１～第４半導体チップはそれぞれが少なくとも第１電極及び第２電極を有し、
前記第１半導体チップは、当該第１半導体チップの複数の辺のうちの１つの辺を当該第１半導体チップの第１辺としたとき、当該第１半導体チップの第１辺が前記第１配線パターンの第１辺に沿って配置され、当該第１半導体チップが有する前記第１電極が第１接続部材を介して前記第３配線パターンに接続されており、
前記第２半導体チップは、当該第２半導体チップの複数の辺のうちの１つの辺を当該第２半導体チップの第１辺としたとき、当該第２半導体チップの第１辺が前記第３配線パターンに形成されている前記斜辺に沿って配置され、当該第２半導体チップが有する前記第１電極が第２接続部材を介して前記第２配線パターンに接続されており、
前記第３半導体チップは、当該第３半導体チップの複数の辺のうちの１つの辺を当該第３半導体チップの第１辺としたとき、当該第３半導体チップの第１辺が前記第１配線パターンの第１辺に沿って配置され、当該第３半導体チップが有する前記第１電極が第３接続部材を介して前記第４配線パターンに接続されており、
前記第４半導体チップは、当該第４半導体チップの複数の辺のうちの１つの辺を当該第４半導体チップの第１辺としたとき、当該第４半導体チップの第１辺が前記第４配線パターンに形成されている前記斜辺に沿って配置され、当該第４半導体チップが有する前記第１電極が第４接続部材を介して前記第２配線パターンに接続されていることを特徴とする半導体モジュール。
【請求項2】
前記第１電源端子と前記第２電源端子とは隣接して配置されているとともに前記第１中点端子と前記第２中点端子とは隣接して配置されており、
前記第１電源端子及び前記第２電源端子、前記第１中点端子及び前記第２中点端子は、前記第１電源端子のアウターリード部及び前記第２電源端子のアウターリード部と、前記第１中点端子のアウターリード部及び前記第２中点端子のアウターリード部とが、前記第２配線パターンを挟んで半導体モジュール反対側に位置するように配置されていることを特徴とする請求項１に記載の半導体モジュール。
前記第１電源端子及び前記第２電源端子、前記第１中点端子及び前記第２中点端子は、前記第１電源端子のアウターリード部及び前記第２電源端子のアウターリード部と、前記第１中点端子のアウターリード部及び前記第２中点端子のアウターリード部とが、前記第２配線パターンを挟んで半導体モジュール反対側に位置するように配置されていることを特徴とする請求項１に記載の半導体モジュール。
【請求項3】
第１電源端子、前記第２電源端子、前記第１中点端子及び前記第２中点端子の少なくとも１つの端子のインナーリード部は、前記半導体モジュールに形成されている他の端子のインナーリード部に比べて幅広となっていることを特徴とする請求項１又は２に記載の半導体モジュール。
【請求項4】
前記第１接続部材は、前記第１半導体チップの第１辺の側から当該第１半導体チップの第１辺に直交するように延出して前記第３配線パターンに接続され、
前記第２接続部材は、前記第２半導体チップの第１辺の側から当該第２半導体チップの第１辺に直交するように延出して前記第２配線パターンに接続され、
前記第３接続部材は、前記第３半導体チップの第１辺の側から当該第３半導体チップの第１辺に直交するように延出して前記第４配線パターンに接続され、
前記第４接続部材は、前記第４半導体チップの第１辺の側から当該第４半導体チップの第１辺に直交するように延出して前記第２配線パターンに接続されていることを特徴とする請求項１又は２に記載の半導体モジュール。
前記第２接続部材は、前記第２半導体チップの第１辺の側から当該第２半導体チップの第１辺に直交するように延出して前記第２配線パターンに接続され、
前記第３接続部材は、前記第３半導体チップの第１辺の側から当該第３半導体チップの第１辺に直交するように延出して前記第４配線パターンに接続され、
前記第４接続部材は、前記第４半導体チップの第１辺の側から当該第４半導体チップの第１辺に直交するように延出して前記第２配線パターンに接続されていることを特徴とする請求項１又は２に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体モジュールに関する。
【背景技術】
【0002】
従来、複数の半導体チップからブリッジ回路を構成することが広く行われている。ブリッジ回路において、回路内の寄生インダクタンスが要因で損失やリンギングが発生することがある。特に、半導体チップとしてワイドバンドギャップ半導体を使用する場合においては、その高スルーレートと高い動作周波数により、回路内の寄生インダクタンスが要因で損失やリンギングが発生し易い。寄生インダクタンスは、配線経路長（電流経路長ともいう。）に大きく依存するので、寄生インダクタンスを低減するためにモジュール化することも考えられる（例えば、特許文献１参照。）。
【0003】
しかしながら、単にモジュール化しただけでは寄生インダクタンスの低減効果は不十分であり、これが問題となっていた。すなわち、特許文献１に開示されている半導体装置９００においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンのときの電流経路は、図１０の実線Ａで示すように、第１電源端子９１１から第１半導体チップＱ１を通り、第１中点端子９２１から図示しない負荷を通った後に、第２中点端子９２２から第４半導体チップＱ４を通って第２電源端子９１２に至る経路である。
【0004】
一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンのときの電流経路は、図１０の破線Ｂで示すように、第１電源端子９１１から第３半導体チップＱ３を通り、第２中点端子９２２から図示しない負荷を通った後に、第１中点端子９２１から第２半導体チップＱ２を通って第２電源端子９１２に至る経路である。
【0005】
なお、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンのときは第３半導体チップＱ３及び第２半導体チップＱ２はともにオフしており、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンのときは第１半導体チップＱ１及び第４半導体チップＱ４はともにオフしているが、オフしていることの記載は以下の説明においては省略する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】国際公開第２０２０／２４１２３９号
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献１に開示されている半導体装置９００においては、図１０に示すように、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路（実線Ａ）並びに第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路（破線Ｂ）は、いずれも長いものとなる。このため、特許文献１に開示されている半導体装置においては、寄生インダクタンスが増大してしまうといった問題がある。
【0008】
また、寄生インダクタンスの問題に加えて、第１～第４半導体チップＱ１～Ｑ４の発熱による半導体チップ同士の熱の干渉も問題となる。これに対処するためには、半導体チップ同士の熱が干渉しないように、各半導体チップの間隔が広くなるように配置する必要があるが、各半導体チップの間隔を広くすると、電流経路が長くなり、寄生インダクタンスが増大するという問題が生じてしまう。特に、特許文献１に開示されている半導体装置９００においては、第２半導体チップＱ２と第４半導体チップＱ４とが隣接して平行配置されているため、これら第２、第４半導体チップＱ２，Ｑ４同士の熱の干渉が生じやすいものとなる。
【0009】
そこで、本発明は、上記の問題を解決するためになされたものであり、寄生インダクタンスの低減化を図るとともに、半導体チップ同士の熱の干渉を抑制することができる半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の半導体モジュールは、第１～第４半導体チップ、第１～第４配線パターン、第１電源端子、第２電源端子、第１中点端子及び第２中点端子を備え、前記第１半導体チップ及び前記第３半導体チップをハイサイドとし、前記第２半導体チップ及び前記第４半導体チップをローサイドとするブリッジ回路が構成されている半導体モジュールであって、前記第１配線パターンには前記第１電源端子が接続されるとともに前記第１半導体チップ及び前記第３半導体チップが搭載され、前記第２配線パターンには前記第２電源端子が接続され、前記第３配線パターンには前記第１中点端子が接続されるとともに前記第２半導体チップが搭載され、前記第４配線パターンには前記第２中点端子が接続されるとともに前記第４半導体チップが搭載されており、前記第１配線パターンは、当該第１配線パターンの複数の辺のうちの１つの辺を当該第１配線パターンの第１辺としたとき、当該第１辺の所定範囲には、前記第１配線パターンを平面視したときに凹形状をなす凹部が形成され、当該凹部を挟み、かつ、当該凹部に隣接した位置に前記第１半導体チップ及び前記第３半導体チップが搭載されており、前記第２配線パターンは、前記第１配線パターンの前記凹部によって三方が囲まれ、一部が当該凹部の開口から外方に突出するように配置され、少なくとも前記凹部から突出する部分には、第１斜辺及び第２斜辺を有する先細り形状の凸部が形成されており、前記第３配線パターン及び前記第４配線パターンは、前記第１配線パターンの前記第１辺における一方の端部から他方の端部に沿って配置されており、前記第３配線パターンには前記先細り形状の凸部が有する前記第１斜辺に沿った斜辺が形成され、前記第４配線パターンには前記先細り形状の凸部が有する前記第２斜辺に沿った斜辺が形成されており、前記第１～第４半導体チップはそれぞれが少なくとも第１電極及び第２電極を有し、前記第１半導体チップは、当該第１半導体チップの複数の辺のうちの１つの辺を当該第１半導体チップの第１辺としたとき、当該第１半導体チップの第１辺が前記第１配線パターンの第１辺に沿って配置され、当該第１半導体チップが有する前記第１電極が第１接続部材を介して前記第３配線パターンに接続されており、前記第２半導体チップは、当該第２半導体チップの複数の辺のうちの１つの辺を当該第２半導体チップの第１辺としたとき、当該第２半導体チップの第１辺が前記第３配線パターンに形成されている前記斜辺に沿って配置され、当該第２半導体チップが有する前記第１電極が第２接続部材を介して前記第２配線パターンに接続されており、前記第３半導体チップは、当該第３半導体チップの複数の辺のうちの１つの辺を当該第３半導体チップの第１辺としたとき、当該第３半導体チップの第１辺が前記第１配線パターンの第１辺に沿って配置され、当該第３半導体チップが有する前記第１電極が第３接続部材を介して前記第４配線パターンに接続されており、前記第４半導体チップは、当該第４半導体チップの複数の辺のうちの１つの辺を当該第４半導体チップの第１辺としたとき、当該第４半導体チップの第１辺が前記第４配線パターンに形成されている前記斜辺に沿って配置され、当該第４半導体チップが有する前記第１電極が第４接続部材を介して前記第２配線パターンに接続されていることを特徴とする。
【発明の効果】
【0011】
本発明の半導体モジュールにおいては、第１半導体チップから第１中点端子までの配線経路に配置されている第３配線パターン上に第２半導体チップを搭載し、当該第２半導体チップを第２接続部材で第２配線パターンに接続している。また、第３配線パターンの一部の辺には、第２配線パターンの先細り形状の凸部の第１斜辺に沿った斜辺が形成されており、第２半導体チップも当該斜辺に沿って配置されている。これにより、第２半導体チップと第２配線パターンとを第２接続部材で最短で接続することができるため、第２半導体チップを通る電流経路である第１中点端子から第２電源端子までの配線長が短くなり、それによって寄生インダクタンスが低減される。
【0012】
同様に、第３半導体チップから第２中点端子までの配線経路に配置されている第４配線パターン上に第４半導体チップを搭載し、当該第４半導体チップを第４接続部材で第２配線パターンに接続している。また、第４配線パターンの一部の辺には、第２配線パターンの先細り形状の凸部の第２斜辺に沿った斜辺が形成されており、第４半導体チップも当該斜辺に沿って配置されている。これにより、第４半導体チップと第２配線パターンとを第４接続部材で最短で接続することができるため、第４半導体チップを通る電流経路である第２中点端子から第２電源端子までの配線長が短くなり、それによって寄生インダクタンスが低減される。
【0013】
また、本発明の半導体モジュールにおいては、半導体チップ同士の熱の干渉の抑制という点においても効果が得られる。特に、第２半導体チップと第４半導体チップとは、それぞれが搭載される配線パターンの各斜辺に沿った斜め配置となることにより、これら半導体チップ（第２半導体チップ及び第４半導体チップ）が隣接して平行配置される場合に比べて互いの間隔が広くなる。このため、それぞれが発する熱が放散し易くなり、半導体チップ同士の熱の干渉を受けにくくなり、半導体チップ同士の熱の干渉を抑制することができる。
【0014】
具体的には、第２半導体チップが搭載される第３配線パターンと第４半導体チップが搭載される第４配線パターンとが互いに隣接するそれぞれの隣接辺を第３配線パターン側の隣接辺及び第４配線パターン側の隣接辺としたとき、第２半導体チップと第３配線パターン側の隣接辺との間隔が広くなるとともに、第４半導体チップと第４配線パターン側の隣接辺との間隔とが広くなる。これにより、半導体チップＱ２と半導体チップＱ４との間隔は、第２半導体チップと第４半導体チップとが隣接した平行配置となっている場合に比べて広いものとなる。
【0015】
これを、後述する実施形態の説明において用いる図２を参照して簡単に説明すると（詳細は後述する実施形態において説明する。）、第２半導体チップＱ２の辺ｂ１（第１長辺ｂ１）と第３配線パターン３０側の隣接辺３３（右辺３３）との間隔は、第２半導体チップＱ２の辺ａ２（第２短辺ａ２）側に向かうに従って広がって行くこととなる。第４半導体チップＱ４も同様に、当該第４半導体チップＱ４の辺ｂ２（第２長辺ｂ２）と第４配線パターン４０側の隣接辺４３（左辺４３）との間隔は、第４半導体チップＱ４の辺ａ２（第２短辺ａ２）側に向かうに従って広がって行くこととなる。
【0016】
このため、第２半導体チップＱ２と第４半導体チップＱ４との間隔は、第２半導体チップＱ２と第４半導体チップＱ４とが隣接した平行配置となっている場合に比べて広いものとなる。例えば、本発明の半導体モジュールと、前述した特許文献１に記載の半導体装置９００（図１０参照。）及び後述する実施形態において本発明との比較例で用いた半導体モジュール１Ａ（図５参照。）とを比較すると、特許文献１に記載の半導体装置９００及び比較例で用いた半導体モジュール１Ａにおいては、半導体チップＱ２，Ｑ４が隣接した平行配置となっているため、第２、第４半導体チップ同士が熱の干渉を受けやすくなる。これに対して、本発明においては、第２半導体チップＱ２と第４半導体チップＱ４とは、それぞれが搭載される配線パターンの各斜辺に沿った斜め配置となることにより、半導体チップＱ２と半導体チップＱ４との間隔が広くなり、第２、第４半導体チップ同士の熱の干渉を抑制することができ、第２半導体チップＱ２及び第４半導体チップＱ４の温度上昇が抑えられる。
【0017】
また、第２配線パターンは発熱源でもある半導体チップが搭載されていないため、第２半導体チップが搭載されている第３配線パターン及び第４半導体チップが搭載されている第４配線パターンよりも配線パターンの温度を低くすることができる。熱は温度が高い方から低い方へ伝わるため、発熱源でもある第２半導体チップと発熱源でもある第４半導体チップとの間に温度の低い第２配線パターンが配置されていることにより、互いの熱の干渉を低減することができ、第２半導体チップ及び第４半導体チップの温度上昇が抑えられる。
【0018】
このように、本発明の半導体モジュールによれば、寄生インダクタンスの低減化を図ることができるとともに、半導体素子同士の熱の干渉を抑制することができる半導体モジュールを提供することができる。
【図面の簡単な説明】
【0019】
【図1】実施形態に係る半導体モジュール１の内部構成の平面図である。
【図4】実施形態に係る半導体モジュール１の電流経路の説明図である。
【図5】実施形態に係る半導体モジュール１との比較を行うために準備した半導体モジュール１Ａの内部構成の平面図である。
【図6】比較を行うために準備した半導体モジュール１Ａの電流経路の説明図である。
【図7】実施形態に係る半導体モジュール１において発生する寄生インダクタンス及び半導体モジュール１Ａにおいて発生する寄生インダクタンスの測定結果を示す図である。
【図8】実施形態に係る半導体モジュール１と半導体モジュール１Ａとに搭載されている半導体チップＱ１～Ｑ４が発する熱による温度の様子を示す図である。
【図9】実施形態に係る半導体モジュール１及び半導体モジュール１Ａにおける半導体チップＱ１～Ｑ４の温度を測定した測定結果を示す図である。
【図10】特許文献１に記載されている半導体装置９００の内部構成の平面図である。
【発明を実施するための形態】
【0020】
以下、本発明の半導体モジュールの実施形態について説明する。
【0021】
図１は、実施形態に係る半導体モジュール１の内部構成を平面視した図である。
図２は、図１に示す半導体モジュール１の要部を拡大して示す図である。図２においては、図１に示す半導体モジュール１の要部として、主に、第１～第４配線パターン１０～４０と当該第１～第４配線パターン１０～４０に搭載されている半導体チップＱ１～Ｑ４、第１、第２電源端子５１，５２、第１、第２中点端子６１，６２が示されている。
図２は、図１に示す半導体モジュール１の要部を拡大して示す図である。図２においては、図１に示す半導体モジュール１の要部として、主に、第１～第４配線パターン１０～４０と当該第１～第４配線パターン１０～４０に搭載されている半導体チップＱ１～Ｑ４、第１、第２電源端子５１，５２、第１、第２中点端子６１，６２が示されている。
【0022】
なお、図面の煩雑化を防ぐために、図１においては一部の構成要素に付されている符号が省略されているが、これらの符号は図２に示すこととする。以下、図１及び図２を参照して実施形態に係る半導体モジュール１の内部構成について説明する。
【0023】
実施形態に係る半導体モジュール１は、第１～第４半導体チップＱ１～Ｑ４、第１～第４配線パターン１０～４０、第１電源端子５１、第２電源端子５２、第１中点端子６１及び第２中点端子６２を備え、第１～第４半導体チップのうちの第１半導体チップＱ１及び第３半導体チップＱ３をハイサイドとし、第２半導体チップＱ２及び第４半導体チップＱ４をローサイドとするブリッジ回路が構成されている。このようなブリッジ回路において、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする動作と、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする動作とを交互に繰り返す。
【0024】
なお、第１～第４配線パターン１０～４０は、第１配線パターン１０、第２配線パターン２０、第３配線パターン３０、第４配線パターン４０である。また、以下の説明において、第１～第４半導体チップＱ１～Ｑ４をまとめて説明する場合には、「第１」、「第２」等を省略して、「半導体チップＱ１～Ｑ４」と表記する場合もある。また、第１～第４配線パターン１０～４０も同様に、第１～第４配線パターン１０～４０をまとめて説明する場合には、「第１」、「第２」等を省略して、「配線パターン１０～４０」と表記する場合もある。
【0025】
実施形態に係る半導体モジュール１においては、半導体チップＱ１～Ｑ４はＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるとし、その平面視形状は矩形をなしているものとして説明する。また、実施形態に係る半導体モジュール１においては、セラミック（アルミナ、窒化アルミニウム、窒化ケイ素等）からなるベースに金属（銅）を直接接合したセラミック基板であるＤＣＢ（Direct Copper Bonding）基板７０上に配線パターン１０～４０が形成されているものとする。なお、本発明の半導体モジュールに用いる基板はＤＣＢ基板に限られるものではなく、ＡＭＢ（Active Metal Brazing）基板のような他のセラミック基板や、銅ベースやアルミニウムベースの金属ベース基板等を用いることもできる。セラミック基板に接合する金属としては、銅以外の金属（例えば、アルミニウム）を用いることもできる。
【0026】
半導体チップＱ１～Ｑ４はそれぞれソース電極（第１電極）Ｓ、ドレイン電極（第２電極)Ｄ、ゲート電極（制御電極）Ｇを有しているが、半導体チップＱ１～Ｑ４として縦型トランジスタチップ（ＳｉやＳｉＣ材料で構成されるＭＯＳＦＥＴ等の縦型トランジスタチップ）を用いた場合のドレイン電極Ｄは、半導体チップＱ１～Ｑ４における配線パターン１０～４０側の面（半導体チップＱ１～Ｑ４の裏面）に設けるように構成する。なお、実施形態に係る半導体モジュール１においては、半導体チップＱ１～Ｑ４として縦型トランジスタチップを用いた場合を例示している。従って、ドレイン電極Ｄは配線パターン１０～４０側に設けられていて目視できないため、ドレイン電極を示す符号「Ｄ」は図示されていない。また、ゲート電極Ｇは、半導体チップＱ１～Ｑ４におけるソース電極Ｓ側の面に設けられている。
【0027】
また、半導体チップＱ１～Ｑ４は、本発明の要旨を変更しない範囲であれば適宜変更可能であり、例えば、半導体チップＱ１～Ｑ４として、例えば、横型トランジスタチップ（例えば、ＧａＮオンＳｉ材料で構成されるＧａＮ－ＨＥＭＴ、その他Ｇａ２Ｏ３オンＳｉ材料で構成される化合物半導体トランジスタ等）を用いてもよい。なお、横型トランジスタチップの場合、ドレイン電極Ｄを含め、ゲート電極Ｇ及びソース電極Ｓは、半導体チップの表面に複数形成すると好適である。また、半導体チップＱ１～Ｑ４は、トランジスタチップに限定せず、回路アプリケーションに対応して、適宜、トランジスタチップをダイオードチップに置き換えた変形的構成としてもよい。このような変形的構成にすれば、適宜トーテムポール型ブリッジレスＰＦＣ回路等にも適応可能となる。
【0028】
第１配線パターン１０は、当該第１配線パターン１０の複数の辺のうちの１つの辺１１を当該第１配線パターン１０の第１辺１１としたとき、当該第１辺１１の所定範囲には、当該第１配線パターン１０を平面視したときに凹形状をなす凹部１２が形成されている。ここで、第１配線パターン１０の第１辺１１は、図１及び図２において、第１配線パターン１０の図示の左右方向（ｘ軸に沿った方向）に延在する辺のうちの図示の上側に位置する辺を第１辺１１としている。
【0029】
なお、「凹部１２」は、基板７０の厚み方向にへこんだ凹部ではなく、図１において破線枠Ｚで囲まれた領域内に示されているように、第１配線パターン１０を平面視したとき、基板７０の平面上において、図示のｙ軸に沿った紙面の下方向に凹状にへこんだ凹部である。
【0030】
また、第１配線パターン１０には、第１電源端子５１が接続されているとともに第１半導体チップＱ１及び第３半導体チップＱ３が搭載されている。ここで、第１半導体チップＱ１及び第３半導体チップＱ３は、凹部１２を挟み、かつ、当該凹部１２に隣接した位置に配置されている。なお、凹部１２が形成されている位置は、第１配線パターン１０における図示のｘ軸に沿った紙面の左右方向のほぼ中央付近であるとする。
【0031】
続いて、第２配線パターン２０について説明する。第２配線パターン２０は、第１配線パターン１０の凹部１２によって三方が囲まれ、一部が当該凹部１２の開口から外方（図示のｙ軸に沿った紙面の上方向）に突出するように配置されている。そして、少なくとも凹部１２から突出する部分には、第１斜辺２１及び第２斜辺２２を有する先細り形状の凸部２３が形成されている。なお、「先細り形状の凸部２３」は、以下では「先細り形状の」を省略して、単に「凸部２３」と表記する場合もある。
【0032】
また、当該第２配線パターン２０の下辺２４（第１配線パターン１０の凹部１２の底辺１２ａに対向する辺）は、第１配線パターン１０の凹部１２の底辺１２ａに対して平行配置されている。そして、この第２配線パターン２０には第２電源端子５２が接続されている（図２参照。）。
【0033】
また、第２配線パターン２０は、実施形態１に係る半導体モジュール１においては、下辺２４に直交する当該第２配線パターン２０の中心線Ｃを対称軸とする線対称の形状となっているものとする。但し、ここでの線対称の形状というのは、厳密なものではなく、対称軸を中心とする一方の側と他方の側とで形状が多少異なるものを含むものとする。また、実施形態１に係る半導体モジュール１においては、凸部２３は第１斜辺２１と第２斜辺２２とのなす角度が鋭角であり、先端部に頂点Ｐを有するものとする。なお、中心線Ｃは凸部２３の頂点Ｐを通り、かつ、下辺２４に直交する線であるとする。
【0034】
凸部２３の第１斜辺２１と第２斜辺２２とのなす角度θ（図２参照。）は、特に限定されるものではないが、実施形態に係る半導体モジュール１においては９０度であるとする。このため、第１斜辺２１と中心線Ｃとのなす角度、及び、第２斜辺２２と中心線Ｃとのなす角度はそれぞれ４５度である。
【0035】
続いて、第３配線パターン３０及び第４配線パターン４０について説明する。第３配線パターン３０及び第４配線パターン４０は、第１配線パターン１０の第１辺１１における一方の端部（左端部）１１ａから他方の端部（右端部）１１ｂに沿って配置されている。具体的には、図１及び図２に示すように、第１配線パターン１０の第１辺１１のｙ軸に沿った紙面の左右方向の左側には第３配線パターン３０が配置されており、右側には第４配線パターン４０が配置されている。
【0036】
第３配線パターン３０には、第１中点端子６１が接続されているとともに第２半導体チップＱ２が搭載されている。また、第３配線パターン３０は、図示におけるｘ軸に沿った紙面の左右方向に延在する水平部３０ａ（図２参照。）と当該水平部３０ａの端部(図示における紙面の右端部)からｙ軸に沿った紙面の上下方向に延在する垂直部３０ｂ（図２参照。）とを有している。なお、第１中点端子６１は第３配線パターン３０の垂直部３０ｂに接続されており、ｙ軸に沿って紙面の上方向に延出している。
【0037】
また、第３配線パターン３０には、第２配線パターン２０の凸部２３が有する第１斜辺２１に沿った斜辺３１（図２参照。）が形成されている。斜辺３１は第３配線パターン３０において水平部３０ａと垂直部３０ｂとの角部に形成されており、第２配線パターン２０の第１斜辺２１に対向し、かつ、平行となっている。なお、第２半導体チップＱ２は第３配線パターン３０の斜辺３１に沿うように搭載されているが、これについては後述する。
【0038】
このように構成されている第３配線パターン３０は、第３配線パターン３０の水平部３０ａにおける第１配線パターン１０側の辺（下辺３２とする。）が第１配線パターン１０の第１辺１１に沿うように配置されている。
【0039】
一方、第４配線パターン４０には、第２中点端子６２が接続されているとともに第４半導体チップＱ４が搭載されている。また、第４配線パターン４０は、図示におけるｘ軸に沿った紙面の左右方向に延在する水平部４０ａ（図２参照。）と当該水平部４０ａの端部(図示における紙面の左端部)からｙ軸に沿った紙面の上下方向に延在する垂直部４０ｂ（図２参照。）とを有している。なお、第２中点端子６２は第４配線パターン４０の垂直部４０ｂに接続されており、図示におけるｙ軸に沿った紙面の上方向に延出している。
【0040】
また、第４配線パターン４０には、第２配線パターン２０の凸部２３が有する第２斜辺２２に沿った斜辺４１（図２参照。）が形成されている。斜辺４１は第４配線パターン４０における水平部４０ａと垂直部４０ｂとの角部に形成されており、第２配線パターン２０の第２斜辺２２に対向し、かつ、平行となっている。なお、第４半導体チップＱ４は第４配線パターン４０の斜辺４１に沿うように搭載されているが、これについては後述する。
【0041】
このように構成されている第４配線パターン４０は、当該第４配線パターン４０の水平部４０ａにおける第１配線パターン１０側の辺（下辺４２とする。）が第１配線パターン１０の第１辺１１に沿うように配置されており、垂直部４０ｂが第３配線パターン３０の垂直部３０ａに対して隣接して配置されている。具体的には、第３配線パターン３０の垂直部３０ｂにおいて第４配線パターン４０に対向する当該第３配線パターン３０の右辺３３(図２参照。）と、第４配線パターン４０の垂直部４０ｂにおいて第３配線パターン３０に対向する当該第４配線パターン４０の左辺４３(図２参照。）とは、互いに隣接して配置されている。このため、第３配線パターン３０の右辺３３及び第４配線パターン４０の左辺４３は、第３配線パターン３０と第４配線パターン４０とが隣接する隣接辺ともいえる。
【0042】
なお、実施形態に係る半導体モジュール１においては、第１配線パターン１０は、第２配線パターン２０の中心線Ｃを対称軸とする線対称の形状となっているものとする。また、第３配線パターン３０と第４配線パターン４０とは、同じ形状をなしており、第２配線パターン２０の中心線Ｃを対称軸として線対称の形状となるように配置されている。但し、この場合においても、線対称の形状というのは、厳密なものではなく、対称軸を中心とする一方の側と他方の側とで形状が多少異なるものを含むものとする。
【0043】
配線パターン１０～４０がこのような配置となっていることにより、第２配線パターン２０は、第１配線パターン１０、第３配線パターン３０及び第４配線パターン４０で囲まれており、基板７０の中央部付近に位置するものとなる。
【0044】
ところで、実施形態に係る半導体モジュール１においては、半導体チップＱ１～Ｑ４は平面視形状は矩形であり、正方形であってもよく、また、長方形であってもよいが、ここでは、長方形であるとして説明する。そして、半導体チップＱ１～Ｑ４のそれぞれの複数の辺すなわち第１辺～第４辺のうちの第１辺と当該第１辺とは反対側の第２辺とがそれぞれ短辺であり、第３辺と当該第３辺とは反対側の第４辺とがそれぞれ長辺であるとする。但し、半導体チップＱ１～Ｑ４は、長辺が短辺に比べてやや長い程度の長方形であるとする。
【0045】
ここで、図２に示すように、半導体チップＱ１～Ｑ４において、個々の半導体チップの一方の短辺である第１辺を「第１短辺ａ１」、他方の短辺である第２辺を「第２短辺ａ２」とし、一方の長辺である第３辺を「第１長辺ｂ１」、他方の長辺である第４辺を「第２長辺ｂ２」とする。これを第１半導体チップＱ１を例にとって説明すると、当該第１半導体チップＱ１の一方の短辺である第１辺を「第１短辺ａ１」、他方の短辺である第２辺を「第２短辺ａ２」とし、一方の長辺である第３辺を「第１長辺ｂ１」、他方の長辺である第４辺を「第２長辺ｂ２」とする。これは、他の半導体チップＱ２～Ｑ４においても同様である（図２参照。）。
【0046】
第１配線パターン１０に搭載されている第１半導体チップＱ１は、図２に示すように、当該第１半導体チップＱ１の第１辺である第１短辺ａ１が第１配線パターン１０の第１辺１１に沿って配置され、当該第１半導体チップＱ１のソース電極Ｓがアルミニウムワイヤーなどの第１接続部材８１を介して第３配線パターン３０に接続されている。なお、第１接続部材８１は、第１半導体チップＱ１の第１辺である第１短辺ａ１の側から当該第１短辺１ａに直交するように延出して第３配線パターン３０に接続されている。このとき、第１接続部材８１は第３配線パターン３０の下辺３２に対しても直交している。
【0047】
また、第１配線パターン１０に搭載されている第３半導体チップＱ３は、図２に示すように、当該第３半導体チップＱ３の第１辺である第１短辺ａ１が第１配線パターン１０の第１辺１１に沿って配置され、当該第３半導体チップＱ３のソース電極Ｓがアルミニウムワイヤーなどの第３接続部材８３を介して第４配線パターン４０に接続されている。なお、第３接続部材８３は、第３半導体チップＱ３の第１辺である第１短辺ａ１の側から当該第１短辺ａ１に直交するように延出して第４配線パターン４０に接続されている。このとき、第３接続部材８３は第４配線パターン４０の下辺４２に対しても直交している。
【0048】
また、第３配線パターン３０に搭載されている第２半導体チップＱ２は、図２に示すように、当該第２半導体チップＱ２の第１辺である第１短辺ａ１が第３配線パターン３０に形成されている斜辺３１に沿って配置され、当該第２半導体チップＱ２のソース電極Ｓがアルミニウムワイヤーなどの第２接続部材８２を介して第２配線パターン２０に接続されている。なお、第２接続部材８２は、第２半導体チップＱ２の第１辺である第１短辺ａ１の側から当該第１短辺１ａに直交するように延出して第２配線パターン２０に接続されている。このとき、第２接続部材８２は第２配線パターン２０の第１斜辺２１に対しても直交している。
【0049】
また、第４配線パターン４０に搭載されている第４半導体チップＱ４は、図２に示すように、当該第４半導体チップＱ４の第１辺である第１短辺ａ１が第４配線パターン４０に形成されている斜辺４１に沿って配置され、当該第４半導体チップＱ４のソース電極Ｓがアルミニウムワイヤーなどの第４接続部材８４を介して第２配線パターン２０に接続されている。なお、第４接続部材８４は、第４半導体チップＱ４の第１辺である第１短辺ａ１の側から当該第１短辺ａ１に直交するように延出して第２配線パターン２０に接続されている。このとき、第４接続部材８４は第２配線パターン２０の第２斜辺２２に対しても直交している。
【0050】
このように、第３配線パターン３０に搭載されている第２半導体チップＱ２は、当該第２半導体チップＱ２の第１短辺ａ１（図２参照。）が第３配線パターン３０に形成されている斜辺３１に沿って配置され、また、第４配線パターン４０に搭載されている第４半導体チップＱ４は、当該第４半導体チップＱ４の第１短辺ａ１（図２参照。）が第４配線パターン４０に形成されている斜辺４１に沿って配置されている。このため、これら第２半導体チップＱ２と第４半導体チップＱ４とは、互いに平行配置とならずに斜め配置となる。
【0051】
ここで、第２配線パターン２０の凸部２３が有する第１斜辺２１と第２斜辺２２とのなす角度（頂点Ｐの内角）は９０度であるとしているため、第２半導体チップＱ２は、中心線Ｃに対して反時計方向に４５度傾斜しており、第４半導体チップＱ４は中心線Ｃに対して時計方向に４５度傾斜していることとなる。このように、第２半導体チップＱ２と第４半導体チップＱ４とは、中心線Ｃに互いに平行ではなく、所定角度（この場合４５度）となるように配置されているが、このように配置されていることを以下では、「第２半導体チップＱ２と第４半導体チップＱ４とが斜め配置なっている」というように簡略化して表記する場合もある。
【0052】
一方、第１配線パターン１０に搭載されている第１半導体チップＱ１及び第３半導体チップＱ３は、凹部１２を挟んで互いに平行となるように配置されている。このため、第１半導体チップＱ１と第３半導体チップＱ３とは平行配置であり、また、第１半導体チップＱ１と第３半導体チップＱ３との間隔は少なくとも凹部１２の開口幅以上の間隔で配置されている。
【0053】
また、基板７０に形成されている配線パターンとしては、上述した配線パターン１０～４０の他に、第１～第４制御配線パターン１１１～１１４と、第１～第４検出配線パターン１２１～１２４とが存在する。
【0054】
第１～第４制御配線パターン１１１～１１４は、半導体チップＱ１～Ｑ４の各ゲート電極Ｇにそれぞれアルミニウムワイヤーなどの接続部材を介して接続されている。これらの接続部材を第１～第４制御用接続部材１３１～１３４とする。そして、第１～第４制御配線パターン１１１～１１４には、第１～第４制御端子Ｔ１１～Ｔ１４が接続されている。一方、第１～第４検出配線パターン１２１～１２４は、半導体チップＱ１～Ｑ４の各ソース電極Ｓにそれぞれアルミニウムワイヤーなどの接続部材を介して接続されている。これらの接続部材を第１～第４検出用接続部材１４１～１４４とする。そして、第１～第４検出配線パターン１２１～１２４には、第１～第４検出端子Ｔ２１～Ｔ２４が接続されている。
【0055】
ここで、第１半導体チップＱ１を例にとって説明すると、当該第１半導体チップＱ１のゲート電極Ｇに対応して第１制御配線パターン１１１と第１検出配線パターン１２１が形成されている。そして、第１半導体チップＱ１のゲート電極Ｇと第１制御配線パターン１１１との間は、第１制御用接続部材１３１によって接続されている。また、第１半導体チップＱ１のソース電極Ｓと第１検出配線パターン１２１との間は、第１検出用接続部材１４１によって接続されている。なお、第１制御用接続部材１３１及び第１検出用接続部材１４１は、第１半導体チップＱ１の第２短辺ａ２（図２参照。）側から当該半導体チップＱ１のゲート電極Ｇ及びソース電極Ｓに接続されている。
【0056】
他の半導体チップ（第２～第４半導体チップＱ２～Ｑ４）においても同様に、第２～第４半導体チップＱ２～Ｑ４のそれぞれに対応して、第２～第４制御配線パターン１１２～１１４と第２～第４検出配線パターン１２２～１２４とがそれぞれに形成されている。そして、第２～第４半導体チップＱ２～Ｑ４の各ゲート電極Ｇと第２～第４制御配線パターン１１２～１１４との間は、第２～第４制御用接続部材１３２～１３４によって接続されている。また、第２～第４半導体チップＱ２～Ｑ４の各ソース電極Ｓと第２～第４検出配線パターン１２２～１２４との間は、第２～第４検出用接続部材１４２～１４４によって接続されている。
【0057】
なお、第２～第４半導体チップＱ２～Ｑ４においても、第２～第４制御用接続部材１３２～１３４及び第２～第４制御用接続部材１４２～１４４は、第２～第４半導体チップＱ２～Ｑ４の各第２短辺ａ２（図２参照。）の側から半導体チップＱ２～Ｑ４の各ゲート電極Ｇ及び各ソース電極Ｓに接続されている。
【0058】
このように、半導体チップＱ１～Ｑ４は、図２に示すように、それぞれの第１辺である第１短辺ａ１の側には、第１～第４接続部材８１～８４が接続され、第１短辺ａ１とは反対側の第２短辺ａ２の側には、第１～第４制御用接続部材１３１～１３４と第１～第４検出用接続部材１４１～１４４とが接続される構造となっている。そして、第１～第４接続部材８１～８４は半導体チップＱ１～Ｑ４の各第１短辺ａ１側から外方に延出するように配置され、また、第１～第４制御用接続部材１３１～１３４及び第１～第４検出用接続部材１４１～１４４は、半導体チップＱ１～Ｑ４の各第２短辺ａ２側から外方に延出するように配置されている。
【0059】
このような構造となっていることから、半導体チップＱ１～Ｑ４は第１～第４接続部材８１～８４と、第１～第４制御用接続部材１３１～１３４及び第１～第４検出用接続部材１４１～１４４とを接続するためのスペースを確保し易いものとなっている。
【0060】
このため、半導体チップＱ１～Ｑ４の各ソース電極Ｓと配線パターン１０～４０とを接続するための第１～第４接続部材８１～８４として、複数本のワイヤー（アルミニウムワイヤ―など）を用いる場合であっても、それぞれ同じ長さのワイヤーを平面的に並列配置することができる。なお、実施形態に係る半導体モジュール１においては、図１、図２及び図４に示すように、第１～第４接続部材８１～８４として２本のワイヤーを用いた場合が示されているが、第１～第４接続部材８１～８４として、より多くの接続部材（例えば４本）のワイヤーを用いる場合であっても、同じ長さの４本のワイヤーが平面的に並列配置することができる。これにより、接続部材の配線をシンプルなものとすることができ、配線工程を簡素化できる。
【0061】
すなわち、第１接続部材８１は、第１半導体チップＱ１の第１辺である第１短辺ａ１の側から当該第１半導体チップＱ１の第１辺ａ１に直交するように延出して第３配線パターン３０に接続され、第２接続部材８２は、第２半導体チップＱ２の第１辺である第１短辺ａ１の側から当該第２半導体チップＱ２の第１辺ａ１に直交するように延出して第２配線パターン２０に接続されている。また、第３接続部材８３は、第３半導体チップＱ３の第１辺である第１短辺ａ１の側から当該第３半導体チップＱ３の第１辺１ａに直交するように延出して第４配線パターン４０に接続され、第４接続部材８４は、第４半導体チップＱ４の第１辺である第１短辺ａ１の側から当該第４半導体チップＱ４の第１辺１ａに直交するように延出して第２配線パターン２０に接続されている。
【0062】
第１～第４接続部材８１～８４が半導体チップＱ１～Ｑ４に対してこのように接続されていることによって、例えば、第１～第４制御用接続部材１３１～１３４及び第１~第４検出用接続部材１４１～１４４などを各半導体チップＱ１～Ｑ４に接続する場合、これら第１~第４制御用接続部材１３１～１３４及び第１～第４検出用接続部材１４１～１４４などを半導体チップＱ１～Ｑ４の第１辺ａ１とは反対側の辺（第２短辺ａ２）から各半導体チップＱ１～Ｑ４の外方に延出するようにすれば、第１～第４接続部材８１～８４、第１～第４制御用接続部材１３１～１３４及び第１~第４検出用接続部材１４１～１４４を接続するためのスペースが確保し易いものとなる。これにより、第１～第４接続部材８１～８４を上述したように複数本を使用する際には、複数本の接続部材を平面的に並列配置できるため、接続部材の配線をシンプルなものとすることができ、配線工程を簡素化できるといった効果が得られる
【0063】
続いて、第１、第２電源端子５１，５２及び第１、第２中点端子６１，６２について説明する。第１電源端子５１及び第２電源端子５２は、ブリッジ回路への電力を供給する端子であり、電流の流れとしてみた場合、第１電源端子５１が電流の入力側、第２電源端子５２が電流の出力側であるとする。
【0064】
第１電源端子５１は第１配線パターン１０に接続されている。第２電源端子５２は第１配線パターン１０を非接触で跨いで第２配線パターン２０に接続されている。これら第１電源端子５１と第２電源端子５２とは隣接して配置（「隣接配置」と表記する場合もある。）されている。そして、第１電源端子５１のｙ軸に沿った延長上にはデカップリングコンデンサ９０が配置され、当該デカップリングコンデンサ９０の一端が第１配線パターン１０に接続され、他端が第２配線パターン２０に接続されている。デカップリングコンデンサ９０は、電源電圧の変動を回避したり、各種ノイズを除去したりする機能を有している。
【0065】
一方、第１中点端子６１及び第２中点端子６２は、図示しない負荷が接続される端子である。第１中点端子６１は第３配線パターン３０に接続されており、第２中点端子６２は第４配線パターン４０に接続されている。これら第１中点端子６１と第２中点端子６２とは隣接配置されている。そして、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときと、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときとでは、第１中点端子６１と第２中点端子６２との間を流れる電流の向きが反転する。
【0066】
実施形態に係る半導体モジュール１においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときには、第１中点端子６１から第２中点端子６２へと電流が流れ、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときには、第２中点端子６２から第１中点端子６１へと電流が流れる。実施形態に係る半導体モジュール１における全体的な電流経路については後述する。
【0067】
また、第１、第２電源端子５１，５２と第１、第２中点端子６１，６２とは、第２配線パターン２０を挟んで半導体モジュール１の反対側に配置されている。すなわち、図１に示すように、第１電源端子５１及び第２電源端子５２、第１中点端子６１及び第２中点端子６２は、第１電源端子５１のアウターリード部５１ｂ及び第２電源端子５２のアウターリード部５２ｂと、第１中点端子６１のアウターリード部６１ｂ及び第２中点端子６２のアウターリード部６２ｂとが、第２配線パターン２０を挟んで半導体モジュール１の反対側に位置するように配置されている。
【0068】
ここで、「半導体モジュール１の反対側」というのは、図１の場合を例にとると、半導体モジュール１の図示の上側と図示の下側である。また、アウターリード部というのは、樹脂封止したときに樹脂の外側に存在する部分であるとし、インナーリード部というのは樹脂の内側に存在する部分のことをいう。なお、実施形態１に係る半導体モジュール１は樹脂封止されているが、図１においては半導体モジュール１の内部構成を示すため、樹脂については符号Ｍで示す外縁のみを表示している。後述する図４～図６においても同様である。
【0069】
また、第１電源端子５１、第２電源端子５２、第１中点端子６１及び第２中点端子６２の少なくとも１つの端子のインナーリード部は、実施形態に係る半導体モジュール１に形成されている他の端子（例えば、第１～第４制御端子Ｔ１１～Ｔ１４、第１～第４検出端子Ｔ２１～Ｔ２４など）のインナーリード部に比べて幅広となっている。
【0070】
実施形態に係る半導体モジュール１においては、第２電源端子５２のインナーリード部５２ａ及び第１、第２中点端子６１，６２のインナーリード部６１ａ，６２ａが幅広となっている。ここで、「幅」というのは、各端子の延出方向に直交する方向の長さを指している。例えば、第２電源端子５２を例にとれば、当該第２電源端子５２の延出方向は図示のｙ軸に沿った方向であるため、延出方向（ｙ軸に沿った方向）に直交するｘ軸に沿った方向の長さであり、これを「幅」としている。
【0071】
第２電源端子５２のインナーリード部５２ａの幅（幅Ｗ１とする。）は、第１電源端子５１の幅、第１～第４制御端子Ｔ１１～Ｔ１４及び第１～第４検出端子Ｔ２１～Ｔ２４の幅のほぼ２倍～４倍としている。なお、第２電源端子５２は、第２配線パターン２０の下辺２４に近い部分に接続されており、当該第２電源端子５２のインナーリード部５２ａの幅Ｗ１は、第２配線パターン２０の下辺２４に沿った方向（ｘ軸に沿った方向）の長さの１／２又は１／２よりも少し長い範囲を占有するものとなっている。この第２電源端子のインナーリード部５２ａの幅Ｗ１は、第１配線パターン１０と第２配線パターン２０との間に接続されるデカップリングコンデンサ９０の配置スペースを確保できるように設定されている。なお、ここでは第２電源端子５２のインナーリード部５２ａの幅Ｗ１が他の端子の幅に比べて幅広であるとしたが、スペースが許せば、第１電源端子５１も幅広としてもよい。
【0072】
また、第１中点端子６１及び第２中点端子６２も、それぞれのインナーリード部６１ａ，６２ａは、他の端子（例えば、第１～第４制御端子Ｔ１１～Ｔ１４、第１～第４検出端子Ｔ２１～Ｔ２４など）に比べて幅広となっている。実施形態に係る半導体モジュール１においては、第１中点端子６１の幅Ｗ２（図２参照。）及び第２中点端子６２の幅Ｗ３（図２参照。）は、第１～第４制御端子Ｔ１１～Ｔ１４及び第１～第４検出端子Ｔ２１～Ｔ２４の幅のほぼ２～３倍としているが、スペースが許せば、さらに広くしてもよい。
【0073】
図３は、図１に示す半導体モジュール１のブリッジ回路を等価回路として示す図である。なお、図３において、図１と同一構成要素には同一符号が付されている。図３に示すブリッジ回路１００は、前述したように、第１半導体チップＱ１及び第３半導体チップＱ３をハイサイドとし、第２半導体チップＱ２及び第４半導体チップＱ４をローサイドとするブリッジ回路である。
【0074】
このようなブリッジ回路１００において、第１半導体チップＱ１及び第４半導体チップＱ４の各ゲート電極Ｇに所定の電圧が印加されることにより、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする。また、第３半導体チップＱ３及び第２半導体チップＱ２の各ゲート電極Ｇに所定の電圧が印加されることにより、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする。
【0075】
ここで、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路は、図３の実線Ａで示すように、第１電源端子５１から第１半導体チップＱ１を通り、第１中点端子６１から図示しない負荷を通った後に、第２中点端子６２から第４半導体チップＱ４を通って第２電源端子５２に至る経路である。
【0076】
一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路は、図３の破線Ｂで示すように、第１電源端子５１から第３半導体チップＱ３を通り、第２中点端子６２から図示しない負荷を通った後に、第１中点端子６１から第２半導体チップＱ２を通って第２電源端子５２に至る経路である。
【0077】
このような電流経路を図４を参照して具体的に説明する。なお、図４に示す半導体モジュール１は、図１に示す半導体モジュール１に電流経路を加えた図であり、半導体モジュールとしての構成は図１と同様である。但し、図４においては、図１及び図２に示した各構成要素を示す符号は、一部が省略されており、主に、電流経路の説明に必要な構成要素の符号が記載されている。
【0078】
第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路は、図４の実線Ａで示す経路となる。具体的には、第１電源端子５１から第１配線パターン１０に入り、当該第１配線パターン１０に搭載されている第１半導体チップＱ１のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、当該ソース電極Ｓと第３配線パターン３０とを接続する第１接続部材８１を介して第３配線パターン３０を通って第１中点端子６１へと流れる。その後、図示しない負荷を経て第２中点端子６２から第４配線パターン４０に入り、当該第４配線パターン４０に搭載されている第４半導体チップＱ４のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、当該ソース電極Ｓと第２配線パターン２０とを接続する第４接続部材８４を介して第２配線パターン２０を通って第２電源端子５２へと流れる。
【0079】
一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路は、図４の破線Ｂで示す経路となる。具体的には、第１電源端子５１から第１配線パターン１０に入り、当該第１配線パターン１０に搭載されている第３半導体チップＱ３のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、当該ソース電極Ｓと第４配線パターン４０とを接続する第３接続部材８３を介して第４配線パターン４０を通って第２中点端子６２へと流れる。その後、図示しない負荷を経て第１中点端子６１から第３配線パターン３０に入り、当該第３配線パターン３０に搭載されている第２半導体チップＱ２のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、当該ソース電極Ｓと第２配線パターン２０とを接続する第２接続部材８２から第２配線パターン２０を通って第２電源端子５２へと流れる。
【0080】
このように、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路並びに第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路は、図４の実線Ａ及び破線Ｂで示すように短いものとすることができる。これは、配線パターン１０～４０の配置、半導体チップＱ１～Ｑ４の配置、第１、第２電源端子５１，５２及び第１、第２中点端子６１，６２の配置によるものである。
【0081】
すなわち、第１配線パターン１０に形成されている凹部１２には、先細り形状の凸部２３を有する第２配線パターン２０が配置されており、当該第２配線パターン２０は、第１中点端子６１又は第２中点端子６２から第２電源端子５２への電流経路として機能する。また、前述したように、第１半導体チップＱ１及び第３半導体チップＱ３は、第１配線パターン１０の凹部１２を挟み、かつ、当該凹部１２に隣接配置されている。また、第２半導体チップＱ２は、第３配線パターン３０の斜辺３１に沿うよう斜め配置され、第４半導体チップＱ４は、第４配線パターン４０の斜辺４１に沿うように斜め配置されている。
【0082】
このため、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの第２中点端子６２から第２電源端子５２に至る電流経路、及び、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの第１中点端子６１から第２電源端子５２に至る電流経路は、図４における実線Ａ及び実線Ｂに示すように、いずれも斜め配置されている第２半導体チップＱ２又は第４半導体チップＱ４を経て、第２配線パターン２０を斜めに通過して、当該第２配線パターン２０に接続されている第２電源端子５２に至る経路となる。
【0083】
これにより、第１中点端子６１から第２電源端子５２に至る電流経路及び第２中点端子６２から第２電源端子５２に至る電流経路は、いずれの場合も電流が大きく屈曲することなく、より直線的に流れるような経路となることから電流経路を短くすることができ、それによって寄生インダクタンスの低減化が図れる。
【0084】
また、第１、第２電源端子５１，５２は互いに隣接配置されるとともに、第１、第２中点端子６１，６２も互いに隣接配置される。そして、第１、第２電源端子５１，５２と第１、第２中点端子６１，６２とは、第２配線パターン２０を挟んで半導体モジュール１の反対側、すなわち、図１におけるｙ軸に沿った上側と下側となるように配置されている。
【0085】
第１、第２電源端子５１，５２と、第１、第２中点端子６１，６２とがこのように配置されていることによって、実施形態に係る半導体モジュール１においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの第１電源端子５１から第２電源端子５２に至るブリッジ回路全体の電流経路並びに第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの第１電源端子５１から第２電源端子５２に至るブリッジ回路全体の電流経路は、図４における実線Ａ及び破線Ｂで示すように、主に第２配線パターン２０とその周辺に形成される。これにより、ブリッジ回路全体の電流経路を短くすることができ、それによって、寄生インダクタンスの低減化の効果はより一層高いものとなる。
【0086】
また、第１、第２電源端子５１，５２は互いに隣接配置されるとともに、第１、第２中点端子６１，６２も互いに隣接配置されることによって、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする動作を行ったときと、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする動作を行ったときのいずれにおいても、隣接配置されている第１中点端子６１及び第２中点端子６２を流れる電流の向きが、互いに反対方向となる。このため、第１中点端子６１及び第２中点端子６２に発生する磁界を相殺することができることから、これによっても寄生インダクタンスの低減化が図れる。
【0087】
例えば、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときにおける第１中点端子６１及び第２中点端子６２の電流経路（実線Ａ）は、図４に示すように、第１中点端子６１においてはｙ軸に沿った上方向であり、第２中点端子６２においてはｙ軸に沿った下方向である。このように、隣接配置されている第１中点端子６１と第２中点端子６２を流れる電流の向きが、互いに反対方向となるため、第１中点端子６１及び第２中点端子６２に発生する磁界を相殺することができることから、寄生インダクタンスの低減化が図れる。
【0088】
一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときにおける第１中点端子６１及び第２中点端子６２の電流経路（破線Ｂ）は、図４に示すように、第１中点端子６１おいては図１におけるｙ軸に沿った下方向であり、第２中点端子６２においては図１におけるｙ軸に沿った上方向である。このように、隣接配置されている第１中点端子６１と第２中点端子６２を流れる電流の向きが、互いに反対方向となるため、この場合も第１中点端子６１及び第２中点端子６２に発生する磁界を相殺することができることから、寄生インダクタンスの低減化が図れる。
【0089】
なお、このように、流れる電流の向きが互いに反対方向となることによって、磁界を相殺することができ、それによって寄生インダクタンスの低減効果が期待できることは、隣接配置されている第１電源端子５１と第２電源端子５２との間においても同様である。
【0090】
このように、実施形態に係る半導体モジュール１においては、寄生インダクタンスの低減化が図れる効果が得られるが、寄生インダクタンスの低減化が図れる効果に加えて、半導体チップ間の熱の干渉を抑制することができる。
【0091】
すなわち、実施形態に係る半導体モジュール１においては、第１半導体チップＱ１及び第３半導体チップＱ３は、第１配線パターン１０の凹部１２を挟んで当該第１配線パターン１０に搭載されている（図１及び図２参照。）。また、第２半導体チップＱ２は、第３配線パターン３０の斜辺３１に沿うように配置され、第４半導体チップＱ４は、第４配線パターン４０の斜辺４１に沿うように配置されている（図１及び図２参照。）。
【0092】
このため、半導体チップＱ１～Ｑ４はそれぞれが所定の間隔を保持して配置されており、半導体チップ間の熱の干渉を抑制することができる。特に、第２半導体チップＱ２及び第４半導体チップＱ４は、半導体チップＱ２と第４半導体チップＱ４とが斜め配置となっている。これにより、第２、第４半導体チップＱ２，Ｑ４が発する熱が放散し易くなり、第２、第４半導体チップＱ２，Ｑ４同士の熱の干渉を抑制することができる。
【0093】
これに対して、例えば、特許文献１に開示されている半導体装置９００（図１０参照。）のように、第２半導体チップＱ２と第４半導体チップＱ４とが隣接して平行配置されていると、第２、第４半導体チップＱ２，Ｑ４が発する熱が放散しにくくなり、第２、第４半導体チップＱ２，Ｑ４同士の熱の干渉が問題となるが、実施形態に係る半導体モジュール１においては、このような問題を改善できる。
【0094】
以上説明したように、実施形態に係る半導体モジュール１によれば、寄生インダクタンスを低減化できる効果と、半導体素子間の熱の干渉を抑制できる効果とが得られるが、これらの効果を検証するために発明者がシミュレーションを行った。以下、発明者がシミュレーションを行った結果について説明する。
【0095】
図５は、実施形態に係る半導体モジュール１との比較を行うために準備した半導体モジュール１Ａの構成を示す図である。なお、以下の説明においては、実施形態に係る半導体モジュール１との比較を行うために準備した半導体モジュール１Ａは単に「半導体モジュール１Ａ」と表記する場合もある。
【0096】
半導体モジュール１Ａは、基本的には実施形態に係る半導体モジュール１と同様の構成要素を有している。なお、図５においては、半導体モジュール１Ａの構成要素を示す符号は、説明に必要な符号が示されている。ここで、半導体モジュール１Ａにおいては、実施形態に係る半導体モジュール１における第１～第４配線パターン１０～４０を第１～第４配線パターン２１０～２４０とし、第１、第２電源端子５１，５２を第１、第２電源端子２５１，２５２、第１、第２中点端子６１，６２を第１、第２中点端子２６１，２６２とし、第１～第４接続部材８１～８４を第１～第４接続部材２８１～２８４とする。
【0097】
なお、実施形態に係る半導体モジュール１における第１～第４半導体チップＱ１～Ｑ４は、半導体モジュール１Ａにおいても第１～第４半導体チップＱ１～Ｑ４とし、実施形態に係る半導体モジュール１における基板７０は半導体モジュール１Ａにおいても基板７０とする。また、ここでも第１～第４半導体チップＱ１～Ｑ４をまとめて説明する場合には、半導体チップＱ１～Ｑ４と表記する場合もあり、第１～第４配線パターン２１０～２４０をまとめて説明する場合には、配線パターン２１０～２４０と表記する場合もある。
【0098】
半導体モジュール１Ａのブリッジ回路の構成は、実施形態に係る半導体モジュール１と同様であり、第１半導体チップＱ１及び第３半導体チップＱ３をハイサイドとし、第２半導体チップＱ２及び第４半導体チップＱ４をローサイドとするブリッジ回路であり、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンし、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする。
【0099】
また、半導体モジュール１Ａにおいては、実施形態に係る半導体モジュール１と同様に、第１配線パターン２１０には凹部（凹部２１２とする。）が設けられており、第２配線パターン２２０が当該凹部２１２に三方が囲まれるように配置されている。但し、半導体モジュール１Ａにおいては、第２配線パターン２２０は、図１において示した先細り形状の凸部２３を有するものではなく矩形状をなしている（図５参照。）。このため、第３配線パターン２３０に搭載されている第２半導体チップＱ２及び第４配線パターン２４０に搭載されている第４半導体チップＱ４は、両者が平行かつ隣接配置されている。この点が実施形態に係る半導体モジュール１と大きく異なる。
【0100】
また、半導体モジュール１Ａにおいては、実施形態に係る半導体モジュール１と同様に、第１電源端子２５１は第１配線パターン２１０に接続され、第２電源端子２５２は第１配線パターン２１０を非接触で跨いで第２配線パターン２２０に接続されている。また、第１中点端子２６１は第３配線パターン２３０に接続され、第２中点端子２６２は第４配線パターン２４０に接続されている。
【0101】
但し、半導体モジュール１Ａにおいては、第１中点端子２６１及び第２中点端子２６２は隣接配置ではなく、基板７０の両端部（左端部及び右端部）に離間して配置され、かつ、基板７０において第１電源端子２５１及び第２電源端子２５２と同じ側に配置されている。また、第１、第２電源端子２５１，２５２の幅及び第１、第２中点端子２６１，２６２の幅は、他の端子に比べて特に幅広となっているものではない。これらの点も実施形態に係る半導体モジュール１と大きく異なる。
【0102】
また、半導体モジュール１Ａにおいては、第１半導体チップＱ１は第１接続部材２８１を介して第３配線パターン２３０に接続され、第２半導体チップＱ２は第２接続部材２８２を介して第２配線パターン２２０に接続され、第３半導体チップＱ３は、第３接続部材２８３を介して第４配線パターン２４０に接続され、第４半導体チップＱ４は、第４接続部材２８４を介して第２配線パターン２２０に接続されている。
【0103】
図６は、比較を行うために準備した半導体モジュール１Ａの電流経路を説明する図である。なお、図６に示す半導体モジュール１Ａは、図５に示す半導体モジュール１Ａに電流経路を加えた図であり、半導体モジュール１Ａとしての構成は図５に示した半導体モジュール１Ａと同様である。半導体モジュール１Ａの電流経路は、図６に示すように、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときは、図６において実線Ａで示すような経路となる。また、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときは、図６において破線Ｂで示すような経路となる。
【0104】
図６に示すように、半導体モジュール１Ａにおいては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路（実線Ａ）と、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流帰路（破線Ｂ）は、いずれの場合も、実施形態に係る半導体モジュール１に比べて長いものとなり、寄生インダクタンスの問題が発生する。
【0105】
ここで、実施形態に係る半導体モジュール１において発生する寄生インダクタンスと半導体モジュール１Ａにおいて発生する寄生インダクタンスとをシミュレーションによって比較した結果について説明する。ここでは、ブリッジ回路のオン・オフ動作の周波数を１００ｋＨｚとして、第１半導体チップＱ１及び第４半導体チップＱ４がオンしたときの電流経路に発生する寄生インダクタンスと、第３半導体チップＱ３及び第２半導体チップＱ２がオンしたときの電流経路に発生する寄生インダクタンスとを測定した。
【0106】
図７は、実施形態に係る半導体モジュール１において発生する寄生インダクタンス及び半導体モジュール１Ａにおいて発生する寄生インダクタンスの測定結果を示す図である。なお、図７においては、実施形態に係る半導体モジュールを「半導体モジュール１」と表記している。また、図４及び図６の実線Ａで示す電流経路を「電流経路Ａ」と表記し、破線Ｂで示す電流経路を「電流経路Ｂ」と表記している。
【0107】
図７に示すように、半導体モジュール１Ａにおいては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路Ａ(図６参照。)に発生する寄生インダクタンスは、４８．４ナノヘンリー（４８．４ｎＨ）であり、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路Ｂ（図６参照。）に発生する寄生インダクタンスは、３６．３ナノヘンリー（３６．３ｎＨ）であった。
【0108】
一方、実施形態に係る半導体モジュール１においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路Ａ（図４参照。)に発生する寄生インダクタンスは、２０．６ナノヘンリー（２０．６ｎＨ）であり、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路Ｂ（図４参照。)に発生する寄生インダクタンスは、１９．２ナノヘンリー（１９．２ｎＨ）であった。
【0109】
この結果から、実施形態に係る半導体モジュール１は、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときと、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときのいずれの場合においても、半導体モジュール１Ａに比べて、寄生インダクタンスを大幅に低減できることが確認された。
【0110】
また、半導体モジュール１Ａにおいては、寄生インダクタンスの問題に加えて、半導体チップ同士の熱の干渉も問題となる。特に、半導体モジュール１Ａにおいては、第２、第４半導体チップＱ２，Ｑ４同士の熱の干渉が問題となる。これは、半導体モジュール１Ａにおいては、第２半導体チップＱ２と第４半導体チップＱ４とが平行かつ隣接配置となっているために、第２半導体チップＱ２及び第４半導体チップＱ４は、それぞれが発する熱が放散しにくくなり、第２、第４半導体チップＱ２，Ｑ４同士の熱の干渉が生じやすくなるからである。
【0111】
図８は、半導体モジュール１Ａと実施形態に係る半導体モジュール１とに搭載されている半導体チップＱ１～Ｑ４が発する熱による温度の様子を示す図である。図８（ａ）は半導体モジュール１Ａの温度の様子を示しており、図８（ｂ）は実施形態に係る半導体モジュール１の温度の様子を示している。
【0112】
なお、図８においては、図１に示されている半導体モジュール１及び図５に示されている半導体モジュール１Ａにおいて、第１～第４半導体チップＱ１～Ｑ４とその周辺が拡大されて示されている。このため、図８においては、第１～第４半導体チップＱ１～Ｑ４と第１～第４配線パターン１０～４０など要部のみが示されており、その他の構成部材の図示は省略されている。また、図８においては、図１、図２及び図５に記載されている各構成要素を示す符号のうちの要部のみが示されている。
【0113】
ところで、図８はモノクロ図面であるため、半導体チップＱ１～Ｑ４が発する熱による温度を色別で示すことはできないが、図８の元となるカラー図面上では、半導体チップＱ１～Ｑ４が発する熱による温度が色別で示されている。すなわち、温度の変化を寒色系の色及び暖色系の色のグラデーションで表されている。具体的には、温度が低いことを表す青系の色から順に温度が高くなるにつれて、緑系の色、黄系の色、茶系の色、赤系の色のグラデーションで表されている。
【0114】
図８の元となるカラー図面においては、実施形態に係る半導体モジュール１の方が半導体モジュール１Ａに比べて、温度が高いことを表す赤系の色の領域が殆ど存在しないことが判る。特に、隣接配置されていることによって互いに熱の干渉を受けやすい第２半導体チップＱ２と第４半導体チップＱ４とに注目して、実施形態に係る半導体モジュール１と半導体モジュール１Ａとを比較すると、第２半導体チップＱ２自体の温度及び第４半導体チップＱ４自体の温度は、半導体モジュール１Ａにおいては赤色に近い色となっているが、実施形態に係る半導体モジュール１は赤に近い色の領域は存在しない。これは、実施形態に係る半導体モジュール１においては、第２半導体チップＱ２と第４半導体チップＱ４とが斜め配置となっているために、第２半導体チップＱ２及び第４半導体チップＱ４のそれぞれが発する熱が放散しやすいからであると考えられる。
【0115】
すなわち、第３配線パターン３０と第４配線パターン４０とが隣接する隣接辺のうち、第３配線パターン３０側の隣接辺である第３配線パターン３０の右辺３３（図２参照。)と当該第３配線パターン３０に搭載されている第２半導体チップＱ２の第１長辺ｂ１（図２参照。）との間隔は、第２半導体チップＱ２が斜め配置となっていることによって広いものとなる。同様に、第４配線パターン４０側の隣接辺である第４配線パターン４０の左辺４３(図２参照。)と当該第４配線パターン４０に搭載されている第４半導体チップＱ４の第２長辺ｂ２（図２参照。）との間隔も、第４半導体チップＱ４が斜め配置となっていることによって広いものとなる。
【0116】
具体的には、第３配線パターン３０の右辺３３（図２参照。）は、ｙ軸に沿った垂直方向であり、第２半導体チップＱ２は第３配線パターン３０の右辺３３（図２参照。）に対して反時計方向に所定角度（この場合４５度）傾いた斜め配置となっている。これにより、第２半導体チップＱ２の第１長辺ｂ１（図２参照。）と第３配線パターン３０の右辺３３との間隔は、第２半導体チップＱ２の第２短辺ａ２（図２参照。）側に向かうに従ってますます広がって行くこととなる。このため、第２半導体チップＱ２と第３配線パターン３０の右辺３３との間隔は、例えば、図５に示す半導体モジュール１Ａのように第２半導体チップＱ２が第３配線パターン２３０の右辺２３３に対して平行となっている場合に比べて広いものとなる。
【0117】
また、第４配線パターン４０の左辺４３（図２参照。）もｙ軸に沿った垂直方向であり、第４半導体チップＱ４は第４配線パターン４０の左辺４３（図２参照。）に対して時計方向に所定角度（この場合４５度）傾いた斜め配置となっている。これにより、第４半導体チップＱ４の第１長辺ｂ２（図２参照。）と第４配線パターン４０の左辺４３との間隔は、第４半導体チップＱ４の第２短辺ａ２（図２参照。）側に向かうに従ってますます広がって行くこととなる。このため、第４半導体チップＱ４と第４配線パターン４０の左辺４３との間隔は、例えば、図５に示す半導体モジュール１Ａのように第４半導体チップＱ４が第４配線パターン２４０の左辺２４３に対して平行となっている場合に比べて広いものとなる。
【0118】
このように、第２半導体チップＱ２は、当該第２半導体チップＱ２が搭載されている第３配線パターンの右辺３３に対して広い間隔を有しており、第４半導体チップＱ４は、当該第４半導体チップＱ４が搭載されている第４配線パターンの左辺４３に対して広い間隔を有している。従って、第２半導体チップＱ２と第４半導体チップＱ４との間隔は、例えば、図５に示す半導体モジュール１Ａのように第２、第４半導体チップＱ２，Ｑ４が平行配置されている場合に比べて広いものとなる。これによって、第２、第４半導体チップＱ２，Ｑ４同士の熱の干渉を抑制することができ、第２半導体チップＱ２及び第４半導体チップＳ４の温度上昇が抑えられる。
【0119】
また、第２配線パターン２０は発熱源でもある半導体チップが搭載されていないため、第２半導体チップＱ２が搭載されている第３配線パターン３０及び第４半導体チップＱ４が搭載されている第４配線パターン４０よりも配線パターンの温度は低くなる。熱は温度が高い方から低い方へ伝わるため、発熱源でもある第２半導体チップＱ２と発熱源でもある第４半導体チップＱ４との間に温度の低い第２配線パターンが配置されていることにより、互いの熱の干渉を低減することができ、第２半導体チップＱ２及び第４半導体チップＱ４の温度上昇が抑えられる。
【0120】
また、半導体チップＱ１～Ｑ４の周辺及び半導体チップＱ１～Ｑ４から離れた広い範囲においても、実施形態に係る半導体モジュール１の方が半導体モジュール１Ａに比べて温度が低い寒色系の色がやや多い。
【0121】
この理由としては、実施形態に係る半導体モジュール１においては、前述したように、第２電源端子５２のインナーリード部５２ａ（図２参照。）及び第１、第２中点端子６１，６２のインナーリード部６１ａ，６２ａ（図１参照。）が、半導体モジュール１Ａに比べて幅広となっているために、これら各端子からの放熱効果が大きく、この点も半導体チップＱ１～Ｑ４から離れた広い範囲で温度を低く抑えることに寄与しているものと考えられる。
【0122】
実施形態に係る半導体モジュール１及び半導体モジュール１Ａにおける半導体チップＱ１～Ｑ４の温度を測定した測定結果を図９に示す。図９に示されている温度（℃）は、半導体チップＱ１～Ｑ４の表面（ソース電極Ｓ側の面）の中心位置の温度（℃）である。
【0123】
図９に示すように、実施形態に係る半導体モジュール１と半導体モジュール１Ａとを比較すると、実施形態に係る半導体モジュール１の方が半導体チップＱ１～Ｑ４のいずれも温度が低くなっている。特に、斜め配置されている半導体モジュール１の第２半導体チップＱ２及び第４半導体チップＱ４と、平行かつ隣接配置されている半導体モジュール１Ａの第２半導体チップＱ２及び第４半導体チップＱ４とを比較すると、実施形態に係る半導体モジュール１の方が半導体モジュール１Ａに比べて低い温度となっている。
【0124】
具体的には、半導体モジュール１Ａにおいては、第２半導体チップＱ２の温度は１４１．５５℃であり、第４半導体チップＱ４の温度は１４１．５４℃であるのに対し、半導体モジュール１においては、第２半導体チップＱ２の温度は１３４．５６℃であり、第４半導体チップＱ４の温度は１３４．４５℃である。このように、実施形態に係る半導体モジュール１の方が半導体モジュール１Ａに比べて、約７℃も低い温度となっている。
【0125】
なお、第１半導体チップＱ１及び第３半導体チップＱ３は、実施形態に係る半導体モジュール１と半導体モジュール１Ａとでは、これら半導体チップＱ１，Ｑ３の配置はほぼ同じであるが、図８に示すように、実施形態に係る半導体モジュール１の方が半導体モジュール１Ａに比べて、わずかではあるものの温度が低くなっている。
【0126】
このように、実施形態に係る半導体モジュール１において、特に、第２半導体チップＱ２及び第４半導体チップＱ４の温度を低く抑えることができるのは、これら第２半導体チップＱ２と第４半導体チップＱ４とが図１に示すように斜め配置されていることによるものといえる。
【0127】
すなわち、第２半導体チップＱ２と第４半導体チップＱ４とが斜め配置されていることにより、第２半導体チップＱ２と第４半導体チップＱ４との間隔がより広くなることから、第２半導体チップＱ２及び第４半導体チップＱ４が発する熱が放散されやすくなり、半導体チップＱ２，Ｑ４同士の熱の干渉を抑制することができる。これにより、第２半導体チップＱ２及び第４半導体チップＱ４の温度を半導体モジュール１Ａに比べて低く抑えることができる。
【0128】
以上説明したように、実施形態に係る半導体モジュール１においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路（実線Ａ）及び第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路（破線Ｂ）をそれぞれ短くすることができ、それによって、ブリッジ回路の動作時における寄生インダクタンスの低減化が図れる。
【0129】
また、実施形態に係る半導体モジュール１においては、半導体チップＱ１～Ｑ４による熱の影響を抑制することができる。特に、第２半導体チップＱ２と第４半導体チップＱ４とが斜め配置とされていることによって、第２、第４半導体チップＱ２，Ｑ４同士の熱の干渉を抑制することができる。
【0130】
また、実施形態に係る半導体モジュール１においては、第２電源端子５２及び第１、第２中点端子６１，６２が幅広となっている。このため、これらの各端子からの放熱効果が大きく、これによっても半導体チップＱ１～Ｑ４自体の温度のみならず、半導体チップＱ１～Ｑ４から離れた広い範囲の温度も低く抑えることができる。
【0131】
なお、本発明は上述の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲で種々変形実施可能となるものである。たとえば、下記に示すような変形実施も可能である。
【0132】
（１）前述の実施形態においては、第２配線パターン２０に形成されている凸部２３が有する第１斜辺２１及び第２斜辺２２は、必ずしも直線であることに限られるものではなく、例えば、緩やかにカーブする曲線であってもよく、階段状など多少の凹凸を有するものであってもよい。このようなものも本発明の特許請求の範囲に記載の第１斜辺及び第２斜辺に含まれ、更に凸部は前述の実施形態の説明に用いた図１及び図２においては、先端が尖っている場合を例示したが、先端が丸みを帯びていたり、平坦であったりする凸部も本発明の特許請求の範囲に記載の凸部に含まれるものである。
【0133】
（２）前述の実施形態においては、第２配線パターン２０に形成されている凸部２３が有する第１斜辺２１と第２斜辺２２とのなす角度は９０度である場合を例示したが、必ずしも９０度である必要はなく、第２半導体チップＱ２及び第４半導体チップＱ４から第２配線パターン２０を通って第２電源端子５２に至る電流経路をできるだけ短くでき、かつ、第２、第４半導体チップＱ２，Ｑ４同士の熱の干渉を少なくできるような角度を設定することができる。
【0134】
（３）前述の実施形態においては、寄生インダクタンスの低減化と半導体チップ同士の熱の干渉の抑制化とを実現することについて説明したが、半導体チップ同士の熱の干渉の抑制を主として考えると、必ずしも、図１に示した実施形態に係る半導体モジュール１の構成に限られるものではない。
【0135】
例えば、実施形態に係る半導体モジュール１との比較を行うために準備した半導体モジュール１Ａにおいて、第２配線パターン２２０を実施形態に係る半導体モジュール１と同様に、先細り形状の凸部２３を有する配線パターンとして、第２半導体チップＱ２と第４半導体チップＱ４とを斜め配置とする。これにより、実施形態に係る半導体モジュール１と同様に、第２、第４半導体チップＱ２，Ｑ４同士の熱の干渉を抑制することができる。
【0136】
また、半導体モジュール１Ａにおいても、第１、第２電源端子２５１，２５２、第１，第２中点端子２６１，２６２の少なくとも１つの端子のインナーリードを、半導体モジュール１Ａに形成されている他の端子のインナーリードに比べて幅広としてもよい。これによって、半導体チップＱ１～Ｑ４から離れた広い範囲の温度も低く抑えることができる。
【0137】
（４）第１配線パターン１０及び第３、第４配線パターン３０，４０の形状は、図１に示した形状に限定されるものではなく、適宜、最適な形状とすることができる。また、前述の実施形態においては、半導体チップＱ１～Ｑ４は長方形としたが正方形であってもよい。また、前述の実施形態においては、基板７０はＤＣＢ基板としたが、ＤＣＢ基板であることに限られるものではない。
【0138】
（５）半導体チップＱ１～Ｑ４は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など他の半導体チップであってもよい。
【0139】
（６）半導体チップＱ１～Ｑ４をそれぞれ対応する配線パターン１０，３０，４０に搭載する際の各半導体チップＱ１～Ｑ４の向きは、図１，図２に示すような向きに限られるものではない。半導体チップＱ２及び半導体チップＱ４について図２を参照して説明すると、まず、半導体チップＱ２を図２の位置から反時計方向に９０度回転させて、長辺ｂ２が第３配線パターン３０の斜辺３１に沿うように配置し、第２接続部材８２をソース電極Ｓから長辺ｂ２を横切るように延出させて第２配線パターン２０に接続するようにしてもよい。また、半導体チップＱ２を図２の位置から時計方向に９０度回転させて、長辺ｂ１が第３配線パターン３０の斜辺３１に沿うように配置し、第２接続部材８２をソース電極Ｓから長辺ｂ１を横切るように延出させて第２配線パターン２０に接続するようにしてもよい。
【0140】
半導体チップＱ４も同様であり、半導体チップＱ４を図２の位置から時計方向に９０度回転させて、長辺ｂ１が第４配線パターン４０の斜辺４１に沿うように配置し、第４接続部材８４をソース電極Ｓから長辺ｂ２を横切るように延出させて第２配線パターン２０に接続するようにしてもよい。また、半導体チップＱ４を図２の位置から反時計方向に９０度回転させて、長辺ｂ２が第４配線パターン４０の斜辺４１に沿うように配置し、第４接続部材８４をソース電極Ｓから長辺ｂ２を横切るように延出させて第２配線パターン２０に接続するようにしてもよい。
【0141】
また、第１半導体チップＱ１及び第３半導体チップＱ３においても、これら半導体チップＱ１，Ｑ３を回転させた状態として配線パターン１０に配置することができる。例えば、半導体チップＱ１，Ｑ３をそれぞれ時計方向又は反時計方向に所定角度だけ回転させた状態で配線パターン１０に配置させるようにしてもよい。
【0142】
【符号の説明】
【0143】
１・・・半導体モジュール、１Ａ・・・比較を行うために準備した半導体モジュール、１０・・・第１配線パターン、１１・・・第１配線パターンの第１辺、１１ａ・・・第１配線パターン１０の第１辺１１における一方の端部（左端部）、１１ｂ・・・第１配線パターン１０の第１辺１１の他方の端部（右端部）、１２・・・凹部、１２ａ・・・凹部１２の底辺、２０・・・第２配線パターン、２１・・・第１斜辺、２２・・・第２斜辺、２３・・・先細り形状の凸部、２４・・・第２配線パターン２０の下辺、３０・・・第３配線パターン、３０ａ・・・第３配線パターン３０の水平部、３０ｂ・・・第３配線パターン３０の垂直部、３１・・・凸部２３の第１斜辺２１に沿った斜辺、３２・・・第３配線パターンの下辺、３３・・・第３配線パターン３０の右辺、４０・・・第４配線パターン、４０ａ・・・第４配線パターン４０の水平部、４０ｂ・・・第４配線パターン４０の垂直部、４１・・・第４配線パターン４０における凸部２３の第２斜辺２２に沿った斜辺、４２・・・第４配線パターン４０の下辺、４３・・・第４配線パターン４０の左辺、５１・・・第１電源端子、５１ａ・・・第１電源端子５１のインナーリード部、５１ｂ・・・第１電源端子５２のアウターリード部、５２・・・第２電源端子、５２ａ・・・第２電源端子５２のインナーリード部、５２ｂ・・・第２電源端子５２のアウターリード部、６１・・・第１中点端子、６１ａ・・・第１中点端子６１のインナーリード部、６１ｂ・・・第１中点端子６１のアウターリード部、６２・・・第２中点端子、６２ａ・・・第２中点端子６２のインナーリード部、６２ｂ・・・第２中点端子６２のアウターリード部、７０・・・基板、８１～８４・・・第１～第４接続部材、９０・・・デカップリングコンデンサ、１１１～１１４・・・第１～第４制御配線パターン、１２１～１２４・・・第１～第４検出配線パターン、１３１～１３４・・・第１～第３制御用接続部材、１４１～１４４・・・第１～第３検出用接続部材、２１０・・・半導体モジュール１Ａの第１配線パターン、２２０・・・半導体モジュール１Ａの第２配線パターン、２３０・・・半導体モジュール１Ａの第３配線パターン、２４０・・・半導体モジュール１Ａの第４配線パターン、２５１・・・半導体モジュール１Ａの第１電源端子、２５２・・・半導体モジュール１Ａの第２電源端子、２６１・・・半導体モジュール１Ａの第１中点端子、２６２・・・半導体モジュール１Ａの第２中点端子、Ｑ１・・・第１半導体チップ、Ｑ２・・・第２半導体チップ、Ｑ３・・・第３半導体チップ、Ｑ４・・・第４半導体チップ、ａ１・・・半導体チップＱ１～Ｑ４の第１辺（第１短辺）、ａ２・・・半導体チップＱ１～Ｑ４の第２辺（第２短辺）、ｂ１・・・半導体チップＱ１～Ｑ４の第３辺（第１長辺）、ｂ２・・・半導体チップＱ１～Ｑ４の第４辺（第２長辺）、Ｇ・・・半導体チップＱ１～Ｑ４のゲート電極、Ｓ・・・半導体チップＱ１～Ｑ４のソース電極、Ｔ１１～Ｔ１４・・・第１～第３制御端子、Ｔ２１～Ｔ２４・・・第１～第３検出端子）、Ｍ・・・樹脂の外縁
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】