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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132038
(43)【公開日】2024-09-30
(54)【発明の名称】半導体装置、光ラインセンサ
(51)【国際特許分類】
   H04N 1/028 20060101AFI20240920BHJP
   H04N 25/701 20230101ALI20240920BHJP
   H04N 25/77 20230101ALI20240920BHJP
   H04N 25/62 20230101ALI20240920BHJP
【FI】
H04N1/028 Z
H04N25/701
H04N25/77
H04N25/62
【審査請求】未請求
【請求項の数】7
【出願形態】OL
(21)【出願番号】P 2023042661
(22)【出願日】2023-03-17
(71)【出願人】
【識別番号】390009667
【氏名又は名称】セイコーNPC株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】弁理士法人太陽国際特許事務所
(72)【発明者】
【氏名】福井 典子
(72)【発明者】
【氏名】芳賀 早月
【テーマコード(参考)】
5C024
5C051
【Fターム(参考)】
5C024CX12
5C024EX03
5C024GX01
5C024GX03
5C024GX16
5C024GX18
5C024HX11
5C051AA01
5C051BA04
5C051DA03
5C051DB01
5C051DB04
5C051DB08
5C051DB13
5C051DB14
5C051DB15
5C051DE03
5C051DE17
5C051FA01
(57)【要約】
【課題】先のセンスにおける電荷がリセット期間の後にキャパシタに残ることを低減する半導体装置を提供する。
【解決手段】半導体装置11は、第1ノード31に接続された入力及び第2ノード33に接続された出力を有すると共に、電源線27に接続された電流源13、及び電源線27と電源線29との間において第2ノード33を介して電流源13に直列に接続された出力トランジスタ19を含む増幅器AMPと、電源線27と第1ノード31との間に接続されると共に入射光の強さに応じた光電流を生成する光検出素子15と、増幅器AMPの入力と出力との間に接続されたキャパシタ17と、第1ノード31と第2ノード33との間に接続されたリセットスイッチ素子21と、第1ノード31と第2ノードとの間に接続され、光電流に応答した第1ノードの電位変化を制限すると共に第2ノードの電位変化を制限するように構成されるクリップ回路を備える。
【選択図】図1
【特許請求の範囲】
【請求項1】
第1電源線と第1ノードとの間に接続されると共に、入射光の強さに応じた光電流を生成するように構成された光検出素子と、
前記第1ノードに接続された入力及び前記第1ノードと異なる第2ノードに接続された出力を有する増幅器、並びに前記増幅器の前記入力と前記増幅器の前記出力との間に接続されたキャパシタを含み、前記光電流の値を電圧値に変換するように構成されたI-V変換器と、
前記第1ノードと前記第2ノードとの間に接続されたリセットスイッチ素子と、
前記第1ノードに接続された第1端子及び前記第2ノードに接続された第2端子を含み、前記光電流に応答して引き起こされる前記第1ノードの電位変化を制限すると共に前記第2ノードの電位変化を制限するように構成されるクリップ回路と、
を備え、
前記増幅器は、前記第1電源線と異なる第2電源線に接続されたトランジスタを含む電流源、及び前記第1電源線と前記第2電源線との間において前記第2ノードを介して前記電流源に直列に接続された出力トランジスタを含む、
半導体装置。
【請求項2】
前記クリップ回路は、外部基準電圧を受けるように構成されると共に前記第1端子と前記第2端子との間に接続される閾値回路を含み、
前記クリップ回路の前記閾値回路は、前記外部基準電圧と前記第2端子の電位との間の電位差が前記閾値回路の閾値を越える場合に導通になると共に前記電位差が前記閾値を越えない場合に非導通になるように構成される、
請求項1に記載された半導体装置。
【請求項3】
前記クリップ回路は、第1外部基準電圧を受けるように構成されると共に前記第1端子と前記第2電源線との間に接続された第1閾値回路、及び第2外部基準電圧を受けるように構成されると共に前記第2端子と前記第1電源線との間に接続された第2閾値回路を含み、
前記第1閾値回路は、前記第1外部基準電圧と前記第1ノードとの間の第1電位差が前記第1閾値回路の第1閾値を越える場合に導通になると共に前記第1電位差が前記第1閾値を越えない場合に非導通になるように構成され、
前記第2閾値回路は、前記第2外部基準電圧と前記第2ノードとの間の第2電位差が前記第2閾値回路の第2閾値を越える場合に導通になると共に前記第2電位差が前記第2閾値を越えない場合に非導通になるように構成される、
請求項1に記載された半導体装置。
【請求項4】
前記光検出素子は、フォトダイオードを含み、
前記出力トランジスタは、前記フォトダイオードの一端に接続されたゲートを有する電界効果トランジスタであり、
前記クリップ回路は、1又は複数の電界効果トランジスタを含む、
請求項1に記載された半導体装置。
【請求項5】
前記閾値回路は、少なくとも1つの電界効果トランジスタを含み、前記電界効果トランジスタのソース及びドレインの一方は、前記第1端子に接続されると共に、前記ソース及びドレインの他方は、前記第2端子に接続される、
請求項2に記載された半導体装置。
【請求項6】
前記第1閾値回路は第1電界効果トランジスタを含み、前記第1電界効果トランジスタのドレインは、前記第2電源線に接続されると共に、前記第1電界効果トランジスタのソースは、前記第1ノードに接続され、
前記第2閾値回路は第2電界効果トランジスタを含み、前記第2電界効果トランジスタのドレインは、前記第1電源線に接続されると共に、前記ソースは、前記第2ノードに接続される、
請求項3に記載された半導体装置。
【請求項7】
請求項1から請求項6のいずれか一項に記載された複数の半導体装置を含む、
光ラインセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、及び光ラインセンサに関する。
【背景技術】
【0002】
特許文献1は、半導体装置を含む光ラインセンサを開示する。半導体装置は、光検出素子と、出力トランジスタと、キャパシタと、リセットスイッチ素子と、定電流素子と、定電位差素子と、出力端子とを備える。光検出素子は、入射する光の強さに応じた光電流を第1接続部に流す。リセットスイッチ素子は、キャパシタに蓄電されている電荷の保持と放電とを制御する。定電流素子は、第2接続部に流れる電流を制御する。出力トランジスタは、正極配線と第2接続部との間に接続される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2019-198026号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の定電位差素子は、以下のように動作する。まず、第2接続部の電位と正極配線の電位との電位差が所定の閾値に達しない場合には正極配線から第2接続部への電流の流れを阻止する。また、電位差が所定の閾値に達する場合には正極配線から第2接続部に電流を流し電位差を所定の値に保持する。
【0005】
この定電位差素子によれば、半導体装置が大きな強度の光を受ける場合においても、半導体装置の出力を安定化させることができる。
【0006】
半導体装置の光検出素子の一端は、トランジスタのゲートに接続される。このゲートは、キャパシタを介して出力に接続される。キャパシタの一端は、光検出素子からの電荷を蓄積する。蓄積電荷の量は、光量に依存する。蓄積された電荷量をリセットするために、リセットスイッチ素子がリセット期間に導通する。
【0007】
半導体装置には、大きな強度の光が入射することがある。このような場合には、リセット期間の後において、先の光センスにおける電荷が、キャパシタに残ることがある。
【0008】
本発明は、先のセンスにおける電荷がリセット期間の後にキャパシタに残ることを低減する半導体装置、及び光ラインセンサを提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の第1側面に係る半導体装置は、第1電源線と第1ノードとの間に接続されると共に、入射光の強さに応じた光電流を生成するように構成された光検出素子と、前記第1ノードに接続された入力及び前記第1ノードと異なる第2ノードに接続された出力を有する増幅器、並びに前記増幅器の前記入力と前記増幅器の前記出力との間に接続されたキャパシタを含み、前記光電流の値を電圧値に変換するように構成されたI-V変換器と、前記第1ノードと前記第2ノードとの間に接続されたリセットスイッチ素子と、前記第1ノードに接続された第1端子及び前記第2ノードに接続された第2端子を含み、前記光電流に応答して引き起こされる前記第1ノードの電位変化を制限すると共に前記第2ノードの電位変化を制限するように構成されるクリップ回路と、を備え、前記増幅器は、前記第1電源線に接続されたトランジスタを含む電流源、及び前記第1電源線と前記第1電源線と異なる第2電源線との間において前記第2ノードを介して前記電流源に直列に接続された出力トランジスタを含む。
【0010】
本発明の第2側面に係る光ラインセンサは、上記の側面に記載された複数の半導体装置を含む。
【発明の効果】
【0011】
上記の側面によれば、先のセンスにおける電荷がリセット期間の後にキャパシタに残ることを低減する半導体装置、及び光ラインセンサが提供される。
【図面の簡単な説明】
【0012】
図1図1は、本実施の形態に係る半導体装置を概略的に示すブロック図である。
図2図2は、本発明の一実施の形態に係る例示的な半導体装置を示すブロック図である。
図3図3は、図2に示された半導体装置の具体例を示す回路図である。
図4図4(a)及び図4(b)は、本実施の形態に係るクリップ回路を備える半導体装置及びクリップ回路を備えない半導体装置における第1ノード及び第2ノードの電位の変化分を示すグラフである。
図5図5は、本発明の一実施の形態に係る半導体装置のクリップ回路を含まない半導体装置を示すブロック図である。
図6図6は、本発明の一実施の形態に係る例示的な半導体装置を示すブロック図である。
図7図7は、図6に示された半導体装置の具体例を示す回路図である。
図8図8は、本発明の一実施の形態に係る例示的な半導体装置を示すブロック図である。
図9図9は、図8に示された半導体装置の具体例を示す回路図である。
図10図10は、本発明の一実施の形態に係る例示的な半導体装置を示すブロック図である。
図11図11は、図10に示された半導体装置の具体例を示す回路図である。
図12図12は、本実施の形態に係る光ラインセンサを概略的に示すブロック図である。
【発明を実施するための形態】
【0013】
以下、図面を参照して本発明を実施するための各実施の形態について説明する。
【0014】
図1は、本実施の形態に係る半導体装置を概略的に示すブロック図である。
【0015】
半導体装置11は、電流源13、光検出素子15、キャパシタ17、出力トランジスタ19、リセットスイッチ素子21、出力23、及びクリップ回路25を備える。
【0016】
電流源13は、電源線27(第2電源線)に接続されており、例えばトランジスタを含むことができる。このトランジスタは、電源線27に接続される。光検出素子15は、電源線29(第1電源線)と第1ノード31との間に接続され、入射光の強さに応じた光電流を生成するように構成される。光検出素子15は、例えばフォトダイオードを含むことができる。
【0017】
電源線29は、電源線27と異なり、電源線27及び電源線29の一方は、高電位電源(例えばVDD)であることができ、他方は低電位電源(例えばVSS)であることができる。
【0018】
キャパシタ17は、一端17b及び他端17cを有し、一端17b及び他端17cは、それぞれ、第1ノード31及び第2ノード33に接続され、第2ノード33は第1ノード31と異なる。第1ノード31及び第2ノード33は、キャパシタ17を介して互いに接続される。キャパシタ17は、光検出素子15からの電荷を受けるように構成される。
【0019】
出力トランジスタ19は、電源線27と電源線29との間において電流源13に第2ノード33を介して直列に接続される。出力トランジスタ19及び電流源13は、第2ノード33を共有するように互いに接続されて、増幅器AMPを構成する。増幅器AMPは、第1ノード31に接続された入力及び第2ノード33に接続された出力を有する。増幅器AMPは、電流源13及び出力トランジスタ19を有する反転増幅回路を含み、出力トランジスタ19に流れる電流は、第2ノード33を介して電流源13に流れる。キャパシタ17は、増幅器AMPの入力と増幅器AMPの出力とを接続して、キャパシタ17及び増幅器AMPは、I-V変換器(電流-電圧変換器)を構成する。第2ノード33は、増幅器AMPの出力を経由して半導体装置11の出力23に接続される。
【0020】
リセットスイッチ素子21は、第1ノード31と第2ノード33との間(キャパシタ17の一端17b及び他端17c)に接続され、キャパシタ17に蓄積されている電荷の保持及び放電を制御するように構成される。リセットスイッチ素子21は、リセット期間において、増幅器AMPの入力と増幅器AMPの出力とを接続して、第1ノード31と第2ノード33との間の電位差をリセットすることができる。リセットスイッチ素子21は、リセット期間において、出力トランジスタ19のゲートとドレインとを接続して、トランジスタ19にダイオード接続を形成する。出力トランジスタ19のゲートは、光検出素子15に接続され、出力トランジスタ19は、光検出素子15からの信号を受ける。出力トランジスタ19のドレインは、電流源13に接続され、電流源13は、出力トランジスタ19に流れる電流を流す。
【0021】
クリップ回路25は、第1ノード31に接続された第1端子25b及び第2ノード33に接続された第2端子25cを含む。クリップ回路25は、光検出素子15からの光電流に応答して引き起こされる第1ノード31の電位変化の範囲を制限すると共に第2ノード33の電位変化の範囲を制限するように構成される。
【0022】
この半導体装置11によれば、第1ノード31の電位変化の幅を制限すると、キャパシタ17の蓄積電荷量が制限されてキャパシタ17において電荷の確実なリセットを可能にする。第2ノード33の電位変化の幅を制限すると、電流源13のトランジスタを飽和領域で動作させることを可能にする。
【0023】
図1の(a)部を参照すると、例示的なクリップ回路24(25)が示される。クリップ回路24(25)は、閾値回路35を含み、閾値回路35は、外部基準電圧VREFを受けるように構成されると共に第1端子25bと第2端子25cとの間に接続される。具体的には、クリップ回路24(25)の閾値回路35は、外部基準電圧VREFと第2端子25cの電位との間の電位差V24が閾値VTHより大きい場合に導通になると共に電位差V24が閾値VTHに等しい又はより小さい場合に非導通になるように構成される。
【0024】
この半導体装置11によれば、クリップ回路24(25)は、第1端子25bと第2端子25cとの間に接続された閾値回路35を含む。この閾値回路35は、キャパシタ17の一端17bと他端17cとの間に接続される。光電流の蓄積によって変化するキャパシタ17の端子間電位差が第2ノード33の電位を変化させる。閾値回路35は、第2ノード33の電位変化と外部基準電圧VREFとに応答して導通または非導通になるように構成される。具体的には、閾値回路35は、光検出素子15からの光電流の強弱に応答して引き起こされる第1ノード31の電位の差を制限すると共に、キャパシタ17の端子間電圧に応答して引き起こされる第2ノード33の電位の差を制限する。これに従って、第1端子25bと第2端子25cとの間に接続された閾値回路35は、閾値VTH及び電位差V24に従って、導通及び非導通になる。閾値回路35は、キャパシタ17のそれぞれの端子電圧を制限することができる。この点で、閾値回路35は、リセットスイッチ素子21と異なり、キャパシタ17の端子間に維持される電位差V24は、閾値回路35の閾値VTH及び外部基準電圧VREFに関連付けられる。
【0025】
図1の(b)部を参照すると、例示的なクリップ回路26が示される。クリップ回路26は、第1閾値回路37を含む。
【0026】
第1閾値回路37は、第1外部基準電圧VREF1を受けるように構成されると共に第1ノード31と電源線27との間に接続される。第1閾値回路37は、第1ノード31と第1外部基準電圧VREF1との間の第1電位差V26bが第1閾値VTH1を越える場合に導通になると共に、第1電位差V26bが第1閾値VTH1を越えない場合に非導通になるように構成される。
【0027】
具体的には、第1閾値回路37は、第1外部基準電圧VREF1と第1ノード31との間の第1電位差V26bが第1閾値VTH1より大きいとき導通して、第1ノード31を電源線27に接続する。また、第1閾値回路37は、第1電位差V26bが第1閾値VTH1以下であるとき非導通になり、第1ノード31を電源線27から切り離す。
【0028】
クリップ回路26は、第1閾値回路37に加えて、第2閾値回路39を含むことができる。
【0029】
第2閾値回路39は、第2外部基準電圧VREF2を受けるように構成されると共に第2ノード33と電源線29との間に接続される。第2閾値回路39は、第2外部基準電圧VREF2と第2ノード33の電位との間の第2電位差V26cが第2閾値VTH2を越える場合に導通になると共に、第2電位差V26cが第2閾値VTH2を越えない場合に非導通になるように構成される。
【0030】
具体的には、第2閾値回路39は、第2ノード33と第2外部基準電圧VREF2との間の第2電位差V26cが第2閾値VTH2より大きいとき導通して、第2ノード33を電源線29に接続する。また、第2閾値回路39は、第2電位差V26cが第2閾値VTH2以下であるとき非導通になり、第2ノード33を電源線29から切り離す。
【0031】
第1閾値VTH1は第2閾値VTH2に等しくてもよく、第1閾値VTH1は第2閾値VTH2と異なっていても良い。
【0032】
この半導体装置11によれば、クリップ回路26は、第1閾値回路37及び第2閾値回路39を含む。第1閾値回路37及び第2閾値回路39は、それぞれ、光検出素子15からの光電流に応答して引き起こされる第1ノード31の電位変化、及びキャパシタ17の端子間電圧に応答して引き起こされる第2ノード33の電位変化、を制限するように構成される。これに従って、キャパシタ17の端子電圧を制限することができる。
【0033】
例示的な半導体装置11では、光検出素子15は、フォトダイオードを含み、例えばシリコンフォトダイオードであることができる。出力トランジスタ19は、フォトダイオードの一端に接続されたゲートを有する電界効果トランジスタであることができる。クリップ回路25は、スイッチ素子として1又は複数の電界効果トランジスタを含むことができる。この半導体装置11によれば、これらの素子、つまり光検出素子15、出力トランジスタ19及びクリップ回路25の一又は複数のスイッチ素子は、同一の半導体基板に集積されることができる。
【0034】
引き続き、図2から図11を参照しながら、本発明の実施の形態に係る例示的な半導体装置を説明する。この説明において、可能な場合には、同一又は類似の部分には、既に使用された参照符号と同一又は類似の符号を付して、複写的な説明を省略する。図面において、トランジスタは、例示的として電界効果トランジスタの回路シンボルを用いて描かれる。電界効果トランジスタのソース、ゲート及びドレインは、それぞれ、符号「S」、「G」、及び「D」として参照される。フォトダイオードPDのアノード及びカソードは、それぞれ、符号「AD」及び「CD」として参照される。また、n型トランジスタの基板バイアス端子は、低電位電源線VSSに接続され、またp型トランジスタの基板バイアス端子は、高電位電源線VDDに接続される。
【0035】
図2は、本発明の一実施の形態に係る例示的な半導体装置を示すブロック図である。
【0036】
半導体装置11aは、光検出素子15としてフォトダイオードPDを有する。フォトダイオードPDのアノードADは、低電位電源線VSS(電源線29)に接続され、フォトダイオードPDのカソードCDは、第1ノード31に接続される。また、フォトダイオードPDは、その端子間に外部電源からの外部電圧の印加を受けないで動作する。低電位電源線VSSは、例えば接地であることができる。
【0037】
半導体装置11aは、電流源13としてp型トランジスタMP1を含む。p型トランジスタMP1のソースSは、高電位電源線VDD(電源線27)に接続され、p型トランジスタMP1のドレインDは、第2ノード33に接続される。p型トランジスタMP1のゲートGは、バイアス回路41から電圧PBIAS0を受ける。電圧PBIAS0の値は、電流源13の電流値を規定する。バイアス回路41は、例えば高電位電源線VDDと低電位電源線VSSとの間に直列に接続される複数の抵抗を含み、電圧PBIAS0はこれらの抵抗による抵抗分圧によって生成されることができる。
【0038】
半導体装置11aは、出力トランジスタ19としてn型トランジスタMN1を含む。n型トランジスタMN1のソースSは、低電位電源線VSS(電源線29)に接続され、n型トランジスタMN1のドレインDは、第2ノード33に接続される。n型トランジスタMN1のゲートGは、フォトダイオードPDのカソードCDに接続される。
【0039】
第2ノード33は、出力23としての端子OUTに接続される。p型トランジスタMP1及びn型トランジスタMN1は、端子OUTに増幅信号を提供する増幅器AMPとして動作する。
【0040】
半導体装置11aでは、この増幅器の入力(第1ノード31)と増幅器の出力(第2ノード33)との間には、キャパシタ17が接続される。増幅器AMP及びキャパシタ17は、フォトダイオードPDからの光電流値を電圧値に変換するI-V変換回路として動作する。
【0041】
また、リセットスイッチ素子21が、キャパシタ17を短絡できるようにキャパシタ17の両端子にわたって接続されている。リセットスイッチ素子21は、例えば電界効果トランジスタとして提供されることができる。
【0042】
半導体装置11aでは、クリップ回路25は、図1の(a)部に示されたクリップ回路24(25)を備える。クリップ回路24(25)は、図1に示されるように、閾値VTHを有する閾値回路35を含むことができる。
【0043】
閾値回路35は、外部基準電圧VREFを受けると共に第1ノード31と第2ノード33との間に接続される。閾値回路35の動作は、閾値VTHに関連しており、閾値回路35は、キャパシタ17の端子の電圧と外部基準電圧VREFとの電位差に応答して導通又は非導通になるように構成される。具体的には、閾値回路35は、キャパシタ17の端子の電圧と外部基準電圧VREFとの電位差がクリップ回路24(25)の閾値VTHを越えると導通する。この導通により、クリップ回路24(25)は、光検出素子15からの光電流に応答して引き起こされる第1ノード31の電位変化を制限すると共に、第1ノード31にキャパシタ17を介して接続された第2ノード33に引き起こされる電位変化を制限するように構成される。
【0044】
第1ノード31の電位変化を制限すると、強い入力光に応答した多数の電荷が、キャパシタ17の一端に蓄積され続けて、電荷の過剰な蓄積が生じることを回避できる。この回避によれば、リセットスイッチ素子21が、リセット期間にキャパシタ17の両端子を接続する際に、キャパシタ17における電荷の残留が生じることを避けることができる。
【0045】
また、第2ノード33の電位変化を制限すると、電流源13として動作すべきp型トランジスタMP1が、光入力の強弱に関係なく飽和領域で動作することを可能にして、半導体装置11aがI-V変換回路として動作することを可能にする。
【0046】
図3は、本発明の一実施の形態に係る半導体装置の具体例を示す回路図である。図4(a)及び図4(b)は、それぞれ、図3に示された半導体装置の回路における第1ノードの電位の変化分△V1及び第2ノードの電位の変化分△V2を示すグラフである。図4(a)及び図4(b)の横軸は、フォトダイオードPDに入射する光の強度を示す。図5は、本発明の一実施の形態に係る例示的な半導体装置におけるクリップ回路を含まない半導体装置を示す回路図である。
【0047】
まず、図5の半導体装置12を説明する。図5において、可能な場合には、図2及び図3と同一又は類似の部分には、既に使用された参照符号と同一又は類似の符号を付して、複写的な説明を省略する。半導体装置12は、電流源13、光検出素子15、キャパシタ17、出力トランジスタ19、及びリセットスイッチ素子21を備え、さらに、p型トランジスタMP0を備える。p型トランジスタMP0のゲートGは、外部バイアスPBIASを受け、p型トランジスタMP0のソースS及びドレインDは、それぞれ、出力23及び電源線29に接続される。
【0048】
図3を参照すると、半導体装置11aの具体例である半導体装置11bが示される。半導体装置11bでは、クリップ回路24(25)の閾値回路35は、具体例としてp型トランジスタMP2を含む。p型トランジスタMP2のソースS及びドレインDが、それぞれ、第2ノード33及び第1ノード31に接続される。p型トランジスタMP2のゲートGは、バイアス回路43から電圧PBIAS1を外部基準電圧VREFとして受ける。バイアス回路43は、例えば高電位電源線VDDと低電位電源線VSSとの間に直列に接続された複数の抵抗を含み、電圧PBIAS1はこれらの抵抗による抵抗分圧によって生成されることができる。電圧PBIAS1の値は、クリップ回路24(25)の閾値VTHに関連付けられる。
【0049】
具体的には、クリップ回路24(25)の閾値VTHは、p型トランジスタMP2のトランジスタ閾値VTHP(VTHP>0)に関連付けられる。トランジスタ閾値VTHPは、基板バイアス効果ゼロにおけるトランジスタ閾値から、基板バイアス効果によって受けた変化分(△VTHP>0)だけ変化する。以下、基板バイアス効果ゼロにおけるトランジスタ閾値を「ネイティブ閾値VTHP0」として参照する(本件ではVTHP0>0とする)。p型トランジスタMP2のソース-ゲート間の電位差VGS(本件では絶対値であり、VGS>0とする)がトランジスタ閾値VTHP(=VTHP0+△VTHP)を越えると、p型トランジスタMP2、つまり閾値回路35が導通する。電圧PBIAS1は、p型トランジスタMP2のゲートに与えられる。電位差VGSは、電圧PBIAS1と第2ノード33の電位との差である。閾値回路35の導通及び非導通の切り替わり電圧は、トランジスタ閾値VTHP及び電圧PBIAS1に関連付けられる。
【0050】
半導体装置11bでは、キャパシタ17のリセットが完了した後に、第1ノード31及び第2ノード33は同電位であり、またクリップ回路24(25)は非導通である。ある強さの光がフォトダイオードPDに入射すると、フォトダイオードPDのカソードCDからの電荷がキャパシタ17の一端(第1ノード31)に蓄積する。この蓄積に応答して、図4(b)に示されるように、キャパシタ17の他端の電位(第2ノード33)が上昇する。この結果、クリップ回路24(25)の両端の電位差が増大する。電位差の増大は、p型トランジスタMP2のソース-ゲート間の電位差を大きくする。また、この電位差の増大は、p型トランジスタMP2の基板バイアス効果を弱めてトランジスタ閾値VTHPを変化させる。結果として、p型トランジスタMP2のトランジスタ閾値VTHPの絶対値が小さくなり、トランジスタ閾値VTHPがネイティブ閾値VTHP0に近づく。
【0051】
大きな強度の光入力の結果として、フォトダイオードPDに入射する光量によって引き起こされる閾値変化及び電位上昇が、以下の導通条件
GS-VTHP>0
を満たすと、クリップ回路24(25)が導通する。クリップ回路24(25)が導通すると、光入力強度が大きい場合、第2ノード33の電位差△Vの増大を小さくする(実質的に飽和させる)。図4(b)に示されるように、大きな強度の光入力のときに、第2ノード33の電位がほぼ一定になる。
【0052】
図5の半導体装置12では、ある強さの光がフォトダイオードPDに入射すると、フォトダイオードPDのカソードCDからの電荷がキャパシタ17の一端(第1ノード31)に蓄積する。この蓄積に応答して、図4(b)に示されるように、キャパシタ17の他端の電位(第2ノード33)が上昇する。光入力強度が大きい場合、第2ノード33が大きく上昇する。p型トランジスタMP0が導通して、第2ノード33の電位上昇を制限する。しかし、キャパシタ17の蓄積電荷は維持される。
【0053】
フォトダイオードPDが強い入力光を受けると、キャパシタ17の一端(第1ノード31)には多くの電荷が蓄積する。半導体装置12では、トランジスタMP0が、第2ノード33の電位上昇を制限するけれども、キャパシタ17の一端(第1ノード31)の電荷量を変えることができない。これ故に、図4(a)に示されるように、第1ノード31の電位が第2ノード33の電位を基準にしてキャパシタ17の蓄積電荷の端子間電位差によって引き下げることになる。p型トランジスタMP0が導通するような大きな光入力では、第1ノード31の電位差△Vは変化する。一方、半導体装置11bでは、p型トランジスタMP2が導通して、第1ノード31と第2ノード33とを接続するので、第1ノード31の電位は、図4(a)に示されるように、ほぼ一定になる。また、キャパシタ17における電荷の蓄積は制限される。
【0054】
図4(a)及び図4(b)から理解されるように、クリップ回路24(25)は、フォトダイオードPDからの光電流に応答して引き起こされる第1ノード31の電位差を制限すると共に第2ノード33の電位差を制限するように構成される。
【0055】
図6は、本発明の一実施の形態に係る例示的な半導体装置を示すブロック図である。
【0056】
半導体装置11cは、光検出素子15としてフォトダイオードPDを有する。フォトダイオードPDのカソードCDは、高電位電源線VDD(電源線27)に接続され、フォトダイオードPDのアノードADは、第1ノード31に接続される。
【0057】
半導体装置11cは、電流源13としてn型トランジスタMN2を含む。n型トランジスタMN2のソースSは、低電位電源線VSS(電源線29)に接続され、n型トランジスタMN2のドレインDは、第2ノード33に接続される。n型トランジスタMN2のゲートGは、バイアス回路45から電圧NBIAS0を受ける。電圧NBIAS0の値は、電流源13の電流値を規定する。バイアス回路45は、例えば高電位電源線VDDと低電位電源線VSSとの間に直列に接続された複数の抵抗を含み、電圧NBIAS0はこれらの抵抗による抵抗分圧によって生成されることができる。
【0058】
半導体装置11cは、出力トランジスタ19としてp型トランジスタMP3含む。p型トランジスタMP3のソースSは、高電位電源線VDD(電源線27)に接続され、p型トランジスタMP3のドレインDは、第2ノード33に接続される。p型トランジスタMP3のゲートGは、フォトダイオードPDのアノードADに接続される。
【0059】
p型トランジスタMP3及びn型トランジスタMN2は、第2ノード33に接続される出力23の端子OUTに増幅信号を提供する増幅器AMPとして動作する。
【0060】
増幅器AMPの入力(第1ノード31)と増幅器AMPの出力(第2ノード33)との間には、キャパシタ17が接続される。増幅器AMP及びキャパシタ17は、フォトダイオードPDからの光電流値を電圧値に変換するI-V変換回路として動作する。
【0061】
また、リセットスイッチ素子21が、キャパシタ17を短絡できるようにキャパシタ17の両端子にわたって接続されている。リセットスイッチ素子21は、例えば電界効果トランジスタとして提供されることができる。
【0062】
半導体装置11cでは、クリップ回路24(25)の閾値回路35は、キャパシタ17の端子の電圧と外部基準電圧VREFとの電位差がクリップ回路24(25)の閾値VTHを越えると導通する。この導通により、クリップ回路24(25)は、光検出素子15からの光電流に応答して引き起こされる第1ノード31の電位変化を制限すると共に、第1ノード31にキャパシタ17を介して接続された第2ノード33に引き起こされる電位変化を制限するように構成される。
【0063】
第1ノード31の電位変化を制限すると、強い入力光に応答した多数の電荷が、キャパシタ17の一端に蓄積され続けることを回避できる。この回避によれば、リセットスイッチ素子21がキャパシタ17の両端子を接続するリセット期間の終了後に、キャパシタ17への電荷が残留することを避けることができる。
【0064】
また、第2ノード33の電位変化を制限すると、電流源13として動作すべきn型トランジスタMN2が飽和領域で動作することを可能にして、半導体装置11cがI-V変換回路として働くことを可能にする。
【0065】
図7は、本発明の一実施の形態に係る半導体装置の具体例を示す回路図である。図7を参照すると、半導体装置11cの具体例である半導体装置11dでは、クリップ回路24(25)は、n型トランジスタMN3を含む。n型トランジスタMN3のソースS及びドレインDは、それぞれ、第2ノード33及び第1ノード31に接続される。n型トランジスタMN3のゲートGは、バイアス回路47から電圧NBIAS1を外部基準電圧VREFとして受ける。電圧NBIAS1の値は、クリップ回路24(25)の閾値VTHに関連付けられる。バイアス回路47は、例えば高電位電源線VDDと低電位電源線VSSとの間に直列に接続された複数の抵抗を含み、電圧NBIAS1は、これらの抵抗による抵抗分圧によって生成されることができる。
【0066】
具体的には、クリップ回路24(25)では、閾値回路35の閾値VTHは、n型トランジスタMN3のトランジスタ閾値VTHN(VTHN>0)に関連付けられる。トランジスタ閾値VTHNは、基板バイアス効果ゼロにおけるトランジスタ閾値から、基板バイアス効果によって受けた変化分(△VTHN>0)だけ変化する。以下、基板バイアス効果ゼロにおけるトランジスタ閾値を「ネイティブ閾値VTHN0」として参照する(本件ではVTHN0>0とする)。n型トランジスタMN3のソース-ゲート間の電位差の絶対値VGS(本件ではVGS>0とする)がトランジスタ閾値VTHN(=VTHN0+△VTHN)を越えると、n型トランジスタMN3が導通する。電位差VGSは、電圧NBIAS1と第2ノード33の電位との差である。閾値回路35の導通及び非導通の切り替わり電圧は、トランジスタ閾値VTHN及び電圧NBIAS1に関連付けられる。
【0067】
半導体装置11dでは、キャパシタ17のリセットが完了した後に、第1ノード31及び第2ノード33は等電位であり、クリップ回路24(25)は非導通である。
【0068】
ある強さの光がフォトダイオードPDに入射すると、フォトダイオードPDのアノードADからの電荷がキャパシタ17の一端(第1ノード31)に蓄積して、第1ノード31の電位が上昇する。この蓄積に応答してキャパシタ17の他端の電位(第2ノード33)が降下する。この結果、クリップ回路24(25)の両端の電位差が増大する。電位差の増大は、n型トランジスタMN3のソース-ゲート間の電位差の絶対値VGSを大きくする。また、電位差の増大は、n型トランジスタMN3の基板バイアス効果を弱めてトランジスタ閾値VTHNを変化させる。これは、結果として、n型トランジスタMN3のトランジスタ閾値VTHNの絶対値を小さくし、閾値VTHNがネイティブ閾値VTHN0に近づく。フォトダイオードPDに入射する光量によって引き起こされる閾値変化及び電位上昇が、以下の導通条件
GS-VTHN>0
を満たすと、クリップ回路24(25)が導通し、光入力強度が大きい場合、第2ノード33の電位差の増大を小さくする(実質的に飽和させる)。大きな強度の光入力のときに、第2ノード33の電位がほぼ一定になる。
【0069】
図4(a)及び図4(b)から理解されるように、クリップ回路24(25)は、フォトダイオードPDからの光電流に応答して引き起こされる第1ノード31の電位変化を制限すると共に第2ノード33の電位変化を制限するように構成される。
【0070】
図8は、本発明の一実施の形態に係る例示的な半導体装置を示すブロック図である。図8を参照すると、半導体装置11eは、図2及び図3に示されるクリップ回路24(25)に替えて、クリップ回路26(25)を備える。クリップ回路26(25)は、フォトダイオードPDからの光電流に応答して引き起こされる第1ノード31の電位変化を制限すると共に第2ノード33の電位変化を制限するように構成される。
【0071】
図1に示されるように、クリップ回路26は、第1閾値回路37を含み、更に第2閾値回路39を含むことができる。
【0072】
第1閾値回路37は、第1外部基準電圧VREF1を受けると共に電源線27と第1ノード31との間に接続される。第1閾値回路37の動作は、第1閾値VTH1に関連しており、第1閾値回路37は、キャパシタ17の端子の電圧と第1外部基準電圧VREF1との第1電位差に応答して導通又は非導通になるように構成される。具体的には、第1閾値回路37は、キャパシタ17の端子の電圧と第1外部基準電圧VREF1との電位差が第1閾値VTH1を越えると導通する。この導通により、第1閾値回路37は、光検出素子15からの光電流に応答して引き起こされる第1ノード31の電位変化を制限する。
【0073】
第2閾値回路39は、第2ノード33と電源線29との間に接続される。第2閾値回路39の動作は、第2閾値VTH2に関連しており、第2閾値回路39は、キャパシタ17の端子の電圧と第2外部基準電圧VREF2との第2電位差に応答して導通又は非導通になるように構成される。具体的には、第2閾値回路39は、キャパシタ17の端子の電圧と第2外部基準電圧VREF2との電位差が第2閾値VTH2を越えると導通する。この導通により、第1ノード31にキャパシタ17を介して接続された第2ノード33に引き起こされる電位変化を制限するように構成される。
【0074】
図9は、本発明の一実施の形態に係る半導体装置の具体例を示す回路図である。図9を参照すると、半導体装置11eの具体例である半導体装置11fでは、第1閾値回路37及び第2閾値回路39は、それぞれ、n型トランジスタMN4及びp型トランジスタMP4を含む。
【0075】
第1閾値回路37では、n型トランジスタMN4のドレインDは、高電位電源線VDD(電源線27)に接続され、n型トランジスタMN4のソースSは、第1ノード31に接続される。n型トランジスタMN4のゲートGは、バイアス回路49に接続されて、第1外部基準電圧VREF1としてバイアス回路49から電圧NBIAS2を受ける。バイアス回路49は、例えば高電位電源線VDDと低電位電源線VSSとの間に直列に接続された複数の抵抗を含み、電圧NBIAS2は、これらの抵抗による抵抗分圧によって生成されることができる。電圧NBIAS2の値は、第1閾値回路37の閾値VTH1に関連付けられる。
【0076】
具体的には、第1閾値回路37の閾値VTH1は、n型トランジスタMN4のトランジスタ閾値VTHN(VTHN>0)に関連付けられる。トランジスタ閾値VTHNは、基板バイアス効果ゼロにおけるトランジスタ閾値から、基板バイアス効果によって受けた変化分(△VTHN>0)だけ変化する。基板バイアス効果ゼロにおけるトランジスタ閾値を「ネイティブ閾値VTHN0」として参照する(本件ではVTHN0>0とする)。n型トランジスタMN4のソース-ゲート間の電位差の絶対値VGS1(本件ではVGS1>0とする)がトランジスタ閾値VTHN(=VTHN0+△VTHN)を越えると、n型トランジスタMN4が導通する。電位差VGS1は、電圧NBIAS2と第2ノード33の電位との差である。第1閾値回路37の導通及び非導通の切り替わり電圧は、トランジスタ閾値VTHN及び電圧NBIAS2に関連付けられる。
【0077】
第2閾値回路39のp型トランジスタMP4のドレインDは、低電位電源線VSS(電源線29)に接続され、p型トランジスタMP4のソースSは、第2ノード33に接続される。p型トランジスタMP4のゲートGは、バイアス回路51に接続されて、第2外部基準電圧VREF2としてバイアス回路51から電圧PBIAS2を受ける。バイアス回路51は、例えば高電位電源線VDDと低電位電源線VSSとの間に直列に接続された複数の抵抗を含み、電圧PBIAS2は、これらの抵抗による抵抗分圧によって生成されることができる。電圧PBIAS2の値は、第2閾値回路39の閾値VTH2に関連付けられる。
【0078】
具体的には、第2閾値回路39の閾値VTH2は、p型トランジスタMP4のトランジスタ閾値VTHPに関連付けられる。トランジスタ閾値VTHPは、基板バイアス効果ゼロにおけるトランジスタ閾値(基板バイアス効果ゼロにおけるトランジスタ閾値を「ネイティブ閾値VTHP0」として参照する。本件ではVTHP0>0とする)から、基板バイアス効果によって受けた変化分(△VTHP>0)だけ変化する。p型トランジスタMP4のソース-ゲート間の電位差の絶対値VGS(本件ではVGS2>0とする)がトランジスタ閾値VTHP(=VTHP0+△VTHP)を越えると、p型トランジスタMP4が導通する。電位差VGS2は、電圧PBIAS2と第2ノード33の電位との差である。第2閾値回路39の導通及び非導通の切り替わり電圧は、トランジスタ閾値VTHP及び電圧PBIAS2に関連付けられる。
【0079】
半導体装置11fでは、キャパシタ17のリセットが完了した後に、第1閾値回路37及び第2閾値回路39は、共に非導通である。
【0080】
ある強さの光がフォトダイオードPDに入射すると、フォトダイオードPDのアノードADから電荷がキャパシタ17の一端(第1ノード31)に蓄積して、第1ノード31の電位が降下する。この電荷蓄積に応答してキャパシタ17の他端の電位(第2ノード33)が上昇する。
【0081】
強い入力光がフォトダイオードPDに入射すると、第2ノード33の電位が高くなる。第2ノード33の電位上昇が大きくなると、p型トランジスタMP4のソース-ゲート間の電位差を大きくする。また、電位差の増大は、p型トランジスタMP4の基板バイアス効果を弱めてトランジスタ閾値VTHPを変化させる。結果として、p型トランジスタMP4のトランジスタ閾値VTHPの絶対値が小さくなり、トランジスタ閾値VTHPがネイティブ閾値VTHP0に近づく。フォトダイオードPDに入射する光量によって引き起こされる閾値変化及び電位上昇が、以下の導通条件
GS2-VTHP>0
を満たすと、第2閾値回路39が導通する。これによって、第2ノード33の更なる電位上昇を制限して、p型トランジスタMP3が飽和領域で動作することを確実にする。
【0082】
第2ノード33の電位が制限されると、第1ノード31の電位上昇が、第2ノード33に接続されたキャパシタ17を介して制限される。この制限により、n型トランジスタMN4のソース-ゲート間の電位差の絶対値VGS(本件ではVGS>0とする)が大きくなる。また、電位差の増大は、n型トランジスタMN4の基板バイアス効果を弱めてトランジスタ閾値VTHNを変化させる。結果として、n型トランジスタMN4のトランジスタ閾値VTHNの絶対値が小さくなり、トランジスタ閾値VTHNがネイティブ閾値VTHN0に近づく。フォトダイオードPDに入射する光量によって引き起こされる閾値変化及び電位上昇が、以下の導通条件
GS1-VTHN>0
を満たすと、第1閾値回路37が導通する。これによって、キャパシタ17の蓄積電荷量を制限する。第1閾値回路37が導通すると、第1ノード31の蓄積電荷量を制限できる。
【0083】
上記の説明、並びに図4(a)及び図4(b)から理解されるように、クリップ回路26(25)は、フォトダイオードPDからの光電流に応答して引き起こされる第1ノード31の電位変化を制限すると共に第2ノード33の電位変化を制限するように構成される。
【0084】
図10は、本発明の一実施の形態に係る例示的な半導体装置を示すブロック図である。図10を参照すると、半導体装置11gは、図2及び図3に示されるクリップ回路24(25)に替えて、クリップ回路26(25)を備える。クリップ回路26(25)は、フォトダイオードPDからの光電流に応答して引き起こされる第1ノード31の電位変化を制限すると共に第2ノード33の電位変化を制限するように構成される。
【0085】
図1に示されるように、クリップ回路26は、第1閾値回路37を含み、また第2閾値回路39を含むことができる。
【0086】
第1閾値回路37は、第1外部基準電圧VREF1を受けると共に第1ノード31と電源線29との間に接続される。第1閾値回路37の動作は、第1閾値VTH1に関連しており、第1閾値回路37は、第1ノード31と電源線29との間の第1電位差に応答して導通又は非導通になるように構成される。具体的には、第1閾値回路37は、キャパシタ17の端子の電圧と第1外部基準電圧VREF1との電位差が第1閾値VTH1を越えると導通する。この導通により、第1閾値回路37は、光検出素子15からの光電流に応答して引き起こされる第1ノード31の電位変化を制限する。
【0087】
第2閾値回路39は、第2外部基準電圧VREF2を受けると共に第2ノード33と電源線27との間に接続される。第2閾値回路39の動作は、第2閾値VTH2に関連しており、第2閾値回路39は、第2ノード33と電源線27との間の第2電位差V26cに応答して導通又は非導通になるように構成される。具体的には、第2閾値回路39は、キャパシタ17の端子の電圧と第2外部基準電圧VREF2との電位差がVTH2を越えると導通する。この導通により、第1ノード31にキャパシタ17を介して接続された第2ノード33に引き起こされる電位変化を制限するように構成される。
【0088】
図11は、本発明の一実施の形態に係る半導体装置の具体例を示す回路図である。図11を参照すると、半導体装置11gの具体例である半導体装置11hでは、第1閾値回路37及び第2閾値回路39は、それぞれ、p型トランジスタMP5及びn型トランジスタMN5を含む。
【0089】
第1閾値回路37のp型トランジスタMP5のドレインDは、低電位電源線VSS(電源線29)に接続され、p型トランジスタMP5のソースSは、第1ノード31に接続される。p型トランジスタMP5のゲートGは、バイアス回路53に接続されて、第1外部基準電圧VREF1としてバイアス回路53から電圧PBIAS3を受ける。バイアス回路53は、例えば高電位電源線VDDと低電位電源線VSSとの間に直列に接続されて複数の抵抗を含み、電圧PBIAS3はこれらの抵抗による抵抗分圧によって生成されることができる。電圧PBIAS3の値は、第1閾値回路37の閾値VTH1に関連付けられる。
【0090】
具体的には、第1閾値回路37の閾値VTH1は、p型トランジスタMP5のトランジスタ閾値VTHPに関連付けられる。トランジスタ閾値VTHPは、基板バイアス効果ゼロにおけるトランジスタ閾値から、基板バイアス効果によって受けた変化分(△VTHP>0)だけ変化する。基板バイアス効果ゼロにおけるトランジスタ閾値を以下「ネイティブ閾値VTHP0」として参照する(本件ではVTHP0>0とする)。p型トランジスタMP5のソース-ゲート間の電位差の絶対値VGS1(本件ではVGS1>0とする)がトランジスタ閾値VTHP(=VTHP0+△VTHP)を越えると、p型トランジスタMP5が導通する。電位差VGS1は、電圧PBIAS3と第2ノード33の電位との差である。第1閾値回路37の導通及び非導通の切り替わり電圧は、トランジスタ閾値VTHN及び電圧PBIAS3に関連付けられる。
【0091】
第2閾値回路39のn型トランジスタMN5のドレインDは、高電位電源線VDD(電源線27)に接続され、n型トランジスタMN5のソースSは、第2ノード33に接続される。n型トランジスタMN5のゲートGは、バイアス回路55に接続されて、バイアス回路55から電圧NBIAS3を受ける。バイアス回路55は、例えば高電位電源線VDDと低電位電源線VSSとの間に直列に接続されて複数の抵抗を含み、電圧NBIAS3は、これらの抵抗による抵抗分圧によって生成されることができる。電圧NBIAS3の値は、第2閾値回路39の閾値VTH2に関連付けられる。
【0092】
具体的には、第2閾値回路39の閾値VTH2は、n型トランジスタMN5のトランジスタ閾値VTHNに関連付けられる。トランジスタ閾値VTHNは、基板バイアス効果ゼロにおけるトランジスタ閾値から、基板バイアス効果によって受けた変化分(△VTHN>0)だけ変化する。基板バイアス効果ゼロにおけるトランジスタ閾値を「ネイティブ閾値VTHN0」として参照する(本件ではVTHN0>0とする)。n型トランジスタMN5のソース-ゲート間の電位差の絶対値VGS2(本件ではVGS2>0とする)がトランジスタ閾値VTHN(=VTHN0+△VTHN)を越えると、n型トランジスタMN5が導通する。電位差VGS2は、電圧NBIAS3と第2ノード33の電位との差である。第2閾値回路39の導通及び非導通の切り替わり電圧は、トランジスタ閾値VTHN及び電圧NBIAS3に関連付けられる。
【0093】
半導体装置11hでは、キャパシタ17のリセットが完了した後に、第1閾値回路37及び第2閾値回路39は、共に非導通である。
【0094】
ある強さの光がフォトダイオードPDに入射すると、フォトダイオードPDのアノードADからの電荷がキャパシタ17の一端(第1ノード31)に蓄積して、第1ノード31の電位が上昇する。この電荷蓄積に応答してキャパシタ17の他端の電位(第2ノード33)が降下する。
【0095】
強い入力光がフォトダイオードPDに入射すると、第2ノード33の電位が低くなる。第2ノード33の電位低下が大きくなると、n型トランジスタMN5のソース-ゲート間の電位差を大きくする。また、電位差の増大は、n型トランジスタMN5の基板バイアス効果を弱めてトランジスタ閾値VTHNを変化させる。これは、結果として、n型トランジスタMN5のトランジスタ閾値VTHNの絶対値が小さくなり、トランジスタ閾値VTHNがネイティブ閾値VTHN0に近づく。フォトダイオードPDに入射する光量によって引き起こされる閾値変化及び電位上昇が、以下の導通条件
GS2-VTHN>0
を満たすと、第2閾値回路39が導通する。これによって、第2ノード33の更なる電位降下を制限して、n型トランジスタMN2が飽和領域で動作することを確実にする。
【0096】
第2ノード33の電位が制限されると、第1ノード31の電位が、第2ノード33に接続されたキャパシタ17を介して上昇する。この上昇が大きいと、p型トランジスタMP5のソース-ゲート間の電位差が大きくなる。また、電位差の増大は、p型トランジスタMP5の基板バイアス効果を弱めてトランジスタ閾値VTHPを変化させる。これは、結果として、p型トランジスタMP5のトランジスタ閾値VTHPの絶対値が小さくなり、トランジスタ閾値VTHPがネイティブ閾値VTHP0に近づく。フォトダイオードPDに入射する光量によって引き起こされる閾値変化及び電位上昇が、以下の導通条件
GS1-VTHP>0
を満たすと、第1閾値回路37が導通する。これによって、キャパシタ17の蓄積電荷量を制限する。
【0097】
上記の説明、並びに図4(a)及び図4(b)から理解されるように、クリップ回路26(25)は、フォトダイオードPDからの光電流に応答して引き起こされる第1ノード31の電位変化を制限すると共に第2ノード33の電位変化を制限するように構成される。
【0098】
この半導体装置11によれば、先のセンスにおける電荷が半導体装置11のリセット期間の後にキャパシタに残ることを低減できる。
【0099】
図12は、本実施の形態に係る例示的な光ラインセンサを示すブロック図である。光ラインセンサ60は、これまでに説明された複数の半導体装置11(11aから11h)の配列61を含み、更に、オフセット補償回路63、サンプルホールド回路65、スイッチ67、出力回路69、及び読み出し制御回路71を含む。半導体装置11は、それぞれのオフセット補償回路63に接続され、これらのオフセット補償回路63は、それぞれのサンプルホールド回路65に接続される。サンプルホールド回路65は、それぞれのスイッチ67を介して出力回路69に接続される。スイッチ67の各々は、読み出し制御回路71によって制御される。
【0100】
この光ラインセンサ60によれば、先のセンスにおける電荷が半導体装置11のリセット期間の後にキャパシタに残ることを低減できる。
【0101】
本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。
【符号の説明】
【0102】
11、11a、11b、11c、11d、11e、11f、11g、11h、12・・・半導体装置、13・・・電流源、15・・・光検出素子、17・・・キャパシタ、17b・・・一端、17c・・・他端、19・・・出力トランジスタ、21・・・リセットスイッチ素子、23・・・出力、24、25、26・・・クリップ回路、25b・・・第1端子、25c・・・第2端子、27・・・電源線27(第2電源線)、29・・・電源線29(第1電源線)、31・・・第1ノード、33・・・第2ノード、35・・・閾値回路、37・・・第1閾値回路、39・・・第2閾値回路、41、43、45、47、49、51、53、55・・・バイアス回路、60・・・光ラインセンサ、61・・・配列、63・・・オフセット補償回路、65・・・サンプルホールド回路、67・・・スイッチ、69・・・出力回路、71・・・制御回路。
図1
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図10
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図12