特開 2024-13205 インメモリコンピューティングのためのメモリ装置及びその動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024013205

(43)【公開日】2024-01-31

(54)【発明の名称】インメモリコンピューティングのためのメモリ装置及びその動作方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240124BHJP

   G11C 11/54 20060101ALI20240124BHJP

   G11C 11/419 20060101ALI20240124BHJP

   G06F 17/10 20060101ALI20240124BHJP

   G06N 3/063 20230101ALI20240124BHJP

【ＦＩ】

G06F12/00 560F

G11C11/54

G11C11/419

G06F17/10 S

G06N3/063

【審査請求】未請求

【請求項の数】33

【出願形態】ＯＬ

(21)【出願番号】P 2023100436

(22)【出願日】2023-06-20

(31)【優先権主張番号】10-2022-0088942

(32)【優先日】2022-07-19

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2022-0143480

(32)【優先日】2022-11-01

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】李 宰赫

(72)【発明者】

【氏名】尹 石柱

(72)【発明者】

【氏名】昌 東眞

(72)【発明者】

【氏名】明 成▲みん▼

(72)【発明者】

【氏名】尹 大健

【テーマコード（参考）】

5B015

5B056

5B160

【Ｆターム（参考）】

5B015HH01

5B015KA32

5B015PP08

5B056AA02

5B056BB71

5B056FF01

5B056FF02

5B160MM20

(57)【要約】

【課題】一実施形態に係るメモリ装置は、メモリセル及びスイッチング素子を有する乗算器セルを用いて乗算演算を行う。
【解決手段】メモリセルは、互いに反対方向に接続される一対のインバータ、一対のインバータの一端に接続される第１トランジスタ、一対のインバータの他端に接続される第２トランジスタを有し、加重値が設定されることができる。スイッチング素子は、メモリセルの出力端に接続され、入力値に応答してスイッチングを行うことによって入力値と加重値との間の乗算結果に対応する信号を出力することができる。
【選択図】図３Ａ

【特許請求の範囲】

【請求項1】

メモリ装置であって、
一対のインバータ、前記一対のインバータの第１端に接続される第１トランジスタ、前記一対のインバータの第２端に接続される第２トランジスタを有し、値が格納されるメモリセルと、
前記メモリセルの出力端に接続され、入力値に応答してスイッチングを行うことで前記入力値と前記格納された値との間の乗算結果に対応する信号を出力するスイッチング素子と、
を有する乗算器セルを含み、
前記一対のインバータは、それぞれ入力及び出力を含む第１インバータ及び第２インバータを含み、
前記第１インバータの入力は、前記一対のインバータの前記第１端で前記第２インバータの出力に連結され、
前記第１インバータの出力は、前記一対のインバータの前記第２端で前記第２インバータの入力に連結される、メモリ装置。

【請求項2】

前記スイッチング素子は、
供給電圧と前記メモリセルの出力端との間に接続され、
前記入力値として１の論理値を受信する場合にターンオフされ、
前記入力値として０の論理値を受信する場合にターンオンされる、請求項１に記載のメモリ装置。

【請求項3】

前記スイッチング素子は、前記入力値をゲート端子で受信可能なプルアップトランジスタから構成される、請求項１に記載のメモリ装置。

【請求項4】

前記第１トランジスタ及び前記第２トランジスタはそれぞれＮＭＯＳトランジスタであり、
前記プルアップトランジスタはＰＭＯＳトランジスタである、請求項３に記載のメモリ装置。

【請求項5】

前記メモリ装置は、第１動作及び第２動作のうち１つの動作を選択し、前記選択された動作を行い、
前記第１動作は、一連の乗算演算のうち一部の乗算演算でワードラインを介して供給電圧よりも低い電圧が印加されることに応答して、前記プルアップトランジスタの出力端の電圧を供給電圧に駆動すること、前記メモリ装置に供給される入力によって乗算結果を毎回出力することを含み、
前記第２動作は、乗算演算ごとにプリチャージフェーズで前記プルアップトランジスタの出力端の電圧を供給電圧に駆動すること、評価フェーズで乗算演算を行うことを含む、請求項３に記載のメモリ装置。

【請求項6】

前記メモリ装置は、前記メモリ装置の動作周波数又は漏洩のうち少なくとも１つに基づいて、前記第１動作又は前記第２動作のいずれか１つの動作を選択する、請求項５に記載のメモリ装置。

【請求項7】

前記メモリ装置は、前記乗算器セルの出力端に接続され、前記乗算器セルで出力された信号をインバースした値を加算する加算器をさらに含む、請求項１に記載のメモリ装置。

【請求項8】

前記メモリ装置は、前記乗算器セルのメモリセルにアクセスしてメモリセルの加重値に対する読み出し動作又は書き込み動作のうち少なくとも１つのためのグローバルビットライン及びスイッチをさらに含む、請求項１に記載のメモリ装置。

【請求項9】

前記乗算器セルは、同じプルアップトランジスタに接続された複数のメモリセルを含む、請求項１に記載のメモリ装置。

【請求項10】

前記メモリ装置は、前記複数のメモリセルのうち、ターゲット乗算演算に使用されるメモリセルを選択する入力／ワードラインドライバをさらに含む、請求項９に記載のメモリ装置。

【請求項11】

前記入力／ワードラインドライバは、入力信号から前記乗算器セルに提供される入力値及び前記ターゲット乗算演算に使用される前記メモリセルを指定する信号をデコードするデコーディング回路を含む、請求項１０に記載のメモリ装置。

【請求項12】

前記メモリ装置は、
１つの乗算器セルに含まれたメモリセルのうち、ターゲット演算に対応する値を格納するメモリセルに接続されたワードラインを活性化し、
前記活性化したワードラインの前記メモリセルとは異なるメモリセルに接続されたワードラインを不活性化する、請求項９に記載のメモリ装置。

【請求項13】

前記メモリ装置は、
複数の演算のうち第１演算については、前記複数のメモリセルのうち第１メモリセルを選択して前記同じプルアップトランジスタを介して乗算結果に対応する信号を出力し、
複数の演算のうち第２演算については、前記複数のメモリセルのうち第２メモリセルを選択して前記同じプルアップトランジスタを介して乗算結果に対応する信号を出力する、請求項９に記載のメモリ装置。

【請求項14】

前記メモリ装置は、
前記乗算器セルを含む複数の乗算器セルを含み、
前記複数の乗算器セルのそれぞれで他の乗算器セルと並列的に乗算演算を行い、
前記複数の乗算器セルのうち、同じカラムラインに接続されている乗算器セルの出力を同じ加算器で合算する、請求項１に記載のメモリ装置。

【請求項15】

前記乗算器セルは、
一対のローカルビットラインに接続され、
前記乗算器セルに含まれた複数のメモリセルのうち第１メモリセルは、第１ローカルビットラインに接続され、
前記複数のメモリセルのうち第２メモリセルは、第２ローカルビットラインに接続される、請求項１に記載のメモリ装置。

【請求項16】

前記第１ローカルビットラインに接続された前記第１メモリセルは、ニューラルネットワークの加重値に対応する値を有し、
前記第２ローカルビットラインに接続された前記第２メモリセルは、加重値をインバースした値を有する、請求項１５に記載のメモリ装置。

【請求項17】

前記メモリ装置は、前記乗算器セルの乗算結果を合算する加算器の出力を格納し、合算結果を累積する累積器をさらに含む、請求項１に記載のメモリ装置。

【請求項18】

前記累積器から出力される最終の乗算結果を格納する出力レジスタをさらに含む、請求項１７に記載のメモリ装置。

【請求項19】

前記メモリ装置は、単一ビット、又はマルチビットのうち最後のビットに対応する入力信号を受信した場合、該当の入力信号に対する累積器演算の結果を前記出力レジスタに格納する、請求項１８に記載のメモリ装置。

【請求項20】

前記乗算器セル、入力／ワードラインドライバ、読み出し／書き込み回路、加算器、累積器、及び出力レジスタを制御するメモリコントローラをさらに含む、請求項１に記載のメモリ装置。

【請求項21】

前記メモリ装置は、予め決定された周期が経過した場合、又は、各乗算器セル内で他のメモリセルを使用した乗算演算を行う場合のうち少なくとも１つに応答して、プルアップトランジスタの出力端に対してプリチャージのための動作を行う、請求項１－２０のうち何れか１項に記載のメモリ装置。

【請求項22】

メモリ装置の動作方法であって、
互いに対して反対方向に互いに接続される２つのインバータ及び前記２つのインバータの両端に接続される２つのトランジスタを有するメモリセルがワードラインを介して入力値を受信するステップと、
前記メモリセルの出力端に接続されたプルアップトランジスタが前記入力値をゲート端子で受信するステップと、
前記プルアップトランジスタの出力端で前記入力値と前記メモリセルに格納された加重値との間の乗算結果に対応する信号を出力するステップと、
を含む、動作方法。

【請求項23】

ゲートを有し、出力ラインに接続されたプルアップトランジスタと、
第１端及び第２端を有するよう、互いに反対方向に個別段で互いに接続されている一対のインバータ及びゲートを有し、前記一対のインバータの前記第１端及び前記出力ラインに接続されたセルトランジスタを含むメモリセルと、
を含み、
前記プルアップトランジスタのゲート及び前記セルトランジスタのゲートに同じ論理値を有する入力が印加され、前記メモリセルに格納されたバイナリ値と前記入力のバイナリ値との乗算結果に対応する論理値を前記出力ラインで出力する、メモリ装置。

【請求項24】

前記乗算結果に対応する論理値はＮＡＮＤ結果である、請求項２３に記載のメモリ装置。

【請求項25】

前記プルアップトランジスタはＰＭＯＳトランジスタであり、
前記セルトランジスタはＮＭＯＳトランジスタである、請求項２３に記載のメモリ装置。

【請求項26】

前記乗算結果は、クロックサイクルごとに出力される、請求項２３に記載のメモリ装置。

【請求項27】

前記乗算結果は、２つのクロックサイクルごとだけに出力される、請求項２３に記載のメモリ装置。

【請求項28】

前記セルトランジスタは、第１セルトランジスタであり、
前記メモリセルはゲートを有し、前記一対のインバータの前記第２端に接続された第２セルトランジスタをさらに含み、
前記第２セルトランジスタのゲートに前記同じ論理値を有する入力が印加される、請求項２３に記載のメモリ装置。

【請求項29】

前記出力ラインは第１出力ラインであり、
第２出力ラインをさらに含む、請求項２３に記載のメモリ装置。

【請求項30】

前記セルトランジスタは第１セルトランジスタであり、
前記メモリセルは、ゲートを有し、前記一対のインバータの他端及び前記第２出力ラインに接続された第２セルトランジスタをさらに含む、請求項２９に記載のメモリ装置。

【請求項31】

前記プルアップトランジスタは第１プルアップトランジスタであり、
前記メモリ装置は、前記第２出力ラインに接続された第２プルアップトランジスタをさらに含む、請求項３０に記載のメモリ装置。

【請求項32】

前記メモリセルは、前記第１出力ライン及び前記第２出力ラインに接続された様々なメモリセルのうちの１つである、請求項３１に記載のメモリ装置。

【請求項33】

前記メモリセルは、前記出力ラインに接続された様々なメモリセルのうちの１つである、請求項２３－３２のうち何れか１項に記載のメモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

以下の開示は、インメモリコンピューティングのためのメモリ装置に関する。

【背景技術】

【0002】

ＭＡＣ（ｍｕｌｔｉｐｌｙ ａｎｄ ａｃｃｕｍｕｌａｔｅ）演算（ｏｐｅｒａｔｉｏｎ）とも知られているベクトルマトリックス乗算演算は、様々な分野でアプリケーションの性能を左右する。例えば、多重レイヤを含むニューラルネットワークのマシーンラーニング及び認証動作においてＭＡＣ演算を実行することができる。入力信号は、入力ベクトルを形成すると見なされ、イメージ、バイトストリーム、又は、例えば、ニューラルネットワークによって処理されるその他のデータセットに対するデータであってもよい。入力信号に、例えば、ニューラルネットワークの入力層のウェイトが乗算されて累積したＭＡＣ演算の結果から出力ベクトルが求められ、この出力ベクトルは、ニューラルネットワークの次のレイヤに対する入力ベクトルに提供されることができる。このようなＭＡＣ演算は複数のレイヤに対して反復するため、ニューラルネットワーク処理性能は主にＭＡＣ演算の性能によって決定される。ＭＡＣ演算がインメモリコンピューティングを介して実現されることができる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

一実施形態に係るメモリ装置は、共有されたメモリセルを介して乗算演算を行う乗算器セルを有することにある。

【課題を解決するための手段】

【0004】

一実施形態に係るメモリ装置は、一対のインバータ、前記一対のインバータの第１端に接続される第１トランジスタ、前記一対のインバータの第２端に接続される第２トランジスタを有し、値が格納されるメモリセルと、前記メモリセルの出力端に接続され、入力値に応答してスイッチングを行うことで前記入力値と前記格納された値との間の乗算結果に対応する信号を出力するスイッチング素子とを有する乗算器セルを含み、前記一対のインバータは、それぞれ入力及び出力を含む第１インバータ及び第２インバータを含み、前記第１インバータの入力は、前記一対のインバータの前記第１端で前記第２インバータの出力に連結され、前記第１インバータの出力は、前記一対のインバータの前記第２端で前記第２インバータの入力に連結されることができる。

【0005】

前記スイッチング素子は、供給電圧と前記メモリセルの出力端との間に接続され、前記入力値として１の論理値を受信する場合にターンオフされ、前記入力値として０の論理値を受信する場合にターンオンされることができる。

【0006】

前記スイッチング素子は、前記入力値をゲート端子で受信可能なプルアップトランジスタから構成されることができる。

【0007】

前記第１トランジスタ及び前記第２トランジスタはそれぞれＮＭＯＳトランジスタであり、前記プルアップトランジスタはＰＭＯＳトランジスタであってもよい。

【0008】

前記メモリ装置は、第１動作及び第２動作のうち１つの動作を選択し、前記選択された動作を行い、前記第１動作は、一連の乗算演算のうち一部の乗算演算でワードラインを介して供給電圧よりも低い電圧が印加されることに応答して、前記プルアップトランジスタの出力端の電圧を供給電圧に駆動すること、前記メモリ装置に供給される入力によって乗算結果を毎回出力することを含み、前記第２動作は、乗算演算ごとにプリチャージフェーズで前記プルアップトランジスタの出力端の電圧を供給電圧に駆動すること、評価フェーズで乗算演算を行うことを含むことができる。

【0009】

前記メモリ装置は、前記メモリ装置の動作周波数又は漏洩のうち少なくとも１つに基づいて、前記第１動作又は前記第２動作のいずれか１つの動作を選択することができる。

【0010】

前記メモリ装置は、前記乗算器セルの出力端に接続され、前記乗算器セルで出力された信号をインバースした値を加算する加算器をさらに含むことができる。

【0011】

前記メモリ装置は、前記乗算器セルのメモリセルにアクセスしてメモリセルの加重値に対する読み出し動作又は書き込み動作のうち少なくとも１つのためのグローバルビットライン及びスイッチをさらに含むことができる。

【0012】

前記乗算器セルは、同じプルアップトランジスタに接続されたメモリセルを含むことができる。

【0013】

前記メモリ装置は、前記複数のメモリセルのうち、ターゲット乗算演算に使用されるメモリセルを選択する入力／ワードラインドライバをさらに含むことができる。

【0014】

前記入力ーワードラインドライバば、入力信号から前記乗算器セルに提供される入力値及び前記ターゲット乗算演算に使用される前記メモリセルを指定する信号をデコードするデコーディング回路を含むことができる。

【0015】

前記メモリ装置は、１つの乗算器セルに含まれたメモリセルのうち、ターゲット演算に対応する値を格納するメモリセルに接続されたワードラインを活性化し、前記活性化したワードラインの前記メモリセルとは異なるメモリセルに接続されたワードラインを不活性化することができる。

【0016】

前記メモリ装置は、複数の演算のうち第１演算については、前記複数のメモリセルのうち第１メモリセルを選択して前記同じプルアップトランジスタを介して乗算結果に対応する信号を出力し、複数の演算のうち第２演算については、前記複数のメモリセルのうち第２メモリセルを選択して前記同じプルアップトランジスタを介して乗算結果に対応する信号を出力することができる。

【0017】

前記メモリ装置は、前記乗算器セルを含む複数の乗算器セルを含み、前記複数の乗算器セルのそれぞれで他の乗算器セルと並列的に乗算演算を行い、前記複数の乗算器セルのうち、同じカラムラインに接続されている乗算器セルの出力を同じ加算器で合算することができる。

【0018】

前記乗算器セルは、一対のローカルビットラインに接続され、前記乗算器セルに含まれた複数のメモリセルのうち第１メモリセルは、第１ローカルビットラインに接続され、前記複数のメモリセルのうち第２メモリセルは、第２ローカルビットラインに接続されることができる。

【0019】

前記第１ローカルビットラインに接続された前記第１メモリセルは、ニューラルネットワークの加重値に対応する値を有し、前記第２ローカルビットラインに接続された前記第２メモリセルは、加重値をインバースした値を有することができる。

【0020】

前記メモリ装置は、前記乗算器セルの乗算結果を合算する加算器の出力を格納し、合算結果を累積する累積器をさらに含むことができる。

【0021】

前記累積器から出力される最終の乗算結果を格納する出力レジスタをさらに含むことができる。

【0022】

前記メモリ装置は、単一ビット、又はマルチビットのうち最後のビットに対応する入力信号を受信した場合、該当の入力信号に対する累積器演算の結果を前記出力レジスタに格納することができる。

【0023】

前記乗算器セル、入力／ワードラインドライバ、読み出し／書き込み回路、加算器、累積器、及び出力レジスタを制御するメモリコントローラをさらに含むことができる。

【0024】

前記メモリ装置は、予め決定された周期が経過した場合、又は、各乗算器セル内で他のメモリセルを使用した乗算演算を行う場合のうち少なくとも１つに応答して、プルアップトランジスタの出力端に対してプリチャージのための動作を行うことができる。

【0025】

一実施形態に係るメモリ装置の動作方法は、互いに対して反対方向に互いに接続される２個のインバータ及び前記２個のインバータの両端に接続される２個のトランジスタを有するメモリセルがワードラインを介して入力値を受信するステップと、前記メモリセルの出力端に接続されたプルアップトランジスタが前記入力値をゲート端子で受信するステップと、前記プルアップトランジスタの出力端で前記入力値と前記メモリセルに格納された加重値との間の乗算結果に対応する信号を出力するステップとを含むことができる。

【0026】

一実施形態に係るメモリ装置は、ゲートを有し、出力ラインに接続されたプルアップトランジスタと、第１端及び第２端を有するよう、互いに反対方向に個別段で互いに接続されている一対のインバータ及びゲートを有し、前記一対のインバータの前記第１端及び前記出力ラインに接続されたセルトランジスタを含むメモリセルとを含み、前記プルアップトランジスタのゲート及び前記セルトランジスタのゲートに同じ論理値を有する入力が印加され、前記メモリセルに格納されたバイナリ値と前記入力のバイナリ乗算結果に対応する論理値を前記出力ラインで出力することができる。

【0027】

前記バイナリ乗算結果に対応する論理値はＮＡＮＤ結果であってもよい。

【0028】

前記プルアップトランジスタはＰＭＯＳトランジスタであり、前記セルトランジスタはＮＭＯＳトランジスタであってもよい。

【0029】

前記乗算結果は、クロックサイクルごとに出力されることができる。

【0030】

前記乗算結果は、２つのクロックサイクルごとだけに出力されることができる。

【0031】

前記セルトランジスタは、第１セルトランジスタであり、前記メモリセルはゲートを有し、前記一対のインバータの前記第２端に接続された第２セルトランジスタをさらに含み、前記第２セルトランジスタのゲートに前記同じ論理値を有する入力が印加されることができる。

【0032】

前記出力ラインは第１出力ラインであり、第２出力ラインをさらに含むことができる。

【0033】

前記セルトランジスタは第１セルトランジスタであり、前記メモリセルは、ゲートを有し、前記一対のインバータの他端及び前記第２出力ラインに接続された第２セルトランジスタをさらに含むことができる。

【0034】

前記プルアップトランジスタは第１プルアップトランジスタであり、前記メモリ装置は、前記第２出力ラインに接続された第２プルアップトランジスタをさらに含むことができる。

【0035】

前記メモリセルは、前記第１出力ライン及び前記第２出力ラインに接続された様々なメモリセルのうちの１つであってもよい。

【0036】

前記メモリセルは、前記出力ラインに接続された様々なメモリセルのうちの１つであってもよい。

【発明の効果】

【0037】

一実施形態に係るメモリ装置によると、乗算器セルが共有されたメモリセルを介して乗算演算を行うことで、より改善された面積効率を有することができる。

【図面の簡単な説明】

【0038】

【図1】一実施形態に係るニューラルネットワークの乗算累積演算（ＭＡＣ ｏｐｅｒａｔｉｏｎ、ｍｕｌｔｉｐｌｙ ａｎｄ ａｃｃｕｍｕｌａｔｅ ｏｐｅｒａｔｉｏｎ）のインメモリコンピューティングシステムの実現を例示する。

【図2】一実施形態に係るインメモリコンピューティングシステムでメモリ装置の例示的な構造を示す。

【図3A】一実施形態に係るメモリ装置で例示的な乗算器セルの構造を示す。

【図3B】一実施形態に係るメモリ装置で例示的な乗算器セルの構造を示す。

【図3C】一実施形態に係るメモリ装置で例示的な乗算器セルの構造を示す。

【図3D】一実施形態に係るメモリ装置で例示的な乗算器セルの構造を示す。

【図3E】一実施形態に係るメモリ装置で例示的な乗算器セルの構造を示す。

【図3F】一実施形態に係るメモリ装置で例示的な乗算器セルの構造を示す。

【図4】一実施形態に係る乗算器セルの動作を例示する。

【図5】一実施形態に係る乗算器セルがアレイ構造に配置されたメモリ装置を示す。

【図6A】一実施形態に係る乗算器セル内に複数のメモリセルがプルアップトランジスタを共有する例示的な構造を示す。

【図6B】一実施形態に係る乗算器セル内に複数のメモリセルがプルアップトランジスタを共有する例示的な構造を示す。

【図7】図６Ａに示された乗算器セルがアレイ構造に配置されたメモリ装置を示す。

【図8】一実施形態に係る乗算器セルが一対のローカルビットラインを介して乗算結果を出力する例示を示す。

【図9】図８に示された乗算器セルがアレイ構造に配置されたメモリ装置を示す。

【図10】一実施形態に係る乗算器セルの動作方法を示すフローチャートである。

【図11】一実施形態に係るメモリ装置の動作方法を示すフローチャートである。

【図12】一実施形態に係る乗算器セルの実現を例示する。

【発明を実施するための形態】

【0039】

実施形態に対する特定な構造的又は機能的な説明は単なる例示のための目的として開示されたものとして、様々な形態に変更される。したがって、実施形態は特定な開示形態に限定されるものではなく、本明細書の範囲は技術的な思想に含まれる変更、均等物ないし代替物を含む。

【0040】

第１又は第２などの用語を複数の構成要素を説明するために用いることがあるが、このような用語は１つの構成要素を他の構成要素から区別する目的としてのみ解釈されなければならない。例えば、第１構成要素は第２構成要素と命名することができ、同様に第２構成要素は第１構成要素にも命名することができる。

【0041】

いずれかの構成要素が他の構成要素に「連結」されているか「接続」されていると言及されたときには、その他の構成要素に直接的に連結されているか又は接続されているが、中間に他の構成要素が存在し得るものと理解されなければならない。

【0042】

本明細書で用いられる用語は、単に特定の実施形態を説明するために使用されたものであり、本発明を限定しようとする意図はない。単数の表現は、文脈上、明白に異なる意味をもたない限り複数の表現を含む。本明細書において、「含む」又は「有する」等の用語は明細書上に記載した特徴、数字、ステップ、動作、構成要素、部品又はこれらを組み合わせたものが存在することを示すものであって、１つ又はそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品、又はこれを組み合わせたものなどの存在又は付加の可能性を予め排除しないものとして理解しなければならない。

【0043】

異なるように定義さがれない限り、技術的であるか又は科学的な用語を含むここで用いる全ての用語は、本実施形態が属する技術分野で通常の知識を有する者によって一般的に理解されるものと同じ意味を有する。一般的に用いられる予め定義された用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈すべきであって、本明細書で明白に定義しない限り、理想的又は過度に形式的な意味として解釈されることはない。

【0044】

本明細書において、「Ａ又はＢ」、「Ａ及びＢのうち少なくとも１つ」、「Ａ又はＢのうち少なくとも１つ」、「Ａ、Ｂ、又はＣ」、「Ａ、Ｂ、及びＣのうち少なくとも１つ」、「Ａ、Ｂ、又はＣのうち少なくとも１つ」のような各フレーズは、そのフレーズのうち該当するフレーズと共に記載されている項目のいずれか１つ又は全て可能な組み合わせを含むことができる。

【0045】

以下、実施形態を添付の図面を参照して詳細に説明する。各図面に提示される同一な参照符号は同一な部材を示す。

【0046】

図１は、一実施形態に係るニューラルネットワークの乗算累積演算（ＭＡＣ ｏｐｅｒａｔｉｏｎ、ｍｕｌｔｉｐｌｙ ａｎｄ ａｃｃｕｍｕｌａｔｅ ｏｐｅｒａｔｉｏｎ）のインメモリコンピューティングシステムの実現を例示する。

【0047】

フォンノイマン型アーキテクチャを使用するコンピューティング装置では、演算部（例えば、メインプロセッサ）とメモリ部との間の頻繁なデータ移動による性能及び電力限界が発生する。インメモリコンピューティング（Ｉｎ－ｍｅｍｏｒｙ ｃｏｍｐｕｔｉｎｇ；ＩＭＣ）は、データが格納されたメモリ内部で直接的にデータに関する算出演算（例えば、ＭＡＣ演算）を行うためのコンピュータアーキテクチャーとして、プロセッサ１２０とＩＭＣメモリ装置１１０との間のデータ移動が減少し、電力効率が増加する。一実施形態に係るインメモリコンピューティングシステム１００のプロセッサ１２０が演算されなければならないデータをＩＭＣメモリ装置１１０に入力し、ＩＭＣメモリ装置１１０がデータに関して自体に演算を行うことができる。プロセッサ１２０は、ＩＭＣメモリ装置１１０から演算の結果を読み込むことができる。したがって、演算過程の間のデータ送信が最小化され得る。

【0048】

例えば、インメモリコンピューティングシステム１００は、様々な演算のうち人工知能（ａｒｔｉｆｉｃｉａｌ ｉｎｔｅｌｌｉｇｅｎｃｅ；ＡＩ）アルゴリズムにおいて頻繁に使用される乗算累積（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ａｎｄ ａｃｃｕｍｕｌａｔｉｏｎ；ＭＡＣ）演算（又は積和演算）を行ってもよい。図１に示すように、ニューラルネットワークでレイヤ演算１９０は、入力ノードの入力値のそれぞれに加重値を乗算した結果を合算するＭＡＣ演算を含んでもよい。ＭＡＣ演算は、例示的に下記の数式（１）のように表現されることができる。

【0049】

【数1】

【0050】

前述した数式（１）において、Ｏ_ｔはｔ番目のノードへの出力、Ｉ_ｍはｍ番目の入力、Ｗ_ｔ、ｍはｔ番目のノードに入力されるｍ番目の入力に対して適用される加重値を示す。ここで、Ｏ_ｔはノードの出力又はノード値として、入力Ｉ_ｍと加重値Ｗ_ｔ、ｍの加重和として算出される。ここで、ｍは０以上Ｍ－１以下の整数、ｔは０以上Ｔ－１以下の整数、Ｍ、Ｔは整数である。Ｍは、演算の対象となる現在レイヤの１つのノードに接続された以前レイヤのノードの個数であり、Ｔは現在レイヤのノードの個数である。一実施形態に係るインメモリコンピューティングシステム１００のメモリ装置ＩＭＣ１１０は、１つのオペランド（ｏｐｅｒａｎｄ）として、応対するＩＭＣメモリ装置１１０に入力される入力データ、及び、他のオペランド（例えば、加重値データ）としてＩＭＣメモリ装置１１０に格納されたデータに対して、前述したＭＡＣ演算を行うことができる。ＩＭＣメモリ装置１１０は、抵抗性メモリ装置、メモリアレイ、又は、インメモリコンピューティング装置のように示してもよい。

【0051】

ＩＭＣ装置は、アナログＩＭＣ装置及びデジタルＩＭＣ装置に区分される。アナログＩＭＣ装置は、ＭＡＣ演算を電流、電荷、又は、時間ドメインを含むアナログドメインで行う。例示的に、デジタルＩＭＣ装置は、論理回路を用いてＭＡＣ演算を行ってもよい。デジタルＩＭＣ装置は、先端工程で容易に実現可能であり、優れた性能を示す。一実施形態に係るメモリ装置１１０は、複数のトランジスタ（例えば、６個のトランジスタ）を含んでもよく、ビットを格納するためのＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）ユニットを有してもよい。６個のトランジスタから構成されたＳＲＡＭを６Ｔ ＳＲＡＭとして示す。ＳＲＡＭユニットは０又は１の論理値にデータを格納するため、ドメインの変換過程が要求されない。例示的に、メモリ装置１１０は、プルアップトランジスタとメモリセル（例えば、ＳＲＡＭセル）が結合された乗算セルを含んでもよい。乗算セルがいずれか１つのプルアップトランジスタに接続される複数のメモリセルを含むことにより、メモリ装置１１０のメモリアレイは、少ない個数のトランジスタとして実現できる。したがって、メモリ装置１１０は、乗算セルを介して面積の効率及び電力の効率の改善されたハードウェアを有することができる。但し、メモリ装置１１０がＭＡＣ演算のために使用されるものに限定されず、メモリ装置１１０は、メモリの格納及び乗算演算を含むアルゴリズムを駆動するために使用され得る。一実施形態に係るメモリ装置１１０が外部データの移動なしにメモリ内で直接演算を行うコンピューティングの構造を下記で説明する。

【0052】

図２は、一実施形態に係るインメモリコンピューティングシステムでメモリ装置の例示的な構造を示す。

【0053】

一実施形態に係るメモリ装置２００（例えば、図１のメモリ装置１１０）は、乗算器セル２１０、入力／ワードラインドライバ２２０、加算器２３０、出力部２４０、読み出し／書き込み回路２８０、及びメモリコントローラ２９０を含む。デジタルインメモリコンピューティングシステム及び／又は回路では、全てのデータがブール値（Ｂｏｏｌｅａｎ ｖａｌｕｅ）に表現されて演算が行われるため、入力値、加重値、及び出力値は全てバイナリフォーマット（ｂｉｎａｒｙ ｆｏｒｍａｔ）を有してもよい。図２を参照して説明される構成要素は、デジタル論理回路基盤で実現されることができる。

【0054】

入力／ワードラインドライバ２２０は、演算を行う入力データを乗算器セル２１０に伝達することができる。入力／ワードラインドライバ２２０は、各乗算器セル２１０のメモリセル及びプルアップトランジスタに印加されるプルアップ信号及びワードライン信号を生成することができる。プルアップ信号及びワードライン信号は、入力データの入力値に基づいて決定される信号として、図６Ａを参照して以下で説明する。入力データは、マルチビット（ｍｕｌｔｉ ｂｉｔ）又はシングルビット（ｓｉｎｇｌｅ ｂｉｔ）からなる入力値を有するデジタルデータであってもよい。入力／ワードラインドライバ２２０は、外部モジュール（例えば、図１のプロセッサ１１０）から入力データを受信する。例示的に、入力値がマルチビットである場合、入力／ワードラインドライバ２２０は、マルチビット値をビット桁（ｂｉｔ ｐｏｓｉｔｉｏｎ）ごとに順に乗算器セル２１０に伝達されることができる。参考として、図２に示された例示において、入力／ワードラインドライバ２２０が４ビットの入力値をＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）からＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）まで順次受信してもよい。メモリ装置２００がニューラルネットワーク演算のために動作する場合、入力／ワードラインドライバ２２０は、ワードラインＷＬ_０、ＷＬ_１～ＷＬ_Ｍ－１にレイヤのＭ個のノードで受信された入力値を印加することができる。例えば、ｍ番目のノードにおける入力値がＷＬ_ｍに印加されてもよく、ＷＬ_ｍに印加される入力値は、マルチビットであるかシングルビットであってもよい。ここで、ｍは０以上Ｍ－１以下の整数、Ｍは１以上の整数であってもよい。ＷＬ_ｍに印加される入力値がマルチビットである場合、上述したように順にビット桁ごとのビット値が乗算器セル２１０に伝達されることができる。入力／ワードラインドライバ２２０は、前述したノードから受信されたＭ個の入力値を個別的にＭ個の乗算器セルに伝達することができる。後述するが、Ｍ個の乗算器セルのそれぞれは、他の乗算器セルに対して並列的に乗算演算を行うため、各出力ライン（例えば、カラムライン）ごとにＭ個の乗算演算が並列的に行われることができる。

【0055】

参考として、加重値がマルチビットである場合、加重値を表現するためのビット数だけの出力ラインがグルーピングされ得る。グルーピングされた出力ラインを出力ライングループに示す。例えば、加重値がＸビットである場合にＸ個の出力ラインがグルーピングされ、グルーピングされたＸ個の出力ラインが入力値とＸビットの加重値との間の乗算合算結果を出力する。ここで、Ｘは２以上の整数であってもよい。例示的に、一つのグループにグルーピングされたＸ個の出力ラインのうち第１出力ラインは、加重値のＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）に対応する加重値ビット値と入力ビット値との間の乗算結果を出力し得る。同様に、第ｘ出力ラインは、ＬＳＢからｘ－１番目のビット桁の加重値ビット値と入力ビット値との間の乗算結果を出力し得る。ここで、ｘは２以上、Ｘ以下の整数であってもよい。この場合、累積器回路２４１が同じ出力ライングループの出力ラインに対応するビット桁のビットシフトを該当出力ラインで出力された合算結果に適用し、ビットシフトの適用された値を累積することによって最終のＭＡＣ演算結果を出力できる。

【0056】

また、乗算器セル２１０が複数のメモリセルを含んでいる場合、入力／ワードラインドライバ２２０は、受信された入力データに対して適用される加重値を格納するメモリセルを選択することができる。入力／ワードラインドライバ２２０は、デコーディングユニット（例えば、デコーディング回路）を用いて入力データに適用する加重値を格納するメモリセルを指示する値を抽出できる。乗算器セル２１０が複数のメモリセルを含む構造の動作については、図６Ａを参照して以下で説明する。

【0057】

乗算器セル２１０は、伝達された入力値とメモリセルに格納された加重値の乗算演算を行ってもよい。一実施形態に係る乗算器セル２１０は、メモリセル、プルアップトランジスタ、ワードラインＷＬ、及びプルアップラインＰＵが接続された構造を介して、乗算結果に対応する信号を出力することができる。例えば、図３Ａ～図３Ｆを参照して以下で説明するように、乗算器セル２１０は、入力されたビット値と加重値との間の論理演算ＮＡＮＤ結果値を出力することができる。乗算結果は、論理積ＡＮＤの結果値であるため、ＮＡＮＤ結果値をインバースした値（即ち、反転した値）に対応する。後述するが、乗算器セル２１０で出力された結果はインバースされて合算され得る。

【0058】

加算器２３０は、乗算器セル２１０の出力端に接続される入力を有する。乗算器セル２１０の出力端は出力ラインに対応する。１つの出力ラインに乗算器セル２１０の出力端が接続されてもよい。加算器２３０は、乗算器セル２１０で出力された信号をインバースした値を加算する。加算器２３０は、同じ出力ラインに接続された複数の乗算器セル２１０の乗算結果を合算する。加算器２３０は、全加算器（ｆｕｌｌ ａｄｄｅｒ）、半加算器（ｈａｌｆ ａｄｄｅｒ）、及び／又はフリップ・フロップ（ｆｌｉｐ－ｆｌｏｐ）に実現され、加算器回路（ａｄｄｅｒ ｔｒｅｅ ｃｉｒｃｕｉｔ）のように実現され得る。また、上述したように、乗算器セル２１０の出力結果がＮＡＮＤ結果値であるため、加算器２３０は、各乗算器セル２１０の出力結果をインバースするインバート機能又はインバーター（論理的否定（ｌｏｇｉｃａｌ ｎｅｇａｔｉｏｎ））を含んで実現されてもよい。加算器２３０は、各乗算器セル２１０によって出力されたインバースされた値（結果）を合算する。加算器２３０は、様々な乗算結果を合算した結果を累積器回路２４１に伝達する。加算器２３０は、各出力ラインごとに配置されてもよい。出力ラインがＴ個である場合、Ｔ個の加算器が個別的に配置されてもよい。Ｔ個の加算器からＴ個の合算された乗算結果値が累積器回路２４１に伝達されることができる。

【0059】

出力部２４０は、累積器回路２４１及び出力レジスタ２４２を含む。累積器回路２４１は、結果を結合して最終ＭＡＣ演算結果を出力し得る。

【0060】

累積器回路２４１（例えば、累積器）は、乗算器セル２１０の乗算結果を合算する加算器の出力を格納し、合算結果を累積する。例えば、入力／ワードラインドライバ２２０がマルチビットからなった（例えば、メモリ装置２００にストリーミングされた）入力データを受信した場合、入力／ワードラインドライバ２２０は、各乗算器セル２１０にビット桁ごとのビット値を順に伝達する。したがって、各乗算器セル２１０も該当するビット桁の乗算結果値を出力することができる。加算器２３０は、該当するビット桁の乗算結果値を合算した結果を累積器回路２４１に伝達する。累積器回路２４１は、該当するビット桁の合算結果をビットシフトしてもよい。累積器回路２４１は、次のビット桁の合算結果がビットシフトされた合算結果を結合することで、乗算結果がビット桁に応じて累積した結果を取得できる。後述するが、入力／ワードラインドライバ２２０がシングルビットからなる入力データを受信した場合にビットシフトが必要でないため、累積器回路２４１は、加算器２３０の合算結果を出力レジスタ２４２に直ちに伝達することもできる。

【0061】

出力レジスタ２４２は、累積器回路２４１から出力される最終の乗算結果（例えば、乗算累積の結果）を格納する。参考として、出力レジスタ２４２に格納された最終の乗算累積結果（例えば、ＭＡＣ結果）は、プロセッサにより判読され、他の演算のために使用されてもよい。例えば、メモリ装置２００が一回にニューラルネットワークの一部のレイヤに対応するＭＡＣ演算のみを行う場合、出力レジスタ２４２に格納されたＭＡＣ結果は、次のレイヤの演算のために入力／ワードラインドライバ２２０に伝達されてもよい。メモリ装置２００の入力／ワードラインドライバ２２０は、次のレイヤに対応する加重値セットの設定されたメモリセルを選択して乗算演算を行うことができる。

【0062】

加重値セットは、いずれか１つのＭＡＣ演算で入力に乗算される加重値のセットを示す。すなわち、加重値セット及び入力は、ＭＡＣ演算のオペランド（ｏｐｅｒａｎｄ）であってもよい。例示的に、加重値セットは、ニューラルネットワークにおいていずれか１つのレイヤと他のレイヤのノード間の接続加重値のセットであってもよい。但し、加重値セットがニューラルネットワークのノード間の接続加重値であるものに限定されず、様々なタスクごとに異なる加重値セットが使用されてもよい。さらに、メモリ装置２００のアプリケーションは、特定タイプの入力又は格納されたデータに限定されない。例えば、メモリ装置２００は、第１作業のためのＭＡＣ演算で第１加重値セットが要求される場合、乗算器セル２１０に含まれている複数のメモリセルのうち、第１加重値セットに属する加重値が格納されたメモリセルを選択してもよい。同様に、メモリ装置２００は、第２作業のためのＭＡＣ演算で第２加重値セットが要求される場合、第２加重値セットに属する加重値が設定されたメモリセルを選択してもよい。

【0063】

読み出し／書き込み回路２８０は、乗算器セル２１０に含まれたメモリセルのデータを読み出して書き込むことができる。メモリセルのデータは、例えば、ＭＡＣ演算で入力値に乗算される加重値を含んでもよい。読み出し／書き込み回路２８０は、グローバルビットライン（図２に示されたＧＢＬ、ＧＢＬＢ）を介して乗算器セル２１０のメモリセルにアクセスできる。乗算器セル２１０が複数のメモリセルを含んでいる場合、読み出し／書き込み回路２８０は、複数のワードラインのうち活性化したワードラインに接続されているメモリセルにアクセスできる。読み出し／書き込み回路２８０は、アクセスしたメモリセルに加重値を設定（格納）したり、設定（格納）された加重値を読み込むことができる。グローバルビットラインＧＢＬ、ＧＢＬＢを通したアクセスは、図５を参照して以下で説明する。

【0064】

メモリコントローラ２９０は、乗算器セル２１０、入力／ワードラインドライバ２２０、読み出し／書き込み回路２８０、加算器２３０、累積器回路２４１、及び出力レジスタ２４２を制御できる。

【0065】

メモリ装置２００は、ニューラルネットワーク装置、インメモリコンピューティング回路、積和演算器（ＭＡＣ、ｍｕｌｔｉｐｌｉｅｒ ａｎｄ ａｃｃｕｍｕｌａｔｏｒ）回路及び／又は装置に実現できる。メモリ装置２００は、インメモリコンピューティングのための面積効率的なＳＲＡＭ乗算セルを含んでもよい。メモリ装置２００は、ワードラインを介して入力値を受信し、６Ｔ ＳＲＡＭメモリセルに格納された加重値と入力値との間の乗算結果に対応する信号（例えば、ＮＡＮＤ結果信号）をビットラインを介して出力する。メモリ装置２００は、より少ない数のトランジスタでコントロール及び乗算器の役割を行うことができる。

【0066】

図３Ａ～図３Ｆは、一実施形態に係るメモリ装置で例示的な乗算器セルの構造を示す。

【0067】

一実施形態に係る乗算器セル３１０は、入力値とメモリセル３１１に以前に設定／格納された加重値との間の乗算演算を行うことができる。乗算器セル３１０のそれぞれは、メモリセル３１１及びスイッチング素子３１９（例えば、プルアップトランジスタ）を含んでもよい。各乗算器セル３１０は２個のローカルビットラインに接続され、２個のローカルビットラインのうち少なくともいずれか１つのビットラインに１つのスイッチング素子３１９が配置されてもよい。例えば、各乗算器セル３１０は、２つのローカルビットラインのうち１つのローカルビットラインでは１つのスイッチング素子３１９までのみを含むことができる。図３Ａ～図３Ｅに示された例示では、第１ローカルビットラインＬＢＬＢに単一スイッチング素子３１９が配置され、第２ローカルビットラインＬＢＬにはスイッチング素子３１９が配置されない。後述する図８において、２個のローカルビットラインＬＢＬ、ＬＢＬＢにそれぞれ１つずつスイッチング素子３１９が配置されている例示が示されている。

【0068】

一実施形態によれば、メモリセル３１１は、設定／格納された加重値を有してもよい。メモリセル３１１は、加重値に基づいた信号を入力値に応答して、出力ラインに選択的に提供することができる。例えば、メモリセル３１１は、ワードラインを介して第１論理値（例えば、０の論理値又はＬの論理値）を受信する場合、出力ラインから分離され得る。メモリセル３１１がワードラインを介して第２論理値（例えば、１の論理値又はＨの論理値）を受信する場合、出力ラインで加重値に基づいた信号（例えば、設定／格納された加重値の論理値がインバースされた値ＱＢを示す信号）を出力ラインに提供することができる。

【0069】

メモリセル３１１は、２個のインバータＩＮＶ１、ＩＮＶ２及びセルトランジスタ（例えば、第１トランジスタＴＲ１）を含んでもよい。セルトランジスタは、ゲートを有し、一対のインバータＩＮＶ１、ＩＮＶ２の一端及び出力ラインに接続されてもよい。２個のトランジスタ（例えば、セルトランジスタ）は、２つのインバータＩＮＶ１、ＩＮＶ２の両端に接続されてもよい。例えば、一対のインバータＩＮＶ１、ＩＮＶ２は、互いに反対方向に接続されてもよい。メモリ装置は、出力ラインに接続されたメモリセルを複数含んでもよい。

【0070】

インバータＩＮＶ１、ＩＮＶ２は、個別端でペアリングされることができる。第１トランジスタＴＲ１（例えば、第１セルトランジスタ）が一対のインバータＩＮＶ１、ＩＮＶ２の一端に接続されてもよい。第２トランジスタＴＲ２（例えば、第２セルトランジスタ）が一対のインバータＩＮＶ１、ＩＮＶ２の他端に接続されてもよい。前述したメモリセル３１１は、２つのインバータＩＮＶ１、ＩＮＶ２、第１トランジスタＴＲ１、及び第２トランジスタＴＲ２を含む６個のトランジスタから構成されてもよい。メモリセル３１１は、６個のトランジスタで具現されたＳＲＡＭである。一対のインバータＩＮＶ１、ＩＮＶ２の一端には加重値がインバースされた値ＱＢが設定されてもよい。メモリセル３１１で一対のインバータＩＮＶ１、ＩＮＶ２の他端に加重値が設定されてもよい。第１トランジスタＴＲ１及び第２トランジスタＴＲ２のゲート端子は、ワードラインＷＬ_ｍに接続されてもよい。第１トランジスタＴＲ１の一端は第１ローカルビットラインＬＢＬＢに接続され、第１トランジスタＴＲ１の他端は一対のインバータＩＮＶ１、ＩＮＶ２に接続されてもよい。第２トランジスタＴＲ２の一端は第２ローカルビットラインＬＢＬに接続され、第２トランジスタＴＲ２の他端は一対のインバータＩＮＶ１、ＩＮＶ２に接続されてもよい。セルトランジスタ（例えば、第１トランジスタＴＲ１及び第２トランジスタＴＲ２）はそれぞれＮＭＯＳトランジスタであってもよい。プルアップトランジスタのゲート、第１セルトランジスタのゲート、及び第２セルトランジスタのゲートに同じ論理値を有する入力が印加される。第１セルトランジスタは第１出力ライン（例えば、第１ローカルビットラインＬＢＬＢ）に接続され、第２セルトランジスタは第２出力ライン（例えば、第２ローカルビットラインＬＢＬ））に接続されてもよい。

【0071】

スイッチング素子３１９は、メモリセル３１１の出力端Ｎ_ｏｕｔに接続されてもよい。スイッチング素子３１９は、入力値に応答してスイッチングを行うことで入力値と加重値との間の乗算結果に対応する信号を出力できる。スイッチング素子３１９は、供給電圧Ｖ_ＤＤとメモリセル３１１の出力端Ｎ_ｏｕｔとの間に接続されてもよい。スイッチング素子３１９は、入力値として１の論理値を受信する場合にターンオフされる。スイッチング素子３１９は、入力値として０の論理値を受信する場合にターンオンされる。例示的に、スイッチング素子３１９は、入力値をゲート端子で受信可能なプルアップトランジスタから構成されてもよい。本明細書では、スイッチング素子３１９がプルアップトランジスタである例示について主に説明する。

【0072】

プルアップトランジスタは、ゲートを有し出力ラインに接続されることができる。また、図３Ａ～図３Ｅにおいて、プルアップトランジスタ３１９のゲート端子がプルアップラインに接続されるが、プルアップラインがワードラインＷＬ_Ｍに接続されてもよい。但し、これに限定されることなく、図６Ａを参照して以下で後述するように、プルアップラインは、ワードラインＷＬ_ｍとは別に入力／ワードラインドライバに接続され、入力／ワードラインドライバがプルアップラインに入力値を印加してもよい。プルアップトランジスタは、入力値と加重値との間の乗算結果に対応する信号を出力できる。プルアップトランジスタの一端は供給電圧Ｖ_ＤＤに接続され、他端がメモリセル３１１の出力端Ｎ_ｏｕｔに接続されてもよい。メモリセル３１１の出力端Ｎ_ｏｕｔは、ローカルビットラインバーに接続され、図３Ａ～図３Ｅでは、第１ローカルビットラインＬＢＬＢで乗算結果に対応する信号が出力される。プルアップトランジスタは、ＰＭＯＳトランジスタであってもよい。

【0073】

一実施形態に係るメモリ装置（例えば、乗算器セル３１０）は、プルアップトランジスタのゲート及びセルトランジスタのゲートに同じ論理値を有する入力が印加され、メモリセル３１１に設定／格納されたバイナリ加重値と入力のバイナリ乗算結果に対応する論理値を出力ラインとして出力してもよい。バイナリ乗算結果に対応する論理値は、ＮＡＮＤ論理出力として決定されてもよい。例えば、乗算器セル３１０は、図３Ａに示された真理値表のように動作してもよい。プルアップラインＰＵは、ワードラインＷＬ_ｍと同じ信号（例えば、入力値）を受信してもよい。メモリセル３１１内のノードＱには加重値に対応する信号が示される。乗算器セルは、ワードラインＷＬ_ｍを介して入力値を受信し、ノードＱに格納された加重値と入力値との間の乗算に対応する結果（例えば、ＮＡＮＤ結果）を第１ローカルビットラインＬＢＬＢに出力してもよい。ＬＢＬはローカルビットライン、ＬＢＬＢはローカルビットラインバー（ｌｏｃａｌ ｂｉｔ ｌｉｎｅ ｂａｒ）を示す。真理値表に示されているように、乗算器セル３１０の演算はＮＡＮＤ演算であってもよい。以下において、図３Ｂ～図３Ｅは、それぞれ図３Ａの論理テーブルで命題（行）ごとの乗算器セル３１０の回路状態を示す。

【0074】

図３Ｂ及び図３Ｃは、プルアップラインＰＵとワードラインＷＬ_ｍを介して受信された入力値が０であるケース３９０ｂ，３９０ｃの乗算器セル３１０を個別的に図示する。プルアップトランジスタは、第１ローカルビットラインＬＢＬＢに供給電圧Ｖ_ＤＤを提供する。供給電圧Ｖ_ＤＤは論理値１を示す。接地電圧（例えば、０Ｖ）は論理値０を示す。ワードラインＷＬ_ｍを介して受信された０の入力値により、第１トランジスタＴＲ１が開放（ｏｐｅｎ）される。第１トランジスタＴＲ１が開放されることでメモリセル３１１のノードＱＢが第１ローカルビットラインＬＢＬＢから分離されてもよい。したがって、プルアップラインＰＵとワードラインＷＬ_ｍを介して受信された入力値が０であれば、乗算器セル３１０の出力はノードＱ、ＱＢに設定された加重値と関わりがない。乗算器セル３１０は、ノードＱに設定（格納）された加重値が０であるか１であるかに関わらず、出力端Ｎ_ｏｕｔに論理値１を出力することができる。

【0075】

図３Ｄ及び図３Ｅは、プルアップラインＰＵとワードラインＷＬ_ｍを介して受信された入力値が１である個別的なケース３９０ｄ，３９０ｅの乗算器セル３１０を示す。プルアップラインＰＵを介して受信された１の入力値によりプルアップトランジスタが開放される。プルアップトランジスタが開放されることによって供給電圧Ｖ_ＤＤが第１ローカルビットラインＬＢＬＢから分離される。したがって、プルアップラインＰＵを介して受信された入力値が１であれば、乗算器セル３１０の出力は、供給電圧Ｖ_ＤＤに関わりなく、ノードＱ、ＱＢに設定された加重値に依存する。乗算器セル３１０は、第１ローカルビットラインＬＢＬＢでノードＱＢに対応する値を出力することができる。図３Ｅを参照すると、プルアップラインＰＵとワードラインＷＬ_ｍの入力値が１であり、ノードＱの加重値が１である場合、第１ローカルビットラインＬＢＬＢでノードＱＢの論理値０に対応する接地電圧（例えば、０Ｖ）が示される。図３Ｄを参照すると、プルアップラインＰＵとワードラインＷＬ_ｍの入力値が１であり、ノードＱの加重値が０である場合（３９０ｄ）、乗算器セル３１０が第１ローカルビットラインＬＢＬＢの電圧を最大Ｖ_ＤＤ－Ｖ_ＴＨまで駆動することができる。Ｖ_ＤＤ－Ｖ_ＴＨの状態が完全な論理値１に対応しないものの、１の論理値に実質的に同等なものとして処理される。参考として、ほとんどの動作時に第１ローカルビットラインＬＢＬＢは、供給電圧Ｖ_ＤＤでプリチャージされてもよい。第１ローカルビットラインＬＢＬＢが供給電圧Ｖ_ＤＤでプリチャージされた状態でワードラインＷＬ_ｍがオンされため、第１ローカルビットラインＬＢＬＢが供給電圧Ｖ_ＤＤ又は供給電圧Ｖ_ＤＤに近接した電圧に保持される。したがって、その後に接続されるデジタル論理回路（ｄｉｇｉｔａｌ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）（例えば、加算器）は正しく論理値１として認識し、正常動作することができる。

【0076】

但し、図３Ｄに示すように、動作する乗算器セル３１０では、図３Ｆに示すように、第１トランジスタＴＲ１及びプルアップトランジスタの寄生容量３８０ｆによって、一種のブートストラップ（ｂｏｏｔｓｔｒａｐｐｉｎｇ）回路が形成される可能性がある。乗算器セル３１０が図３Ｄに示す動作を繰り返す場合、電力漏洩が発生し得る。電力漏洩が発生する場合には下記の図４に示すように動作される。

【0077】

参考として、第２ローカルビットラインＬＢＬと第１ローカルビットラインＬＢＬＢでは、互いにインバース関係の信号が示されてもよい。本明細書において、プルアップラインＰＵと活性化するワードラインＷＬ_ｍに同じ論理値が印加される例示を主に説明する。

【0078】

図４は、一実施形態に係る乗算器セルの動作を例示する。

【0079】

一実施形態に係るメモリ装置（例えば、図２のメモリ装置２００）は、第１動作４１０及び第２動作４２０のいずれか１つの動作を選択して行う。選択された動作により、乗算結果はクロックサイクルごとに、又は、２つのクロックサイクルごとに出力されてもよい。図４は、メモリ装置のいずれか１つの乗算器セルで動作ごとのタイミング図を示す。メモリ装置は、第１動作４１０及び第２動作４２０を選択及び／又は組み合わせて行ってもよい。但し、これに限定されることなく、メモリ装置は、第１動作４１０及び第２動作４２０のうち１つのみを実行するように設計されてもよい。第１動作４１０では、クロックサイクルごとに乗算が行われ、第２動作４２０では、２つのクロックサイクルごとに乗算が行われる。タイミング図において、Ｍ１は最初の乗算演算、Ｍ２は２番目の乗算演算を示し、Ｍ３～Ｍ８も３番目～８番目の乗算演算をそれぞれ示す。参考として、図４に示された例示として、初期状態（Ｉｎｉｔ．）では常にワードラインＷＬを介して入力値を受信せず、デフォルト（ｄｅｆａｕｌｔ）である０であることから、ローカルビットラインＬＢＬＢはプルアップトランジスタにより給電圧Ｖ_ＤＤに駆動されてもよい。この状態で下記の動作を行うことができる。

【0080】

第１動作４１０は、供給される入力により毎回（毎クロック／ＣＬＫサイクル）に乗算結果を出力する動作を示す。第１動作４１０は、一連の乗算演算のうち一部の乗算演算で、ワードラインＷＬを介して供給電圧よりも十分に低い電圧（例えば、０Ｖ）が印加されることに応答して、プルアップトランジスタの出力端の電圧を供給電圧に駆動する動作を含む。言い換えれば、出力端の電圧が供給電圧に初期化されてもよい。メモリ装置の乗算器セルは、ワードラインＷＬを介してクロックサイクルごとに演算しようとする入力信号（例えば、入力値）を受信することができる。乗算器セルは、ノードＱに格納された加重値と入力値との間の乗算結果を出力することができる。

【0081】

例えば、Ｍ１状態で、ワードラインＷＬを介して受信された入力値が１であり、ノードＱの加重値が０である場合、乗算器セルは、ローカルビットラインＬＢＬＢで供給電圧Ｖ_ＤＤを保持することができる。漏洩電流（Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）がない場合（又は、漏洩電流が閾値以下である場合）、ローカルビットラインＬＢＬＢの電圧が低下せず、供給電圧Ｖ_ＤＤに保持されるためである。Ｍ２状態でワードラインＷＬの入力値が０であるため、ローカルビットラインＬＢＬＢは供給電圧Ｖ_ＤＤに向かって駆動が行われる。Ｍ１状態でわずかの漏洩電流が発生するとしても、Ｍ２状態における駆動により、ローカルビットラインＬＢＬＢの電圧が復元されることができる。Ｍ３状態で再び入力が１になると、Ｍ１状態と同様に、乗算器セルは、ローカルビットラインＬＢＬＢの供給電圧Ｖ_ＤＤを保持することができる。したがって、漏洩が大きくない限り、実質的に乗算器セルは、出力端を介してローカルビットラインＬＢＬＢに全ての入力ビット値及び加重値ビット値に対する乗算結果を論理値に対応する電圧（例えば、０あるいはＶＤＤ）に正しく出力することができる。

【0082】

参考として、メモリ装置は、予め決定された周期が経過した場合、又は、各乗算器セル内で他のメモリセルを使用した乗算演算を行う場合のうち少なくとも１つに応答して、プルアップトランジスタの出力端に対してプリチャージのための動作を行ってもよい。動作時間が経過する間にワードラインＷＬを介して、そしてプルアップラインを介して０の入力値を受信せず、ローカルビットラインＬＢＬＢにおいて供給電圧に駆動されなければ、ローカルビットラインＬＢＬＢの電圧がＶ_ＤＤ－Ｖ_ＴＨまで徐々に減少する。メモリ装置は、乗算器の出力端の電圧を供給電圧に保持されるよう、周期的に初期化動作（例えば、ワードラインＷＬに０の電圧を印加する動作）を行うことができる。

【0083】

第２動作４２０は、乗算演算ごとにプリチャージフェーズ（ｐｒｅ－ｃｈａｒｇｅ ｐｈａｓｅ）Ｐでプルアップトランジスタの出力端の電圧を供給電圧に駆動（第１動作４１０ではクロックサイクルごとものとは異なって）し、評価フェーズ（ｅｖａｌｕａｔｉｏｎ ｐｈａｓｅ）Ｅで乗算演算を行う動作を示す。例えば、第２動作４２０では、第１クロックサイクルがプリチャージフェーズＰのために使用され、次のクロックサイクルが評価フェーズＥのために使用されてもよい。評価フェーズＥにおける動作は第１動作と同一であってもよい。メモリ装置は、プリチャージフェーズに該当するクロックサイクルで常にワードラインＷＬの電圧を０に強制してもよい。言い換えれば、メモリ装置は、乗算器セルの出力端が接続されたローカルビットラインＬＢＬＢの電圧を供給電圧Ｖ_ＤＤに駆動することができる。その後、メモリ装置は、評価フェーズＥで、入力値をワードラインＷＬに伝達して演算を行う。回路の構造及びレイアウト上で大きい漏洩電流が発生する構造、又は、閾値よりも遅い周波数のクロックサイクルを使用する回路では第２動作４２０が使用され得る。

【0084】

メモリ装置は、状況に合わせて有利な方式で選択的に動作オプションを決定して使用することができる。例えば、メモリ装置は、メモリ装置の動作周波数又は漏洩のうち少なくとも１つに基づいてメモリ装置の第１動作４１０又は第２動作４２０を選択してもよい。メモリ装置は、動作周波数が閾値周波数よりも低い場合に第２動作４２０を行い、動作周波数が閾値周波数以上である場合に第１動作４１０を行ってもよい。メモリ装置は、漏洩が閾値よりも大きい場合に第２動作４２０を行い、漏洩が閾値以下である場合に第１動作４１０を行ってもよい。メモリ装置は、前述した動作周波数又は漏洩電流を監視する回路をさらに含んでもよく、メモリ装置のメモリコントローラ、入力／ワードラインドライバ、又は、外部プロセッサがいずれかの動作モードが効果的であるかを決定できる。

【0085】

図５は、一実施形態に係る乗算器セルがアレイ構造に配置されたメモリ装置を示す。

【0086】

一実施形態に係るメモリ装置（例えば、図２のメモリ装置２００）は、図３Ａを参照して前述した乗算器セル５１０が数個配置されているメモリアレイを含んでもよい。複数のワードラインＷＬ_０～ＷＬ_Ｍ－１及び出力ラインに沿って複数の乗算器セル５１０が配列される。入力／ワードラインドライバ５２０は、複数のワードラインＷ_Ｌ０～ＷＬ_Ｍ－１に入力値を伝達することができる。乗算器セル５１０のグループ／列の出力ラインごとに加算器５３０が配置されている。図５に示されたメモリアレイを有するメモリ装置をＳＲＡＭ ＩＭＣマクロ回路に示してもよい。上述したように、入力値は、ワードラインＷＬ_０～ＷＬ_Ｍ－１を介して各乗算器セル５１０に伝達される。乗算器セル５１０は、メモリセルに格納された加重値と入力値との間の乗算結果をローカルビットラインＬＢＬＢに出力することができる。様々なローカルビットラインは加算器５３０に接続されている。加算器５３０は乗算結果を合算し、合算された結果を、例えば、出力部５４０で累積器に伝達することができる。出力部５４０の累積器は、各ビット桁ごとに合算された結果をビットシフトに基づいて結合することで、最終のＭＡＣ演算結果を出力することができる。

【0087】

また、メモリ装置は、乗算器セル５１０のメモリセルにアクセスしてメモリセルの加重値に対する読み出し動作又は書き込み動作のうち少なくとも１つのためのグローバルビットラインＧＢＬ、ＧＢＬＢ及びスイッチＳＷをさらに含んでもよい。グローバルビットラインＧＢＬ、ＧＢＬＢは、スイッチＳＷを経由して乗算器セル５１０の第１トランジスタ及び第２トランジスタに接続される。ＧＢＬＢは（クロスバー構成で）グローバルビットラインバー（ｇｌｏｂａｌ ｂｉｔ ｌｉｎｅ ｂａｒ）を示す。グローバルビットラインＧＢＬ、ＧＢＬＢは、読み出し／書き込み回路５８０に接続される。例えば、メモリ装置は、読み出し動作又は書き込み動作の対象となるメモリセルの両端に位置しているスイッチＳＷをターンオンすることができる。メモリ装置は、該当メモリセルに接続されるワードラインを活性化することで、該当スイッチオンされたメモリセルにアクセスできる。メモリ装置は、読み出し／書き込み回路５８０を介して該当メモリセルに記録された加重値を読み出したり、該当メモリセルの加重値を変更及び／又は設定してもよい。

【0088】

下記の図６Ａでは、１つの乗算器セル５１０内で複数のメモリセルがいずれかのプルアップトランジスタを共有するように接続され、面積効率（チップ面積の単位当たり演算／格納）が改善される構造を説明している。

【0089】

図６Ａ及び図６Ｂは、一実施形態に係る乗算器セル内に複数のメモリセルがプルアップトランジスタを共有する例示的な構造を示す。

【0090】

一実施形態に係る乗算器セル６１０は、複数のメモリセル６１１が同じ乗算回路を共有（例えば、同じ乗算器セル６１０にビットを格納）する構造により実現されることができる。例えば、乗算器セル６１０のうち少なくとも１つの乗算器セル６１０は、乗算器セル６１０のようなプルアップトランジスタ６１９に接続された複数のメモリセル６１１を含んでもよい。プルアップトランジスタ６１９は、複数のメモリセル６１１の出力端に同じノード及び同じローカルビットラインに接続されてもよい。図６Ａは、入力／ワードラインドライバ６２０がｍ番目の入力を乗算器セル６１０内のメモリセル６１１のうちｉ番目のメモリセル６１１に印加する例示を示す。ｉは０以上Ｎ－１以下の整数であってもよい。

【0091】

入力／ワードラインドライバ６２０は、乗算器セル６１０の複数のメモリセルのうち、ターゲット乗算演算に使用される乗算器セル６１０のメモリセル６１１を選択することができる。入力／ワードラインドライバ６２０はデコーディング回路を含む。デコーディング回路は、入力信号から乗算器セル６１０に提供される入力値及び乗算器セル６１０に含まれている複数のメモリセル６１１のうち、ターゲット乗算演算に使用されるメモリセル６１１を指定／選択する信号をデコードする。例えば、図６Ａにおいて、ターゲット乗算演算に使用されるメモリセル６１１を指定する信号は、ｉ番目のメモリセル６１１を指示してもよい（入力／ワードラインドライバ６２０に入力される信号ｉ参照）。メモリ装置は、いずれかの乗算器セル６１０に含まれている複数のメモリセル６１１のうち、ターゲット演算に対応する加重値を有するメモリセル６１１に接続されたワードラインを活性化し、残りのメモリセル６１１に接続されたワードラインを不活性化してもよい。乗算器セル６１０内では一回の乗算演算について１つのメモリセル６１１のみが活性化し、残りは全て不活性化してもよい。プルアップラインＰＵ_ｍには常に入力信号が印加され、ワードラインのうち活性化されたワードラインにのみ入力信号が一時的に印加される。入力／ワードラインドライバ６２０は、プルアップラインＰＵ_ｍと活性化されたワードラインＷＬ_ｍ、ｉには同じ論理値を印加し得る。

【0092】

例示的に、入力／ワードラインドライバ６２０は、ｍ番目のプルアップラインＰＵ_ｍ及びｍ番目の入力に対する乗算器セル６１０内でｉ番目のワードラインＷＬ_ｍ、ｉにｍ番目の入力値ＩＮ_ｍを印加してもよい。残りのワードラインＷＬ_ｍ、ｋは不活性化されてもよい。タイミング図に示すように、ｍ番目の乗算器セル６１０は、ｉ番目のワードラインを介して受信された入力値とｉ番目のメモリセル６１１の加重値との間の乗算結果Ｐ_ｍ、ｉをローカルビットラインで共有されたプルアップトランジスタ６１９を介して出力することができる。言い換えれば、乗算器セル６１０は、ｍ番目の入力値ＩＮ_ｍ及びｉ番目の加重値Ｑ_ｍ、ｉ間の乗算結果Ｐ_ｍ、ｉを出力することができる。

【0093】

図６Ａにおいて、ｉ番目のワードラインＷＬ_ｍ、ｉ及びｍ番目のプルアップラインＰＵ_ｍに入力値が印加され、ｉ番目の加重値Ｑ_ｍ、ｉが１又は０である例示を示している。ｉ番目の加重値Ｑ_ｍ、ｉが１である例示で、入力値ＩＮ_ｍが１であるサイクル６０１で、図３Ｅに示すように乗算結果Ｐ_ｍ、ｉは０を示し、入力値ＩＮ_ｍが０であるサイクル６０２で、図３Ｃに示すように乗算結果Ｐ_ｍ、ｉは１を示す。ｉ番目の加重値Ｑ_ｍ、ｉが０である例示で、図３Ｂ及び図３Ｄに示すように、全てのサイクル６０１，６０２で乗算結果Ｐ_ｍ、ｉが１に示される。

【0094】

参考として、図３Ａの真理値表は、いずれか１つのワードラインに接続されているメモリセルとプルアップトランジスタに同じ入力値が印加されていると仮定する。図６Ａにおいて、不活性化された残りのワードラインＷＬ_ｍ、ｋとプルアップトランジスタに印加される信号の論理値が互いに独立して異なるため、残りのワードラインＷＬ_ｍ、ｋに接続されたメモリセルについては図３Ａの真理値表が適用されない。例示的に、不活性化された残りのワードラインＷＬ_ｍ、ｋに接続されたメモリセルでは、第１トランジスタ及び第２トランジスタが（例えば、スイッチＳＷによって）ターンオフされるため、該当メモリセルの加重値が設定されているノードが出力端から分離される。不活性化された残りのワードラインＷＬ_ｍ、ｋに接続されたメモリセルに設定された加重値は出力端に関係なくなり、残りのワードラインＷＬ_ｍ、ｋに接続されたメモリセルは出力形成から排除される。したがって、図６Ａに示された構造で乗算器セルは、活性化したｉ番目のワードラインＷＬ_ｍ、ｉに接続されたメモリセル及びプルアップトランジスタ６１９による乗算結果に対応する信号のみを出力端で出力することができる。いずれか１つの乗算器セル６１０内で同じプルアップトランジスタ６１９を共有しているメモリセル６１１の個数が増加するほど、面積効率が改善されることができる。

【0095】

一実施形態によれば、メモリ装置は複数の演算を順に行い、各演算に対応するメモリセルを選択的に活性化してもよい。すなわち、乗算器セルでメモリセルは、個別的に該当する演算に対して順に活性化してもよい。いずれか１つの出力ラインにＭ個の乗算器セルが配置され、各乗算器セルがＮ個のメモリセルを含んでいる場合、メモリセルの総数は、Ｍ×Ｎ個である。各演算ごとにＭ個の乗算器セルのそれぞれで１つのメモリセルが選択されるため、メモリ装置は、Ｍ×Ｎ個のメモリセルのうちＭ個のメモリセルを選択してもよい。メモリ装置は、複数の演算のうち第１演算について（Ｍ個の乗算器セルのそれぞれに対して）複数のメモリセルのうち第１メモリセルを選択し、同じプルアップトランジスタ６１９を介して乗算結果に対応する信号を出力することができる。メモリ装置は、複数の演算のうち第２演算については複数のメモリセルのうち第２メモリセルを選択し、同じプルアップトランジスタ６１９を介して乗算結果に対応する信号を出力することができる。

【0096】

例示的に、図６Ｂを参照すると、メモリ装置は、巨大なニューラルネットワーク６９０ｂの演算を複数の演算に分けて実行してもよい。各演算に対応するニューラルネットワークの加重値が乗算器セルで複数のメモリセルに分配されて設定されてもよい（そして、様々な乗算器セルについても同様）。メモリ装置は、ニューラルネットワーク演算のうち第１演算を行う場合、各乗算器セル６１０ごとに第１演算のための第１加重値が設定／格納された第１メモリセル６１１ｂを活性化する。関わっている乗算器セル６１０に対して、各乗算器セル６１０内の残りのメモリセルは不活性化される。第１演算を行った後ニューラルネットワーク演算のうち第２演算を行う場合、メモリ装置は、各乗算器セル６１０ごとに第２演算のための第２加重値を格納している第２メモリセル６１２ｂを活性化する。第１メモリセル６１１ｂを含んでいる残りのメモリセルは不活性化される。図６Ｂは簡明な説明のために、ニューラルネットワーク６９０ｂの中でも任意のいずれか１つのノードに対応する第１演算及びそのノードに接続された後続ノードに対応する第２演算が、同じ乗算器セル６１０内の異なるメモリセル６１１ｂ，６１２ｂを用いて実行する例示について説明する。この例示で、第１演算は、該当ノードに伝播する複数の入力値ＩＮのうちいずれか１つの入力値ＩＮ_ｍに第１加重値Ｑ_ｍ、ｉを乗算する演算であり、第２演算は、後続ノードに伝播する複数の入力値ＩＮ’の中でもいずれか１つの入力値ＩＮ’_ｍに第２加重値Ｑ_ｍ、ｊを乗算する演算である。但し、これに限定されることなく、同じ乗算器セル内のメモリセルは、同じ作業（例えば、同じニューラルネットワーク演算）内の他の部分の演算のための加重値を有したり、互いに異なる作業（例えば、同じ顔認識及びオブジェクト認識）のための加重値を有してもよい。以下、図７を参照して、メモリセルを選択的に使用するためのアレイ構造について説明する。

【0097】

図７は、図６Ａに示された乗算器セルがアレイ構造に配置されているメモリ装置を示す。

【0098】

一実施形態に係るメモリ装置は、乗算器セル７１０を含む複数の乗算器セルを含んでもよい。例えば、乗算器セルはアレイ構造に配置されてもよい。複数の乗算器セルは、複数の出力ライン及び複数のワードラインに沿って配置されてもよい。図７に示すように、入力／ワードラインドライバ７２０は、乗算器セル７１０に含まれた複数のメモリセルのうちターゲット作業に対応する加重値Ｑ_ｍ、ｉが設定されたいずれか１つのメモリセル（例えば、ｉに対応するメモリセル）を選択してもよい。入力／ワードラインドライバ７２０は、複数の乗算器セルに対して個別的にターゲット作業に対応する加重値Ｑ_ｍ、ｉが設定されたメモリセルに入力値ＩＮ_ｍを伝達することができる。したがって、メモリ装置は、複数のサイクルで様々な作業を行う場合、各サイクルで要求される加重値Ｑ_ｍ、ｉを各乗算器セル内のメモリセルに予め設定することができる。メモリ装置は、ターゲット作業が変更された場合、変更された作業に対応する加重値をメモリ装置の外部でロードする必要がなく、予め設定されたメモリセルのうちターゲット作業に対応する加重値Ｑ_ｍ、ｉが設定されたメモリセルを選択して乗算演算を行うことができる。

【0099】

同じワードラインに接続されている乗算器セルは同じ入力値ＩＮ_ｍを受信してもよい。複数の乗算器セルのそれぞれで他の乗算器セルのそれぞれと並列的に乗算演算を行うことができる。メモリ装置は、複数の乗算器セルのうち同じカラムライン（例えば、同じ出力ライン）に接続された乗算器セルの出力を同じ加算器７３０で合算できる。いずれか１つの乗算器セルと他の乗算器セルは互いに並列的に乗算結果を出力してもよい。いずれか１つの乗算器セル７１０内では１つのメモリセルに基づいた乗算演算が行われる。言い換えれば、各乗算器セル７１０がＮ個のメモリセルを含んでいる場合、入力／ワードラインドライバ７２０は、サイクルごとにＮ個のメモリセルのうち１つのメモリセルを選択することができる。出力ラインに接続されたＭ個の乗算器セルでＭ個の乗算演算が並列的に行われてもよい。出力ラインがＴ個である場合、メモリ装置のメモリアレイにおいて、Ｍ×Ｔ個の乗算演算が並列的に行われてもよい。同じ出力ラインに接続されたＭ個の乗算演算による結果は合算されるため、出力部７４０はＴ個の累積した出力値を生成することができる。

【0100】

図７に示されたメモリ装置では、各個別的な乗算器セル７１０内に含まれたメモリセルの個数が増加するほど、いずれか１つの乗算器セルによる１つの乗算演算のために要求されるトランジスタの個数は減少する。例えば、乗算器セル７１０が４個のメモリセルを含んでいる場合、１つの乗算演算は７．２５個のトランジスタによって実現されるものと解釈される。各メモリセルが６個のトランジスタを含み、プルアップのための１つのトランジスタ、グローバルビットラインのための２つのスイッチそれぞれが２つのトランジスタを含んでいるため、（６×４＋５）＝２９個のトランジスタを４個のメモリセルが共有されるためである。乗算器セル７１０が８個のメモリセルを含んでいる場合、１つの乗算演算は６．６２５個のトランジスタによって実現されると解釈される。同様に、（６×８＋５）＝５３個のトランジスタを８個のメモリセルが共有されるためである。乗算器セル７１０が１６個のメモリセルを含んでいる場合、１つの乗算演算は６．３１２５個のトランジスタによって実現されるものと解釈される。同様に、（６×１６＋５）＝１０１個のトランジスタを１６個のメモリセルが共有されるためである。ワードラインに沿ってアレイされて配置される複数の乗算器セルが１つの入力／ワードラインドライバ７２０によって駆動するため、面積オーバーヘッド（ｏｖｅｒｈｅａｄ）も減少し得る。一実施形態に係るメモリ装置では、他のＩＭＣメモリ装置に比べて大きい面積低減の効果を示している。

【0101】

図７の右側に示すように、レイアウト７９０で１つのプルアップラインＰＵと複数のワードラインＷＬ_０、０～ＷＬ_{０、Ｎ－１}のパターンが繰り返し示されている。

【0102】

図８は、一実施形態に係る乗算器セル８１０が一対のローカルビットラインを介して乗算結果を出力する例示を示す。

【0103】

一実施形態に係る乗算器セル８１０は、一対のローカルビットラインに接続されてもよい。乗算器セル８１０は（乗算器セル８１０の複数のメモリセルの中から選択された）第１メモリセル８１１に基づいた乗算結果を第１ローカルビットライン８５０Ｒに出力し、第２メモリセル８１２に基づいた乗算結果を第２ローカルビットライン８５０Ｌに出力してもよい。図８において、第１メモリセル８１１は加重値Ｑ_ｍ、ｉが設定／格納されたメモリセル、第２メモリセル８１２は加重値Ｑ_ｍ、ｊが設定／格納されたメモリセルに例示される。参考として、図３Ａにおいて、第１ローカルビットライン８５０Ｒが出力端として示されているが、図８では、第１ローカルビットライン８５０Ｒ及び第２ローカルビットライン８５０Ｌの両方で乗算結果が出力されてもよい。ここで、第１ローカルビットライン８５０Ｒでは乗算演算に対応するその結果として、図１～図７を参照して説明したものと同様に、入力値ＩＮ_ｍ及び加重値Ｑ_ｍ、ｉ間のＮＡＮＤ結果が出力されることができる。一方、第２ローカルビットライン８５０Ｌでは、乗算演算に対応するその結果として、加重値Ｑ_ｍ、ｊをインバースした値と入力値ＩＮ_ｍとの間のＮＡＮＤ結果が出力されることができる。メモリ装置は、第１メモリセル８１１には演算される加重値に対応する値を設定／格納し、第２メモリセル８１２には演算される加重値をインバースした値を設定／格納することができる。

【0104】

メモリ装置は、第１ローカルビットライン８５０Ｒ（例えば、第１出力ライン）への乗算結果を出力するための第１プルアップトランジスタ８１９－Ｒと共に、第２ローカルビットライン８５０Ｌ（例えば、第２出力ライン）への乗算結果を出力するための第２プルアップトランジスタ８１９－Ｌを含んでもよい。したがって、第１ローカルビットライン８５０Ｒに接続されている第１メモリセル８１１は加重値に対応する値を有することができる。第２ローカルビットライン８５０Ｌに接続されている第２メモリセル８１２は加重値をインバースした値を有する。メモリ装置は、第１出力ライン及び第２出力ラインに接続されたメモリセルを複数含んでもよい。

【0105】

第１メモリセル８１１の第１ローカルビットライン８５０Ｒを介して出力される乗算結果は、第２メモリセル８１２の第２ローカルビットライン８５０Ｌを介して出力される乗算結果と加算器で合算される。言い換えれば、同じ乗算器セルであっても、互いに異なるローカルビットラインに接続されたメモリセルの乗算結果が加算器で合算されてもよい。図８に示された構造は、２つのカラムラインが１つの乗算器セル８１０に併合されたものと解釈されることができる。図８に示された乗算器セル８１０（乗算器セル８１０を介して点線で示された）は、Ｎ個のメモリセルを含んでもよい。第１ローカルビットライン８５０Ｒに接続されたＮ／２個のメモリセルのうち第１メモリセル８１１（例えば、ｉ番目のメモリセル）、第２ローカルビットライン８５０Ｌに接続されたＮ／２個のメモリセルのうち第２メモリセル８１２（例えば、ｊ番目のメモリセル）でそれぞれ乗算演算が行われる。ここで、Ｎは、２の倍数である整数であってもよい。各メモリセルには、第１ワードラインＲＷＬ及び第２ワードラインＬＷＬが１つずつ接続されてもよい。入力／ワードラインドライバ８２０は、第１ワードラインＲＷＬ_ｍ、０～ＲＷＬ_{ｍ、Ｎ－１}のうちいずれか１つのワードラインＲＷＬ_ｍ、ｉを活性化し、残りのワードラインＲＷＬ_ｍ、ｋを不活性化してもよい。入力／ワードラインドライバ８２０は、第２ワードラインＬＷＬ_ｍ、０～ＬＷＬ_{ｍ、Ｎ－１}のうちいずれか１つのワードラインＬＷＬ_ｍ、ｊを活性化し、残りのワードラインＬＷＬ_ｍ、ｐを不活性化してもよい。ｉ、ｊ、ｋ、ｐはそれぞれ０以上の整数であり、ｉはｋとは異なり、ｐはｊと異なる。

【0106】

参考として、メモリ装置は、乗算器セル８１０内で偶数番目のインデックス／位置の加重値のいずれか１つの加重値を有するメモリセルに基づいた乗算演算を第１ローカルビットライン８５０Ｒに、奇数番目のインデックス／位置の加重値のいずれか１つの加重値を有するメモリセルに基づいた乗算演算を第２ローカルビットライン８５０Ｌに出力してもよい。但し、加重値の設定方式を前述に限定されることはない。例示的に、本明細書では対称的な構造のために、いずれかの乗算器セル８１０内で第１ローカルビットライン８５０Ｒに接続されているメモリセルの個数と第２ローカルビットライン８５０Ｌに接続されているメモリセルの個数が同一である例示について説明したが、必ずこれに限定されることはない。設計に応じて、各ローカルビットラインに接続されているメモリセルの個数が異なってもよい。

【0107】

一実施形態に係るメモリ装置は、いずれか１つの乗算器セル８１０内で同じ入力値ＩＮ_ｍに対して一回に第１加重値Ｑ_ｍ、ｉ及び第２加重値Ｑ_ｍ、ｊに対する乗算を同時に行うことができる。入力／ワードラインドライバ８２０は、一回にプルアップラインＰＵ_ｍ、第２ワードラインＬＷＬ_ｍ、ｊ、第１ワードラインＲＷＬ_ｍ、ｉに入力値ＩＮ_ｍの論理値を印加してもよい。入力／ワードラインドライバ８２０は、残りのワードラインには全て０の論理値を印加してもよい。第１ローカルビットライン８５０Ｒと第２ローカルビットライン８５０Ｌのそれぞれで第１乗算結果ＲＰと第２乗算結果ＬＰが同時に出力されてもよい。図８に示された構造は対称的な構造であることから、レイアウト（ｌａｙｏｕｔ）の側面で有利である。

【0108】

図９は、図８に示された乗算器セルがアレイ構造に配置されたメモリ装置を示す。

【0109】

図７に示されたアレイ構造において、図９に示された乗算器セル９１０が配置されてもよい。各乗算器セル９１０当たり２つのワードラインＲＷＬ、ＬＷＬが要求される。また、各乗算器セル９１０は、２つのローカルビットラインＬＢＬ及びＬＢＬＢを介して乗算結果を同時に２つ出力してもよい。例示的に、図９に示す第１ローカルビットライン９５０ＲはＬＢＬＢ、第２ローカルビットライン９５０ＬはＬＢＬに対応する。入力／ワードラインドライバ９２０は各乗算器セル９１０ごとに第１ローカルビットライン９５０Ｒに対応する第１メモリセル、第２ローカルビットライン９５０Ｌに対応する第２メモリセルを選択し、個別に並列的な乗算演算を実行させることができる。参考として、メモリ装置が任意のサイクルにおいて、いずれか１つのメモリセルを利用した乗算結果が第１ローカルビットライン９５０Ｒに出力するとしても、該当メモリセルの乗算結果を常に第１ローカルビットライン９５０Ｒに出力するものと固定することはない。メモリ装置は、他のサイクルで該当メモリセルを利用した乗算結果を第２ローカルビットライン９５０Ｌに出力するよう動作してもよい。この場合、メモリ装置は、該当メモリセルに反転された加重値を設定／格納することができる。

【0110】

ローカルビットラインの乗算結果は、個別的に加算器９３０に伝達されることができる。例えば、図９に示された例示において、乗算器セル９１０の第１メモリセル及び第２メモリセルが第１ローカルビットライン９５０Ｒにマッピングされ、第３メモリセル及び第４メモリセルが第２ローカルビットライン９５０Ｌにマッピングされていると仮定する。メモリ装置は、第１メモリセルに基づいた乗算結果を第３メモリセル又は第４メモリセルに基づいた乗算結果と加算器９３０で合算することができる。同様に、メモリ装置は、第２メモリセルに基づいた乗算結果を第３メモリセル又は第４メモリセルに基づいた乗算結果と加算器９３０で合算することができる。図８を参照して上述したように、同じ乗算器セル９１０内に配置されたメモリセルであっても、互いに異なるローカルビットライン（例えば、奇数／偶数）に対応するメモリセルに基づいた乗算結果は並列的に行われてもよく、さらに、加算器９３０で合算されてもよい。出力部９４０は、各出力ラインに接続されている加算器９３０の出力を累積して最終の乗算結果を出力することができる。

【0111】

図１０は、一実施形態に係る乗算器セルの動作方法を示すフローチャートである。

【0112】

まず、ステップＳ１０１０において、メモリ装置は、入力値を乗算器セルに伝達する。例えば、メモリセルがワードラインを介して入力値を受信してもよい。上述したように、メモリセルは互いに反対方向に（ペアリングされた端）接続されている２つのインバータ及び２つのインバータの両端（例えば、ペアリングされた端）に接続されている２つのトランジスタを有してもよい。メモリセルの出力端に接続されたプルアップトランジスタが入力値をゲート端子で受信してもよい。

【0113】

そして、ステップＳ１０２０において、メモリ装置の乗算器セルが乗算結果に対応する信号を出力する。例えば、メモリ装置は、プルアップトランジスタの出力端で入力値とメモリセルに格納された加重値との間の乗算結果に対応する信号を出力することができる。図３Ａを参照して前述した真理値表により、プルアップトランジスタ及びメモリセルの出力端で乗算結果に対応する信号（例えば、ＮＡＮＤ結果）が出力されることができる。

【0114】

図１１は、一実施形態に係るメモリ装置の動作方法を示すフローチャートである。

【0115】

まず、ステップＳ１１０１において、メモリ装置は、メモリアレイのデータを管理する。例えば、メモリ装置は、読み出し／書き込み回路を用いて、メモリアレイの各メモリセルに加重値（又は、ＭＡＣ演算のようなＩＭＣ演算のためのオペランドとしてサービングする任意のデータ）を設定／格納してもよい。メモリ装置の外部プロセッサがメモリ装置に使用しようとするデータ及び加重値が設定されるメモリセルのアドレスを指示してもよい。

【0116】

そして、ステップＳ１１０２において、メモリ装置は、ＭＡＣ演算を開示するか否かを決定する。例えば、メモリ装置は、ＭＡＣ演算の対象又はオペランドとなる入力値を受信する場合、ＭＡＣ演算を開始することができる。

【0117】

次に、ステップＳ１０１０において、メモリ装置は、入力値を乗算器セルに伝達する。例えば、ステップＳ１１１１において、メモリ装置は、入力信号及び加重値セットアドレスを入力／ワードラインドライバに伝達する。外部プロセッサがメモリ装置に前述した入力信号及び加重値セットアドレス（例えば、乗算器セル内に含まれたメモリセルのうち、ｉ番目のメモリセルを指示する信号）を伝達する。ステップＳ１１１２において、入力／ワードラインドライバが制御信号を生成する。例えば、入力／ワードラインドライバは、入力信号及び加重値セットアドレスをデコーディングし、プルアップラインＰＵ_ｍ及びワードラインＷＬ_ｍ、ｉに入力値と同じ論理値を印加してもよい。入力／ワードラインドライバは、残りのワードラインについては０の論理値を印加する。

【0118】

そして、ステップＳ１１２０において、メモリ装置は、乗算器セル内で選択されたメモリセルの乗算結果に対応する信号を出力する。例えば、各乗算器セルは、入力値ＩＮ_ｍと選択されたメモリセルの加重値Ｑ_ｍ、ｉとの間の乗算結果に対応する信号（例えば、ＮＡＮＤの結果値）をローカルビットラインに出力することができる。同じ出力ラインに接続された複数の乗算器セルの出力は、当該出力ラインの加算器に伝達することができる。

【0119】

ステップＳ１１３０において、加算器が各乗算結果の和演算を行う。上述したように、加算器はＮＡＮＤ結果を受信するため、ＮＡＮＤ結果をインバースした値を合算する。加算器は、合算された乗算結果値を累積器に伝達する。

【0120】

ステップＳ１１４０において、累積器が和演算の結果を累積する。後述するが、累積器は入力値がマルチビットである場合、該当するビット桁によるビットシフトを行い、次のビット桁に対する乗算結果を累積する。

【0121】

ステップＳ１１５０において、メモリ装置は、乗算演算が行われた入力値が最後のビットであるか否かを判断する。例えば、メモリ装置は、最後のビットに対する演算を行う場合、累積器の出力を出力レジスタに伝達することができる。入力値がシングルビットである場合には累積する必要がないため、累積器は、乗算結果を出力レジスタにバイパスしてもよい。現在の入力ビット値が最後のビットでない場合、メモリ装置は次のビット桁の入力ビット値に対する演算を同一に行われてもよい。メモリ装置は、加算器で乗算結果が出力されると、累積器を介して以前に格納された累積結果をビットシフトした後、現在の乗算結果と合算してその結果を再び累積器に格納することにより累積することができる。

【0122】

ステップＳ１１６０において、メモリ装置は累積した結果を出力レジスタに格納する。例えば、メモリ装置は、単一ビット、又はマルチビットのうち最後のビットに対応する入力信号を受信した場合、該当入力信号に対する累積器演算の結果を出力レジスタに格納してもよい。

【0123】

ステップＳ１１７０において、メモリ装置は累積器を初期化し、ＭＡＣ演算が完了した場合には、ステップＳ１１８０でプロセスを終了する。

【0124】

一実施形態に係るメモリ装置において、１０個又は１２個のトランジスタで１２８Ｋｂのクロスバーアレイ構造を実現する比較の実施形態に比べて、乗算機能を実現するためのトランジスタ、全体トランジスタの要求数が３０％以上に改善及び／又は減少されることができる。

【0125】

図１２は、一実施形態に係る乗算器セルの実現を例示する。

【0126】

一実施形態によれば、電子装置１２００は、ＨＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ）ＩＭＣＩＮ－Ｍｅｍｏｒｙ Ｃｏｍｐｕｔｉｎｇ）マクロ１２１０、ＣＰＵ１２２０、ＲＡＭ１２３０、論理ブロック１２４０、及びＨＥ（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ）ＩＭＣマクロ１２５０を含む。

【0127】

ＨＤ ＩＭＣマクロ１２１０は、図１～図１１を参照して前述した乗算器セルが配列されたメモリマクロユニット（ｍｅｍｏｒｙ ｍａｃｒｏ ｕｎｉｔ）を示す。ＨＤ ＩＭＣマクロ１２１０は、高いメモリ密度（ｍｅｍｏｒｙ ｄｅｎｓｉｔｙ）及びメモリ容量（Ｈｉｇｈ ｍｅｍｏｒｙ ｃａｐａｃｉｔｙ）を有する。ＨＤ ＩＭＣマクロ１２１０は、前述した乗算器セルがクロスバー状に配置された構造を有する。乗算器セルに複数のメモリセルが集積されるため、メモリマクロユニットの製造に必要なトランジスタ数が減少し得る。

【0128】

ＣＰＵ１２２０は、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）ＩＭＣマクロ１２２１を含む。ＨＳ ＩＭＣマクロ１２２１は、高い処理量及び駆動速度を有し、レジスタファイルタイプのセル構造を示す。

【0129】

ＲＡＭ１２３０は、システムメモリで使用するためのメモリを含む。

【0130】

論理ブロック１２４０は、様々な論理演算に使用される論理回路を含む。

【0131】

ＨＥ（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ）ＩＭＣマクロ１２５０は、高いエネルギー効率及び低い供給電圧動作（ｓｕｐｐｌｙ ｖｏｌｔａｇｅ ｏｐｅｒａｔｉｏｎ）を有する。

【0132】

一実施形態に係る電子装置１２００は、例示的にＡＩアルゴリズム（例えば、顔認識）のための専用ハードウェア加速器として実現されてもよい。

【0133】

本明細書で説明した実施形態は、ニューラルネットワークに入力される入力データと加重値データのようなニューラルネットワークデータを駆動するものと説明したが、メモリ装置の実施形態がこのようなアプリケーションに限定されることはない。本明細書で説明したＩＭＣメモリ装置の特徴は、任意のタイプの格納されているデータ又は入力データと共に使用されてもよい。

【0134】

以上で説明された実施形態は、ハードウェア構成要素、ソフトウェア構成要素、又はハードウェア構成要素及びソフトウェア構成要素の組み合せで具現される。例えば、本実施形態で説明した装置及び構成要素は、例えば、プロセッサ、コントローラ、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、デジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、マイクロコンピュータ、ＦＰＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ａｒｒａｙ）、ＰＬＵ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｕｎｉｔ）、マイクロプロセッサー、又は命令（ｉｎｓｔｒｕｃｔｉｏｎ）を実行して応答する異なる装置のように、１つ以上の汎用コンピュータ又は特殊目的コンピュータを用いて具現される。処理装置は、オペレーティングシステム（ＯＳ）及びオペレーティングシステム上で実行される１つ以上のソフトウェアアプリケーションを実行する。また、処理装置は、ソフトウェアの実行に応答してデータをアクセス、格納、操作、処理、及び生成する。理解の便宜のために、処理装置は１つが使用されるものとして説明する場合もあるが、当技術分野で通常の知識を有する者は、処理装置が複数の処理要素（ｐｒｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ）及び／又は複数類型の処理要素を含むことが把握する。例えば、処理装置は、複数のプロセッサ又は１つのプロセッサ及び１つのコントローラを含む。また、並列プロセッサ（ｐａｒａｌｌｅｌ ｐｒｏｃｅｓｓｏｒ）のような、他の処理構成も可能である。

【0135】

ソフトウェアは、コンピュータプログラム、コード、命令、又はそのうちの一つ以上の組合せを含み、希望の通りに動作するよう処理装置を構成したり、独立的又は結合的に処理装置を命令することができる。ソフトウェア及び／又はデータは、処理装置によって解釈されたり処理装置に命令又はデータを提供するために、いずれかの類型の機械、構成要素、物理的装置、仮想装置、コンピュータ格納媒体又は装置、又は送信される信号波に永久的又は一時的に具体化することができる。ソフトウェアはネットワークに連結されたコンピュータシステム上に分散され、分散した方法で格納されたり実行され得る。ソフトウェア及びデータは一つ以上のコンピュータで読出し可能な記録媒体に格納され得る。

【0136】

本実施形態による方法は、様々なコンピュータ手段を介して実施されるプログラム命令の形態で具現され、コンピュータ読み取り可能な記録媒体に記録される。記録媒体は、プログラム命令、データファイル、データ構造などを単独又は組み合せて含む。記録媒体及びプログラム命令は、本発明の目的のために特別に設計して構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知のものであり使用可能なものであってもよい。コンピュータ読み取り可能な記録媒体の例として、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ－ＲＯＭ、ＤＶＤのような光記録媒体、フロプティカルディスクのような磁気－光媒体、及びＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置を含む。プログラム命令の例としては、コンパイラによって生成されるような機械語コードだけでなく、インタプリタなどを用いてコンピュータによって実行される高級言語コードを含む。

【0137】

上記で説明したハードウェア装置は、本発明に示す動作を実行するために１つ以上のソフトウェアモジュールとして作動するように構成してもよく、その逆も同様である。

【0138】

上述したように実施形態をたとえ限定された図面によって説明したが、当技術分野で通常の知識を有する者であれば、上記の説明に基づいて様々な技術的な修正及び変形を適用することができる。例えば、説明された技術が説明された方法と異なる順に実行され、及び／又は説明されたシステム、構造、装置、回路などの構成要素が説明された方法とは異なる形態に結合又は組み合わせられてもよく、他の構成要素又は均等物によって置き換え又は置換されたとしても適切な結果を達成することができる。

【0139】

したがって、他の具現、他の実施形態及び特許請求の範囲と均等なものも後述する特許請求範囲の範囲に属する。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】