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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132118
(43)【公開日】2024-09-30
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/10 20060101AFI20240920BHJP
G11C 16/04 20060101ALI20240920BHJP
G11C 16/08 20060101ALI20240920BHJP
【ＦＩ】
G11C16/10 140
G11C16/04 170
G11C16/08 130
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023042789
(22)【出願日】2023-03-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】木村 啓太
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225CA21
5B225DB08
5B225DB22
5B225EA05
5B225EB10
5B225FA01
5B225FA02
(57)【要約】
【課題】信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、複数のメモリブロックと、第１配線と、制御回路とを備える。複数のメモリブロックは、第１及び第２メモリセルと、第１及び第２ワード線とを備える。制御回路は、第１書込動作、第２書込動作及び消去動作を実行可能に構成される。第１書込動作は、第１ワード線に第１プログラム電圧を、第２ワード線に書込パス電圧を供給する、第１書込動作の開始後に最初に実行される第１プログラム動作を含む。第２書込動作は、第１ワード線に第１プログラム電圧よりも大きい第２プログラム電圧を、第２ワード線に書込パス電圧を供給する、第２書込動作の開始後に最初に実行される第２プログラム動作を含む。消去動作は、消去電圧供給動作と、消去ベリファイ動作とを含む。制御回路は、消去ベリファイ動作の結果を示す値に応じて、第１又は第２書込動作を実行する。
【選択図】図１２
【解決手段】半導体記憶装置は、基板と、複数のメモリブロックと、第１配線と、制御回路とを備える。複数のメモリブロックは、第１及び第２メモリセルと、第１及び第２ワード線とを備える。制御回路は、第１書込動作、第２書込動作及び消去動作を実行可能に構成される。第１書込動作は、第１ワード線に第１プログラム電圧を、第２ワード線に書込パス電圧を供給する、第１書込動作の開始後に最初に実行される第１プログラム動作を含む。第２書込動作は、第１ワード線に第１プログラム電圧よりも大きい第２プログラム電圧を、第２ワード線に書込パス電圧を供給する、第２書込動作の開始後に最初に実行される第２プログラム動作を含む。消去動作は、消去電圧供給動作と、消去ベリファイ動作とを含む。制御回路は、消去ベリファイ動作の結果を示す値に応じて、第１又は第２書込動作を実行する。
【選択図】図１２
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面と交差する第１方向に前記基板と並び、前記第１方向と交差する第２方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックに対して、前記第１方向の一方側に設けられた第１配線と、
前記複数のメモリブロック及び前記第１配線に電気的に接続された制御回路と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第１配線に電気的に直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と
を備え、
前記制御回路は、第１書込動作、第２書込動作及び消去動作を実行可能に構成され、
前記第１書込動作は、前記第１ワード線に対して第１プログラム電圧を供給し、前記第２ワード線に対して前記第１プログラム電圧よりも小さい書込パス電圧を供給する、前記第１書込動作の開始後に最初に実行される第１プログラム動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１プログラム電圧よりも大きい第２プログラム電圧を供給し、前記第２ワード線に対して前記書込パス電圧を供給する、前記第２書込動作の開始後に最初に実行される第２プログラム動作を含み、
前記消去動作は、
前記第１配線に対して消去電圧を供給する消去電圧供給動作と、
前記消去電圧供給動作の実行後、前記第１ワード線に対して前記書込パス電圧よりも小さい消去ベリファイ電圧を供給する消去ベリファイ動作と
を含み、
前記制御回路は、前記消去ベリファイ動作の結果を示す値に応じて、前記第１書込動作又は前記第２書込動作を実行する
半導体記憶装置。
前記基板の表面と交差する第１方向に前記基板と並び、前記第１方向と交差する第２方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックに対して、前記第１方向の一方側に設けられた第１配線と、
前記複数のメモリブロック及び前記第１配線に電気的に接続された制御回路と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第１配線に電気的に直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と
を備え、
前記制御回路は、第１書込動作、第２書込動作及び消去動作を実行可能に構成され、
前記第１書込動作は、前記第１ワード線に対して第１プログラム電圧を供給し、前記第２ワード線に対して前記第１プログラム電圧よりも小さい書込パス電圧を供給する、前記第１書込動作の開始後に最初に実行される第１プログラム動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１プログラム電圧よりも大きい第２プログラム電圧を供給し、前記第２ワード線に対して前記書込パス電圧を供給する、前記第２書込動作の開始後に最初に実行される第２プログラム動作を含み、
前記消去動作は、
前記第１配線に対して消去電圧を供給する消去電圧供給動作と、
前記消去電圧供給動作の実行後、前記第１ワード線に対して前記書込パス電圧よりも小さい消去ベリファイ電圧を供給する消去ベリファイ動作と
を含み、
前記制御回路は、前記消去ベリファイ動作の結果を示す値に応じて、前記第１書込動作又は前記第２書込動作を実行する
半導体記憶装置。
【請求項2】
前記制御回路は、第１記憶領域を含み、
前記消去ベリファイ動作の結果を示す値は、前記第１記憶領域に保持される
請求項１記載の半導体記憶装置。
前記消去ベリファイ動作の結果を示す値は、前記第１記憶領域に保持される
請求項１記載の半導体記憶装置。
【請求項3】
前記第１書込動作は、前記第１ワード線に対して第１ベリファイ電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給する、前記第１プログラム動作より後に実行される第１ベリファイ動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１ベリファイ電圧よりも大きい第２ベリファイ電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給する、前記第２プログラム動作より後に実行される第２ベリファイ動作を含む
請求項１記載の半導体記憶装置。
前記第２書込動作は、前記第１ワード線に対して前記第１ベリファイ電圧よりも大きい第２ベリファイ電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給する、前記第２プログラム動作より後に実行される第２ベリファイ動作を含む
請求項１記載の半導体記憶装置。
【請求項4】
前記制御回路は、第１読出動作及び第２読出動作を実行可能に構成され、
前記第１読出動作は、前記第１ワード線に対して第１読出電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給し、
前記第２読出動作は、前記第１ワード線に対して前記第１読出電圧よりも大きい第２読出電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給し、
前記制御回路は、
前記第１書込動作が実行された前記メモリブロックに対しては前記第１読出動作を実行し、
前記第２書込動作が実行された前記メモリブロックに対しては前記第２読出動作を実行する
請求項１記載の半導体記憶装置。
前記第１読出動作は、前記第１ワード線に対して第１読出電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給し、
前記第２読出動作は、前記第１ワード線に対して前記第１読出電圧よりも大きい第２読出電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給し、
前記制御回路は、
前記第１書込動作が実行された前記メモリブロックに対しては前記第１読出動作を実行し、
前記第２書込動作が実行された前記メモリブロックに対しては前記第２読出動作を実行する
請求項１記載の半導体記憶装置。
【請求項5】
前記第１記憶領域は第１領域及び第２領域を含み、
前記消去動作においては、
前記複数のメモリブロックのうち１つである第１メモリブロックに対する、前記消去ベリファイ動作の結果を示す値を、前記第１領域に保持させ、
前記複数のメモリブロックのうち１つである第２メモリブロックに対する、前記消去ベリファイ動作の結果を示す値を、前記第２領域に保持させ、
前記制御回路は、前記第１領域の前記消去ベリファイ動作の結果を示す値に応じて、前記第１メモリブロックに対して、前記第１書込動作又は前記第２書込動作を実行し、
前記制御回路は、前記第２領域の前記消去ベリファイ動作の結果を示す値に応じて、前記第２メモリブロックに対して、前記第１書込動作又は前記第２書込動作を実行する
請求項２記載の半導体記憶装置。
前記消去動作においては、
前記複数のメモリブロックのうち１つである第１メモリブロックに対する、前記消去ベリファイ動作の結果を示す値を、前記第１領域に保持させ、
前記複数のメモリブロックのうち１つである第２メモリブロックに対する、前記消去ベリファイ動作の結果を示す値を、前記第２領域に保持させ、
前記制御回路は、前記第１領域の前記消去ベリファイ動作の結果を示す値に応じて、前記第１メモリブロックに対して、前記第１書込動作又は前記第２書込動作を実行し、
前記制御回路は、前記第２領域の前記消去ベリファイ動作の結果を示す値に応じて、前記第２メモリブロックに対して、前記第１書込動作又は前記第２書込動作を実行する
請求項２記載の半導体記憶装置。
【請求項6】
前記メモリブロックは、
前記第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層に対向する半導体部と、
前記複数の導電層と、前記半導体部と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の導電層のうちの他の一つは、前記第２ワード線として機能する
請求項１記載の半導体記憶装置。
前記第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層に対向する半導体部と、
前記複数の導電層と、前記半導体部と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の導電層のうちの他の一つは、前記第２ワード線として機能する
請求項１記載の半導体記憶装置。
【請求項7】
基板と、
前記基板の表面と交差する第１方向に前記基板と並び、前記第１方向と交差する第２方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックに対して、前記第１方向の一方側に設けられた第１配線と、
前記複数のメモリブロック及び前記第１配線に電気的に接続された制御回路と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第１配線に電気的に直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と、
を備え、
前記制御回路は、第１書込動作、第２書込動作及びプリリード動作を実行可能に構成され、
前記第１書込動作は、前記第１ワード線に対して第１プログラム電圧を供給し、前記第２ワード線に対して前記第１プログラム電圧よりも小さい書込パス電圧を供給する、前記第１書込動作の開始後に最初に実行される第１プログラム動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１プログラム電圧よりも大きい第２プログラム電圧を供給し、前記第２ワード線に対して前記書込パス電圧を供給する、前記第２書込動作の開始後に最初に実行される第２プログラム動作を含み、
前記プリリード動作は、
前記第１書込動作の前及び前記第２書込動作の前に実行され、
前記第１ワード線に対して前記書込パス電圧よりも小さい第１電圧を供給し、
前記制御回路は、前記プリリード動作の結果を示す値に応じて、前記第１書込動作又は前記第２書込動作を実行する
半導体記憶装置。
前記基板の表面と交差する第１方向に前記基板と並び、前記第１方向と交差する第２方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックに対して、前記第１方向の一方側に設けられた第１配線と、
前記複数のメモリブロック及び前記第１配線に電気的に接続された制御回路と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第１配線に電気的に直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と、
を備え、
前記制御回路は、第１書込動作、第２書込動作及びプリリード動作を実行可能に構成され、
前記第１書込動作は、前記第１ワード線に対して第１プログラム電圧を供給し、前記第２ワード線に対して前記第１プログラム電圧よりも小さい書込パス電圧を供給する、前記第１書込動作の開始後に最初に実行される第１プログラム動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１プログラム電圧よりも大きい第２プログラム電圧を供給し、前記第２ワード線に対して前記書込パス電圧を供給する、前記第２書込動作の開始後に最初に実行される第２プログラム動作を含み、
前記プリリード動作は、
前記第１書込動作の前及び前記第２書込動作の前に実行され、
前記第１ワード線に対して前記書込パス電圧よりも小さい第１電圧を供給し、
前記制御回路は、前記プリリード動作の結果を示す値に応じて、前記第１書込動作又は前記第２書込動作を実行する
半導体記憶装置。
【請求項8】
前記第１書込動作は、前記第１ワード線に対して第１ベリファイ電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給する、前記第１プログラム動作より後に実行される第１ベリファイ動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１ベリファイ電圧よりも大きい第２ベリファイ電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給する、前記第２プログラム動作より後に実行される第２ベリファイ動作を含む
請求項７記載の半導体記憶装置。
前記第２書込動作は、前記第１ワード線に対して前記第１ベリファイ電圧よりも大きい第２ベリファイ電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給する、前記第２プログラム動作より後に実行される第２ベリファイ動作を含む
請求項７記載の半導体記憶装置。
【請求項9】
前記制御回路は、第１読出動作及び第２読出動作を実行可能に構成され、
前記第１読出動作は、前記第１ワード線に対して第１読出電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給し、
前記第２読出動作は、前記第１ワード線に対して前記第１読出電圧よりも大きい第２読出電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給し、
前記制御回路は、
前記第１書込動作が実行された前記メモリブロックに対しては前記第１読出動作を実行し、
前記第２書込動作が実行された前記メモリブロックに対しては前記第２読出動作を実行する
請求項７記載の半導体記憶装置。
前記第１読出動作は、前記第１ワード線に対して第１読出電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給し、
前記第２読出動作は、前記第１ワード線に対して前記第１読出電圧よりも大きい第２読出電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給し、
前記制御回路は、
前記第１書込動作が実行された前記メモリブロックに対しては前記第１読出動作を実行し、
前記第２書込動作が実行された前記メモリブロックに対しては前記第２読出動作を実行する
請求項７記載の半導体記憶装置。
【請求項10】
前記メモリブロックは、
前記第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層に対向する半導体部と、
前記複数の導電層と、前記半導体部と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の導電層のうちの他の一つは、前記第２ワード線として機能する
請求項７記載の半導体記憶装置。
前記第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層に対向する半導体部と、
前記複数の導電層と、前記半導体部と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の導電層のうちの他の一つは、前記第２ワード線として機能する
請求項７記載の半導体記憶装置。
【請求項11】
基板と、
前記基板の表面と交差する第１方向に前記基板と並び、前記第１方向と交差する第２方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックに対して、前記第１方向の一方側に設けられた第１配線と、
前記複数のメモリブロック及び前記第１配線に電気的に接続された制御回路と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第１配線に電気的に直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と
を備え、
前記制御回路は、第１書込動作、第２書込動作及び消去動作を実行可能に構成され、
前記第１書込動作は、前記第１ワード線に対して第１プログラム電圧を供給し、前記第２ワード線に対して前記第１プログラム電圧よりも小さい書込パス電圧を供給する、前記第１書込動作の開始後に最初に実行される第１プログラム動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１プログラム電圧よりも大きい第２プログラム電圧を供給し、前記第２ワード線に対して前記書込パス電圧を供給する、前記第２書込動作の開始後に最初に実行される第２プログラム動作を含み、
前記制御回路は、
前記複数のメモリブロックのうちの一つに対して前記第１書込動作又は前記第２書込動作を実行する際、この一つのメモリブロックに対して前記消去動作が実行された回数が、
ｎ回（ｎは自然数）より小さい場合には前記第１書込動作を実行し、
ｎ回以上である場合には、前記第２書込動作を実行する
半導体記憶装置。
前記基板の表面と交差する第１方向に前記基板と並び、前記第１方向と交差する第２方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックに対して、前記第１方向の一方側に設けられた第１配線と、
前記複数のメモリブロック及び前記第１配線に電気的に接続された制御回路と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第１配線に電気的に直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と
を備え、
前記制御回路は、第１書込動作、第２書込動作及び消去動作を実行可能に構成され、
前記第１書込動作は、前記第１ワード線に対して第１プログラム電圧を供給し、前記第２ワード線に対して前記第１プログラム電圧よりも小さい書込パス電圧を供給する、前記第１書込動作の開始後に最初に実行される第１プログラム動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１プログラム電圧よりも大きい第２プログラム電圧を供給し、前記第２ワード線に対して前記書込パス電圧を供給する、前記第２書込動作の開始後に最初に実行される第２プログラム動作を含み、
前記制御回路は、
前記複数のメモリブロックのうちの一つに対して前記第１書込動作又は前記第２書込動作を実行する際、この一つのメモリブロックに対して前記消去動作が実行された回数が、
ｎ回（ｎは自然数）より小さい場合には前記第１書込動作を実行し、
ｎ回以上である場合には、前記第２書込動作を実行する
半導体記憶装置。
【請求項12】
前記制御回路は、実行回数記憶領域を含み、
前記消去動作が実行された回数は、実行回数カウントとして前記実行回数記憶領域に保持され、
前記制御回路は、前記実行回数カウントに応じて、前記第１書込動作又は前記第２書込動作を実行する
請求項１１記載の半導体記憶装置。
前記消去動作が実行された回数は、実行回数カウントとして前記実行回数記憶領域に保持され、
前記制御回路は、前記実行回数カウントに応じて、前記第１書込動作又は前記第２書込動作を実行する
請求項１１記載の半導体記憶装置。
【請求項13】
前記第１書込動作は、前記第１ワード線に対して第１ベリファイ電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給する、前記第１プログラム動作より後に実行される第１ベリファイ動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１ベリファイ電圧よりも大きい第２ベリファイ電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給する、前記第２プログラム動作より後に実行される第２ベリファイ動作を含む
請求項１１記載の半導体記憶装置。
前記第２書込動作は、前記第１ワード線に対して前記第１ベリファイ電圧よりも大きい第２ベリファイ電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給する、前記第２プログラム動作より後に実行される第２ベリファイ動作を含む
請求項１１記載の半導体記憶装置。
【請求項14】
前記制御回路は、第１読出動作及び第２読出動作を実行可能に構成され、
前記第１読出動作は、前記第１ワード線に対して第１読出電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給し、
前記第２読出動作は、前記第１ワード線に対して前記第１読出電圧よりも大きい第２読出電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給し、
前記制御回路は、
前記第１書込動作が実行された前記メモリブロックに対しては前記第１読出動作を実行し、
前記第２書込動作が実行された前記メモリブロックに対しては前記第２読出動作を実行する
請求項１１記載の半導体記憶装置。
前記第１読出動作は、前記第１ワード線に対して第１読出電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給し、
前記第２読出動作は、前記第１ワード線に対して前記第１読出電圧よりも大きい第２読出電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給し、
前記制御回路は、
前記第１書込動作が実行された前記メモリブロックに対しては前記第１読出動作を実行し、
前記第２書込動作が実行された前記メモリブロックに対しては前記第２読出動作を実行する
請求項１１記載の半導体記憶装置。
【請求項15】
前記実行回数記憶領域は第１領域及び第２領域を含み、
前記複数のメモリブロックのうち１つである第１メモリブロックに対して、前記消去動作が実行された回数は、第１カウントとして前記第１領域に保持され、
前記複数のメモリブロックのうち１つである第２メモリブロックに対して、前記消去動作が実行された回数は、第２カウントとして前記第２領域に保持され、
前記制御回路は、前記第１領域の前記第１カウントに応じて、前記第１メモリブロックに対して、前記第１書込動作又は前記第２書込動作を実行し、
前記制御回路は、前記第２領域の前記第２カウントに応じて、前記第２メモリブロックに対して、前記第１書込動作又は前記第２書込動作を実行する
請求項１２記載の半導体記憶装置。
前記複数のメモリブロックのうち１つである第１メモリブロックに対して、前記消去動作が実行された回数は、第１カウントとして前記第１領域に保持され、
前記複数のメモリブロックのうち１つである第２メモリブロックに対して、前記消去動作が実行された回数は、第２カウントとして前記第２領域に保持され、
前記制御回路は、前記第１領域の前記第１カウントに応じて、前記第１メモリブロックに対して、前記第１書込動作又は前記第２書込動作を実行し、
前記制御回路は、前記第２領域の前記第２カウントに応じて、前記第２メモリブロックに対して、前記第１書込動作又は前記第２書込動作を実行する
請求項１２記載の半導体記憶装置。
【請求項16】
前記メモリブロックは、
前記第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層に対向する半導体部と、
前記複数の導電層と、前記半導体部と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の導電層のうちの他の一つは、前記第２ワード線として機能する
請求項１１記載の半導体記憶装置。
前記第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層に対向する半導体部と、
前記複数の導電層と、前記半導体部と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の導電層のうちの他の一つは、前記第２ワード線として機能する
請求項１１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、基板と並ぶ複数のメモリブロックと、複数のメモリブロックに電気的に接続された制御回路と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－９５１１号
【発明の概要】
【発明が解決しようとする課題】
【0004】
信頼性の高い半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に基板と並び、第１方向と交差する第２方向に並ぶ複数のメモリブロックと、複数のメモリブロックに対して、第１方向の一方側に設けられた第１配線と、複数のメモリブロック及び第１配線に電気的に接続された制御回路とを備える。複数のメモリブロックは、それぞれ、第１配線に電気的に直列に接続された第１メモリセル及び第２メモリセルと、第１メモリセルに電気的に接続された第１ワード線と、第２メモリセルに電気的に接続された第２ワード線とを備える。制御回路は、第１書込動作、第２書込動作及び消去動作を実行可能に構成される。第１書込動作は、第１ワード線に対して第１プログラム電圧を供給し、第２ワード線に対して第１プログラム電圧よりも小さい書込パス電圧を供給する、第１書込動作の開始後に最初に実行される第１プログラム動作を含む。第２書込動作は、第１ワード線に対して第１プログラム電圧よりも大きい第２プログラム電圧を供給し、第２ワード線に対して書込パス電圧を供給する、第２書込動作の開始後に最初に実行される第２プログラム動作を含む。消去動作は、第１配線に対して消去電圧を供給する消去電圧供給動作と、消去電圧供給動作の実行後、第１ワード線に対して書込パス電圧よりも小さい消去ベリファイ電圧を供給する消去ベリファイ動作とを含む。制御回路は、消去ベリファイ動作の結果を示す値に応じて、第１書込動作又は第２書込動作を実行する。
【図面の簡単な説明】
【0006】
【図1】メモリシステム１０の構成を示す模式的なブロック図である。
【図2】メモリダイＭＤの構成を示す模式的なブロック図である。
【図3】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図4】メモリダイＭＤの一部の構成を示す模式的な斜視図である。
【図6】１ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図7】消去フローについて説明するためのフローチャートである。
【図8】消去動作について説明するためのフローチャートである。
【図9】消去動作について説明するためのタイミングチャートである。
【図10】消去動作について説明するための模式的な断面図である。
【図11】消去ベリファイ動作について説明するための模式的な断面図である。
【図12】書込フロー（１）について説明するためのフローチャートである。
【図13】書込動作について説明するためのフローチャートである。
【図14】ループ回数ｎＷとプログラム電圧ＶＰＧＭ１との関係を説明するための図である。
【図15】第１プログラム動作を含む書込動作について説明するためのタイミングチャートである。
【図16】プログラム動作について説明するための模式的な断面図である。
【図17】ベリファイ動作について説明するための模式的な断面図である。
【図18】ループ回数ｎＷとプログラム電圧ＶＰＧＭ２との関係を説明するための図である。
【図19】第２プログラム動作を含む書込動作について説明するためのタイミングチャートである。
【図20】読出フロー（１）について説明するためのフローチャートである。
【図21】読出動作について説明するためのタイミングチャートである。
【図22】読出動作について説明するための模式的な断面図である。
【図23】比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。
【図24】第１実施形態に係る半導体記憶装置の効果について説明するための模式的なヒストグラムである。
【図25】第１実施形態の変形例１について説明するためのフローチャートである。
【図26】第１実施形態の変形例１について説明するためのタイミングチャートである。
【図27】第１実施形態の変形例２について説明するためのフローチャートである。
【図28】第１実施形態の変形例３について説明するためのフローチャートである。
【図29】第１実施形態の変形例３について説明するためのタイミングチャートである。
【図30】第２実施形態について説明するためのフローチャートである。
【図31】第３実施形態について説明するためのフローチャートである。
【図32】第４実施形態について説明するための模式的なヒストグラム及び表である。
【図33】第４実施形態について説明するためのタイミングチャートである。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0013】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0014】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0015】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0016】
【0017】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。また、コントローラダイＣＤは、後述する記憶領域ＭＥＭ１０を含む。
【0018】
【0019】
尚、図２には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図２において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。
【0020】
尚、図２の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。また、後述する端子ＲＹ／（／ＢＹ）は、ハイアクティブ信号としてのレディ信号と、ローアクティブ信号としてのビジー信号と、を出力する端子である。ＲＹと（／ＢＹ）との間のスラッシュ（“／”）は、レディ信号とビジー信号との区切りを示すものである。
【0021】
図２に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
【0022】
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図３に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図３に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0023】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【0024】
メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0025】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳが接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。以下、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳを、単に選択ゲート線（ＳＧＤ、ＳＧＳ）と呼ぶ事がある。
【0026】
［周辺回路ＰＣの回路構成］
周辺回路ＰＣは、図２に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭと、カウンタＣＮＴと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
周辺回路ＰＣは、図２に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭと、カウンタＣＮＴと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
【0027】
［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図２）は、アドレスデータＤＡＤＤをデコードするアドレスデコーダを備える。また、ロウデコーダＲＤ（図２）は、アドレスデコーダの出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路及び電圧選択回路を備える。
ロウデコーダＲＤ（図２）は、アドレスデータＤＡＤＤをデコードするアドレスデコーダを備える。また、ロウデコーダＲＤ（図２）は、アドレスデコーダの出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路及び電圧選択回路を備える。
【0028】
［センスアンプモジュールＳＡＭの構成］
センスアンプモジュールＳＡＭは、例えば、複数のセンスアンプユニットを備える。複数のセンスアンプユニットは、複数のビット線ＢＬに対応する。センスアンプユニットは、それぞれ、ビット線ＢＬに接続されたセンスアンプを備える。センスアンプは、センス回路と、ラッチ回路と、電圧転送回路と、を備える。センス回路は、センストランジスタと、データ配線と、を備える。センストランジスタのゲート電極は、ビット線ＢＬに電気的に接続されている。センストランジスタのドレイン電極は、データ配線に電気的に接続されている。センストランジスタは、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となる。データ配線は、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される。ラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、ラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。
センスアンプモジュールＳＡＭは、例えば、複数のセンスアンプユニットを備える。複数のセンスアンプユニットは、複数のビット線ＢＬに対応する。センスアンプユニットは、それぞれ、ビット線ＢＬに接続されたセンスアンプを備える。センスアンプは、センス回路と、ラッチ回路と、電圧転送回路と、を備える。センス回路は、センストランジスタと、データ配線と、を備える。センストランジスタのゲート電極は、ビット線ＢＬに電気的に接続されている。センストランジスタのドレイン電極は、データ配線に電気的に接続されている。センストランジスタは、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となる。データ配線は、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される。ラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、ラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。
【0029】
［キャッシュメモリＣＭの構成］
キャッシュメモリＣＭ（図４）は、複数のラッチ回路を備える。キャッシュメモリＣＭ内の複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。キャッシュメモリＣＭ内の複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
キャッシュメモリＣＭ（図４）は、複数のラッチ回路を備える。キャッシュメモリＣＭ内の複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。キャッシュメモリＣＭ内の複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
【0030】
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲ（図４）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図４）と導通させる。
【0031】
［カウンタＣＮＴの構成］
カウンタＣＮＴ（図２）は、キャッシュメモリＣＭのラッチ回路から順次転送されるデータを受信する。また、受信したデータに含まれるビットのうち、“０”又は“１”を示すものの数をカウントする。
カウンタＣＮＴ（図２）は、キャッシュメモリＣＭのラッチ回路から順次転送されるデータを受信する。また、受信したデータに含まれるビットのうち、“０”又は“１”を示すものの数をカウントする。
【0032】
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図４）は、例えば、降圧回路及び昇圧回路を含む。降圧回路は、例えばレギュレータ等である。昇圧回路は、例えばチャージポンプ回路等である。これら降圧回路及び昇圧回路は、それぞれ、電源電圧供給線に接続される。電圧生成回路ＶＧには、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される。電圧生成回路ＶＧは、複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。これら複数通りの動作電圧は、例えば、メモリセルアレイＭＣＡに対する読出動作、書込動作、及び、消去動作に際して、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給される。動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図４）は、例えば、降圧回路及び昇圧回路を含む。降圧回路は、例えばレギュレータ等である。昇圧回路は、例えばチャージポンプ回路等である。これら降圧回路及び昇圧回路は、それぞれ、電源電圧供給線に接続される。電圧生成回路ＶＧには、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される。電圧生成回路ＶＧは、複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。これら複数通りの動作電圧は、例えば、メモリセルアレイＭＣＡに対する読出動作、書込動作、及び、消去動作に際して、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給される。動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0033】
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図２）は、コマンドレジスタＣＭＲに格納されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＤＳＴを、適宜ステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図２）は、コマンドレジスタＣＭＲに格納されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＤＳＴを、適宜ステータスレジスタＳＴＲに出力する。
【0034】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／（／ＢＹ）に出力する。端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／（／ＢＹ）が“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。
【0035】
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図２に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＤＡＤＤを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＤＡＤＤを保持する。
アドレスレジスタＡＤＲは、図２に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＤＡＤＤを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＤＡＤＤを保持する。
【0036】
尚、アドレスデータＤＡＤＤは、例えば、カラムアドレスＣＡ（図２）及びロウアドレスＲＡ（図２）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図３）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
【0037】
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＤＣＭＤを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＤＣＭＤが格納されると、シーケンサＳＱＣに制御信号が送信される。
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＤＣＭＤを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＤＣＭＤが格納されると、シーケンサＳＱＣに制御信号が送信される。
【0038】
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＤＳＴを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＤＳＴを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡのレディ／ビジー情報を保持する。
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＤＳＴを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＤＳＴを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡのレディ／ビジー情報を保持する。
【0039】
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図２）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。入出力制御回路Ｉ／Ｏ（図２）には、電源電圧ＶＣＣＱが供給される。
入出力制御回路Ｉ／Ｏ（図２）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。入出力制御回路Ｉ／Ｏ（図２）には、電源電圧ＶＣＣＱが供給される。
【0040】
データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0041】
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
【0042】
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図２）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
論理回路ＣＴＲ（図２）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0043】
［メモリダイＭＤの構造］
図４は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図５は、図４の一部の構成を示す模式的な拡大図である。尚、図４及び図５は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図４及び図５においては、一部の構成が省略されている。
図４は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図５は、図４の一部の構成を示す模式的な拡大図である。尚、図４及び図５は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図４及び図５においては、一部の構成が省略されている。
【0044】
図４に示す通り、メモリダイＭＤは、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられたメモリセルアレイ層ＬＭＣＡと、を備える。
【0045】
［半導体基板１００の構造］
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。また、半導体基板１００の表面の一部には、絶縁領域１００Ｉが設けられている。
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。また、半導体基板１００の表面の一部には、絶縁領域１００Ｉが設けられている。
【0046】
［トランジスタ層ＬＴＲの構造］
トランジスタ層ＬＴＲには、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。トランジスタＴｒのソース領域、ドレイン領域及びチャネル領域は、半導体基板１００の表面に設けられている。トランジスタＴｒのゲート電極ｇｃは、トランジスタ層ＬＴＲ中に設けられている。これら複数のトランジスタＴｒのソース領域、ドレイン領域及びゲート電極ｇｃには、コンタクトＣＳが設けられている。これら複数のコンタクトＣＳは、トランジスタ層ＬＴＲ中の配線Ｄ０，Ｄ１，Ｄ２を介して、他のトランジスタＴｒ、メモリセルアレイ層ＬＭＣＡ中の構成等に接続されている。
トランジスタ層ＬＴＲには、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。トランジスタＴｒのソース領域、ドレイン領域及びチャネル領域は、半導体基板１００の表面に設けられている。トランジスタＴｒのゲート電極ｇｃは、トランジスタ層ＬＴＲ中に設けられている。これら複数のトランジスタＴｒのソース領域、ドレイン領域及びゲート電極ｇｃには、コンタクトＣＳが設けられている。これら複数のコンタクトＣＳは、トランジスタ層ＬＴＲ中の配線Ｄ０，Ｄ１，Ｄ２を介して、他のトランジスタＴｒ、メモリセルアレイ層ＬＭＣＡ中の構成等に接続されている。
【0047】
［メモリセルアレイ層ＬＭＣＡの構造］
メモリセルアレイ層ＬＭＣＡは、Ｙ方向に交互に並ぶ複数のメモリブロックＢＬＫ及び複数のブロック間構造ＳＴを備える。メモリブロックＢＬＫは、Ｚ方向に交互に並ぶ複数の導電層１１０及び複数の絶縁層１０１と、Ｚ方向に延伸する複数の半導体部１２０と、複数の導電層１１０及び複数の半導体部１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
メモリセルアレイ層ＬＭＣＡは、Ｙ方向に交互に並ぶ複数のメモリブロックＢＬＫ及び複数のブロック間構造ＳＴを備える。メモリブロックＢＬＫは、Ｚ方向に交互に並ぶ複数の導電層１１０及び複数の絶縁層１０１と、Ｚ方向に延伸する複数の半導体部１２０と、複数の導電層１１０及び複数の半導体部１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0048】
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。
【0049】
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極として機能する。
【0050】
導電層１１０の下方には、導電層１１２が設けられている。導電層１１２は、半導体部１２０の下端に接続された半導体層１１３と、半導体層１１３の下面に接続された導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0051】
【0052】
半導体部１２０は、Ｘ方向及びＹ方向に複数並ぶ。半導体部１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体部１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２５が設けられている。また、半導体部１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体部１２０の下端部は、上記導電層１１２の半導体層１１３に接続される。半導体部１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１、及び、コンタクトＣｈ，Ｃｂを介してビット線ＢＬに接続される。半導体部１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳのチャネル領域として機能する。
【0053】
ゲート絶縁膜１３０は、例えば図５に示す通り、半導体部１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等であり、電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体部１２０の外周面に沿ってＺ方向に延伸する。
【0054】
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0055】
ブロック間構造ＳＴは、例えば図４に示す通り、Ｘ方向及びＺ方向に延伸する。ブロック間構造ＳＴは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含んでいても良い。また、ブロック間構造ＳＴは、例えば、Ｘ方向及びＺ方向に延伸し導電層１１２に接続された導電層と、この導電層のＹ方向における両側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層と、を含んでいても良い。
【0056】
［メモリセルＭＣのしきい値電圧］
次に、図６を参照して、メモリセルＭＣのしきい値電圧について説明する。
次に、図６を参照して、メモリセルＭＣのしきい値電圧について説明する。
【0057】
図６は、１ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
【0058】
図６の例では、メモリセルＭＣのしきい値電圧が、２通りのステートに制御されている。例えば、下位ステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。また、上位ステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＳより大きく、読出パス電圧ＶＲＥＡＤより小さい。
【0059】
また、図６の例では、下位ステートに対応するしきい値分布と上位ステートに対応するしきい値分布との間に、読出電圧ＶＣＧＲが設定されている。
【0060】
例えば、下位ステートは、低いしきい値電圧に対応している。下位ステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。下位ステートのメモリセルＭＣには、例えば、データ“１”が割り当てられる。
【0061】
また、上位ステートは、高いしきい値電圧に対応している。上位ステートのメモリセルＭＣは、例えば、書込状態のメモリセルＭＣである。上位ステートのメモリセルＭＣには、例えば、データ“０”が割り当てられる。
【0062】
［消去フロー］
次に、本実施形態に係る半導体記憶装置の消去フローについて説明する。
次に、本実施形態に係る半導体記憶装置の消去フローについて説明する。
【0063】
図７は、消去フローについて説明するためのフローチャートである。図８は、消去動作について説明するためのフローチャートである。図９は、消去動作について説明するためのタイミングチャートである。図１０は、消去動作について説明するための模式的な断面図である。図１１は、消去ベリファイ動作について説明するための模式的な断面図である。
【0064】
図７には、消去フローを実行する際のコントローラダイＣＤの動作を示している。尚、以下の説明では、動作の対象となっているメモリブロックＢＬＫ＿ｍに対して消去フローを実行する例について説明する。
【0065】
【0066】
【0067】
【0068】
ステップＳ１０４（図７）においては、コントローラダイＣＤは、ステップＳ１０３において取得したカウント値Ｎｍを、記憶領域ＭＥＭ１０の、メモリブロックＢＬＫ＿ｍに対応する領域に保存する。
【0069】
［消去動作］
図８には、消去動作を実行する際のメモリダイＭＤの動作を示している。消去動作は、複数の消去ループを含む。消去ループは、それぞれ、メモリセルＭＣのしきい値電圧を減少させる消去電圧供給動作（ステップＳ２０２等）と、メモリセルＭＣのしきい値電圧を確認する消去ベリファイ動作（ステップＳ２０３等）と、を含む。
図８には、消去動作を実行する際のメモリダイＭＤの動作を示している。消去動作は、複数の消去ループを含む。消去ループは、それぞれ、メモリセルＭＣのしきい値電圧を減少させる消去電圧供給動作（ステップＳ２０２等）と、メモリセルＭＣのしきい値電圧を確認する消去ベリファイ動作（ステップＳ２０３等）と、を含む。
【0070】
【0071】
尚、タイミングｔ１０１（図９）においては、消去動作の開始に伴い、端子ＲＹ／（／ＢＹ）から出力されるレディ／ビジー信号が“Ｌ”状態の期間（ビジー期間）となり、メモリダイＭＤへのアクセスが禁止される。
【0072】
ステップＳ２０２（図８）においては、消去電圧供給動作が実行される。消去電圧供給動作は、ワード線ＷＬに接地電圧ＶＳＳを供給し、ソース線ＳＬ及びビット線ＢＬに消去電圧ＶＥＲＡを供給して、メモリセルＭＣのしきい値電圧を減少させる動作である。この動作は、図９の例では、タイミングｔ１０２からタイミングｔ１０３までの期間、及び、タイミングｔ１０６からタイミングｔ１０７までの期間に実行されている。
【0073】
【0074】
また、消去電圧供給動作においては、例えば図１０に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧ´が供給される。電圧ＶＳＧ´は、消去電圧ＶＥＲＡよりも小さい。これにより、ドレイン側選択トランジスタＳＴＤにおいてＧＩＤＬ（Gate Induced Drain Leakage）が発生し、電子－正孔対が発生する。また、電子はビット線ＢＬ側に移動し、正孔はメモリセルＭＣ側に移動する。
【0075】
また、消去電圧供給動作においては、例えば図１０に示す様に、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧ´´が供給される。電圧ＶＳＧ´´は、消去電圧ＶＥＲＡよりも小さい。これにより、ソース側選択トランジスタＳＴＳにおいてもＧＩＤＬが発生し、電子－正孔対が発生する。また、電子はソース線ＳＬ側に移動し、正孔はメモリセルＭＣ側に移動する。
【0076】
また、消去電圧供給動作においては、例えば図９及び図１０に示す様に、ワード線ＷＬに接地電圧ＶＳＳが供給される。これにより、半導体部１２０のチャネル中の正孔がトンネル絶縁膜１３１（図５）を介して電荷蓄積膜１３２（図５）中にトンネルする。これにより、メモリセルＭＣのしきい値電圧が減少する。
【0077】
ステップＳ２０３（図８）では、消去ベリファイ動作を行う。消去ベリファイ動作は、選択ワード線ＷＬＳに消去ベリファイ電圧ＶＶＦＹＥｒ（図１１）を供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。この動作は、図９の例では、タイミングｔ１０４からタイミングｔ１０５までの期間、及び、タイミングｔ１０８からタイミングｔ１０９までの期間に実行されている。
【0078】
消去ベリファイ動作においては、例えば図１１に示す様に、ビット線ＢＬに電圧ＶＤＤを供給する。また、ソース線ＳＬに電圧ＶＳＲＣを供給する。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。電圧ＶＳＲＣは、接地電圧ＶＳＳより大きくても良いし、接地電圧ＶＳＳと等しくても良い。
【0079】
また、消去ベリファイ動作においては、例えば図１１に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＤＤよりも大きい。また、電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
【0080】
また、消去ベリファイ動作においては、例えば図１１に示す様に、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧと電圧ＶＳＲＣとの電圧差は、ソース側選択トランジスタＳＴＳをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0081】
また、消去ベリファイ動作においては、例えば図１１に示す様に、ワード線ＷＬに消去ベリファイ電圧ＶＶＦＹＥｒを供給する。消去ベリファイ電圧ＶＶＦＹＥｒは、読出パス電圧ＶＲＥＡＤよりも小さい（図６）。これにより、図１１に示す様に、しきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒ以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒよりも大きいメモリセルＭＣはＯＦＦ状態となる。これらメモリセルＭＣのＯＮ状態／ＯＦＦ状態を、ビット線ＢＬを介してセンスアンプユニットによって検出し、このメモリセルＭＣの状態を示すデータを取得する。
【0082】
上記メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータは、センスアンプユニットからキャッシュメモリＣＭ（図２）のラッチ回路に転送される。
【0083】
メモリセルＭＣがＯＮ状態である場合、ラッチ回路には、「１」のデータが格納される。また、メモリセルＭＣがＯＦＦ状態である場合、ラッチ回路には、「０」のデータが格納される。「１」のデータのビットを、消去ベリファイパスのビットといい、「０」のデータのビットを、消去ベリファイフェイルのビットという場合がある。
【0084】
ステップＳ２０４（図８）では、消去ベリファイ動作の結果を判定する。例えば、ステップＳ２０３の消去ベリファイ動作によって取得されたデータ（以下、消去ベリファイデータと呼ぶ場合がある。）は、ラッチ回路からカウンタＣＮＴ（図２）に順次転送される。カウンタＣＮＴは、消去ベリファイデータのうち、消去ベリファイフェイルのビット数（「０」のデータのビット数）をカウントする。消去ベリファイフェイルのビット数のカウントは、ステップＳ２０３の終了時に行われる。消去ベリファイフェイルのビット数は、シーケンサＳＱＣに転送される。
【0085】
シーケンサＳＱＣは、消去ベリファイフェイルのビット数が基準値Ｃｒｅ未満であるか否かを判定する。消去ベリファイフェイルのビット数が基準値Ｃｒｅ以上であると判定された場合、消去ベリファイＦＡＩＬと判定し、ステップＳ２０５に進む。一方、消去ベリファイフェイルのビット数が基準値Ｃｒｅ未満であると判定された場合、消去ベリファイＰＡＳＳと判定し、ステップＳ２０７に進む。
【0086】
ステップＳ２０５（図８）では、ループ回数ｎＥが所定の回数ＮＥ（ＮＥは１以上の整数）に達したか否かを判定する。達していなかった場合にはステップＳ２０６に進む。達していた場合にはステップＳ２０８に進む。
【0087】
ステップＳ２０６（図８）では、ループ回数ｎＥに１を加算して、ステップＳ２０２に進む。また、ステップＳ２０６では、例えば、消去電圧ＶＥＲＡ０に所定のオフセット電圧ΔＶＥＲＡを加算する。従って、消去電圧ＶＥＲＡは、ループ回数ｎＥの増大と共に、オフセット電圧ΔＶＥＲＡずつ増大する。
【0088】
ステップＳ２０７（図８）では、ステータスレジスタＳＴＲ（図２）に、消去動作が正常に終了した旨のステータスデータＤＳＴを格納し、消去動作を終了する。尚、上述の通り、ステータスデータＤＳＴは、図７のステップＳ１０２において実行されるステータスリード動作によってコントローラダイＣＤ（図１）に出力される。
【0089】
【0090】
消去動作の終了に伴い、端子ＲＹ／（／ＢＹ）から出力されるレディ／ビジー信号が“Ｈ”状態の期間（レディ期間）となり、メモリダイＭＤへのアクセスが許可される。
【0091】
［消去ベリファイ動作のカウント値の取得及び保存］
記憶領域ＭＥＭ１０は、各メモリブロックＢＬＫで実行された消去動作（図８）のステップＳ２０４においてカウンタＣＮＴ（図２）でカウントされた消去ベリファイフェイルのビット数のカウント値を、例えば図７に示す様に、メモリブロックＢＬＫごとに保持する。
記憶領域ＭＥＭ１０は、各メモリブロックＢＬＫで実行された消去動作（図８）のステップＳ２０４においてカウンタＣＮＴ（図２）でカウントされた消去ベリファイフェイルのビット数のカウント値を、例えば図７に示す様に、メモリブロックＢＬＫごとに保持する。
【0092】
例えば図７に示す様に、記憶領域ＭＥＭ１０のうち、ｍ番目（ｍは０以上の整数）のメモリブロックＢＬＫ＿ｍに対応する領域には、カウント値Ｎｍが保持されている。カウント値Ｎｍは、例えば、メモリブロックＢＬＫ＿ｍに対して直近に実施した消去動作（図８）における、最後の消去ループのステップＳ２０４（図８）においてカウントされた、消去ベリファイフェイルのビット数のカウント値であっても良い。
【0093】
［書込フロー（１）］
次に、本実施形態に係る半導体記憶装置の書込フローについて説明する。図１２は、書込フロー（１）について説明するためのフローチャートである。
次に、本実施形態に係る半導体記憶装置の書込フローについて説明する。図１２は、書込フロー（１）について説明するためのフローチャートである。
【0094】
図１２には、書込フロー（１）を実行する際のコントローラダイＣＤの動作を示している。尚、以下の説明では、動作の対象となっているメモリブロックＢＬＫ＿ｍが含むメモリセルＭＣに対して書込動作を実行する例について説明する。
【0095】
ステップＳ３０１（図１２）では、コントローラダイＣＤは、記憶領域ＭＥＭ１０から、消去ベリファイフェイルのビット数のカウント値を取得する。図１２に示す例においては、記憶領域ＭＥＭ１０から、メモリブロックＢＬＫ＿ｍに対応するカウント値Ｎｍを取得する。
【0096】
ステップＳ３０２（図１２）では、コントローラダイＣＤは、カウント値Ｎｍが判定値Ｃｔｈ１未満であるか否かを判定する。カウント値Ｎｍが判定値Ｃｔｈ１未満であると判定された場合、ステップＳ３０３に進む。一方、カウント値Ｎｍが判定値Ｃｔｈ１以上であると判定された場合、ステップＳ３０５に進む。
【0097】
ステップＳ３０３（図１２）においては、コントローラダイＣＤは、メモリダイＭＤに、書込動作（図１３）を指示するコマンドを送信する。これにより、メモリダイＭＤにおいては、後述する第１プログラム動作（図１５）を含む書込動作（図１３）が実行される。
【0098】
ステップＳ３０４（図１２）においては、コントローラダイＣＤは、メモリダイＭＤに対してステータスリード動作を実行し、例えば書込動作（図１３）が正常に終了したか否かを示すステータスデータＤＳＴを取得する。
【0099】
ステップＳ３０５（図１２）においては、コントローラダイＣＤは、メモリダイＭＤに対してセットフィーチャ動作を実行し、書込動作（図１３）におけるスタートプログラム電圧ＶＰＧＭＳ１（図１５）を、スタートプログラム電圧ＶＰＧＭＳ２（図１９）へ増加させる指示を送信する。また、メモリダイＭＤに対してセットフィーチャ動作を実行し、ベリファイ電圧ＶＶＦＹ１０（図１５）をベリファイ電圧ＶＶＦＹ２０（図１９）へ増加させる指示を送信する。スタートプログラム電圧ＶＰＧＭＳ１、スタートプログラム電圧ＶＰＧＭＳ２、ベリファイ電圧ＶＶＦＹ１０及びベリファイ電圧ＶＶＦＹ２０ついてはそれぞれ後述する。セットフィーチャ動作は、コントローラダイＣＤからの指示によって、メモリダイＭＤの動作パラメータ等を調整する動作である。
【0100】
ステップＳ３０６（図１２）においては、コントローラダイＣＤは、メモリダイＭＤに、書込動作（図１３）を指示するコマンドを送信する。これにより、メモリダイＭＤにおいては、後述する第２プログラム動作（図１９）を含む書込動作（図１３）が実行される。
【0101】
ステップＳ３０７（図１２）においては、コントローラダイＣＤは、メモリダイＭＤに対してステータスリード動作を実行し、例えば書込動作（図１３）が正常に終了したか否かを示すステータスデータＤＳＴを取得する。
【0102】
ステップＳ３０８（図１２）においては、コントローラダイＣＤは、メモリダイＭＤに対してセットフィーチャ動作を実行し、書込動作（図１３）におけるスタートプログラム電圧ＶＰＧＭＳ２（図１９）を、スタートプログラム電圧ＶＰＧＭＳ１（図１５）へ低下させる指示を送信する。また、メモリダイＭＤに対してセットフィーチャ動作を実行し、ベリファイ電圧ＶＶＦＹ２０（図１９）をベリファイ電圧ＶＶＦＹ１０（図１５）へ低下させる指示を送信する。
【0103】
［書込動作］
図１３は、書込動作について説明するためのフローチャートである。図１４は、ループ回数ｎＷとプログラム電圧ＶＰＧＭ１との関係を示す図である。図１５は、第１プログラム動作を含む書込動作について説明するためのタイミングチャートである。図１６は、プログラム動作について説明するための模式的な断面図である。図１７は、ベリファイ動作について説明するための模式的な断面図である。図１８は、ループ回数ｎＷとプログラム電圧ＶＰＧＭ２との関係を示す図である。図１９は、第２プログラム動作を含む書込動作について説明するためのタイミングチャートである。
図１３は、書込動作について説明するためのフローチャートである。図１４は、ループ回数ｎＷとプログラム電圧ＶＰＧＭ１との関係を示す図である。図１５は、第１プログラム動作を含む書込動作について説明するためのタイミングチャートである。図１６は、プログラム動作について説明するための模式的な断面図である。図１７は、ベリファイ動作について説明するための模式的な断面図である。図１８は、ループ回数ｎＷとプログラム電圧ＶＰＧＭ２との関係を示す図である。図１９は、第２プログラム動作を含む書込動作について説明するためのタイミングチャートである。
【0104】
図１３には、書込動作を実行する際のメモリダイＭＤの動作を示している。尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたものを「選択メモリセルＭＣ」と呼ぶ場合がある。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。
【0105】
また、以下の説明では、選択ページＰＧに対応する複数の選択メモリセルＭＣに対して書込動作を実行する例について説明する。
【0106】
メモリダイＭＤにおいて実行される書込動作は、複数の書込ループを含む。書込ループは、それぞれ、メモリセルＭＣのしきい値電圧を増大させるプログラム動作（図１３のステップＳ４０２等）と、メモリセルＭＣのしきい値電圧を確認するベリファイ動作（図１３のステップＳ４０３等）と、を含む。
【0107】
ステップＳ４０１においては、ループ回数ｎＷが１に設定される。ループ回数ｎＷは、書込ループの回数を示す変数である。また、ステップＳ４０１においては、例えば、センスアンプユニットのラッチ回路に、メモリセルＭＣに書き込まれるデータがラッチされる。ステップＳ４０１の動作は、例えば、図１５のタイミングｔ２０１、又は、図１９のタイミングｔ３０１に実行される。
【0108】
尚、タイミングｔ２０１（図１５）及びタイミングｔ３０１（図１９）においては、書込動作の開始に伴い、端子ＲＹ／（／ＢＹ）から出力されるレディ／ビジー信号が“Ｌ”状態の期間（ビジー期間）となり、メモリダイＭＤへのアクセスが禁止される。
【0109】
【0110】
【0111】
【0112】
以下、第１プログラム動作及び第２プログラム動作の間で共通の動作については、「プログラム動作」として説明し、第１プログラム動作及び第２プログラム動作の間で異なる動作については、それぞれ「第１プログラム動作」、「第２プログラム動作」として説明する。
【0113】
プログラム動作においては、例えば図１６に示す様に、複数の選択メモリセルＭＣのうち、しきい値電圧の調整を行うものに接続されたビット線ＢＬＷに電圧ＶＳＲＣを供給する。また、複数の選択メモリセルＭＣのうち、しきい値電圧の調整を行わないものに接続されたビット線ＢＬＰに電圧ＶＤＤを供給する。以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。
【0114】
【0115】
電圧ＶＳＧＤは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧＤと電圧ＶＳＲＣとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ビット線ＢＬＷに接続されたドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0116】
一方、電圧ＶＳＧＤと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも小さい。従って、ビット線ＢＬＰに接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。
【0117】
また、プログラム動作においては、例えば図１６に示す様に、ソース線ＳＬに電圧ＶＳＲＣが供給され、ソース側選択ゲート線ＳＧＳに接地電圧ＶＳＳが供給される。これにより、ソース側選択トランジスタＳＴＳはＯＦＦ状態となる。
【0118】
また、プログラム動作においては、例えば図１５、図１６、及び、図１９に示す様に、非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、図６を参照して説明した読出パス電圧ＶＲＥＡＤよりも大きい。書込パス電圧ＶＰＡＳＳは、例えば１０Ｖ程度の電圧である。また、書込パス電圧ＶＰＡＳＳと電圧ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、書込メモリセルＭＣに、電圧ＶＳＲＣが転送される。
【0119】
また、第１プログラム動作（図１４及び図１５）においては、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭ１を供給して、メモリセルＭＣのしきい値電圧を増大させる。プログラム電圧ＶＰＧＭ１は、書込パス電圧ＶＰＡＳＳよりも大きい。
【0120】
図１４及び図１５は、２回の書込ループにおいて、それぞれ第１プログラム動作が実行される例を示している。１回目の書込ループ（ループ回数ｎＷ＝１）における第１プログラム動作（図１５のタイミングｔ２０４からタイミングｔ２０５まで）においては、選択ワード線ＷＬＳに対してスタートプログラム電圧ＶＰＧＭＳ１が、プログラム電圧ＶＰＧＭ１として供給される。また、２回目の書込ループ（ループ回数ｎＷ＝２）における第１プログラム動作（図１５のタイミングｔ２１４からタイミングｔ２１５まで）においては、選択ワード線ＷＬＳに対して、スタートプログラム電圧ＶＰＧＭＳ１にオフセット電圧ΔＶＰＧＭを加えた電圧（ＶＰＧＭＳ１＋ΔＶＰＧＭ）が、プログラム電圧ＶＰＧＭ１として供給される。
【0121】
また、第２プログラム動作（図１８及び図１９）においては、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭ２を供給して、メモリセルＭＣのしきい値電圧を増大させる。プログラム電圧ＶＰＧＭ２は、プログラム電圧ＶＰＧＭ１よりも大きい。
【0122】
図１８及び図１９は、２回の書込ループにおいて、それぞれ第２プログラム動作が実行される例を示している。１回目の書込ループ（ループ回数ｎＷ＝１）における第２プログラム動作（図１９のタイミングｔ３０４からタイミングｔ３０５まで）においては、選択ワード線ＷＬＳに対してスタートプログラム電圧ＶＰＧＭＳ２が、プログラム電圧ＶＰＧＭ２として供給される。また、２回目の書込ループ（ループ回数ｎＷ＝２）における第２プログラム動作（図１９のタイミングｔ３１４からタイミングｔ３１５まで）においては、選択ワード線ＷＬＳに対して、スタートプログラム電圧ＶＰＧＭＳ２にオフセット電圧ΔＶＰＧＭを加えた電圧（ＶＰＧＭＳ２＋ΔＶＰＧＭ）が、プログラム電圧ＶＰＧＭ２として供給される。
【0123】
ここで、図１６に示す様に、ビット線ＢＬＷに接続された半導体部１２０のチャネルは、ビット線ＢＬＷと導通しており、電圧ＶＳＲＣが供給されている。この様な半導体部１２０と選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体部１２０のチャネル中の電子がトンネル絶縁膜１３１（図５）を介して電荷蓄積膜１３２（図５）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は増大する。
【0124】
また、ビット線ＢＬＰに接続された半導体部１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＵとの容量結合によって書込パス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体部１２０と選択ワード線ＷＬＳとの間には、上記した電界よりも小さい電界しか発生しない。従って、半導体部１２０のチャネル中の電子は、電荷蓄積膜１３２（図５）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。
【0125】
ここで、スタートプログラム電圧ＶＰＧＭＳ２はスタートプログラム電圧ＶＰＧＭＳ１より大きい（図１８）。よって書込メモリセルＭＣのしきい値電圧は、第１プログラム動作より、第２プログラム動作において、より大きく増大する。
【0126】
【0127】
第１ベリファイ動作（図１５）は、上述の通り、ステップＳ３０２（図１２）において消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１未満である場合に実行される。ステップＳ４０２において第１プログラム動作が行われた場合には、ステップＳ４０３では、第１ベリファイ動作が行われる。
【0128】
第２ベリファイ動作（図１９）は、上述の通り、ステップＳ３０２（図１２）において消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１以上である場合に実行される。ステップＳ４０２において第２プログラム動作が行われた場合には、ステップＳ４０３では、第２ベリファイ動作が行われる。
【0129】
以下、第１ベリファイ動作及び第２ベリファイ動作の間で共通の動作については、「ベリファイ動作」として説明し、第１ベリファイ動作及び第２ベリファイ動作の間で異なる動作については、それぞれ「第１ベリファイ動作」、「第２ベリファイ動作」として説明する。
【0130】
第１ベリファイ動作（図１５）においては、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹ１０を供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出する。この動作は、図１５の例では、タイミングｔ２０７からタイミングｔ２０８までの期間、及び、タイミングｔ２１７からタイミングｔ２１８までの期間に実行される。
【0131】
第２ベリファイ動作（図１９）においては、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹ２０を供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出する。ベリファイ電圧ＶＶＦＹ２０は、ベリファイ電圧ＶＶＦＹ１０より大きい。この動作は、図１９の例では、タイミングｔ３０７からタイミングｔ３０８までの期間、及び、タイミングｔ３１７からタイミングｔ３１８までの期間に実行される。
【0132】
また、ベリファイ動作においては、例えば図１７に示す様に、書込み対象のメモリセルＭＣに接続されたビット線ＢＬに電圧ＶＤＤを供給し、その他のビット線ＢＬには電圧ＶＳＲＣを供給する。また、ソース線ＳＬに、電圧ＶＳＲＣを供給する。
【0133】
また、ベリファイ動作においては、例えば図１５、図１７、及び、図１９に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。上述した様に、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
【0134】
また、ベリファイ動作においては、例えば図１７に示す様に、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧを供給する。上述した様に、ソース側選択トランジスタＳＴＳのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0135】
また、ベリファイ動作においては、例えば図１５、図１７及び図１９に示す様に、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤは、電圧ＶＤＤ，電圧ＶＳＲＣよりも大きい。また、読出パス電圧ＶＲＥＡＤと電圧ＶＤＤ，電圧ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧ＶＤＤ，ＶＳＲＣが転送される。
【0136】
これにより、第１ベリファイ動作（図１５）においては、しきい値電圧がベリファイ電圧ＶＶＦＹ１０以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧がベリファイ電圧ＶＶＦＹ１０よりも大きいメモリセルＭＣはＯＦＦ状態となる。また、第２ベリファイ動作（図１９）においては、しきい値電圧がベリファイ電圧ＶＶＦＹ２０以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧がベリファイ電圧ＶＶＦＹ２０よりも大きいメモリセルＭＣはＯＦＦ状態となる。これらメモリセルＭＣのＯＮ状態／ＯＦＦ状態を、ビット線ＢＬを介してセンスアンプユニットが検出し、このメモリセルＭＣの状態を示すデータを取得する。
【0137】
ステップＳ４０４（図１３）では、ベリファイ動作の結果を判定する。例えば、ステップＳ４０３のベリファイ動作によって取得されたデータ（以下、ベリファイデータと呼ぶ場合がある。）は、ラッチ回路からカウンタＣＮＴ（図２）に順次転送される。カウンタＣＮＴは、ベリファイデータのうち、ベリファイフェイルのビット数（「１」のデータのビット数）をカウントする。ベリファイフェイルのビット数のカウントは、例えば、ステップＳ４０３の終了時に行われる。シーケンサＳＱＣは、ベリファイデータのベリファイフェイルのビット数が第１基準値Ｃｒ１未満であるか否かを判定する。
【0138】
シーケンサＳＱＣは、ベリファイデータのベリファイフェイルのビット数が第１基準値Ｃｒ１未満である場合、ベリファイＰＡＳＳと判定し、ステップＳ４０７に進む。一方、シーケンサＳＱＣは、第１ベリファイデータのベリファイフェイルのビット数が第１基準値Ｃｒ１以上である場合、ベリファイＦＡＩＬと判定し、ステップＳ４０５に進む。
【0139】
【0140】
ステップＳ４０５（図１３）では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ４０６に進む。達していた場合にはステップＳ４０８に進む。
【0141】
ステップＳ４０６（図１３）では、ループ回数ｎＷに１を加算して、ステップＳ４０２に進む。また、ステップＳ４０６では、例えば、プログラム電圧ＶＰＧＭ１又はプログラム電圧ＶＰＧＭ２に所定のオフセット電圧ΔＶＰＧＭを加算する。従って、プログラム電圧ＶＰＧＭ１又はプログラム電圧ＶＰＧＭ２は、ループ回数ｎＷの増大と共に、オフセット電圧ΔＶＰＧＭずつ増大する。
【0142】
ステップＳ４０７（図１３）では、ステータスレジスタＳＴＲ（図２）に、書込動作が正常に終了した旨のステータスデータＤＳＴを格納し、書込動作を終了する。尚、ステータスデータＤＳＴは、ステータスリード動作によってコントローラダイＣＤ（図１）に出力される。
【0143】
【0144】
書込動作の終了に伴い、端子ＲＹ／（／ＢＹ）から出力されるレディ／ビジー信号が“Ｈ”状態の期間（レディ期間）となり、メモリダイＭＤへのアクセスが許可される。
【0145】
［読出フロー（１）］
次に、本実施形態に係る半導体記憶装置の読出フロー（１）について説明する。
次に、本実施形態に係る半導体記憶装置の読出フロー（１）について説明する。
【0146】
【0147】
読出フロー（１）は、複数の読出ループを含む。読出ループにおいては、それぞれ、読出動作を指示するコマンドを送信するステップ（図２０のステップＳ４１１）と、読出データをＥＣＣ回路によりエラー訂正した結果を確認するステップ（図２０のステップＳ４１４等）と、を含む。
【0148】
【0149】
【0150】
ステップＳ４１３（図２０）においては、コントローラダイＣＤは、ＥＣＣ回路によって読出データのエラー訂正を行う。
【0151】
ステップＳ４１４（図２０）においては、コントローラダイＣＤは、ステップＳ４１３のエラー訂正における、ビットエラーカウントが所定値以上かを判定する。ビットエラーカウントが所定値以上であると判定された場合、ステップＳ４１５に進む。一方、ビットエラーカウントが所定値未満であると判定された場合、読出フロー（１）を終了する。
【0152】
ステップＳ４１５（図２０）においては、コントローラダイＣＤは、メモリダイＭＤに対してセットフィーチャ動作を実行して、再びステップＳ４１１に進む。セットフィーチャ動作においては、例えば、読出動作（図２１及び図２２）における読出電圧ＶＣＧＲ（図２１）に、所定のオフセット電圧ΔＶＣＧＲを加算する指示を送信する。読出電圧ＶＣＧＲについては後述する。
【0153】
［読出動作］
次に、本実施形態に係る半導体記憶装置の読出動作について説明する。
次に、本実施形態に係る半導体記憶装置の読出動作について説明する。
【0154】
図２１は、読出動作について説明するためのタイミングチャートである。図２２は、読出動作について説明するための模式的な断面図である。尚、以下の説明においては、各メモリセルＭＣが１ビットのデータを記憶し、読出動作に際して１通りの読出電圧が使用される例について説明する。
【0155】
【0156】
タイミングｔ４０１及びタイミングｔ４１１（図２１）においては、１回目及び２回目の読出ループの開始に伴い、端子ＲＹ／（／ＢＹ）から出力されるレディ／ビジー信号が“Ｌ”状態の期間（ビジー期間）となり、メモリダイＭＤへのアクセスが禁止される。
【0157】
読出動作（図２１）においては、選択ワード線ＷＬＳに読出電圧ＶＣＧＲ、又は、読出電圧ＶＣＧＲ＋ΔＶＣＧＲを供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。読出電圧ＶＣＧＲは、読出パス電圧ＶＲＥＡＤよりも小さい。この動作は、図２１の例では、タイミングｔ４０２からタイミングｔ４０３までの期間、及び、タイミングｔ４１２からタイミングｔ４１３までの期間に実行される。
【0158】
また、読出動作においては、例えば図２２に示す様に、ビット線ＢＬに電圧ＶＤＤを供給する。また、ソース線ＳＬに、電圧ＶＳＲＣを供給する。
【0159】
また、読出動作においては、例えば図２１及び図２２に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。上述した様に、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
【0160】
また、読出動作においては、例えば図２２に示す様に、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧを供給する。上述した様に、ソース側選択トランジスタＳＴＳのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0161】
また、読出動作においては、例えば図２１及び図２２に示す様に、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給する。これにより、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧ＶＤＤ，ＶＳＲＣが転送される。
【0162】
これにより、読出動作においては、しきい値電圧が読出電圧ＶＣＧＲ以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧が読出電圧ＶＣＧＲよりも大きいメモリセルＭＣはＯＦＦ状態となる。これらメモリセルＭＣのＯＮ状態／ＯＦＦ状態を、ビット線ＢＬを介してセンスアンプユニットが検出し、このメモリセルＭＣの状態を示すデータを取得する。
【0163】
タイミングｔ４０４及びタイミングｔ４１４（図２１）においては、読出動作の終了に伴い、端子ＲＹ／（／ＢＹ）から出力されるレディ／ビジー信号が“Ｈ”状態の期間（レディ期間）となり、メモリダイＭＤへのアクセスが許可される。
【0164】
［比較例］
次に、比較例に係る半導体記憶装置について説明する。
次に、比較例に係る半導体記憶装置について説明する。
【0165】
比較例に係る書込フローでは、図１２のステップＳ３０３及びステップＳ３０４に対応する動作を実行し、その他の動作を実行しない。
【0166】
また、比較例に係る消去フローでは、図８のステップＳ２０４に対応する動作においてカウンタＣＮＴ（図２）でカウントされた消去ベリファイフェイルのビット数のカウント値に基づいて、消去電圧ＶＥＲＡ０（図９）を増大させる。
【0167】
【0168】
図２３（ａ）には、データ“１”に対応するメモリセルＭＣのしきい値電圧分布として、分布ＤＳ１０（点線）及び分布ＤＳ１１（実線）を示している。分布ＤＳ１０は、メモリセルＭＣの特性が劣化する前の状態に対応している。分布ＤＳ１１は、メモリセルＭＣへ書込動作及び消去動作を繰り返し実行し、これによってメモリセルＭＣの特性が劣化した後の状態に対応している。分布ＤＳ１１は、分布ＤＳ１０と比較して、分布幅が広く、また、電圧の平均値が高い。
【0169】
しきい値電圧分布のこの様な変化は、例えば、ゲート絶縁膜１３０（図５）へ比較的高い電圧が供給される書込動作及び消去動作を繰り返すことで、トンネル絶縁膜１３１（図５）の内部により多くの結晶欠陥等が生じ、トンネル絶縁膜１３１に多くの電子がトラップされることにより起こる。トンネル絶縁膜１３１の内部に多くの電子がトラップされた場合、メモリセルＭＣのしきい値電圧がこれら電子の影響により増加するため、図２３（ａ）に示す様な分布ＤＳ１０から分布ＤＳ１１への変化が生じる。
【0170】
分布ＤＳ１１に対応する複数のメモリセルＭＣのうちの一部は、読出電圧ＶＣＧＲよりも大きいしきい値電圧を有する。従って、この様なメモリセルＭＣに対して読出動作を実行すると、データ“１”ではなく、データ“０”が読み出されてしまう。
【0171】
そこで、比較例においては、メモリセルＭＣの特性が劣化した後、消去動作時に供給する消去電圧ＶＥＲＡを増加させ、より多くの正孔を電荷蓄積膜１３２（図５）中に注入する。消去電圧ＶＥＲＡを増加させることで、例えば図２３（ｂ）において分布ＤＳ２１で示す様に、しきい値電圧分布を消去ベリファイ電圧ＶＶＦＹＥｒより低い分布とすることができる。
【0172】
しかしながら、消去電圧ＶＥＲＡを増加させ、より多くの正孔を電荷蓄積膜１３２（図５）中に注入した場合、更に多くの結晶欠陥等がトンネル絶縁膜１３１に生じてしまうことがあった。この様な場合、データ保持特性が劣化するなど、メモリセルＭＣの信頼性を損なう場合があった。
【0173】
【0174】
図２４（ａ）には、データ“１”に対応するメモリセルＭＣのしきい値電圧分布として、分布ＤＳ１０（点線）を示している。本実施形態においては、この様な分布ＤＳ１０から、データ“０”に対応する分布ＤＳ１２への書込動作において、スタートプログラム電圧ＶＰＧＭＳ１を用いている。
【0175】
一方、図２４（ｂ）には、データ“１”に対応するメモリセルＭＣのしきい値電圧分布として、分布ＤＳ１０（点線）及び分布ＤＳ１１（実線）を示している。
【0176】
本実施形態においては、メモリセルＭＣの特性が劣化しても、消去動作時に供給する消去電圧ＶＥＲＡを増加させない。
【0177】
本実施形態では、データ“１”に対応するしきい値電圧分布が、高い電圧側へ移動したか否かを、図１２のステップＳ３０２において、消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１以上であるか否かにより判別する。
【0178】
また、本実施形態では、データ“１”に対応するしきい値電圧分布が、高い電圧側へ移動した場合に、書込動作において、スタートプログラム電圧ＶＰＧＭＳ１よりも大きいスタートプログラム電圧ＶＰＧＭＳ２を選択ワード線ＷＬＳに供給する。これにより、データ“０”に対応するしきい値電圧分布を、より高い電圧側へ移動させることが可能である。
【0179】
例えば、図２４には、スタートプログラム電圧ＶＰＧＭＳ２によってデータ“０”が書き込まれたメモリセルＭＣのしきい値分布として、分布ＤＳ２２を示している。分布ＤＳ２２は、分布ＤＳ１２と比較して、電圧の平均値が高い。
【0180】
これにより、書込動作及び消去動作を繰り返し実行し、メモリセルＭＣの特性が劣化した後においても、データ“１”に対応するしきい値電圧分布（分布ＤＳ１１）と、データ“０”に対応するメモリセルＭＣのしきい値電圧分布（分布ＤＳ２２）と、が分離され、データの判別が可能となる。よって、メモリセルＭＣの特性の劣化後も、消去動作時に供給する消去電圧ＶＥＲＡを増加させることなく、メモリセルＭＣの良好なデータ保持特性を維持できる。
【0181】
【0182】
［読出フロー（２）］
図２５には、本変形例の読出フロー（２）を実行する際のコントローラダイＣＤの動作を示している。尚、以下の説明では、動作の対象となっているメモリブロックＢＬＫ＿ｍが含む選択メモリセルＭＣに対して読出フロー（２）を実行する例について説明する。
図２５には、本変形例の読出フロー（２）を実行する際のコントローラダイＣＤの動作を示している。尚、以下の説明では、動作の対象となっているメモリブロックＢＬＫ＿ｍが含む選択メモリセルＭＣに対して読出フロー（２）を実行する例について説明する。
【0183】
ステップＳ５０１（図２５）では、記憶領域ＭＥＭ１０から、消去ベリファイ動作のカウント値を取得する。図２５に示す例においては、記憶領域ＭＥＭ１０から、メモリブロックＢＬＫ＿ｍに対応するカウント値Ｎｍを取得する。
【0184】
ステップＳ５０２（図２５）では、コントローラダイＣＤは、カウント値Ｎｍが判定値Ｃｔｈ１未満であるか否かを判定する。カウント値Ｎｍが判定値Ｃｔｈ１未満であると判定された場合、ステップＳ５０３に進む。一方、カウント値Ｎｍが判定値Ｃｔｈ１以上であると判定された場合、ステップＳ５０４に進む。
【0185】
【0186】
【0187】
ステップＳ５０５（図２５）においては、コントローラダイＣＤは、メモリダイＭＤに、読出動作を指示するコマンドを送信する。これにより、メモリダイＭＤにおいては、後述する読出動作（２）（図２６）が実行される。
【0188】
ステップＳ５０６（図２５）においては、コントローラダイＣＤは、メモリダイＭＤに、読出電圧ＶＣＧＲ２を読出電圧ＶＣＧＲへ低下させる指示を送信する。
【0189】
［読出動作（２）］
図２６は、本変形例において、読出動作（２）を実行する際のメモリダイＭＤの動作を示している。
図２６は、本変形例において、読出動作（２）を実行する際のメモリダイＭＤの動作を示している。
【0190】
読出動作（２）（図２６）は、基本的には読出動作（図２１）のタイミングｔ４０１～タイミングｔ４０４と同様の動作である。例えば、読出動作（２）（図２６）のタイミングｔ５０１、タイミングｔ５０３、及び、タイミングｔ５０４は、読出動作（図２１）のタイミングｔ４０１、タイミングｔ４０３、及び、タイミングｔ４０４と同様の動作を行う。しかしながら、読出動作（２）のタイミングｔ５０２においては、選択ワード線ＷＬＳに読出電圧ＶＣＧＲ２が供給される（図２６）。読出電圧ＶＣＧＲ２は読出電圧ＶＣＧＲよりも大きい。
【0191】
［効果］
図２４（ｂ）を用いて説明した様に、高いスタートプログラム電圧ＶＰＧＭＳ２を用いて書込動作を行った場合、データ“０”に対応するメモリセルＭＣのしきい値電圧分布（図２４（ｂ）の分布ＤＳ２２）も高い電圧側へ移動する。この様な場合、分布ＤＳ２２の増加に対応して、読出電圧を読出電圧ＶＣＧＲから読出電圧ＶＣＧＲ２へ増加させることで、最適な読出レベルとすることができる。これにより、例えば、図２０のステップＳ４１４を用いて説明した様な、ＥＣＣ回路によるエラー訂正においてビットエラーカウントが多数発生することを抑制できる。よって、本変形例においては、より高速にデータの読出しを行うことができる。
図２４（ｂ）を用いて説明した様に、高いスタートプログラム電圧ＶＰＧＭＳ２を用いて書込動作を行った場合、データ“０”に対応するメモリセルＭＣのしきい値電圧分布（図２４（ｂ）の分布ＤＳ２２）も高い電圧側へ移動する。この様な場合、分布ＤＳ２２の増加に対応して、読出電圧を読出電圧ＶＣＧＲから読出電圧ＶＣＧＲ２へ増加させることで、最適な読出レベルとすることができる。これにより、例えば、図２０のステップＳ４１４を用いて説明した様な、ＥＣＣ回路によるエラー訂正においてビットエラーカウントが多数発生することを抑制できる。よって、本変形例においては、より高速にデータの読出しを行うことができる。
【0192】
［第１実施形態の変形例２］
第１実施形態に係る書込フロー（図１２）においては、消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１未満である場合に、ステップＳ３０５のセットフィーチャ動作を実行しないことによって、スタートプログラム電圧ＶＰＧＭＳ１及びベリファイ電圧ＶＶＦＹ１０を選択し、これによって第１プログラム動作及び第１ベリファイ動作を選択する。また、消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１以上である場合に、ステップＳ３０５のセットフィーチャ動作を実行することによって、スタートプログラム電圧ＶＰＧＭＳ２及びベリファイ電圧ＶＶＦＹ２０を選択し、これによって第２プログラム動作及び第２ベリファイ動作を選択する。
第１実施形態に係る書込フロー（図１２）においては、消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１未満である場合に、ステップＳ３０５のセットフィーチャ動作を実行しないことによって、スタートプログラム電圧ＶＰＧＭＳ１及びベリファイ電圧ＶＶＦＹ１０を選択し、これによって第１プログラム動作及び第１ベリファイ動作を選択する。また、消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１以上である場合に、ステップＳ３０５のセットフィーチャ動作を実行することによって、スタートプログラム電圧ＶＰＧＭＳ２及びベリファイ電圧ＶＶＦＹ２０を選択し、これによって第２プログラム動作及び第２ベリファイ動作を選択する。
【0193】
しかしながら、この様な方法はあくまでも例示に過ぎず、第１プログラム動作及び第１ベリファイ動作と、第２プログラム動作及び第２ベリファイ動作と、の一方を選択する方法は、適宜調整可能である。例えば、メモリダイＭＤが、所定のコマンドの受信に応じて第１プログラム動作及び第１ベリファイ動作を含む書込動作を実行し、他のコマンドの受信に応じて第２プログラム動作及び第２ベリファイ動作を含む書込動作を実行する様にしても良い。
【0194】
以下、第１実施形態の変形例２として、この様な例について説明する。
【0195】
【0196】
【0197】
ステップＳ６０１、ステップＳ６０２、ステップＳ６０４、及び、ステップＳ６０６（図２７）は、それぞれステップＳ３０１、ステップＳ３０２、ステップＳ３０４、及び、ステップＳ３０７（図１２）と同様の動作である。
【0198】
一方、書込フロー（２）（図２７）において、コントローラダイＣＤは、書込フローのステップＳ３０３（図１２）のかわりにステップＳ６０３（図２７）を行う。また、ステップＳ３０５、ステップＳ３０６、ステップＳ３０８（図１２）のかわりに、ステップＳ６０５（図２７）を行う。
【0199】
ステップＳ６０３（図２７）においては、コントローラダイＣＤは、メモリダイＭＤに、コマンドＣ１００を送信する。これにより、メモリダイＭＤでは、スタートプログラム電圧ＶＰＧＭＳ１を供給する第１プログラム動作（図１５）、及び、第１ベリファイ動作を含む書込動作が実行される。
【0200】
ステップＳ６０５（図２７）においては、コントローラダイＣＤは、メモリダイＭＤに、コマンドＣ１００とは異なるコマンドＣ１０１を送信する。これにより、メモリダイＭＤでは、スタートプログラム電圧ＶＰＧＭＳ２を供給する第２プログラム動作（図１９）、及び、第２ベリファイ動作を含む書込動作が実行される。
【0201】
［第１実施形態の変形例３］
上述した第１実施形態において、メモリダイＭＤで実行される書込動作（図１３）は、複数の書込ループを備え、また書込ループはそれぞれベリファイ動作を含んでいた。これに対し、本変形例では、書込動作（図１３）のかわりに、書込動作（２）（図２８）を実行する。書込動作（２）（図２８）では、プログラム動作を１回しか行わず、またベリファイ動作を行わない。
上述した第１実施形態において、メモリダイＭＤで実行される書込動作（図１３）は、複数の書込ループを備え、また書込ループはそれぞれベリファイ動作を含んでいた。これに対し、本変形例では、書込動作（図１３）のかわりに、書込動作（２）（図２８）を実行する。書込動作（２）（図２８）では、プログラム動作を１回しか行わず、またベリファイ動作を行わない。
【0202】
［書込動作（２）］
図２８は、第１実施形態の変形例３について説明するためのフローチャートである。図２８には、書込動作（２）を実行する際のメモリダイＭＤの動作を示している。図２９は、第１実施形態の変形例３について説明するためのタイミングチャートである。図２９は、１回のプログラム動作において、それぞれ第１ｂプログラム動作又は第２ｂプログラム動作が実行される例を示している。
図２８は、第１実施形態の変形例３について説明するためのフローチャートである。図２８には、書込動作（２）を実行する際のメモリダイＭＤの動作を示している。図２９は、第１実施形態の変形例３について説明するためのタイミングチャートである。図２９は、１回のプログラム動作において、それぞれ第１ｂプログラム動作又は第２ｂプログラム動作が実行される例を示している。
【0203】
尚、本変形例においてコントローラダイＣＤは、例えば第１実施形態に係る書込フロー（図１２）と、基本的には同様の書込フローを実行する。ただし、本変形例では、ステップＳ３０４，Ｓ３０７を省略しても良い。書込動作（２）は、例えば図１２のステップＳ３０３又はＳ３０６において、コントローラダイＣＤからメモリダイＭＤへ指示される。
【0204】
書込動作（２）の開始に伴い、タイミングｔ６０１（図２９）においては、端子ＲＹ／（／ＢＹ）から出力されるレディ／ビジー信号が“Ｌ”状態の期間（ビジー期間）となり、メモリダイＭＤへのアクセスが禁止される。
【0205】
書込動作（２）におけるステップＳ７０１では、プログラム動作が実行される。プログラム動作においては、図２９のタイミングｔ６０４からタイミングｔ６０５までにおいて、第１ｂプログラム動作及び第２ｂプログラム動作のうちいずれか１つが実行される。
【0206】
【0207】
【0208】
【0209】
［第２実施形態］
第１実施形態では、図１２のステップＳ３０２において、コントローラダイＣＤが、データ“１”に対応するメモリセルＭＣのしきい値電圧分布が高い電圧側へ変化しているか否かを、消去ベリファイ動作のカウント値Ｎｍで判定していた。また、図７のステップＳ１０４において、コントローラダイＣＤが、そのカウント値Ｎｍを、コントローラダイＣＤ中の記憶領域ＭＥＭ１０へ保存していた。
第１実施形態では、図１２のステップＳ３０２において、コントローラダイＣＤが、データ“１”に対応するメモリセルＭＣのしきい値電圧分布が高い電圧側へ変化しているか否かを、消去ベリファイ動作のカウント値Ｎｍで判定していた。また、図７のステップＳ１０４において、コントローラダイＣＤが、そのカウント値Ｎｍを、コントローラダイＣＤ中の記憶領域ＭＥＭ１０へ保存していた。
【0210】
しかしながら、この様な方法はあくまでも例示に過ぎず、メモリセルＭＣのしきい値電圧分布が高い電圧側へ変化しているか否かを判定するための値は、消去ベリファイ動作のカウント値Ｎｍでなくても良い。例えば、コントローラダイＣＤからメモリダイＭＤへ書込動作を指示した際、メモリダイＭＤで書込動作（図１３）が実行される前に、メモリダイＭＤでプリリード動作を実行し、プリリード動作によって取得されたカウント値を利用しても良い。
【0211】
また、メモリセルＭＣのしきい値電圧分布が高い電圧側へ変化しているか否かを判定するのは、コントローラダイＣＤではなく、メモリダイＭＤ中の構成（例えば、シーケンサＳＱＣ）であっても良い。
【0212】
以下、第２実施形態として、この様な例について説明する。
【0213】
［書込フロー（３）］
図３０は、第２実施形態について説明するためのフローチャートである。図３０には、本実施形態に係る書込フロー（３）を実行する際のメモリダイＭＤの動作を示している。書込フロー（３）は、コントローラダイＣＤからメモリダイＭＤへ書込動作を指示するコマンドが送信された場合等に開始される。
図３０は、第２実施形態について説明するためのフローチャートである。図３０には、本実施形態に係る書込フロー（３）を実行する際のメモリダイＭＤの動作を示している。書込フロー（３）は、コントローラダイＣＤからメモリダイＭＤへ書込動作を指示するコマンドが送信された場合等に開始される。
【0214】
ステップＳ８０１においては、メモリダイＭＤにおいてプリリード動作が実行される。
【0215】
尚、プリリード動作の開始に伴い、端子ＲＹ／（／ＢＹ）から出力されるレディ／ビジー信号が“Ｌ”状態の期間（ビジー期間）となり、メモリダイＭＤへのアクセスが禁止される。
【0216】
プリリード動作は、消去ベリファイ動作（図９及び図１１）と同様の動作である。プリリード動作により、図１１に示す例と同様に、しきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒ以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧が消去ベリファイ電圧ＶＶＦＹＥｒよりも大きいメモリセルＭＣはＯＦＦ状態となる。これらメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。
【0217】
【0218】
メモリセルＭＣがＯＮ状態である場合、ラッチ回路には、「１」のデータが格納される。また、メモリセルＭＣがＯＦＦ状態である場合、ラッチ回路には、「０」のデータが格納される。上述した様に、「１」のデータのビットを、プリリードパスのビットといい、「０」のデータのビットを、プリリードフェイルのビットという場合がある。
【0219】
ステップＳ８０２（図３０）では、プリリード動作の結果を判定する。例えば、ステップＳ８０１のプリリード動作によって取得されたデータ（以下、プリリードデータと呼ぶ場合がある。）は、ラッチ回路からカウンタＣＮＴ（図２）に順次転送される。カウンタＣＮＴは、プリリードデータのうち、プリリードフェイルのビット数（「０」のデータのビット数）をカウントする。プリリードフェイルのビット数であるカウント値Ｎｎは、例えばシーケンサＳＱＣに転送される。
【0220】
シーケンサＳＱＣは、プリリード動作のカウント値Ｎｎ（プリリードフェイルのビット数）が判定値Ｃｔｈ２未満であるか否かを判定する。カウント値Ｎｎが判定値Ｃｔｈ２未満であると判定された場合、ステップＳ８０３に進む。一方カウント値Ｎｎが判定値Ｃｔｈ２以上である場合、ステップＳ８０４に進む。
【0221】
ステップＳ８０３（図３０）においては、メモリダイＭＤにおいて、前述した第１プログラム動作（図１５）及び第１ベリファイ動作を含む書込動作（図１３）が実行される。例えば、ループ回数ｎＷが１の第１プログラム動作（図１３のステップＳ４０２）及び第１ベリファイ動作（図１３のステップＳ４０４）においては、スタートプログラム電圧ＶＰＧＭＳ１及びベリファイ電圧ＶＶＦＹ１０がそれぞれ選択ワード線ＷＬＳに供給される。
【0222】
ステップＳ８０４（図３０）においては、シーケンサＳＱＣは、書込動作（図１３）のプログラム動作において選択ワード線ＷＬＳに供給するスタートプログラム電圧ＶＰＧＭＳ１を、スタートプログラム電圧ＶＰＧＭＳ２へ増加させる。また、シーケンサＳＱＣは、書込動作（図１３）のベリファイ動作において選択ワード線ＷＬＳに供給するベリファイ電圧ＶＶＦＹ１０を、ベリファイ電圧ＶＶＦＹ２０へ増加させる。
【0223】
ステップＳ８０５（図３０）においては、メモリダイＭＤにおいて、前述した第２プログラム動作（図１９）及び第２ベリファイ動作を含む書込動作（図１３）が実行される。例えば、ループ回数ｎＷが１の第２プログラム動作（図１３のステップＳ４０２）及び第２ベリファイ動作（図１３のステップＳ４０４）においては、スタートプログラム電圧ＶＰＧＭＳ２及びベリファイ電圧ＶＶＦＹ２０がそれぞれ選択ワード線ＷＬＳに供給される。
【0224】
ステップＳ８０６（図３０）において、シーケンサＳＱＣは、スタートプログラム電圧ＶＰＧＭＳ２を、スタートプログラム電圧ＶＰＧＭＳ１へ低減させる。また、シーケンサＳＱＣは、ベリファイ電圧ＶＶＦＹ２０を、ベリファイ電圧ＶＶＦＹ１０へ低減させる。
【0225】
これらプリリード動作及び書込動作の終了に伴い、端子ＲＹ／（／ＢＹ）から出力されるレディ／ビジー信号が“Ｈ”状態の期間（レディ期間）となり、メモリダイＭＤへのアクセスが許可される。
【0226】
［第２実施形態の変形例１］
第２実施形態に係る書込フロー（３）（図３０）においては、ステップＳ８０３及びステップＳ８０５によって、第１実施形態において説明した書込動作（図１３）が実行されていた。この書込動作（図１３）は、複数の書込ループを備え、また書込ループはそれぞれベリファイ動作を含んでいた。
第２実施形態に係る書込フロー（３）（図３０）においては、ステップＳ８０３及びステップＳ８０５によって、第１実施形態において説明した書込動作（図１３）が実行されていた。この書込動作（図１３）は、複数の書込ループを備え、また書込ループはそれぞれベリファイ動作を含んでいた。
【0227】
これに対し、本変形例では、ステップＳ８０３及びステップＳ８０５において、第１実施形態の変形例３において説明した書込動作（２）（図２８及び図２９）と同様の動作を実行する。書込動作（２）（図２８及び図２９）では、第１ｂプログラム動作及び第２ｂプログラム動作のいずれかを１回のみ行い、またベリファイ動作を行わない。
【0228】
［第３実施形態］
第１実施形態及び第２実施形態では、データ“１”に対応するメモリセルＭＣのしきい値電圧分布が高い電圧側へ変化しているか否かを、消去ベリファイ動作のカウント値Ｎｍ及びプリリード動作のカウント値Ｎｎによって、それぞれ判定していた。
第１実施形態及び第２実施形態では、データ“１”に対応するメモリセルＭＣのしきい値電圧分布が高い電圧側へ変化しているか否かを、消去ベリファイ動作のカウント値Ｎｍ及びプリリード動作のカウント値Ｎｎによって、それぞれ判定していた。
【0229】
しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、メモリセルＭＣへの書込動作及び消去動作の実行回数が一定値を超えた場合、データ“１”に対応するしきい値電圧分布が既に高い電圧側へ変化している可能性が高い。従って、消去ベリファイ動作のカウント値Ｎｍ及びプリリード動作のカウント値Ｎｎのかわりに、メモリセルＭＣへの、書込動作及び消去動作の少なくとも一方の実行回数に基づいて、上記判定を行っても良い。
【0230】
以下、第３実施形態として、この様な例について説明する。
【0231】
尚、本実施形態において、コントローラダイＣＤは記憶領域ＭＥＭ３０を備える。また、本実施形態において、各メモリブロックＢＬＫにおいて実行された消去動作の回数は、記憶領域ＭＥＭ３０へメモリブロックＢＬＫごとに保存されている。
【0232】
【0233】
ステップＳ９０１（図３１）では、記憶領域ＭＥＭ３０から、メモリブロックＢＬＫ＿ｍにおける消去動作の実行回数を取得する。図３１に示す例においては、記憶領域ＭＥＭ３０から、メモリブロックＢＬＫ＿ｍにおける消去動作の実行回数Ｃｍを取得する。
【0234】
ステップＳ９０２（図３１）では、実行回数Ｃｍが、判定値Ｃｔｈ３未満であるか否かを判定する。実行回数Ｃｍが判定値Ｃｔｈ３未満であると判定された場合、ステップＳ９０３に進む。一方、実行回数Ｃｍが判定値Ｃｔｈ３以上であると判定された場合、ステップＳ９０５に進む。
【0235】
ステップＳ９０３（図３１）においては、コントローラダイＣＤは、メモリダイＭＤに、書込動作（図１３）を指示するコマンドを送信する。これにより、メモリダイＭＤにおいては、例えば前述した第１プログラム動作（図１５）を含む書込動作（図１３）が実行される。
【0236】
ステップＳ９０４（図３１）においては、コントローラダイＣＤは、メモリダイＭＤに対してステータスリード動作を実行し、例えば書込動作（図１３）が正常に終了したか否かを示すステータスデータＤＳＴを取得する。
【0237】
ステップＳ９０５（図３１）においては、コントローラダイＣＤは、メモリダイＭＤに対してセットフィーチャ動作を実行し、書込動作（図１３）におけるスタートプログラム電圧ＶＰＧＭＳ１（図１５）を、スタートプログラム電圧ＶＰＧＭＳ２（図１９）へ増加させる指示を送信する。また、同様に、ベリファイ電圧ＶＶＦＹ１０をベリファイ電圧ＶＶＦＹ２０へ増加させる指示を送信する。
【0238】
ステップＳ９０６（図３１）においては、コントローラダイＣＤは、メモリダイＭＤに、書込動作（図１３）を指示するコマンドを送信する。これにより、メモリダイＭＤにおいては、例えば前述した第２プログラム動作（図１９）を含む書込動作（図１３）が実行される。
【0239】
ステップＳ９０７（図３１）においては、コントローラダイＣＤは、メモリダイＭＤに対してステータスリード動作を実行し、例えば書込動作（図１３）が正常に終了したか否かを示すステータスデータＤＳＴを取得する。
【0240】
ステップＳ９０８（図３１）においては、コントローラダイＣＤは、メモリダイＭＤに対してセットフィーチャ動作を実行し、書込動作（図１３）におけるスタートプログラム電圧ＶＰＧＭＳ２（図１９）をスタートプログラム電圧ＶＰＧＭＳ１（図１５）へ低下させる指示を送信する。また、同様に、ベリファイ電圧ＶＶＦＹ２０（図１９）をベリファイ電圧ＶＶＦＹ１０（図１５）へ低下させる指示を送信する。
【0241】
［第３実施形態の変形例１］
本変形例においては、第１実施形態の変形例１において説明した読出フロー（２）（図２５）と基本的には同様の読出動作を実行する。
本変形例においては、第１実施形態の変形例１において説明した読出フロー（２）（図２５）と基本的には同様の読出動作を実行する。
【0242】
しかしながら、本変形例においては、ステップＳ５０１（図２５）に対応するステップにおいて、記憶領域ＭＥＭ１０からメモリブロックＢＬＫ＿ｍに対応するカウント値Ｎｍを取得するかわりに、記憶領域ＭＥＭ３０（図３１）から、メモリブロックＢＬＫ＿ｍに対応する実行回数Ｃｍを取得する。
【0243】
また、本変形例においては、ステップＳ５０２（図２５）に対応するステップにおいて、コントローラダイＣＤは、実行回数Ｃｍが判定値Ｃｔｈ３未満であるか否かを判定する。実行回数Ｃｍが判定値Ｃｔｈ３未満であると判定された場合、ステップＳ５０３（図２５）に進む。一方、実行回数Ｃｍが判定値Ｃｔｈ３以上であると判定された場合、ステップＳ５０４（図２５）に進む。
【0244】
［第３実施形態の変形例２］
第３実施形態に係る書込フロー（４）（図３１）においては、ステップＳ９０３及びステップＳ９０６による書込動作の指示により、例えば、第１実施形態において説明した書込動作（図１３）がメモリダイＭＤにおいて実行されていた。この書込動作（図１３）は、複数の書込ループを備え、また書込ループはそれぞれベリファイ動作を含んでいた。
第３実施形態に係る書込フロー（４）（図３１）においては、ステップＳ９０３及びステップＳ９０６による書込動作の指示により、例えば、第１実施形態において説明した書込動作（図１３）がメモリダイＭＤにおいて実行されていた。この書込動作（図１３）は、複数の書込ループを備え、また書込ループはそれぞれベリファイ動作を含んでいた。
【0245】
これに対し、本変形例では、ステップＳ９０３及びステップＳ９０６による書込動作の指示により、第１実施形態の変形例３において説明した書込動作（２）（図２８及び図２９）と同様の動作を実行する。この書込動作（２）では、第１ｂプログラム動作及び第２ｂプログラム動作のいずれかを１回のみ行い、またベリファイ動作を行わない。
【0246】
［第４実施形態］
第１実施形態から第３実施形態では、１ビットのデータが記録されるメモリセルＭＣ（図６）について説明した。
第１実施形態から第３実施形態では、１ビットのデータが記録されるメモリセルＭＣ（図６）について説明した。
【0247】
第４実施形態では、複数ビットのデータが記録されるメモリセルＭＣ（図３２）に対して、最も低いしきい値電圧に対応するＥｒステートのしきい値電圧分布が、高い電圧側へ変化しているか否かを判定する。
【0248】
この判定においては、上述の様に、消去ベリファイ動作（図１２）のカウント値Ｎｍ、プリリード動作（図３０）のカウント値Ｎｎ、及び、消去動作の実行回数Ｃｍ（図３１）のうちの１つを利用した判定方法を用いても良い。また、判定の結果、しきい値電圧分布が高い電圧側へ変化していない場合はスタートプログラム電圧ＶＰＧＭＳ１４を、変化している場合はスタートプログラム電圧ＶＰＧＭＳ１４より大きいスタートプログラム電圧ＶＰＧＭＳ２４を、選択ワード線ＷＬＳに供給する。
【0249】
［複数ビットを記録するメモリセルＭＣのしきい値電圧］
まず、図３２を参照して、複数ビットのデータを記録するメモリセルＭＣのしきい値電圧について説明する。図３２では、例として、３ビットのデータを記録するメモリセルＭＣのしきい値電圧を示している。
まず、図３２を参照して、複数ビットのデータを記録するメモリセルＭＣのしきい値電圧について説明する。図３２では、例として、３ビットのデータを記録するメモリセルＭＣのしきい値電圧を示している。
【0250】
図３２（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図３２（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。図３２（ｃ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の他の例を示す表である。
【0251】
図３２（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。また、例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＡより大きく、ベリファイ電圧ＶＶＦＹＢより小さい。また、例えば、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＢより大きく、ベリファイ電圧ＶＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧ＶＶＦＹＣ～ベリファイ電圧ＶＶＦＹＦより大きく、ベリファイ電圧ＶＶＦＹＤ～ベリファイ電圧ＶＶＦＹＧより小さい。また、例えば、Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＧより大きく、読出パス電圧ＶＲＥＡＤより小さい。読出パス電圧ＶＲＥＡＤは、例えば９Ｖ程度の電圧である。
【0252】
また、図３２（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読出電圧ＶＣＧＡＲが設定されている。また、Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読出電圧ＶＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読出電圧ＶＣＧＢＲ～読出電圧ＶＣＧＧＲが設定されている。
【0253】
例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
【0254】
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。
【0255】
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
【0256】
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。
【0257】
尚、図３２（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＢＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－３－３コードと呼ぶ場合がある。
【0258】
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
【0259】
例えば、図３２（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧ＶＣＧＢＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは４つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－２－４コードと呼ぶ場合がある。
【0260】
［複数ビットの書込フロー］
コントローラダイＣＤは、例えばＥｒステート（図３２（ａ））のしきい値電圧分布が、高い電圧側へ変化しているか否かを判定する。この判定を含む書込フローとして、第１～第３実施形態で説明した書込フローのうち、いずれかを用いても良い。
コントローラダイＣＤは、例えばＥｒステート（図３２（ａ））のしきい値電圧分布が、高い電圧側へ変化しているか否かを判定する。この判定を含む書込フローとして、第１～第３実施形態で説明した書込フローのうち、いずれかを用いても良い。
【0261】
尚、以下では、コントローラダイＣＤは、消去ベリファイ動作のカウント値Ｎｍを判定する書込フロー（図１２）において、書込動作を行う例を説明する。
【0262】
【0263】
複数ビットの書込動作は、例えば書込動作（図１３）と同様のステップを含む。
【0264】
複数ビットの書込動作の開始に伴い、タイミングｔ７００（図３３）においては、端子ＲＹ／（／ＢＹ）から出力されるレディ／ビジー信号が“Ｌ”状態の期間（ビジー期間）となり、メモリダイＭＤへのアクセスが禁止される。
【0265】
【0266】
ステップＳ４０２では、プログラム動作が実行される。プログラム動作においては、第１ｃプログラム動作及び第２ｃプログラム動作（図３３）のいずれかが実行される。
【0267】
第１ｃプログラム動作（図３３）は、例えば、コントローラダイＣＤが消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１未満であると判断し（図１２）、メモリダイＭＤに、スタートプログラム電圧ＶＰＧＭＳ１４が供給された場合の動作である。
【0268】
第２ｃプログラム動作（図３３）は、コントローラダイＣＤが消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１以上であると判断し（図１２）、メモリダイＭＤに、通常のスタートプログラム電圧ＶＰＧＭＳ１４より大きいスタートプログラム電圧ＶＰＧＭＳ２４が供給された場合の動作である。
【0269】
第１ｃプログラム動作及び第２ｃプログラム動作は、基本的には第１プログラム動作及び第２プログラム動作と同様の動作である。
【0270】
一方、ループ回数ｎＷ＝１の第１ｃプログラム動作（図３３のタイミングｔ７０３からタイミングｔ７０４の実線）においては、選択ワード線ＷＬＳにスタートプログラム電圧ＶＰＧＭＳ１４を供給する。スタートプログラム電圧ＶＰＧＭＳ１４は、書込パス電圧ＶＰＡＳＳよりも大きい。
【0271】
また、ループ回数ｎＷ＝１の第２ｃプログラム動作（図３３のタイミングｔ７０３からタイミングｔ７０４の破線）においては、選択ワード線ＷＬＳにスタートプログラム電圧ＶＰＧＭ２４を供給する。スタートプログラム電圧ＶＰＧＭ２４は、スタートプログラム電圧ＶＰＧＭＳ１４よりも大きい。
【0272】
タイミングｔ７０７からタイミングｔ７１０では、ベリファイ動作が実行される。
【0273】
【0274】
第１ｃベリファイ動作（図３３）は、上述の通り、ステップＳ３０２（図１２）において消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１未満である場合に実行される。第１ｃプログラム動作が行われた場合には、第１ｃベリファイ動作が行われる。
【0275】
第２ｃベリファイ動作（図３３）は、上述の通り、ステップＳ３０２（図１２）において消去ベリファイ動作のカウント値Ｎｍが判定値Ｃｔｈ１以上である場合に実行される。第２ｃプログラム動作が行われた場合には、第２ｃベリファイ動作が行われる。
【0276】
第１ｃベリファイ動作（図３３の実線）においては、タイミングｔ７０７～タイミングｔ７０８、タイミングｔ７０８～タイミングｔ７０９、及び、タイミングｔ７０９～タイミングｔ７１０において、それぞれ選択ワード線ＷＬＳに、各ステートに応じた所定のベリファイ電圧ＶＶＦＹ１４を供給する。
【0277】
第２ｃベリファイ動作（図３３の破線）においては、タイミングｔ７０７～タイミングｔ７０８、タイミングｔ７０８～タイミングｔ７０９、及び、タイミングｔ７０９～タイミングｔ７１０において、それぞれ選択ワード線ＷＬＳに、ベリファイ電圧ＶＶＦＹ１４より大きいベリファイ電圧ＶＶＦＹ２４を供給する。
【0278】
第１ｃベリファイ動作及び第２ｃベリファイ動作のタイミングｔ７１０においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に接地電圧ＶＳＳを供給する。
【0279】
その後、ラッチ回路にラッチされたデータをカウンタ回路（図２）に転送する。カウンタ回路は、しきい値電圧が目標値に到達したメモリセルＭＣの数、又は、しきい値電圧が目標値に到達していないメモリセルＭＣの数を計数する。
【0280】
尚、図３３は、２回の書込ループにおいて、それぞれ第１ｃプログラム動作（実線）及び第１ｃベリファイ動作（実線）、又は、第２ｃプログラム動作（破線）及び第２ｃベリファイ動作（破線）が実行される例を示している。
【0281】
１回目の書込ループ（ループ回数ｎＷ＝１）における第１ｃプログラム動作（図３３のタイミングｔ７０３からタイミングｔ７０４まで）においては、前述した様に選択ワード線ＷＬＳに対してスタートプログラム電圧ＶＰＧＭＳ１４が供給される。また、２回目の書込ループ（ループ回数ｎＷ＝２）における第１ｃプログラム動作（図３３のタイミングｔ７１３からタイミングｔ７１４まで）においては、選択ワード線ＷＬＳに対して、スタートプログラム電圧ＶＰＧＭＳ１４にオフセット電圧ΔＶＰＧＭを加えた電圧（ＶＰＧＭＳ１４＋ΔＶＰＧＭ）が、プログラム電圧ＶＰＧＭ１として供給される。
【0282】
１回目の書込ループ（ループ回数ｎＷ＝１）における第２ｃプログラム動作（図３３のタイミングｔ７０３からタイミングｔ７０４まで）においては、前述した様に選択ワード線ＷＬＳに対してスタートプログラム電圧ＶＰＧＭＳ２４が供給される。また、２回目の書込ループ（ループ回数ｎＷ＝２）における第２ｃプログラム動作（図３３のタイミングｔ７１３からタイミングｔ７１４まで）においては、選択ワード線ＷＬＳに対して、スタートプログラム電圧ＶＰＧＭＳ２４にオフセット電圧ΔＶＰＧＭを加えた電圧（ＶＰＧＭＳ２４＋ΔＶＰＧＭ）が、プログラム電圧ＶＰＧＭ２として供給される。
【0283】
また、１回目及び２回目の書込ループ（ループ回数ｎＷ＝１、２）の、第１ｃベリファイ動作（図３３の実線）においては、タイミングｔ７０７～タイミングｔ７１０、及び、タイミングｔ７１７～タイミングｔ７２０において、それぞれ選択ワード線ＷＬＳに、ベリファイ電圧ＶＶＦＹ１４が供給される。
【0284】
また、１回目及び２回目の書込ループ（ループ回数ｎＷ＝１、２）の、第２ｃベリファイ動作（図３３の破線）においては、タイミングｔ７０７～タイミングｔ７１０、及び、タイミングｔ７１７～タイミングｔ７２０において、それぞれ選択ワード線ＷＬＳに、ベリファイ電圧ＶＶＦＹ１４より大きいベリファイ電圧ＶＶＦＹ２４が供給される。
【0285】
尚、図３３の例では、ベリファイ動作において選択ワード線ＷＬＳに、３通りのベリファイ電圧ＶＶＦＹ１４、又は、３通りのベリファイ電圧ＶＶＦＹ２４が供給される例を示した。しかしながら、ベリファイ動作において選択ワード線ＷＬＳに供給されるベリファイ電圧ＶＶＦＹ１４又はベリファイ電圧ＶＶＦＹ２４の数は、２通り以下でも良いし、４通り以上でも良いし、ループ回数ｎＷに応じて変化しても良い。
【0286】
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
【0287】
例えば、第１実施形態（図１２）においては、コントローラダイＣＤが備える記憶領域ＭＥＭ１０は、各メモリブロックＢＬＫに対する消去動作（図８）において得られた消去ベリファイフェイルのビット数のカウント値Ｎｍを保持していた。しかしながら、記憶領域ＭＥＭ１０には、例えば、カウント値Ｎｍが判定値Ｃｔｈ１未満であるか否かの判定結果を示す１ビットのデータが保持されていても良い。
【0288】
また、同様に第３実施形態（図３１）において、記憶領域ＭＥＭ３０には、例えば、実行回数Ｃｍが判定値Ｃｔｈ３未満であるか否かの判定結果を示す１ビットのデータが保持されていても良い。
【0289】
また、例えば、第１～第４実施形態における消去電圧供給動作を実行する際には、ビット線ＢＬ及びソース線ＳＬの双方に対して消去電圧ＶＥＲＡを供給する例を示した。しかしながら、消去電圧供給動作を実行する際に、ビット線ＢＬ及びソース線ＳＬの一方に対する消去電圧ＶＥＲＡの供給を、省略しても良い。
【0290】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0291】
ＢＬＫ…メモリブロック、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、１２０…半導体部、１３０…ゲート絶縁膜。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】