(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132239
(43)【公開日】2024-09-30
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
G01R 31/28 20060101AFI20240920BHJP
G01R 31/3187 20060101ALI20240920BHJP
H01L 21/822 20060101ALI20240920BHJP
【ＦＩ】
G01R31/28 V
G01R31/3187
H01L27/04 T
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023042947
(22)【出願日】2023-03-17
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】松本 康平
(72)【発明者】
【氏名】岩井 晴子
(72)【発明者】
【氏名】福島 雅弘
【テーマコード（参考）】
2G132
5F038
【Ｆターム（参考）】
2G132AA03
2G132AB02
2G132AK20
2G132AK22
2G132AK29
2G132AL05
2G132AL10
5F038AV13
5F038DT02
5F038DT05
5F038DT15
5F038DT18
(57)【要約】
【課題】テストコストを低減できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】スイッチ回路 16は、外部端子 TM1に外部検査装置が接続された状態で、外部検査装置を、内部回路 17[1]、内部回路 17[2]、または、内部回路 17[1]と内部回路 17[2]の両方、に接続する。スイッチ制御回路 18は、外部からのテスト設定信号 SSに基づいて、スイッチ回路 16における外部検査装置の接続先を選択する。
【選択図】図１
【解決手段】スイッチ回路 16は、外部端子 TM1に外部検査装置が接続された状態で、外部検査装置を、内部回路 17[1]、内部回路 17[2]、または、内部回路 17[1]と内部回路 17[2]の両方、に接続する。スイッチ制御回路 18は、外部からのテスト設定信号 SSに基づいて、スイッチ回路 16における外部検査装置の接続先を選択する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の外部端子および第２の外部端子を含む端子回路と、
前記第１の外部端子に応じて設けられる第１の内部回路、および前記第２の外部端子に応じて設けられる第２の内部回路を含み、信号処理を実行するコアユニットと、
前記端子回路と前記コアユニットとの間の配線経路上に挿入されるスイッチ回路と、
前記スイッチ回路を制御するスイッチ制御回路と、
を備え、
前記スイッチ回路は、前記第１の外部端子に外部検査装置が接続された状態で、前記外部検査装置を、前記第１の内部回路、前記第２の内部回路、または、前記第１の内部回路と前記第２の内部回路の両方、に接続し、
前記スイッチ制御回路は、外部からのテスト設定信号に基づいて、前記スイッチ回路における前記外部検査装置の接続先を選択する、
半導体装置。
前記第１の外部端子に応じて設けられる第１の内部回路、および前記第２の外部端子に応じて設けられる第２の内部回路を含み、信号処理を実行するコアユニットと、
前記端子回路と前記コアユニットとの間の配線経路上に挿入されるスイッチ回路と、
前記スイッチ回路を制御するスイッチ制御回路と、
を備え、
前記スイッチ回路は、前記第１の外部端子に外部検査装置が接続された状態で、前記外部検査装置を、前記第１の内部回路、前記第２の内部回路、または、前記第１の内部回路と前記第２の内部回路の両方、に接続し、
前記スイッチ制御回路は、外部からのテスト設定信号に基づいて、前記スイッチ回路における前記外部検査装置の接続先を選択する、
半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記テスト設定信号は、シリアル信号であり、
前記スイッチ制御回路は、前記シリアル信号の時系列パターンに基づいて前記外部検査装置の接続先を選択する、
半導体装置。
前記テスト設定信号は、シリアル信号であり、
前記スイッチ制御回路は、前記シリアル信号の時系列パターンに基づいて前記外部検査装置の接続先を選択する、
半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記テスト設定信号は、複数の電圧信号であり、
前記スイッチ制御回路は、前記複数の電圧信号による複数の電圧値の組み合わせに基づいて前記外部検査装置の接続先を選択する、
半導体装置。
前記テスト設定信号は、複数の電圧信号であり、
前記スイッチ制御回路は、前記複数の電圧信号による複数の電圧値の組み合わせに基づいて前記外部検査装置の接続先を選択する、
半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記スイッチ回路は、
前記第１の外部端子と前記第１の内部回路とを接続する第１のスイッチと、
前記第２の外部端子と前記第２の内部回路とを接続する第２のスイッチと、
前記第１の外部端子と前記第２の外部端子とを接続する第３のスイッチと、
を備える、
半導体装置。
前記スイッチ回路は、
前記第１の外部端子と前記第１の内部回路とを接続する第１のスイッチと、
前記第２の外部端子と前記第２の内部回路とを接続する第２のスイッチと、
前記第１の外部端子と前記第２の外部端子とを接続する第３のスイッチと、
を備える、
半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記スイッチ回路は、前記半導体装置を通常動作させる場合、前記第１のスイッチおよび前記第２のスイッチをオンに制御し、前記第３のスイッチをオフに制御する、
半導体装置。
前記スイッチ回路は、前記半導体装置を通常動作させる場合、前記第１のスイッチおよび前記第２のスイッチをオンに制御し、前記第３のスイッチをオフに制御する、
半導体装置。
【請求項6】
請求項４に記載の半導体装置において、さらに、
前記端子回路からの入力信号を入力して前記第１の内部回路に出力する第１の入力バッファと、
前記端子回路からの入力信号を入力して前記第２の内部回路に出力する第２の入力バッファと、
を備え、
前記第１のスイッチは、前記第１の入力バッファの入力ノードに挿入され、
前記第２のスイッチは、前記第２の入力バッファの入力ノードに挿入される、
半導体装置。
前記端子回路からの入力信号を入力して前記第１の内部回路に出力する第１の入力バッファと、
前記端子回路からの入力信号を入力して前記第２の内部回路に出力する第２の入力バッファと、
を備え、
前記第１のスイッチは、前記第１の入力バッファの入力ノードに挿入され、
前記第２のスイッチは、前記第２の入力バッファの入力ノードに挿入される、
半導体装置。
【請求項7】
請求項４に記載の半導体装置において、さらに、
前記端子回路からの入力信号を入力して前記第１の内部回路に出力し、第１の入力制御信号によってオン/オフが制御される第１のトリステート入力バッファと、
前記端子回路からの入力信号を入力して前記第２の内部回路に出力し、第２の入力制御信号によってオン/オフが制御される第２のトリステート入力バッファと、
を備え、
前記第１のスイッチは、前記第１のトリステート入力バッファによって実現され、
前記第２のスイッチは、前記第２のトリステート入力バッファによって実現され、
前記スイッチ制御回路は、前記外部検査装置を前記第２の内部回路に接続する際には、前記第１の入力制御信号をオフレベルに固定する、
半導体装置。
前記端子回路からの入力信号を入力して前記第１の内部回路に出力し、第１の入力制御信号によってオン/オフが制御される第１のトリステート入力バッファと、
前記端子回路からの入力信号を入力して前記第２の内部回路に出力し、第２の入力制御信号によってオン/オフが制御される第２のトリステート入力バッファと、
を備え、
前記第１のスイッチは、前記第１のトリステート入力バッファによって実現され、
前記第２のスイッチは、前記第２のトリステート入力バッファによって実現され、
前記スイッチ制御回路は、前記外部検査装置を前記第２の内部回路に接続する際には、前記第１の入力制御信号をオフレベルに固定する、
半導体装置。
【請求項8】
請求項１に記載の半導体装置において、さらに、
前記第１の外部端子からの入力信号を入力して前記コアユニットに出力し、第１の後段入力制御信号によってオン/オフが制御される第１のトリステート入力バッファと、
前記第２の外部端子からの入力信号を入力して前記コアユニットに出力し、第２の後段入力制御信号によってオン/オフが制御される第２のトリステート入力バッファと、
を備え、
前記第１の内部回路は、第１の前段入力制御信号を出力し、前記第１の前段入力制御信号に伴う第１の後段入力信号を入力し、
前記第２の内部回路は、第２の前段入力制御信号を出力し、前記第２の前段入力制御信号に伴う第２の後段入力信号を入力し、
前記スイッチ制御回路は、前記外部検査装置を前記第２の内部回路に接続する際には、前記第２の前段入力制御信号を前記第１の後段入力制御信号に接続し、前記第１のトリステート入力バッファからの第１の前段入力信号を前記第２の後段入力信号に接続する、
半導体装置。
前記第１の外部端子からの入力信号を入力して前記コアユニットに出力し、第１の後段入力制御信号によってオン/オフが制御される第１のトリステート入力バッファと、
前記第２の外部端子からの入力信号を入力して前記コアユニットに出力し、第２の後段入力制御信号によってオン/オフが制御される第２のトリステート入力バッファと、
を備え、
前記第１の内部回路は、第１の前段入力制御信号を出力し、前記第１の前段入力制御信号に伴う第１の後段入力信号を入力し、
前記第２の内部回路は、第２の前段入力制御信号を出力し、前記第２の前段入力制御信号に伴う第２の後段入力信号を入力し、
前記スイッチ制御回路は、前記外部検査装置を前記第２の内部回路に接続する際には、前記第２の前段入力制御信号を前記第１の後段入力制御信号に接続し、前記第１のトリステート入力バッファからの第１の前段入力信号を前記第２の後段入力信号に接続する、
半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
前記端子回路は、前記第１の外部端子および前記第２の外部端子を含む3個以上の外部端子を備え、
前記コアユニットは、前記第１の内部回路および前記第２の内部回路を含む3個以上の内部回路を備え、
前記スイッチ回路は、前記第１の外部端子に前記外部検査装置が接続された状態で、前記外部検査装置を、前記3個以上の内部回路のいずれか一つ、または、全てに接続する、
半導体装置。
前記端子回路は、前記第１の外部端子および前記第２の外部端子を含む3個以上の外部端子を備え、
前記コアユニットは、前記第１の内部回路および前記第２の内部回路を含む3個以上の内部回路を備え、
前記スイッチ回路は、前記第１の外部端子に前記外部検査装置が接続された状態で、前記外部検査装置を、前記3個以上の内部回路のいずれか一つ、または、全てに接続する、
半導体装置。
【請求項10】
半導体ウエハに複数の半導体装置を形成する前工程と、
前記複数の半導体装置を、プローブ検査装置を用いてテストするウエハテスト工程と、
前記半導体ウエハから前記複数の半導体装置を個々に切り離し、個々に切り離された前記複数の半導体装置をパッケージングする組み立て工程と、
組み立てられた前記複数の半導体装置を、半導体検査装置を用いてテストするファイナルテスト工程と、
を備え、
前記前工程に際し、前記複数の半導体装置のそれぞれには、
第１の外部端子および第２の外部端子を含む端子回路と、
前記第１の外部端子に応じて設けられる第１の内部回路、および前記第２の外部端子に応じて設けられる第２の内部回路を含み、信号処理を実行するコアユニットと、
前記端子回路と前記コアユニットとの間の配線経路上に挿入されるスイッチ回路と、
前記スイッチ回路を制御するスイッチ制御回路と、
が形成され、
前記スイッチ回路は、前記第１の外部端子に外部検査装置が接続された状態で、前記外部検査装置を、前記第１の内部回路、前記第２の内部回路、または、前記第１の内部回路と前記第２の内部回路の両方、に接続し、
前記スイッチ制御回路は、外部からのテスト設定信号に基づいて、前記スイッチ回路における前記外部検査装置の接続先を選択し、
前記ウエハテスト工程に際し、前記プローブ検査装置は、前記スイッチ制御回路へ前記テスト設定信号を出力し、前記第１の外部端子へテスト入力信号を出力するか、または、前記第１の外部端子からのテスト出力信号を入力する、
半導体装置の製造方法。
前記複数の半導体装置を、プローブ検査装置を用いてテストするウエハテスト工程と、
前記半導体ウエハから前記複数の半導体装置を個々に切り離し、個々に切り離された前記複数の半導体装置をパッケージングする組み立て工程と、
組み立てられた前記複数の半導体装置を、半導体検査装置を用いてテストするファイナルテスト工程と、
を備え、
前記前工程に際し、前記複数の半導体装置のそれぞれには、
第１の外部端子および第２の外部端子を含む端子回路と、
前記第１の外部端子に応じて設けられる第１の内部回路、および前記第２の外部端子に応じて設けられる第２の内部回路を含み、信号処理を実行するコアユニットと、
前記端子回路と前記コアユニットとの間の配線経路上に挿入されるスイッチ回路と、
前記スイッチ回路を制御するスイッチ制御回路と、
が形成され、
前記スイッチ回路は、前記第１の外部端子に外部検査装置が接続された状態で、前記外部検査装置を、前記第１の内部回路、前記第２の内部回路、または、前記第１の内部回路と前記第２の内部回路の両方、に接続し、
前記スイッチ制御回路は、外部からのテスト設定信号に基づいて、前記スイッチ回路における前記外部検査装置の接続先を選択し、
前記ウエハテスト工程に際し、前記プローブ検査装置は、前記スイッチ制御回路へ前記テスト設定信号を出力し、前記第１の外部端子へテスト入力信号を出力するか、または、前記第１の外部端子からのテスト出力信号を入力する、
半導体装置の製造方法。
【請求項11】
請求項１０に記載の半導体装置の製造方法において、
さらに、前記ファイナルテスト工程に際し、前記半導体検査装置は、前記スイッチ制御回路へ前記テスト設定信号を出力し、前記第１の外部端子へテスト入力信号を出力するか、または、前記第１の外部端子からのテスト出力信号を入力する、
半導体装置の製造方法。
さらに、前記ファイナルテスト工程に際し、前記半導体検査装置は、前記スイッチ制御回路へ前記テスト設定信号を出力し、前記第１の外部端子へテスト入力信号を出力するか、または、前記第１の外部端子からのテスト出力信号を入力する、
半導体装置の製造方法。
【請求項12】
請求項１０に記載の半導体装置の製造方法において、
前記テスト設定信号は、シリアル信号であり、
前記スイッチ制御回路は、前記シリアル信号の時系列パターンに基づいて前記外部検査装置の接続先を選択する、
半導体装置の製造方法。
前記テスト設定信号は、シリアル信号であり、
前記スイッチ制御回路は、前記シリアル信号の時系列パターンに基づいて前記外部検査装置の接続先を選択する、
半導体装置の製造方法。
【請求項13】
請求項１０に記載の半導体装置の製造方法において、
前記テスト設定信号は、複数の電圧信号であり、
前記スイッチ制御回路は、前記複数の電圧信号による複数の電圧値の組み合わせに基づいて前記外部検査装置の接続先を選択する、
半導体装置の製造方法。
前記テスト設定信号は、複数の電圧信号であり、
前記スイッチ制御回路は、前記複数の電圧信号による複数の電圧値の組み合わせに基づいて前記外部検査装置の接続先を選択する、
半導体装置の製造方法。
【請求項14】
請求項１０に記載の半導体装置の製造方法において、
前記スイッチ回路は、
前記第１の外部端子と前記第１の内部回路とを接続する第１のスイッチと、
前記第２の外部端子と前記第２の内部回路とを接続する第２のスイッチと、
前記第１の外部端子と前記第２の外部端子とを接続する第３のスイッチと、
を備える、
半導体装置の製造方法。
前記スイッチ回路は、
前記第１の外部端子と前記第１の内部回路とを接続する第１のスイッチと、
前記第２の外部端子と前記第２の内部回路とを接続する第２のスイッチと、
前記第１の外部端子と前記第２の外部端子とを接続する第３のスイッチと、
を備える、
半導体装置の製造方法。
【請求項15】
請求項１４に記載の半導体装置の製造方法において、
前記スイッチ回路は、前記ファイナルテスト工程の後、前記複数の半導体装置を出荷する前に、前記第１のスイッチおよび前記第２のスイッチをオンに固定し、前記第３のスイッチをオフに固定する、
半導体装置の製造方法。
前記スイッチ回路は、前記ファイナルテスト工程の後、前記複数の半導体装置を出荷する前に、前記第１のスイッチおよび前記第２のスイッチをオンに固定し、前記第３のスイッチをオフに固定する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
特許文献１には、ロジックBIST(Built In Self Test）回路およびメモリBIST回路を用いて半導体装置をテストする方法が示される。ロジックBIST回路は、スキャンチェーンを対象とするスキャンテストを実行する。また、半導体装置にJTAGインタフェース回路を設け、装置外部に設けられるテスト装置からJTAGインタフェース回路を介してロジックBIST回路およびメモリBIST回路を制御する構成が示される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2018-190751号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、マイクロコントローラやSoC(System on a chip)等を代表とする半導体装置のテスト方式として、半導体装置をテストモードに遷移させ、ロジックBIST回路、メモリBIST回路、スキャンチェーン等を用いてテストを実行する方式が知られている。このような方式を用いると、少ない数の外部端子でテストを実行できるため、外部検査装置が有する限られたリソース、詳細にはチャネルの中で、同時測定可能な半導体装置の数、すなわち同時測定数を増やすことができる。明細書では、このような少ない数の外部端子を用いたテストを、少数端子テストと呼ぶ。
【0005】
一方、実際には、少数端子テストでは、実現できないテスト項目が存在する。このため、少数端子テストに加えて、全ての外部端子を外部検査装置に接続した状態でのテストも必要となる。明細書では、このような全ての外部端子を用いたテストを、全端子テストと呼ぶ。しかしながら、全端子テストでは、外部検査装置のリソースに制約され、同時測定数を増やすことが困難である。その結果、テストコストが低減することが困難であった。
【0006】
後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態の半導体装置は、端子回路と、コアユニットと、スイッチ回路と、スイッチ制御回路とを備える。端子回路は、第１の外部端子および第２の外部端子を含む。コアユニットは、第１の外部端子に応じて設けられる第１の内部回路と、第２の外部端子に応じて設けられる第２の内部回路とを含み、信号処理を実行する。スイッチ回路は、端子回路とコアユニットとの間の配線経路上に挿入される。スイッチ制御回路は、スイッチ回路を制御する。ここで、スイッチ回路は、第１の外部端子に外部検査装置が接続された状態で、外部検査装置を、第１の内部回路、第２の内部回路、または、第１の内部回路と第２の内部回路の両方、に接続する。スイッチ制御回路は、外部からのテスト設定信号に基づいて、スイッチ回路における外部検査装置の接続先を選択する。
【発明の効果】
【0008】
一実施の形態の半導体装置を用いることで、テストコストを低減できる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0011】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0012】
(第１の実施の形態)
<各種テスト方式について>
まず、前提となる各種テスト方式について説明する。図１５Ａは、少数端子テストの一例について説明する模式図であり、図１５Ｂは、全端子テストの一例について説明する模式図である。図１５Ａおよび図１５Ｂには、比較例となる半導体装置 40と、テストボード 41と、外部検査装置 42、所謂テスタとが示される。半導体装置 40は、複数のバッファ BUFa,BUFb,...を含むバッファユニット BUFUと、複数の周辺モジュール PMa,PMb,...を含むコアユニット CRUとを備える。
<各種テスト方式について>
まず、前提となる各種テスト方式について説明する。図１５Ａは、少数端子テストの一例について説明する模式図であり、図１５Ｂは、全端子テストの一例について説明する模式図である。図１５Ａおよび図１５Ｂには、比較例となる半導体装置 40と、テストボード 41と、外部検査装置 42、所謂テスタとが示される。半導体装置 40は、複数のバッファ BUFa,BUFb,...を含むバッファユニット BUFUと、複数の周辺モジュール PMa,PMb,...を含むコアユニット CRUとを備える。
【0013】
バッファ BUFaは、外部端子、ここではパッド PDaと、パッド PDaと周辺モジュール PMaとを接続する入力バッファ IBFaおよび出力バッファ OBFaと、を備える。同様に、バッファ BUFbは、外部端子、ここではパッド PDbと、パッド PDbと周辺モジュール PMbとを接続する入力バッファ IBFbおよび出力バッファ OBFbと、を備える。
【0014】
ここで、図１５Ａに示される少数端子テストの例では、外部検査装置 42が有する1個のチャネル CH1は、テストボート 41上の配線を介して半導体装置 40のある外部端子、ここでは、パッド PDbに接続される。パッド PDbは、周辺モジュール PMbに加えて、例えば、ロジックBIST回路、メモリBIST回路、またはスキャンチェーン制御回路といった図示しないテスト用回路に接続される。外部検査装置 42は、パッド PDbを介してテスト用回路を制御することで、半導体装置 40をテストモードに遷移させ、テスト用回路を用いて周辺モジュール PMa,PMb,...をテストする。
【0015】
このような少数端子テストを用いると、外部検査装置 42が有する限られたリソース、すなわちチャネルの中で同時測定数を増やすことが可能になる。例えば、外部検査装置 42は、プローブ検査装置であり、テストボート 41は、プローブカードである。プローブ検査装置を用いたウエハテストで少数端子テストを実行することで、例えば、256個といった同時測定数を実現できる。ただし、少数端子テストでは、例えば、バッファ BUFaのテストを代表に、実現できないテスト項目が存在する。
【0016】
そこで、少数端子テストに加えて、図１５Ｂに示されるような全端子テストも実行される。図１５Ｂの例では、外部検査装置 42が有するチャネル CH1，CH2,...は、テストボート 41上の各配線を介して半導体装置 40の外部端子、ここでは、パッド PDa,PDb,...にそれぞれ接続される。全端子テストでは、実現できないテスト項目は存在しない。ただし、外部検査装置 42のリソースに制約され、同時測定数は少なくなる。
【0017】
例えば、外部検査装置 42は、組み立て品をテストするための半導体検査装置であり、テストボート 41は、半導体装置 40を装着するソケット等を搭載したテスタ用のボードである。半導体検査装置を用いたファイナルテストで全端子テストを実行すると、同時測定数は、例えば、8個等となる。
【0018】
全端子テストでの同時測定数を増やすため、本発明者等は、複数端子結合テストの適用を検討した。図１６は、複数端子結合テストの一例について説明する模式図である。図１６には、図１５Ａ等と同様の半導体装置 40および外部検査装置 42に加えて、図１５Ａ等とは異なるテストボード 45が示される。テストボード 45は、複数のリレー RLYa,RLYb,...,RLYxを備える。外部検査装置 42が有する1個のチャネル CH1は、テストボード 45上の分岐配線を経たのち、複数のリレー RLYa,RLYb,...,RLYxを介して半導体装置 40上の複数のパッド PDa,PDb,...,PDxにそれぞれ接続される。複数のリレー RLYa,RLYb,...,RLYxは、外部検査装置 42からの信号で制御される。
【0019】
このように、複数端子結合テストでは、1個のチャネル CH1は、複数のリレーRLYa,RLYb,...を介して複数の外部端子、ここではパッド PDa,PDb,...に接続される。これにより、例えば、各バッファのテストを含めた全端子テストと同等のテストを、全端子テストの場合よりも少ないチャネルを用いて実行できる。その結果、同時測定数を増やせる。
【0020】
なお、詳細には、1個のチャネルに束ねられる複数の外部端子は、半導体装置 40の仕様に基づいて、例えば、互いに異なるタイミングで信号を入力/出力してもよい端子群、または、同じタイミングで同じ信号を入力してもよい端子群等である。前者の場合、1個のチャネルは、オンに制御された1個のリレーのみを介して1個の外部端子に接続される。後者の場合、1個のチャネルは、オンに制御された複数のリレーを介して複数の外部端子に接続される。このようなグルーピングにより、複数端子結合テストで必要なチャネル数を、全端子テストの場合と比較して1/2から1/3程度に削減できる場合がある。この場合、理想的には、同時測定数を2倍から3倍に増やせる。
【0021】
図１７は、比較例となる半導体装置の製造方法の一例を示すフロー図である。図１７に示されるフローでは、順に、前工程（ステップ S101）、ウエハテスト工程(ステップ S202)、組み立て工程(ステップ S103)、ファイナルテスト工程(ステップ S204)が行われる。ウエハテスト工程(ステップ S202)では、図１５Ａに示した少数端子テストが実行される。ファイナルテスト工程(ステップ S204)では、図１６に示した複数端子結合テストと、必要に応じて全端子テストとが実行される。
【0022】
しかしながら、図１６に示したような複数端子結合テストを適用した場合であっても、テストコストを十分に低減できないおそれがあった。具体的には、第１に、多くのリレーを搭載したテストボード 45が必要となるため、テストボード 45の部品コスト、およびテストボード 45の開発、製作に要する時間的コストが増加することが挙げられる。第２に、ウエハテスト工程(ステップ S202)に複数端子結合テストを適用困難であることが挙げられる。その主な理由は、テストボード 45に該当するプローブカードに、リレーを搭載するスペースを十分に確保できないためである。
【0023】
第２の事項に関し、ウエハテスト工程に、少数端子テストに加えて複数端子結合テストを適用できるようになると、ファイナルテスト工程(ステップ S204)で実施していた複数端子結合テストでのテスト項目をウエハテスト工程に移行できる。一般的に、ウエハテスト工程では、ファイナルテスト工程に比べて同時測定数を増やせる。このため、複数端子結合テストで実施される、より多くのテスト項目をウエハテスト工程で実施することで、テストコストを低減できる。そこで、以下に述べる方式を用いることが有益となる。
【0024】
<半導体装置の概略構成>
図１は、第１の実施の形態による半導体装置において、主要部の構成例を示す概略図である。図１に示される半導体装置 10は、例えば、1個の半導体チップで構成されるマイクロコントローラまたはSoC等である。当該半導体装置 10は、端子回路 15と、スイッチ回路 16と、コアユニット CRUと、スイッチ制御回路 18とを備える。端子回路 15は、複数、ここでは、2個の外部端子 TM1,TM2を含む。明細書では、複数の外部端子を外部端子 TMと総称する。端子回路 15は、図示は省略されるが、各外部端子 TM1に接続されるESD(Electro Static Discharge)保護素子等を備えてもよい。
図１は、第１の実施の形態による半導体装置において、主要部の構成例を示す概略図である。図１に示される半導体装置 10は、例えば、1個の半導体チップで構成されるマイクロコントローラまたはSoC等である。当該半導体装置 10は、端子回路 15と、スイッチ回路 16と、コアユニット CRUと、スイッチ制御回路 18とを備える。端子回路 15は、複数、ここでは、2個の外部端子 TM1,TM2を含む。明細書では、複数の外部端子を外部端子 TMと総称する。端子回路 15は、図示は省略されるが、各外部端子 TM1に接続されるESD(Electro Static Discharge)保護素子等を備えてもよい。
【0025】
コアユニット CRUは、外部端子 TM1に応じて設けられる内部回路 17[1]と、外部端子 TM2に応じて設けられる内部回路 17[2]とを含む。コアユニット CRUは、これらの内部回路 17[1],17[2]を用いて、例えば、論理演算等を代表とする信号処理を実行する。スイッチ回路 16は、端子回路 15とコアユニット CRUとの間の配線経路上に挿入される。スイッチ制御回路 18は、スイッチ回路 16を制御する。
【0026】
ここで、外部端子 TM1は、図１６等に示したような外部検査装置に接続される。そして、外部端子 TM1は、外部検査装置との間でテスト信号 TSを入力/出力する。この前提で、スイッチ回路 16は、外部検査装置を、内部回路 17[1]、内部回路 17[2]、または、内部回路 17[1],17[2]の両方に接続する。スイッチ制御回路 18は、外部、例えば外部検査装置からのテスト設定信号 SSに基づいて、スイッチ回路 16における外部検査装置の接続先を選択する。
【0027】
このように、図１に示される半導体装置 10は、概略的には、図１６等に示した比較例となる半導体装置 40と異なり、スイッチ回路 16およびスイッチ制御回路 18を備える。これにより、半導体装置 10は、図１６で述べたような複数端子結合テストを、テストボード 45ではなくデバイス内部で実現する。明細書では、このようなスイッチ回路 16等を用いた複数端子結合テストを、デバイス複数端子結合テストと呼ぶ。一方、図１６で述べたようなテストボード 45を用いた複数端子結合テストを、ボード複数端子結合テストと呼ぶ。
【0028】
デバイス複数端子結合テストを用いると、ボード複数端子結合テストと異なり、テストボードに多くのリレーを搭載する必要がない。このため、テストボードの部品コスト、およびテストボードの開発、製作に要する時間的コストを低減できる。また、デバイス複数端子結合テストは、ファイナルテスト工程に限らず、ウエハテスト工程にも適用できる。これらの結果、テストコストを低減できる。
【0029】
図２は、図１に示される半導体装置のより詳細な構成例を示す回路ブロック図である。図２に示される半導体装置 10は、バッファユニット BUFUと、コアユニット CRUとスイッチ制御回路 18とを備える。コアユニット CRUは、図１における内部回路 17[1],17[2]にそれぞれ該当する周辺モジュール PMa,PMbを備える。バッファユニット BUFUは、2個のバッファ BUFa,BUFbを含む。
【0030】
バッファ BUFaは、パッド PDaと、入力バッファ IBFaおよび出力バッファ OBFaとを備える。同様に、バッファ BUFbは、パッド PDbと、入力バッファ IBFbおよび出力バッファ OBFbとを備える。パッド PDa,PDbは、それぞれ、図１における端子回路 15に含まれる外部端子 TM1,TM2に該当する。
【0031】
入力バッファ IBFaは、端子回路 15からの入力信号 DIaを入力して周辺モジュール PMaに出力する。出力バッファ OBFaは、周辺モジュール PMaからの出力信号 DOaを入力して端子回路 15に出力する。同様に、入力バッファ IBFbは、端子回路 15からの入力信号 DIbを入力して周辺モジュール PMbに出力する。出力バッファ OBFbは、周辺モジュール PMbからの出力信号 DObを入力して端子回路 15に出力する。
【0032】
入力バッファ IBFa,IBFbのそれぞれは、例えば、トリステート入力バッファである。入力バッファ IBFaは、周辺モジュール PMaからの入力制御信号 ICTLaによってオン/オフが制御される。入力バッファ IBFaは、オンに制御された際に、入力した入力信号 DIaを周辺モジュール PMaに出力する。同様に、入力バッファ IBFbは、周辺モジュール PMbからの入力制御信号 ICTLbによってオン/オフが制御される。入力バッファ IBFbは、オンに制御された際に、入力した入力信号 DIbを周辺モジュール PMbに出力する。
【0033】
出力バッファ OBFa,OBFbのそれぞれも、例えば、トリステート出力バッファである。出力バッファ OBFaは、周辺モジュール PMaからの出力制御信号 OCTLaによってオン/オフが制御される。出力バッファ OBFaは、オンに制御された際に、周辺モジュール PMaからの出力信号 DOaを端子回路 15に出力する。同様に、出力バッファ OBFbは、周辺モジュール PMbからの出力制御信号 OCTLbによってオン/オフが制御される。出力バッファ OBFbは、オンに制御された際に、周辺モジュール PMbからの出力信号 DObを端子回路 15に出力する。
【0034】
ここで、バッファユニット BUFUは、さらに、CMOSスイッチ等によって構成される3個のスイッチ SW1-SW3を備える。当該3個のスイッチ SW1-SW3は、図１におけるスイッチ回路 16に含まれる。スイッチ SW1は、パッド PDaと周辺モジュール PMaとを接続する。詳細には、スイッチ SW1は、入力バッファ IBFaの入力ノードかつ出力バッファ OBFaの出力ノードである入出力ノードに挿入される。スイッチ SW1は、入力バッファ IBFaまたは出力バッファ OBFaを介して、パッド PDaと周辺モジュール PMaとを接続する。
【0035】
同様に、スイッチ SW2は、パッド PDbと周辺モジュール PMbとを接続する。詳細には、スイッチ SW2は、入力バッファ IBFbの入力ノードかつ出力バッファ OBFbの出力ノードである入出力ノードに挿入される。スイッチ SW2は、入力バッファ IBFbまたは出力バッファ OBFbを介して、パッド PDbと周辺モジュール PMbとを接続する。スイッチ SW3は、パッド PDaとパッドPDbとを接続する。
【0036】
図２に示される例では、パッド PDaは、外部検査装置のチャネル CH1に接続される。スイッチ制御回路 18は、外部検査装置から、図示しないパッドを介して、モード信号 MD1およびテスト制御信号 TCを入力するか、または、2個のモード信号 MD3,MD4を入力する。モード信号 MD1およびテスト制御信号 TC、または、2個のモード信号 MD3,MD4は、図１におけるテスト設定信号 SSに該当する。スイッチ制御回路 18は、テスト設定信号 SSに基づいてスイッチ SW1-SW3のオン/オフを制御することで、外部検査装置の接続先を選択する。
【0037】
<スイッチ回路およびスイッチ制御回路の詳細>
図３Ａは、図２におけるスイッチ制御回路の動作例を示す図であり、図３Ｂは、図３Ａとは異なる動作例を示す図である。図３Ａには、テスト設定信号 SSがモード信号 MD1およびテスト制御信号 TCである場合のスイッチ制御回路 18の動作例が示される。図３Ｂには、テスト設定信号 SSが2個のモード信号 MD1,MD2である場合のスイッチ制御回路 18の動作例が示される。
図３Ａは、図２におけるスイッチ制御回路の動作例を示す図であり、図３Ｂは、図３Ａとは異なる動作例を示す図である。図３Ａには、テスト設定信号 SSがモード信号 MD1およびテスト制御信号 TCである場合のスイッチ制御回路 18の動作例が示される。図３Ｂには、テスト設定信号 SSが2個のモード信号 MD1,MD2である場合のスイッチ制御回路 18の動作例が示される。
【0038】
図３Ａにおいて、スイッチ制御回路 18は、テスト制御信号 TCが1レベルである際に、シリアル信号であるモード信号 MD1による3ビットの時系列パターンに基づいて、3個のテストモード PMa-TMD,PMb-TMD,PMab-TMDのいずれかに遷移する。一方、図３Ｂにおいて、スイッチ制御回路 18は、電圧信号である2個のモード信号 MD1,MD2による複数の電圧値の組み合わせに基づいて、3個のテストモード PMa-TMD,PMb-TMD,PMab-TMDのいずれかに遷移する。
【0039】
3個のテストモード PMa-TMD,PMb-TMD,PMab-TMDでは、それぞれ、外部検査装置の接続先が異なる。具体的には、テストモード PMa-TMDは、周辺モジュール PMaを接続先とするA向けテストモードである。テストモード PMb-TMDは、周辺モジュール PMbを接続先とするB向けテストモードである。テストモード PMab-TMDは、周辺モジュール PMa,PMbの両方を接続先とするAB向けテストモードである。
【0040】
図４Ａは、図３Ａに基づいてA向けテストモードに遷移する際の動作例を示すタイミングチャートである。図４Ｂは、図３Ｂに基づいてA向けテストモードに遷移する際の動作例を示すタイミングチャートである。図４Ｃは、図４Ａおよび図４Ｂにおいて、A向けテストモードに遷移した際の各スイッチの状態を表す模式図である。
【0041】
図４Ａでは、外部検査装置から、外部端子を介して、クロック信号 CKと、リセット信号 RESと、テスト制御信号 TCと、モード信号 MD1とが入力される。スイッチ制御回路 18は、例えば、リセット信号 RESが解除された後の2サイクルのクロック期間 T1で、テスト制御信号 TCが<1,1>であり、かつ、モード信号 MD1が固定の時系列パターン<0,1>であった場合に、モードを受け付ける。
【0042】
そして、スイッチ制御回路 18は、クロック期間 T1に続く3サイクルのクロック期間 T2で、図３Ａにも示したように、テスト制御信号 TCが<1,1,1>であり、かつ、モード信号 MD1が<0,0,0>であった場合に、A向けテストモード PMa-TMDに遷移する。スイッチ制御回路 18は、A向けテストモード PMa-TMDに遷移した場合、図３Ａに示されるように、スイッチ SW1,SW2をオンに制御し、スイッチ SW3をオフに制御する。
【0043】
一方、図４Ｂでは、外部検査装置から、外部端子を介して、クロック信号 CKと、2個のモード信号 MD3,MD4とが入力される。スイッチ制御回路 18は、接地電圧をGNDとして、図３Ｂにも示したように、2個のモード信号 MD3,MD4が<GND,GND>であった場合に、A向けテストモード PMa-TMDに遷移する。スイッチ制御回路 18は、A向けテストモード PMa-TMDに遷移した場合、図３Ｂに示されるように、スイッチ SW1,SW2をオンに制御し、スイッチ SW3をオフに制御する。
【0044】
A向けテストモード PMa-TMDでは、図４Ｃに示されるように、チャネル CH1がパッド PDaおよびオンであるスイッチ SW1を介して周辺モジュール PMaに接続される。また、スイッチ SW3はオフである。その結果、チャネル CH1は、テスト入力信号 TSiを入力信号 DIaとして周辺モジュール PMaに出力し、また、周辺モジュール PMaからの出力信号 DOaをテスト出力信号 TSoとして入力する。
【0045】
ここで、A向けテストモード PMa-TMDは、図３Ａおよび図３Ｂに示されるように、ユーザモード UMDと兼用されている。ユーザモード UMDは、半導体装置 10に通常動作を行わせる際の動作モードであり、出荷後の半導体装置 10の動作モードでもある。このため、図３Ａ、図３Ｂおよび図４Ｃに示されるように、A向けテストモード PMa-TMDでは、スイッチ SW2はオンに制御される。ユーザモード UMDでは、パッド PDa,PDbは、スイッチ SW1,SW2を介して、周辺モジュール PMa,PMbにそれぞれ接続される。
【0046】
例えば、デフォルト状態では、通常、図４Ａにおけるテスト制御信号 TCは0レベル、すなわち接地電圧GNDに固定され、図４Ｂにおけるモード信号 MD3,MD4も接地電圧GNDに固定される。スイッチ制御回路 18は、このようなデフォルト状態では、図３Ａ、図３Ｂおよび図４Ｃに示されるように、ユーザモード UMDとA向けテストモード PMa-TMDとを兼用できるようにスイッチ SW1-SW3を制御する。また、例えば、ファイナルテスト工程の後、半導体装置 10を出荷する前に、テスト制御信号 TCまたはモード信号 MD3,MD4はデフォルト状態に固定される。これに伴い、スイッチ SW1,SW2はオンに固定され、スイッチ SW3はオフに固定されるため、出荷後の半導体装置 10に通常動作を行わせることができる。
【0047】
図５Ａは、図３Ａに基づいてB向けテストモードに遷移する際の動作例を示すタイミングチャートである。図５Ｂは、図３Ｂに基づいてB向けテストモードに遷移する際の動作例を示すタイミングチャートである。図５Ｃは、図５Ａおよび図５Ｂにおいて、B向けテストモードに遷移した際の各スイッチの状態を表す模式図である。
【0048】
図５Ａでは、図４Ａの場合と同様に、外部検査装置から、外部端子を介して、クロック信号 CKと、リセット信号 RESと、テスト制御信号 TCと、モード信号 MD1とが入力される。スイッチ制御回路 18は、図４Ａの場合と同様のクロック期間 T1を経てモードを受け付ける。そして、スイッチ制御回路 18は、クロック期間 T1に続くクロック期間 T2で、図３Ａにも示されるように、テスト制御信号 TCが<1,1,1>であり、かつ、モード信号 MD1が<0,0,1>であった場合に、B向けテストモード PMb-TMDに遷移する。スイッチ制御回路 18は、B向けテストモード PMb-TMDに遷移した場合、図３Ａに示されるように、スイッチ SW1をオフに制御し、スイッチ SW2,SW3をオンに制御する。
【0049】
一方、図５Ｂでは、図４Ｂの場合と同様に、外部検査装置から、外部端子を介して、クロック信号 CKと、2個のモード信号 MD3,MD4とが入力される。スイッチ制御回路 18は、電源電圧をVCCとして、図３Ｂにも示されるように、2個のモード信号 MD3,MD4が<GND,VCC>であった場合に、B向けテストモード PMb-TMDに遷移する。スイッチ制御回路 18は、B向けテストモード PMb-TMDに遷移した場合、図３Ｂに示されるように、スイッチ SW1をオフに制御し、スイッチ SW2,SW3をオンに制御する。
【0050】
B向けテストモード PMb-TMDでは、図５Ｃに示されるように、チャネル CH1がパッド PDa、およびオンであるスイッチ SW3,SW2を介して周辺モジュール PMbに接続される。また、スイッチ SW1はオフである。その結果、チャネル CH1は、テスト入力信号 TSiを入力信号 DIbとして周辺モジュール PMbに出力し、また、周辺モジュール PMbからの出力信号 DObをテスト出力信号 TSoとして入力する。
【0051】
図６Ａは、図３Ａに基づいてAB向けテストモードに遷移する際の動作例を示すタイミングチャートである。図６Ｂは、図３Ｂに基づいてAB向けテストモードに遷移する際の動作例を示すタイミングチャートである。図６Ｃは、図６Ａおよび図６Ｂにおいて、AB向けテストモードに遷移した際の各スイッチの状態を表す模式図である。
【0052】
図６Ａでは、図４Ａの場合と同様に、外部検査装置から、外部端子を介して、クロック信号 CKと、リセット信号 RESと、テスト制御信号 TCと、モード信号 MD1とが入力される。スイッチ制御回路 18は、図４Ａの場合と同様のクロック期間 T1を経てモードを受け付ける。そして、スイッチ制御回路 18は、クロック期間 T1に続くクロック期間 T2で、図３Ａにも示されるように、テスト制御信号 TCが<1,1,1>であり、かつ、モード信号 MD1が<0,1,1>であった場合に、AB向けテストモード PMab-TMDに遷移する。スイッチ制御回路 18は、AB向けテストモード PMab-TMDに遷移した場合、図３Ａに示されるように、スイッチ SW1-SW3を全てオンに制御する。
【0053】
一方、図６Ｂでは、図４Ｂの場合と同様に、外部検査装置から、外部端子を介して、クロック信号 CKと、2個のモード信号 MD3,MD4とが入力される。スイッチ制御回路 18は、図３Ｂにも示されるように、2個のモード信号 MD3,MD4が<VCC,VCC>であった場合に、AB向けテストモード PMab-TMDに遷移する。スイッチ制御回路 18は、AB向けテストモード PMab-TMDに遷移した場合、図３Ｂに示されるように、スイッチ SW1-SW3を全てオンに制御する。
【0054】
AB向けテストモード PMab-TMDでは、図６Ｃに示されるように、チャネル CH1がパッド PDa、およびオンであるスイッチ SW1-SW3を介して周辺モジュール PMa,PMbに接続される。その結果、チャネル CH1は、周辺モジュール PMa,PMbに同じテスト入力信号 TSiを出力できる。ただし、周辺モジュール PMa,PMbが共に出力信号 DOa,DObを出力する場合には、信号の競合が生じる。このため、AB向けテストモード PMab-TMDは、例えば、入力専用の外部端子 TMを対象に適用される。
【0055】
なお、テスト設定信号 SSとして、図３Ａに示したようなテスト制御信号 TCおよびモード信号 MD1を適用する場合、テストモードの数が増えた場合、ひいては、束ねる外部端子 TMの数が増えた場合であっても、1個のモード信号 MD1で対応できる。その結果、テスト設定信号 SSに必要な外部端子の数を増やす必要がない。ただし、外部検査装置に、テスト制御信号 TCおよびモード信号 MD1を出力するためのリソース、すなわちチャネルを確保する必要がある。
【0056】
一方、テスト設定信号 SSとして、図３Ｂに示したような複数のモード信号 MD3,MD4を適用する場合、例えば、テストボード上の配線で固定の電圧値を設定すること等で、外部検査装置に、必ずしもリソースを確保する必要はない。ただし、テストモードの数が増えた場合、ひいては、束ねる外部端子 TMの数が増えた場合、モード信号の数、ひいてはテスト設定信号 SSに必要な外部端子の数を増やす必要がある。
【0057】
<半導体装置の製造方法>
図７は、図１および図２に示される半導体装置を対象とした、半導体装置の製造方法の一例を示すフロー図である。図７では、順に、前工程(ステップ S101）、ウエハテスト工程(ステップ S102)、組み立て工程(ステップ S103)、ファイナルテスト工程(ステップ S104)が行われる。前工程(ステップ S101）に際し、各種半導体製造装置は、半導体ウエハに、図１および図２に示したような半導体装置 10、言い換えれば半導体チップを複数形成する。
図７は、図１および図２に示される半導体装置を対象とした、半導体装置の製造方法の一例を示すフロー図である。図７では、順に、前工程(ステップ S101）、ウエハテスト工程(ステップ S102)、組み立て工程(ステップ S103)、ファイナルテスト工程(ステップ S104)が行われる。前工程(ステップ S101）に際し、各種半導体製造装置は、半導体ウエハに、図１および図２に示したような半導体装置 10、言い換えれば半導体チップを複数形成する。
【0058】
ウエハテスト工程(ステップ S102)に際し、プローブ検査装置は、半導体ウエハに形成された複数の半導体装置 10をテストする。組み立て工程(ステップ S103)に際し、各種組み立て用装置は、半導体ウエハから複数の半導体装置 10を個々に切り離し、個々に切り離された複数の半導体装置 10をそれぞれパッケージングする。ファイナルテスト工程(ステップ S104)に際し、半導体検査装置は、組み立てられた複数の半導体装置 10をそれぞれテストする。
【0059】
ここで、ウエハテスト工程(ステップ S102)に際し、プローブ検査装置は、少数端子テストに加えて、図１７に示した比較例の場合と異なり、デバイス複数端子結合テストを実行する。すなわち、プローブ検査装置は、デバイス複数端子結合テストに際し、スイッチ制御回路 18にテスト設定信号 SSを出力し、外部端子 TM1にテスト入力信号 TSiを出力するか、または、外部端子 TM1からのテスト出力信号 TSoを入力する。
【0060】
また、ファイナルテスト工程(ステップ S104)に際し、半導体検査装置は、図１７に示したボード複数端子結合テストの代わりに、デバイス複数端子結合テストを実行する。この場合、図１７の場合と異なり、テストボードに多くのリレーを搭載する必要がないため、部品コストを低減でき、ボードの開発期間および製作期間を短縮できる。
【0061】
さらに、図７では、例えば、図１７におけるファイナルテスト工程(ステップ S204)で行われていたボード複数端子結合テストでのテスト項目の中から、40%から60%程度のテスト項目を、ウエハテスト工程(ステップ S102)に移行できる場合がある。例えば、ウエハテスト工程(ステップ S102)でのテスト時間の大部分は、相対的に長い時間が必要とされるメモリのテストが占める。このため、テスト項目を移行することによる、ウエハテスト工程(ステップ S102)でのテスト時間の増加は、特に問題とならない。その一方で、テスト項目を移行することで、ファイナルテスト工程(ステップ S104)でのテスト時間を大幅に短縮できる。
【0062】
<変形例について>
図８は、図１に示される構成を拡張した構成例を示す概略図である。図８に示される半導体装置 20は、図１の場合と同様に、端子回路 25と、スイッチ回路 26と、コアユニット CRUと、スイッチ制御回路 28とを備える。端子回路 25は、図１に示した外部端子 TMを含む3個以上の外部端子 TM1,TM2,...,TMxを備える。同様に、コアユニット CRUも、図１に示した内部回路を含む3個以上の内部回路 17[1],17[2],...,17[x]を備える。スイッチ回路 26は、外部端子 TM1に外部検査装置が接続された状態で、外部検査装置を、当該3個以上の内部回路 17[1],17[2],...,17[x]のいずれか一つ、または、全てに接続する。このように、スイッチ回路 26による分岐数は、3個以上であってもよい。
図８は、図１に示される構成を拡張した構成例を示す概略図である。図８に示される半導体装置 20は、図１の場合と同様に、端子回路 25と、スイッチ回路 26と、コアユニット CRUと、スイッチ制御回路 28とを備える。端子回路 25は、図１に示した外部端子 TMを含む3個以上の外部端子 TM1,TM2,...,TMxを備える。同様に、コアユニット CRUも、図１に示した内部回路を含む3個以上の内部回路 17[1],17[2],...,17[x]を備える。スイッチ回路 26は、外部端子 TM1に外部検査装置が接続された状態で、外部検査装置を、当該3個以上の内部回路 17[1],17[2],...,17[x]のいずれか一つ、または、全てに接続する。このように、スイッチ回路 26による分岐数は、3個以上であってもよい。
【0063】
<第１の実施の形態の主要な効果>
以上、第１の実施の形態の方式では、半導体装置 10内に、デバイス複数端子結合テストを実行するためのスイッチ回路 16およびスイッチ制御回路 18が設けられる。複数端子結合テストを実行することで、同時測定数を増やせるため、テスト時間を短縮できる。さらに、複数端子結合テストの中でも特にデバイス複数端子結合テストを実行することで、テストボードの部品コストを低減でき、ボードの開発期間および製作期間を短縮できる。さらに、デバイス複数端子結合テストを実行することで、複数端子結合テストをウエハテスト工程に適用可能となる。これらの結果、テストコストを低減できる。
以上、第１の実施の形態の方式では、半導体装置 10内に、デバイス複数端子結合テストを実行するためのスイッチ回路 16およびスイッチ制御回路 18が設けられる。複数端子結合テストを実行することで、同時測定数を増やせるため、テスト時間を短縮できる。さらに、複数端子結合テストの中でも特にデバイス複数端子結合テストを実行することで、テストボードの部品コストを低減でき、ボードの開発期間および製作期間を短縮できる。さらに、デバイス複数端子結合テストを実行することで、複数端子結合テストをウエハテスト工程に適用可能となる。これらの結果、テストコストを低減できる。
【0064】
(第２の実施の形態)
<半導体装置の概略構成>
図９は、第２の実施の形態による半導体装置において、図８に示される半導体装置のより詳細な構成例を示す回路ブロック図である。図９に示される半導体装置 20は、図２に示した構成例と比較して、次の点が異なっている。第１の相違点として、バッファユニット BUFU内にバッファ BUFcが追加され、コアユニット CRU内に周辺モジュール PMcが追加される。
<半導体装置の概略構成>
図９は、第２の実施の形態による半導体装置において、図８に示される半導体装置のより詳細な構成例を示す回路ブロック図である。図９に示される半導体装置 20は、図２に示した構成例と比較して、次の点が異なっている。第１の相違点として、バッファユニット BUFU内にバッファ BUFcが追加され、コアユニット CRU内に周辺モジュール PMcが追加される。
【0065】
第２の相違点として、バッファユニット BUFU内にスイッチ SW1,SW2が設けられず、スイッチ SW1の代わりに、コアユニット CRU内に、切り替え論理回路 25o,25iが設けられる。第３の相違点として、バッファユニット BUFU内に、図２の場合と同様のスイッチ SW3に加えてスイッチ SW5が設けられる。第４の相違点として、スイッチ制御回路 28は、スイッチ SW3,SW5に加えて、切り替え論理回路 25o,25iを制御する。
【0066】
バッファ BUFcは、バッファ BUFa等と同様に、パッド PDcと、入力バッファ IBFcおよび出力バッファ OBFcとを備える。入力バッファ IBFcは、周辺モジュール PMcからの入力制御信号 ICTLcによってオン/オフが制御される。入力バッファ IBFcは、オンに制御された際に、端子回路 25からの入力信号 DIcを周辺モジュール PMcに出力する。出力バッファ OBFcは、周辺モジュール PMcからの出力制御信号 OCTLcによってオン/オフが制御される。出力バッファ OBFcは、オンに制御された際に、周辺モジュール PMcからの出力信号 DOcを端子回路 25に出力する。
【0067】
スイッチ SW5は、パッド PDaとパッド PDcとを接続する。切り替え論理回路 25iは、周辺モジュール PMaからの入力制御信号 ICTLaを入力バッファ IBFaに出力するか、または、入力制御信号 ICTLaをオフレベル、ここでは接地電圧 GNDに固定する。同様に、切り替え論理回路 25oは、周辺モジュール PMaからの出力制御信号 OCTLaを出力バッファ OBFaに出力するか、または、出力制御信号 OCTLaをオフレベル、ここでは接地電圧 GNDに固定する。なお、切り替え論理回路 25i,25oは、例えば、スイッチ、またはアンドゲート等の論理ゲートによって実現される。
【0068】
<スイッチ回路およびスイッチ制御回路の詳細>
図１０は、図９におけるスイッチ制御回路の動作例を示す図である。ここでは、テスト設定信号 SSとして2個のモード信号 MD3,MD4を用いる例が示されるが、勿論、テスト制御信号 TCおよびモード信号 MD1が用いられてもよい。図１０において、スイッチ制御回路 28は、ユーザモード UMDまたはA向けテストモード PMa-TMDに遷移した際には、切り替え論理回路 25i,25oに、周辺モジュール PMaからの入力制御信号 ICTLaおよび出力制御信号 OCTLaを選択させる。さらに、スイッチ制御回路 28は、スイッチ SW3,SW5をオフに制御する。
図１０は、図９におけるスイッチ制御回路の動作例を示す図である。ここでは、テスト設定信号 SSとして2個のモード信号 MD3,MD4を用いる例が示されるが、勿論、テスト制御信号 TCおよびモード信号 MD1が用いられてもよい。図１０において、スイッチ制御回路 28は、ユーザモード UMDまたはA向けテストモード PMa-TMDに遷移した際には、切り替え論理回路 25i,25oに、周辺モジュール PMaからの入力制御信号 ICTLaおよび出力制御信号 OCTLaを選択させる。さらに、スイッチ制御回路 28は、スイッチ SW3,SW5をオフに制御する。
【0069】
スイッチ制御回路 28は、B向けテストモード PMb-TMDに遷移した際には、切り替え論理回路 25i,25oを介して、入力制御信号 ICTLaおよび出力制御信号 OCTLaをオフレベルに固定する。さらに、スイッチ制御回路 28は、スイッチ SW3をオンに制御し、スイッチ SW5をオフに制御する。同様に、周辺モジュール PMcをテスト対象とするC向けテストモード PMc-TMDに遷移した際には、スイッチ制御回路 28は、スイッチ SW3の代わりにスイッチ SW5をオンに制御する。
【0070】
一方、スイッチ制御回路 28は、全ての周辺モジュール PMa,PMb,PMcをテスト対象とするABC向けテストモード PMabc-TMDに遷移した際には、切り替え論理回路 25iに、周辺モジュール PMaからの入力制御信号 ICTLaを選択させる。また、スイッチ制御回路 28は、切り替え論理回路 25oを介して出力制御信号 OCTLaをオフレベルに固定する。さらに、スイッチ制御回路 28は、スイッチ SW3,SW5をオンに制御する。
【0071】
ABC向けテストモード PMabc-TMDは、第１の実施の形態の場合と同様に、例えば、入力専用の外部端子 TMを対象に適用される。このため、出力制御信号 OCTLaはオフレベルに固定される。ただし、場合によっては、切り替え論理回路 25oに、周辺モジュール PMaからの出力制御信号 OCTLaを選択させることで、周辺モジュール PMaからの出力信号 DOaを周辺モジュール PMb,PMbに入力するようなテストを行うことも可能である。
【0072】
なお、図９および図１０の例では、説明の簡素化のため、切り替え論理回路 25i,25oは、周辺モジュール PMaに対して設けられたが、詳細には、周辺モジュール PMb,PMcに対しても設けられる。また、図９の構成例では、図１０で述べた動作から分かるように、図２に示したスイッチ SW1は、図９におけるトリステートバッファ、すなわち入力バッファ IBFaおよび出力バッファ OBFaで実現される。同様に、図２に示したスイッチ SW2は、図９における入力バッファ IBFbおよび出力バッファ OBFbで実現される。
【0073】
<第２の実施の形態の主要な効果>
以上、第２の実施の形態の方式を用いることでも、第１の実施の形態で述べた各種効果と同様の効果が得られる。さらに、一部のスイッチ SW1,SW2を、トリステートバッファを利用して実現しているため、半導体装置 20における回路面積の増大を抑制できる。すなわち、通常、コアユニット CRUは、バッファユニット BUFUに比べて回路素子のサイズを小さくできる。このため、回路面積の増大を抑制できる。
以上、第２の実施の形態の方式を用いることでも、第１の実施の形態で述べた各種効果と同様の効果が得られる。さらに、一部のスイッチ SW1,SW2を、トリステートバッファを利用して実現しているため、半導体装置 20における回路面積の増大を抑制できる。すなわち、通常、コアユニット CRUは、バッファユニット BUFUに比べて回路素子のサイズを小さくできる。このため、回路面積の増大を抑制できる。
【0074】
(第３の実施の形態)
<半導体装置の概略構成>
図１１は、第３の実施の形態による半導体装置において、図８に示される半導体装置のより詳細な構成例を示す回路ブロック図である。図１１に示される半導体装置 30は、図９に示した構成例と比較して、次の点が異なっている。第１の相違点として、バッファユニット BUFU内に、スイッチ SW3,SW5を含めていずれのスイッチも設けられない。これに伴い、入力バッファ IBFa,IBFb,IBFcは、それぞれ、パッド PDa,PDb,PDcからの入力信号を入力する。また、出力バッファ OBFa,OBFb,OBFcは、それぞれ、パッド PDa,PDb,PDcに出力信号を出力する。
<半導体装置の概略構成>
図１１は、第３の実施の形態による半導体装置において、図８に示される半導体装置のより詳細な構成例を示す回路ブロック図である。図１１に示される半導体装置 30は、図９に示した構成例と比較して、次の点が異なっている。第１の相違点として、バッファユニット BUFU内に、スイッチ SW3,SW5を含めていずれのスイッチも設けられない。これに伴い、入力バッファ IBFa,IBFb,IBFcは、それぞれ、パッド PDa,PDb,PDcからの入力信号を入力する。また、出力バッファ OBFa,OBFb,OBFcは、それぞれ、パッド PDa,PDb,PDcに出力信号を出力する。
【0075】
第２の相違点として、バッファユニット BUFU内にスイッチが設けられない代わりに、コアユニット CRU内に、切り替え論理回路 35が設けられる。切り替え論理回路 35は、例えば、スイッチ、または、組み合わせ回路、すなわち論理ゲートの組み合わせで実現され、図８に示したスイッチ回路 26の機能を担う。切り替え論理回路 35は、周辺モジュール PMa,PMb,PMcと、各入力バッファ IBFa,IBFb,IBFcおよび各出力バッファ OBFa,OBFb,OBFcとの間の配線経路に挿入される。スイッチ制御回路 38は、切り替え論理回路 35を制御する。
【0076】
図１１に示される例では、切り替え論理回路 35が挿入されることで、例えば、周辺モジュール PMaからの入力制御信号 ICTLa’と、入力バッファ IBFaへの入力制御信号 ICTLaとは分離される。また、入力バッファ IBFaからの入力信号 DIaと、周辺モジュール PMaへの入力信号 DIa’とも分離される。明細書では、周辺モジュール PMaからの入力制御信号を前段入力制御信号ICTLa’と呼び、入力バッファ IBFaへの入力制御信号を後段入力制御信号ICTLaと呼ぶ。入力バッファ IBFaからの入力信号を前段入力信号 DIaと呼び、周辺モジュール PMaへの入力信号を、後段入力信号 DIa’と呼ぶ。
【0077】
同様に、周辺モジュール PMaからの出力制御信号 OCTLa’と、出力バッファ OBFaへの出力制御信号 OCTLaとは分離される。また、周辺モジュール PMaからの出力信号 DOa’と出力バッファ OBFaへの出力信号 DOaとも分離される。明細書では、周辺モジュール PMaからの出力制御信号を前段出力制御信号 OCTLa’と呼び、出力バッファ OBFaへの出力制御信号を後段出力制御信号OCTLaと呼ぶ。周辺モジュール PMaからの出力信号を前段出力信号 DOa’と呼び、出力バッファ OBFaへの出力信号を後段出力信号 DOaと呼ぶ。他の周辺モジュール PMb,PMcに関しても同様である。
【0078】
<スイッチ回路およびスイッチ制御回路の詳細>
図１２は、図１１におけるスイッチ制御回路および切り替え論理回路の動作例を示す図である。ここでは、テスト設定信号 SSとして2個のモード信号 MD3,MD4を用いる例が示されるが、勿論、テスト制御信号 TCおよびモード信号 MD1が用いられてもよい。図１３Ａは、図１２において、B向けテストモードに遷移した際の切り替え論理回路の動作状態を表す模式図である。図１３Ｂは、図１２において、ABC向けテストモードに遷移した際の切り替え論理回路の動作状態を表す模式図である。
図１２は、図１１におけるスイッチ制御回路および切り替え論理回路の動作例を示す図である。ここでは、テスト設定信号 SSとして2個のモード信号 MD3,MD4を用いる例が示されるが、勿論、テスト制御信号 TCおよびモード信号 MD1が用いられてもよい。図１３Ａは、図１２において、B向けテストモードに遷移した際の切り替え論理回路の動作状態を表す模式図である。図１３Ｂは、図１２において、ABC向けテストモードに遷移した際の切り替え論理回路の動作状態を表す模式図である。
【0079】
スイッチ制御回路 38は、B向けテストモード PMb-TMDに遷移した場合、切り替え論理回路 35を、図１３Ａに示されるような状態に制御する。図１３Ａにおいて、切り替え論理回路 35は、周辺モジュール PMbからの前段入力制御信号 ICTLb’および前段出力制御信号 OCTLb’を、それぞれ、入力バッファ IBFaの後段入力制御信号 ICTLaおよび出力バッファ OBFaの後段出力制御信号 OCTLaに接続する。また、切り替え論理回路 35は、入力バッファ IBFaからの前段入力信号 DIaを周辺モジュール PMbへの後段入力信号 DIb’に接続し、周辺モジュール PMbからの前段出力信号 DOb’を出力バッファ OBFaへの後段出力信号 DOaに接続する。
【0080】
A向けテストモード PMa-TMDに遷移した場合、または、C向けテストモード PMc-TMDに遷移した場合も、図１２に示されるように、図１３Ａの場合と同様の状態が形成される。すなわち、図１３Ａにおいて、A向けテストモード PMa-TMDでは、入力バッファ IBFaおよび出力バッファ OBFaの接続先は、周辺モジュール PMaとなる。C向けテストモード PMc-TMDでは、入力バッファ IBFaおよび出力バッファ OBFaの接続先は、周辺モジュール PMcとなる。
【0081】
一方、スイッチ制御回路 38は、ABC向けテストモード PMabc-TMDに遷移した場合、切り替え論理回路 35を、図１３Ｂに示されるような状態に制御する。図１３Ｂにおいて、切り替え論理回路 35は、周辺モジュール PMa,PMb,PMcからの前段入力制御信号 ICTLa’,ICTLb’,ICTLc’を、入力バッファ IBFaへの後段入力制御信号 ICTLaにオア論理で接続する。
【0082】
また、切り替え論理回路 35は、入力バッファ IBFaからの前段入力信号 DIaを、3個のスイッチを介して周辺モジュール PMa,PMb,PMcへの後段入力信号 DIa’,DIb’,DIc’にそれぞれ接続する。3個のスイッチは、それぞれ、前段入力制御信号 ICTLa’,ICTLb’,ICTLc’によって制御される。これにより、例えば、周辺モジュール PMaは、前段入力制御信号 ICTLa’を出力し、これに伴う前段入力信号 DIaを後段入力信号 DIa’として入力する。また、周辺モジュール PMbは、前段入力制御信号 ICTLb’を出力し、これに伴う前段入力信号 DIaを後段入力信号 DIb’として入力する。
【0083】
<半導体装置の製造方法>
図１４は、図１１に示される半導体装置を対象とした、半導体装置の製造方法の一例を示すフロー図である。図１４に示されるフローは、図７に示したフローと比較して、２回のファイナルテスト工程(ステップ S104a,S104b)を有する点が異なっている。ファイナルテスト工程(ステップ S104a)では、図７の場合と同様にデバイス複数端子結合テストが実行される。
図１４は、図１１に示される半導体装置を対象とした、半導体装置の製造方法の一例を示すフロー図である。図１４に示されるフローは、図７に示したフローと比較して、２回のファイナルテスト工程(ステップ S104a,S104b)を有する点が異なっている。ファイナルテスト工程(ステップ S104a)では、図７の場合と同様にデバイス複数端子結合テストが実行される。
【0084】
ただし、図１１に示した半導体装置 30は、図２に示した半導体装置 10と異なり、例えば、図１３Ａに示したように、周辺モジュール PMb,PMcに対応する入力バッファ IBFb,IBFcおよび出力バッファOBFb,OBFcは動作しない。そこで、ファイナルテスト工程(ステップ S104b)では、全端子テストを用いて、バッファを含めた外部端子 TM周りのテストが行われる。具体的には、オープン/ショートテスト、リークテスト、入出力特性のテスト等が行われる。なお、このような外部端子TM周りのテストは、通常、様々な製品で、同様のテスト仕様を用いて共通に行われるテストである。このため、当該テストは、例えば、製品に依存しない共通の汎用テストボードを設けて、行われてもよい。
【0085】
<第３の実施の形態の主要な効果>
以上、第３の実施の形態の方式を用いることでも、第１の実施の形態で述べた各種効果と同様の効果が得られる。さらに、スイッチ回路 26を全てコアユニット CRU内に設けることで、第２の実施の形態の場合よりも、半導体装置 20,30における回路面積の増大をさらに抑制できる。
以上、第３の実施の形態の方式を用いることでも、第１の実施の形態で述べた各種効果と同様の効果が得られる。さらに、スイッチ回路 26を全てコアユニット CRU内に設けることで、第２の実施の形態の場合よりも、半導体装置 20,30における回路面積の増大をさらに抑制できる。
【0086】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0087】
10,20,30 半導体装置
15,25 端子回路
16,26 スイッチ回路
17[1]-17[x] 内部回路
18,28,38 スイッチ制御回路
25i,25o,35 切り替え論理回路
CRU コアユニット
DIa,DIb,DIc 入力信号
IBFa,IBFb,IBFc 入力バッファ
ICTLa,ICTLb,ICTLc 入力制御信号
PMa,PMb,PMc 周辺モジュール
SS テスト設定信号
SW1-SW5 スイッチ
TM 外部端子
TSi テスト入力信号
TSo テスト出力信号
TS テスト信号
15,25 端子回路
16,26 スイッチ回路
17[1]-17[x] 内部回路
18,28,38 スイッチ制御回路
25i,25o,35 切り替え論理回路
CRU コアユニット
DIa,DIb,DIc 入力信号
IBFa,IBFb,IBFc 入力バッファ
ICTLa,ICTLb,ICTLc 入力制御信号
PMa,PMb,PMc 周辺モジュール
SS テスト設定信号
SW1-SW5 スイッチ
TM 外部端子
TSi テスト入力信号
TSo テスト出力信号
TS テスト信号
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15A】
【図15B】
【図16】
【図17】