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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132276
(43)【公開日】2024-09-30
(54)【発明の名称】メモリシステムおよび制御方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20240920BHJP
【ＦＩ】
G06F12/00 560B
G06F12/00 597U
G06F12/00 564A
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023042999
(22)【出願日】2023-03-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】中住 眞一郎
(72)【発明者】
【氏名】近藤 尊
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CB01
5B160CC09
5B160MM01
(57)【要約】
【課題】リードのレイテンシが長くなるのを抑制しつつ不揮発性メモリへのデータの書き込みを効率良く実行できるメモリシステムを実現する。
【解決手段】メモリシステムは、メモリセルアレイに第１のデータを書き込むためのプログラム動作の実行中に次のプログラム動作用の第２のデータを受信可能なキャッシュバッファを含む不揮発性メモリと、コントローラとを含む。コントローラは、プログラム動作の開始からの経過時間を計測する。コントローラは、プログラム動作の開始から第１の時間が経過したことことに応じて、第２のデータを不揮発性メモリに転送する動作を開始する。
【選択図】図６
【解決手段】メモリシステムは、メモリセルアレイに第１のデータを書き込むためのプログラム動作の実行中に次のプログラム動作用の第２のデータを受信可能なキャッシュバッファを含む不揮発性メモリと、コントローラとを含む。コントローラは、プログラム動作の開始からの経過時間を計測する。コントローラは、プログラム動作の開始から第１の時間が経過したことことに応じて、第２のデータを不揮発性メモリに転送する動作を開始する。
【選択図】図６
【特許請求の範囲】
【請求項1】
メモリセルアレイに第１のデータを書き込むためのプログラム動作の実行中に次のプログラム動作用の第２のデータを受信可能なキャッシュバッファを含む不揮発性メモリと、
前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
前記コントローラは、
前記プログラム動作の開始からの経過時間を計測し、
前記プログラム動作の実行中に前記不揮発性メモリへの前記第２のデータの転送が完了し且つ前記プログラム動作の開始から第１の時間が経過した後に前記不揮発性メモリへの前記第２のデータの転送が開始されるように、前記プログラム動作の開始から前記第１の時間が経過したことに応じて、前記第２のデータを前記不揮発性メモリに転送する動作を開始するように構成されている、
メモリシステム。
前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
前記コントローラは、
前記プログラム動作の開始からの経過時間を計測し、
前記プログラム動作の実行中に前記不揮発性メモリへの前記第２のデータの転送が完了し且つ前記プログラム動作の開始から第１の時間が経過した後に前記不揮発性メモリへの前記第２のデータの転送が開始されるように、前記プログラム動作の開始から前記第１の時間が経過したことに応じて、前記第２のデータを前記不揮発性メモリに転送する動作を開始するように構成されている、
メモリシステム。
【請求項2】
前記第１の時間は、前記プログラム動作に要するプログラム時間から、前記不揮発性メモリへの前記第２のデータの転送に要する時間を引いた残り時間に基づいて決定される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、
前記プログラム時間が変動する要因となる前記プログラム動作の条件それぞれと前記プログラム動作に要するプログラム時間それぞれとの間の対応関係を示す情報を管理し、
前記不揮発性メモリに前記プログラム動作を実行させる前に、前記情報に基づいて、前記プログラム動作に関する現在の条件に対応するプログラム時間を決定するように構成されている、
請求項２に記載のメモリシステム。
前記プログラム時間が変動する要因となる前記プログラム動作の条件それぞれと前記プログラム動作に要するプログラム時間それぞれとの間の対応関係を示す情報を管理し、
前記不揮発性メモリに前記プログラム動作を実行させる前に、前記情報に基づいて、前記プログラム動作に関する現在の条件に対応するプログラム時間を決定するように構成されている、
請求項２に記載のメモリシステム。
【請求項4】
前記不揮発性メモリは、複数の不揮発性メモリチップを含み、
前記複数の不揮発性メモリチップの各々は、各々が消去動作の単位である複数のブロックを含み、
前記複数のブロックの各々は、複数のワードラインにそれぞれ対応する複数のページを含み、
前記複数のページの各々は、プログラム動作および読み出し動作の各々の単位であり、
前記コントローラは、
前記プログラム動作が実行されるブロックの現在のプログラム／イレーズサイクル数、前記プログラム動作が実行される不揮発性メモリチップの現在の温度、または前記プログラム動作が実行されるページに対応するワードラインに基づいて、前記プログラム動作に関する現在の条件に対応するプログラム時間を決定するように構成されている
請求項３に記載のメモリシステム。
前記複数の不揮発性メモリチップの各々は、各々が消去動作の単位である複数のブロックを含み、
前記複数のブロックの各々は、複数のワードラインにそれぞれ対応する複数のページを含み、
前記複数のページの各々は、プログラム動作および読み出し動作の各々の単位であり、
前記コントローラは、
前記プログラム動作が実行されるブロックの現在のプログラム／イレーズサイクル数、前記プログラム動作が実行される不揮発性メモリチップの現在の温度、または前記プログラム動作が実行されるページに対応するワードラインに基づいて、前記プログラム動作に関する現在の条件に対応するプログラム時間を決定するように構成されている
請求項３に記載のメモリシステム。
【請求項5】
前記コントローラは、
前記不揮発性メモリに前記プログラム動作を中断させて前記プログラム動作の中断中に前記不揮発性メモリに読み出し動作を実行させる際、前記プログラム動作が中断されている間、前記経過時間の計測を停止するように構成されている、
請求項１に記載のメモリシステム。
前記不揮発性メモリに前記プログラム動作を中断させて前記プログラム動作の中断中に前記不揮発性メモリに読み出し動作を実行させる際、前記プログラム動作が中断されている間、前記経過時間の計測を停止するように構成されている、
請求項１に記載のメモリシステム。
【請求項6】
前記不揮発性メモリは、前記メモリセルアレイに含まれるメモリセル当たりに複数ビットのデータを記憶するように構成され、
前記コントローラは、
前記プログラム動作の実行中に前記プログラム動作の開始から前記第１の時間が経過したことに応じて、前記次のプログラム動作用の複数ページ分のデータを、前記第２のデータとして、前記不揮発性メモリに転送する動作を開始するように構成されている、
請求項１に記載のメモリシステム。
前記コントローラは、
前記プログラム動作の実行中に前記プログラム動作の開始から前記第１の時間が経過したことに応じて、前記次のプログラム動作用の複数ページ分のデータを、前記第２のデータとして、前記不揮発性メモリに転送する動作を開始するように構成されている、
請求項１に記載のメモリシステム。
【請求項7】
ホストから受信されたライトコマンドに関連付けられたデータを一時的に記憶する領域を有するライトバッファをさらに具備し、
前記コントローラは、
前記ライトバッファから前記不揮発性メモリへのデータの転送の完了に応じて、前記データが格納されていた前記ライトバッファにおける前記領域を解放するように構成されている、
請求項１に記載のメモリシステム。
前記コントローラは、
前記ライトバッファから前記不揮発性メモリへのデータの転送の完了に応じて、前記データが格納されていた前記ライトバッファにおける前記領域を解放するように構成されている、
請求項１に記載のメモリシステム。
【請求項8】
メモリセルアレイに第１のデータを書き込むためのプログラム動作の実行中に次のプログラム動作用の第２のデータを受信可能なキャッシュバッファを含む不揮発性メモリを制御する制御方法であって、
前記プログラム動作の開始からの経過時間を計測することと、
前記プログラム動作の実行中に前記不揮発性メモリへの前記第２のデータの転送が完了し且つ前記プログラム動作の開始から第１の時間が経過した後に前記不揮発性メモリへの前記第２のデータの転送が開始されるように、前記プログラム動作の開始から前記第１の時間が経過したことに応じて、前記第２のデータを前記不揮発性メモリに転送する動作を開始することと、を具備する
制御方法。
前記プログラム動作の開始からの経過時間を計測することと、
前記プログラム動作の実行中に前記不揮発性メモリへの前記第２のデータの転送が完了し且つ前記プログラム動作の開始から第１の時間が経過した後に前記不揮発性メモリへの前記第２のデータの転送が開始されるように、前記プログラム動作の開始から前記第１の時間が経過したことに応じて、前記第２のデータを前記不揮発性メモリに転送する動作を開始することと、を具備する
制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性メモリを制御するメモリシステムおよび制御方法に関する。
【背景技術】
【0002】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
【0003】
ＳＳＤのようなメモリシステムにおいては、ホストからのリードコマンドの受信からこのリードコマンドの処理の完了までに要する時間（つまり、リードのレイテンシ）が長くなるのを抑制することが求められている。また、メモリシステムにおいては、ホストからのライトコマンドに対する不揮発性メモリへのデータの書き込み性能の向上も必要とされている。
【0004】
このため、ホストから受信されるコマンド群にリードコマンドとライトコマンドとが混在されるワークロードにおいては、リードのレイテンシが長くなるのを抑制しつつ、不揮発性メモリへのデータの書き込みを効率良く実行できる技術が必要とされている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許第１１，０９９，７８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の一実施形態が解決しようとする課題は、リードのレイテンシが長くなるのを抑制しつつ、不揮発性メモリへのデータの書き込みを効率良く実行できるメモリシステムおよび制御方法を提供することである。
【課題を解決するための手段】
【0007】
実施形態によれば、メモリシステムは、メモリセルアレイに第１のデータを書き込むためのプログラム動作の実行中に次のプログラム動作用の第２のデータを受信可能なキャッシュバッファを含む不揮発性メモリと、前記不揮発性メモリを制御するように構成されたコントローラとを具備する。前記コントローラは、前記プログラム動作の開始からの経過時間を計測する。前記コントローラは、前記プログラム動作の実行中に前記不揮発性メモリへの前記第２のデータの転送が完了し且つ前記プログラム動作の開始から第１の時間が経過した後に前記不揮発性メモリへの前記第２のデータの転送が開始されるように、前記プログラム動作の開始から前記第１の時間が経過したことに応じて、前記第２のデータを前記不揮発性メモリに転送する動作を開始する。
【図面の簡単な説明】
【0008】
【図1】実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。
【図2】実施形態に係るメモリシステムに含まれる不揮発性メモリチップの構成例を示すブロック図。
【図3】実施形態に係るメモリシステムの不揮発性メモリチップに含まれる複数のブロックの各々の構成例を示す図。
【図4】実施形態に係るメモリシステムの不揮発性メモリチップに含まれる複数のブロックの各々の回路構成例を示す図。
【図5】不揮発性メモリチップへのデータ転送の完了に応じてライトバッファを解放する方式において必要なライトバッファのサイズと、プログラム動作の完了に応じてライトバッファを解放する方式において必要なライトバッファのサイズとを説明するための図。
【図6】実施形態に係るメモリシステムにおいて実行されるキャッシュプログラム動作の例を示すタイミングチャート。
【図7】実施形態に係るメモリシステムにおいて実行される、トリプルレベルセルモードを使用したキャッシュプログラム動作の例を示すタイミングチャート。
【図8】実施形態に係るメモリシステムにおいて次のプログラム動作用のデータを不揮発性メモリチップに転送する動作を開始するタイミングの例を示すタイミングチャート。
【図9】実施形態に係るメモリシステムの不揮発性メモリチップに含まれる複数のプレーンの各々の構成例を示すブロック図。
【図10】プログラム動作Ａのロアーページプログラムの実行中における不揮発性メモリチップの状態を示す図。
【図11】プログラム動作Ａのミドルページプログラムの実行中における不揮発性メモリチップの状態を示す図。
【図12】プログラム動作Ａのアッパーページプログラムの実行開始時における不揮発性メモリチップの状態を示す図。
【図13】実施形態に係るメモリシステムにおいて実行される、プログラム動作Ａのアッパーページプログラム動作の実行中に次のプログラム動作Ｂ用のデータを不揮発性メモリチップに転送する動作を示す図。
【図14】実施形態に係るメモリシステムにおいて実行される、不揮発性メモリチップのプログラム動作がサスペンドされている間、タイマの動作を停止させる動作を示すタイミングチャート。
【図15】実施形態に係るメモリシステムにおいて実行されるライト処理の手順の第１の例を示すフローチャート。
【図16】実施形態に係るメモリシステムにおいて実行されるライト処理の手順の第２の例を示すフローチャート。
【図17】実施形態に係るメモリシステムにおいて実行されるライト処理の手順の第３の例を示すフローチャート。
【発明を実施するための形態】
【0009】
以下、図面を参照して、実施形態を説明する。
【0010】
以下では、実施形態に係るメモリシステムがソリッドステートドライブ（ＳＳＤ）として実現されている場合を想定する。
【0011】
図１は、実施形態に係るメモリシステムを含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホスト（ホストデバイス）２と、ＳＳＤ３と、を含む。ホスト２とＳＳＤ３とは、バス１０を介して互いに接続可能である。
【0012】
ホスト２は、情報処理装置である。ホスト２は、例えば、パーソナルコンピュータ、サーバコンピュータ、またはモバイルデバイスである。ホスト２は、ＳＳＤ３にアクセスする。具体的には、ホスト２は、データを書き込むためのコマンドであるライトコマンドをＳＳＤ３に送信する。また、ホスト２は、データを読み出すためのコマンドであるリードコマンドをＳＳＤ３に送信する。
【0013】
ＳＳＤ３は、ホスト２に接続可能なストレージデバイスである。ＳＳＤ３は、不揮発性メモリを含む。
【0014】
ＳＳＤ３とホスト２との間の通信は、バス１０を介して実行される。バス１０は、ホスト２とＳＳＤ３とを接続する通信路である。バス１０は、例えば、ＰＣＩ ｅｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）バスである。ＰＣＩｅバスは、全二重（ｆｕｌｌ ｄｕｐｌｅｘ）通信路である。全二重通信路は、ホスト２からＳＳＤ３へデータおよび入出力（Ｉ／Ｏ）コマンドを送信する伝送路と、ＳＳＤ３からホスト２へデータおよび応答を送信する伝送路との双方を含む。Ｉ／Ｏコマンドは、不揮発性メモリへのデータの書き込み、または不揮発性メモリからのデータの読み出しを行うためのコマンドである。Ｉ／Ｏコマンドは、例えば、ライトコマンド、またはリードコマンドである。
【0015】
ホスト２とＳＳＤ３とを接続するための論理インタフェースの規格としては、例えば、ＮＶＭ ｅｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）規格が使用され得る。
【0016】
次に、ホスト２の構成を説明する。ホスト２は、プロセッサ２１と、メモリ２２とを含む。プロセッサ２１およびメモリ２２は、内部バス２０を介して相互接続されている。
【0017】
プロセッサ２１は、例えばセントラルプロセッシングユニット（ＣＰＵ）である。プロセッサ２１は、ＳＳＤ３、または、ホスト２に接続された他のストレージデバイスからメモリ２２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアは、例えば、オペレーティングシステム、ファイルシステム、アプリケーションプログラム、を含む。
【0018】
メモリ２２は、例えば揮発性のメモリである。メモリ２２は、メインメモリ、システムメモリ、またはホストメモリとも称される。メモリ２２は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。
【0019】
次に、ＳＳＤ３の構成を説明する。以下では、ＳＳＤ３の不揮発性メモリがＮＡＮＤ型フラッシュメモリで実現されている場合を想定する。
【0020】
ＳＳＤ３は、コントローラ４と、ＮＡＮＤ型フラッシュメモリ５とを含む。また、ＳＳＤ３は、ランダムアクセスメモリ、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）６をさらに含んでいてもよい。さらに、ＳＳＤ３は、電源回路８と、温度センサ５２（５２－０、５２－１、５２－２、５２－３、５２－４、５２－５、５２－６、５２－７、・・・）と、を含む。
【0021】
コントローラ４は、メモリコントローラである。コントローラ４は、例えば、ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような半導体デバイスである。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５に電気的に接続されている。コントローラ４は、ホスト２から受信されるＩ／Ｏコマンドそれぞれに基づき、ライト処理と、リード処理と、を実行する。ライト処理は、ＮＡＮＤ型フラッシュメモリ５にデータを書き込むための処理である。リード処理は、ＮＡＮＤ型フラッシュメモリ５からデータを読み出すための処理である。コントローラ４とＮＡＮＤ型フラッシュメモリ５とを電気的に接続するインタフェースの規格としては、例えば、Ｔｏｇｇｌｅインタフェース、またはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）が使用される。コントローラ４の各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、またはこれら専用ハードウェアとプロセッサとの組み合わせにより実現され得る。
【0022】
ＮＡＮＤ型フラッシュメモリ５は、２次元構造のフラッシュメモリであってもよいし、３次元構造のフラッシュメモリであってもよい。以下では、ＮＡＮＤ型フラッシュメモリ５を単にフラッシュメモリ５と称する。フラッシュメモリ５は、複数のブロックを含む。複数のブロックの各々は、データ消去（イレーズ）動作の最小単位である。複数のブロックの各々は、複数のページを含む。複数のページの各々は、書き込み動作（具体的にはプログラム動作）および読み出し動作の各々の単位である。フラッシュメモリ５は、一つまたは複数の不揮発性メモリチップを含む。不揮発性メモリチップは、例えばＮＡＮＤ型フラッシュメモリチップ（以下、ＮＡＮＤチップと称する）である。図１では、フラッシュメモリ５が、複数のＮＡＮＤチップ５１（５１－０～～５１－７、・・・、）を含む場合が例として示されている。
【0023】
ＤＲＡＭ６は、揮発性メモリである。ＤＲＡＭ６は、例えば、論理物理アドレス変換テーブル（ｌｏｇｉｃａｌ－ｔｏ－ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ：Ｌ２Ｐテーブル）６１を記憶する記憶領域を含む。ＤＲＡＭ６は、プログラム時間テーブル６２を記憶する記憶領域も含んでいてもよい。
【0024】
Ｌ２Ｐテーブル６１は、マッピング情報を格納するテーブルである。マッピング情報は、論理アドレスそれぞれとフラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを所定の管理サイズの単位で示す情報である。論理アドレスは、ＳＳＤ３をアクセスするためにホスト２によって使用されるアドレスである。論理アドレスとしては、例えば、論理ブロックアドレス（ＬＢＡ）が使用される。物理アドレスは、フラッシュメモリ５内の記憶位置（物理記憶位置）を示すアドレスである。
【0025】
プログラム時間テーブル６２は、プログラム時間が変動する要因となるプログラム動作の条件それぞれとプログラム動作に要するプログラム時間それぞれとの間の対応関係を示すプログラム時間情報を保持するテーブルである。プログラム時間が変動する要因となるプログラム動作の条件は、例えば、書き込み対象のページに対応するワードライン、書き込み対象のブロックのプログラム／イレーズサイクル数、または書き込み対象のＮＡＮＤチップ５１の温度を含む。
【0026】
電源回路８は、ＳＳＤ３の各構成要素（コントローラ４、フラッシュメモリ５、ＤＲＡＭ６、等）に電力を供給する回路である。電源回路８は、例えばホスト２から供給される電力（ここでは電源電圧Ｖｃｃ）を用いて、ＳＳＤ３の各構成要素に供給すべき電力（ここでは電源電圧Ｖｃｃ１、Ｖｃｃ２、・・・）を生成する。
【0027】
温度センサ５２－０、５２－１、５２－２、５２－３、５２－４、５２－５、５２－６、５２－７、・・・は、ＮＡＮＤチップ５１－０、５１－１、５１－２、５１－３、５１－４、５１－５、５１－６、５１－７、・・・とそれぞれ対応して設けられている。温度センサ５２の各々は、対応するＮＡＮＤチップ５１の温度を検知する。
【0028】
なお、温度センサ５２の各々は、ＳＳＤ３の各構成要素が実装されたＳＳＤ３のプリント回路基板上に実装されていてもよい。あるいは、温度センサ５２の各々は、対応するＮＡＮＤチップ５１に内蔵されていてもよい。
【0029】
また、図１では、複数の温度センサ５２と複数のＮＡＮＤチップ５１とが１対１の関係でそれぞれ対応付けられている場合が示されているが、これら温度センサ５２とこれらＮＡＮＤチップ５１とは１対１の関係で対応付けられていなくてもよい。例えば、幾つかのＮＡＮＤチップ５１を含む一つのメモリパッケージ当たりに一つの温度センサ５２が設けられる、という構成が使用されてもよい。
【0030】
次に、コントローラ４の内部構成を説明する。コントローラ４は、例えば、ホストインタフェース（ホストＩ／Ｆ）４１と、スタティックＲＡＭ（ＳＲＡＭ）４２と、ＣＰＵ４３と、直接メモリアクセスコントローラ（ＤＭＡＣ）４４と、誤り訂正回路４５と、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）４６と、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）４７とを含む。これらホストインタフェース４１と、ＳＲＡＭ４２と、ＣＰＵ４３と、ＤＭＡＣ４４と、誤り訂正回路４５と、ＮＡＮＤインタフェース４６と、ＤＲＡＭインタフェース４７とは、内部バス４０を介して相互接続される。コントローラ４は、これらの構成要素を備える電子回路として構成される。
【0031】
ホストインタフェース４１は、ホスト２との通信を実行するインタフェース回路である。ホストインタフェース４１は、例えば、ホスト２のメモリ２２からＩ／Ｏコマンド（ライトコマンド、リードコマンド）それぞれをフェッチする処理と、フェッチした各ライトコマンドに関連付けられたライトデータをホスト２のメモリ２２から取得する処理と、フェッチした各リードコマンドに基づいてフラッシュメモリ５から読み出されたデータをホスト２のメモリ２２に転送する処理と、フェッチした各Ｉ／Ｏコマンドに対応する完了応答をホスト２に送信する処理と、を実行する。
【0032】
ＳＲＡＭ４２は、揮発性メモリである。ＳＲＡＭ４２の記憶領域は、例えば、ＣＰＵ４３の作業領域として使用される。ＳＲＡＭ４２の記憶領域の一部は、ライトバッファ４２１として使用される。ライトバッファ４２１は、ホスト２から受信されるライトデータを一時的に記憶するバッファである。なお、ＤＲＡＭ６の記憶領域の一部がライトバッファ４２１として使用されてもよい。
【0033】
ＣＰＵ４３は、プロセッサである。ＣＰＵ４３は、フラッシュメモリ５または図示しないＲＯＭに格納されている制御プログラム（ファームウェア）をＳＲＡＭ４２にロードする。そしてＣＰＵ４３は、このファームウェアを実行することによって様々な処理を行う。なお、ファームウェアは、ＤＲＡＭ６にロードされてもよい。
【0034】
ＣＰＵ４３は、例えば、フラッシュトランスレーション層（ＦＴＬ）として、フラッシュメモリ５に記憶されたデータの管理と、フラッシュメモリ５に含まれるブロックの管理とを行う。フラッシュメモリ５に記憶されたデータの管理は、例えば、マッピング情報の管理を含む。ＣＰＵ４３は、Ｌ２Ｐテーブル６１のマッピング情報を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを、所定の管理サイズの単位で管理する。
【0035】
フラッシュメモリ５においては、ブロック内のページへのデータの書き込みは、このブロックの１プログラム／イレーズサイクル当たり１回のみ可能である。つまり、データが既に書き込まれているブロック内の記憶位置（物理記憶位置）に新たなデータを直接上書きすることはできない。このため、既にブロック内の物理記憶位置に書き込まれているデータを更新する場合には、コントローラ４は、そのブロック（または別のブロック）内の未書き込みページ（空きページ）に新たなデータを書き込み、そして以前のデータを無効データとして扱う。換言すれば、コントローラ４は、ある論理アドレスに対応する更新データを、この論理アドレスに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ４は、Ｌ２Ｐテーブル６１を更新して、この論理アドレスに、この別の物理記憶位置を示す物理アドレスを関連付ける。
【0036】
フラッシュメモリ５に含まれるブロックの管理は、フラッシュメモリ５に含まれる不良ブロック（バッドブロック）の管理と、ウェアレベリングと、ガベージコレクション（ＧＣ）とを含む。
【0037】
ＧＣは、フリーブロックの個数を増やすための動作である。フリーブロックとは、有効データを含まないブロックを意味する。コントローラ４は、各ブロックの状態（フリーブロックであるか否か、アクティブブロックであるか否か、プログラム／イレーズサイクル数、書き込み済みページの数や位置、空きページの数や位置、有効データの量、無効データの量、等）を管理する。ＧＣ動作においては、コントローラ４は、有効データと無効データとが混在する幾つかのブロックをＧＣソースブロックとして選択する。ＧＣソースブロックは、コピー元ブロックとも称される。コントローラ４は、ＧＣソースブロックに含まれる有効データをＧＣデスティネーションブロック（例えば、フリーブロック）にコピーする。ＧＣデスティネーションブロックは、コピー先ブロックとも称される。ここで、有効データとは、Ｌ２Ｐテーブル６１において論理アドレスに関連付けられている物理記憶位置に記憶されているデータ（すなわち最新のデータとして論理アドレスに関連付けられているデータ）を意味する。有効データは、後にホスト２からリードされる可能性がある。無効データとは、どの論理アドレスにも関連付けられていないデータを意味する。どの論理アドレスにも関連付けられていないデータは、もはやホスト２からリードされる可能性が無いデータである。ＧＣソースブロックからＧＣデスティネーションブロックに有効データをコピーすると、コントローラ４は、Ｌ２Ｐテーブル６１を更新して、コピーされた有効データの論理アドレスそれぞれにコピー先の物理アドレスをマッピングする。有効データが別のブロックにコピーされることによって無効データのみになった（有効データを含まなくなった）ブロックは、フリーブロックとして解放される。これによって、このブロックは、このブロックに対するデータ消去動作が実行された後にデータの書き込みに再利用することが可能となる。
【0038】
ＤＭＡＣ４４は、ダイレクトメモリアクセス（ＤＭＡ）を実行する回路である。ＤＭＡＣ４４は、ホスト２のメモリ２２とＳＲＡＭ４２（またはＤＲＡＭ６）との間のデータ転送を実行する。
【0039】
誤り訂正回路４５は、フラッシュメモリ５にデータが書き込まれる際に、エンコード処理を実行する。エンコード処理において、誤り訂正回路４５は、フラッシュメモリ５に書き込まれるべきデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。フラッシュメモリ５からデータがリードされた際に、誤り訂正回路４５は、デコード処理を実行する。デコード処理において、誤り訂正回路４５は、フラッシュメモリ５から読み出されたデータに付加されたＥＣＣを使用して、このデータの誤り検出および誤り訂正を実行する。
【0040】
ＮＡＮＤインタフェース４６は、フラッシュメモリ５を制御するメモリインタフェース回路である。ＮＡＮＤインタフェース４６は、フラッシュメモリ５に含まれる複数のＮＡＮＤチップ５１に複数のチャンネルｃｈを介してそれぞれ接続されている。
【0041】
個々のＮＡＮＤチップ５１は、独立して動作可能である。このため、ＮＡＮＤチップ５１は、並列動作可能な単位として機能する。ＮＡＮＤインタフェース４６は、複数のチャンネルｃｈにそれぞれ対応する複数のＮＡＮＤコントローラ４６１を含む。複数のＮＡＮＤコントローラ４６１の各々は、ＮＡＮＤチップ５１を制御するメモリ制御回路である。各ＮＡＮＤコントローラ４６１は、対応する一つのチャンネルｃｈに接続されたＮＡＮＤチップ５１それぞれを制御する。図１では、ＮＡＮＤインタフェース４６に含まれる複数のＮＡＮＤコントローラ４６１のうち、２つのチャンネルｃｈ０、ｃｈ１にそれぞれ接続された２つのＮＡＮＤコントローラ４６１－０および４６１－１の構成のみが代表して示されている。
【0042】
ＮＡＮＤコントローラ４６１－０は、チャンネルｃｈ０を介して、ＮＡＮＤチップ５１－０～５１－３に接続される。ＮＡＮＤコントローラ４６１－０は、プログラム動作を制御する構成要素として、プログラム実行部４６１１－０と、タイマ４６１２－００～４６１２－０３と、を含む。
【0043】
プログラム実行部４６１１－０は、ＮＡＮＤチップ５１－０～５１－３の各々がサポートしているキャッシュプログラム機能を使用して、ＮＡＮＤチップ５１－０～５１－３の各々のプログラム動作を制御する。キャッシュプログラム機能は、プログラム動作の実行中に次のプログラム動作用のライトデータを外部から受信可能な機能である。プログラム実行部４６１１－０は、あるＮＡＮＤチップにおいてプログラム動作が実行されている間に次のプログラム動作用のライトデータを、このあるＮＡＮＤチップに転送する。キャッシュプログラム機能を使用したプログラム動作は、キャッシュプログラム動作と称される。キャッシュプログラム動作の詳細は、後述する。
【0044】
タイマ４６１２－００～４６１２－０３は、ＮＡＮＤチップ５１－０～５１－３にそれぞれ対応付けられている。タイマ４６１２－００～４６１２－０３の各々は、対応するＮＡＮＤチップ５１におけるプログラム動作の開始からの経過時間を測定するために使用される。
【0045】
ＮＡＮＤコントローラ４６１－１は、チャンネルｃｈ１を介して、ＮＡＮＤチップ５１－４～５１－７に接続される。ＮＡＮＤコントローラ４６１－１は、ＮＡＮＤコントローラ４６１－０と同様に、プログラム動作を制御する構成要素として、プログラム実行部４６１１－１と、タイマ４６１２－１０～４６１２－１３と、を含む。
【0046】
ＤＲＡＭインタフェース４７は、ＤＲＡＭ６を制御する回路である。ＤＲＡＭインタフェース４７は、ＤＲＡＭ６にデータを格納する。また、ＤＲＡＭインタフェース４７は、ＤＲＡＭ６に格納されているデータを読み出す。
【0047】
ＳＳＤ３は、さらにキャパシタ８１を含む。キャパシタ８１は、電力を蓄えることができる素子または電子部品である。キャパシタ８１は、電源回路８に電気的に接続される。電源回路８は、ホスト２から供給される電源電圧Ｖｃｃの値が、ホスト２からの予告無しで低下した場合、キャパシタ８１に蓄えられている電力を使用して、ＳＳＤ３の各構成要素に電力を供給する。また、電源回路８は、内部バス４０に接続されており、予期しない電力喪失が起きたことをコントローラ４（例えばＣＰＵ４３）に通知する。予期しない電力喪失は、ホスト２からの予告（電源遮断予告通知）無しで、ＳＳＤ３への電力の供給が遮断される現象である。電源遮断予告通知は、ＳＳＤ３への電力の供給がオフとなる（断たれる）ことを予告する通知である。ホスト２の電源がオフになる前に、ホスト２は、電源遮断予告通知をＳＳＤ３に送信して、ＳＳＤ３への電力の供給がまもなく断たれることをＳＳＤ３に通知する。電源遮断予告通知としては、例えば、ＮＶＭｅ規格で規定されているＳｈｕｔｄｏｗｎ Ｎｏｔｉｆｉｃａｔｉｏｎを使用し得る。
【0048】
次に、ＣＰＵ４３の機能構成を説明する。ＣＰＵ４３は、ＦＴＬとして機能する構成要素に加え、ライト処理部４３１、およびリード処理部４３２を含む。ライト処理部４３１、およびリード処理部４３２の各々の一部または全部は、コントローラ４の専用ハードウェアによって実現されてもよい。
【0049】
ライト処理部４３１は、ホスト２から受信されるライトコマンドそれぞれを処理することによって、ライト処理を実行する。ライト処理は、例えば、ライトコマンドに関連付けられたライトデータをホスト２のメモリ２２から取得する処理と、フラッシュメモリ５内の記憶位置にライトデータを書き込む処理と、Ｌ２Ｐテーブル６１を更新して、ライトコマンドによって指定された論理アドレスに、ライトデータが書き込まれた記憶位置を示す物理アドレスをマッピングする処理とを含む。また、ライト処理は、ライトコマンドの処理の完了を示す完了応答をホスト２に送信する処理を含む。ライトコマンドの処理の完了を示す完了応答は、例えば、このライトコマンドに関連付けられたライトデータがホスト２のメモリ２２からライトバッファ４２１に転送されたことに応じ、ホスト２に送信される。
【0050】
フラッシュメモリ５内の記憶位置にライトデータを書き込む処理では、ＮＡＮＤインタフェース４６は、ライトデータをＮＡＮＤチップ５１に転送し、そしてＮＡＮＤチップ５１にプログラム動作の実行を指示する。プログラム動作は、ＮＡＮＤチップ５１に転送されたライトデータをＮＡＮＤチップ５１のメモリセルアレイに書き込む動作である。プログラム動作は、ＮＡＮＤチップ５１によって実行される。
【0051】
リード処理部４３２は、ホスト２から受信されるリードコマンドそれぞれを処理することによって、リード処理を実行する。リード処理は、リードコマンドによって指定された論理アドレスに対応するデータをライトバッファ４２１またはフラッシュメモリ５から読み出す処理と、読み出したデータをホスト２のメモリ２２に転送する処理と、リードコマンドの処理の完了を示す完了応答をホスト２に送信する処理とを含む。リードコマンドによって指定された論理アドレスに対応するデータがライトバッファ４２１にない場合、このデータはフラッシュメモリ５から読み出される。この場合、リード処理部４３２は、例えば、Ｌ２Ｐテーブル６１を参照することによってリードコマンドによって指定された論理アドレスを物理アドレスに変換する処理と、物理アドレスによって示されるフラッシュメモリ５（リード対象のＮＡＮＤチップ５１）内の記憶位置からデータを読み出す処理とを実行する。
【0052】
リード対象のＮＡＮＤチップ５１内の記憶位置からデータを読み出す処理では、ＮＡＮＤインタフェース４６は、ＮＡＮＤチップ５１に読み出し動作（センス動作とも称する）の実行を指示する。センス動作は、ＮＡＮＤチップ５１のメモリセルアレイからデータを読み出す動作である。センス動作は、ＮＡＮＤチップ５１において実行される。そして、ＮＡＮＤインタフェース４６は、読み出されたデータをＮＡＮＤチップ５１からコントローラ４に転送するためのデータ出力動作を実行する。
【0053】
次に、ＮＡＮＤチップ５１の構成を説明する。図２は、ＳＳＤ３に含まれるＮＡＮＤチップ５１の構成例を示すブロック図である。
【0054】
ここでは、ＮＡＮＤチップ５１－０に着目してＮＡＮＤチップ５１の構成を説明する。他のＮＡＮＤチップ５１もＮＡＮＤチップ５１－０と同じ構成を有している。ＮＡＮＤチップ５１－０は、例えば、複数のプレーン（ここではプレーンＰＬＮ０～ＰＬＮ３）を含む。プレーンＰＬＮ０～ＰＬＮ３の各々は、周辺回路と、メモリセルアレイとを含む。
【0055】
周辺回路は、メモリセルアレイを制御する回路である。周辺回路は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ページバッファ等を含む。周辺回路は、プログラム動作、読み出し動作、あるいはイレーズ動作をメモリセルアレイに対して実行する。周辺回路は、さらにキャッシュバッファを含む。
【0056】
キャッシュバッファは、ページバッファからメモリセルアレイにライトデータを書き込むプログラム動作の実行中に、メモリセルアレイに対する次のプログラム動作で使用されるライトデータを受信可能なバッファである。キャッシュプログラム動作は、キャッシュバッファを使用して実行される。
【0057】
メモリセルアレイは、複数のブロック（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を含む。各ブロックＢＬＫは、不揮発性メモリセルトランジスタ（以降では、単にメモリセルトランジスタまたはメモリセルと称する）の集合である。各ブロックＢＬＫは、複数のストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。各ストリングユニットＳＵは、メモリセルトランジスタの集合である。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳ（単にストリングとも称する）を含む。各ＮＡＮＤストリングＮＳは、直列接続されたメモリセルトランジスタの集合である。
【0058】
次に、ブロックＢＬＫの構成例を説明する。図３は、ＳＳＤ３に含まれるフラッシュメモリ５のブロックＢＬＫの構成例を示す図である。
【0059】
図３では、ブロックＢＬＫ０に着目してブロックＢＬＫの構成を説明する。他のブロックＢＬＫも、ブロックＢＬＫ０と同じ構成を有している。ブロックＢＬＫ０は、４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）は、複数のワードラインＷＬ０～ＷＬｘが積層された方向（垂直方向）と直交する方向（水平方向）に配置されている。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳの一端は、複数のビットライン（ＢＬ０～ＢＬ（Ｌ－１））のうちの対応するビットラインに接続されている。各ＮＡＮＤストリングＮＳは、垂直方向に延在している。各ＮＡＮＤストリングＮＳに含まれる複数のメモリセルトランジスタの制御ゲートは、複数のワードライン（ＷＬ０、ＷＬ１、…、ＷＬｘ）にそれぞれ接続されている。
【0060】
次に、ブロックＢＬＫの回路構成を説明する。図４は、ＳＳＤ３に含まれるフラッシュメモリ５のブロックＢＬＫの回路構成例を示す図である。
【0061】
図４では、ブロックＢＬＫ０に着目してブロックＢＬＫの構成を説明する。他のブロックＢＬＫも、ブロックＢＬＫ０と同じ構成を有している。ブロックＢＬＫ０は、４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【0062】
各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴｘ）、および２つの選択トランジスタＳＴ１、ＳＴ２を含んでいる。各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含み、データを不揮発に保持する。そして、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴｘ）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。選択トランジスタＳＴ１のドレインは、対応するビットラインＢＬに接続されている。選択トランジスタＳＴ２のソースは、ストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）間で共通のソースラインＳＬに接続されている。
【0063】
ストリングユニットＳＵ０の各選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ０に対応する選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１の各選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ１に対応する選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２の各選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ２に対応する選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３の各選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ３に対応する選択ゲート線ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。なお、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ２のゲートは、ストリングユニットごとに異なる選択ゲート線に接続されてもよい。同一のブロックＢＬＫにあるメモリセルトランジスタＭＴ０～ＭＴｘの制御ゲートは、それぞれワードラインＷＬ０～ＷＬｘに共通接続される。
【0064】
周辺回路によるプログラム動作および読み出し動作（センス動作）は、一つのストリングユニットＳＵにおける一つのワードラインＷＬに接続された複数のメモリセルＭＴに対して、一括して実行され得る。プログラム動作および読み出し動作の際に、一括して選択されるメモリセルＭＴの集合をメモリセルグループＭＧ（ページ）と称する。各メモリセルＭＴが１ビットのデータを記憶するように構成されている場合にメモリセルグループＭＧあたりに記憶されるデータのサイズをページサイズと称する。各メモリセルＭＴが３ビットのデータを記憶するように構成されている場合、メモリセルグループＭＧあたりに記憶されるデータのサイズは３ページサイズである。
【0065】
周辺回路によるイレーズ動作は、ブロックＢＬＫ単位で実行される。すなわち、一つのブロックＢＬＫに含まれる全てのメモリセルＭＴに格納されたデータは、一括して消去される。
【0066】
次に、ＳＳＤ３におけるライトバッファ４２１の解放動作を説明する。図５は、ＮＡＮＤチップ５１へのデータ転送の完了に応じてライトバッファ４２１を解放する方式において必要なライトバッファ４２１のサイズと、プログラム動作の完了に応じてライトバッファ４２１を解放する方式において必要なライトバッファ４２１のサイズとを説明するための図である。
【0067】
図５において、時間経過に対する、「データ受信」、「データ転送」、および「プログラム動作」の長さは、それぞれの動作に要する時間に対応する。「データ受信」は、ホスト２からＳＳＤ３のライトバッファ４２１へのライトデータの転送に要するデータ転送時間を示す。「データ転送」は、ライトバッファ４２１からＮＡＮＤチップ５１へのライトデータの転送に要するデータ転送時間を示す。「プログラム動作」は、ＮＡＮＤチップ５１の周辺回路のページバッファからメモリセルアレイにライトデータを書き込むプログラム動作に要するプログラム時間を示す。
【0068】
ＮＡＮＤチップ５１－０～５１－３は、互いに独立して動作可能である。しかし、ＮＡＮＤチップ５１－０～５１－３が同じチャンネルｃｈ０を共有している場合、ＮＡＮＤチップ５１－０～５１－３に対するライトデータの転送を同時に実行することはできない。このため、同じチャンネルｃｈ０に接続されたＮＡＮＤチップ５１－０～５１－３に対するライトデータの転送は、あるＮＡＮＤチップ５１のプログラム動作の実行中に別のＮＡＮＤチップ５１へのライトデータの転送が実行されるように、時分割方式（インターリーブ方式）で実行される。
【0069】
本実施形態では、コントローラ４は、ライトバッファ４２１からＮＡＮＤチップ５１へのライトデータの転送の完了に応じて、このライトデータが格納されているライトバッファ４２１における領域を解放する処理を実行する。ライトバッファ４２１の解放は、例えば、ライトデータのサイズよりも小さい所定のデータサイズ単位で実行し得る。ライトバッファ４２１における解放された領域は、ホスト２から受信される別のライトデータを格納するために利用可能である。
【0070】
ライトバッファ４２１をＮＡＮＤチップ５１へのデータ転送の完了に応じて解放する方式を使用した場合、チャンネル当たりに必要なライトバッファ４２１のサイズは、１チップ分のサイズ＋αである。ここで、１チップ分のサイズは、ＮＡＮＤチップ５１のプログラム動作においてメモリセルアレイに書き込まれるライトデータのサイズである。例えば、ページサイズが１６ＫＢで、メモリセル当たりに３ビットのデータを書き込むトリプルレベルセル（ＴＬＣ）モードを使用して４つのプレーンに同時にデータを書き込むケースでは、１チップ分のサイズは、１９２ＫＢ（＝１６ＫＢ×３ページ×４プレーン）である。αは、ライトバッファ４２１からＮＡＮＤチップ５１にライトデータ全てが転送された時点でホスト２からの次のライトデータ全てをライトバッファ４２１に格納することを可能にするために必要なサイズである。ライトバッファ４２１の解放をライトデータのサイズよりも小さい所定のデータサイズ単位で実行する場合、αは、１チップ分のサイズよりも小さいサイズである。
【0071】
一方、もしライトデータのプログラム動作の完了に応じてライトデータが格納されているライトバッファ４２１内の領域を解放する方式を使用した場合、チャンネル当たりにＳＳＤ３に搭載することが必要なライトバッファ４２１のサイズは、チャンネル当たりのチップ数分のサイズ、例えば４チップ分のサイズである。
【0072】
このように、ライトバッファ４２１をＮＡＮＤチップ５１へのデータ転送の完了に応じて解放する方式を使用した場合、ＳＳＤ３に搭載することが必要なライトバッファ４２１のサイズが少なく済むので、コスト削減のメリットがある。具体的には、ライトバッファ４２１として使用されるＲＡＭ自体のサイズの削減によるコスト削減が可能となる。また、予期しない電力喪失が起きた時に不揮発化するべきライトバッファ４２１内のデータ量が少なくなることで、ＳＳＤ３に搭載することが必要なキャパシタ８１の容量も削減できる。
【0073】
次に、キャッシュプログラム動作の例を説明する。図６は、ＳＳＤ３において実行されるキャッシュプログラム動作の例を示すタイミングチャートである。
【0074】
図６では、ＮＡＮＤチップ５１－０にプログラム動作Ａと次のプログラム動作Ｂとを実行させ、ＮＡＮＤチップ５１－１にプログラム動作Ｘと次のプログラム動作Ｙとを実行させる場合が想定されている。
【0075】
ＮＡＮＤチップ５１－０のキャッシュプログラム機能を使用する場合、ＮＡＮＤコントローラ４６１－０は、ＮＡＮＤチップ５１－０におけるプログラム動作Ａの実行中に、ＮＡＮＤチップ５１－０への次のプログラム動作Ｂ用のライトデータＢのデータ転送（「データ転送Ｂ」）を実行することができる。
【0076】
本実施形態では、「データ転送Ｂ」の開始タイミングは、プログラム動作Ａの開始から第１の時間が経過した後にライトデータＢの転送が開始され且つプログラム動作Ａの実行中にＮＡＮＤチップ５１－０へのライトデータＢの転送が完了するように制御される。
【0077】
第１の時間は、「プログラム時間」と、「データ転送時間」と、に基づいて決定される時間である。「プログラム時間」は、ＮＡＮＤチップ５１－０におけるプログラム動作Ａの実行に要する時間である。「データ転送時間」は、ＮＡＮＤチップ５１－０への「データ転送Ｂ」に要する時間である。
【0078】
ＮＡＮＤコントローラ４６１－０は、プログラム動作Ａの開始時に、ＮＡＮＤチップ５１－０に対応するタイマ４６１２－００の動作をスタートさせる。そして、タイマ４６１２－００によって測定された経過時間が第１の時間に達すると、ＮＡＮＤコントローラ４６１－０は、「データ転送Ｂ」を開始する。
【0079】
これにより、プログラム動作Ａの実行中に「データ転送Ｂ」が完了でき且つできるだけ遅いタイミングで「データ転送Ｂ」が開始されるように、「データ転送Ｂ」の開始タイミングを制御することができる。プログラム動作Ａが完了する時点では、「データ転送Ｂ」も完了している。このため、プログラム動作Ａが完了すると、ＮＡＮＤチップ５１－０は、プログラム動作Ｂを開始することができる。
【0080】
ＮＡＮＤチップ５１－０におけるプログラム動作Ｂの実行中に、ＮＡＮＤコントローラ４６１－０は、ＮＡＮＤチップ５１－０への次のプログラム動作Ｃ用のライトデータＣのデータ転送（「データ転送Ｃ」）を実行することができる。
【0081】
本実施形態では、「データ転送Ｃ」も、プログラム動作Ｂの開始から第１の時間が経過した後に実行される。すなわち、ＮＡＮＤコントローラ４６１－０は、ＮＡＮＤチップ５１－０におけるプログラム動作Ｂの開始時にも、ＮＡＮＤチップ５１－０に対応するタイマ４６１２－００の動作をスタートさせる。そして、タイマ４６１２－００によって測定された経過時間が第１の時間に達すると、ＮＡＮＤコントローラ４６１－０は、「データ転送Ｃ」を開始する。プログラム動作Ｂに要するプログラム時間は、プログラム動作Ａに要するプログラム時間とほぼ等しい。また、データ転送Ｃに要するデータ転送時間は、データ転送Ｂに要するデータ転送時間と同じである。
【0082】
このように、ＮＡＮＤチップ５１－０のキャッシュプログラム機能を利用することにより、ＮＡＮＤチップ５１－０におけるプログラム動作の実行中にＮＡＮＤチップ５１－０への次のプログラム動作用のライトデータを転送できる。したがって、データ転送時間をプログラム時間内に隠蔽することができる。この結果、ＮＡＮＤチップ５１－０におけるプログラム動作の完了後にＮＡＮＤチップ５１－０へ次のプログラム動作用のライトデータの転送を開始する場合に比し、ＮＡＮＤチップ５１－０に対するデータの書き込み性能を向上できる。
【0083】
また、本実施形態では、キャッシュプログラム機能を有効に利用できる範囲内で「データ転送Ｂ」の開始タイミングができるだけ遅くなるように制御されるので、データＢに対するリードアクセスの最大待ち時間を短くすることができる。
【0084】
本実施形態では、データＢに対するリードアクセスの最大待ち時間は、図６において実線のブロック矢印で示されるように、「データ転送Ｂ」の開始からプログラム動作Ｂの完了までの時間である。これにより、プログラム動作Ａの開始時に「データ転送Ｂ」を開始するケースに比べ、リードのレイテンシを短くすることができる。リードのレイテンシを短くできる理由は、以下の通りである。
【0085】
ＮＡＮＤチップ５１－０へライトデータが転送されると、このライトデータは、ライトバッファ４２１から破棄される。
【0086】
ライトバッファ４２１からＮＡＮＤチップ５１－０へデータが転送された直後に、このデータのＬＢＡを指定するリードコマンドかホスト２から受信されることがあり得る。この場合、このＬＢＡに対応する最新のデータは、ライトバッファ４２１に既に存在していない。このため、このＬＢＡに対応する最新のデータを読み出すためには、このデータのプログラム動作が完了するまで待つことが必要とされる。したがって、データＢに対するリードアクセスの最大待ち時間は、「データ転送Ｂ」の開始からプログラム動作Ｂの完了までの時間となる。
【0087】
ＮＡＮＤチップ５１－０への「データ転送Ｂ」は、プログラム動作Ａが開始された時に開始することも可能である。しかし、この場合には、データＢに対するリードアクセスの最大待ち時間は、図６において破線のブロック矢印で示すように、プログラム動作Ａの開始からプログラム動作Ｂの完了までの時間である。この時間は、本実施形態における待ち時間の約２倍の長さである。
【0088】
第１の時間は、プログラム動作Ａの実行に要するプログラム時間からプログラム動作Ｂ用のライトデータのデータ転送に要するデータ転送時間を引いた残り時間、つまり［プログラム時間］－［データ転送時間］）、に基づいて決定される。
【0089】
第１の時間を（［プログラム時間］－［データ転送時間］）に設定した場合には、「データ転送Ｂ」が開始されるタイミングを、プログラム動作Ａの実行中にプログラム動作Ｂ用のライトデータのデータ転送が完了可能な範囲内で最も遅いタイミングにすることができる。
【0090】
なお、各ＮＡＮＤチップ５１へのライトデータの転送は、予め定められたコマンドシーケンス（例えば、第１コマンド、アドレス、ライトデータ、および第２コマンドを含むコマンドシーケンス）を各ＮＡＮＤチップ５１に送信することによって実行される。このコマンドシーケンスの送信に要する時間の大部分は、ライトデータの転送に要するデータ転送時間である。このため、第１の時間を決定する際には、「データ転送時間」が考慮されれば十分である。
【0091】
ＮＡＮＤチップ５１－１への「データ転送Ｙ」および「データ転送Ｚ」も、ＮＡＮＤチップ５１－０への「データ転送Ａ」および「データ転送Ｂ」と同様の方法で制御される。
【0092】
この場合、ＮＡＮＤチップ５１－１への「データ転送Ｙ」および「データ転送Ｚ」を開始するタイミングは、ＮＡＮＤチップ５１－１に対応するタイマ４６１２－０１を使用して制御される。
【0093】
すななわ、ＮＡＮＤコントローラ４６１－０は、ＮＡＮＤチップ５１－１におけるプログラム動作Ｘの開始時に、ＮＡＮＤチップ５１－１に対応するタイマ４６１２－０１の動作をスタートさせる。そして、タイマ４６１２－０１によって測定された経過時間が第１の時間に達すると、ＮＡＮＤコントローラ４６１－０は、「データ転送Ｙ」を開始する。また、ＮＡＮＤコントローラ４６１－０は、ＮＡＮＤチップ５１－１におけるプログラム動作Ｙの開始時にも、ＮＡＮＤチップ５１－１に対応するタイマ４６１２－０１の動作をスタートさせる。そして、タイマ４６１２－０１によって測定された経過時間が第１の時間に達すると、ＮＡＮＤコントローラ４６１－０は、「データ転送Ｚ」を開始する。
【0094】
次に、キャッシュプログラム動作の別の例を説明する。図７は、ＴＬＣモードを使用したキャッシュプログラム動作の例を示すタイミングチャートである。
【0095】
ＴＬＣモードのプログラム動作をあるＮＡＮＤチップ５１に実行させる場合、ライトバッファ４２１からＮＡＮＤチップ５１に３ページ分のライトデータ（ロアーページデータ、ミドルページデータ、アッパーページデータ）が転送される。ＮＡＮＤチップ５１において実行されるプログラム動作Ａは、ロアーページプログラムと、ミドルページプログラムと、アッパーページプログラムとによって実行される。ロアーページプログラムでは、ＮＡＮＤチップ５１のロアーページ用のページバッファからメモリセルアレイにロアーページデータを書き込む動作が実行される。ミドルページプログラムでは、ＮＡＮＤチップ５１のミドルページ用のページバッファからメモリセルアレイにミドルページデータを書き込む動作が実行される。アッパーページプログラムでは、ＮＡＮＤチップ５１のアッパーページ用のページバッファからメモリセルアレイにアッパーページデータを書き込む動作が実行される。
【0096】
まず、コントローラ４は、ライトバッファ４２１からＮＡＮＤチップ５１にプログラム動作Ａ用のロアーページデータＬ（Ａ）と、プログラム動作Ａ用のミドルページデータＭ（Ａ）と、プログラム動作Ａ用のアッパーページデータＵ（Ａ）と、を転送する。
【0097】
ＮＡＮＤチップ５１へのロアーページデータＬ（Ａ）の転送は、例えば、ロアーページプログラム用のコマンドシーケンスをＮＡＮＤチップ５１に送信することによって実行される。ロアーページプログラム用のコマンドシーケンスは、例えば、第１コマンド、アドレスＡＤＤＲ、ライトデータＤＡＴＡ、および第２コマンドを含む。第１コマンドは、例えば、ロアーページプログラムを指定するコマンドコードと、書き込み対象の記憶領域を示すアドレスＡＤＤＲをこれから入力することを宣言するためのコマンドコードと、を含む。アドレスＡＤＤＲは、例えば、書き込み対象のブロックを示すブロックアドレスと、書き込み対象のページを示すページアドレスと、を含む。なお、ＮＡＮＤチップ５１が複数のプレーンを含む場合、アドレスＡＤＤＲは、書き込み対象のプレーンを指定するアドレス（プレーンアドレス）をさらに含んでいてもよい。ライトデータＤＡＴＡは、例えば、ページサイズ分のサイズを有するロアーページデータである。
【0098】
ＮＡＮＤチップ５１へのミドルページデータＭ（Ａ）の転送は、ミドルページプログラム用のコマンドシーケンスをＮＡＮＤチップ５１に送信することによって実行される。ミドルページプログラム用のコマンドシーケンスとロアーページプログラム用のコマンドシーケンスとの間の互いは、ミドルページプログラム用のコマンドシーケンスの第１コマンドがミドルページプログラムを指定するコマンドコードを含むことと、ミドルページプログラム用のコマンドシーケンスのライトデータＤＡＴＡがミドルページデータであることである。他の点については、ミドルページプログラム用のコマンドシーケンスは、ロアーページプログラム用のコマンドシーケンスと同じである。
【0099】
ＮＡＮＤチップ５１へのアッパーページデータＵ（Ａ）の転送は、アッパーページプログラム用のコマンドシーケンスをＮＡＮＤチップ５１に送信することによって実行される。アッパーページプログラム用のコマンドシーケンスとロアーページプログラム用のコマンドシーケンスとの間の互いは、アッパーページプログラム用のコマンドシーケンスの第１コマンドがアッパーページプログラムを指定するコマンドコードを含むことと、アッパーページプログラム用のコマンドシーケンスのライトデータＤＡＴＡがアッパーページデータであることである。他の点については、アッパーページプログラム用のコマンドシーケンスは、ロアーページプログラム用のコマンドシーケンスと同じである。
【0100】
ロアーページデータＬ（Ａ）がＮＡＮＤチップ５１に転送されると、つまりロアーページプログラム用のコマンドシーケンスの受信が完了すると、ＮＡＮＤチップ５１は、プログラム動作Ａのロアーページプログラムを開始する。ロアーページプログラムは、ロアーページ用のページバッファからメモリセルアレイにロアーページデータＬ（Ａ）を書き込む動作である。
【0101】
ロアーページプログラムが完了すると、ＮＡＮＤチップ５１は、プログラム動作Ａのミドルページプログラムを開始する。ミドルページプログラムは、ミドルページ用のページバッファからメモリセルアレイにミドルページデータＭ（Ａ）を書き込む動作である。
【0102】
ミドルページプログラムが完了すると、ＮＡＮＤチップ５１は、プログラム動作Ａのアッパーページプログラムを開始する。アッパーページプログラムは、アッパーページ用のページバッファからメモリセルアレイにアッパーページデータＵ（Ａ）を書き込む動作である。
【0103】
本実施形態では、このＮＡＮＤチップ５１に対する次のプログラム動作Ｂ用の３ページ分のライトデータ（ロアーページデータＬ（Ｂ）、ミドルページデータＭ（Ｂ）、およびアッパーページデータＵ（Ｂ））の転送は、プログラム動作Ａの実行中にこのＮＡＮＤチップ５１へのプログラム動作A用の３ページ分のライトデータの転送が完了し且つプログラム動作Ａのロアーページプログラムの開始から第１の時間が経過した後にこのＮＡＮＤチップ５１への３ページ分のライトデータの転送が開始されるように実行される。
【0104】
第１の時間は、プログラム動作Ａの実行に要するプログラム時間と、プログラム動作Ｂ用のライトデータ（ロアーページデータＬ（Ｂ）、ミドルページデータＭ（Ｂ）、およびアッパーページデータＵ（Ｂ））のデータ転送に要するデータ転送時間と、に基づいて決定される時間である。これにより、例えば、プログラム動作Ａの実行中に３ページ分のライトデータ（Ｌ（Ｂ）、Ｍ（Ｂ）、およびＵ（Ｂ））の転送が完了し、且つできるだけ遅いタイミングで３ページ分のライトデータ（Ｌ（Ｂ）、Ｍ（Ｂ）、およびＵ（Ｂ））の転送が開始されるように、３ページ分のライトデータ（Ｌ（Ｂ）、Ｍ（Ｂ）、およびＵ（Ｂ））の転送の開始タイミングを制御することができる。
【0105】
第１の時間は、プログラム動作Ａの実行に要する３ページ分のプログラム時間からプログラム動作Ｂ用の３ページ分のライトデータのデータ転送に要するデータ転送時間を引いた残り時間、つまり、［プログラム時間］－［データ転送時間］、に基づいて決定される。
【0106】
第１の時間を（［プログラム時間］－［データ転送時間］）に設定した場合には、プログラム動作Ｂ用の３ページ分のライトデータのデータ転送が開始されるタイミングを、プログラム動作Ａの実行中にプログラム動作Ｂ用のライトデータのデータ転送が完了可能な範囲内で最も遅いタイミングにすることができる。この場合、プログラム動作Ｂ用のロアーページデータＬ（Ｂ）と、プログラム動作Ｂ用のミドルページデータＭ（Ｂ）と、プログラム動作Ｂ用のアッパーページデータＵ（Ｂ）は、図示のように、例えば、プログラム動作Ａのアッパーページプログラムの実行中にＮＡＮＤチップ５１に転送される。
【0107】
ＮＡＮＤチップ５１へのプログラム動作Ｂ用のロアーページデータＬ（Ｂ）の転送は、上述したロアーページプログラム用のコマンドシーケンスをＮＡＮＤチップ５１に送信することによって実行される。ＮＡＮＤチップ５１へのプログラム動作Ｂ用のミドルページデータＵ（Ｂ）の転送は、上述したミドルページプログラム用のコマンドシーケンスをＮＡＮＤチップ５１に送信することによって実行される。同様に、ＮＡＮＤチップ５１へのプログラム動作Ｂ用のアッパーページデータＵ（Ｂ）の転送は、上述したアッパーページプログラム用のコマンドシーケンスをＮＡＮＤチップ５１に送信することによって実行される。
【0108】
プログラム動作Ａのアッパーページプログラムが完了すると、ＮＡＮＤチップ５１は、ロアーページ用のページバッファからメモリセルアレイにロアーページデータＬ（Ｂ）を書き込むプログラム動作Ｂのロアーページプログラムを開始する。
【0109】
ロアーページプログラムが完了すると、ＮＡＮＤチップ５１は、ミドルページ用のページバッファからメモリセルアレイにミドルページデータＭ（Ｂ）を書き込むプログラム動作Ｂのミドルページプログラムを開始する。
【0110】
ミドルページプログラムが完了すると、ＮＡＮＤチップ５１は、アッパーページ用のページバッファからメモリセルアレイにアッパーページデータＵ（Ｂ）を書き込むプログラム動作Ｂのアッパーページプログラムを開始する。
【0111】
プログラム動作Ａおよびプログラム動作Ｂの各々は、アッパープログラムの完了後にロアーページデータの読み出しが可能になるプログラム方法を使用して実行されてもよい。
【0112】
この場合、プログラム動作Ｂ用のロアーページデータＬ（Ｂ）に対するリードアクセスの最大待ち時間は、図７における実線のブロック矢印で示されるように、ロアーページデータＬ（Ｂ）のデータ転送の開始からプログラム動作Ｂのアッパーページプログラムの完了までの時間となる。
【0113】
データがＮＡＮＤチップ５１へ転送された直後にこのデータに対するＬＢＡを指定するリードコマンドがホスト２から受信されるという状況が起こる確率は、ホスト２からのリードアクセスで指定されるアドレスがランダムであるという前提では、（１６ＫＢ×３ページ）／ドライブ容量（数ＴＢ）程度の低確率である。しかしながら、このような状況におけるリードのレイテンシを低減することは、リードのワーストレイテンシを低減できるという点でメリットがある。サーバのようなホスト２は、リードのワーストレイテンシを重要視する傾向がある。このため、リードのワーストレイテンシを低減できるストレージの構成は、サーバのようなホスト２にとって有用である。
【0114】
ＮＡＮＤチップ５１へのプログラム動作Ｂ用のロアーページデータＬ（Ｂ）の転送は、破線で示すように、プログラム動作Ａ用のアッパーページデータＵ（Ａ）の転送の完了の直後に開始することもできる。
【0115】
しかし、この場合には、プログラム動作Ｂ用のロアーページデータＬ（Ｂ）に対するリードアクセスの最大待ち時間は、つまり、リードのワーストレイテンシは、破線のブロック矢印で示されるように、本実施形態の約２倍の時間になる。
【0116】
次に、データ転送タイミングの制御を説明する。図８は、次のプログラム動作用のデータをフラッシュメモリ５（ＮＡＮＤチップ５１）に転送する動作を開始するタイミングの例を示すタイミングチャートである。
【0117】
例えばＮＡＮＤチップ５１－０にプログラム動作Ａを実行させる際、ＮＡＮＤコントローラ４６１は、第１の時間（［プログラム時間］－［データ転送時間］）を、ＮＡＮＤチップ５１－０に対応するタイマに設定する。ＮＡＮＤコントローラ４６１は、ロアーページプログラム用のコマンドシーケンス、ミドルページプログラム用のコマンドシーケンス、およびアッパーページプログラム用のコマンドシーケンスをＮＡＮＤチップ５１－０に順次送信する。
【0118】
ＮＡＮＤチップ５１－０においてプログラム動作Ａが開始される時、つまり、ＮＡＮＤチップ５１－０へのロアーページプログラム用のコマンドシーケンスの転送が完了した時、ＮＡＮＤコントローラ４６１は、ＮＡＮＤチップ５１－０に対応するタイマの動作をスタートさせる。
【0119】
プログラム動作Ａの開始（プログラム動作Ａのロアーページプログラムの開始）から第１の時間が経過すると、タイマは、タイムアウトの発生をＮＡＮＤコントローラ４６１に通知する（ｅｘｐｉｒｅ）。
【0120】
この通知をタイマから受信した場合、ＮＡＮＤコントローラ４６１は、ＮＡＮＤチップ５１－０のプログラム動作Ａの開始から第１の時間が経過したことを検出する。そして、この検出に応じ、ＮＡＮＤコントローラ４６１は、ＮＡＮＤチップ５１－０へのプログラム動作Ｂ用のライトデータ（ロアーページデータＬ（Ｂ）、ミドルページデータＭ（Ｂ）、およびアッパーページデータＵ（Ｂ））のデータ転送を開始する。この場合、ＮＡＮＤコントローラ４６１は、ロアーページプログラム用のコマンドシーケンス、ミドルページプログラム用のコマンドシーケンス、およびアッパーページプログラム用のコマンドシーケンスをＮＡＮＤチップ５１－０に順次送信する。
【0121】
プログラム時間は、書き込み対象のブロックの疲弊度（プログラム／イレーズサイクル数）、書き込み対象のＮＡＮＤチップ５１（ここではＮＡＮＤチップ５１－０）の温度、どのワードラインにプログラムするか、等の条件により変動する場合がある。このため、コントローラ４のＮＡＮＤコントローラ４６１は、ＮＡＮＤチップ５１－０にプログラム動作Ａを実行させる前に、プログラム動作Ａに関する現在の条件に対応するプログラム時間をプログラム時間テーブル６２から取得し、取得したプログラム時間を、プログラム動作Ａに要するプログラム時間であると推定する。
【0122】
より詳しくは、ＮＡＮＤコントローラ４６１は、プログラム動作Ａが実行されるべきブロックの現在のプログラム／イレーズサイクル数、プログラム動作Ａが実行されるべきＮＡＮＤチップ５１（ここではＮＡＮＤチップ５１－０）の現在の温度、またはプログラム動作Ａが実行されるべきページが複数のワードラインＷＬのうちのどのワードラインＷＬに対応するかに基づいて、プログラム動作Ａに関する現在の条件に対応するプログラム時間を、プログラム時間テーブル６２から取得する。ＮＡＮＤチップ５１の現在の温度は、このＮＡＮＤチップ５１に対応する温度センサ５２の出力信号に基づいて得られる値である。
【0123】
そして、ＮＡＮＤコントローラ４６１は、取得したプログラム時間を、第１の時間（［プログラム時間］－［データ転送時間］）のうちの［プログラム時間］に適用し、これによって第１の時間を求める。
【0124】
例えば、プログラム動作Ａが実行されるべきページに接続されたワードラインＷＬがＷＬ１、プログラム動作Ａが実行されるべきブロックの現在のプログラム／イレーズサイクル数が１０００、プログラム動作Ａが実行されるべきＮＡＮＤチップ５１の温度が５０℃である場合、１５５０ｕｓがプログラム時間テーブル６２から取得される。［データ転送時間］は既知であるので、ＮＡＮＤコントローラ４６１は、１５５０ｕｓから［データ転送時間］を引いた残り時間を第１の時間としてタイマに設定する。
【0125】
このように、プログラム時間が変動する要因となる複数のパラメータ（ワードライン、プログラム／イレーズサイクル数、ＮＡＮＤチップの温度）に関する複数の条件の組み合わせに対応するプログラム時間をプログラム時間テーブル６２から取得することにより、第１の時間を精度良く求めることが可能となる。なお、ここでは、複数のパラメータ（ワードライン、プログラム／イレーズサイクル数、ＮＡＮＤチップの温度）それぞれに関する現在の条件の組み合わせに対応するプログラム時間をプログラム時間テーブル６２から取得する場合を説明したが、いずれか一つのパラメータに関する現在の条件に対応するプログラム時間をプログラム時間テーブル６２から取得する、という構成を利用してもよい。
【0126】
次に、各プレーンＰＬＮに含まれるキャッシュバッファの使い方の例について説明する。図９は、ＮＡＮＤチップ５１に含まれる複数のプレーンＰＬＮの各々の構成例を示すブロック図である。
【0127】
ここでは、ＮＡＮＤチップ５１－０に着目して各プレーンＰＬＮの構成を説明する。ＮＡＮＤチップ５１－０は、プレーンＰＬＮ０～ＰＬＮ３に加え、アドレスセレクタ（ＡＤＲＳＥＬ）５１１－１を含む。アドレスセレクタ（ＡＤＲＳＥＬ）５１１－１は、コントローラ４から受信されるコマンドシーケンスのアドレスＡＤＤＲに含まれるプレーンアドレスに基づいてプレーンＰＬＮ０～ＰＬＮ３のうちの一つのプレーンＰＬＮを選択する回路である。
【0128】
プレーンＰＬＮ０～ＰＬＮ３の各々は、メモリセルアレイに加え、３つのページバッファを含む。３つのページバッファは、それぞれＡＤＬ、ＢＤＬ、およびＣＤＬと称される。
【0129】
ＡＤＬは、ロアーページデータを保持するためのページバッファである。ＢＤＬは、ミドルページデータを保持するためのページバッファである。ＣＤＬは、アッパーページデータを保持するためのページバッファである。ＡＤＬ、ＢＤＬ、およびＣＤＬの各々は、１ページ分のサイズ（１６ＫＢ）を有している。
【0130】
プレーンＰＬＮ０～ＰＬＮ３の各々は、ＡＤＬ、ＢＤＬ、およびＣＤＬに加え、ＸＤＬと称されるキャッシュバッファを有している。ＸＤＬは、１ページ分のサイズ（１６ＫＢ）を有している。
【0131】
以下では、プレーンＰＬＮ０～ＰＬＮ３へのデータの書き込みを同時に行う場合におけるキャッシュプログラム動作について説明する。
【0132】
図１０は、プログラム動作Ａのロアーページプログラムの実行中におけるＮＡＮＤチップ５１－０の状態を示す図である。
【0133】
図１０（ａ）に示されるように、タイミングＴ０では、ライトバッファ４２１からＮＡＮＤチップ５１－０へのプログラム動作Ａ用のライトデータ（ロアーページデータＬ（Ａ）、ミドルページデータＭ（Ａ）、およびアッパーページデータＵ（Ａ））の転送が既に完了されており、プログラム動作ＡのロアーページプログラムがＮＡＮＤチップ５１－０において実行されている。
【0134】
ロアーページデータＬ（Ａ）は、６４ＫＢ（＝１６ＫＢ×４プレーン）のサイズを有している。ロアーページデータＬ（Ａ）は、データＤ（Ａ，Ｌ０）と、データＤ（Ａ，Ｌ１）と、データＤ（Ａ，Ｌ２）と、データＤ（Ａ，Ｌ３）と、を含む。データＤ（Ａ，Ｌ０）は、プレーンＰＬＮ０に書き込まれるべき１６ＫＢのロアーページデータである。データＤ（Ａ，Ｌ１）は、プレーンＰＬＮ１に書き込まれるべき１６ＫＢのロアーページデータである。データＤ（Ａ，Ｌ２）は、プレーンＰＬＮ２に書き込まれるべき１６ＫＢのロアーページデータである。データＤ（Ａ，Ｌ３）は、プレーンＰＬＮ３に書き込まれるべき１６ＫＢのロアーページデータである。
【0135】
図１０（ｂ）に示されるように、データＤ（Ａ，Ｌ０）、データＤ（Ａ，Ｌ１）、データＤ（Ａ，Ｌ２）、およびデータＤ（Ａ，Ｌ３）は、プレーンＰＬＮ０のＡＤＬ、プレーンＰＬＮ１のＡＤＬ、プレーンＰＬＮ２のＡＤＬ、およびプレーンＰＬＮ３のＡＤＬにそれぞれ格納される。
【0136】
ミドルページデータＭ（Ａ）も、６４ＫＢ（＝１６ＫＢ×４プレーン）のサイズを有している。ミドルページデータＭ（Ａ）は、データＤ（Ａ，Ｍ０）と、データＤ（Ａ，Ｍ１）と、データＤ（Ａ，Ｍ２）と、データＤ（Ａ，Ｍ３）と、を含む。データＤ（Ａ，Ｍ０）は、プレーンＰＬＮ０に書き込まれるべき１６ＫＢのミドルページデータである。データＤ（Ａ，Ｍ１）は、プレーンＰＬＮ１に書き込まれるべき１６ＫＢのミドルページデータである。データＤ（Ａ，Ｍ２）は、プレーンＰＬＮ２に書き込まれるべき１６ＫＢのミドルページデータである。データＤ（Ａ，Ｍ３）は、プレーンＰＬＮ３に書き込まれるべき１６ＫＢのミドルページデータである。
【0137】
図１０（ｂ）に示されるように、データＤ（Ａ，Ｍ０）、データＤ（Ａ，Ｍ１）、データＤ（Ａ，Ｍ２）、およびデータＤ（Ａ，Ｍ３）は、プレーンＰＬＮ０のＢＤＬ、プレーンＰＬＮ１のＢＤＬ、プレーンＰＬＮ２のＢＤＬ、およびプレーンＰＬＮ３のＢＤＬにそれぞれ格納される。
【0138】
アッパーページデータＵ（Ａ）も、６４ＫＢ（＝１６ＫＢ×４プレーン）のサイズを有している。アッパーページデータＵ（Ａ）は、データＤ（Ａ，Ｕ０）と、データＤ（Ａ，Ｕ１）と、データＤ（Ａ，Ｕ２）と、データＤ（Ａ，Ｕ３）と、を含む。データＤ（Ａ，Ｕ０）は、プレーンＰＬＮ０に書き込まれるべき１６ＫＢのアッパーページデータである。データＤ（Ａ，Ｕ１）は、プレーンＰＬＮ１に書き込まれるべき１６ＫＢのアッパーページデータである。データＤ（Ａ，Ｕ２）は、プレーンＰＬＮ２に書き込まれるべき１６ＫＢのアッパーページデータである。データＤ（Ａ，Ｕ３）は、プレーンＰＬＮ３に書き込まれるべき１６ＫＢのアッパーページデータである。
【0139】
図１０（ｂ）に示されるように、データＤ（Ａ，Ｕ０）、データＤ（Ａ，Ｕ１）、データＤ（Ａ，Ｕ２）、およびデータＤ（Ａ，Ｕ３）は、プレーンＰＬＮ０のＣＤＬ、プレーンＰＬＮ１のＣＤＬ、プレーンＰＬＮ２のＣＤＬ、およびプレーンＰＬＮ３のＣＤＬにそれぞれ格納される。
【0140】
なお、ロアーページデータＬ（Ａ）をＮＡＮＤチップ５１－０に転送する際、ＮＡＮＤコントローラ４６１は、プレーンＰＬＮ０のロアーページプログラム用のコマンドシーケンスと、プレーンＰＬＮ１のロアーページプログラム用のコマンドシーケンスと、プレーンＰＬＮ２のロアーページプログラム用のコマンドシーケンスと、プレーンＰＬＮ３のロアーページプログラム用のコマンドシーケンスと、をＮＡＮＤチップ５１－０に順次送信する。プレーンＰＬＮ０のロアーページプログラム用のコマンドシーケンスのアドレスＡＤＤＲは、プレーンＰＬＮ０を指定するプレーンアドレスを含む。このため、このコマンドシーケンスを受信したＮＡＮＤチップ５１－０は、このコマンドシーケンスにライトデータＤＡＴＡとして含まれるデータＤ（Ａ，Ｌ０）を、プレーンＰＬＮ０のＸＤＬを介して、プレーンＰＬＮ０のＡＤＬに格納する。プレーンＰＬＮ１のロアーページプログラム用のコマンドシーケンス、プレーンＰＬＮ２のロアーページプログラム用のコマンドシーケンス、およびプレーンＰＬＮ３のロアーページプログラム用のコマンドシーケンスの各々のアドレスＡＤＤＲも、対応するプレーンを指定するプレーンアドレスを含む。したがって、データＤ（Ａ，Ｌ１）はプレーンＰＬＮ１のＸＤＬを介してプレーンＰＬＮ１のＡＤＬに格納され、データＤ（Ａ，Ｌ２）はプレーンＰＬＮ２のＸＤＬを介してプレーンＰＬＮ２のＡＤＬに格納され、データＤ（Ａ，Ｌ３）はプレーンＰＬＮ３のＸＤＬを介してプレーンＰＬＮ３のＡＤＬに格納される。
【0141】
ＮＡＮＤチップ５１－０へのミドルページデータＭ（Ａ）およびアッパーページデータＵ（Ａ）の各々の転送も、ロアーデータＬ（Ａ）と同様の方法で実行される。
【0142】
ＮＡＮＤチップ５１－０へのロアーページデータＬ（Ａ）の転送が完了すると、ＮＡＮＤチップ５１－０は、プレーンＰＬＮ０のメモリセルアレイにデータＤ（Ａ，Ｌ０）を書き込むためのロアーページプログラムと、プレーンＰＬＮ１のメモリセルアレイにデータＤ（Ａ，Ｌ１）を書き込むためのロアーページプログラムと、プレーンＰＬＮ２のメモリセルアレイにデータＤ（Ａ，Ｌ２）を書き込むためのロアーページプログラムと、プレーンＰＬＮ３のメモリセルアレイにデータＤ（Ａ，Ｌ３）を書き込むためのロアーページプログラムと、を同時に実行する。
【0143】
図１１は、プログラム動作Ａのミドルページプログラムの実行中におけるＮＡＮＤチップ５１－０の状態を示す図である。
【0144】
図１１（ａ）に示されるように、タイミングＴ１では、プログラム動作Ａのロアーページプログラムが既に完了している。このため、図１１（ｂ）に示されるように、各プレーンＰＬＮのＡＤＬは、解放されている。ＮＡＮＤチップ５１－０は、プレーンＰＬＮ０のメモリセルアレイにデータＤ（Ａ，Ｍ０）を書き込むためのミドルページプログラムと、プレーンＰＬＮ１のメモリセルアレイにデータＤ（Ａ，Ｍ１）を書き込むためのミドルページプログラムと、プレーンＰＬＮ２のメモリセルアレイにデータＤ（Ａ，Ｍ２）を書き込むためのミドルページプログラムと、プレーンＰＬＮ３のメモリセルアレイにデータＤ（Ａ，Ｍ３）を書き込むためのミドルページプログラムと、を同時に実行する。
【0145】
図１２は、プログラム動作Ａのアッパーページプログラムの実行開始時におけるＮＡＮＤチップ５１－０の状態を示す図である。
【0146】
図１２（ａ）に示されるように、タイミングＴ２では、プログラム動作Ａのロアーページプログラムおよびミドルページプログラムの双方が既に完了している。このため、図１２（ｂ）に示されるように、各プレーンＰＬＮのＡＤＬおよびＢＤＬは、解放されている。
【0147】
ＮＡＮＤチップ５１－０は、プレーンＰＬＮ０のメモリセルアレイにデータＤ（Ａ，Ｕ０）を書き込むためのアッパーページプログラムと、プレーンＰＬＮ１のメモリセルアレイにデータＤ（Ａ，Ｕ１）を書き込むためのアッパーページプログラムと、プレーンＰＬＮ２のメモリセルアレイにデータＤ（Ａ，Ｕ２）を書き込むためのアッパーページプログラムと、プレーンＰＬＮ３のメモリセルアレイにデータＤ（Ａ，Ｕ３）を書き込むためのアッパーページプログラムと、を同時に実行する。
【0148】
各プレーンＰＬＮにおいては、ＡＤＬ、ＢＤＬ、およびＸＤＬは、利用可能な状態である。このため、各プレーンＰＬＮに３ページ分のデータを転送することが可能となる。
【0149】
図１３は、プログラム動作Ａのアッパーページプログラム動作の実行中に次のプログラム動作ＢのデータをＮＡＮＤチップ５１－０に転送する動作を示す図である。
【0150】
図１３（ａ）に示されるように、タイミングＴ３では、ＮＡＮＤチップ５１－０へのプログラム動作Ｂ用のロアーページデータＬ（Ｂ）およびミドルページデータＭ（Ｂ）の転送が既に完了し、ＮＡＮＤチップ５１－０へのプログラム動作Ｂ用のアッパーページデータＵ（Ｂ）の転送が実行中である。
【0151】
プログラム動作Ｂ用のロアーページデータＬ（Ｂ）がＮＡＮＤチップ５１－０に転送された時は、図１３（ｂ）に示されるように、ロアーページデータＬ（Ｂ）に含まれるデータＤ（Ｂ，Ｌ０）、データＤ（Ｂ，Ｌ１）、データＤ（Ｂ，Ｌ２）、データＤ（Ｂ，Ｌ３）は、プレーンＰＬＮ０のＡＤＬ、プレーンＰＬＮ１のＡＤＬ、プレーンＰＬＮ２のＡＤＬ、プレーンＰＬＮ３のＡＤＬにそれぞれ格納される。
【0152】
プログラム動作Ｂ用のミドルページデータＭ（Ｂ）がＮＡＮＤチップ５１－０に転送された時は、図１３（ｂ）に示されるように、ミドルページデータＭ（Ｂ）に含まれるデータＤ（Ｂ，Ｍ０）、データＤ（Ｂ，Ｍ１）、データＤ（Ｂ，Ｍ２）、データＤ（Ｂ，Ｍ３）は、プレーンＰＬＮ０のＢＤＬ、プレーンＰＬＮ１のＢＤＬ、プレーンＰＬＮ２のＢＤＬ、プレーンＰＬＮ３のＢＤＬにそれぞれ格納される。
【0153】
プログラム動作Ｂ用のアッパーページデータＵ（Ｂ）がＮＡＮＤチップ５１－０に転送された時は、図１３（ｂ）に示されるように、アッパーページデータＵ（Ｂ）に含まれるデータＤ（Ｂ，Ｕ０）、データＤ（Ｂ，Ｕ１）、データＤ（Ｂ，Ｕ２）、データＤ（Ｂ，Ｕ３）は、プレーンＰＬＮ０のＸＤＬ、プレーンＰＬＮ１のＸＤＬ、プレーンＰＬＮ２のＸＤＬ、プレーンＰＬＮ３のＸＤＬにそれぞれ格納される。
【0154】
この後、プログラム動作Ａのアッパーページプログラムが完了したならば、プログラム動作Ｂのロアーページプログラムが開始される。また、データＤ（Ｂ，Ｕ０）、データＤ（Ｂ，Ｕ１）、データＤ（Ｂ，Ｕ２）、データＤ（Ｂ，Ｕ３）は、プレーンＰＬＮ０のＸＤＬからＣＤＬ、プレーンＰＬＮ１のＸＤＬからＣＤＬ、プレーンＰＬＮ２のＸＤＬからＣＤＬ、プレーンＰＬＮ３のＸＤＬからＣＤＬ、にそれぞれ移動される。
【0155】
次に、サスペンド処理におけるタイマの制御を説明する。図１４は、ＮＡＮＤチップ５１のプログラム動作がサスペンド（中断）されている間、タイマの動作を停止させる動作を示すタイミングチャートである。
【0156】
ＮＡＮＤチップ５１にプログラム動作Ａを中断させてこのプログラム動作Ａの中断中にこのＮＡＮＤチップ５１に読み出し動作を実行させる処理を実行した場合、次のプログラム動作Ｂ用のライトデータの転送を開始する最適タイミングは、プログラム動作Ａの開始から第１の時間が経過した時点よりも遅い時点にずれることになる。
【0157】
このため、このずれを補正するために、ＮＡＮＤコントローラ４６１は、ＮＡＮＤチップ５１にプログラム動作Ａを中断させてプログラム動作Ａの中断中にＮＡＮＤチップ５１に読み出し動作を実行させる際、プログラム動作Ａが中断されている間、タイマの動作を停止する。
【0158】
図１４では、プログラム動作Ａのロアーページプログラムを２度中断させる場合が例示されている。この場合、プログラム動作Ａのロアーページプログラムを中断する際、ＮＡＮＤコントローラ４６１は、タイマを停止する動作と、ＮＡＮＤチップ５１にサスペンドコマンドを送信する動作と、ＮＡＮＤチップ５１にリードコマンドシーケンスを送信する動作とを実行する。サスペンドコマンドは、ＮＡＮＤチップ５１にプログラム動作を中断するように指示するコマンドである。リードコマンドシーケンスは、データを読み出すための読み出し動作をＮＡＮＤチップ５１に実行させるためのコマンドである。
【0159】
ＮＡＮＤチップ５１からのデータの読み出しが完了すると、ＮＡＮＤコントローラ４６１は、タイマをリスタートさせる動作と、ＮＡＮＤチップ５１にレジュームコマンドを送信する動作と、を実行する。レジュームコマンドは、プログラム動作の再開をＮＡＮＤチップ５１に指示するコマンドである。
【0160】
このように、ＮＡＮＤコントローラ４６１は、プログラム動作Ａが中断されている間は、タイマの動作を停止する。これにより、次のプログラム動作Ｂ用のライトデータの転送を開始する最適タイミングのずれを補正することができる。
【0161】
次に、ライト処理の手順の幾つかの例を説明する。以下では、ＮＡＮＤチップ５１－０にプログラム動作Ａとプログラム動作Ｂとを実行させる場合を想定する。
【0162】
図１５は、ＳＳＤ３において実行されるライト処理の手順の第１の例を示すフローチャートである。
【0163】
ＮＡＮＤチップ５１－０にプログラム動作Ａを実行させる際、コントローラ４は、第１の時間を、ＮＡＮＤチップ５１－０に対応するタイマに設定する（Ｓ１１）。
【0164】
コントローラ４は、ＮＡＮＤチップ５１－０にプログラム動作Ａを開始させる。この場合、コントローラ４は、プログラム動作Ａ用のライトデータを含むコマンドシーケンスをＮＡＮＤチップ５１－０に送信する。そして、ＮＡＮＤチップ５１－０におけるプログラム動作Ａの開始時に、コントローラ４は、タイマをスタートさせる（Ｓ１２）。
【0165】
コントローラ４は、プログラム動作Ａの開始から第１の時間が経過したか否かをタイマからのタイムアウト通知の有無に基づいて判定する（Ｓ１３）。
【0166】
プログラム動作Ａの開始から第１の時間が経過していない場合（Ｓ１３でＮｏ）、コントローラ４は、プログラム動作Ａの開始から第１の時間が経過するまで待つ。
【0167】
プログラム動作Ａの開始から第１の時間が経過した場合、つまりタイマからのタイムアウト通知を受信した場合（Ｓ１３でＹｅｓ）、コントローラ４は、次のプログラム動作Ｂ用のライトデータをＮＡＮＤチップ５１－０に転送する動作を開始する（Ｓ１４）。Ｓ１４において、コントローラ４は、次のプログラム動作Ｂ用のライトデータを含むコマンドシーケンスをＮＡＮＤチップ５１－０に送信する処理を開始し、これによって次のプログラム動作Ｂ用のライトデータをＮＡＮＤチップ５１－０に転送する動作を開始する。
【0168】
図１６は、ＳＳＤ３において実行されるライト処理の手順の第２の例を示すフローチャートである。
【0169】
ここでは、コントローラ４が、プログラム時間テーブル６２を管理しており、実行すべきプログラム動作Ａの条件に対応するプログラム時間をプログラム時間テーブル６２から取得する場合を想定する。なお、図１６におけるＳ２３～Ｓ２５の処理は、図１５で説明したＳ１２～Ｓ１４の処理と同じであるため、以下ではその説明を簡略化する。
【0170】
ＮＡＮＤチップ５１－０にプログラム動作Ａを実行させる前に、コントローラ４は、このプログラム動作Ａに関する現在の条件（書き込み対象のページに対応するワードライン、書き込み対象のプロックのプログラム／イレーズサイクル数、またはＮＡＮＤチップ５１－０の温度）に対応するプログラム時間を、プログラム時間テーブル６２から取得する（Ｓ２１）。
【0171】
コントローラ４は、取得したプログラム時間からデータ転送時間を引いた残り時間を、第１の時間として、ＮＡＮＤチップ５１－０に対応するタイマに設定する（Ｓ２２）。データ転送時間は、ＮＡＮＤチップ５１－０に次のプログラム動作Ｂ用のライトデータを転送するために要する時間である。
【0172】
そして、コントローラ４は、プログラム動作Ａの開始からタイマに設定された第１の時間が経過した後、次のプログラム動作Ｂ用のライトデータをＮＡＮＤチップ５１－０に転送する動作を開始する（Ｓ２３～Ｓ２５）。
【0173】
図１７は、ＳＳＤ３において実行されるライト処理の手順の第３の例を示すフローチャートである。
【0174】
ここでは、ＮＡＮＤチップ５１－０にプログラム動作Ａを中断させ、読み出し動作を実行させる場合を想定する。
【0175】
【0176】
ＮＡＮＤチップ５１－０に対応するタイマの動作をスタートさせた後、コントローラ４は、ＮＡＮＤチップ５１－０において実行中のプログラム動作Ａをサスペンド（中断）する必要があるか否かを判定する（Ｓ３４）。例えば、プログラム動作Ａの実行中に、ホスト２からのリードコマンドによって要求された別のデータをＮＡＮＤチップ５１－０から読み出すことが必要になった場合、コントローラ４は、プログラム動作Ａをサスペンドする必要があると判定する。
【0177】
プログラム動作Ａをサスペンドする必要がある場合（Ｓ３４でＹｅｓ）、コントローラ４は、タイマの動作を停止する（Ｓ３５）。コントローラ４は、ＮＡＮＤチップ５１－０にサスペンドコマンドを送信し（Ｓ３６）、これによってＮＡＮＤチップ５１－０にプログラム動作Ａを中断させる。なお、Ｓ３５の処理とＳ３６の処理は同時に実行されてもよい。あるいは、Ｓ３６の処理が実行された後に、Ｓ３５の処理が実行されてもよい。
【0178】
そして、コントローラ４は、ＮＡＮＤチップ５１－０にリードコマンドシーケンスを送信し、これによって、データを読み出すための読み出し動作をＮＡＮＤチップ５１－０に実行させる（Ｓ３７）。
【0179】
コントローラ４は、ＮＡＮＤチップ５１－０からのデータの読み出しが完了したか否かを判定する（Ｓ３８）。
【0180】
ＮＡＮＤチップ５１－０からのデータの読み出しが完了していない場合（Ｓ３８でＮｏ）、コントローラ４は、ＮＡＮＤチップ５１－０からのデータの読み出しが完了するまで待つ。
【0181】
ＮＡＮＤチップ５１－０からのデータの読み出しが完了した場合（Ｓ３８でＹｅｓ）、つまりメモリセルアレイからページバッファへのデータの読み出しと、ＮＡＮＤチップ５１－０からコントローラ４へのこのデータの転送とが完了した場合、コントローラ４は、タイマをリスタートさせる（Ｓ３９）。コントローラ４は、ＮＡＮＤチップ５１－０にレジュームコマンドを送信し（Ｓ４０）、これによってＮＡＮＤチップ５１－０にプログラム動作Ａを再開させる。なお、Ｓ３９の処理とＳ４０の処理は同時に実行されてもよい。あるいは、Ｓ４０の処理が実行された後に、Ｓ３９の処理が実行されてもよい。
【0182】
コントローラ４は、プログラム動作Ａの開始から第１の時間が経過したか否かを、タイマからのタイムアウト通知の有無に基づいて判定する（Ｓ４１）。
【0183】
プログラム動作の開始から第１の時間が経過していない場合（Ｓ４１でＮｏ）、コントローラ４は、Ｓ３４の処理を再び実行する。
【0184】
プログラム動作Ａをサスペンドする必要がない場合（Ｓ３４でＮｏ）、コントローラ４は、Ｓ３５～Ｓ４０の処理をスキップする。そして、コントローラ４は、プログラム動作Ａの開始から第１の時間が経過したか否かを判定する（Ｓ４１）。
【0185】
プログラム動作Ａの開始から第１の時間が経過した場合、つまりタイマからのタイムアウト通知を受信した場合（Ｓ４１でＹｅｓ）、コントローラ４は、次のプログラム動作Ｂ用のライトデータを含むコマンドシーケンスをＮＡＮＤチップ５１－０に送信する処理を開始し、これによって次のプログラム動作Ｂ用のライトデータをＮＡＮＤチップ５１－０に転送する動作を開始する（Ｓ４２）。
【0186】
以上説明したように、本実施形態によれば、フラッシュメモリ５（ＮＡＮＤチップ５１）におけるプログラム動作の実行中に次のプログラム動作用のデータをフラッシュメモリ５（ＮＡＮＤチップ５１）に転送するタイミングが最適化される。これにより、リードのレイテンシが長くなるのを抑制ししし、不揮発性メモリへのデータの書き込みを効率良く実行できる。
【0187】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0188】
１…情報処理システム、２…ホスト、３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、４６…ＮＡＮＤインタフェース、４７…ＤＲＡＭインタフェース、５１…ＮＡＮＤ型フラッシュメモリチップ、６２…プログラム時間テーブル、４６１…ＮＡＮＤコントローラ、４６１１…プログラム実行部、４６１２…タイマ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】