特開 2024-132281 メモリシステム及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024132281

(43)【公開日】2024-09-30

(54)【発明の名称】メモリシステム及び方法

(51)【国際特許分類】

   G06F 12/04 20060101AFI20240920BHJP

   G06F 12/00 20060101ALI20240920BHJP

【ＦＩ】

G06F12/04 530

G06F12/00 597U

【審査請求】未請求

【請求項の数】21

【出願形態】ＯＬ

(21)【出願番号】P 2023043008

(22)【出願日】2023-03-17

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】及川 恒平

(72)【発明者】

【氏名】深澤 洋平

(72)【発明者】

【氏名】中西 圭里

(72)【発明者】

【氏名】小玉 翔

(72)【発明者】

【氏名】竹本 卓

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA08

5B160AA10

5B160AA20

5B160AB26

5B160DA08

(57)【要約】

【課題】データを高い圧縮率で圧縮するメモリシステム及び方法を提供すること。
【解決手段】実施形態に係るメモリシステムは、複数のスーパーブロックで構成されるメモリと、コントローラを具備する。スーパーブロックは、複数のスーパーブロックアドレス範囲で構成される。コントローラは、スーパーブロックアドレス範囲に対応するエントリを持つパラメータテーブルを備え、データの論理アドレスをスーパーブロックアドレスに変換し、スーパーブロックアドレス範囲に書き込まれるデータに基づいて複数のデータ夫々に対応する圧縮パラメータを生成し、圧縮パラメータをパラメータテーブルに書き込み、第１スーパーブロックアドレス範囲に書き込まれる第１データを第１圧縮パラメータを使用して圧縮する。第１圧縮パラメータは、第１データの以前に書き込まれた第２データに基づいて生成された圧縮パラメータを含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数のブロックを備える第１メモリと、
データを圧縮して、前記第１メモリに前記圧縮されたデータを保存するコントローラと、を具備し、
複数のスーパーブロックの各々は並列動作可能な複数のブロックに対応し、
前記複数のスーパーブロック夫々は、複数のスーパーブロックアドレス範囲を有し、
前記コントローラは、前複数のスーパーブロックの前記複数のスーパーブロックアドレス範囲夫々に対応する複数のエントリを持つパラメータテーブルを備え、
前記コントローラは、
前記第１メモリに書き込むデータの論理アドレスをスーパーブロックアドレスに変換し、
前記複数のスーパーブロック夫々の前記複数のスーパーブロックアドレス範囲夫々に書き込まれる複数のデータ夫々に基づいて、前記複数のデータ夫々に対応する複数の圧縮パラメータを生成し、
前記複数の圧縮パラメータを前記パラメータテーブルに書き込み、
書き込み先が第１スーパーブロックの第１スーパーブロックアドレス範囲に含まれる第１データを第１圧縮パラメータを使用して圧縮し、
前記第１圧縮パラメータは、前記第１データの前記第１メモリへの書き込み前に前記第１メモリに書き込まれた第２データに基づいて生成された圧縮パラメータを含む、メモリシステム。

【請求項2】

前記第１圧縮パラメータは、前記第２データに基づいて生成された圧縮パラメータのみからなる、請求項１記載のメモリシステム。

【請求項3】

前記第１圧縮パラメータは、前記第１データに基づいて生成された圧縮パラメータをさらに含む、請求項１記載のメモリシステム。

【請求項4】

前記パラメータテーブルは、第１エントリと第２エントリを含む複数のエントリを持ち、
前記コントローラは、前記第１エントリと前記第２エントリに書き込まれた圧縮パラメータを使用して前記第１データを圧縮する、請求項１記載のメモリシステム。

【請求項5】

前記コントローラは、
前記第２データが前記第１メモリに書き込まれる以前に前記第１メモリに書き込まれたデータに基づいて生成された圧縮パラメータを前記第２エントリに書き込み、
前記第２データに基づいて生成された圧縮パラメータを前記第１エントリに書き込む、請求項４記載のメモリシステム。

【請求項6】

前記コントローラは、
前記第２データに基づいて生成された圧縮パラメータを前記第２エントリに書き込み、
前記第１データに基づいて生成された圧縮パラメータを前記第１エントリに書き込む、
請求項４記載のメモリシステム。

【請求項7】

前記コントローラは、前記第１スーパーブロックのうち最初にデータが書き込まれるスーパーブロックアドレス範囲に対応する圧縮パラメータとして、前記第１スーパーブロックへの前記データの書き込み前に第２スーパーブロックに書き込まれたデータに基づいて生成された圧縮パラメータ、又は既定の圧縮パラメータを使用する、請求項１記載のメモリシステム。

【請求項8】

前記パラメータテーブルは、前記第２スーパーブロックに書き込まれたデータに基づいて生成された前記圧縮パラメータ、又は前記既定の圧縮パラメータが書き込まれるエントリをさらに持つ、請求項７記載のメモリシステム。

【請求項9】

前記第１圧縮パラメータは、前記第１スーパーブロックに書き込まれた全てのデータに基づいて生成された全ての圧縮パラメータを含む、請求項１記載のメモリシステム。

【請求項10】

前記第１圧縮パラメータは、前記第１データの前記第１メモリへの書き込み前に前記第１メモリに書き込まれた所定数の第２データに基づいて生成された所定数の圧縮パラメータを含む、請求項１記載のメモリシステム。

【請求項11】

前記コントローラは、前記複数のスーパーブロックアドレス範囲夫々に対応する複数の圧縮パラメータを前記パラメータテーブルの複数のエントリ夫々に書き込む、請求項１記載のメモリシステム。

【請求項12】

前記コントローラは、前記複数のスーパーブロックアドレス範囲夫々に対応する複数の圧縮パラメータを前記パラメータテーブルの複数のエントリの中の数エントリ夫々に書き込む、請求項１記載のメモリシステム。

【請求項13】

前記第１圧縮パラメータは、前記第１データの前記メモリシステムへの入力前に前記メモリシステムに入力された第３データに基づいて生成された圧縮パラメータを含む、請求項１記載のメモリシステム。

【請求項14】

ホストから送信されたデータを前記第１メモリに書き込む場合、前記第１圧縮パラメータは、前記ホストから送信されたデータに基づいて生成された圧縮パラメータを含まず、
ガベージコレクションによりデータを前記第１メモリに書き込む場合、前記第１圧縮パラメータは、ガベージコレクションにより前記第１メモリに書き込むデータに基づいて生成された圧縮パラメータを含む、請求項１記載のメモリシステム。

【請求項15】

データを一時的に保持する第２メモリをさらに備え、
前記コントローラは、前記第１メモリから前記第２メモリに前記第１データを転送する時、前記第１圧縮パラメータを生成し、
前記第２メモリから前記第１メモリに前記第１データを転送する時、前記第１データを前記第１圧縮パラメータを使用して圧縮する、請求項１記載のメモリシステム。

【請求項16】

前記圧縮パラメータは、前記第１メモリのアクセスパターンがシーケンシャルアクセスパターンであるかランダムアクセスパターンであるかを示すサブパラメータを含む、請求項１記載のメモリシステム。

【請求項17】

前記サブパラメータは、前記第１メモリに前記圧縮されたデータが書き込まれる期間の前記圧縮されたデータの論理アドレスの頻度情報を含む、請求項１６記載のメモリシステム。

【請求項18】

前記コントローラは、前記パラメータテーブルに記憶されている複数の圧縮パラメータの中で前記第１データのアクセスパターンと最も近いアクセスパターンを有する圧縮パラメータを使用して前記第１データを圧縮する、請求項１記載のメモリシステム。

【請求項19】

前記コントローラは、前記パラメータテーブルに記憶されている複数の圧縮パラメータの中で最も数が多いサブパラメータを持つ圧縮パラメータを使用して前記第１データを圧縮する、請求項１記載のメモリシステム。

【請求項20】

前記複数の圧縮パラメータの夫々は、辞書式圧縮に使用される初期辞書、又はエントロピー符号化に使用される頻度情報を含む、請求項１乃至請求項１９のいずれか一項記載のメモリシステム。

【請求項21】

複数のブロックを備えるメモリへ保存するデータを圧縮する方法であって、前記方法は、
複数のスーパーブロックの各々を並列動作可能な複数のブロックに対応させ、
前記複数のスーパーブロックの各々に、複数のスーパーブロックアドレス範囲を対応させ、
前複数のスーパーブロックの前記複数のスーパーブロックアドレス範囲夫々に対応する複数のエントリを持つパラメータテーブルを管理し、
前記メモリに書き込むデータの論理アドレスをスーパーブロックアドレスに変換し、
前記複数のスーパーブロック夫々の前記複数のスーパーブロックアドレス範囲夫々に書き込まれる複数のデータ夫々に基づいて、前記複数のデータ夫々に対応する複数の圧縮パラメータを生成し、
前記複数の圧縮パラメータを前記パラメータテーブルに書き込み、
書き込み先が第１スーパーブロックアドレス範囲に含まれる第１データを第１圧縮パラメータを使用して圧縮する、
ことを備え、
前記第１圧縮パラメータは、前記第１データの前記メモリへの書き込み前に前記メモリに書き込まれた第２データに基づいて生成された圧縮パラメータを含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステム及び方法に関する。

【背景技術】

【0002】

圧縮機能を備え、入力データを圧縮し、圧縮データを記憶するメモリシステムが開発されている。データ圧縮において、圧縮するデータのサイズが小さいと、圧縮しづらく、圧縮率は低い。例えば、不揮発性メモリを用いるソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ、以下ＳＳＤと称される）のアクセス粒度は、４ＫＢ，５１２Ｂ等である。メインメモリ、Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ（ＣＸＬ）メモリ等のアクセス粒度は、６４Ｂ以下である。これらのアクセス粒度は、圧縮機能が扱うデータの単位としては小さい。このような小さい単位のデータを扱うメモリシステムでは、圧縮率は低い。このため、アクセス粒度が小さいメモリシステムでは、データを高い圧縮率で圧縮することは困難である。

【0003】

圧縮機能は、圧縮パラメータを使用して入力データを圧縮する。圧縮するデータ夫々に対して個別に求められた圧縮パラメータを使用すると、アクセス粒度が小さいメモリシステムでも、データを高い圧縮率で圧縮することができる。

【0004】

圧縮パラメータの一例は、辞書式圧縮における初期辞書である。辞書式圧縮器は、過去に出現したデータ（例えば文字列）と一致する文字列を圧縮する場合、圧縮する文字列を過去の文字列に一致したことを示すシンボルに置き換える。さらに、辞書式圧縮器は、出現が期待される文字列の集合を予め準備してからデータを圧縮する。

【0005】

初期辞書の適用例として、圧縮するデータを扱うアプリケーションに合わせた初期辞書を持つ例が挙げられる。

【0006】

また、別の適用例として、圧縮するデータを一度解析し、解析結果に基づいて初期辞書を生成してから、データを圧縮する例が挙げられる。

【0007】

前者は、汎用的なデータを扱うメモリシステムには適用しづらい、後者は、データに２回アクセスする分、スループットが低下しやすいという特徴がある。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１６‐５２０４６号公報

【特許文献2】特許第６６１４７３５号公報

【特許文献3】米国特許第９０４８８６２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明の目的は、データを高い圧縮率で圧縮するメモリシステム及び方法を提供することである。

【課題を解決するための手段】

【0010】

実施形態に係るメモリシステムは、メモリと、コントローラと、を具備する。メモリは、複数のスーパーブロックで構成される。複数のスーパーブロック夫々は、複数のスーパーブロックアドレス範囲で構成される。コントローラは、複数のスーパーブロックの複数のスーパーブロックアドレス範囲夫々に対応する複数のエントリを持つパラメータテーブルを備え、メモリに書き込むデータの論理アドレスをスーパーブロックアドレスに変換し、複数のスーパーブロック夫々の複数のスーパーブロックアドレス範囲夫々に書き込まれる複数のデータ夫々に基づいて、複数のデータ夫々に対応する複数の圧縮パラメータを生成し、複数の圧縮パラメータをパラメータテーブルに書き込み、書き込み先が第１スーパーブロックアドレス範囲に含まれる第１データを第１圧縮パラメータを使用して圧縮する。第１圧縮パラメータは、第１データが第１メモリに書き込まれる以前に第１メモリに書き込まれた第２データに基づいて生成された圧縮パラメータを含む。

【図面の簡単な説明】

【0011】

【図1】第１実施形態に係るメモリシステムの一例を含む情報処理システムを説明するためのブロック図。

【図2】第１実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係の例を示すブロック図。

【図3】第１実施形態に係るアドレス変換の一例を説明するための図。

【図4】第１実施形態に係る圧縮処理の一例を説明するための図。

【図5】第１実施形態に係る圧縮処理の一例を説明するためのフローチャート。

【図6】第２実施形態に係る圧縮処理の一例を説明するための図。

【図7】第２実施形態に係る圧縮処理の一例を説明するためのフローチャート。

【図8】第２実施形態の変形例に係る圧縮処理の一例を説明するための図。

【図9】第３実施形態に係る圧縮処理の一例を説明するための図。

【図10】第３実施形態に係る圧縮処理の一例を説明するためのフローチャート。

【図11】第４実施形態に係る圧縮処理の一例を説明するための図。

【図12】アドレス変換の並列化の一例を示す図。

【図13】第５実施形態に係る圧縮パラメータの計算例を説明するための図。

【発明を実施するための形態】

【0012】

以下、図面を参照して、実施形態を説明する。以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置、材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。なお、以下の説明において、「接続」は直接接続のみならず、他の要素を介した接続も含む場合もある。

【0013】

第１実施形態
図１は、第１実施形態に係るメモリシステムの一例を含む情報処理システム１を説明するためのブロック図である。メモリシステムの例は、ＳＳＤ、ハードディスク装置、磁気テープ等がある。第１実施形態では、メモリシステムは、ＳＳＤ２０として実現されている。情報処理システム１は、ホストデバイス（以下、ホストと称される）１０と、ＳＳＤ２０とを含む。

【0014】

ホスト１０は、ＳＳＤ２０の動作を制御する情報処理装置である。情報処理装置の例は、パーソナルコンピュータ、サーバコンピュータ、他の様々なコンピューティングデバイスである。ホスト１０は、データを書き込むためのライト要求をＳＳＤ２０に送信する。ホスト１０は、データを読み出すためのリード要求をＳＳＤ２０に送信する。

【0015】

ホスト１０は、プロセッサ１２、メモリ１４を含む。プロセッサ１２は、ホスト１０内の図示しないコンポーネントの動作を制御するように構成されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサ１２は、ＳＳＤ２０、またはホスト１０内の他のストレージデバイスからメモリ１４にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアには、オペレーティングシステム、ファイルシステム、デバイスドライバ、アプリケーションプログラム等が含まれる。

【0016】

メモリ１４は、ホスト１０に設けられたメインメモリである。メモリ１４は、揮発性の半導体メモリである。揮発性の半導体メモリの記憶データは、電力の供給が停止されると、失われる。メモリ１４は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなランダムアクセスメモリによって実現される。

【0017】

ＳＳＤ２０は、ホスト１０から送信されたライト要求およびリード要求を受信し、受信したライト要求およびリード要求に基づいて、不揮発性メモリに対するデータ書き込み動作およびデータ読み出し動作を実行するように構成された半導体ストレージデバイスである。不揮発性メモリは、記憶しているデータを電源の供給が停止された後も保持可能な半導体メモリデバイスである。不揮発性メモリの一例は、ＮＡＮＤ型フラッシュメモリ、磁気抵抗ＲＡＭ、抵抗変化型メモリ、強誘電体メモリ、相変化メモリ等がある。第１実施形態では、不揮発性メモリは、ＮＡＮＤ型フラッシュメモリによって実現される。

【0018】

ＳＳＤ２０は、ホスト１０に接続可能である。ＳＳＤ２０は、例えば、情報処理装置に内蔵される。ＳＳＤ２０は、情報処理装置にケーブルまたはネットワークを介して接続されてもよい。

【0019】

ホスト１０とＳＳＤ２０とを接続するための論理インタフェースの規格としては、例えば、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＮＶＭ ＥｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ規格）が使用され得る。

【0020】

ＳＳＤ２０は、コントローラ２２と、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）２４とを備える。ＳＳＤ２０は、ランダムアクセスメモリ、例えば、ＤＲＡＭ２６を備えていてもよい。

【0021】

コントローラ２２は、ＮＡＮＤ型フラッシュメモリ２４を制御するように構成されたメモリコントローラである。コントローラ２２は、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような回路によって実現されてもよい。コントローラ２２は、チャンネルＣｈと称されるメモリバスを介してＮＡＮＤ型フラッシュメモリ２４に電気的に接続されている。

【0022】

ＮＡＮＤ型フラッシュメモリ２４は、メモリセルアレイを含む。メモリセルアレイは、マトリクス状に配置された複数のメモリセルを含む。ＮＡＮＤ型フラッシュメモリ２４内のメモリセルアレイは、複数のブロック（ここでは、ブロックＢＬＫ０～ＢＬＫｘ－１）を含む。ブロックＢＬＫ０～ＢＬＫｘ－１夫々は、データを消去するデータ消去動作の単位である。ブロックＢＬＫ０～ＢＬＫｘ－１夫々は、物理ブロック、またはフラッシュブロックとも称される。

【0023】

ブロックＢＬＫ０～ＢＬＫｘ－１夫々は、複数のページ（ここではページＰ０～Ｐｙ－１）を含む。各ページは、同一ワード線に接続された複数のメモリセルを含む。ページＰ０～Ｐｙ－１夫々は、データ書き込み動作およびデータ読み出し動作の単位である。

【0024】

ＮＡＮＤ型フラッシュメモリ２４は、複数のＮＡＮＤ型フラッシュメモリダイ（又は、ＮＡＮＤ型フラッシュメモリチップ）を含んでいてもよい。各ＮＡＮＤ型フラッシュメモリダイは、二次元構造のフラッシュメモリであってもよいし、三次元構造のフラッシュメモリであってもよい。

【0025】

ＤＲＡＭ２６は、例えば、ＮＡＮＤ型フラッシュメモリ２４に書き込むべきデータを一時的に格納するために使用される。ＤＲＡＭ２６の記憶領域は、コントローラ２２によって使用される様々な管理データを格納するために使用される。ＤＲＡＭ２６の記憶領域の一部は、ホスト１０から受信される１以上のライト要求に関連付けられたライトデータを一時的に格納するためのライトバッファ６２として利用される。ＤＲＡＭ２６の記憶領域の他の一部は、アドレス変換テーブル６４、バリッドセクタマップ６６、フリーブロックリスト６８、アクティブブロックリスト７０、及び圧縮パラメータテーブル７２を格納するための記憶領域として利用される。

【0026】

アドレス変換テーブル６４、バリッドセクタマップ６６、フリーブロックリスト６８、アクティブブロックリスト７０、及び圧縮パラメータテーブル７２は、ＳＳＤ２０への電源が断たれることに応答してＤＲＡＭ２６からＮＡＮＤ型フラッシュメモリ２４にロードされてもよい。アドレス変換テーブル６４、バリッドセクタマップ６６、フリーブロックリスト６８、アクティブブロックリスト７０、及び圧縮パラメータテーブル７２は、ＳＳＤ２０への電源の供給に応答してＮＡＮＤ型フラッシュメモリ２４からＤＲＡＭ２６にロードされてもよい。

【0027】

次に、コントローラ２２の詳細な構成について説明する。

【0028】

コントローラ２２は、ホストインタフェース（Ｉ／Ｆ）回路３２と、ＣＰＵ３４と、ＮＡＮＤインタフェース（Ｉ／Ｆ）回路３６と、ＤＲＡＭインタフェース（Ｉ／Ｆ）回路３８と、直接メモリアクセスコントローラ（ＤＭＡＣ）４２と、スタティックＲＡＭ（ＳＲＡＭ）４４と、圧縮／伸張部４６と、誤り訂正符号化／復号部（ＥＣＣ部）５０を含む。

【0029】

ホストＩ／Ｆ回路３２と、ＣＰＵ３４と、ＮＡＮＤ Ｉ／Ｆ回路３６と、ＤＲＡＭ Ｉ／Ｆ回路３８と、ＤＭＡＣ４２と、ＳＲＡＭ４４と、圧縮／伸張部４６と、ＥＣＣ部５０は、バス４８を介して相互接続される。

【0030】

ホストＩ／Ｆ回路３２は、ホスト１０との通信を実行するように構成される。ホストＩ／Ｆ回路３２は、ホスト１０から様々な要求を受信する。これら要求には、ライト要求、リード要求等が含まれる。ライト要求やリード要求では、論理アドレスが指定される。論理アドレスは、ＳＳＤ２０へアクセスするためにホスト１０によって使用されるアドレスである。論理アドレスとしては、例えば、ＬＢＡが使用される。

【0031】

ライト要求は、書き込むべきデータ（ライトデータ）をＮＡＮＤ型フラッシュメモリ２４に書き込むための要求である。ライト要求は、例えば、ライトデータの最初のセクタを示す論理アドレス（開始論理アドレス：開始ＬＢＡ）と、このライトデータのデータサイズと、このライトデータが格納されているホスト１０のメモリ１４内のデータの記憶位置を示すデータポインタ（バッファアドレス）とを含む。

【0032】

ライトデータのデータサイズは、例えば、セクタの数によって指定されもよい。一つのセクタは、ホスト１０によって指定可能なライトデータの最小データサイズに対応する。このため、ライトデータのデータサイズはセクタの倍数によって表される。

【0033】

本実施形態では、ホスト１０からのライト要求に従ってＮＡＮＤ型フラッシュメモリ２４に書き込まれるライトデータは、ユーザデータとしても参照される。

【0034】

リード要求は、ＳＳＤ２０からデータを読み出す要求である。リード要求は、データ（読み出し対象データ）の最初のセクタを示す論理アドレス（開始ＬＢＡ）と、読み出し対象データのデータサイズと、この読み出し対象データが転送されるべきホスト１０のメモリ１４内のデータの記憶位置を示すデータポインタ（バッファアドレス）とを含む。

【0035】

ＣＰＵ３４は、ホストＩ／Ｆ回路３２、ＮＡＮＤ Ｉ／Ｆ回路３６、ＤＲＡＭ Ｉ／Ｆ回路３８、ＤＭＡＣ４２、ＳＲＡＭ４４、及び圧縮／伸張部４６を制御するように構成されたプロセッサである。

【0036】

ＣＰＵ３４は、ＳＳＤ２０への電源の供給に応じて、ＮＡＮＤ型フラッシュメモリ２４または図示しないＲＯＭから制御プログラム（ファームウェア）をＤＲＡＭ２６にロードする。ＣＰＵ３４は、このファームウェアを実行することにより、ＮＡＮＤ型フラッシュメモリ２４のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能し得る。ＦＴＬによって実行されるデータ管理には、（１）論理アドレス夫々とＮＡＮＤ型フラッシュメモリ２４の物理アドレス夫々との間の対応関係を示すマッピング情報の管理、（２）ＮＡＮＤ型フラッシュメモリ２４の制約（例えば、ページ単位のリード／ライト動作とブロック単位の消去動作）を隠蔽するための処理、等が含まれる。

【0037】

ＣＰＵ３４は、アドレス変換テーブル６４を使用して、論理アドレス夫々と物理アドレス夫々との間のマッピングを管理する。ある論理アドレスに対応する物理アドレスは、この論理アドレスに対応するデータが書き込まれたＮＡＮＤ型フラッシュメモリ２４内の記憶位置（物理記憶位置）を示す。

【0038】

ＦＴＬによって実行されるデータ管理には、有効データおよび無効データの管理も含まれる。ＣＰＵ３４は、ＮＡＮＤ型フラッシュメモリ２４内の複数のブロック夫々に含まれる複数の記憶位置夫々に対応する複数の有効データ識別子を、管理テーブルを使用してブロック毎に管理する。

【0039】

複数の有効データ識別子夫々は、対応する記憶位置に格納されているデータの有効または無効を示す。各ブロックに対応する複数の有効データ識別子は、バリッドセクタマップ６６として参照される。一つのブロックに対応するバリッドセクタマップ６６は、一つのブロックに含まれる複数の記憶位置（セクタ）の数と同数の有効データ識別子を含む。一つのバリッドセクタマップ６６に対応するブロックは、例えば、物理ブロックである。あるいは、一つのバリッドセクタマップ６６に対応するブロックは、図３を参照して後述するブロックグループ（スーパーブロック）であってもよい。

【0040】

各有効データ識別子は、１ビットのフラグによって表される。このため、バリッドセクタマップ６６は、ビットマップデータとしても参照される。また、各有効データ識別子は、ビットマップフラグとしても参照される。

【0041】

有効データは、ある論理アドレスに関連付けられた最新のデータである。ある論理アドレスに対応するデータがＮＡＮＤ型フラッシュメモリ２４に書き込まれた場合、ＮＡＮＤ型フラッシュメモリ２４に書き込まれたデータは有効データである。

【0042】

また、ある論理アドレスに対応する更新データがＮＡＮＤ型フラッシュメモリ２４に書き込まれた場合、書き込まれたデータは有効データである。ＮＡＮＤ型フラッシュメモリ２４内に残っている古いデータは、無効データとして扱われる。また、ホスト１０からの無効化要求によって指定された論理アドレスに対応するデータも無効データとして扱われる。

【0043】

ＦＴＬによって実行されるブロック管理は、バッドブロック（不良ブロック）の管理と、ウェアレベリングと、ガベージコレクション（コンパクションとも称される）を含む。

【0044】

ウェアレベリングは、ブロック夫々の書き換え回数（プログラム／イレーズサイクルの数）を均一化するための動作である。

【0045】

ガベージコレクションは、有効データと無効データとが混在するブロックの個数を減らし且つフリーブロックの個数を増やすための動作である。ガベージコレクションにおいては、ＣＰＵ３４は、有効データと無効データとが混在するブロックからコピー元ブロックを選択し、コピー元ブロック内に格納されている有効データをコピー先ブロックにコピーする。コピー元ブロック内の全ての有効データのコピーが完了すると、コピー元ブロックは、有効データを含まないフリーブロックとして解放され、データの書き込みに再利用可能となる。

【0046】

ＦＴＬによって実行されるブロック管理には、フリーブロックとアクティブブロックの管理も含まれる。アクティブブロックは、有効データが格納されているブロックである。ＣＰＵ３４は、フリーブロックリスト６８を使用して、各フリーブロックを管理する。また、ＣＰＵ３４は、各アクティブブロックリスト７０を使用して、各アクティブブロックを管理する。

【0047】

ＮＡＮＤ Ｉ／Ｆ回路３６は、ＣＰＵ３４の制御の下、ＮＡＮＤ型フラッシュメモリ２４を制御するように構成されたメモリ制御回路である。ＮＡＮＤ Ｉ／Ｆ回路３６とＮＡＮＤ型フラッシュメモリ２４との間の通信は、例えば、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェースまたはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）に準拠して実行される。

【0048】

ＤＲＡＭ Ｉ／Ｆ回路３８は、ＣＰＵ３４の制御の下、ＤＲＡＭ２６を制御するように構成されたＤＲＡＭ制御回路である。

【0049】

ＤＭＡＣ４２は、ＣＰＵ３４の制御の下、ホスト１０のメモリ１４とＤＲＡＭ２６（またはＳＲＡＭ４４）との間のデータ転送を実行する。ホスト１０のメモリ１４からライトバッファ６２にライトデータを転送すべき場合には、ＣＰＵ３４は、ホスト１０のメモリ１４内の位置を示す転送元アドレス、転送すべきライトデータのサイズ、ライトバッファ６２内の位置を示す転送先アドレスをＤＭＡＣ４２に対して指定する。

【0050】

ライト処理の際、圧縮／伸張部４６は、ホスト１０から送信された非圧縮データを、圧縮パラメータテーブル７２により管理されている圧縮パラメータを使用して圧縮し、圧縮データを生成する。ＥＣＣ部５０は、圧縮データに誤り訂正符号を付加し、符号化データを生成する。符号化データがＮＡＮＤ型フラッシュメモリ２４に書き込まれる。

【0051】

リード処理の際、ＮＡＮＤ型フラッシュメモリ２４から符号化データが読み出される。ＥＣＣ部５０は、符号化データに付加されている誤り訂正符号を使用して、符号化データの誤り訂正を行う。圧縮／伸張部４６は、誤り訂正後の符号化データを、圧縮パラメータテーブル７２により管理されている圧縮パラメータを使用して、伸張し、非圧縮データを生成する。非圧縮データがホスト１０へ送信される。

【0052】

圧縮／伸張部４６の一部または全部は、ソフトウェアによって実現されてもよい。ＥＣＣ部５０の一部または全部は、ソフトウェアによって実現されてもよい。

【0053】

ＣＰＵ３４は、ライト制御部５２、リード制御部５４、及びガベージコレクション制御部（ＧＣ制御部）５６として機能することができる。

【0054】

ライト制御部５２、リード制御部５４、及びＧＣ制御部５６の一部または全部は、コントローラ２２内の専用ハードウェアによって実現されてもよい。

【0055】

ホスト１０からのライト要求の受信に応じて、ライト制御部５２は、受信したライト要求に関連付けられたデータ（ライトデータ）を、書き込み先ブロックに書き込む。書き込み先ブロックは、ホスト１０からのデータの書き込みに使用されるブロックとして割り当てられたブロックを意味する。ライト制御部５２は、ライトデータのみならず、このライトデータと、ライト要求によって指定されたＬＢＡの双方を、書き込み先ブロックに書き込むことができる。

【0056】

また、ライト制御部５２は、ライトデータが書き込まれた書き込み先ブロック内の記憶位置を示す物理アドレスが、ライト要求によって指定されたＬＢＡに関連付けられるように、アドレス変換テーブル６４を更新する。さらに、ライト制御部５２は、ライトデータが書き込まれた書き込み先ブロック内の記憶位置に対応するバリッドセクタマップ６６内の有効データ識別子を、有効を示す値に更新する。

【0057】

ホスト１０からのリード要求の受信に応じて、リード制御部５４は、アドレス変換テーブル６４を参照することによって、リード要求によって指定されたＬＢＡに関連付けられている物理アドレスをアドレス変換テーブル６４から取得する。そして、取得した物理アドレスに基づいて、リード制御部５４は、この物理アドレスによって特定されるブロック内の記憶位置から、データとこのデータに対応するＬＢＡとの双方を読み出す。データと共に読み出されたＬＢＡは、読み出されたデータがリード要求によって指定されたＬＢＡに対応するデータであることを検証するために使用される。

【0058】

ＮＡＮＤ型フラッシュメモリ２４のガベージコレクションを実行する場合、ＧＣ制御部５６は、ガベージコレクションのための１つ以上のコピー元ブロック（ＧＣソースブロック）をＮＡＮＤ型フラッシュメモリ２４の複数のブロックから選択する。コピー元ブロックの選択においては、例えば、有効データ量が最も少ないアクティブブロックをコピー元ブロックとして優先的に選択するというＧＣポリシーが使用されてもよいし、別のＧＣポリシーが使用されてもよい。コピー元ブロックは、ガベージコレクション動作が施されるＧＣ対象ブロックである。

【0059】

ＧＣ制御部５６は、選択したコピー元ブロック内の複数の記憶位置夫々に対応するバリッドセクタマップ６６内の複数の有効データ識別子に基づいて、選択したコピー元ブロック内の有効データを特定する。そして、ＧＣ制御部５６は、有効データとこの有効データに対応するＬＢＡとの双方を、コピー元ブロックからガベージコレクション動作のためのコピー先ブロック（ＧＣデスティネーションブロック）にコピーする。

【0060】

ＧＣ制御部５６は、有効データがコピーされたコピー先ブロック内のコピー先記憶位置を示す物理アドレスが、コピーされた有効データに対応するＬＢＡに関連付けられるように、アドレス変換テーブル６４を更新する。

【0061】

コピー元ブロックには有効データとＬＢＡとのペアが格納されている。このため、ＧＣ制御部５６は、この有効データに対応するＬＢＡを容易に特定できる。この結果、ＧＣ制御部５６は、この有効データがコピーされたコピー先ブロック内のコピー先記憶位置を示す物理アドレスを、この有効データに対応するＬＢＡに容易に関連付けることができる。

【0062】

さらに、ＧＣ制御部５６は、有効データが格納されていたコピー元ブロック内のコピー元記憶位置に対応するバリッドセクタマップ６６内の有効データ識別子を、無効を示す値に更新する。また、ＧＣ制御部５６は、コピー先ブロック内のコピー先記憶位置に対応するバリッドセクタマップ６６内の有効データ識別子を、有効を示す値に更新する。

【0063】

コピー元ブロック内の全ての有効データと全ての有効データ夫々に対応する全てのＬＢＡとのコピーが完了した後に、コピー元ブロックは、データの書き込みのために再利用可能となる。つまり、あるブロックに対してガベージコレクション動作が施されると、このブロックはフリーブロックとなる。よって、ガベージコレクション動作が施されたブロックは書き込み先ブロックとして再利用される。

【0064】

次に、複数のＮＡＮＤ型フラッシュメモリダイを含むＮＡＮＤ型フラッシュメモリ２４の構成について説明する。図２は、第１実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係の例を示すブロック図である。

【0065】

複数のＮＡＮＤ型フラッシュメモリダイ夫々は独立して動作可能である。このため、ＮＡＮＤ型フラッシュメモリダイは、並列動作可能な単位として扱われる。図２においては、ＮＡＮＤ Ｉ／Ｆ回路３６に１６個のチャンネルＣｈ．０～Ｃｈ．１５が接続されており、１６個のチャンネルＣｈ．０～Ｃｈ．１５夫々に２つのＮＡＮＤ型フラッシュメモリダイが接続されている場合が例示されている。

【0066】

この場合、チャンネルＣｈ．０～Ｃｈ．１５に接続された１６個のＮＡＮＤ型フラッシュメモリダイ＃０～＃１５がバンク＃０として構成されてもよく、またチャンネルＣｈ．０～Ｃｈ．１５に接続された残りの１６個のＮＡＮＤ型フラッシュメモリダイ＃１６～＃３１がバンク＃１として構成されてもよい。バンクは、複数のメモリダイをバンクインタリーブによって並列動作させるための単位として扱われる。図２の構成例においては、１６チャンネルと、２つのバンクを使用したバンクインタリーブとによって、最大３２個のＮＡＮＤ型フラッシュメモリダイを並列動作させることができる。

【0067】

消去動作は、一つのブロックＢＬＫの単位で実行されてもよいし、並列動作可能な複数のブロックＢＬＫの集合を含むブロックグループの単位で実行されてもよい。ブロックグループはスーパーブロックとしても参照される。

【0068】

一つのブロックグループ、つまり複数のブロックＢＬＫの集合を含む一つのスーパーブロックの構成は、これに限定されないが、ＮＡＮＤ型フラッシュメモリダイ＃０～＃３１から一つずつ選択される計３２個のブロックＢＬＫを含んでいてもよい。

【0069】

図３は、第１実施形態に係るアドレス変換の一例を説明するための図である。図３では、説明の簡単化のため、ＮＡＮＤ型フラッシュメモリ２４は、４つのメモリダイ＃０‐＃３を有する。ＮＡＮＤ型フラッシュメモリ２４に含まれるブロックＢＬＫは、複数のスーパーブロックＳＢ０、ＳＢ１、…のいずれかに属する。１個のスーパーブロック（例えば、ＳＢ０）は、４つのメモリダイ＃０‐＃３のブロックＢＬＫ０に対応する。ブロックのアドレス（物理アドレス）は、ＳＢアドレスとメモリダイの識別情報を含む。

【0070】

ホスト１０が扱う論理アドレスは、アドレス変換テーブル６４に含まれる第１変換テーブルによりスーパーブロックアドレス（ＳＢアドレス）に変換される。さらに、ＳＢアドレスは、ＮＡＮＤ型フラッシュメモリ２４の物理アドレスに変換される。ＳＢアドレスは、ＳＳＤ２０によって一意に決まっている物理アドレスに変換されてもよい。あるいは、ＳＢアドレスは、アドレス変換テーブル６４に含まれる第１変換テーブルとは別の第２変換テーブルにより物理アドレスに変換されてもよい。

【0071】

スーパーブロックのアドレス空間（ＳＢアドレス空間）は、複数のスーパーブロックＳＢ０、ＳＢ１、…で区切られている。スーパーブロックは、ブロックＢＬＫと同様に、複数のページを含む。スーパーブロックでは、ブロックＢＬＫと同様に、データは連続する複数のページに連続的に書き込まれる必要がある。スーパーブロックは、データがブロック単位で消去される点は、ブロックＢＬＫと同じである。スーパーブロックでは、ページ内の物理的な記憶位置（物理的な記憶位置は、以下、単に記憶位置と称される）は抽象化されている。

【0072】

図４は、第１実施形態に係る圧縮／伸張部４６の圧縮処理の一例を説明するための図である。図４は、ＤＲＡＭ２６に記憶される圧縮パラメータテーブル７２と、ＮＡＮＤ型フラッシュメモリ２４の１つのスーパーブロックＳＢｉのＳＢアドレス空間に記憶される圧縮データとの対応関係を示す。ｉは、０以上の整数である。以降では説明の分かり易さのため具体的な数値を使って説明するが、これらの数値に限定されるものではない。

【0073】

圧縮パラメータテーブル７２は、スーパーブロックＳＢ毎に形成される。スーパーブロックＳＢのデータサイズは、１６メガバイト（１６ＭＢ）である。スーパーブロックＳＢの記憶位置範囲は、８個のスーパーブロックアドレス範囲（ＳＢアドレス範囲）＃０‐＃７により指定される。１個のＳＢアドレス範囲に記憶されるデータサイズは、２メガバイト（２ＭＢ）である。

【0074】

圧縮パラメータテーブル７２ｉは、スーパーブロックＳＢｉの８個のＳＢアドレス範囲＃０－＃７夫々に対応する８個のエントリ＃０－＃７を含む。ＳＢアドレス範囲＃０－＃７夫々に対応する圧縮パラメータＰＡ０－ＰＡ７が圧縮パラメータテーブル７２ｉのエントリ＃０－＃７夫々に記憶されている。例えば、エントリ＃０はＳＢアドレス範囲＃０に記憶されるデータを圧縮するために用いられる圧縮パラメータＰＡ０を記憶する。圧縮パラメータのデータサイズは、２５６バイト（２５６Ｂ）である。圧縮パラメータの例は、辞書式圧縮の初期辞書である。

【0075】

ＳＳＤ２０は、ホスト１０からのデータを圧縮し、一定サイズ、例えば１キロバイト（１ＫＢ）単位の圧縮データ（単位データと称される）を生成する。データの圧縮率は一定ではない。ＳＳＤ２０は、圧縮後のデータサイズが１ＫＢ以下になる条件で、各２５６Ｂの複数個の非圧縮データをなるべく多くまとめて圧縮し、１個の圧縮データを生成する。１個のＳＢアドレス範囲は、複数の単位データの記憶位置を含む。１個の単位データは１ＫＢである。ＳＳＤ２０は、図中の破線で示す順序で単位データをＮＡＮＤ型フラッシュメモリ２４に書き込む。具体的には、ＳＳＤ２０は、スーパーブロックＳＢｉの最初のＳＢアドレス範囲＃０の最初の記憶位置、２番目の記憶位置、…に単位データを書き込む。ＳＳＤ２０は、スーパーブロックＳＢｉの最初のＳＢアドレス範囲＃０の最後の記憶位置まで単位データを書き込むと、２番目のＳＢアドレス範囲＃１の最初の記憶位置、２番目の記憶位置、…に単位データを書き込む。以下、同様に、ＳＳＤ２０は、スーパーブロックＳＢｉの最後のＳＢアドレス範囲＃７の最初の記憶位置、２番目の記憶位置、…に単位データを書き込む。

【0076】

圧縮／伸張部４６は、スーパーブロックＳＢｉのＳＢアドレス範囲＃ｎ（ｎ＝０－７）に書き込まれる圧縮前のデータを、圧縮パラメータテーブル７２ｉのエントリ＃ｎに記憶されている圧縮パラメータＰＡｎを使用して、圧縮し、単位データを生成する。単位データは、スーパーブロックＳＢｉのＳＢアドレス範囲＃ｎで指定されるＮＡＮＤ型フラッシュメモリ２４の記憶位置に書き込まれる。単位データは、生成される毎に、ＮＡＮＤ型フラッシュメモリ２４に書き込まれてもよい。あるいは、１つの圧縮するデータの圧縮が完了後に、生成された複数の単位データが纏めて、ＮＡＮＤ型フラッシュメモリ２４に書き込まれてもよい。

【0077】

図５は、第１実施形態に係る圧縮／伸張部４６が１つの単位データを生成する圧縮処理の一例を説明するためのフローチャートである。図５は、１つの単位データを生成する圧縮処理を説明する。コントローラ２２がホスト１０からライト要求を受信すると、ＣＰＵ３４は、圧縮／伸張部４６に圧縮処理を開始させる。

【0078】

圧縮／伸張部４６は、これから圧縮するデータの書き込み先がスーパーブロックＳＢｉの最初のＳＢアドレス範囲＃０の最初の記憶位置（図４の例では、左端の記憶位置）であるか否かを判定する（Ｓ１２）。

【0079】

データの書き込み先がスーパーブロックＳＢｉの最初のＳＢアドレス範囲＃０の最初の記憶位置である場合（Ｓ１２：Ｙｅｓ）、圧縮／伸張部４６は、既定の圧縮パラメータを圧縮パラメータテーブル７２ｉのエントリ＃０に書き込む（Ｓ１４）。スーパーブロックＳＢｉへの単位データの書き込み前に他のスーパーブロック（例えば、ＳＢｊ（ｊ≠ｉ））に単位データが書き込まれていた場合、既定の圧縮パラメータとして、他のスーパーブロックＳＢｊのＳＢアドレス範囲であって、単位データが最後に書き込まれたＳＢアドレス範囲についての処理中に求められた圧縮パラメータを使用してもよい。

【0080】

データの書き込み先がスーパーブロックＳＢｉの最初のＳＢアドレス範囲＃０の最初の記憶位置ではない場合（Ｓ１２：Ｎｏ）、圧縮／伸張部４６は、データの書き込み先がＳＢアドレス範囲＃ｎ（ｎ＝１－７）の最初の記憶位置（図４の例では、左端の記憶位置）であるか否かを判定する（Ｓ１６）。

【0081】

データの書き込み先がＳＢアドレス範囲＃ｎの最初の記憶位置ではない場合（Ｓ１６：Ｎｏ）、圧縮／伸張部４６は、書き込み先ＳＢアドレス範囲＃ｎに対応する圧縮パラメータテーブル７２ｉのエントリ＃ｎから圧縮パラメータＰＡｎを読み出し、データを圧縮パラメータＰＡｎを使用して圧縮し、単位データを生成するとともに、圧縮前のデータに基づきＳＢアドレス範囲＃ｎ＋１に対応する圧縮パラメータＰＡｎ＋１を計算する（Ｓ２２）。圧縮パラメータは、１つのＳＢアドレス範囲ＳＢ＃ｎの全ての記憶位置に書き込まれる単位データの元である圧縮前のデータから求められる。１つのＳＢアドレス範囲ＳＢ＃ｎの最終の記憶位置に書き込まれる単位データを計算するまで、計算途中の圧縮パラメータは保持される。

【0082】

データの書き込み先がＳＢアドレス範囲＃ｎの最初の記憶位置である場合（Ｓ１６：Ｙｅｓ）、圧縮／伸張部４６は、ＳＢアドレス範囲＃ｎ－１に書き込まれる圧縮前のデータに基づき計算された圧縮パラメータＰＡｎを圧縮パラメータテーブル７２ｉのエントリ＃ｎに書き込む（Ｓ２４）。圧縮／伸張部４６は、Ｓ１４またはＳ２４の処理後、Ｓ２２を実行し、データを圧縮するとともに、圧縮パラメータを計算する。

【0083】

ライト制御部５２は、Ｓ２２で生成された単位データをＥＣＣ部５０により誤り訂正符号を付加し符号化データを生成し、符号化データをＮＡＮＤ型フラッシュメモリ２４に書き込む。

【0084】

リード処理の際、ホスト１０からのリード要求を受信すると、リード制御部５４は、アドレス変換テーブル６４を使用して、リード要求によって指定された開始ＬＢＡをＳＢアドレスに変換する。リード制御部５４は、ＳＢアドレスが含まれるＳＢアドレス範囲で指定されるＮＡＮＤ型フラッシュメモリ２４の記憶位置から圧縮データを読み出す。リード制御部５４は、圧縮データをＥＣＣ部５０により誤り訂正処理する。リード制御部５４は、圧縮パラメータテーブル７２のＳＢアドレス範囲に対応するエントリから圧縮パラメータを読み出し、誤り訂正処理後の圧縮データを圧縮パラメータを使用して伸張する。ＳＳＤ２０は、伸張後の非圧縮データをホスト１０に送信する。

【0085】

スーパーブロックのデータを消去（すなわち、物理ブロックのデータを消去）した後は、圧縮パラメータテーブル７２のうち消去したデータのＳＢアドレスが含まれるＳＢアドレス範囲に対応するエントリの圧縮パラメータは参照されなくなる。このように、第１実施形態に係るメモリシステムは、スーパーブロックに対して、典型的なＳＳＤのスーパーブロックに対する処理と同様の処理も実行可能である。

【0086】

圧縮パラメータテーブル７２は、全てがＤＲＡＭ２６に格納される代わりに、ＮＡＮＤ型フラッシュメモリ２４に記録されてもよい。その場合、リード処理の場合、圧縮データだけでなく圧縮パラメータもＮＡＮＤ型フラッシュメモリ２４から読み出される。ＤＲＡＭ２６は圧縮パラメータテーブル７２のキャッシュとして利用されてもよい。

【0087】

第１実施形態によれば、圧縮／伸張部４６は、スーパーブロックＳＢｉのＳＢアドレス範囲＃ｎに書き込まれるデータを圧縮パラメータＰＡｎを使用して圧縮する際、スーパーブロックＳＢｉのＳＢアドレス範囲＃ｎ＋１に書き込まれるデータを圧縮する際に使用される圧縮パラメータＰＡｎ＋１を求める。データは、ＳＢアドレス範囲＃ｎ、＃ｎ＋１の順に書き込まれる。圧縮／伸張部４６は、或るデータを圧縮する際に、次に圧縮するデータに使用される圧縮パラメータを求める。具体的には、圧縮／伸張部４６は、スーパーブロックＳＢｉのＳＢアドレス範囲＃ｎに書き込まれる圧縮前のデータ（単位データの元である非圧縮データ）から１つ後続のＳＢアドレス範囲＃ｎ＋１に書き込まれるデータを圧縮する際に使用される圧縮パラメータＰＡｎ＋１を計算する。圧縮パラメータＰＡｎ＋１は、圧縮パラメータテーブル７２ｉのエントリ＃ｎ＋１に書き込まれる。

【0088】

このように、圧縮／伸張部４６は、ＳＢアドレス範囲＃ｎ＋１に書き込まれるデータを圧縮する前に、圧縮パラメータＰＡｎ＋１を求めている。そのため、圧縮前のデータを２回アクセスする必要が無く、スループットが低下することがない。また、圧縮／伸張部４６は、ＳＢアドレス範囲＃ｎに書き込まれる圧縮前のデータからＳＢアドレス範囲＃ｎ＋１に書き込まれるデータを圧縮する際に使用される圧縮パラメータＰＡｎ＋１を求める。すなわち、圧縮するデータの直前に圧縮されたデータから圧縮パラメータを求めている。直前に圧縮されたデータと圧縮するデータとの類似度は高いので、圧縮パラメータは圧縮するデータに適したものとなる。そのため、圧縮／伸張部４６は、非圧縮データを高圧縮率で圧縮することができる。

【0089】

ＮＡＮＤ型フラッシュメモリ２４を使ったメモリシステムでは、スーパーブロック内部の連続する記憶位置にデータを順番に書き込む必要があるので、図４に示すように単位データを連続する記憶位置に順番に書き込んでも、オーバーヘッドは増加しない。

【0090】

上述の説明では、圧縮／伸張部４６は、ＳＢアドレス範囲＃ｎに書き込まれるデータの圧縮前の全ての非圧縮データから１つ後続のＳＢアドレス範囲＃ｎ＋１に書き込まれるデータを圧縮するための圧縮パラメータを計算している。しかし、ＳＢアドレス範囲＃ｎに書き込まれるデータのサイズが大きく、圧縮パラメータの計算時間が長い場合、ＳＢアドレス範囲＃ｎ＋１に書き込まれるデータの圧縮開始までに圧縮パラメータの生成が間に合わず、圧縮処理のスループットが低下することがある。

【0091】

これを回避するために、圧縮／伸張部４６は、ＳＢアドレス範囲＃ｎに書き込まれるデータの圧縮前のデータの一部から圧縮パラメータを計算してもよい。例えば、圧縮／伸張部４６は、ＳＢアドレス範囲＃ｎの前半の一部分に書き込まれるデータの圧縮前のデータから圧縮パラメータを計算してもよい。

【0092】

あるいは、圧縮／伸張部４６は、ＳＢアドレス範囲＃ｎに書き込まれるデータの圧縮前の全ての非圧縮データから１つ後続ではなく、２つ以上後続のＳＢアドレス範囲に書き込まれるデータを圧縮するための圧縮パラメータを計算してもよい。

【0093】

第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる圧縮処理について説明する、以下、第１実施形態と異なる点を中心に説明する。

【0094】

図６は、第２実施形態に係る圧縮処理の一例を説明するための図である。図６は、図４と同様に、圧縮パラメータテーブル７２ｉと、ＮＡＮＤ型フラッシュメモリ２４の１つのスーパーブロックＳＢｉのＳＢアドレス空間に記憶される圧縮データとの対応関係を示す。

【0095】

第２実施形態に係る圧縮パラメータテーブル７２ｉのエントリ数は、第１実施形態（図４）に係る圧縮パラメータテーブル７２ｉのエントリ数（８個）より１個多い９個である。第２実施形態における圧縮パラメータのサイズ：１２８バイト（１２８Ｂ）は、第１実施形態における圧縮パラメータのサイズ：２５６Ｂの１／２である。第２実施形態における１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズ：１メガバイト（１ＭＢ）は、第１実施形態における１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズ：２ＭＢの１／２である。第２実施形態における圧縮パラメータのサイズと１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズとの比率は、第１実施形態における圧縮パラメータのサイズと１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズとの比率と等しい。

【0096】

圧縮パラメータのサイズと圧縮パラメータテーブル７２のエントリ数はＳＳＤ２０のコストに関連する。

【0097】

第２実施形態は、圧縮パラメータの計算及び圧縮パラメータテーブル７２ｉへの圧縮パラメータの書き込みに関しては、第１実施形態と同じである。圧縮／伸張部４６は、スーパーブロックＳＢｉのＳＢアドレス範囲＃ｎに書き込まれるデータの圧縮前のデータから後続のＳＢアドレス範囲、例えば＃ｎ＋１に書き込まれるデータを圧縮する際に使用される圧縮パラメータＰＡｎ＋１を計算する。圧縮パラメータＰＡｎ＋１は、圧縮パラメータテーブル７２ｉのエントリ＃ｎ＋１に書き込まれる。

【0098】

第２実施形態は、データを圧縮する際に使用する圧縮パラメータの選択に関しては、第１実施形態と異なる。第１実施形態では、ＳＢアドレス範囲＃ｎに書き込まれるデータを圧縮するために使用される圧縮パラメータは、ＳＢアドレス範囲＃ｎ－１に書き込まれるデータの圧縮前のデータから求められた圧縮パラメータＰＡｎである。第２実施形態では、ＳＢアドレス範囲＃ｎに書き込まれるデータを圧縮するために使用される圧縮パラメータは、ＳＢアドレス範囲＃ｎ－１に書き込まれるデータの圧縮前のデータから求められた圧縮パラメータＰＡｎと、ＳＢアドレス範囲＃ｎ－１に先行する所定個数のＳＢアドレス範囲、例えばＳＢアドレス範囲＃ｎ－２に書き込まれるデータの圧縮前のデータから求められた圧縮パラメータＰＡｎ－１である。圧縮に使用する圧縮パラメータの個数が増えると、圧縮率が向上する。辞書式圧縮の場合、圧縮パラメータ（初期辞書）の個数が多いと、圧縮できる可能性が増えるので、圧縮率が向上する。

【0099】

第１実施形態では、或るデータを圧縮する時に使用する圧縮パラメータは、或るデータから最大４ＭＢ離れたＳＢアドレスに記憶されるデータの圧縮前のデータから生成されている。第２実施形態では、或るデータを圧縮する時に使用する圧縮パラメータは、或るデータから最大３ＭＢ離れたＳＢアドレスに記憶されるデータの圧縮前のデータから生成されている。圧縮データは連続するＳＢアドレスに書き込まれるので、第２実施形態では、圧縮するデータに対して第１実施形態よりも時間的に近い非圧縮データから圧縮パラメータが生成される。このため、第２実施形態に係る圧縮パラメータの方が、第１実施形態に係る圧縮パラメータよりも、圧縮するデータに適したものである。第２実施形態は、第１実施形態より圧縮率が向上する。

【0100】

図６は、圧縮パラメータのサイズ：１２８Ｂと１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズ：１ＭＢは、第１実施形態における圧縮パラメータのサイズ：２５６Ｂと１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズ：２ＭＢの夫々半分である例を示すが、これらのサイズを第１実施形態と同じにしてもよい。この場合、より大きなサイズの圧縮パラメータを使うので、圧縮率が向上する。辞書式圧縮の場合、圧縮パラメータ（初期辞書）のサイズが大きいと、圧縮できる可能性が増えるので、圧縮率が向上する。

【0101】

図７は第２実施形態に係る圧縮／伸張部４６が１つの単位データを生成する圧縮処理の一例を説明するためのフローチャートである。

【0102】

第２実施形態に係る圧縮処理のフローチャートは、第１実施形態に係る圧縮処理のフローチャートのＳ１４とＳ２２の処理が異なり、他の処理は同じである。

【0103】

データの書き込み先がスーパーブロックＳＢｉの最初のＳＢアドレス範囲＃０の最初の記憶位置である場合（Ｓ１２：Ｙｅｓ）、圧縮／伸張部４６は、既定の第１圧縮パラメータを圧縮パラメータテーブル７２ｉのエントリ＃－１に書き込み、既定の第２圧縮パラメータを圧縮パラメータテーブル７２ｉのエントリ＃０に書き込む（Ｓ３２）。スーパーブロックＳＢｉへの単位データの書き込み前に他のスーパーブロック（例えば、ＳＢｊ（ｊ≠ｉ））へ単位データが書き込まれていた場合、既定の第２圧縮パラメータとして、他のスーパーブロックＳＢｊのＳＢアドレス範囲であって、単位データが最後に書き込まれたＳＢアドレス範囲についての処理中に求められた圧縮パラメータを使用してもよいし、既定の第１圧縮パラメータとして、他のスーパーブロックＳＢｊのＳＢアドレス範囲であって、単位データが最後から２番目に書き込まれたＳＢアドレス範囲についての処理中に求められた圧縮パラメータを使用してもよい。

【0104】

データの書き込み先がスーパーブロックＳＢｉの最初のＳＢアドレス範囲＃０の最初の記憶位置ではない場合（Ｓ１２：Ｎｏ）、圧縮／伸張部４６は、データの書き込み先がＳＢアドレス範囲＃ｎ（ｎ＝１－７）の最初の記憶位置（図６の例では、左端の記憶位置）であるか否かを判定する（Ｓ１６）。

【0105】

データの書き込み先がＳＢアドレス範囲＃ｎの最初の記憶位置ではない場合（Ｓ１６：Ｎｏ）、圧縮／伸張部４６は、書き込み先ＳＢアドレス範囲＃ｎに対応する圧縮パラメータテーブル７２ｉのエントリ＃ｎから圧縮パラメータＰＡｎを読み出し、エントリ＃ｎ－１から圧縮パラメータＰＡｎ－１を読み出し、データを圧縮パラメータＰＡｎとＰＡｎ－１を使用して圧縮し、単位データを生成するとともに、圧縮前のデータに基づき圧縮パラメータＰＡｎ＋１を計算する（Ｓ３４）。圧縮パラメータは、１つのＳＢアドレス範囲ＳＢ＃ｎの全ての記憶位置に書き込まれる単位データの元である圧縮前のデータから求められる。１つのＳＢアドレス範囲ＳＢ＃ｎの最終の記憶位置に書き込まれる単位データを計算するまで、計算途中の圧縮パラメータは保持される。

【0106】

データの書き込み先がＳＢアドレス範囲＃ｎの最初の記憶位置である場合（Ｓ１６：Ｙｅｓ）、圧縮／伸張部４６は、ＳＢアドレス範囲＃ｎ－１に書き込まれる圧縮前のデータに基づいて計算された圧縮パラメータＰＡｎを圧縮パラメータテーブル７２ｉのエントリ＃ｎに書き込む（Ｓ２４）。圧縮／伸張部４６は、Ｓ３２またはＳ２４の処理後、Ｓ３４を実行し、データを圧縮するとともに、圧縮パラメータを計算する。

【0107】

上述の説明は、圧縮パラメータテーブル７２ｉの２つのエントリから２つの圧縮パラメータを夫々読み出し、２つの圧縮パラメータを使用する圧縮処理に関する。第２実施形態は、３つ以上の圧縮パラメータを使用するように変形可能である。その場合、圧縮パラメータテーブル７２のエントリの数をそれに応じて増加する。

【0108】

第２実施形態に係る圧縮処理は、第１実施形態に係る圧縮処理の場合よりも、圧縮対象の非圧縮データに時間的に近い非圧縮データから圧縮パラメータを生成するので、圧縮率が向上する。さらに、第２実施形態に係る圧縮処理は、第１実施形態に係る圧縮処理の場合よりも、多数の圧縮パラメータ又は大きなサイズの圧縮パラメータを使用するので、圧縮率が向上する。

【0109】

図８は第２実施形態の変形例に係る圧縮処理の一例を説明するための図である。

【0110】

変形例に係る圧縮パラメータテーブル７２ｉのエントリ数は、第２実施形態に係る圧縮パラメータテーブル７２ｉのエントリ数と同じ９個である。変形例における圧縮パラメータのサイズ：３２バイト（３２Ｂ）は、第２実施形態における圧縮パラメータのサイズ：１２８Ｂの１／４である。変形例における１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズ：２５６キロバイト（２５６ＫＢ）は、第２実施形態における１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズ：１ＭＢの１／４である。変形例における圧縮パラメータのサイズと１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズとの比率は、第２実施形態における圧縮パラメータのサイズと１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズとの比率と等しい。

【0111】

第２実施形態では、データを圧縮する際に使用する圧縮パラメータの個数は固定であり、データを書き込むＳＢアドレス範囲＃ｎに対応するエントリ＃ｎから所定個数前のエントリまでの圧縮パラメータが使用される。変形例では、圧縮パラメータテーブル７２ｉに書き込まれている全ての圧縮パラメータが使用される。

【0112】

例えば、最初のＳＢアドレス範囲＃０に書き込まれるデータを圧縮する際、圧縮パラメータテーブル７２ｉのエントリ＃０、＃－１の２つの圧縮パラメータＰＡ０、ＰＡ－１が使用される。２番目のＳＢアドレス範囲＃１に書き込まれるデータを圧縮する際、圧縮パラメータテーブル７２ｉのエントリ＃１から＃－１までの３つの圧縮パラメータＰＡ１、ＰＡ０、ＰＡ－１が使用される。３番目のＳＢアドレス範囲＃２に書き込まれるデータを圧縮する際、圧縮パラメータテーブル７２ｉのエントリ＃２から＃－１までの４つの圧縮パラメータＰＡ２、ＰＡ１、ＰＡ０、ＰＡ－１が使用される。

【0113】

変形例では、圧縮に使用する圧縮パラメータの個数が第２実施形態より増えるので、第２実施形態よりも圧縮率が向上する。

【0114】

第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１実施形態と異なる圧縮処理について説明する、以下、第１実施形態と異なる点を中心に説明する。

【0115】

図９は、第３実施形態に係る圧縮処理の一例を説明するための図である。図９は、図４と同様に、圧縮パラメータテーブル７２ｉと、ＮＡＮＤ型フラッシュメモリ２４の１つのスーパーブロックＳＢｉのＳＢアドレス空間に記憶される圧縮データとの対応関係を示す。

【0116】

第３実施形態に係る圧縮パラメータテーブル７２ｉのエントリ数は、第２実施形態の変形例（図８）に係る圧縮パラメータテーブル７２ｉのエントリ数（９個）より２個多い１１個である。第３実施形態における圧縮パラメータのサイズ：８バイト（８Ｂ）は、第２実施形態の変形例における圧縮パラメータのサイズ：３２Ｂの１／４である。第３実施形態における１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズ：６４キロバイト（６４ＫＢ）は、第２実施形態の変形例における１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズ：２５６ＫＢの１／４である。第３実施形態における圧縮パラメータのサイズと１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズとの比率は、第２実施形態の変形例における圧縮パラメータのサイズと１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズとの比率と等しい。

【0117】

第３実施形態は、圧縮パラメータの計算及び圧縮パラメータテーブル７２ｉへの圧縮パラメータの書き込みに関しては、第１実施形態、第２実施形態、第２実施形態の変形例と異なる。上述の実施形態では、ＳＢアドレス範囲＃ｎに書き込まれるデータを圧縮する際に使用される圧縮パラメータは、ＳＢアドレス範囲＃ｎに先行するＳＢアドレス範囲、例えばＳＢアドレス範囲＃ｎ－１に書き込まれるデータの圧縮前のデータに基づいて計算される。すなわち、圧縮パラメータは、その圧縮パラメータを使用して圧縮するデータより前に圧縮されるデータに基づき事前に計算される。

【0118】

第３実施形態では、ＳＢアドレス範囲＃ｎに書き込まれるデータを圧縮するために使用される圧縮パラメータＰＡｎは、ＳＢアドレス範囲＃ｎに書き込まれるデータの圧縮前のデータの全部または一部に基づいて計算される。そのため、第３実施形態に係る圧縮パラメータは、上述の実施形態に係る圧縮パラメータよりも圧縮するデータに適したものとなる。第３実施形態では、上述の実施形態に比べて圧縮率がさらに向上する。

【0119】

第３実施形態は、データを圧縮する際に使用する圧縮パラメータの選択に関しては、第２実施形態と同じである。すなわち、第３実施形態では、ＳＢアドレス範囲＃ｎに書き込まれる圧縮データを求めるための圧縮パラメータは、ＳＢアドレス範囲＃ｎに書き込まれるデータの圧縮前のデータから求められた圧縮パラメータＰＡｎと、ＳＢアドレス範囲＃ｎに先行する所定個数のＳＢアドレス範囲、例えばＳＢアドレス範囲＃ｎ－１、＃ｎ－２、＃ｎ－３に書き込まれるデータの圧縮前のデータから求められた圧縮パラメータＰＡｎ－１、ＰＡｎ－２、ＰＡｎ－３である。

【0120】

第３実施形態では、上述した実施形態に比べて圧縮に使用する圧縮パラメータの数が増えるので、圧縮率が向上する。

【0121】

第３実施形態では、ＳＢアドレス空間＃ｎに書き込まれるデータの圧縮前のデータが解析され、圧縮パラメータが作成され、その後データが圧縮パラメータを使用して圧縮される。このため、非圧縮データが２回アクセスされるので、上述の実施形態に比べてスループットが悪い可能性がある。

【0122】

しかし、図９に示すように、１個の圧縮パラメータを求める非圧縮データは、６４ＫＢのデータの圧縮前のデータである。処理中に保持しておく非圧縮データは比較的小さいサイズ（６４ＫＢ）であるので、ＤＲＡＭ２６ではなくＳＲＡＭ４４に保持される。非圧縮データがコントローラ２２内部のＳＲＡＭ４４に保持されたまま、データの解析と圧縮パラメータの生成、及び圧縮処理が連続して実行できる。ＳＲＡＭ４４は、ＤＲＡＭ２６に比べて高速なので、非圧縮データが２回アクセスされても、スループットが低下しない。

【0123】

保持しておく非圧縮データのサイズが大きく、ＳＲＡＭ４４に保持されない場合は、ＤＲＡＭ２６により保持される。ＤＲＡＭ２６が２回アクセスされるので、高速なＤＲＡ Ｉ／Ｆ回路３８が必要になる課題がある。しかし、第３実施形態によれば、この課題は生じない。

【0124】

図１０は第３実施形態に係る圧縮／伸張部４６が１つの単位データを生成する圧縮処理の一例を説明するためのフローチャートである。

【0125】

第３実施形態に係る圧縮処理のフローチャートは、第２実施形態に係る圧縮処理のフローチャート（図７）と似ているが、ＳＢアドレス範囲の先頭の記憶位置に書き込むデータを圧縮する時に圧縮パラメータを計算する点が異なる。

【0126】

圧縮／伸張部４６は、これから圧縮するデータの書き込み先がスーパーブロックＳＢｉの最初のＳＢアドレス範囲＃０の最初の記憶位置であるか否かを判定する（Ｓ１２）。

【0127】

データの書き込み先がスーパーブロックＳＢｉの最初のＳＢアドレス範囲＃０の最初の記憶位置である場合（Ｓ１２：Ｙｅｓ）、圧縮／伸張部４６は、既定の第１圧縮パラメータを圧縮パラメータテーブル７２ｉのエントリ＃－３に書き込み、既定の第２圧縮パラメータを圧縮パラメータテーブル７２ｉのエントリ＃－２に書き込み、既定の第３圧縮パラメータを圧縮パラメータテーブル７２ｉのエントリ＃－１に書き込み、ＳＢアドレス範囲＃０に書き込まれる圧縮前のデータに基づき圧縮パラメータＰＡ０を計算し、圧縮パラメータＰＡ０を圧縮パラメータテーブル７２ｉのエントリ＃０に書き込む（Ｓ４２）。

【0128】

スーパーブロックＳＢｉへの単位データの書き込み前に他のスーパーブロック（例えば、ＳＢｊ（ｊ≠ｉ））へ単位データが書き込まれていた場合、既定の第３圧縮パラメータとして、他のスーパーブロックＳＢｊのＳＢアドレス範囲であって、単位データが最後に書き込まれたＳＢアドレス範囲についての処理中に求められた圧縮パラメータを使用してもよい。既定の第２圧縮パラメータとして、他のスーパーブロックＳＢｊのＳＢアドレス範囲であって、単位データが最後から２番目に書き込まれたＳＢアドレス範囲についての処理中に求められた圧縮パラメータを使用してもよい。既定の第１圧縮パラメータとして、他のスーパーブロックＳＢｊのＳＢアドレス範囲であって、単位データが最後から３番目に書き込まれたＳＢアドレス範囲についての処理中に求められた圧縮パラメータを使用してもよい。

【0129】

データの書き込み先がスーパーブロックＳＢｉの最初のＳＢアドレス範囲＃０の最初の記憶位置ではない場合（Ｓ１２：Ｎｏ）、圧縮／伸張部４６は、データの書き込み先がＳＢアドレス範囲＃ｎ（ｎ＝１－７）の最初の記憶位置であるか否かを判定する（Ｓ１６）。

【0130】

データの書き込み先がＳＢアドレス範囲＃ｎの最初の記憶位置である場合（Ｓ１６：Ｙｅｓ）、圧縮／伸張部４６は、ＳＢアドレス範囲＃ｎに書き込まれる圧縮前のデータに基づき圧縮パラメータＰＡｎを計算し、圧縮パラメータＰＡｎを圧縮パラメータテーブル７２ｉのエントリ＃ｎに書き込む（Ｓ４４）。

【0131】

データの書き込み先がＳＢアドレス範囲＃ｎの最初の記憶位置ではない場合（Ｓ１６：Ｎｏ）、圧縮／伸張部４６は、書き込み先ＳＢアドレス範囲＃ｎに対応する圧縮パラメータテーブル７２ｉのエントリ＃ｎから圧縮パラメータＰＡｎを読み出し、エントリ＃ｎ－１から圧縮パラメータＰＡｎ－１を読み出し、エントリ＃ｎ－２から圧縮パラメータＰＡｎ－２を読み出し、エントリ＃ｎ－３から圧縮パラメータＰＡｎ－３を読み出し、データを圧縮パラメータＰＡｎ、ＰＡｎ－１、ＰＡｎ－２、ＰＡｎ－３を使用して圧縮し、単位データを生成する（Ｓ４６）。

【0132】

圧縮／伸張部４６は、Ｓ４２またはＳ４４の処理後、Ｓ４６を実行し、データを圧縮する。

【0133】

ライト制御部５２は、Ｓ４６で生成された単位データをＥＣＣ部５０により誤り訂正符号を付加し符号化データを生成し、符号化データをＮＡＮＤ型フラッシュメモリ２４に書き込む。

【0134】

第３実施形態によれば、圧縮するデータから圧縮パラメータを計算しているので、圧縮パラメータは圧縮するデータに対してより適切な圧縮パラメータとなる。そのため、圧縮率が向上する。

【0135】

第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１実施形態と異なる圧縮処理について説明する、以下、第１実施形態と異なる点を中心に説明する。

【0136】

上述した実施形態では、１つのＳＢアドレス範囲に対応する圧縮パラメータは固定サイズであり、圧縮パラメータテーブルの１つのエントリに記憶される。第４実施形態では、１つのＳＢアドレス範囲に対応する圧縮パラメータのサイズは可変である。可変サイズの圧縮パラメータは圧縮パラメータテーブルの可変個数のエントリに記憶される。すなわち、圧縮パラメータは圧縮パラメータテーブルの０以上の任意のエントリに記憶される。

【0137】

圧縮パラメータのサイズは０Ｂでもよい。圧縮パラメータのサイズが０Ｂであるということは、圧縮パラメータは圧縮パラメータテーブルに記憶されないことを意味する。圧縮の効果が見込めないデータに対する圧縮パラメータは、圧縮パラメータテーブル７２ｉに書き込まれない。

【0138】

辞書式圧縮の場合、圧縮するデータが既に圧縮した非対象データに類似している場合、圧縮するデータに対して有効な初期辞書が生成される。しかし、ランダムデータについては、有効な圧縮パラメータは存在しない。圧縮の効果が見込まれる圧縮パラメータを大サイズで計算し、多くのエントリを使って圧縮パラメータテーブル７２ｉに書き込むことにより、圧縮率が向上する。

【0139】

図１１は、第４実施形態に係る圧縮処理の一例を説明するための図である。図１１は、図４と同様に、圧縮パラメータテーブル７２ｉと、ＮＡＮＤ型フラッシュメモリ２４の１つのスーパーブロックＳＢｉのＳＢアドレス空間に記憶される圧縮データとの対応関係を示す。

【0140】

第４実施形態に係る圧縮パラメータテーブル７２ｉのエントリ数は、２２個である。第４実施形態における圧縮パラメータのサイズ：４バイト（４Ｂ）は、第３実施形態（図９）における圧縮パラメータのサイズ：８Ｂの１／２である。第４実施形態における１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズは、第３実施形態における１つのＳＢアドレス範囲に書き込まれる圧縮データのサイズと同じ６４ＫＢである。圧縮パラメータテーブル７２ｉは、トータルで８８（＝４×２２）バイト（８８Ｂ）の１つの圧縮パラメータを記憶する。

【0141】

第４実施形態に係る圧縮パラメータは、第１、第２実施形態のように、圧縮するデータの圧縮の前に圧縮された非圧縮データに基づいて計算されてもよいし、第３実施形態のように、圧縮するデータそのものに基づいて計算されてもよい。

【0142】

１つのＳＢアドレス範囲は、圧縮パラメータテーブル７２の連続する８個のエントリに対応する。最初のＳＢアドレス範囲＃０は、圧縮パラメータテーブル７２のエントリ＃－６－＃１に対応する。２番目のＳＢアドレス範囲＃０１は、圧縮パラメータテーブル７２のエントリ＃－４－＃３に対応する。３番目のＳＢアドレス範囲＃０２は、圧縮パラメータテーブル７２のエントリ＃－２－＃５に対応する。同様に、８番目のＳＢアドレス範囲＃０７は、圧縮パラメータテーブル７２のエントリ＃８－＃１５に対応する。

【0143】

圧縮／伸張部４６は、圧縮パラメータテーブル７２のＳＢアドレス範囲夫々に対応する８個のエントリ、及び先行するデータが書き込まれたＳＢアドレス範囲に対応するエントリの中の圧縮パラメータが未書き込みのエントリに圧縮パラメータを書き込む。

【0144】

最初のＳＢアドレス範囲＃０に対応する圧縮パラメータＰＡ０は、圧縮パラメータテーブル７２のエントリ＃－６－＃１までの８個のエントリに記憶可能である。圧縮パラメータＰＡ０のサイズの最大値は３２バイトである。

【0145】

ＳＢアドレス範囲＃０に書き込まれるデータの圧縮パラメータＰＡ０が１６バイトの場合、ＳＢアドレス範囲＃０の先頭の記憶位置に書き込まれるデータを圧縮する直前に、圧縮／伸張部４６は、圧縮パラメータＰＡ０の４バイトずつの４個の成分ＰＡ０ａ、ＰＡ０ｂ、ＰＡ０ｃ、ＰＡ０ｄを圧縮パラメータテーブル７２ｉの４個のエントリ＃－６、＃－５、＃－４、＃－３夫々に書き込む。ＳＢアドレス範囲＃０に対応する圧縮パラメータテーブル７２ｉの８個のエントリの中の４個のエントリ＃－２、＃－１、＃０、＃１には圧縮パラメータの成分が書き込まれない。

【0146】

圧縮／伸張部４６は、圧縮パラメータテーブル７２ｉの８個のエントリ＃－６－＃３の中の４個のエントリ＃－６、＃－５、＃－４、＃－３から圧縮パラメータ成分ＰＡ０ａ－ＰＡ０ｄを夫々読み出し、圧縮パラメータＰＡ０を使用してデータを圧縮する。

【0147】

２番目のＳＢアドレス範囲＃１に対応する圧縮パラメータＰＡ１は、圧縮パラメータ成分ＰＡ０ｄが書き込まれたエントリ＃－３に後続するエントリ＃－２からエントリ＃３に書き込み可能である。

【0148】

ＳＢアドレス範囲＃１に書き込まれるデータの圧縮パラメータＰＡ１が１２バイトの場合、ＳＢアドレス範囲＃１の先頭の記憶位置に書き込まれるデータを圧縮する直前に、圧縮／伸張部４６は、圧縮パラメータＰＡ１の４バイトずつの３個の成分ＰＡ１ａ、ＰＡ１ｂ、ＰＡ１ｃを圧縮パラメータテーブル７２ｉの３個のエントリ＃－２、＃－１、＃－０夫々に書き込む。ＳＢアドレス範囲＃１に対応する圧縮パラメータテーブル７２ｉの８個のエントリの中の３個のエントリ＃１、＃２、＃３には圧縮パラメータの成分が書き込まれない。

【0149】

圧縮／伸張部４６は、圧縮パラメータテーブル７２ｉの３個のエントリ＃－２、＃－１、＃－０から圧縮パラメータ成分ＰＡ１ａ－ＰＡ１ｃを夫々読み出し、圧縮パラメータＰＡ１を使用してデータを圧縮する。

【0150】

３番目のＳＢアドレス範囲＃２に対応する圧縮パラメータＰＡ２は、圧縮パラメータ成分ＰＡ１ｃが書き込まれたエントリ＃０に後続するエントリ＃１からエントリ＃５に書き込み可能である。

【0151】

ＳＢアドレス範囲＃２に書き込まれるデータの圧縮パラメータＰＡ２が４バイトの場合、ＳＢアドレス範囲＃２の先頭の記憶位置に書き込まれるデータを圧縮する直前に、圧縮／伸張部４６は、圧縮パラメータＰＡ２を圧縮パラメータテーブル７２ｉのエントリ＃１に書き込む。ＳＢアドレス範囲＃２に対応する圧縮パラメータテーブル７２ｉの８個のエントリの中の４個のエントリ＃２、＃３、＃４、＃５には圧縮パラメータの成分が書き込 圧縮／伸張部４６は、圧縮パラメータテーブル７２ｉの１個のエントリ＃１から圧縮パラメータＰＡ２を読み出し、圧縮パラメータＰＡ２を使用してデータを圧縮する。

【0152】

４番目のＳＢアドレス範囲＃３に対応する圧縮パラメータＰＡ３は、圧縮パラメータ成分ＰＡ２が書き込まれたエントリ＃１に後続するエントリ＃２からエントリ＃７に書き込み可能である。

【0153】

ＳＢアドレス範囲＃３に書き込まれるデータの圧縮パラメータが２４バイトの場合、ＳＢアドレス範囲＃３の先頭の記憶位置に書き込まれるデータを圧縮する直前に、圧縮／伸張部４６は、圧縮パラメータＰＡ３の４バイトずつの６個の成分ＰＡ３ａ、ＰＡ３ｂ、ＰＡ３ｃ、ＰＡ３ｄ、ＰＡ３ｅ、ＰＡ３ｆを圧縮パラメータテーブル７２ｉの６個のエントリ＃２、＃３、＃４、＃５、＃６、＃７夫々に書き込む。

【0154】

圧縮／伸張部４６は、圧縮パラメータテーブル７２ｉの６個のエントリ＃２－＃７から成分ＰＡ３ａ－ＰＡ３ｆを夫々読み出し、圧縮パラメータＰＡ３を使用してデータを圧縮する。

【0155】

第４実施形態によれば、圧縮するデータの性質に応じた可変サイズの圧縮パラメータが求められ、可変サイズの圧縮パラメータが圧縮パラメータテーブルの可変個数のエントリに記憶される。圧縮の効果が見込めないデータに対する圧縮パラメータのサイズを小さくし、圧縮の効果が見込めるデータに対する圧縮パラメータのサイズを大きくすることにより、圧縮するデータ全体に対して適切な圧縮パラメータを適用することができ、圧縮率が向上する。

【0156】

第５実施形態
次に、第５実施形態について説明する。第５実施形態では、第１実施形態と異なる圧縮処理について説明する、以下、第１実施形態と異なる点を中心に説明する。

【0157】

ＳＳＤ２０の設計では、高速化、疲弊度の平準化のため、フラッシュメモリ制御やアドレス変換を並列化することがある。図１２は、アドレス変換の並列化の一例を示す。この例では、ホスト１０から見える論理アドレス空間と、ＳＢアドレス空間とが夫々の基準で分割されている。論理アドレス空間は、所定サイズ、例えば１ＭＢのデータに対応する論理アドレス＃０、＃１、Ｓ２、…に分割される。ＳＢアドレス空間は、複数のスーパーブロックＳＢ０、ＳＢ１、ＳＢ２、…に分割される。複数の論理アドレスが１つのＳＢアドレスに変換される。例えば、論理アドレス＃０、＃４、＃８がスーパーブロックＳＢ０のＳＢアドレス範囲＃０、＃１、＃２に変換される。論理アドレス＃１、＃５、＃９がスーパーブロックＳＢ１のＳＢアドレス範囲＃０、＃１、＃２に変換される。論理アドレス＃０、＃１、＃２、＃３がスーパーブロックＳＢ０、ＳＢ１、ＳＢ２、ＳＢ３のＳＢアドレス範囲＃０に変換される。このため、論理アドレスをＳＢアドレスに変換する第１変換テーブルが論理アドレスをスーパーブロックＳＢ０、ＳＢ１、ＳＢ２、ＳＢ３のアドレスに変換する処理を並列に実行することができる。

【0158】

スーパーブロックＳＢ０のＳＢアドレス範囲＃０に書き込まれるデータの圧縮前のデータの論理アドレスは論理アドレス＃０である。スーパーブロックＳＢ０のＳＢアドレス範囲＃１に書き込まれるデータの圧縮前のデータの論理アドレスは論理アドレス＃４である。圧縮パラメータの計算を上述した第１、第２実施形態に従って行うと、スーパーブロックＳＢ０のＳＢアドレス範囲＃０に書き込まれるデータの圧縮前のデータに基づいて計算された圧縮パラメータがスーパーブロックＳＢ０のＳＢアドレス範囲＃１に書き込まれるデータを圧縮する際に使用される。すなわち、隣接するＳＢアドレス範囲＃０、＃１夫々に対応する論理アドレス＃０、＃４は論理アドレス空間で離間している。論理アドレス空間で離間している２つのデータは、互いに相関する程度が小さく。このため、スーパーブロックＳＢ０のＳＢアドレス範囲＃０に書き込まれるデータの圧縮前のデータに基づいて計算された圧縮パラメータを使用してスーパーブロックＳＢ０のＳＢアドレス範囲＃１に書き込まれるデータを圧縮した場合、圧縮パラメータが圧縮するデータに適さない場合があり、圧縮率が低下する可能性がある。

【0159】

第５実施形態によれば、この課題を解決するため、複数のスーパーブロックに関して並列にデータ圧縮処理とライトを実行する場合でも、圧縮／伸張部４６は、ホスト１０から送信された非圧縮データの順番に従って圧縮パラメータを計算する。第５実施形態では、どのスーパーブロックに書き込まれるデータの圧縮前のデータから圧縮パラメータを計算していたかに関わらず、圧縮パラメータを圧縮パラメータテーブル７２に書き込むことが必要になったタイミングで、圧縮パラメータが圧縮パラメータテーブル７２に書き込まれる。

【0160】

図１３は、第５実施形態に係る圧縮パラメータの計算例を説明するための図である。データ（非圧縮データ）入力の時間軸は、上のデータ程古く（過去に入力された）、下のデータ程新しい（最近入力された）ことを意味する。データ入力のＳＢ０、ＳＢ１等は、当該データの論理アドレスから変換されたＳＢアドレスで指定されるスーパーブロック、すなわち圧縮データの書き込み先のスーパーブロックを示す。

【0161】

圧縮／伸張部４６は、スーパーブロックＳＢ３へ書き込まれるデータの圧縮前のデータの入力が終わり、スーパーブロックＳＢ０へ書き込まれるデータの圧縮前のデータの入力が開始するタイミングｔ１で、スーパーブロックＳＢ３へ書き込まれるデータの圧縮前のデータに基づいて計算された圧縮パラメータをスーパーブロックＳＢ０の圧縮パラメータテーブル７２の空きエントリ群の中の先頭エントリ、例えばエントリ＃６に書き込む。

【0162】

圧縮／伸張部４６は、スーパーブロックＳＢ０へ書き込まれるデータの圧縮前のデータの入力が終わり、スーパーブロックＳＢ１へ書き込まれるデータの圧縮前のデータの入力が開始するタイミングｔ２で、スーパーブロックＳＢ０へ書き込まれるデータの圧縮前のデータに基づいて計算された圧縮パラメータをスーパーブロックＳＢ１の圧縮パラメータテーブルの空きエントリ群の中の先頭エントリ、例えばエントリ＃０に書き込む。

【0163】

圧縮／伸張部４６は、スーパーブロックＳＢ１へ書き込まれるデータの圧縮前のデータの入力が終わり、スーパーブロックＳＢ２へ書き込まれるデータの圧縮前のデータの入力が開始するタイミングｔ３で、スーパーブロックＳＢ１へ書き込まれるデータの圧縮前のデータに基づいて計算された圧縮パラメータをスーパーブロックＳＢ２の圧縮パラメータテーブルの空きエントリ群の中の先頭エントリ、例えばエントリ＃２に書き込む。

【0164】

圧縮／伸張部４６は、スーパーブロックＳＢ２へ書き込まれるデータの圧縮前のデータの入力が終わり、スーパーブロックＳＢ１へ書き込まれるデータの圧縮前のデータの入力が開始するタイミングｔ４で、スーパーブロックＳＢ２へ書き込まれるデータの圧縮前のデータに基づいて計算された圧縮パラメータをスーパーブロックＳＢ１の圧縮パラメータテーブルの空きエントリ群の中の先頭エントリ、例えばエントリ＃１に書き込む。

【0165】

圧縮／伸張部４６は、スーパーブロックＳＢ１へ書き込まれるデータの圧縮前のデータの入力が終わり、スーパーブロックＳＢ３へ書き込まれるデータの圧縮前のデータの入力が開始するタイミングｔ５で、スーパーブロックＳＢ１へ書き込まれるデータの圧縮前のデータに基づいて計算された圧縮パラメータをスーパーブロックＳＢ３の圧縮パラメータテーブルの空きエントリ群の中の先頭エントリに書き込む。

【0166】

このように、圧縮／伸張部４６は、ホスト１０から送信された非圧縮データの順番に従って圧縮パラメータを計算する。そのため、圧縮するデータに類似するデータに基づいて圧縮パラメータが計算されるので、圧縮率が向上する。さらに、図１３に示すように、論理アドレス順にライトされる場合、論理アドレス空間で近いデータから圧縮パラメータが計算されるので、圧縮率の改善が期待できる。

【0167】

第６実施形態
次に、第６実施形態について説明する。第６実施形態では、第１実施形態と異なる圧縮処理について説明する、以下、第１実施形態と異なる点を中心に説明する。

【0168】

ＳＳＤ２０では、ガベージコレクションが行われる。ガベージコレクションでは、無効なデータが含まれるスーパーブロックから有効なデータが別のスーパーブロックにコピーされ、コピー元のスーパーブロックのデータが全て消去され、コピー元のスーパーブロックが新たな書き込む先ブロックとして再利用される。

【0169】

ホストからのライト処理では、入力データの処理時間や不揮発化される前のデータサイズに制約があることがある。このため、ホストからのライト処理に関しては、第１、第２実施形態のように圧縮するデータに基づいて計算した圧縮パラメータを次に圧縮するデータの圧縮に使用することは、圧縮率の向上に有効である。

【0170】

ガベージコレクションの際のデータのコピーにおいて、圧縮データが記憶されている場合、あるスーパーブロックから圧縮データが読み出され、圧縮データが伸張され非圧縮データとされる。非圧縮データが圧縮され、圧縮データが別のスーパーブロックに書き込まれる。圧縮、伸張の際、データはＤＲＡＭ２６に一時的に記憶される。コピー元のスーパーブロックのデータのデータは不揮発化済みであるので、コピー処理に要する時間に対する制約は、ホストからのライト処理に要する時間に対する制約よりも緩い。そのため、ガベージコレクションの際のデータの圧縮に対して第３実施形態のように圧縮するデータ自身に基づいて計算した圧縮パラメータを使用してもよい。

【0171】

第６実施形態に係る圧縮の場合、ＮＡＮＤ型フラッシュメモリ２４からＤＲＡＭ２６にデータを転送すると同時に圧縮パラメータを生成し、ＤＲＡＭ２６からＮＡＮＤ型フラッシュメモリ２４にデータを書き込む時に、その圧縮パラメータを使用してデータを圧縮してもよい。このように制御する事で性能と圧縮率をよりバランスよく改善させることができる。

【0172】

上述の実施形態に共通な変形例を説明する。

【0173】

圧縮パラメータの一例として初期辞書がある。初期辞書の一例は、多く出現するデータ、例えば頻出文字列を連結した文字列である。圧縮／伸張部４６は、文字列と出現回数がペアになった情報を複数保持する頻度テーブルを備える。

【0174】

圧縮／伸張部４６は、圧縮パラメータを計算する処理（例えば、図５のＳ２２）において、辞書圧縮処理において、マッチした文字列をカウントすることにより頻度テーブルを更新する。

【0175】

圧縮／伸張部４６は、圧縮パラメータを圧縮パラメータテーブル７２に書き込む処理（例えば、図５のＳ２４）において、頻度テーブルを参照して出現回数が多い順に文字列を並べて、圧縮パラメータのサイズの分だけ圧縮パラメータテーブル７２のエントリに文字列を書き込む。

【0176】

第２実施形態乃至第４実施形態では、複数エントリの圧縮パラメータに基づきデータが圧縮される。或るＳＢアドレス範囲に書き込まれるデータの圧縮に使用される圧縮パラメータの一部は、或るＳＢアドレス範囲に後続する次のＳＢアドレス範囲のデータを圧縮する時にも使用される。

【0177】

圧縮／伸張部４６は、次のＳＢアドレス範囲のデータを圧縮する時に使用される圧縮パラメータを圧縮パラメータテーブルに書き込む際、或るＳＢアドレス範囲のデータを圧縮する時に使用される圧縮パラメータと共通する部分の圧縮パラメータテーブルへの書き込みを実施しない。これにより、圧縮パラメータテーブルは圧縮パラメータの重複する成分を記憶することがなく、有効な圧縮パラメータを記憶することができる。

【0178】

圧縮パラメータの例は、初期辞書に限らず、エントロピー符号化における文字の頻度情報（例えば、ハフマンテーブル）を圧縮パラメータとしてもよい。さらに、初期辞書と頻度情報のセットを圧縮パラメータとしてもよい。

【0179】

圧縮パラメータは、圧縮するデータに基づいて計算されるものに限らず、論理アドレスやアクセスパターンなどをサブパラメータとして圧縮パラメータに追加してもよい。アクセスパターンは、シーケンシャルアクセスパターンとランダムアクセスパターンを含む。シーケンシャルアクセスとは、論理アドレスの順番でＮＡＮＤ型フラッシュメモリ２４の物理ブロックにアクセスすることである。ランダムアクセスとは、ランダムな論理アドレスの順番でＮＡＮＤ型フラッシュメモリ２４の物理ブロックにアクセスすることである。例えば、第２実施形態乃至第４実施形態において、圧縮パラメータテーブル７２のエントリに初期辞書等の圧縮パラメータとともに頻出論理アドレスをサブパラメータとして記録してもよい。データを圧縮する時には、データの書き込み先に対応するエントリに記憶されている複数の圧縮パラメータの中の圧縮するデータの論理アドレスに近い論理アドレスがサブパラメータとして記録されているエントリの圧縮パラメータが使用される。圧縮するデータの論理アドレスに近いにサブパラメータが無い場合は、データの書き込み先に対応する複数の候補のエントリの中から多数派のサブパラメータを持つエントリの圧縮パラメータが使用されてもよいし、一番最近に使用されたエントリの圧縮パラメータが使用されてもよい。これらの制御により圧縮率改善効果のある圧縮パラメータが選択される。

【0180】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0181】

１…メモリシステム、１０…ホスト、２０…ＳＳＤ、２２…コントローラ、２４…ＮＡＮＤ型フラッシュメモリ、２６…ＤＲＡＭ、４６…圧縮／伸張部、６４…アドレス変換テーブル、７２…圧縮パラメータテーブル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】