特開 2024-132388 半導体記憶装置および半導体記憶装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024132388

(43)【公開日】2024-10-01

(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法

(51)【国際特許分類】

   H10B 43/50 20230101AFI20240920BHJP

   H10B 43/27 20230101ALI20240920BHJP

   H01L 21/336 20060101ALI20240920BHJP

   H10B 43/10 20230101ALI20240920BHJP

   H01L 21/8234 20060101ALI20240920BHJP

【ＦＩ】

H10B43/50

H10B43/27

H01L29/78 371

H10B43/10

H01L27/088 E

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023043128

(22)【出願日】2023-03-17

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】福田 夏樹

【テーマコード（参考）】

5F048

5F083

5F101

【Ｆターム（参考）】

5F048AA01

5F048AB01

5F048AC01

5F048BA01

5F048BA19

5F048BA20

5F048BB09

5F048BB11

5F048BC03

5F048BC18

5F048BD07

5F048BF03

5F048BF07

5F048BF12

5F048BF15

5F048BF16

5F048CB01

5F048CB03

5F048CB04

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER22

5F083GA10

5F083GA27

5F083JA04

5F083JA19

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083KA18

5F083LA21

5F083MA06

5F083MA16

5F083PR05

5F083ZA21

5F101BA45

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BF05

5F101BH15

(57)【要約】

【課題】コンタクトとピラーとの接触によるコンタクトの形成不良を抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された積層体と、積層体内を積層体の積層方向に延び、複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、積層体内を積層方向に延び、複数の第１の導電層のいずれかに接続されるコンタクトと、を備え、コンタクトは、コンタクトの軸方向に延びる第２の導電層と、第２の導電層の側壁を覆い、複数の第１の導電層の高さ位置で複数の第１の導電層側へ向かって突出する複数の鍔部を側壁に有する第２の絶縁層と、を有している。
【選択図】図５

【特許請求の範囲】

【請求項1】

複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された積層体と、
前記積層体の積層方向に前記積層体を貫通する半導体層を有する第１のピラーと、
前記積層体内を前記積層方向に延び、前記複数の第１の導電層のいずれかに接続されるコンタクトと、を備え、
前記コンタクトは、
前記コンタクトの軸方向に延びる第２の導電層と、
前記第２の導電層の側壁を覆い、前記複数の第１の導電層の高さ位置で前記複数の第１の導電層側へ向かって突出する複数の鍔部を側壁に有する第２の絶縁層と、を有している、
半導体記憶装置。

【請求項2】

前記積層方向から見たときに、前記複数の鍔部のそれぞれの中心位置は、前記複数の鍔部と同じ高さ位置の前記第２の導電層の中心位置と実質的に一致している、
請求項１に記載の半導体記憶装置。

【請求項3】

前記積層体を前積層方向に貫通し、前記積層体の前記コンタクトが配置される領域に分散して配置される複数の第２のピラーを更に備える、
請求項１に記載の半導体記憶装置。

【請求項4】

前記複数の第２のピラーは、
前記積層方向から見てグリッド状に配置されており、
前記第２の絶縁層は、
少なくとも前記複数の第１の絶縁層の高さ位置において、前記複数の第２のピラーのうち、対角線上に隣接する第２のピラー間の間隔よりも小さい外径を有する、
請求項３に記載の半導体記憶装置。

【請求項5】

複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された積層体と、
前記積層体の積層方向に前記積層体を貫通する半導体層を有する第１のピラーと、
前記積層体内を前記積層方向に延び、前記複数の第１の導電層のいずれかに接続されるコンタクトと、を備え、
前記コンタクトは、
前記コンタクトの軸方向に延びる第２の導電層と、
前記複数の第１の導電層の高さ位置で前記第２の導電層の側壁を覆う第２の絶縁層と、を有しており、
前記第２の絶縁層は、
前記複数の第１の導電層のうち少なくとも１つの第１の導電層の高さ位置において内部にボイドを含む、
半導体記憶装置。

【請求項6】

前記積層体を前積層方向に貫通し、前記積層体の前記コンタクトが配置される領域に分散して配置される複数の第２のピラーを更に備える、
請求項５に記載の半導体記憶装置。

【請求項7】

前記第２の導電層は、
前記複数の第２のピラー間を前記積層方向に延びる、
請求項６に記載の半導体記憶装置。

【請求項8】

前記第２の絶縁層は、
前記複数の第２のピラーのうち少なくとも１つの第２のピラーと接触しており、
前記第２のピラーとの接触部分において外縁部が欠損した形状を有する、
請求項６に記載の半導体記憶装置。

【請求項9】

前記第２の絶縁層の欠損部分と前記第２のピラーとの間には、前記第２の絶縁層とは異なる材質の第３の絶縁層が介在されている、
請求項８に記載の半導体記憶装置。

【請求項10】

複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された積層体を形成し、
前記積層体の積層方向に前記積層体を貫通する半導体層を有する第１のピラーを形成し、
前記積層体内を前記積層方向に延びるコンタクトホールを形成し、
前記コンタクトホールの側壁に露出する前記複数の第１の絶縁層を前記コンタクトホールの側壁から後退させる、
半導体記憶装置の製造方法。

【請求項11】

前記コンタクトホールの側壁を覆うとともに、前記複数の第１の絶縁層の後退により、前記積層方向にそれぞれ隣接する前記複数の第２の絶縁層の間に生じた空隙に充填される第３の絶縁層を形成する、
請求項１０に記載の半導体記憶装置の製造方法。

【請求項12】

前記コンタクトホールを形成する前に、
前記積層体を前記積層方向に貫通する複数の第２のピラーを、前記積層体の前記コンタクトホールが配置されることとなる領域に分散させて形成し、
前記コンタクトホールを、
前記複数の第２のピラー間に形成する、
請求項１０に記載の半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層が積層された積層体中に３次元にメモリセルを形成する。これらの導電層を引き出すため、積層体中を延び、複数の導電層のいずれかに接続される複数のコンタクトが配置される。また、積層体には積層体を支持する複数のダミーのピラーが配置される。これらのコンタクトとピラーとの間で接触が生じると、コンタクトの形成不良が起きる場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－０５７６２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、コンタクトとピラーとの接触によるコンタクトの形成不良を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された積層体と、前記積層体の積層方向に前記積層体を貫通する半導体層を有する第１のピラーと、前記積層体内を前記積層方向に延び、前記複数の第１の導電層のいずれかに接続されるコンタクトと、を備え、前記コンタクトは、前記コンタクトの軸方向に延びる第２の導電層と、前記第２の導電層の側壁を覆い、前記複数の第１の導電層の高さ位置で前記複数の第１の導電層側へ向かって突出する複数の鍔部を側壁に有する第２の絶縁層と、を有している。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体記憶装置のブロック図。

【図2】実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成の一例を示す等価回路図。

【図3】実施形態にかかる半導体記憶装置の概略の物理構成の一例を示す断面図。

【図4】実施形態にかかる半導体記憶装置の構成の一例を示す図。

【図5】実施形態にかかる半導体記憶装置の構成の一例を示す図。

【図6】実施形態にかかる半導体記憶装置が備えるコンタクトの積層方向から見た断面形状の一例を示す模式図。

【図7】実施形態にかかる半導体記憶装置が備えるコンタクトの一部拡大断面図。

【図8】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図9】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図10】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図11】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図12】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図13】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図14】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図15】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図16】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図17】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図18】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図19】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図20】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図21】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図22】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図23】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図24】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図25】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図26】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図27】比較例にかかるコンタクトが形成される様子を示すＸＹ断面図。

【図28】実施形態および比較例にかかるコンタクトのＸＹ断面図。

【発明を実施するための形態】

【0007】

以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１のブロック図である。図１に示すように、半導体記憶装置１は、入出力回路３１０、ロジック制御回路３２０、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、シーケンサ３６０、レディ／ビジー回路３７０、電圧発生回路３８０、メモリセルアレイ５１０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を備える。

【0009】

入出力回路３１０は、半導体記憶装置１を制御する不図示のメモリコントローラ等の外部装置との信号ＤＱの入出力を制御する。入出力回路３１０は、図示しない入力回路と出力回路とを備える。

【0010】

入力回路は、外部装置から受信した書き込みデータＷＤ等のデータＤＡＴを、データレジスタ５４０に送信し、アドレスＡＤＤをアドレスレジスタ３４０に送信し、コマンドＣＭＤをコマンドレジスタ３５０に送信する。

【0011】

出力回路は、ステータスレジスタ３３０から受信したステータス情報ＳＴＳ、データレジスタ５４０から受信した読み出しデータＲＤ等のデータＤＡＴ、及びアドレスレジスタ３４０から受信したアドレスＡＤＤを外部装置に送信する。

【0012】

ロジック制御回路３２０は、外部装置から例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。また、ロジック制御回路３２０は、受信した信号に応じて、入出力回路３１０及びシーケンサ３６０を制御する。

【0013】

ステータスレジスタ３３０は、例えばデータの書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、外部装置に動作が正常に終了したか否かを通知する。

【0014】

アドレスレジスタ３４０は、入出力回路３１０を介して外部装置から受信したアドレスＡＤＤを一時的に保持する。また、アドレスレジスタ３４０は、ロウアドレスＲＡをロウデコーダ５２０へ転送し、カラムアドレスＣＡをカラムデコーダ５５０に転送する。

【0015】

コマンドレジスタ３５０は、入出力回路３１０を介して外部装置から受信したコマンドＣＭＤを一時的に保存し、シーケンサ３６０に転送する。

【0016】

シーケンサ３６０は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ３６０は、コマンドレジスタ３５０が保持するコマンドＣＭＤに応じて、例えばステータスレジスタ３３０、レディ／ビジー回路３７０、電圧発生回路３８０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。

【0017】

レディ／ビジー回路３７０は、シーケンサ３６０の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎを外部装置に送信する。

【0018】

電圧発生回路３８０は、シーケンサ３６０の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生した電圧を例えばメモリセルアレイ５１０、ロウデコーダ５２０、及びセンスアンプモジュール５３０等に供給する。ロウデコーダ５２０及びセンスアンプモジュール５３０は、電圧発生回路３８０から供給された電圧をメモリセルアレイ５１０内のメモリセルに印加する。

【0019】

メモリセルアレイ５１０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫｎ）を含んでいる。ｎは２以上の整数である。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数のメモリセルの集合であり、例えばデータの消去単位となる。メモリセルは、例えばトランジスタとして構成され、不揮発性データを保持する。

【0020】

このようなメモリセルを備えることにより、半導体記憶装置１は、例えばＮＡＮＤ型不揮発性メモリとして構成される。

【0021】

ロウデコーダ５２０は、ロウアドレスＲＡをデコードする。また、ロウデコーダ５２０は、デコード結果に基づいて、いずれかのブロックＢＬＫを選択する。また、ロウデコーダ５２０は、必要な電圧をブロックＢＬＫに印加する。

【0022】

センスアンプモジュール５３０は、読み出し動作のときには、メモリセルアレイ５１０から読み出されたデータをセンスする。また、センスアンプモジュール５３０は、読み出しデータＲＤをデータレジスタ５４０に送信する。書き込み動作のときには、センスアンプモジュール５３０は、書き込みデータＷＤをメモリセルアレイ５１０に送信する。

【0023】

データレジスタ５４０は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータＷＤ及び読み出しデータＲＲＤを保持する。例えば、書き込み動作において、データレジスタ５４０は、入出力回路３１０から受信した書き込みデータＷＤを一時的に保持し、センスアンプモジュール５３０に送信する。また例えば、読み出し動作において、データレジスタ５４０は、センスアンプモジュール５３０から受信した読み出しデータＲＤを一時的に保持し、入出力回路３１０に送信する。

【0024】

カラムデコーダ５５０は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ５４０内のラッチ回路を選択する。

【0025】

なお、メモリセルアレイ５１０の周辺に配置される回路群を周辺回路とも呼ぶ。周辺回路は、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を少なくとも含む。周辺回路に、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、及びシーケンサ３６０を含めてもよく、更に、出力回路３１０、ロジック制御回路３２０、レディ／ビジー回路３７０、及び電圧発生回路３８０を含めてもよい。

【0026】

このように、半導体記憶装置１は、複数のメモリセルを含むメモリセルアレイ５１０と、複数のメモリセルを動作させる周辺回路とを備える。

【0027】

図２は、実施形態にかかる半導体記憶装置１が備えるメモリセルアレイ５１０の構成の一例を示す等価回路図である。

【0028】

メモリセルアレイ５１０は、上述のように複数のブロックＢＬＫを備える。複数のブロックＢＬＫはそれぞれ、複数のストリングユニットＳＵを備える。複数のストリングユニットＳＵはそれぞれ、複数のメモリストリングＭＳを備える。複数のメモリストリングＭＳの一端はそれぞれ、ビット線ＢＬを介してセンスアンプモジュール５３０等の周辺回路に接続される。複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路に接続される。

【0029】

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤと、複数のメモリセルＭＣと、ソース選択トランジスタＳＴＳとを備える。以下、ドレイン選択トランジスタＳＴＤ、及びソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶことがある。

【0030】

メモリセルＭＣは、例えばゲート絶縁層に電荷蓄積層を含む電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。メモリセルＭＣの閾値電圧は電荷蓄積層中の電荷量に応じて変化する。閾値電圧を１つ、または複数設けることで、メモリセルＭＣが１ビット、または複数ビットのデータを記憶可能であってよい。１つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0031】

選択トランジスタ（ＳＴＤ、ＳＴＳ）は例えば電界効果型トランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極にはそれぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択トランジスタＳＴＤに接続されるドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択トランジスタＳＴＳに接続されるソース選択線ＳＧＳは、１つのブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0032】

ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の一端はそれぞれ、ロウデコーダ５２０等の周辺回路に接続される。

【0033】

図３は、実施形態にかかる半導体記憶装置１の概略の物理構成の一例を示す断面図である。ただし、図３においては図面の見やすさを考慮してハッチングを省略する。

【0034】

図３に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳを備える。また、半導体記憶装置１は、選択ゲート線ＳＧＤの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。

【0035】

電極膜ＥＬ上には、絶縁層６０を介してソース線ＳＬが配置されている。絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的な導通を保っている。これにより、上述の電圧発生回路３８０（図１参照）から、電極膜ＥＬ及びプラグＰＧを介してソース線ＳＬにソース電位を印加することができる。

【0036】

ソース線ＳＬ上には、1つ以上の選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び１つ以上の選択ゲート線ＳＧＳがこの順に積層されている。複数のワード線ＷＬ等にはメモリ領域ＭＲが配置され、複数のワード線ＷＬが延びる方向の端部にはコンタクト領域ＥＲが配置されている。

【0037】

メモリ領域ＭＲには、ワード線ＷＬ等を積層方向に貫通する複数のピラーＰＬが配置されている。第１のピラーとしてのピラーＰＬと、ワード線ＷＬとの交差部には複数のメモリセルＭＣ（図２参照）が形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成される。

【0038】

このように、メモリ領域ＭＲは、上述のメモリセルアレイ５１０（図２参照）に相当する物理構成の一例である。また、ピラーＰＬは、メモリセルＭＣ等が直列に接続された上述のメモリストリングＭＳ（図２参照）に相当する物理構成の一例である。

【0039】

半導体記憶装置１の物理構成において、ピラーＰＬは、ピラーＰＬ上方に配置されるビット線ＢＬを介して、周辺回路ＣＢＡに電気的に接続されている。

【0040】

コンタクト領域ＥＲには、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳのそれぞれと接続する複数のコンタクトＣＣが配置されている。なお、本明細書では、コンタクトＣＣの延伸方向において、コンタクトＣＣのワード線ＷＬ等との接続端側を半導体記憶装置１の下方側とする。

【0041】

コンタクトＣＣからは、複数のワード線ＷＬが延びる方向中央部のメモリ領域ＭＲに含まれるメモリセルＭＣに対し、そのメモリセルＭＣと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。このように、これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが個々に引き出される。

【0042】

複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ、ピラーＰＬ、並びにコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、複数のワード線ＷＬ等の周囲にも広がっている。

【0043】

絶縁層５０上方の半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む上述のロウデコーダ５２０、センスアンプモジュール５３０（図１参照）等の周辺回路ＣＢＡが配置されている。コンタクトＣＣからメモリセルＭＣに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。また、ピラーＰＬの高さ方向に並ぶメモリセルＭＣから読み出されたデータは、周辺回路ＣＢＡのセンスアンプモジュール５３０に読み出される。このように、周辺回路ＣＢＡはメモリセルＭＣの電気的な動作を制御する。

【0044】

周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、複数のワード線ＷＬ等を覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ、ピラーＰＬ、並びにコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。

【0045】

次に、図４及び図５を用いて、半導体記憶装置１の詳細の構成例について説明する。図４及び図５は、実施形態にかかる半導体記憶装置１の構成の一例を示す図である。

【0046】

より詳細には、図４（ａ）は、メモリ領域ＭＲの構成の一例を示すＹ方向に沿う断面図である。図４（ｂ）は、メモリ領域ＭＲに配置されるピラーＰＬのワード線ＷＬの高さ位置での拡大断面図である。図４（ｃ）は、メモリ領域ＭＲに配置されるピラーＰＬの選択ゲート線ＳＧＤ，ＳＧＳの高さ位置での拡大断面図である。

【0047】

図５（ａ）は、コンタクト領域ＥＲの構成の一例を示すＸ方向に沿う断面図である。図５（ｂ）は、任意のワード線ＷＬの高さ位置におけるコンタクト領域ＥＲのＸＹ断面図である。

【0048】

ただし、図４（ａ）及び図５（ａ）においては、絶縁層６０下方および絶縁層４０上方の構造が省略されている。また、図４及び図５の各図は、半導体記憶装置１の構成を模式的に示している。このため、例えば図５（ａ）のＹ方向の断面図と、図５（ｂ）のＸＹ断面図とにおける各構成の数および配置等は必ずしも一致しない。

【0049】

なお、本明細書において、Ｘ方向およびＹ方向は共に、ワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、ワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。

【0050】

図４（ａ）に示すように、ソース線ＳＬは、絶縁層６０上に、例えば下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂがこの順に積層された多層構造を有する。

【0051】

下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。

【0052】

ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを備える。積層体ＬＭａはソース線ＳＬの上方に配置され、積層体ＬＭｂは積層体ＬＭａ上に配置されている。

【0053】

積層体ＬＭａの最下層のワード線ＷＬの更に下層には、１つ以上の選択ゲート線ＳＧＳが絶縁層ＯＬを介して配置されている。また、積層体ＬＭｂの最上層のワード線ＷＬの更に上層には、１つ以上の選択ゲート線ＳＧＤが絶縁層ＯＬを介して配置されている。

【0054】

図４（ａ）の例では、積層体ＬＭａの上層側から順に、選択ゲート電ＳＧＳ０，ＳＧＳ１がそれぞれ配置されている。また、積層体ＬＭｂの上層側から順に、選択ゲート電ＳＧＤ０，ＳＧＤ１がそれぞれ配置されている。ただし、積層体ＬＭにおけるこれらの第１の導電層としてのワード線ＷＬ及び選択ゲート線の積層数は任意である。

【0055】

複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳは、例えばタングステン層またはモリブデン層等である。複数の第１の絶縁層としての絶縁層ＯＬは例えば酸化シリコン層等である。

【0056】

それぞれの積層体ＬＭａ，ＬＭｂの最上層の絶縁層ＯＬは、例えば積層体ＬＭａ，ＬＭｂ中の他の絶縁層ＯＬよりも厚い。積層体ＬＭａの最上層の絶縁層ＯＬは、積層体ＬＭｂの最下層のワード線ＷＬと接しており、積層体ＬＭｂの最上層の絶縁層ＯＬ上には、絶縁層５２，５３がこの順に配置されている。絶縁層５２，５３は、上述の絶縁層５０の一部を構成しており、絶縁層５３の上面は、周辺回路ＣＢＡ側の絶縁層４０の下面と接している。

【0057】

積層体ＬＭは、複数の板状部ＰＴによってＹ方向に分割されている。板状部ＰＴのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。このように、板状部ＰＴは、積層体ＬＭのＸ方向一端部からもう一端部に亘って積層体ＬＭ内を連続的に延びている。また、板状部ＰＴは、積層体ＬＭ及び上部ソース線ＤＳＬｂを貫通し、中間ソース線ＢＳＬに到達している。板状部ＰＴのそれぞれは、例えば絶縁層５５の単体として構成されている。

【0058】

Ｙ方向に隣接する板状部ＰＴ間には、積層体ＬＭの上層部分を貫通する分離層ＳＨＥが配置されている。分離層ＳＨＥは、メモリ領域ＭＲ内をＸ方向に沿う方向に延びるとともに、選択ゲート線ＳＧＤ０，ＳＧＤ１を貫通し、選択ゲート線ＳＧＤ１直下の絶縁層ＯＬに到達する酸化シリコン層等の絶縁層５７である。これにより、分離層ＳＨＥは、メモリ領域ＭＲの全体に亘って延び、階段領域ＳＲにおいて選択ゲート線ＳＧＤ０，ＳＧＤ１が階段状に加工されて終端する部分で終端している。

【0059】

換言すれば、積層体ＬＭの上層部分を貫通する分離層ＳＨＥが、板状部ＰＴ間でメモリ領域ＭＲ及び一部の階段領域ＳＲをＸ方向に延びることで、積層体ＬＭの上層部分が上述の選択ゲート線ＳＧＤ０，ＳＧＤ１に区画される。

【0060】

なお、Ｙ方向に隣接する板状部ＰＴ間の領域は、上述の１つ分のブロックＢＬＫ（図２参照）に相当する物理構成の一例である。また、隣接する板状部ＰＴ間で、分離層ＳＨＥによって選択ゲート線ＳＧＤ０，ＳＧＤ１に区画される領域は、上述のストリングユニットＳＵ（図２参照）に相当する物理構成の一例である。

【0061】

積層体ＬＭのメモリ領域ＭＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達する複数のピラーＰＬが分散して配置されている。

【0062】

複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。

【0063】

ピラーＰＬは、積層体ＬＭａの最上層の絶縁層ＯＬ中から積層体ＬＭａを貫通してソース線ＳＬに到達するピラーＰＬａと、積層体ＬＭｂの最上層の絶縁層ＯＬ中から積層体ＬＭｂを貫通して積層体ＬＭａの最上層の絶縁層ＯＬ中に到達し、対応するピラーＰＬａの上端部に接続されるピラーＰＬｂとを有する。

【0064】

複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びるメモリ層ＭＥ、積層体ＬＭ内を貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮ、ピラーＰＬ上端部のキャップ層ＣＰ、及びピラーＰＬの芯材となるコア層ＣＲを有する。

【0065】

メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、下部ソース線ＤＳＬａ深さまで到達するピラーＰＬの底面にも配置されている。

【0066】

チャネル層ＣＮは、メモリ層ＭＥの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａ深さに到達している。すなわち、チャネル層ＣＮは、メモリ層ＭＥを介してピラーＰＬの側面および底面に配置されている。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。

【0067】

ただし、チャネル層ＣＮの一部は、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。また、チャネル層ＣＮの上端部は、ピラーＰＬ上端部のキャップ層ＣＰ、及び絶縁層５２中に配置されるプラグＣＨを介して、絶縁層５３中をＹ方向に沿う方向に延びるビット線ＢＬと接続される。

【0068】

図４（ｂ）（ｃ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。なお、ピラーＰＬが、メモリ層ＭＥの外周部分に、更にエッチストッパ層ＲＳを有していてもよい。エッチストッパ層ＲＳは、後述するように、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際にピラーＰＬを保護する。

【0069】

メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。エッチストッパ層ＲＳは、例えば酸窒化シリコン層等である。

【0070】

図４（ｂ）に示すように、上記構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。

【0071】

メモリセルＭＣからのデータは、ピラーＰＬに接続されるビット線ＢＬへと読み出される。ビット線ＢＬは、絶縁層５３の表面に配置される電極パッドＰＤｂと接続される。電極パッドＰＤｂは、絶縁層４０の表面に配置される電極パッドＰＤｃと接続されている。電極パッドＰＤｃは、周辺回路ＣＢＡと電気的に接続されている。これにより、ビット線ＢＬへと読み出されたメモリセルＭＣのデータは、周辺回路ＣＢＡで処理される。

【0072】

図４（ｃ）に示すように、上記構成によって、ピラーＰＬ側面の個々の選択ゲート線ＳＧＤと対向する部分には、それぞれ選択ゲートＳＧＳが形成される。また、ピラーＰＬ側面の個々の選択ゲート線ＳＧＳと対向する部分には、それぞれ選択ゲートＳＴＳが形成される。選択ゲート線ＳＧＤ，ＳＧＳから所定の電圧が印加されることにより選択ゲートＳＧＳ，ＳＴＳがオンまたはオフし、これらの選択ゲートＳＧＳ，ＳＴＳが属するピラーＰＬに形成されるメモリセルＭＣが選択状態または非選択状態となる。

【0073】

なお、これらのピラーＰＬは、所定の周期を維持してメモリ領域ＭＲ内に高密度に配置されている。ピラーＰＬ配置の周期性が維持されることで、ピラーＰＬ間の寸法変換差が小さくなる等、ピラーＰＬの加工精度を向上させることができる。このため、複数のピラーＰＬの幾つかが、上述の分離層ＳＨＥと重なり合う位置に配置される場合がある。分離層ＳＨＥと重なった部分においては、ピラーＰＬの一部構成が欠損することとなるため、このようなピラーＰＬは、メモリセルＭＣ等の機能を有さないダミーのピラーとなっていてよい。

【0074】

図５（ａ）に示すように、コンタクト領域ＥＲにおいて、ソース線ＳＬは、中間ソース線ＢＳＬに替えて、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間に中間絶縁層ＳＣＯを有する。コンタクト領域ＥＲには、ソース線ＳＬの接続対象となるピラーＰＬが配置されないためである。中間絶縁層ＳＣＯは、例えば酸化シリコン層等である。ただし、ソース線ＳＬが、コンタクト領域ＥＲにおいても、中間ソース線ＢＳＬを有していてもよい。

【0075】

また、コンタクト領域ＥＲには、複数のコンタクトＣＣ及び複数の柱状部ＨＲが配置されている。

【0076】

複数のコンタクトＣＣは、積層体ＬＭ内を延び、積層体ＬＭａ，ＬＭｂに属する複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳのいずれかとそれぞれ接続されている。これらのコンタクトＣＣの上端部は、例えば積層体ＬＭｂの最上層の絶縁層ＯＬの上面に配置されている。また、これらのコンタクトＣＣの下端部は、接続対象のワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ到達している。

【0077】

コンタクトＣＣは、コンタクトＣＣの外周を覆う第２の絶縁層としての絶縁層５６と、絶縁層５６の内側に充填されるタングステン層等の第２の導電層としての導電層２６とを有する。ただし、絶縁層５６の下端部は、そのコンタクトＣＣが接続されるワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳの直上の絶縁層ＯＬ中に下端部を有する。したがって、導電層２６は、下端部に絶縁層５６で覆われていない部分を有していてよい。

【0078】

また、絶縁層５６は、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳのそれぞれの高さ位置に配置される複数の鍔部５６ｇを有している。複数の鍔部５６ｇは、それぞれの高さ位置におけるワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳ側へと突出している。なお、積層体ＬＭの最上層の選択ゲート線ＳＧＤ０と接続されるコンタクトＣＣは、いずれのワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳも貫通していないため、鍔部５６ｇを有していなくともよい。

【0079】

コンタクトＣＣの導電層２６は、絶縁層５２中に配置されるプラグＶ０を介して、絶縁層５３中に配置される上層配線ＭＸと接続される。この上層配線ＭＸは、絶縁層５３表面の電極パッドＰＤｂ及び絶縁層４０表面の電極パッドＰＤｃ等を介して、上述の周辺回路ＣＢＡ（図３参照）と電気的に接続されている。

【0080】

このような構成により、各層のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを電気的に上層配線ＭＸに引き出すことができる。

【0081】

すなわち、上記構成により、周辺回路ＣＢＡから、上層配線ＭＸ、コンタクトＣＣ、及びワード線ＷＬを介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。

【0082】

複数のコンタクトＣＣが配置されるコンタクト領域ＥＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数の柱状部ＨＲが分散して配置されている。複数の第２のピラーとしての柱状部ＨＲは、積層体ＬＭの積層方向から見て例えばグリッド状の配置を取る。個々の柱状部ＨＲは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0083】

図５（ｂ）に示すように、グリッド状に配置される複数の柱状部ＨＲのうち、対角線上に隣接する柱状部ＨＲ間の間隔は、積層体ＬＭ中の同じ高さ位置にある、上述のコンタクトＣＣの鍔部５６ｇまで含めた外径よりも広い。

【0084】

ただし、これらの柱状部ＨＲ間の間隔は、少なくともコンタクトＣＣの同じ高さ位置の鍔部５６ｇを除く外径よりも広くなっていればよい。この場合、これら対角線上に隣接する柱状部ＨＲ間の間隔が、積層体ＬＭ中の同じ高さ位置にある鍔部５６ｇまで含めたコンタクトＣＣの外径よりも狭くなっていてよい。

【0085】

また、Ｘ方向またはＹ方向に隣接する柱状部ＨＲ間の間隔は、少なくともコンタクトＣＣの鍔部５６ｇまで含めた外径よりも狭い。これらの柱状部ＨＲ間の間隔が、コンタクトＣＣの鍔部５６ｇを除く外径よりも狭くともよい。

【0086】

換言すれば、複数の柱状部ＨＲは、コンタクトＣＣの鍔部５６ｇを除く部分がこれらの柱状部ＨＲと非接触に配置可能な間隔で、コンタクト領域ＥＲ内に配置されている。これにより、コンタクトＣＣの導電層２６は、これらの柱状部ＨＲ間を柱状部ＨＲとは非接触に積層体ＬＭの積層方向に延びることとなる。

【0087】

一例として、コンタクトＣＣの鍔部５６ｇまで含めた外径が３４５ｎｍ以下であるとき、積層体ＬＭの同じ高さ位置における柱状部ＨＲの径を１２０ｎｍとして、Ｘ方向またはＹ方向に隣接する柱状部ＨＲ間の間隔を例えば３８０ｎｍとすることができる。同様に、対角線上に隣接する柱状部ＨＲ間の間隔を、例えば５３７ｎｍとすることができる。

【0088】

また、コンタクトＣＣの導電層２６の径に対し、鍔部５６ｇを例えば１／２程度の厚さとすることができる。また、鍔部５６ｇを除く絶縁層５６の厚さを、例えば鍔部５６ｇの厚さの更に１／２以下とすることができる。

【0089】

図５（ａ）に示すように、個々の柱状部ＨＲは、積層体ＬＭａの最上層の絶縁層ＯＬ中から積層体ＬＭａを貫通してソース線ＳＬに到達する柱状部ＨＲａと、積層体ＬＭｂの最上層の絶縁層ＯＬ中から積層体ＬＭｂを貫通して積層体ＬＭａの最上層の絶縁層ＯＬ中に到達し、対応する柱状部ＨＲａの上端部に接続される柱状部ＨＲｂとを有する。

【0090】

これらの柱状部ＨＲは、後述するように、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持ち、半導体記憶装置１の機能には寄与しないダミーのピラーである。

【0091】

このため、柱状部ＨＲａ，ＨＲｂはそれぞれが、酸化シリコン層等の絶縁層５４の単体で構成され、柱状部ＨＲが他の構成に対して電気的な影響を及ぼさないよう構成されている。これにより、複数の柱状部ＨＲにおいては、隣接する板状部ＰＴ及びコンタクトＣＣとの干渉が許容される。このように柱状部ＨＲを構成することで、板状部ＰＴ及びコンタクトＣＣとの接触回避を図ることなく、積層体を支持するのに適切な所望のピッチで柱状部ＨＲを配置することができる。

【0092】

なお、柱状部ＨＲの幾つかは、絶縁層５４内にボイド５４ｖを含む柱状部ＨＲａまたは柱状部ＨＲｂを有する場合がある。このようなボイド５４ｖは、後述する柱状部ＨＲの形成時、絶縁層５４内に形成される。

【0093】

図５（ｂ）に示すように、上述のピラーＰＬと同様、柱状部ＨＲも、絶縁層５４の側壁を覆う酸窒化シリコン層等のエッチストッパ層ＲＳを有していてよい。

【0094】

また、積層体ＬＭの同じ高さ位置において、柱状部ＨＲのＸＹ平面に沿う方向の断面積は、例えばピラーＰＬのＸＹ平面に沿う方向の断面積より大きくともよい。また、複数の柱状部ＨＲ間のピッチは、例えば複数のピラーＰＬ間のピッチより大きくともよい。ＸＹ平面において、積層体ＬＭにおけるワード線ＷＬの単位面積あたりの柱状部ＨＲの配置密度は、ワード線ＷＬの単位面積あたりのピラーＰＬの配置密度より低くともよい。

【0095】

このように、例えば柱状部ＨＲに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、半導体記憶装置１の製造負荷を軽減することができる。

【0096】

次に、図６及び図７を用いて、コンタクトＣＣのより詳細な構成について説明する。

【0097】

図６は、実施形態にかかる半導体記憶装置１が備えるコンタクトＣＣの積層方向から見た断面形状の一例を示す模式図である。積層体ＬＭの積層方向に延びるコンタクトＣＣのうち、図６（ａ）は上端部に近い部分の断面形状であり、図６（ｂ）は下端部に近い部分の断面形状である。

【0098】

図６に示す例では、コンタクトＣＣが、積層体ＬＭの積層方向から見て、つまり、ＸＹ平面において、例えば円形の断面形状を有している。ただし、コンタクトＣＣが、例えば楕円形または小判型等の円形以外の形状を有していてもよい。

【0099】

図６（ａ）に示すように、コンタクトＣＣの上端部近傍の導電層２６の断面形状と、導電層２６の外周を覆う絶縁層５６の絶縁層ＯＬの高さ位置における外形５６_ＯＬと、その絶縁層ＯＬと積層方向に隣接するワード線ＷＬの高さ位置における絶縁層５６の外形５６_ＷＬとは、例えばこの順に大きくなっていく略相似形の形状を有している。ワード線ＷＬの高さ位置における絶縁層５６の外形５６_ＷＬは、すなわち、鍔部５６ｇの外形である。

【0100】

また、導電層２６の図６（ａ）に示す断面における中心点２６ｃの位置と、絶縁層５６の外形５６_ＯＬの中心点５６ｏｃの位置と、鍔部５６ｇの外形５６_ＷＬの中心点５６ｗｃの位置とは略一致する。なお、これらの中心点２６ｃ，５６ｏｃ，５６ｗｃは、導電層２６の断面または絶縁層５６外形５６_ＯＬ，外形５６_ＷＬにおける幾何中心と言い換えることができる。

【0101】

したがって、導電層２６の外縁部と、絶縁層５６の絶縁層ＯＬの高さ位置における外縁部と、鍔部５６ｇの外縁部とは、略同心円状に配置されている。

【0102】

ここで、コンタクトＣＣは、例えば上端部から下端部に向かって径が小さくなるテーパ形状、あるいは、上下端の間に最大径を有するボーイング形状を有する。ただし、導電層２６と、絶縁層ＯＬの高さ位置における絶縁層５６と、鍔部５６ｇとの上記関係は、コンタクトＣＣの上端部から下端部までの全体に亘って維持されている。したがって、例えば図６（ｂ）に示すコンタクトＣＣの下端側においても上記関係が当てはまる。

【0103】

図６（ｂ）に示すように、コンタクトＣＣの下端部近傍においても、導電層２６の断面形状と、絶縁層ＯＬの高さ位置における絶縁層５６の外形５６_ＯＬと、その絶縁層ＯＬと積層方向に隣接するワード線ＷＬの高さ位置における鍔部５６ｇの外形５６_ＷＬとは、例えばこの順に大きくなる略相似形となっている。

【0104】

また、導電層２６の図６（ｂ）に示す断面における中心点２６ｃと、絶縁層５６の外形５６_ＯＬの中心点５６ｏｃと、鍔部５６ｇの外形５６_ＷＬの中心点５６ｗｃとは略一致する。

【0105】

したがって、コンタクトＣＣの下端部近傍においても、導電層２６の外縁部と、絶縁層５６の絶縁層ＯＬの高さ位置における外縁部と、鍔部５６ｇの外縁部とは、略同心円状に配置される。

【0106】

ところで、コンタクトＣＣの絶縁層５６と、積層体ＬＭの絶縁層ＯＬとはいずれも酸化シリコン等の同種の材質を含んで構成される。このため、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等で観測した場合、コンタクトＣＣの絶縁層５６と、絶縁層５６の周囲を取り囲む積層体ＬＭの絶縁層ＯＬとの境界が検出されない場合がある。その様子を図７に示す。

【0107】

図７は、実施形態にかかる半導体記憶装置１が備えるコンタクトＣＣの一部拡大断面図である。図７の例では、コンタクトＣＣの絶縁層５６が、積層体ＬＭの絶縁層ＯＬと混然一体となった絶縁層５７として観測される様子を示している。

【0108】

この場合、絶縁層ＯＬの高さ位置における絶縁層５６の厚さが不明である。このため、コンタクトＣＣが、絶縁層ＯＬの高さ位置の絶縁層５６よりも突出した鍔部５６ｇをワード線ＷＬ等の高さ位置に備えているか否かの判別が困難である。つまり、ワード線ＷＬ等の高さ位置における絶縁層５６の厚さが、絶縁層ＯＬの高さ位置においてもそのまま継続しているのだとすれば、絶縁層５６は、ワード線ＷＬ等に向かって突出する鍔部５６ｇを有しているとは言い難い。

【0109】

しかし、このような場合であっても、ワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳの高さ位置において、コンタクトＣＣの導電層２６を取り囲む絶縁層５７が、ボイド５６ｖを有するか否かによって、コンタクトＣＣにおける鍔部５６ｇの有無を判別することが可能である。

【0110】

後述する半導体記憶装置１の製造方法において、複数の鍔部５６ｇのうちの幾つかが、内部にボイド５６ｖを有して形成される場合がある。したがって、鍔部５６ｇが存在しうる位置、つまり、ワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳの高さ位置における導電層２６の側面近傍の絶縁層５７中にボイド５６ｖが１つ以上検出されれば、コンタクトＣＣの絶縁層５６が鍔部５６ｇを有していることが判別できる。

【0111】

あるいは、ワード線ＷＬの高さ位置において、コンタクトＣＣの導電層２６を取り囲む絶縁層５７が、窪み５６ｄを有するか否かによっても、コンタクトＣＣにおける鍔部５６ｇの有無を判別することが可能である。

【0112】

後述する半導体記憶装置１の製造方法において、複数の鍔部５６ｇのうちの幾つかが、導電層２６側の対向面に窪み５６ｄを有して形成される場合がある。したがって、鍔部５６ｇが存在しうる位置、つまり、ワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳの高さ位置における導電層２６の側面を覆う絶縁層５７の導電層２６側の面に窪み５６ｄが１つ以上検出されれば、コンタクトＣＣの絶縁層５６が鍔部５６ｇを有していることが判別できる。

【0113】

（半導体記憶装置の製造方法）
次に、図８～図２６を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図８～図２６は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。

【0114】

まずは、後にピラーＰＬ及び柱状部ＨＲの一部となる構成が形成される様子を図８に示す。図８は、後にメモリ領域ＭＲとなる領域、及び後にコンタクト領域ＥＲとなる領域を含む、製造途中の半導体記憶装置１のＸ方向に沿う断面を示している。

【0115】

図８（ａ）に示すように、支持基板ＳＳの上方に、下部ソース線ＤＳＬａ、中間犠牲層ＳＣＮもしくは中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂをこの順に形成する。

【0116】

支持基板ＳＳは、例えばシリコン基板等の半導体基板、セラミック基板または石英基板等の絶縁性基板、サファイア基板等の導電性基板等であってよい。

【0117】

下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。中間犠牲層ＳＣＮは、後にポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる層であり、後にメモリ領域ＭＲとなる領域に配置される。中間絶縁層ＳＣＯは、例えば酸化シリコン層等であり、後にコンタクト領域ＥＲとなる領域に配置される。

【0118】

上部ソース線ＤＳＬｂ上に、複数の第１の絶縁層としての絶縁層ＮＬと、複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓａを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後にワード線ＷＬまたは選択ゲート線ＳＧＳとなる導電材料に置き換えられる犠牲層として機能する。積層体ＬＭｓａは、このような置き換え処理によって後に積層体ＬＭａとなる部分である。

【0119】

なお、この段階において、最上層の絶縁層ＯＬを含む複数の絶縁層ＯＬは、概ね同じ厚さを有していてよい。

【0120】

図８（ｂ）に示すように、後にメモリ領域ＭＲとなる領域に、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通し、下部ソース線ＤＳＬａに到達する複数のメモリホールＭＨａを形成する。また、後にコンタクト領域ＥＲとなる領域に、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通し、下部ソース線ＤＳＬａに到達する複数のホールＨＬａを形成する。

【0121】

これらのメモリホールＭＨａ及びホールＨＬａは、例えば一括して形成することができる。ただし、メモリホールＭＨａとホールＨＬａとを個別に形成してもよい。この場合、メモリホールＭＨａを形成する際には、後にコンタクト領域ＥＲとなる領域をレジスト層等で保護しておくことができる。また、ホールＨＬａを形成する際には、後にメモリ領域ＭＲとなる領域をレジスト層等で保護しておくことができる。

【0122】

図８（ｃ）に示すように、例えばアモルファスシリコン層等の犠牲層でメモリホールＭＨａ内を充填し、複数のピラーＰＬｓを形成する。また、例えば酸化シリコン層等の絶縁層５４でホールＨＬａ内を充填し、複数の柱状部ＨＲａを形成する。このとき、ホールＨＬａ内が完全に充填されず、絶縁層５４内にボイド５４ｖが形成される場合がある。

【0123】

これらのピラーＰＬｓと柱状部ＨＲａとは個別に形成される。この場合、ピラーＰＬｓを形成する際には、後にコンタクト領域ＥＲとなる領域をレジスト層等で保護しておくことができる。また、柱状部ＨＲａを形成する際には、後にメモリ領域ＭＲとなる領域をレジスト層等で保護しておくことができる。

【0124】

次に、ピラーＰＬ及び柱状部ＨＲが形成される様子を図９～図１１に示す。図９～図１１は、上述の図８と同様、製造途中の半導体記憶装置１のＸ方向に沿う断面を示している。

【0125】

図９（ａ）に示すように、積層体ＬＭｓａの上面に酸化シリコン層等を積み増しする。これにより、積層体ＬＭｓａの最上層の絶縁層ＯＬが他の絶縁層ＯＬより厚くなる。また、ピラーＰＬｓ及び柱状部ＨＲａの上端部が最上層の絶縁層ＯＬ中に埋没する。

【0126】

また、積層体ＬＭｓａ上に、複数の第１の絶縁層としての絶縁層ＮＬと、複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓｂを形成する。積層体ＬＭｓｂは、絶縁層ＮＬが後にワード線ＷＬまたは選択ゲート線ＳＧＤに置き換えられて積層体ＬＭｂとなる部分である。

【0127】

なお、この段階において、最上層の絶縁層ＯＬを含む積層体ＬＭｓｂの複数の絶縁層ＯＬは、概ね同じ厚さを有していてよい。

【0128】

図９（ｂ）に示すように、後にメモリ領域ＭＲとなる領域に、積層体ＬＭｓｂを貫通し、積層体ＬＭｓａ中に配置される複数のピラーＰＬａの上端部にそれぞれ到達する複数のメモリホールＭＨｂを形成する。また、後にコンタクト領域ＥＲとなる領域に、積層体ＬＭｓｂを貫通し、積層体ＬＭｓａ中に配置される複数の柱状部ＨＲａの上端部にそれぞれ到達する複数のホールＨＬｂを形成する。

【0129】

これらのメモリホールＭＨｂ及びホールＨＬｂは、例えば一括して形成することができる。ただし、後にメモリ領域ＭＲとなる領域とコンタクト領域ＥＲとなる領域とを適宜保護しながら、メモリホールＭＨｂとホールＨＬｂとを個別に形成してもよい。

【0130】

図１０（ａ）に示すように、後にコンタクト領域ＥＲとなる領域において、例えば酸化シリコン層等の絶縁層５４でホールＨＬｂ内を充填し、複数の柱状部ＨＲｂを形成する。このとき、ホールＨＬｂ内が完全に充填されず、絶縁層５４内にボイド５４ｖが形成される場合がある。これにより、柱状部ＨＲａ，ＨＲｂをそれぞれ備え、積層体ＬＭｓａ，ＬＭｓｂにグリッド状に分散して配置される複数の柱状部ＨＲが形成される。

【0131】

なお、柱状部ＨＲｂを形成する際には、後にメモリ領域ＭＲとなる領域をレジスト層等で保護しておくことができる。

【0132】

図１０（ｂ）に示すように、後にメモリ領域ＭＲとなる領域において、複数のメモリホールＭＨｂを介して、これらの下端部にそれぞれ接続される複数のピラーＰＬａから犠牲層を除去する。これにより、積層体ＬＭｓａ，ＬＭｓｂを貫通し、ソース線ＳＬに到達する複数のメモリホールＭＨが形成される。

【0133】

図１１（ａ）に示すように、複数のメモリホールＭＨのそれぞれに、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図４（ｂ）（ｃ）参照）の積層構造を有するメモリ層ＭＥを形成する。なお、メモリ層ＭＥの形成に先駆けて、酸窒化シリコン層等のエッチストッパ層ＲＳ（図４（ｂ）（ｃ）参照）を形成しておいてもよい。

【0134】

また、複数のメモリホールＭＨの側壁および底面に、メモリ層ＭＥを介してチャネル層ＣＮを形成する。また、チャネル層ＣＮ内側のメモリホールＭＨ内の空隙を酸化シリコン層等で充填してコア層ＣＲを形成する。

【0135】

このとき、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲは、積層体ＬＭｓｂの上面にも形成される。これらのメモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲは、エッチバック等により積層体ＬＭｓｂの上面から除去される。

【0136】

図１１（ｂ）に示すように、積層体ＬＭｓｂ上面のコア層ＣＲをエッチバックする際、更に余剰のエッチバックにより、コア層ＣＲの上端部をメモリホールＭＨの深さ方向に後退させて、メモリホールＭＨの上端部に窪みＤＮを形成する。

【0137】

図１２（ａ）に示すように、メモリホールＭＨ上端部の窪みＤＮに半導体層を充填してキャップ層ＣＰを形成する。

【0138】

以上により、後にメモリ領域ＭＲとなる領域に、複数のピラーＰＬが形成される。ただし、この時点で、メモリ層ＭＥは複数のピラーＰＬの側壁全体を覆っており、チャネル層ＣＮが露出した状態となっていない。

【0139】

なお、後にコンタクト領域ＥＲとなる領域には、上述の図１０（ａ）の処理により、複数の柱状部ＨＲが形成済みである。したがって、後にコンタクト領域ＥＲとなる領域は、上記の図１０（ａ）～図１２（ａ）に示す処理の影響を受けない。

【0140】

図１２（ｂ）に示すように、積層体ＬＭｓｂの上面に酸化シリコン層等を積み増しする。これにより、積層体ＬＭｓｂの最上層の絶縁層ＯＬが他の絶縁層ＯＬより厚くなる。また、ピラーＰＬ及び柱状部ＨＲの上端部が、最上層の絶縁層ＯＬ中に埋没する。

【0141】

次に、後に複数のコンタクトＣＣとなる構成が形成される様子を図１３～図２１に示す。

【0142】

図１３～図１６は、製造途中のコンタクト領域ＥＲのＸ方向に沿う断面を示している。ただし、図１３～図１６においては、一例として、積層体ＬＭｓの８層の絶縁層ＮＬのそれぞれの深さ位置に到達するコンタクトホールＣＬａ～ＣＬｈを形成する例を示す。なお、図１３～図１６においては、複数の柱状部ＨＲの図示を省略している。

【0143】

これらのコンタクトホールＣＬａ～ＣＬｈからは、最終的に得られる積層体ＬＭにおいて、下層側から上層側までの個々のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳに順に接続されるコンタクトＣＣが形成されるものとする。ただし、以下に示す例では、最終的な到達目標となる個々の絶縁層ＮＬの高さ位置まで到達させることなく、当初、これらの絶縁層ＮＬの直上の絶縁層ＯＬに到達するコンタクトホールＣＬａ～ＣＬｈを形成する。

【0144】

図１３（ａ）に示すように、複数の開口を有するハードマスクパターン８１を積層体ＬＭｓの上面に形成する。ハードマスクパターン８１は、例えば酸素プラズマ等を用いたアッシングで除去されない無機系の層である。ハードマスクパターン８１の複数の開口はそれぞれが、例えばホール形状を有している。

【0145】

図１３（ｂ）に示すように、ハードマスクパターン８１の開口から露出した積層体ＬＭｓの上面をエッチングして、最上層の絶縁層ＯＬをハーフエッチングする。これにより、最上層の絶縁層ＯＬの一部が層方向に除去されて、その絶縁層ＯＬ中に底面を有する複数のコンタクトホールＣＬｈが形成される。

【0146】

図１３（ｃ）に示すように、ハードマスクパターン８１を介して積層体ＬＭｓの一部上面を覆い、複数の開口を有するレジストパターン９１を形成する。レジストパターン９１は、例えば酸素プラズマ等を用いたアッシングで除去可能なレジスト層等の有機系の層である。レジストパターン９１の開口からは、例えば１つおきにコンタクトホールＣＬｈが露出している。

【0147】

図１４（ａ）に示すように、レジストパターン９１の開口から露出したコンタクトホールＣＬｈを更にエッチングして、例えば積層体ＬＭｓの最上層に残った絶縁層ＯＬと、その絶縁層ＯＬ下層の絶縁層ＮＬとを貫通させる。

【0148】

これにより、最上層の絶縁層ＯＬから２番目の絶縁層ＯＬ中に底面を有する複数のコンタクトホールＣＬｇが形成される。これらのコンタクトホールＣＬｇは、レジストパターン９１に覆われた複数のコンタクトホールＣＬｈに対して１つおきに配置される。

【0149】

つまり、この段階において、積層体ＬＭｓには、複数のコンタクトホールＣＬｈと複数のコンタクトホールＣＬｇとが１つずつ交互に形成されている。

【0150】

図１４（ｂ）に示すように、酸素プラズマ等を用いたアッシングにより、レジストパターン９１を除去する。

【0151】

図１４（ｃ）に示すように、ハードマスクパターン８１を介して積層体ＬＭｓの一部上面を覆い、複数の開口を有するレジストパターン９２を形成する。レジストパターン９２の開口からは、互いに隣接する１組のコンタクトホールＣＬｈ，ＣＬｇのうち、例えば１組おきに、コンタクトホールＣＬｈ，ＣＬｇが露出している。

【0152】

図１５（ａ）に示すように、レジストパターン９２の開口から露出したコンタクトホールＣＬｈ，ＣＬｇを更にエッチングして、これらのコンタクトホールＣＬｈ，ＣＬｇの底面が位置する上述の絶縁層ＯＬと、その下層の絶縁層ＮＬとを貫通させる。

【0153】

これにより、エッチング対象となったコンタクトホールＣＬｈからは、最上層の絶縁層ＯＬから３番目の絶縁層ＯＬ中に底面を有する複数のコンタクトホールＣＬｆが形成される。

【0154】

また、エッチング対象となったコンタクトホールＣＬｇからは、最上層の絶縁層ＯＬから４番目の絶縁層ＯＬ中に底面を有する複数のコンタクトホールＣＬｅが形成される。

【0155】

図１５（ｂ）に示すように、酸素プラズマ等を用いたアッシングにより、レジストパターン９２を除去する。

【0156】

ここまでの処理で、積層体ＬＭｓにおける到達深さが順に増していくコンタクトホールＣＬｈ～ＣＬｅがこの順に並んだコンタクトホールＣＬｈ～ＣＬｅのセットが２組形成される。これらのコンタクトホールＣＬｈ～ＣＬｅのうち幾つかは、積層体ＬＭｓのかなり深い位置にまで達している。

【0157】

以下、コンタクトホールＣＬｈ～ＣＬｅに対して更に処理を継続するにあたり、レジストパターン形成時に液状のレジストがコンタクトホールＣＬｈ～ＣＬｅ内に流入するのは好ましくない。レジストの露光および現像の際に、コンタクトホールＣＬｈ～ＣＬｅ内のレジストが除去されずに残ってしまう恐れがあるためである。そこで、例えば以降の処理においては、レジストパターンの形成前に、これらのコンタクトホールＣＬｈ～ＣＬｅへのレジスト液の流入を抑制するカバー層を形成する。

【0158】

図１５（ｃ）に示すように、ハードマスクパターン８１上に、ハードマスクパターン８１の開口およびコンタクトホールＣＬｈ～ＣＬｅを覆うカバー層７３を形成する。カバー層７３は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるＣＶＤ－カーボン層等である。形成時にステップカバレッジを調整することで、コンタクトホールＣＬｈ～ＣＬｅ内へと進入することなく、これらのコンタクトホールＣＬｈ～ＣＬｅを覆うカバー層７３を形成可能である。このようなカバー層７３は、例えば酸素プラズマ等を用いたアッシングで除去可能である。

【0159】

また、カバー層７３の一部上面を覆い、複数の開口を有するレジストパターン９３を形成する。上述のカバー層７３によって、レジスト液がコンタクトホールＣＬｈ～ＣＬｅ内に流入するのが抑制されるため、レジストパターン９３は、全体的に比較的均一な層厚で形成される。レジストパターン９３の開口は、２組のコンタクトホールＣＬｈ～ＣＬｅうち、１組のコンタクトホールＣＬｈ～ＣＬｅと上下位置を一致させてこれらの上方に形成されている。

【0160】

図１６（ａ）に示すように、レジストパターン９３をマスクとしてカバー層７３をエッチング加工し、２組のコンタクトホールＣＬｈ～ＣＬｅうち、１組のコンタクトホールＣＬｈ～ＣＬｅ上のカバー層７３に開口を形成する。なお、レジストパターン９３とカバー層７３とは、いずれもカーボン系の材料から構成されている。このため、カバー層７３の上記エッチング加工時に、レジストパターン９３が全て消失してもよい。

【0161】

図１６（ｂ）に示すように、カバー層７３の開口から露出したコンタクトホールＣＬｈ～ＣＬｅを更にエッチングして、これらのコンタクトホールＣＬｈ～ＣＬｅの底面が位置する上述の絶縁層ＯＬと、その下層の４層の絶縁層ＮＬとこれらの間の絶縁層ＯＬとを貫通させる。

【0162】

これにより、エッチング対象となったコンタクトホールＣＬｈからは、最上層の絶縁層ＯＬから５番目のＯＬ中に底面を有するコンタクトホールＣＬｄが形成される。

【0163】

また、エッチング対象となったコンタクトホールＣＬｇからは、最上層の絶縁層ＯＬから６番目の絶縁層ＯＬ中に底面を有するコンタクトホールＣＬｃが形成される。

【0164】

また、エッチング対象となったコンタクトホールＣＬｆからは、最上層の絶縁層ＯＬから７番目の絶縁層ＯＬ中に底面を有するコンタクトホールＣＬｂが形成される。

【0165】

また、エッチング対象となったコンタクトホールＣＬｅからは、最上層の絶縁層ＯＬから８番目の絶縁層ＯＬ中に底面を有するコンタクトホールＣＬａが形成される。

【0166】

図１６（ｃ）に示すように、酸素プラズマ等を用いたアッシングにより、カバー層７３を除去する。また、ハードマスクパターン８１をエッチング等により除去する。

【0167】

以上により、積層体ＬＭｓにおける到達深さが順に増していき、積層体ＬＭｓ中の８層の絶縁層ＮＬの直上の絶縁層ＯＬ中にそれぞれ底面を有する複数のコンタクトホールＣＬｈ～ＣＬａが形成される。

【0168】

図１７、図１８、及び図２１は、後にコンタクト領域ＥＲとなる領域のＸ方向に沿う断面図である。

【0169】

図１７（ａ）に示すように、後にコンタクト領域ＥＲとなる領域には、上述の図１３～図１６の処理により、複数のコンタクトホールＣＬが形成済みである。個々のコンタクトホールＣＬは、複数の柱状部ＨＲとの干渉を避け、これらの柱状部ＨＲの間に形成されている。

【0170】

また、この時点で、これらのコンタクトホールＣＬは、上述の鍔部５６ｇに相当する構成を有しておらず、上端部から下端部に亘って平坦な側壁を有している。すなわち、この時点で、コンタクトホールＣＬは、上述の図６に示した鍔部５６ｇを除く絶縁層５６の外形５６_ＯＬに相当する外径を積層方向の全体に亘って有している。

【0171】

図１７（ｂ）に示すように、例えば熱リン酸等の絶縁層ＮＬの除去液をこれらのコンタクトホールＣＬ内に流入させ、コンタクトホールＣＬの側壁に露出する個々の絶縁層ＮＬを、コンタクトホールＣＬの側壁から後退させる。

【0172】

このような除去液によるウェットエッチングは、コンタクトホールＣＬの外側へと向かって等方的に進行していく。このため、ウェットエッチングによって後退した絶縁層ＮＬは、コンタクトホールＣＬの元々の側壁部分から略等しい距離でコンタクトホールＣＬの周囲を取り囲む。

【0173】

これにより、コンタクトホールＣＬの側壁には、個々の絶縁層ＮＬの高さ位置に、後退した絶縁層ＮＬ側へと向かって突出する複数の空隙ＧＰｇがそれぞれ形成される。すなわち、個々の空隙ＧＰｇは、積層方向の上下に隣接する絶縁層ＯＬに挟まれて形成されている。

【0174】

なお、複数の空隙ＧＰｇは、原則として、コンタクトホールＣＬの周囲の柱状部ＨＲまで到達することなく形成される。ただし、これらの空隙ＧＰｇが、一部の柱状部ＨＲにまで到達するまで絶縁層ＮＬを後退させてもよい。この場合、柱状部ＨＲに到達した空隙ＧＰｇは柱状部ＨＲに阻まれて、その部分においてはそれ以上、広がってはいかない。

【0175】

図１８に示すように、コンタクトホールＣＬの側壁および底面を覆う酸化シリコン層等の絶縁層５６を形成する。第３の絶縁層としての絶縁層５６は、コンタクトホールＣＬ側壁の空隙ＧＰｇ内にも充填される。これにより、個々の絶縁層ＮＬの高さ位置に、複数の鍔部５６ｇがそれぞれ形成される。

【0176】

このとき、上述のように、少なくとも一部の鍔部５６ｇにボイド５６ｖが形成されることがある。ボイド５６ｖが形成される様子を図１９に示す。図１９は、コンタクトホールＣＬの一部拡大断面図である。

【0177】

図１９（ａ）に示すように、コンタクトホールＣＬ内に絶縁層５６が形成される際、絶縁層５６の原料ガス等は、コンタクトホールＣＬ側壁の開口部ＯＰｇから、空隙ＧＰｇ内へも進入する。空隙ＧＰｇ内において、絶縁層５６は、空隙ＧＰｇを上下方向から挟む絶縁層ＯＬの上下面、並びに空隙ＧＰｇの奥側に後退した絶縁層ＮＬの端面上に、次第に厚さを増しながら形成されていく。

【0178】

このとき、絶縁層５６の原料ガスは、空隙ＧＰｇの奥部よりも開口部ＯＰｇ側に、より多く供給される。このため、絶縁層５６は、空隙ＧＰｇの奥部よりも開口部ＯＰｇ側に、より厚く堆積されていく。

【0179】

図１９（ｂ）に示すように、少なくとも一部の空隙ＧＰｇでは、空隙ＧＰｇ内が絶縁層５６で完全に充填される前に、空隙ＧＰｇの開口部ＯＰｇが堆積した絶縁層５６により閉塞する場合がある。これにより、一部の空隙ＧＰｇに上述のようなボイド５６ｖが形成されることとなる。また、後にワード線ＷＬ等となる絶縁層ＮＬの高さ位置において、空隙ＧＰｇの開口部ＯＰｇを上下から閉塞する絶縁層５６によって、コンタクトホールＣＬ内に向いた絶縁層５６の面に窪み５６ｄが生じる場合もある。

【0180】

なお、絶縁層５６は、空隙ＧＰｇを充填しつつ、コンタクトホールＣＬの側壁全体に亘り、略均一な層厚で形成される。図２０に、コンタクトホールＣＬが有することとなった、鍔部５６ｇの外形５６_ＮＬ、鍔部５６ｇを除く絶縁層５６の外形５６_ＯＬ、及びコンタクトホールＣＬ内部に面する絶縁層５６の内壁の形状５６ｉｎを図２０に示す。図２０は、積層方向から見たコンタクトホールＣＬの各部の断面形状を模式的に示す図である。

【0181】

図２０（ａ）に示すように、絶縁層５６の内壁の形状５６ｉｎと、絶縁層ＯＬの高さ位置における外形５６_ＯＬと、及び絶縁層ＮＬの高さ位置における外形、つまり、鍔部５６ｇの外形５６_ＮＬとは、例えばこの順に大きくなっていく。

【0182】

このとき、上述のように、等方的なウェットエッチングで形成される鍔部５６ｇの外形５６_ＮＬと、コンタクトホールＣＬの側壁に略均一な厚さで形成される絶縁層５６の内壁の形状５６ｉｎとは、コンタクトホールＣＬの元々の側壁部分である絶縁層ＯＬの高さ位置における絶縁層５６の外形５６_ＯＬと略相似形の形状を有する。また、これらの中心点５６ｎｃ，５６ｉｃ，５６ｏｃの位置は略一致している。

【0183】

このため、絶縁層５６の内壁の形状５６ｉｎと、外形５６_ＯＬと、鍔部５６ｇの外形５６_ＮＬとは、この順に径が大きくなる略同心円状の配置を取ることとなる。

【0184】

このように、コンタクトホールＣＬは、上述の図６に示した導電層２６の断面形状と、絶縁層ＯＬの高さ位置における絶縁層５６の外形５６_ＯＬと、鍔部５６ｇの外形５６_ＷＬとに相当する形状および配置となった絶縁層５６の内壁の形状５６ｉｎと、外形５６_ＯＬと、鍔部５６ｇの外形５６_ＮＬとを有することとなる。

【0185】

図２０（ｂ）に示すように、絶縁層ＮＬを除去液により後退させる際に、空隙ＧＰｇが例えば１つの柱状部ＨＲにまで到達した場合には、その柱状部ＨＲによって、鍔部５６ｇの外形５６_ＮＬは、一部が欠けたような形状となる。

【0186】

なお、複数の柱状部ＨＲは、上述のように、例えばグリッド状に周期的な配置でコンタクトホールＣＬの周囲に形成されている。したがって、柱状部ＨＲとの接触が起きた場合には、コンタクトホールＣＬの４方にグリッド状に配置される全ての柱状部ＨＲと接触することにより、鍔部５６ｇは４方が欠けた外形となり得る。

【0187】

図２１に示すように、複数のコンタクトホールＣＬのそれぞれに、絶縁層５６を介して、例えばアモルファスシリコン層等の犠牲層２８を充填する。これにより、複数の柱状体ＣＳが形成される。これらの柱状体ＣＳは、犠牲層２８を含んで構成されるコンタクト様の仮の構造体である。

【0188】

次に、図２２～図２５を用いて、ソース線ＳＬ及びワード線ＷＬ等が形成される様子を示す。図２２～図２５は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図である。

【0189】

図２２（ａ）に示すように、積層体ＬＭｓａ，ＬＭｓｂ、及び上部ソース線ＤＳＬｂを貫通し、中間犠牲層ＳＣＮに到達するスリットＳＴを形成する。

【0190】

スリットＳＴは、積層体ＬＭｓａ，ＬＭｓｂ内をＸ方向に沿う方向、つまり、紙面に対して垂直な方向にも延びている。したがって、後にコンタクト領域ＥＲとなる領域においては、スリットＳＴの下端部は中間絶縁層ＳＣＯに到達する。スリットＳＴは、以下に述べるリプレース処理に用いられるほか、後に板状部ＰＴとなる構成である。

【0191】

図２２（ｂ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５５ｓを形成する。絶縁層５５ｓは、例えば酸化シリコン層等であり、後に板状部ＰＴを構成することとなる上述の絶縁層５５（図４（ａ）参照）と異なり、この後の処理で積層体ＬＭｓａ，ＬＭｓｂを保護するために形成される仮の保護層である。

【0192】

図２３（ａ）に示すように、絶縁層５５ｓで側壁を保護されたスリットＳＴを介して、例えば熱リン酸等の中間犠牲層ＳＣＮの除去液を流入させて、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂに挟まれた中間犠牲層ＳＣＮを除去する。

【0193】

これにより、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にギャップ層ＧＰｎが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｎ内に露出する。

【0194】

このとき、スリットＳＴの側壁は絶縁層５５ｓで保護されているので、積層体ＬＭｓａ，ＬＭｓｂ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。

【0195】

図２３（ｂ）に示すように、スリットＳＴを介してギャップ層ＧＰｎ内に適宜、薬液を流入させて、ギャップ層ＧＰｎ内に露出したメモリ層ＭＥのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図４（ｂ）（ｃ）参照）を順次、除去する。なお、メモリ層ＭＥの更に外周にエッチストッパ層ＲＳが形成されている場合には、エッチストッパ層ＲＳも除去対象の層に含まれる。

【0196】

これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部がギャップ層ＧＰｎ内に露出する。

【0197】

図２４（ａ）に示すように、絶縁層５５ｓで側壁を保護されたスリットＳＴから、例えばアモルファスシリコン等の原料ガスを注入し、ギャップ層ＧＰｎをアモルファスシリコン等で充填する。また、支持基板ＳＳを加熱処理して、ギャップ層ＧＰｎ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。

【0198】

これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。

【0199】

図２４（ｂ）に示すように、スリットＳＴの側壁から絶縁層５５ｓを除去する。

【0200】

なお、後にコンタクト領域ＥＲとなる領域においては、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間には中間犠牲層ＳＣＮに替えて中間絶縁層ＳＣＯが形成されている。このため、後にコンタクト領域ＥＲとなる領域は、上記の図１６及び図１７に示す処理の影響を受けない。

【0201】

図２５（ａ）に示すように、スリットＳＴから積層体ＬＭｓａ，ＬＭｓｂ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇａ，ＬＭｇｂが形成される。

【0202】

なお、複数のギャップ層ＧＰを含む積層体ＬＭｇａ，ＬＭｇｂは脆弱な構造となっている。後にメモリ領域ＭＲとなる領域では、複数のピラーＰＬがこのような脆弱な積層体ＬＭｇａ，ＬＭｇｂを支持する。一方、後にコンタクト領域ＥＲとなる領域においては、複数の柱状部ＨＲがこれらの積層体ＬＭｇａ，ＬＭｇｂを支持する。

【0203】

このようなピラーＰＬ及び柱状部ＨＲの支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇａ，ＬＭｇｂ自体が歪んだり倒壊したりすることが抑制される。

【0204】

一方で、ピラーＰＬ外縁部のメモリ層ＭＥ及び柱状部ＨＲの絶縁層５４は、窒化シリコン層等である絶縁層ＮＬとは異なる材質を有している。しかしながら、これらのメモリ層ＭＥ及び絶縁層５４も、絶縁層ＮＬの除去液によって若干の影響を受けてしまう恐れがある。

【0205】

ピラーＰＬ及び柱状部ＨＲが、例えば上述の酸窒化シリコン層等のエッチストッパ層ＲＳをそれぞれ有することで、ピラーＰＬ外縁部のメモリ層ＭＥ及び柱状部ＨＲの絶縁層５４が、絶縁層ＮＬの除去液によって除去されてしまうことが抑制される。

【0206】

図２５（ｂ）に示すように、スリットＳＴから積層体ＬＭｇａ，ＬＭｇｂ内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを注入し、積層体ＬＭｇａ，ＬＭｇｂのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬ等を形成する。

【0207】

これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ及び積層体ＬＭｂを含む積層体ＬＭが形成される。なお、図２５（ｂ）において、積層体ＬＭの上層側には１つ以上の導電層２９が形成されることとしている。これらの導電層２９は、この後の処理で形成される分離層ＳＨＥによって、選択ゲート線ＳＧＤのパターンに区画される。

【0208】

以上のように、中間犠牲層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。

【0209】

この後、スリットＳＴ内に絶縁層５５を充填して、板状部ＰＴを形成する。また、積層体ＬＭ上層の導電層２９を貫通する溝を形成し、絶縁層５７を充填して分離層ＳＨＥを形成するとともに、分離層ＳＨＥによって導電層２９を選択ゲート線ＳＧＤのパターンに区画する。

【0210】

次に、図２６を用いて、複数のコンタクトＣＣが形成される様子を示す。図２６は、上述の図１７、図１８、及び図２１等と同様、後にコンタクト領域ＥＲとなる領域のＸ方向に沿う断面図である。

【0211】

図２６（ａ）に示すように、複数の柱状体ＣＳから犠牲層２８（図２１参照）を除去して、複数のコンタクトホールＣＬとする。

【0212】

また、複数のコンタクトホールＣＬの底面を覆う絶縁層５６を除去するとともに、コンタクトホールＣＬの底面に残った絶縁層ＯＬを貫通させる。これにより、到達目標のワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ到達し、側壁が絶縁層５６に覆われた複数のコンタクトホールＣＬが形成される。ただし、絶縁層５６は、コンタクトホールＣＬの下端部には達しておらず、直上の絶縁層ＯＬ中に下端部を有する。

【0213】

図２６（ｂ）に示すように、絶縁層５６に覆われた複数のコンタクトホールＣＬ内にそれぞれタングステン層等の導電層２６を充填する。これにより、複数のコンタクトＣＣが形成される。

【0214】

その後、積層体ＬＭｂの上面に絶縁層５２を形成し、絶縁層５２を貫通するプラグＣＨ，Ｖ０を形成する。これらのプラグＣＨ，Ｖ０はそれぞれ、ピラーＰＬ及びコンタクトＣＣの上端部に接続される。また、絶縁層５２上に絶縁層５３を形成し、絶縁層５３にビット線ＢＬ及び上層配線ＭＸを形成する。ビット線ＢＬはプラグＣＨを介してピラーＰＬに接続され、上層配線ＭＸはプラグＶ０を介してコンタクトＣＣに接続される。

【0215】

なお、例えばデュアルダマシン法等を用いることにより、プラグＣＨとビット線ＢＬ、及びプラグＶ０と上層配線ＭＸ等を一括して形成してもよい。

【0216】

また、これらのビット線ＢＬ及び上層配線ＭＸに接続される電極パッドＰＤｂを形成する。

【0217】

一方、積層体ＬＭが形成された支持基板ＳＳとは別体の半導体基板ＳＢ上に、周辺回路ＣＢＡを形成し、絶縁層４０で覆う。絶縁層４０中には、周辺回路ＣＢＡを絶縁層４０の表面に引き出すコンタクト、ビア、配線等を形成し、絶縁層４０の表面に形成された電極パッドＰＤｃ等と接続される。

【0218】

また、支持基板ＳＳと半導体基板ＳＢとを、それぞれが有する絶縁層５０，４０で貼り合わせ、絶縁層５０，４０中の電極パッドＰＤｂ、ＰＤｃを接続する。その後、支持基板ＳＳを研削除去してソース線ＳＬを露出させ、プラグＰＧが形成された絶縁層６０を介して、電極膜ＥＬが接続される。

【0219】

以上により、実施形態の半導体記憶装置１が製造される。

【0220】

（概括）
３次元不揮発性メモリ等の半導体記憶装置は、例えば複数のワード線が積層された積層体中に３次元にメモリセルが形成される構成を有する。これらのワード線を上層配線等に引き出すため、個々のワード線および選択ゲート線に接続されるコンタクトが配置される。また、コンタクトが配置される領域には、リプレース処理の際に積層体を支持するため、複数の柱状部が形成されている。複数の柱状部は、リプレース中の積層体の歪み等を抑制可能な間隔で周期的に配置される。

【0221】

コンタクトホールは、充分な層厚の絶縁層で導電層部分を覆うことが可能なように、上記のように密に配置される複数の柱状部の少なくとも一部と重なる位置に、例えば複数の柱状部間の間隔よりも大きな径で形成される。これにより、複数のワード線を貫通するコンタクトにおいて、ワード線との間に充分な耐圧を得ることができる。図２７にその様子を示す。

【0222】

図２７は、比較例にかかるコンタクトＣＣｘが形成される様子を示すＸＹ断面図である。

【0223】

図２７（ａ）に示すように、比較例のコンタクトホールＣＬｘもまた、リプレース前の積層体に形成される。このとき、コンタクトホールＣＬｘは、グリッド状に配置される柱状部ＨＲｘの４つ分と重なるよう、例えば５００ｎｍ程度の大きな径を有して形成される。したがって、コンタクトホールＣＬｘは、リプレース前の絶縁層ＮＬ，ＯＬの積層構造と、酸化シリコン層等の単体の柱状部ＨＲｘとを貫通させつつ形成される。

【0224】

この場合、絶縁層ＮＬ，ＯＬの積層構造を貫通させた部分と柱状部ＨＲｘを貫通させた部分とでは、エッチングレート及びコンタクトホールＣＬｘの加工形状に差が生じてしまう。柱状部ＨＲｘにボイドが生じていた場合には、これらのエッチングレート差および形状差は更に増大されうる。

【0225】

図２７（ｂ）に示すように、積層体のリプレース処理後、コンタクトホールＣＬｘの側壁に絶縁層５６ｘを形成し、更に導電層２６ｘを充填して、コンタクトＣＣｘが形成される。しかしながら、上述のように、コンタクトホールＣＬｘは異なる層構造を貫通させて形成される。このため、例えばホール底に柱状部ＨＲｘのエッチング残りが発生するなどして、コンタクトホールＣＬｘの底面に凹凸が生じたり、底面近傍のコンタクトホールＣＬｘの外形に凹凸が生じたりする場合がある。これにより、コンタクトホールＣＬｘ内に形成される絶縁層５６ｘ及び導電層２６ｘにも凹凸が生じてしまうことがある。

【0226】

絶縁層５６ｘに凹凸が生じた場合には、ワード線ＷＬ等との耐圧を維持するのに十分な層厚が得られない恐れがある。導電層２６ｘに凹凸が生じた場合には、コンタクトＣＣｘに電圧を印加した際に電界集中が発生する恐れがある。

【0227】

実施形態の半導体記憶装置１の製造方法によれば、コンタクトホールＣＬを、複数の柱状部ＨＲ間に形成する。このとき、複数の柱状部ＨＲのうち、対角線上に隣接する柱状部ＨＲ間の間隔よりも小さい径とすることで、コンタクトホールＣＬが、複数の柱状部ＨＲと重なることなく形成される。

【0228】

これにより、コンタクトホールＣＬを、専らリプレース前の絶縁層ＮＬ，ＯＬの積層構造を貫通させて形成することができる。したがって、上述の比較例とは異なり、コンタクトホールＣＬにエッチングレート差または加工形状差が生じるのを抑制することができる。

【0229】

実施形態の半導体記憶装置１の製造方法によれば、コンタクトホールＣＬの側壁に露出する複数の絶縁層ＮＬをコンタクトホールＣＬの側壁から後退させる。また、コンタクトホールＣＬの側壁を覆うとともに、複数の絶縁層ＮＬの後退により、積層方向にそれぞれ隣接する複数の絶縁層ＯＬの間に生じた空隙ＧＰｇに充填される絶縁層５６を形成する。

【0230】

これにより、柱状部ＨＲとの干渉を避けて小径に形成されたコンタクトホールＣＬを、後に積層体ＬＭのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの高さ位置となる部分で拡径し、ワード線ＷＬ等との間に充分な層厚を有する絶縁層５６を形成することができる。よって、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを貫通して積層体ＬＭ中を延びるコンタクトＣＣにおいて、これらのワード線ＷＬ等との間で充分な耐圧を得ることができる。

【0231】

また、例えば比較例のコンタクトホールＣＬｘと比べ、空隙ＧＰｇ部分を含めても、総じて径の小さいコンタクトホールＣＬを形成することができるので、コンタクトホールＣＬ内に埋め込む犠牲層２８及び導電層２６等の容積を小さくすることができる。これにより、半導体記憶装置１の反りを抑制することができる。また、これらの犠牲層２８及び導電層２６等の材料コストを削減することができる。上述の図１３～図１６に示したようにコンタクトホールＣＬを形成する際、コンタクトホールＣＬ内に流入するレジスト量も減少するので、レジスト材のコスト削減にもなる。

【0232】

実施形態の半導体記憶装置１の製造方法によれば、複数の絶縁層ＮＬを、複数の柱状部ＨＲの少なくともいずれかの側壁に到達するまで後退させる。これにより、コンタクトＣＣの絶縁層５６をより厚く形成することができ、コンタクトＣＣとワード線ＷＬ等との耐圧がよりいっそう向上する。また、コンタクトホールＣＬの拡径部分との接触を考慮することなく、複数の柱状部ＨＲを密に配置することができる。よって、これらの柱状部ＨＲによってリプレース中の積層体ＬＭｇを充分に支持することができる。

【0233】

以上のように、実施形態の半導体記憶装置１によれば、最終形状のコンタクトＣＣと柱状部ＨＲとが接触した状態であったとしても、これらの接触によるコンタクトＣＣの形成不良を抑制することができる。

【0234】

ところで、実施形態のコンタクトＣＣにおいて、導電層２６を覆う絶縁層５６と、この絶縁層５６の周囲を取り囲む積層体ＬＭの絶縁層ＯＬとの判別が困難な場合があることについて述べた。また、この場合であっても、鍔部５６ｇに相当する部分にボイド５６ｖが検出されれば、コンタクトＣＣが鍔部５６ｇを有することの証左となると説明した。

【0235】

ここで、コンタクトＣＣの鍔部５６ｇを判別可能なもう１つのポイントについて、比較例のコンタクトＣＣｘと対比させて以下に説明する。

【0236】

図２８は、実施形態および比較例にかかるコンタクトＣＣ，ＣＣｘのＸＹ断面図である。図２８は、実施形態および比較例のコンタクトＣＣ，ＣＣｘの少なくとも一部が、柱状部ＨＲ，ＨＲｘと重なる位置に形成された場合の例を示している。

【0237】

図２８（ｃ）に示すように、比較例のコンタクトＣＣｘの絶縁層５６ｘと周囲の絶縁層ＯＬとが混然一体となって、絶縁層５７ｘとして観測される場合、絶縁層ＯＬの高さ位置においては、絶縁層５６ｘが導電層２６ｘの周囲のどの範囲まで広がっているかを判別することは困難である。

【0238】

しかし、例えば上述のように、比較例のコンタクトＣＣｘが、複数の柱状部ＨＲｘの少なくとも一部と接触するよう形成されている場合には、柱状部ＨＲｘを構成する絶縁層５４ｘ及び絶縁層５４ｘを覆うエッチストッパ層ＲＳｘのうち、コンタクトＣＣｘの導電層２６ｘに面する側が欠損している様子が観測されうる。

【0239】

コンタクトＣＣｘの絶縁層５６ｘ、積層体ＬＭの絶縁層ＯＬ、及び柱状部ＨＲｘの絶縁層５４ｘは、いずれも酸化シリコン層等の同種の材料から形成されうるため、絶縁層ＯＬ中に配置される柱状部ＨＲｘもまた、絶縁層ＯＬ等との判別が困難である可能性も考えられる。しかし、柱状部ＨＲｘが絶縁層５４ｘの周囲に有するエッチストッパ層ＲＳｘが一部途切れていることから、柱状部ＨＲｘが欠損部分を有していることが判別可能である。

【0240】

図２８（ｄ）に示すように、ワード線ＷＬの高さ位置においては、絶縁層５７ｘとして観測されるコンタクトＣＣｘの絶縁層５６ｘが、柱状部ＨＲｘの一部を侵食していることをより明確に判別することができる。

【0241】

図２８（ａ）（ｂ）に示すように、実施形態のコンタクトＣＣにおいては、複数の柱状部ＨＲ間にコンタクトホールＣＬを形成した後、絶縁層ＮＬを後退させて形成される絶縁層５６の鍔部５６ｇにおいて一部の柱状部ＨＲとの接触が起こりうる。

【0242】

図２８（ａ）に示すように、絶縁層５６，ＯＬが混然一体となった絶縁層５７として観測される場合、絶縁層ＯＬの高さ位置においては、コンタクトＣＣの絶縁層５６が導電層２６の周囲のどの範囲まで広がっているかを判別することは困難である。

【0243】

しかし、実施形態においては、コンタクトＣＣの導電層２６と充分な距離ｄに近接する柱状部ＨＲであっても、上述の図２８（ｃ）のような欠損部分が観測されることはない。柱状部ＨＲが欠損部分を有さないことは、例えばエッチストッパ層ＲＳが途切れることなく柱状部ＨＲの絶縁層５４の周囲を取り囲んでいることで判別可能である。

【0244】

図２８（ｂ）に示すように、上述の図２８（ａ）の絶縁層ＯＬに積層方向で隣接するワード線ＷＬの高さ位置において、絶縁層５７として観測される絶縁層５６がコンタクトＣＣの周囲に広がる範囲に重なって、図２８（ａ）と同じ柱状部ＨＲが上記距離ｄと略等しい距離で導電層２６に近接して配置されていることが観測できれば、コンタクトＣＣが、絶縁層ＮＬを後退させて形成させた鍔部５６ｇを有することがより確定的となる。

【0245】

この場合、柱状部ＨＲと重なる部分において、コンタクトＣＣの周囲に広がる絶縁層５７に欠損が生じた形状が観測される。

【0246】

また、図２８（ａ）（ｂ）に示す絶縁層ＯＬ及びワード線ＷＬのいずれの高さ位置においても、導電層２６の周囲を取り囲む絶縁層５７と、柱状部ＨＲの絶縁層５４との間には、柱状部ＨＲのエッチストッパ層ＲＳが介在されることとなる。

【0247】

なお、上述の実施形態では、コンタクト領域ＥＲ等は、積層体ＬＭのＸ方向の端部に配置されることとした。しかし、積層体ＬＭにおけるコンタクト領域の配置位置はこれに限られない。コンタクト領域は、例えば積層体ＬＭの中央部に配置されていてもよく、この場合、例えば積層体ＬＭの端部にメモリ領域ＭＲを配置することができる。また、複数のコンタクトＣＣが、上述のコンタクト領域ＥＲのような特定の領域に一括して配置されるのではなく、例えばメモリ領域ＭＲ内に分散して配置されていてもよい。

【0248】

また、上述の実施形態では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。

【0249】

また、上述の実施形態では、柱状部ＨＲが絶縁層５４の単体であることとした。しかし、柱状部ＨＲが、例えばピラーＰＬと同じ層構造を有していてもよい。

【0250】

また、上述の実施形態では、絶縁層ＮＬ，ＯＬを２回に分けて積層し、積層体ＬＭａ，ＬＭｂを含む２Ｔｉｅｒ構造の積層体ＬＭを有することとした。しかし、積層体は１Ｔｉｅｒ構造を有していてもよく、あるいは、３Ｔｉｅｒ以上の構造を有していてもよい。Ｔｉｅｒ数を増やしていくことで、ワード線ＷＬの積層数を更に増加させることができる。

【0251】

また、上述の実施形態では、ピラーＰＬ及びコンタクトＣＣ等が形成された積層体ＬＭと、周辺回路ＣＢＡが形成された半導体基板ＳＢとが貼り合わされることによって、半導体記憶装置１が構成されることとした。しかし、半導体記憶装置は、半導体基板上に周辺回路を形成し、周辺回路の上方に、ソース線を介して積層体等の構成を形成することによって得られてもよい。あるいは、半導体記憶装置は、半導体基板上に周辺回路を形成し、同じ半導体基板上の周辺回路から外れた位置に積層体等の構成を形成することによって得られてもよい。

【0252】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0253】

１…半導体記憶装置、２６…導電層、５６…絶縁層、５６ｇ…鍔部、５６ｖ…ボイド、ＣＢＡ…周辺回路、ＣＣ…コンタクト、ＣＬ…コンタクトホール、ＥＲ…コンタクト領域、ＨＲ，ＨＲａ，ＨＲｂ…柱状部、ＬＭ，ＬＭａ，ＬＭｂ，ＬＭｇａ，ＬＭｇｂ，ＬＭｓａ，ＬＭｓｂ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ，ＰＬａ，ＰＬｂ…ピラー、ＰＴ…板状部、ＲＳ…エッチストッパ層、ＳＢ…半導体基板、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＨＥ…分離層、ＳＴ…スリット、ＳＴＤ，ＳＴＳ…選択ゲート、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】