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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132455
(43)【公開日】2024-10-01
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240920BHJP
H01L 29/06 20060101ALI20240920BHJP
H01L 29/12 20060101ALI20240920BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652Q
H01L29/78 652J
H01L29/78 652P
H01L29/78 653A
H01L29/78 652F
H01L29/78 652S
H01L29/78 652T
H01L29/78 657D
H01L29/06 301V
H01L29/06 301G
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023043221
(22)【出願日】2023-03-17
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】田中 克久
(72)【発明者】
【氏名】河野 洋志
(57)【要約】
【課題】寄生ダイオード動作時における破壊を抑制可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２導電形の第４半導体領域と、第２導電形の第５半導体領域と、第２導電形の第６半導体領域と、第２導電形の第７半導体領域と、第２導電形の第８半導体領域と、第２電極と、第３電極と、を備える。第４半導体領域は、第２半導体領域及びゲート電極の周りに設けられている。第４半導体領域、第５半導体領域、及び第６半導体領域は、互いに離れている。第４半導体領域、第７半導体領域、及び第８半導体領域は、互いに離れている。第３電極は、第８半導体領域の上に絶縁層を介して設けられている。第３電極は、第２電極から離れており、ゲート電極と電気的に接続されている。
【選択図】図２
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２導電形の第４半導体領域と、第２導電形の第５半導体領域と、第２導電形の第６半導体領域と、第２導電形の第７半導体領域と、第２導電形の第８半導体領域と、第２電極と、第３電極と、を備える。第４半導体領域は、第２半導体領域及びゲート電極の周りに設けられている。第４半導体領域、第５半導体領域、及び第６半導体領域は、互いに離れている。第４半導体領域、第７半導体領域、及び第８半導体領域は、互いに離れている。第３電極は、第８半導体領域の上に絶縁層を介して設けられている。第３電極は、第２電極から離れており、ゲート電極と電気的に接続されている。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域であって、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第１面に沿って前記第１部分の周りに設けられた第２部分と、を含む、前記第１半導体領域と、
前記第１部分の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
前記第１部分の上において、前記第１面に沿って前記第２半導体領域及び前記ゲート電極の周りに設けられ、下端が前記第２半導体領域の下端よりも深くに位置する第２導電形の第４半導体領域と、
前記第１面に沿って前記第４半導体領域の一部の周りに設けられ、前記第２部分の上に位置する第２導電形の第５半導体領域と、
前記第４半導体領域の前記一部と前記第５半導体領域との間に設けられ、前記第４半導体領域及び前記第５半導体領域から離れた第２導電形の第６半導体領域と、
前記第１面に沿って前記第４半導体領域の別の一部の周りに設けられ、前記第５半導体領域よりも上方に位置し、前記第５半導体領域から離れた第２導電形の第７半導体領域と、
前記第４半導体領域の前記別の一部と前記第７半導体領域との間に設けられ、前記第４半導体領域、前記第６半導体領域、及び前記第７半導体領域から離れた第２導電形の第８半導体領域と、
前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられた第２電極と、
前記第８半導体領域の上に絶縁層を介して設けられ、前記第２電極から離れ、前記ゲート電極と電気的に接続された第３電極と、
を備えた半導体装置。
前記第１電極の上に設けられた第１導電形の第１半導体領域であって、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第１面に沿って前記第１部分の周りに設けられた第２部分と、を含む、前記第１半導体領域と、
前記第１部分の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
前記第１部分の上において、前記第１面に沿って前記第２半導体領域及び前記ゲート電極の周りに設けられ、下端が前記第２半導体領域の下端よりも深くに位置する第２導電形の第４半導体領域と、
前記第１面に沿って前記第４半導体領域の一部の周りに設けられ、前記第２部分の上に位置する第２導電形の第５半導体領域と、
前記第４半導体領域の前記一部と前記第５半導体領域との間に設けられ、前記第４半導体領域及び前記第５半導体領域から離れた第２導電形の第６半導体領域と、
前記第１面に沿って前記第４半導体領域の別の一部の周りに設けられ、前記第５半導体領域よりも上方に位置し、前記第５半導体領域から離れた第２導電形の第７半導体領域と、
前記第４半導体領域の前記別の一部と前記第７半導体領域との間に設けられ、前記第４半導体領域、前記第６半導体領域、及び前記第７半導体領域から離れた第２導電形の第８半導体領域と、
前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられた第２電極と、
前記第８半導体領域の上に絶縁層を介して設けられ、前記第２電極から離れ、前記ゲート電極と電気的に接続された第３電極と、
を備えた半導体装置。
【請求項2】
前記第３電極は、
前記第２方向に延びる部分を含む配線部と、
前記第１方向及び前記第２方向に垂直な第３方向における長さが、前記第２方向に延びる前記部分よりも長いパッド部と、
を含み、
前記第８半導体領域は、前記パッド部及び前記配線部の下に位置する、請求項１に記載の半導体装置。
前記第２方向に延びる部分を含む配線部と、
前記第１方向及び前記第２方向に垂直な第３方向における長さが、前記第２方向に延びる前記部分よりも長いパッド部と、
を含み、
前記第８半導体領域は、前記パッド部及び前記配線部の下に位置する、請求項１に記載の半導体装置。
【請求項3】
前記第４半導体領域と前記第６半導体領域との間の距離、及び前記第５半導体領域と前記第６半導体領域との間の距離は、それぞれ、１μｍ以上５μｍ以下である、請求項１又は２に記載の半導体装置。
【請求項4】
前記第４半導体領域と前記第６半導体領域との間の距離は、前記第１半導体領域と前記第４半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第６半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、の和以下であり、
前記第５半導体領域と前記第６半導体領域との間の距離は、前記第１半導体領域と前記第５半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第６半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の前記距離と、の和以下である、請求項１又は２に記載の半導体装置。
前記第５半導体領域と前記第６半導体領域との間の距離は、前記第１半導体領域と前記第５半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第６半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の前記距離と、の和以下である、請求項１又は２に記載の半導体装置。
【請求項5】
前記第４半導体領域と前記第８半導体領域との間の距離、及び前記第７半導体領域と前記第８半導体領域との間の距離は、それぞれ、１μｍ以上５μｍ以下である、請求項１又は２に記載の半導体装置。
【請求項6】
前記第４半導体領域と前記第８半導体領域との間の距離は、前記第１半導体領域と前記第４半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第８半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、の和以下であり、
前記第７半導体領域と前記第８半導体領域との間の距離は、前記第１半導体領域と前記第７半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第８半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の前記距離と、の和以下である、請求項１又は２に記載の半導体装置。
前記第７半導体領域と前記第８半導体領域との間の距離は、前記第１半導体領域と前記第７半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第８半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の前記距離と、の和以下である、請求項１又は２に記載の半導体装置。
【請求項7】
前記第７半導体領域と前記第８半導体領域との間に設けられた第２導電形の第９半導体領域をさらに備え、
前記第９半導体領域は、前記第７半導体領域及び前記第８半導体領域から離れ、
前記第２電極の一部は、前記第９半導体領域の上に設けられた、請求項１又は２に記載の半導体装置。
前記第９半導体領域は、前記第７半導体領域及び前記第８半導体領域から離れ、
前記第２電極の一部は、前記第９半導体領域の上に設けられた、請求項１又は２に記載の半導体装置。
【請求項8】
前記第１乃至第８半導体領域は、炭化珪素を含む、請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。ＭＯＳＦＥＴは、寄生ダイオードを内蔵している。寄生ダイオードの動作について、半導体装置の破壊を抑制できる技術が求められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１１３６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、寄生ダイオード動作時における破壊を抑制可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２導電形の第４半導体領域と、第２導電形の第５半導体領域と、第２導電形の第６半導体領域と、第２導電形の第７半導体領域と、第２導電形の第８半導体領域と、第２電極と、第３電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第１半導体領域は、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第１面に沿って前記第１部分の周りに設けられた第２部分と、を含む。前記第２半導体領域は、前記第１部分の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記ゲート電極は、前記第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面する。前記第４半導体領域は、前記第１部分の上において、前記第１面に沿って前記第２半導体領域及び前記ゲート電極の周りに設けられている。前記第４半導体領域の下端は、前記第２半導体領域の下端よりも深くに位置する。前記第５半導体領域は、前記第１面に沿って前記第４半導体領域の一部の周りに設けられ、前記第２部分の上に位置する。前記第６半導体領域は、前記第４半導体領域の前記一部と前記第５半導体領域との間に設けられ、前記第４半導体領域及び前記第５半導体領域から離れている。前記第７半導体領域は、前記第１面に沿って前記第４半導体領域の別の一部の周りに設けられ、前記第５半導体領域よりも上方に位置する。前記第７半導体領域は、前記第５半導体領域から離れている。前記第８半導体領域は、前記第４半導体領域の前記別の一部と前記第７半導体領域との間に設けられている。前記第８半導体領域は、前記第４半導体領域、前記第６半導体領域、及び前記第７半導体領域から離れている。前記第２電極は、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられている。前記第３電極は、前記第８半導体領域の上に絶縁層を介して設けられている。前記第３電極は、前記第２電極から離れており、前記ゲート電極と電気的に接続されている。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ－はｎよりもｎ形の不純物濃度が相対的に低いことを示す。ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ－はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
以下の説明において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ－はｎよりもｎ形の不純物濃度が相対的に低いことを示す。ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ－はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0008】
図１は、実施形態に係る半導体装置を示す平面図である。図２は、図１のII－II断面図である。図３は、図１のIII－III断面図である。
実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１～図３に示すように、実施形態に係る半導体装置１００は、ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形半導体領域４、ｐ形リサーフ領域５、ｐ＋形緩和領域６、ｐ形リサーフ領域７、ｐ形緩和領域８、ｎ＋形ドレイン領域１０、ｐ＋形半導体領域１１、ｎ＋形チャネルストッパ領域１２、ゲート電極２０、絶縁層２５、第１電極３１、第２電極３２、及び第３電極３３を備える。
実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１～図３に示すように、実施形態に係る半導体装置１００は、ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形半導体領域４、ｐ形リサーフ領域５、ｐ＋形緩和領域６、ｐ形リサーフ領域７、ｐ形緩和領域８、ｎ＋形ドレイン領域１０、ｐ＋形半導体領域１１、ｎ＋形チャネルストッパ領域１２、ゲート電極２０、絶縁層２５、第１電極３１、第２電極３２、及び第３電極３３を備える。
【0009】
実施形態の説明では、ＸＹＺ直交座標系を用いる。第１電極３１からｎ－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。また、説明のために、第１電極３１からｎ－形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１電極３１とｎ－形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
【0010】
図１に示すように、第２電極３２及び第３電極３３は、半導体装置１００の上面に設けられている。第２電極３２と第３電極３３は、互いに離れている。半導体装置１００の上面の外周は、絶縁層２５によって覆われている。
【0011】
第３電極３３は、パッド部３３ａ及び配線部３３ｂを含む。図１では、パッド部３３ａ及び配線部３３ｂが、二点鎖線で示されている。パッド部３３ａには、外部の端子が接続される。配線部３３ｂは、第２電極３２の周囲又は第２電極３２の一部同士の間に設けられている。各配線部３３ｂは、Ｙ方向に延びる部分を含む。第２電極３２は、Ｘ方向において、配線部３３ｂ同士の間に位置する。パッド部３３ａのＸ方向における長さは、配線部３３ｂのＹ方向に延びる部分のＸ方向における長さよりも長い。
【0012】
【0013】
ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域１０の上に設けられている。ｎ－形ドリフト領域１のｎ形不純物濃度は、ｎ＋形ドレイン領域１０のｎ形不純物濃度よりも低い。ｎ－形ドリフト領域１は、第１部分１ａ及び第２部分１ｂを含む。第２部分１ｂは、Ｘ－Ｙ面（第１面）に沿って、第１部分１ａの周りに設けられている。第１部分１ａは、半導体装置１００の中央部に位置し、オン状態のときに主として電流が流れる領域である。第２部分１ｂは、半導体装置１００の外周部に位置し、半導体装置１００がオフ状態のときに空乏層が広がる領域である。
【0014】
ｐ形ベース領域２は、第１部分１ａの上に設けられている。ｎ＋形ソース領域３は、ｐ形ベース領域２の上に設けられている。ｐ形ベース領域２は、Ｙ方向においてｎ＋形ソース領域３と並ぶコンタクト部２ａを含む。図２及び図３では、コンタクト部２ａが、二点鎖線で示されている。コンタクト部２ａのｐ形不純物濃度は、ｐ形ベース領域２の他の部分のｐ形不純物濃度よりも高い。ゲート電極２０は、Ｙ方向において、ゲート絶縁層２１を介してｐ形ベース領域２と対面している。
【0015】
ｐ＋形半導体領域４は、第１部分１ａの上に設けられ、Ｘ－Ｙ面に沿って、ｐ形ベース領域２、ｎ＋形ソース領域３、及びゲート電極２０の周りに位置する。ｐ＋形半導体領域４の下端は、ｐ形ベース領域２の下端及びゲート電極２０の下端よりも下方に位置する。ｐ＋形半導体領域４の上部には、コンタクト部４ａが設けられている。図２及び図３では、コンタクト部４ａが、二点鎖線で示されている。コンタクト部４ａのｐ形不純物濃度は、ｐ＋形半導体領域４の他の部分のｐ形不純物濃度よりも高い。
【0016】
ｐ形リサーフ領域５は、Ｘ－Ｙ面に沿ってｐ＋形半導体領域４の下部の周りに設けられ、第２部分１ｂの上に位置している。ｐ形リサーフ領域５は、ｐ＋形半導体領域４から離れている。ｐ＋形緩和領域６は、ｐ＋形半導体領域４とｐ形リサーフ領域５との間に設けられ、ｐ＋形半導体領域４及びｐ形リサーフ領域５から離れている。
【0017】
ｐ＋形緩和領域６のｐ形不純物濃度は、ｐ形リサーフ領域５のｐ形不純物濃度よりも高い。ｐ形リサーフ領域５は、半導体装置１００の中央から外周に向かう方向において、ｐ形不純物濃度の勾配を有していても良い。ｐ＋形緩和領域６のｐ形不純物濃度は、ｐ＋形半導体領域４の下部のｐ形不純物濃度と同じでも良いし、それよりも低くても良い。
【0018】
ｐ形リサーフ領域７は、Ｘ－Ｙ面に沿ってｐ＋形半導体領域４の上部（コンタクト部４ａ）の周りに設けられ、ｐ＋形半導体領域４から離れている。ｐ形緩和領域８は、ｐ＋形半導体領域４とｐ形リサーフ領域７との間に設けられ、ｐ＋形半導体領域４及びｐ形リサーフ領域７から離れている。また、ｐ形リサーフ領域７及びｐ形緩和領域８は、ｐ形リサーフ領域５及びｐ＋形緩和領域６よりも上方に位置し、ｐ形リサーフ領域５及びｐ＋形緩和領域６から離れている。ｐ＋形半導体領域４、ｐ形リサーフ領域５、ｐ＋形緩和領域６、ｐ形リサーフ領域７、及びｐ形緩和領域８のそれぞれの間には、ｎ－形ドリフト領域１の一部が存在する。
【0019】
ｐ形リサーフ領域７は、半導体装置１００の中央から外周に向かう方向において、ｐ形不純物濃度の勾配を有していても良い。ｐ形緩和領域８のｐ形不純物濃度は、ｐ形リサーフ領域７の内周側のｐ形不純物濃度と同じでも良いし、それよりも高くても良い。ｐ形緩和領域８のｐ形不純物濃度は、ｐ＋形半導体領域４のｐ形不純物濃度よりも低い。
【0020】
ｐ＋形半導体領域１１は、Ｚ方向において、第１部分１ａとゲート電極２０との間に設けられている。ｎ＋形チャネルストッパ領域１２は、Ｘ－Ｙ面に沿って、ｐ形リサーフ領域７の周囲に設けられている。ｎ＋形チャネルストッパ領域１２は、ｐ形リサーフ領域７から離れ、半導体装置１００の外周に沿って位置する。ｎ＋形チャネルストッパ領域１２のｎ形不純物濃度は、ｎ－形ドリフト領域１のｎ形不純物濃度よりも高い。
【0021】
第２電極３２は、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形半導体領域４、及びゲート電極２０の上に設けられている。第２電極３２は、コンタクト部２ａ、ｎ＋形ソース領域３、及びコンタクト部４ａと接しており、ｐ形ベース領域２、ｎ＋形ソース領域３、及びｐ＋形半導体領域４と電気的に接続されている。ゲート電極２０と第２電極３２との間には絶縁層２５が位置し、ゲート電極２０と第２電極３２は、互いに電気的に分離されている。
【0022】
第３電極３３のパッド部３３ａ及び配線部３３ｂは、ｐ形緩和領域８の上に、絶縁層２５を介して設けられている。図示したように、パッド部３３ａ及び配線部３３ｂのそれぞれは、半導体層３３ｓ及び金属層３３ｍを含んでも良い。金属層３３ｍは、半導体層３３ｓの上に設けられている。
【0023】
図４は、実施形態に係る半導体装置を示す平面図である。図４は、図２及び図３のIV－IV断面図に相当する。なお、図４では、ｎ＋形ソース領域３及びゲート絶縁層２１が省略されている。
図２及び図４に示すように、ｐ形ベース領域２、ｎ＋形ソース領域３、ゲート電極２０のそれぞれは、第１部分１ａの上において、Ｙ方向に複数設けられている。各ｐ形ベース領域２、各ｎ＋形ソース領域３、及び各ゲート電極２０は、Ｘ方向に延びている。各ゲート電極２０のＸ方向における端部は、配線部３３ｂの半導体層３３ｓと繋がっている。これにより、第３電極３３は、複数のゲート電極２０は電気的に接続されている。
図２及び図４に示すように、ｐ形ベース領域２、ｎ＋形ソース領域３、ゲート電極２０のそれぞれは、第１部分１ａの上において、Ｙ方向に複数設けられている。各ｐ形ベース領域２、各ｎ＋形ソース領域３、及び各ゲート電極２０は、Ｘ方向に延びている。各ゲート電極２０のＸ方向における端部は、配線部３３ｂの半導体層３３ｓと繋がっている。これにより、第３電極３３は、複数のゲート電極２０は電気的に接続されている。
【0024】
図１と図４の対比から分かるように、複数のｐ形ベース領域２は、第２電極３２の下に位置する。ｐ＋形半導体領域４は、第２電極３２の外周部分の下に位置する。ｐ形緩和領域８は、第３電極３３のパッド部３３ａ及び配線部３３ｂの下に位置する。ｐ形リサーフ領域７は、ｐ＋形半導体領域４及びｐ形緩和領域８の周囲に位置する。
【0025】
半導体装置１００の動作を説明する。
第２電極３２に対して第１電極３１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、第２電極３２からチャネルを通ってｎ－形ドリフト領域１へ流れ、第１電極３１に向けて移動する。これにより、半導体装置１００に電流が流れる。ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。
第２電極３２に対して第１電極３１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、第２電極３２からチャネルを通ってｎ－形ドリフト領域１へ流れ、第１電極３１に向けて移動する。これにより、半導体装置１００に電流が流れる。ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。
【0026】
半導体装置１００がオフ状態に切り替わると、ｎ－形ドリフト領域１とｐ形ベース領域２との間、ｎ－形ドリフト領域１とｐ＋形半導体領域４との間などのｐｎから、空乏層が広がる。空乏層は、ｐｎ接合からＺ方向に広がるとともに、半導体装置１００の外周に向けても広がる。このとき、ｐ＋形半導体領域４の下端の角部では、電界強度が高くなり易い。ｐ＋形緩和領域６をｐ＋形半導体領域４の周りに設けることで、当該角部近傍における電界強度を緩和できる。また、ｐ形リサーフ領域５をｐ＋形緩和領域６の周りに設けることで、ｐ＋形緩和領域６下端の角部近傍の電界強度を緩和できる。局所的な電界強度の増大を抑制することで、半導体装置１００の耐圧を向上させることができる。
【0027】
ｐ形緩和領域８は、半導体領域と第３電極３３との間の電界強度を緩和するために設けられる。ｐ形緩和領域８が設けられていないと、第３電極３３は、絶縁層２５を介してｎ－形ドリフト領域１と直接的に対面する。この場合、ｎ－形ドリフト領域１と第３電極３３との間の電位差により、絶縁層２５が破壊されうる。ｐ形緩和領域８を設けることで、絶縁層２５の絶縁破壊を抑制できる。また、ｐ形リサーフ領域７が設けられることで、ｐ形緩和領域８下端の角部近傍の電界強度を緩和できる。これにより、半導体装置１００の耐圧を向上させることができる。
【0028】
また、半導体装置１００は、ｎ－形ドリフト領域１のｎ形半導体領域と、ｐ形ベース領域２及びｐ＋形半導体領域４などのｐ形半導体領域と、からなる寄生ダイオードを含む。例えば、複数の半導体装置１００によって、ブリッジ回路が構成される。１つの半導体装置１００がオン状態からオフ状態に切り替わると、ブリッジ回路のインダクタンス成分により、別の半導体装置１００の第２電極３２に電圧が加わる。これにより、当該別の半導体装置１００において、寄生ダイオードが動作し、別の半導体装置１００に電流が流れる。
【0029】
各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形半導体領域４、ｐ形リサーフ領域５、ｐ＋形緩和領域６、ｐ形リサーフ領域７、ｐ形緩和領域８、ｎ＋形ドレイン領域１０、ｐ＋形半導体領域１１、ｎ＋形チャネルストッパ領域１２は、半導体材料として、炭化シリコンを含む。半導体材料として、シリコン、窒化ガリウム、又はガリウムヒ素が用いられても良い。ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形半導体領域４、ｐ形リサーフ領域５、ｐ＋形緩和領域６、ｐ形リサーフ領域７、ｐ形緩和領域８、ｎ＋形ドレイン領域１０、ｐ＋形半導体領域１１、ｎ＋形チャネルストッパ領域１２は、半導体材料として、炭化シリコンを含む。半導体材料として、シリコン、窒化ガリウム、又はガリウムヒ素が用いられても良い。ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
【0030】
ゲート電極２０及び半導体層３３ｓは、ポリシリコンなどの導電材料を含む。ポリシリコンには、ｎ形不純物又はｐ形不純物が添加されても良い。ゲート絶縁層２１及び絶縁層２５は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの絶縁材料を含む。第１電極３１、第２電極３２、及び金属層３３ｍは、チタン、アルミニウムなどの金属を含む。
【0031】
図５は、参考例に係る半導体装置の一部を示す断面図である。
図５に示す半導体装置１００ｒでは、半導体装置１００と比べると、ｐ形リサーフ領域５、ｐ＋形緩和領域６、ｐ形リサーフ領域７、及びｐ形緩和領域８に代えて、ｐ形リサーフ領域５ｒ、ｐ＋形緩和領域６ｒ、ｐ形リサーフ領域７ｒ、及びｐ形緩和領域８ｒが設けられている。ｐ＋形半導体領域４、ｐ形リサーフ領域５ｒ、及びｐ＋形緩和領域６ｒは、互いに繋がっている。また、ｐ＋形半導体領域４、ｐ形リサーフ領域７ｒ、及びｐ形緩和領域８ｒは、互いに繋がっている。このため、半導体装置１００ｒでは、ｐ＋形半導体領域４、ｐ形リサーフ領域５ｒ、ｐ＋形緩和領域６ｒ、ｐ形リサーフ領域７ｒ、ｐ形緩和領域８ｒのそれぞれの電位は、実質的に同じとなる。ｐ形リサーフ領域５ｒ、ｐ＋形緩和領域６ｒ、ｐ形リサーフ領域７ｒ、及びｐ形緩和領域８ｒを設けることで、半導体装置１００ｒの耐圧を向上させることができる。
図５に示す半導体装置１００ｒでは、半導体装置１００と比べると、ｐ形リサーフ領域５、ｐ＋形緩和領域６、ｐ形リサーフ領域７、及びｐ形緩和領域８に代えて、ｐ形リサーフ領域５ｒ、ｐ＋形緩和領域６ｒ、ｐ形リサーフ領域７ｒ、及びｐ形緩和領域８ｒが設けられている。ｐ＋形半導体領域４、ｐ形リサーフ領域５ｒ、及びｐ＋形緩和領域６ｒは、互いに繋がっている。また、ｐ＋形半導体領域４、ｐ形リサーフ領域７ｒ、及びｐ形緩和領域８ｒは、互いに繋がっている。このため、半導体装置１００ｒでは、ｐ＋形半導体領域４、ｐ形リサーフ領域５ｒ、ｐ＋形緩和領域６ｒ、ｐ形リサーフ領域７ｒ、ｐ形緩和領域８ｒのそれぞれの電位は、実質的に同じとなる。ｐ形リサーフ領域５ｒ、ｐ＋形緩和領域６ｒ、ｐ形リサーフ領域７ｒ、及びｐ形緩和領域８ｒを設けることで、半導体装置１００ｒの耐圧を向上させることができる。
【0032】
実施形態の利点を説明する。
半導体装置１００ｒでは、ｐ形ベース領域２、ｐ＋形半導体領域４、ｐ形リサーフ領域５ｒ、ｐ＋形緩和領域６ｒ、ｐ形リサーフ領域７ｒ、及びｐ形緩和領域８ｒが、寄生ダイオードのアノードとして機能する。アノードの領域の面積が広いため、寄生ダイオードが動作した際、広い範囲で電流が流れる。特に、ｐ形リサーフ領域５ｒ及びｐ＋形緩和領域６ｒは、ｐ形リサーフ領域７ｒ及びｐ形緩和領域８ｒよりも深い位置にあり、より第１電極３１に近い。また、ｐ形リサーフ領域５ｒのＸ－Ｙ面における面積は、ｐ＋形半導体領域４のＸ－Ｙ面における面積よりも大きい。寄生ダイオードの動作時、ｐ形リサーフ領域５ｒに特に大きな電流が流れる。ｐ形リサーフ領域５ｒ及びｐ＋形緩和領域６ｒに流れた電流は、ｐ＋形半導体領域４を通り、第２電極３２へ流れる。このとき、経路の一部に電流が集中し、半導体装置１００ｒが破壊される可能性がある。
半導体装置１００ｒでは、ｐ形ベース領域２、ｐ＋形半導体領域４、ｐ形リサーフ領域５ｒ、ｐ＋形緩和領域６ｒ、ｐ形リサーフ領域７ｒ、及びｐ形緩和領域８ｒが、寄生ダイオードのアノードとして機能する。アノードの領域の面積が広いため、寄生ダイオードが動作した際、広い範囲で電流が流れる。特に、ｐ形リサーフ領域５ｒ及びｐ＋形緩和領域６ｒは、ｐ形リサーフ領域７ｒ及びｐ形緩和領域８ｒよりも深い位置にあり、より第１電極３１に近い。また、ｐ形リサーフ領域５ｒのＸ－Ｙ面における面積は、ｐ＋形半導体領域４のＸ－Ｙ面における面積よりも大きい。寄生ダイオードの動作時、ｐ形リサーフ領域５ｒに特に大きな電流が流れる。ｐ形リサーフ領域５ｒ及びｐ＋形緩和領域６ｒに流れた電流は、ｐ＋形半導体領域４を通り、第２電極３２へ流れる。このとき、経路の一部に電流が集中し、半導体装置１００ｒが破壊される可能性がある。
【0033】
実施形態に係る半導体装置１００では、ｐ＋形半導体領域４、ｐ形リサーフ領域５、及びｐ＋形緩和領域６が、互いに離れている。半導体装置１００の寄生ダイオードの動作時、ｐ形リサーフ領域５及びｐ＋形緩和領域６をアノードとして含む寄生ダイオードは、ｐ＋形半導体領域４をアノードとして含む寄生ダイオードよりも遅れて動作する。例えば、半導体装置１００の通常の使用態様においては、ｐ形リサーフ領域５及びｐ＋形緩和領域６を含む寄生ダイオードが動作せず、ｐ形リサーフ領域５及びｐ＋形緩和領域６には電流が流れない。このため、ｐ形リサーフ領域５及びｐ＋形緩和領域６からｐ＋形半導体領域４へ、大きな電流が流れることを抑制できる。
【0034】
一方で、ｐ形リサーフ領域５及びｐ＋形緩和領域６がアノードとして機能せず、ｐ形リサーフ領域７及びｐ形緩和領域８がｐ＋形半導体領域４と繋がっている場合、ｐ形リサーフ領域７及びｐ形緩和領域８に大きな電流が流れる。この結果、ｐ形リサーフ領域７及びｐ形緩和領域８から第２電極３２への経路において電流が集中し、半導体装置１００が破壊される可能性がある。このため、半導体装置１００では、ｐ＋形半導体領域４、ｐ形リサーフ領域７、及びｐ形緩和領域８も、互いに離れている。すなわち、ｐ形リサーフ領域７及びｐ形緩和領域８をアノードとして含む寄生ダイオードも、ｐ＋形半導体領域４をアノードとして含む寄生ダイオードよりも遅れて動作する。半導体装置１００の通常の使用態様においては、ｐ形リサーフ領域７及びｐ形緩和領域８を含む寄生ダイオードが動作しない。これにより、ｐ形リサーフ領域７及びｐ形緩和領域８からｐ＋形半導体領域４へ、大きな電流が流れることを抑制できる。
【0035】
また、ｐ＋形半導体領域４、ｐ形リサーフ領域５、及びｐ＋形緩和領域６が互いに離れている場合でも、これらの半導体領域を互いに近接させることで、ｐ形リサーフ領域５の電位及びｐ＋形緩和領域６の電位の変動を抑制できる。ｐ形リサーフ領域５の電位及びｐ＋形緩和領域６の電位が、浮遊状態となり難い。ｐ＋形緩和領域６により、ｐ＋形半導体領域４の下端近傍における電界強度を緩和できる。また、ｐ形リサーフ領域５により、ｐ＋形緩和領域６の下端近傍における電界強度を緩和できる。この結果、半導体装置１００の耐圧の低下を抑制できる。
【0036】
同様に、ｐ＋形半導体領域４、ｐ形リサーフ領域７、及びｐ形緩和領域８を互いに近接させることで、ｐ形リサーフ領域７の電位及びｐ形緩和領域８の電位の変動を抑制できる。これにより、ｐ形緩和領域８により、絶縁層２５における電界強度を緩和できる。また、ｐ形リサーフ領域７により、ｐ形緩和領域８の下端近傍における電界強度を緩和できる。この結果、半導体装置１００の耐圧の低下を抑制できる。
【0037】
実施形態によれば、半導体装置１００の耐圧の低下を抑制しつつ、寄生ダイオードの動作時における半導体装置１００の破壊を抑制できる。
【0038】
半導体装置１００の耐圧の低下をさらに抑制するために、ｐ＋形半導体領域４とｐ＋形緩和領域６との間の距離Ｄ１、ｐ＋形緩和領域６とｐ形リサーフ領域５との間の距離Ｄ２、ｐ＋形半導体領域４とｐ形緩和領域８との間の距離Ｄ３、及びｐ形緩和領域８とｐ形リサーフ領域７との間の距離Ｄ４は、１μｍ以上５μｍ以下であることが好ましい。距離Ｄ１～Ｄ４は、図２に示されている。
【0039】
距離Ｄ１が１μｍ以上５μｍ以下であると、ｐ＋形半導体領域４とｐ＋形緩和領域６との間のｎ－形ドリフト領域１の領域を、空乏化できる。空乏層を介して、ｐ＋形緩和領域６がｐ＋形半導体領域４と電気的に接続される。これにより、ｐ＋形緩和領域６の電位の変動を抑制でき、ｐ＋形緩和領域６の電位をより安定させることができる。同様に、距離Ｄ２～Ｄ４のそれぞれが１μｍ以上５μｍ以下であると、ｐ＋形緩和領域６、ｐ形リサーフ領域７、及びｐ形緩和領域８の電位をより安定させることができる。
【0040】
他の観点からは、距離Ｄ１が、ｎ－形ドリフト領域１とｐ＋形半導体領域４とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、ｎ－形ドリフト領域１とｐ＋形緩和領域６とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、の和と同じか、それよりも短いことが好ましい。距離Ｄ１が当該和以下である場合、ｐ＋形半導体領域４とｐ＋形緩和領域６との間のｎ－形ドリフト領域１の領域が空乏化する。空乏層を介して、ｐ＋形緩和領域６がｐ＋形半導体領域４と電気的に接続される。これにより、ｐ＋形緩和領域６の電位の変動を抑制でき、ｐ＋形緩和領域６の電位をより安定させることができる。
【0041】
同様に、距離Ｄ２は、ｎ－形ドリフト領域１とｐ＋形緩和領域６とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、ｎ－形ドリフト領域１とｐ形リサーフ領域５とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、の和と同じか、それよりも短いことが好ましい。距離Ｄ３は、ｎ－形ドリフト領域１とｐ＋形半導体領域４とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、ｎ－形ドリフト領域１とｐ形緩和領域８とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、の和と同じか、それよりも短いことが好ましい。距離Ｄ４は、ｎ－形ドリフト領域１とｐ形緩和領域８とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、ｎ－形ドリフト領域１とｐ形リサーフ領域７とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、の和と同じか、それよりも短いことが好ましい。
【0042】
本発明の実施形態は、特に、各半導体領域が炭化珪素を含む、いわゆるＳｉＣデバイスに好適である。ＳｉＣデバイスでは、より大きな電流を流すことができ、また、耐圧をより高めることができる。オン状態で半導体装置に大電流が流れる場合、寄生ダイオードの動作時に流れる電流も大きくなる傾向にある。このため、寄生ダイオードの動作時に、より半導体装置が破壊され易くなる。実施形態によれば、オン状態で半導体装置１００に大電流が流される場合でも、寄生ダイオードの動作時に半導体装置１００を流れる電流を低減できる。
【0043】
（第１変形例）
図６は、実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
図６に示す半導体装置１１０では、ｐ形リサーフ領域５に代えて、ｐ形ガードリング領域５ａが設けられている。また、ｐ形リサーフ領域７に代えて、ｐ形ガードリング領域７ａが設けられている。
図６は、実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
図６に示す半導体装置１１０では、ｐ形リサーフ領域５に代えて、ｐ形ガードリング領域５ａが設けられている。また、ｐ形リサーフ領域７に代えて、ｐ形ガードリング領域７ａが設けられている。
【0044】
ｐ形ガードリング領域５ａは、Ｘ－Ｙ面に沿ってｐ＋形緩和領域６の周りに設けられている。また、第１部分１ａから第２部分１ｂに向かう方向において、複数のｐ形ガードリング領域５ａが設けられている。複数のｐ形ガードリング領域５ａは、ｐ＋形緩和領域６から離れており、且つ互いに離れている。
【0045】
ｐ形ガードリング領域７ａは、Ｘ－Ｙ面に沿ってｐ形緩和領域８の周りに設けられている。また、第１部分１ａから第２部分１ｂに向かう方向において、複数のｐ形ガードリング領域７ａが設けられている。複数のｐ形ガードリング領域７ａは、ｐ形緩和領域８及びｎ＋形チャネルストッパ領域１２から離れており、且つ互いに離れている。
【0046】
複数のｐ形ガードリング領域５ａを設けることで、ｐ＋形緩和領域６下端の角部近傍の電界強度を緩和できる。また、複数のｐ形ガードリング領域７ａを設けることで、ｐ形緩和領域８下端の角部近傍の電界強度を緩和できる。第１変形例によれば、上述した実施形態と同様に、半導体装置１１０の耐圧の低下を抑制しつつ、寄生ダイオードの動作時における半導体装置１１０の破壊を抑制できる。
【0047】
（第２変形例）
図７及び図８は、実施形態の第２変形例に係る半導体装置を示す平面図である。図９は、図７及び図８のIX－IX断面図である。図７では、第３電極３３の配線部３３ｂが破線で示されている。図８では、ｎ＋形ソース領域３及びゲート絶縁層２１が省略されている。図８は、図９のVIII－VIII断面図に相当する。
第２変形例に係る半導体装置１２０では、図７に示すように、第３電極３３の配線部３３ｂが、第２電極３２の下に設けられている。図９に示すように、配線部３３ｂは、半導体層３３ｓのみから構成され、金属層３３ｍを含んでいない。
図７及び図８は、実施形態の第２変形例に係る半導体装置を示す平面図である。図９は、図７及び図８のIX－IX断面図である。図７では、第３電極３３の配線部３３ｂが破線で示されている。図８では、ｎ＋形ソース領域３及びゲート絶縁層２１が省略されている。図８は、図９のVIII－VIII断面図に相当する。
第２変形例に係る半導体装置１２０では、図７に示すように、第３電極３３の配線部３３ｂが、第２電極３２の下に設けられている。図９に示すように、配線部３３ｂは、半導体層３３ｓのみから構成され、金属層３３ｍを含んでいない。
【0048】
また、図８及び図９に示すように、半導体装置１２０は、半導体装置１００と比べて、ｐ＋形半導体領域９をさらに含む。ｐ＋形半導体領域９は、ｐ形リサーフ領域７とｐ形緩和領域８との間に設けられ、ｐ形リサーフ領域７及びｐ形緩和領域８から離れている。
【0049】
ｐ＋形半導体領域９のｐ形不純物濃度は、ｐ形リサーフ領域７及びｐ形緩和領域８のそれぞれのｐ形不純物濃度よりも高い。ｐ＋形半導体領域９の上部には、コンタクト部９ａが設けられている。コンタクト部９ａは、二点鎖線で示されている。コンタクト部９ａのｐ形不純物濃度は、ｐ＋形半導体領域９の他の部分のｐ形不純物濃度よりも高い。
【0050】
第２電極３２の一部は、ｐ＋形半導体領域９の上に設けられる。第２電極３２は、コンタクト部９ａと接しており、ｐ＋形半導体領域９と電気的に接続されている。
【0051】
半導体装置１２０における寄生ダイオードの動作時、ｐ形ベース領域２、ｐ＋形半導体領域４、及びｐ＋形半導体領域９がアノードとして機能する。ｐ＋形半導体領域９は、ｐ形リサーフ領域７及びｐ形緩和領域８から離れている。このため、第２変形例に係る半導体装置１２０によれば、半導体装置１００と同様に、ｐ形リサーフ領域７及びｐ形緩和領域８から第２電極３２へ、大電流が流れることを抑制できる。
【0052】
さらに、半導体装置１２０によれば、ｐ形緩和領域８が、ｐ＋形半導体領域４とｐ＋形半導体領域９との間に位置する。半導体装置１００に比べて、ｐ形緩和領域８の電位をより安定させることができる。このため、絶縁層２５の絶縁破壊をさらに抑制できる。
【0053】
ｐ形緩和領域８とｐ＋形半導体領域９との間の距離Ｄ５、及びｐ＋形半導体領域９とｐ形リサーフ領域７との間の距離Ｄ６は、１μｍ以上５μｍ以下であることが好ましい。距離Ｄ５及びＤ６は、図９に示されている。距離Ｄ５及びＤ６のそれぞれが１μｍ以上５μｍ以下であると、ｐ形リサーフ領域７及びｐ形緩和領域８の電位をより安定させることができる。
【0054】
他の観点からは、距離Ｄ５が、ｎ－形ドリフト領域１とｐ形緩和領域８とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、ｎ－形ドリフト領域１とｐ＋形半導体領域９とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、の和と同じか、それよりも短いことが好ましい。距離Ｄ６は、ｎ－形ドリフト領域１とｐ＋形半導体領域９とのｐｎ接合の内蔵電位によって広がる空乏層の距離と、ｎ－形ドリフト領域１とｐ形リサーフ領域７との間の内蔵電位によって広がる空乏層の距離と、の和と同じか、それよりも短いことが好ましい。これらの距離の関係によれば、ｐ形リサーフ領域７及びｐ形緩和領域８の電位を、より安定させることができる。
【0055】
本発明の実施形態は、以下の構成を含む。
（構成１）
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域であって、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第１面に沿って前記第１部分の周りに設けられた第２部分と、を含む、前記第１半導体領域と、
前記第１部分の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
前記第１部分の上において、前記第１面に沿って前記第２半導体領域及び前記ゲート電極の周りに設けられ、下端が前記第２半導体領域の下端よりも深くに位置する第２導電形の第４半導体領域と、
前記第１面に沿って前記第４半導体領域の一部の周りに設けられ、前記第２部分の上に位置する第２導電形の第５半導体領域と、
前記第４半導体領域の前記一部と前記第５半導体領域との間に設けられ、前記第４半導体領域及び前記第５半導体領域から離れた第２導電形の第６半導体領域と、
前記第１面に沿って前記第４半導体領域の別の一部の周りに設けられ、前記第５半導体領域よりも上方に位置し、前記第５半導体領域から離れた第２導電形の第７半導体領域と、
前記第４半導体領域の前記別の一部と前記第７半導体領域との間に設けられ、前記第４半導体領域、前記第６半導体領域、及び前記第７半導体領域から離れた第２導電形の第８半導体領域と、
前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられた第２電極と、
前記第８半導体領域の上に絶縁層を介して設けられ、前記第２電極から離れ、前記ゲート電極と電気的に接続された第３電極と、
を備えた半導体装置。
（構成２）
前記第３電極は、
前記第２方向に延びる部分を含む配線部と、
前記第１方向及び前記第２方向に垂直な第３方向における長さが、前記第２方向に延びる前記部分よりも長いパッド部と、
を含み、
前記第８半導体領域は、前記パッド部及び前記配線部の下に位置する、構成１に記載の半導体装置。
（構成３）
前記第４半導体領域と前記第６半導体領域との間の距離、及び前記第５半導体領域と前記第６半導体領域との間の距離は、それぞれ、１μｍ以上５μｍ以下である、構成１又は２に記載の半導体装置。
（構成４）
前記第４半導体領域と前記第６半導体領域との間の距離は、前記第１半導体領域と前記第４半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第６半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、の和以下であり、
前記第５半導体領域と前記第６半導体領域との間の距離は、前記第１半導体領域と前記第５半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第６半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の前記距離と、の和以下である、構成１又は２に記載の半導体装置。
（構成５）
前記第４半導体領域と前記第８半導体領域との間の距離、及び前記第７半導体領域と前記第８半導体領域との間の距離は、それぞれ、１μｍ以上５μｍ以下である、構成１～４のいずれか１つに記載の半導体装置。
（構成６）
前記第４半導体領域と前記第８半導体領域との間の距離は、前記第１半導体領域と前記第４半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第８半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、の和以下であり、
前記第７半導体領域と前記第８半導体領域との間の距離は、前記第１半導体領域と前記第７半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第８半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の前記距離と、の和以下である、構成１～４のいずれか１つに記載の半導体装置。
（構成７）
前記第７半導体領域と前記第８半導体領域との間に設けられた第２導電形の第９半導体領域をさらに備え、
前記第９半導体領域は、前記第７半導体領域及び前記第８半導体領域から離れ、
前記第２電極の一部は、前記第９半導体領域の上に設けられた、構成１～６のいずれか１つに記載の半導体装置。
（構成８）
前記第１乃至第８半導体領域は、炭化珪素を含む、構成１～７のいずれか１つに記載の半導体装置。
（構成１）
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域であって、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第１面に沿って前記第１部分の周りに設けられた第２部分と、を含む、前記第１半導体領域と、
前記第１部分の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
前記第１部分の上において、前記第１面に沿って前記第２半導体領域及び前記ゲート電極の周りに設けられ、下端が前記第２半導体領域の下端よりも深くに位置する第２導電形の第４半導体領域と、
前記第１面に沿って前記第４半導体領域の一部の周りに設けられ、前記第２部分の上に位置する第２導電形の第５半導体領域と、
前記第４半導体領域の前記一部と前記第５半導体領域との間に設けられ、前記第４半導体領域及び前記第５半導体領域から離れた第２導電形の第６半導体領域と、
前記第１面に沿って前記第４半導体領域の別の一部の周りに設けられ、前記第５半導体領域よりも上方に位置し、前記第５半導体領域から離れた第２導電形の第７半導体領域と、
前記第４半導体領域の前記別の一部と前記第７半導体領域との間に設けられ、前記第４半導体領域、前記第６半導体領域、及び前記第７半導体領域から離れた第２導電形の第８半導体領域と、
前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられた第２電極と、
前記第８半導体領域の上に絶縁層を介して設けられ、前記第２電極から離れ、前記ゲート電極と電気的に接続された第３電極と、
を備えた半導体装置。
（構成２）
前記第３電極は、
前記第２方向に延びる部分を含む配線部と、
前記第１方向及び前記第２方向に垂直な第３方向における長さが、前記第２方向に延びる前記部分よりも長いパッド部と、
を含み、
前記第８半導体領域は、前記パッド部及び前記配線部の下に位置する、構成１に記載の半導体装置。
（構成３）
前記第４半導体領域と前記第６半導体領域との間の距離、及び前記第５半導体領域と前記第６半導体領域との間の距離は、それぞれ、１μｍ以上５μｍ以下である、構成１又は２に記載の半導体装置。
（構成４）
前記第４半導体領域と前記第６半導体領域との間の距離は、前記第１半導体領域と前記第４半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第６半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、の和以下であり、
前記第５半導体領域と前記第６半導体領域との間の距離は、前記第１半導体領域と前記第５半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第６半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の前記距離と、の和以下である、構成１又は２に記載の半導体装置。
（構成５）
前記第４半導体領域と前記第８半導体領域との間の距離、及び前記第７半導体領域と前記第８半導体領域との間の距離は、それぞれ、１μｍ以上５μｍ以下である、構成１～４のいずれか１つに記載の半導体装置。
（構成６）
前記第４半導体領域と前記第８半導体領域との間の距離は、前記第１半導体領域と前記第４半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第８半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、の和以下であり、
前記第７半導体領域と前記第８半導体領域との間の距離は、前記第１半導体領域と前記第７半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第８半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の前記距離と、の和以下である、構成１～４のいずれか１つに記載の半導体装置。
（構成７）
前記第７半導体領域と前記第８半導体領域との間に設けられた第２導電形の第９半導体領域をさらに備え、
前記第９半導体領域は、前記第７半導体領域及び前記第８半導体領域から離れ、
前記第２電極の一部は、前記第９半導体領域の上に設けられた、構成１～６のいずれか１つに記載の半導体装置。
（構成８）
前記第１乃至第８半導体領域は、炭化珪素を含む、構成１～７のいずれか１つに記載の半導体装置。
【0056】
以上で説明した各実施形態によれば、寄生ダイオード動作時における半導体装置の破壊を抑制することができる。
【0057】
各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【0058】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0059】
１：ｎ－形ドリフト領域、 １ａ：第１部分、 １ｂ：第２部分、 ２：ｐ形ベース領域、 ２ａ：コンタクト部、 ３：ｎ＋形ソース領域、 ４：ｐ＋形半導体領域、 ４ａ：コンタクト部、 ５，５ｒ：ｐ形リサーフ領域、 ５ａ：ｐ形ガードリング領域、 ６，６ｒ：ｐ＋形緩和領域、 ７，７ｒ：ｐ形リサーフ領域、 ７ａ：ｐ形ガードリング領域、 ８，８ｒ：ｐ＋形緩和領域、 ９：ｐ＋形半導体領域、 ９ａ：コンタクト部、 １０：ｎ＋形ドレイン領域、 １１：ｐ＋形半導体領域、 １２：ｎ＋形チャネルストッパ領域、 ２０：ゲート電極、 ２１：ゲート絶縁層、 ２５：絶縁層、 ３１：第１電極、 ３２：第２電極、 ３３：第３電極、 ３３ａ：パッド部、 ３３ｂ：配線部、 ３３ｍ：金属層、 ３３ｓ：半導体層、 １００，１００ｒ，１１０，１２０：半導体装置、 Ｄ１～Ｄ６：距離
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】