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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132458
(43)【公開日】2024-10-01
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10B 43/20 20230101AFI20240920BHJP
H01L 27/00 20060101ALI20240920BHJP
H10B 43/23 20230101ALI20240920BHJP
H10B 43/27 20230101ALI20240920BHJP
H10B 43/50 20230101ALI20240920BHJP
H01L 21/336 20060101ALI20240920BHJP
H01L 21/8234 20060101ALI20240920BHJP
H01L 21/8238 20060101ALI20240920BHJP
H01L 21/768 20060101ALI20240920BHJP
H01L 29/41 20060101ALI20240920BHJP
【ＦＩ】
H10B43/20
H01L27/00 301C
H01L27/00 301B
H10B43/23
H10B43/27
H10B43/50
H01L29/78 371
H01L27/088 H
H01L27/088 E
H01L27/092 K
H01L21/90 B
H01L29/44 S
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023043226
(22)【出願日】2023-03-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100124372
【弁理士】
【氏名又は名称】山ノ井 傑
(72)【発明者】
【氏名】白 承根
(72)【発明者】
【氏名】園原 輝久
【テーマコード（参考）】
4M104
5F033
5F048
5F083
5F101
【Ｆターム（参考）】
4M104AA01
4M104BB30
4M104CC05
4M104DD03
4M104DD08
4M104DD16
4M104DD17
4M104EE06
4M104EE16
4M104EE17
4M104FF06
4M104FF18
4M104FF27
4M104GG16
4M104HH15
5F033JJ19
5F033JJ20
5F033JJ21
5F033JJ33
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5F033KK20
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5F048BF19
5F048CB02
5F048CB07
5F083EP17
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5F083EP33
5F083EP34
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5F083ER22
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5F083LA12
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5F083MA16
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5F083PR28
5F101BA42
5F101BA44
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
(57)【要約】
【課題】好適な電極層およびプラグを実現可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、第１方向に交互に積層された複数の電極層および複数の第１絶縁膜を含む積層膜を備える。前記装置はさらに、前記積層膜を前記第１方向に貫通し、前記複数の電極層のうちの第１電極層と電気的に接続された第１プラグを含む複数のプラグを備える。前記装置はさらに、前記積層膜を前記第１方向に貫通し、電荷蓄積層および半導体層を含む柱状部を備える。前記第１電極層および前記第１プラグは、同一の金属層を含み、前記第１電極層内の前記金属層は、前記第１プラグ内の前記金属層と連続している。
【選択図】図３６
【解決手段】一の実施形態によれば、半導体装置は、第１方向に交互に積層された複数の電極層および複数の第１絶縁膜を含む積層膜を備える。前記装置はさらに、前記積層膜を前記第１方向に貫通し、前記複数の電極層のうちの第１電極層と電気的に接続された第１プラグを含む複数のプラグを備える。前記装置はさらに、前記積層膜を前記第１方向に貫通し、電荷蓄積層および半導体層を含む柱状部を備える。前記第１電極層および前記第１プラグは、同一の金属層を含み、前記第１電極層内の前記金属層は、前記第１プラグ内の前記金属層と連続している。
【選択図】図３６
【特許請求の範囲】
【請求項1】
第１方向に交互に積層された複数の電極層および複数の第１絶縁膜を含む積層膜と、
前記積層膜を前記第１方向に貫通し、前記複数の電極層のうちの第１電極層と電気的に接続された第１プラグを含む複数のプラグと、
前記積層膜を前記第１方向に貫通し、電荷蓄積層および半導体層を含む柱状部と、
を備え、
前記第１電極層および前記第１プラグは、同一の金属層を含み、
前記第１電極層内の前記金属層は、前記第１プラグ内の前記金属層と連続している、
半導体装置。
前記積層膜を前記第１方向に貫通し、前記複数の電極層のうちの第１電極層と電気的に接続された第１プラグを含む複数のプラグと、
前記積層膜を前記第１方向に貫通し、電荷蓄積層および半導体層を含む柱状部と、
を備え、
前記第１電極層および前記第１プラグは、同一の金属層を含み、
前記第１電極層内の前記金属層は、前記第１プラグ内の前記金属層と連続している、
半導体装置。
【請求項2】
前記金属層は、
前記第１電極層および前記第１プラグに含まれる第１金属層と、
前記第１電極層内で前記第１金属層の少なくとも上面および下面に設けられ、前記第１プラグ内で前記第１金属層の少なくとも側面に設けられた第２金属層と、
を含む、請求項１に記載の半導体装置。
前記第１電極層および前記第１プラグに含まれる第１金属層と、
前記第１電極層内で前記第１金属層の少なくとも上面および下面に設けられ、前記第１プラグ内で前記第１金属層の少なくとも側面に設けられた第２金属層と、
を含む、請求項１に記載の半導体装置。
【請求項3】
前記第１電極層内の前記第１金属層は、前記第１プラグ内の前記第１金属層と連続しており、前記第１電極層内の前記第２金属層は、前記第１プラグ内の前記第２金属層と連続している、請求項２に記載の半導体装置。
【請求項4】
前記第１電極層内の前記第１金属層は、前記第２金属層により、前記第１プラグ内の前記第１金属層と分離されていない、請求項２に記載の半導体装置。
【請求項5】
前記第１金属層は、第１金属元素を含み、前記第２金属層は、前記第１金属元素と異なる第２金属元素を含む、請求項２に記載の半導体装置。
【請求項6】
前記第１電極層および前記第１プラグの表面に設けられた第２絶縁膜をさらに含み、
前記第２絶縁膜は、前記第１および第２金属元素と異なる第３金属元素を含む、請求項５に記載の半導体装置。
前記第２絶縁膜は、前記第１および第２金属元素と異なる第３金属元素を含む、請求項５に記載の半導体装置。
【請求項7】
前記第１電極層および前記第１プラグの表面に設けられた第２絶縁膜をさらに含み、
前記第１電極層の表面の前記第２絶縁膜は、前記第１プラグの表面の前記第２絶縁膜と連続している、請求項１に記載の半導体装置。
前記第１電極層の表面の前記第２絶縁膜は、前記第１プラグの表面の前記第２絶縁膜と連続している、請求項１に記載の半導体装置。
【請求項8】
前記第1プラグは、前記積層膜の階段構造部内に設けられている、請求項１に記載の半導体装置。
【請求項9】
前記第1プラグは、前記複数の電極層のうちの前記第１電極層と電気的に接続され、前記複数の電極層のうちの第２電極層と電気的に絶縁されている、請求項１に記載の半導体装置。
【請求項10】
前記第１プラグと前記第２電極層との間に設けられた第３絶縁膜をさらに含む、請求項９に記載の半導体装置。
【請求項11】
第１方向に交互に積層された複数の電極層および複数の第１絶縁膜を含む積層膜を形成し、
前記積層膜を前記第１方向に貫通し、前記複数の電極層のうちの第１電極層と電気的に接続された第１プラグを含む複数のプラグを形成し、
前記積層膜を前記第１方向に貫通し、電荷蓄積層および半導体層を含む柱状部を形成する、
ことを含み、
前記第１電極層および前記第１プラグは、同一の金属層を含むように形成され、
前記第１電極層および前記第１プラグは、前記第１電極層内の前記金属層が、前記第１プラグ内の前記金属層と連続するように形成される、
半導体装置の製造方法。
前記積層膜を前記第１方向に貫通し、前記複数の電極層のうちの第１電極層と電気的に接続された第１プラグを含む複数のプラグを形成し、
前記積層膜を前記第１方向に貫通し、電荷蓄積層および半導体層を含む柱状部を形成する、
ことを含み、
前記第１電極層および前記第１プラグは、同一の金属層を含むように形成され、
前記第１電極層および前記第１プラグは、前記第１電極層内の前記金属層が、前記第１プラグ内の前記金属層と連続するように形成される、
半導体装置の製造方法。
【請求項12】
前記金属層は、
前記第１電極層および前記第１プラグに含まれる第１金属層と、
前記第１電極層内で前記第１金属層の少なくとも上面および下面に設けられ、前記第１プラグ内で前記第１金属層の少なくとも側面に設けられた第２金属層と、
を含むように形成される、請求項１１に記載の半導体装置の製造方法。
前記第１電極層および前記第１プラグに含まれる第１金属層と、
前記第１電極層内で前記第１金属層の少なくとも上面および下面に設けられ、前記第１プラグ内で前記第１金属層の少なくとも側面に設けられた第２金属層と、
を含むように形成される、請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記第1プラグは、前記複数の電極層のうちの前記第１電極層と電気的に接続され、前記複数の電極層のうちの第２電極層と電気的に絶縁されるように形成される、請求項１１に記載の半導体装置の製造方法。
【請求項14】
第１方向に交互に積層された複数の第１層および複数の第１絶縁膜を含む積層膜を形成し、
前記積層膜を前記第１方向に貫通し、電荷蓄積層および半導体層を含む柱状部を形成し、
前記積層膜を貫通する複数のホールを形成し、
前記複数のホール内に複数の第２層を形成し、
前記複数のホールから前記複数の第２層を除去し、前記積層膜から前記複数の第１層を除去して、前記積層膜内に複数の凹部を形成し、
前記複数の凹部内に複数の電極層を形成し、前記複数の凹部内に、前記複数の電極層のうちの第１電極層と電気的に接続された第１プラグを含む複数のプラグを形成する、
ことを含み、
前記第１電極層および前記第１プラグは、前記第１電極層用の第１凹部内および前記第１プラグ用の第１ホール内に、同一の金属層を形成することで形成され、
前記第１電極層および前記第１プラグは、前記第１電極層内の前記金属層が、前記第１プラグ内の前記金属層と連続するように形成される、
半導体装置の製造方法。
前記積層膜を前記第１方向に貫通し、電荷蓄積層および半導体層を含む柱状部を形成し、
前記積層膜を貫通する複数のホールを形成し、
前記複数のホール内に複数の第２層を形成し、
前記複数のホールから前記複数の第２層を除去し、前記積層膜から前記複数の第１層を除去して、前記積層膜内に複数の凹部を形成し、
前記複数の凹部内に複数の電極層を形成し、前記複数の凹部内に、前記複数の電極層のうちの第１電極層と電気的に接続された第１プラグを含む複数のプラグを形成する、
ことを含み、
前記第１電極層および前記第１プラグは、前記第１電極層用の第１凹部内および前記第１プラグ用の第１ホール内に、同一の金属層を形成することで形成され、
前記第１電極層および前記第１プラグは、前記第１電極層内の前記金属層が、前記第１プラグ内の前記金属層と連続するように形成される、
半導体装置の製造方法。
【請求項15】
前記金属層は、
前記第１電極層および前記第１プラグに含まれる第１金属層と、
前記第１電極層内で前記第１金属層の少なくとも上面および下面に設けられ、前記第１プラグ内で前記第１金属層の少なくとも側面に設けられた第２金属層と、
を含むように形成される、請求項１４に記載の半導体装置の製造方法。
前記第１電極層および前記第１プラグに含まれる第１金属層と、
前記第１電極層内で前記第１金属層の少なくとも上面および下面に設けられ、前記第１プラグ内で前記第１金属層の少なくとも側面に設けられた第２金属層と、
を含むように形成される、請求項１４に記載の半導体装置の製造方法。
【請求項16】
前記金属層は、前記第１ホールおよび前記第１凹部内に、第２絶縁膜を介して形成される、請求項１４に記載の半導体装置の製造方法。
【請求項17】
前記第1プラグは、前記複数の電極層のうちの前記第１電極層と電気的に接続され、前記複数の電極層のうちの第２電極層と電気的に絶縁されるように形成される、請求項１４に記載の半導体装置の製造方法。
【請求項18】
前記複数のホール内に前記複数の第２層を形成する前に、前記第１ホールから、前記複数の第１層のうちの少なくとも１つの第１層の側面に第３絶縁膜を形成することをさらに含み、
前記複数の凹部は、前記第３絶縁膜が残存するように形成され、
前記第２電極層は、前記第３絶縁膜の側面に形成される、
請求項１７に記載の半導体装置の製造方法。
前記複数の凹部は、前記第３絶縁膜が残存するように形成され、
前記第２電極層は、前記第３絶縁膜の側面に形成される、
請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
３次元半導体メモリでは、ワード線などの電極層と、この電極層用のコンタクトプラグとの間で、種々の問題が発生するおそれがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許ＵＳ１０７４８９２３号公報
【特許文献2】特開２０１９－１６１０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適な電極層およびプラグを実現可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0005】
一の実施形態によれば、半導体装置は、第１方向に交互に積層された複数の電極層および複数の第１絶縁膜を含む積層膜を備える。前記装置はさらに、前記積層膜を前記第１方向に貫通し、前記複数の電極層のうちの第１電極層と電気的に接続された第１プラグを含む複数のプラグを備える。前記装置はさらに、前記積層膜を前記第１方向に貫通し、電荷蓄積層および半導体層を含む柱状部を備える。前記第１電極層および前記第１プラグは、同一の金属層を含み、前記第１電極層内の前記金属層は、前記第１プラグ内の前記金属層と連続している。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体装置の構造を示す断面図である。
【図2】第１実施形態の半導体装置の構造を示す拡大断面図である。
【図3】第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図4】第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図5】第１実施形態の変形例の半導体装置の構造を示す断面図である。
【図6】第１実施形態の変形例の半導体装置の製造方法を示す断面図(1/3)である。
【図7】第１実施形態の変形例の半導体装置の製造方法を示す断面図(2/3)である。
【図8】第１実施形態の変形例の半導体装置の製造方法を示す断面図(3/3)である。
【図9】第１実施形態の半導体装置の製造方法を示す断面図(1/28)である。
【図10】第１実施形態の半導体装置の製造方法を示す断面図(2/28)である。
【図11】第１実施形態の半導体装置の製造方法を示す断面図(3/28)である。
【図12】第１実施形態の半導体装置の製造方法を示す断面図(4/28)である。
【図13】第１実施形態の半導体装置の製造方法を示す断面図(5/28)である。
【図14】第１実施形態の半導体装置の製造方法を示す断面図(6/28)である。
【図15】第１実施形態の半導体装置の製造方法を示す断面図(7/28)である。
【図16】第１実施形態の半導体装置の製造方法を示す断面図(8/28)である。
【図17】第１実施形態の半導体装置の製造方法を示す断面図(9/28)である。
【図18】第１実施形態の半導体装置の製造方法を示す断面図(10/28)である。
【図19】第１実施形態の半導体装置の製造方法を示す断面図(11/28)である。
【図20】第１実施形態の半導体装置の製造方法を示す断面図(12/28)である。
【図21】第１実施形態の半導体装置の製造方法を示す断面図(13/28)である。
【図22】第１実施形態の半導体装置の製造方法を示す断面図(14/28)である。
【図23】第１実施形態の半導体装置の製造方法を示す断面図(15/28)である。
【図24】第１実施形態の半導体装置の製造方法を示す断面図(16/28)である。
【図25】第１実施形態の半導体装置の製造方法を示す断面図(17/28)である。
【図26】第１実施形態の半導体装置の製造方法を示す断面図(18/28)である。
【図27】第１実施形態の半導体装置の製造方法を示す断面図(19/28)である。
【図28】第１実施形態の半導体装置の製造方法を示す断面図(20/28)である。
【図29】第１実施形態の半導体装置の製造方法を示す断面図(21/28)である。
【図30】第１実施形態の半導体装置の製造方法を示す断面図(22/28)である。
【図31】第１実施形態の半導体装置の製造方法を示す断面図(23/28)である。
【図32】第１実施形態の半導体装置の製造方法を示す断面図(24/28)である。
【図33】第１実施形態の半導体装置の製造方法を示す断面図(25/28)である。
【図34】第１実施形態の半導体装置の製造方法を示す断面図(26/28)である。
【図35】第１実施形態の半導体装置の製造方法を示す断面図(27/28)である。
【図36】第１実施形態の半導体装置の製造方法を示す断面図(28/28)である。
【図37】第１実施形態の比較例の半導体装置と、第１実施形態の半導体装置とを比較するための断面図である。
【図38】第１実施形態の比較例の半導体装置の製造方法を示す断面図(1/2)である。
【図39】第１実施形態の比較例の半導体装置の製造方法を示す断面図(2/2)である。
【図40】第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図41】第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【発明を実施するための形態】
【0007】
【0008】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【0009】
本実施形態の半導体装置は、例えば３次元半導体メモリを備える。本実施形態の半導体装置は、後述するように、アレイチップ１を含むアレイウェハと、回路チップ２を含む回路ウェハとを貼り合わせることで製造される。
【0010】
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備える。絶縁膜１２は例えば、ＳｉＯ２膜（シリコン酸化膜）である。層間絶縁膜１３は例えば、ＳｉＯ２膜とその他の絶縁膜とを含む積層膜である。
【0011】
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１３下の層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備える。層間絶縁膜１４は例えば、ＳｉＯ２膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、Ｓｉ（シリコン）基板などの半導体基板である。
【0012】
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示す。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は、第１方向の例である。
【0013】
アレイチップ１は、メモリセルアレイ１１内の複数の電極層として、複数のワード線ＷＬを備える。図１は、メモリセルアレイ１１内の階段構造部２１と、階段構造部２１内に設けられた複数の梁部２２とを示す。各ワード線ＷＬは、コンタクトプラグ２３を介してワード配線層２４と電気的に接続されている。コンタクトプラグ２３のさらなる詳細については、後述する。上記複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２５を介してビット線ＢＬと電気的に接続されており、かつ、ソース線ＳＬと電気的に接続されている。ビット線ＢＬは、これらのワード線ＷＬの下方に設けられ、ソース線ＳＬは、これらのワード線ＷＬの上方に設けられている。
【0014】
回路チップ２は、複数のトランジスタ３１を備える。各トランジスタ３１は、基板１５上に順に設けられたゲート絶縁膜３１ａおよびゲート電極３１ｂと、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを含む。また、回路チップ２は、これらのトランジスタ３１のゲート電極３１ｂ、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３２と、これらのコンタクトプラグ３２上に設けられ、複数の配線を含む配線層３３と、配線層３３上に設けられ、複数の配線を含む配線層３４とを備える。
【0015】
回路チップ２はさらに、配線層３４上に設けられ、複数の配線を含む配線層３５と、配線層３５上に設けられた複数のビアプラグ３６と、これらのビアプラグ３６上に設けられた複数の金属パッド３７とを備える。金属パッド３７は例えば、Ｃｕ（銅）層を含む金属層である。回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３７に電気的に接続されている。
【0016】
アレイチップ１は、金属パッド３７上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備える。また、アレイチップ１は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備える。金属パッド４１は例えば、Ｃｕ層を含む金属層である。上記のビット線ＢＬは、配線層４４内に含まれている。また、上記の制御回路は、金属パッド４１、３７などを介してメモリセルアレイ１１に電気的に接続されており、金属パッド４１、３７などを介してメモリセルアレイ１１の動作を制御する。
【0017】
アレイチップ１はさらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜１２上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜１２上に設けられたパッシベーション絶縁膜４７とを備える。金属パッド４６は例えば、Ｃｕ層を含む金属層であり、本実施形態の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション絶縁膜４７は例えば、ＳｉＯ２膜およびＳｉＮ膜（シリコン窒化膜）を含む積層膜であり、金属パッド４６の上面を露出させる開口部Ｐを有する。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
【0018】
図２は、第１実施形態の半導体装置の構造を示す拡大断面図である。
【0019】
図２は、図１に示すメモリセルアレイ１１を示している。メモリセルアレイ１１は、Ｚ方向に交互に積層された複数の電極層５１ａおよび複数の絶縁膜５１ｂを含む積層膜５１を備える。これらの電極層５１ａは例えば、上記のワード線ＷＬとして機能する。各電極層５１ａは例えば、Ｗ（タングステン）層を含む金属層である。各絶縁膜５１ｂは、例えばＳｉＯ２膜である。これらの絶縁膜５１ｂは、第１絶縁膜の例である。
【0020】
図２はさらに、図１に示す複数の柱状部ＣＬのうちの１つを示している。各柱状部ＣＬは、積層膜５１の側面に順に設けられたメモリ絶縁膜５２、チャネル半導体層５３、およびコア絶縁膜５４を含む。メモリ絶縁膜５２は、積層膜５１の側面に順に設けられたブロック絶縁膜５２ａ、電荷蓄積層５２ｂ、およびトンネル絶縁膜５２ｃを含む。電荷蓄積層５２ｂは例えば、ＳｉＮ膜などの絶縁膜である。電荷蓄積層５２ｂは、ポリシリコン層などの半導体層でもよい。チャネル半導体層５３は例えば、ポリシリコン層である。ブロック絶縁膜５２ａ、トンネル絶縁膜５２ｃ、およびコア絶縁膜５４は例えば、ＳｉＯ２膜である。トンネル絶縁膜５２ｃは、ＳｉＯＮ膜（シリコン酸窒化膜）でもよい。
【0021】
【0022】
図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示す。図３でのアレイウェハＷ１の向きは、図１でのアレイチップ１の向きとは逆になっている。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ１を示している。
【0023】
図３において、符号Ｓ１はアレイウェハＷ１の上面を示し、符号Ｓ２は回路ウェハＷ２の上面を示す。アレイウェハＷ１は、絶縁膜１２下に設けられた基板１６を備える。基板１６は例えば、Ｓｉ基板などの半導体基板である。
【0024】
本実施形態ではまず、図３に示すように、アレイウェハＷ１の基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３７などを形成する。次に、図４に示すように、面Ｓ１と面Ｓ２とが対向するように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２をアニールする。これにより、金属パッド４１と金属パッド３７とが接合される。このようにして、基板１６と基板１５とが、層間絶縁膜１３、１４を介して貼り合わされる。
【0025】
その後、基板１６をＣＭＰ（Chemical Mechanical Polishing）により除去し、基板１５をＣＭＰにより薄膜化した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する（ダイシング）。このようにして、図１に示す半導体装置が製造される。なお、金属パッド４６およびパッシベーション絶縁膜４７は、基板１６の除去および基板１５の薄膜化の後に、絶縁膜１２上に形成される。
【0026】
なお、図１は、層間絶縁膜１３と層間絶縁膜１４との境界面や、金属パッド４１と金属パッド３７との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３７の側面の傾きや、金属パッド４１の側面と金属パッド３７の側面との位置ずれを検出することで推定することができる。
【0027】
図５は、第１実施形態の変形例の半導体装置の構造を示す断面図である。
【0028】
本変形例の半導体装置（図５）は、第１実施形態の半導体装置（図１）と同様の構造を有する。ただし、第１実施形態のソース線ＳＬは、アレイウェハと回路ウェハとを貼り合わせる前に形成されるのに対し、本変形例のソース線ＳＬは、アレイウェハと回路ウェハとを貼り合わせた後に形成される。
【0029】
本変形例の半導体装置はさらに、複数のビアプラグ４５上にそれぞれ複数のビアプラグ４８を備える。本変形例の金属パッド４６は、ビアプラグ４５上にビアプラグ４８を介して設けられている。
【0030】
【0031】
図６は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示す。図１および図３に示す場合と同様の理由から、図６でのアレイウェハＷ１の向きは、図５でのアレイチップ１の向きとは逆になっている。
【0032】
本変形例ではまず、図６に示すように、アレイウェハＷ１の基板１６上にメモリセルアレイ１１、層間絶縁膜１３ａ（＝層間絶縁膜１３の一部）、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３７などを形成する。次に、図７に示すように、面Ｓ１と面Ｓ２とが対向するように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３ａと層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２をアニールする。これにより、金属パッド４１と金属パッド３７とが接合される。このようにして、基板１６と基板１５とが、層間絶縁膜１３ａ、１４を介して貼り合わされる。
【0033】
次に、図８に示すように、基板１６をＣＭＰにより除去し、基板１５をＣＭＰにより薄膜化する。これにより、層間絶縁膜１３ａ、柱状部ＣＬ、梁部２２、ビアプラグ４５などが露出する。次に、柱状部ＣＬおよび梁部２２上にソース線ＳＬを形成し、層間絶縁膜１３ａ上にソース線ＳＬを介して層間絶縁膜１３ｂ（＝層間絶縁膜１３の残部）を形成し、層間絶縁膜１３ｂ内のビアプラグ４５上にビアプラグ４８を形成する（図８）。次に、層間絶縁膜１３ｂおよびビアプラグ４８上に金属パッド４６を形成し、層間絶縁膜１３ｂおよび金属パッド４６上にパッシベーション絶縁膜４７を形成する（図８）。その後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図５に示す半導体装置が製造される。
【0034】
【0035】
【0036】
まず、アレイウェハＷ１の基板１６（不図示）上に、絶縁膜１２（不図示）を介して、ソース層６１を形成する（図９(ａ)および図９(ｂ)）。ソース層６１は、半導体層６１ａ、犠牲層６１ｂ’、および半導体層６１ｃを順に含むように形成される。半導体層６１ａは、例えばポリシリコン層である。犠牲層６１ｂ’は例えば、層Ｌ１、Ｌ２、Ｌ２を順に含む積層膜である。層Ｌ１は、例えばＳｉＯ２膜である。層Ｌ２は、例えばＳｉＮ膜である。層Ｌ３は、例えばＳｉＯ２膜である。半導体層６１ｃは、例えばポリシリコン層である。ソース層６１は、上記のソース線ＳＬとして機能する。
【0037】
次に、ソース層６１上に積層膜５１を形成し、積層膜５１の一部を階段構造部２１に加工する（図９(ａ)および図９(ｂ)）。積層膜５１は、ソース層６１上に複数の犠牲層５１ａ’および複数の絶縁膜５１ｂを交互に積層することで形成される。犠牲層５１ａ’は第１層の例であり、絶縁膜５１ｂは第１絶縁膜の例である。犠牲層５１ａ’は、例えばＳｉＮ膜である。図９(ａ)は、一例として、５段分の階段を含む階段構造部２１を示している。
【0038】
次に、積層膜５１およびソース層６１内に、Ｚ方向に延びる複数のメモリホールＭＨを形成する（図９(ａ)および図９(ｂ)）。次に、各メモリホールＭＨ内に、メモリ絶縁膜５２、チャネル半導体層５３、およびコア絶縁膜５４を順に形成する（図９(ａ)および図９(ｂ)）。その結果、各メモリホールＭＨ内に柱状部ＣＬが形成される。次に、積層膜５１上に、各柱状部ＣＬを覆うように、層間絶縁膜６２を形成する（図９(ａ)および図９(ｂ)）。層間絶縁膜６２は、上記の層間絶縁膜１３の一部である。層間絶縁膜６２は、例えばＳｉＯ２膜である。図９(ａ)および図９(ｂ)では、メモリホールＭＨおよび柱状部ＣＬが、積層膜５１をＺ方向に貫通している。
【0039】
次に、階段構造部２１の各段の側面に、スペーサ層６３を形成する（図１０(ａ)および図１０(ｂ)）。スペーサ層６３は、例えばＳｉＯ２膜である。スペーサ層６３は、ＳｉＯ２膜を堆積し、ＳｉＯ２膜をエッチバックにより加工することで形成される。スペーサ層６３は、層間絶縁膜６２の側面にも形成される。
【0040】
次に、階段構造部２１の各段の上面に、選択成長層６４を形成する（図１１(ａ)および図１１(ｂ)）。選択成長層６４は、例えばＳｉＮ膜である。選択成長層６４は、各犠牲層５１ａ’の上面から選択成長層６４を選択的に成長させることで形成される。
【0041】
次に、階段構造部２１上に層間絶縁膜６５を形成し、層間絶縁膜６５および階段構造部２１内に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、複数のコンタクトホールＣＣおよび複数の梁ホールＨＲを同時に形成する（図１２(ａ)および図１２(ｂ)）。これらのコンタクトホールＣＣおよび梁ホールＨＲは、それぞれ対応する選択成長層６４を貫通するように形成され、かつソース層６１に達するように形成される。図１２(ａ)は、一例として、２つのコンタクトホールＣＣと３つの梁ホールＨＲとを示している。各コンタクトホールＣＣは、ホールの例である。層間絶縁膜６５は、上記の層間絶縁膜１３の一部である。層間絶縁膜６５は、例えばＳｉＯ２膜である。
【0042】
次に、層間絶縁膜６２、６５上にマスク層６６を形成し、マスク層６６を所定の形状に加工する（図１３(ａ)および図１３(ｂ)）。その結果、コンタクトホールＣＣがマスク層６６で覆われ、梁ホールＨＲがマスク層６６から露出する。マスク層６６は、下部層６６ａおよび上部層６６ｂを順に含むように形成される。下部層６６ａは、例えばハードマスク層である。上部層６６ｂは、例えばレジスト層である。
【0043】
次に、各梁ホールＨＲ内に梁部２２を形成する（図１４(ａ)および図１４(ｂ)）。梁部２２は、例えばＳｉＯ２膜である。梁部２２は、梁ホールＨＲの内部および外部にＳｉＯ２膜を堆積し、梁ホールＨＲの外部のＳｉＯ２膜をエッチバックにより除去することで形成される。梁部２２は、後述するように犠牲層５１ａ’を電極層５１ａに置換する際に（リプレイス工程）、積層膜５１が崩れるのを防ぐための梁として機能する。なお、図１４(ａ)および図１４(ｂ)の工程では、各コンタクトホールＣＣがマスク層６６で覆われているため、各コンタクトホールＣＣ内にＳｉＯ２膜は形成されない。
【0044】
次に、マスク層６６を除去し、ウェットエッチングにより各コンタクトホールＣＣから犠牲層５１ａ’および選択成長層６４を加工する（図１５(ａ)および図１５(ｂ)）。その結果、各コンタクトホールＣＣの側部に、リング形状の凹部Ｈ１、Ｈ２が形成される。各凹部Ｈ１は、犠牲層５１ａ’および選択成長層６４が除去されることで形成される大きな凹部である。各凹部Ｈ２は、犠牲層５１ａ’が除去されることで形成される小さな凹部である。このウェットエッチングは例えば、Ｈ３ＰＯ４（リン酸）を用いて行われる。
【0045】
次に、層間絶縁膜６２、６５上に絶縁膜６７を形成する（図１６(ａ)および図１６(ｂ)）。その結果、各コンタクトホールＣＣの側面や底面に絶縁膜６７が形成される。本実施形態の絶縁膜６７は、各凹部Ｈ１が絶縁膜６７で完全には埋まらず、各凹部Ｈ２が絶縁膜６７で完全に埋まるように形成される。絶縁膜６７は、例えばＳｉＯ２膜である。絶縁膜６７は、第３絶縁膜の例である。
【0046】
次に、ＣＤＥ（Chemical Dry Etching）により絶縁膜６７を加工する（図１７(ａ)および図１７(ｂ)）。その結果、絶縁膜６７が、層間絶縁膜６２、６５の上面や各凹部Ｈ１から除去される。次に、半導体層６１ｃの表面を、各コンタクトホールＣＣから酸化する（図１７(ａ)および図１７(ｂ)）。その結果、各コンタクトホールＣＣに露出した半導体層６１ｃの表面に、絶縁膜６８が形成される。絶縁膜６８は、例えばＳｉＯ２膜である。
【0047】
次に、各コンタクトホールＣＣ内に犠牲層７１を形成する（図１８(ａ)および図１８(ｂ)）。犠牲層７１はさらに、各コンタクトホールＣＣの側部の凹部Ｈ１内にも形成される。犠牲層７１は、例えばａＳｉ（アモルファスシリコン）層である。犠牲層７１は、コンタクトホールＣＣおよび凹部Ｈ１の内部および外部にａＳｉ層を堆積し、コンタクトホールＣＣおよび凹部Ｈ１の外部のａＳｉ層をエッチバックにより除去することで形成される。犠牲層７１は、第２層の例である。次に、層間絶縁膜６２、６５上に層間絶縁膜７２を形成する（図１８(ａ)および図１８(ｂ)）。層間絶縁膜７２は、上記の層間絶縁膜１３の一部である。層間絶縁膜７２は、例えばＳｉＯ２膜である。
【0048】
次に、層間絶縁膜７２上にマスク層７３を形成し、マスク層７３を所定の形状に加工する（図１９(ａ)および図１９(ｂ)）。その結果、マスク層７３内に開口部Ｈ３が形成される。マスク層７３は、下部層７３ａおよび上部層７３ｂを順に含むように形成される。下部層７３ａは、例えばハードマスク層である。上部層７３ｂは、例えばレジスト層である。
【0049】
次に、マスク層７３を用いたＲＩＥにより、開口部Ｈ３下の層間絶縁膜７２、層間絶縁膜６２、積層膜５１、および半導体層６１ｃ内にスリットＳＴを形成する（図２０(ａ)および図２０(ｂ)）。スリットＳＴは、Ｚ方向およびＸ方向に延びるように形成され、かつ犠牲層６１ｂ’に達するように形成される。本実施形態では、メモリセルアレイ１１がＹ方向に延びており、階段構造部２１がＸ方向に延びている。次に、マスク層７３を除去する（図２０(ａ)および図２０(ｂ)）。
【0050】
【0051】
次に、スリットＳＴの側面および底面に絶縁膜７４を介して半導体層７５および絶縁膜７６を順に形成し、スリットＳＴの底部の絶縁膜７６、半導体層７５、および絶縁膜７４をリソグラフィおよびＲＩＥにより加工し、その後にスリットＳＴの底部を酸化する（図２２(ａ)および図２２(ｂ)）。その結果、図２２(ｂ)に示す形状の絶縁膜７４、半導体層７５、および絶縁膜７６が、スリットＳＴ内に形成される。半導体層７５は、例えばａＳｉ層である。絶縁膜７６は、例えばＳｉＯ２膜である。
【0052】
次に、ウェットエッチングによりスリットＳＴから犠牲層６１ｂ’を除去し、その後にウェットエッチングにより各柱状部ＣＬのメモリ絶縁膜５２の一部と絶縁膜７６とを除去する（図２３(ａ)および図２３(ｂ)）。その結果、半導体層６１ａと半導体層６１ｃとの間に凹部Ｈ４が形成され、凹部Ｈ４内に各柱状部ＣＬの側面が露出する。さらには、各柱状部ＣＬのチャネル半導体層５３の側面が凹部Ｈ４内に露出する。後者のウェットエッチングは例えば、ＳｉＯ２膜（ブロック絶縁膜５２ａ、トンネル絶縁膜５２ｃ、絶縁膜７６）を除去するための薬液と、ＳｉＮ膜（電荷蓄積層５２ｂ）を除去するための薬液とを用いて行われる。なお、本実施形態では、階段構造部２１下の犠牲層６１ｂ’は、これらのウェットエッチングにより除去されずに残存する。
【0053】
次に、スリットＳＴから凹部Ｈ４内に半導体層６１ｂを形成する（図２４(ａ)および図２４(ｂ)）。その結果、半導体層６１ａ、６１ｂ、６１ｃを含むソース層６１が形成される。半導体層６１ｂは、例えばアモルファスシリコン層である。半導体層６１ｂは、凹部Ｈ４の内部および外部にアモルファスシリコン層を堆積し、凹部Ｈ４の外部のアモルファスシリコン層をエッチバックにより除去することで形成される。この際、半導体層７５も除去される。このアモルファスシリコン層は、ドーパントを含んでいる。また、このアモルファスシリコン層は、のちの工程で結晶化されて、ポリシリコンに変化してもよい。
【0054】
【0055】
次に、ソース層６１の表面を、スリットＳＴから酸化する（図２６(ａ)および図２６(ｂ)）。その結果、スリットＳＴ内に露出したソース層６１の表面に、絶縁膜７７が形成される。絶縁膜７７は、例えばＳｉＯ２膜である。
【0056】
次に、層間絶縁膜７２上にマスク層７８を形成し、マスク層７８を所定の形状に加工する（図２７(ａ)および図２７(ｂ)）。その結果、マスク層７３内に複数の開口部Ｈ５が形成される。マスク層７８は、下部層７８ａおよび上部層７８ｂを順に含むように形成される。下部層７８ａは、例えばハードマスク層である。上部層７８ｂは、例えばレジスト層である。次に、マスク層７８を用いたＲＩＥにより、開口部Ｈ５下の層間絶縁膜７２内に複数の開口部Ｈ６を形成する（図２７(ａ)および図２７(ｂ)）。
【0057】
次に、マスク層７８を用いたウェットエッチングにより、各コンタクトホールＣＣから犠牲層７１を除去する（図２８(ａ)および図２８(ｂ)）。犠牲層７１はさらに、各コンタクトホールＣＣの側部の凹部Ｈ１からも除去される。次に、マスク層７８を除去する（図２８(ａ)および図２８(ｂ)）。
【0058】
次に、スリットＳＴおよびコンタクトホールＣＣからのウェットエッチングにより、積層膜５１から上記複数の犠牲層５１ａ’を除去する（図２９(ａ)および図２９(ｂ)）。その結果、積層膜５１内に複数の凹部Ｈ７が形成される。なお、図２８(ａ)および図２８(ｂ)のウェットエッチングと図２９(ａ)および図２９(ｂ)のウェットエッチングは、各凹部Ｈ２内に絶縁膜６７が残存するように行われる。
【0059】
次に、コンタクトホールＣＣ、凹部Ｈ１、凹部Ｈ７、およびスリットＳＴ内に、同一の金属層８１を同時に形成する（図３０(ａ)および図３０(ｂ)）。その結果、各コンタクトホールＣＣ内に、上記のコンタクトプラグ２３が形成され、各凹部Ｈ７内に、上記の電極層５１ａが形成される。コンタクトプラグ２３は、プラグの例である。金属層８１は例えば、ＴｉＮ膜（チタン窒化膜）およびＷ層を含む積層膜である。本実施形態の金属層８１は、各凹部Ｈ１や各凹部Ｈ７が金属層８１で完全に埋まり、各コンタクトホールＣＣやスリットＳＴが金属層８１で完全には埋まらないように形成される。また、本実施形態の金属層８１は、後述するように、コンタクトホールＣＣ、凹部Ｈ１、凹部Ｈ７、およびスリットＳＴ内に、ブロック絶縁膜（例えばＡｌ２Ｏ３膜（アルミニウム酸化膜））を介して形成される。図３０(ａ)および図３０(ｂ)では、各コンタクトプラグ２３が、階段構造部２１内に設けられており、積層膜５１をＺ方向に貫通している。
【0060】
次に、層間絶縁膜７２上に絶縁膜８２を形成する（図３１(ａ)および図３１(ｂ)）。その結果、絶縁膜８２が、各コンタクトホールＣＣおよびスリットＳＴ内に形成される。絶縁膜８２は、例えばＳｉＯ２膜である。本実施形態の絶縁膜８２は、各コンタクトホールＣＣが絶縁膜８２で完全に埋まり、スリットＳＴが絶縁膜８２で完全には埋まらないように形成される。
【0061】
【0062】
次に、スリットＳＴからのウェットエッチングにより、スリットＳＴ内の金属層８１を除去する（図３３(ａ)および図３３(ｂ)）。この際、各電極層５１ａもリセスされ、各電極層５１ａの側面に凹部Ｈ８が形成される。
【0063】
次に、層間絶縁膜７２上に絶縁膜８３を形成し、絶縁膜８３上にマスク層８４を形成する（図３４(ａ)および図３４(ｂ)）。その結果、絶縁膜８３がスリットＳＴ内に形成され、各凹部Ｈ８内に絶縁膜８３が形成される。絶縁膜８３は、例えばＳｉＯ２膜である。マスク層８４は、下部層８４ａおよび上部層８４ｂを順に含むように形成される。下部層８４ａは、例えばハードマスク層である。上部層８４ｂは、例えばレジスト層である。次に、マスク層８４を用いたＲＩＥにより、スリットＳＴの底面から絶縁膜８３を除去する（図３４(ａ)および図３４(ｂ)）。
【0064】
次に、スリットＳＴ内の半導体層６１ａ上に、配線層８５を形成する（図３５(ａ)および図３５(ｂ)）。配線層８５は例えば、Ｗ層を含む金属層である。配線層８５は、スリットＳＴの内部および外部に当該金属層を堆積し、スリットＳＴの外部の当該金属層をＣＭＰにより除去することで形成される。
【0065】
その後、図４を参照して説明したように、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる。さらには、アレイウェハＷ１および回路ウェハＷ２を、複数のチップに切断する。その結果、図３６(ａ)および図３６(ｂ)に示す半導体装置が製造される。図３６(ａ)および図３６(ｂ)は、図１と同様に、アレイチップ１および回路チップ２を示している。
【0066】
【0067】
図３６(ａ)では、各コンタクトプラグ２３が、凹部Ｈ１内の金属層８１を介して、１つの電極層５１ａと電気的に接続され、凹部Ｈ２内の絶縁膜６７などにより、他の電極層５１ａと電気的に絶縁されている。各コンタクトプラグ２３は第１プラグの例であり、前者の電極層５１ａは第１電極層の例であり、後者の電極層５１ａは第２電極層の例である。さらに、各コンタクトプラグ２３用のコンタクトホールＣＣは、第１ホールの例であり、前者の電極層５１ａ用の凹部Ｈ７は、第１凹部の例である。
【0068】
このように、図３６(ａ)に示す各コンタクトプラグ２３は、凹部Ｈ１内の金属層８１を介して、１つの電極層５１ａと電気的に接続され、凹部Ｈ２内の絶縁膜６７などにより、他の電極層５１ａと電気的に絶縁されている。各コンタクトプラグ２３内の金属層８１は、前者の電極層５１ａ内の金属層８１と分離されておらず、前者の電極層５１ａ内の金属層８１と連続している。一方、各コンタクトプラグ２３内の金属層８１は、後者の電極層５１ａ内の金属層８１とは分離されており、これらの金属層８１の間に絶縁膜６７が挟まれている。前者の電極層５１ａは、凹部Ｈ１内の金属層８１の側面に設けられ、後者の電極層５１ａは、凹部Ｈ２内の絶縁膜６７の側面に設けられている。
【0069】
図３７は、第１実施形態の比較例の半導体装置と、第１実施形態の半導体装置とを比較するための断面図である。
【0070】
図３７(ａ)は、第１実施形態の比較例の半導体装置を製造する際に使用されるアレイウェハＷ１を示している。図３７(ｂ)は、第１実施形態の半導体装置を製造する際に使用されるアレイウェハＷ１を示している。図３７(ａ)および図３７(ｂ)に示す断面図は、図３５(ａ)に示す断面図と対応している。
【0071】
図３７(ａ)および図３７(ｂ)では、各電極層５１ａが、バリアメタル層８１ａとフィル層８１ｂとを含む金属層８１により形成されている。各電極層５１ａは、対応する凹部Ｈ７内に、ブロック絶縁膜９１、バリアメタル層８１ａ、およびフィル層８１ｂを順に形成することで形成される。よって、バリアメタル層８１ａは、フィル層８１ｂの表面に設けられており、ブロック絶縁膜９１は、金属層８１の表面に設けられている。ブロック絶縁膜９１は、例えばＡｌ２Ｏ３膜である。バリアメタル層８１ａは、例えばＴｉＮ膜である。フィル層８１ｂは、例えばＷ層である。ブロック絶縁膜９１は第２絶縁膜の例であり、バリアメタル層８１ａは第２金属層の例であり、フィル層８１ｂは第１金属層の例である。また、ブロック絶縁膜９１に含まれるアルミニウム元素は第３金属元素の例であり、バリアメタル層８１ａに含まれるチタン元素は第２金属元素の例であり、フィル層８１ｂに含まれるタングステン元素は第１金属元素の例である。ブロック絶縁膜９１は、アルミニウム元素（金属元素）と酸素元素（非金属元素）とを含む絶縁膜となっている。
【0072】
しかしながら、図３７(ａ)に示すコンタクトプラグ２３は、金属層８１とは異なる金属層８１’で形成されている。図３７(ａ)では、各凹部Ｈ７が、ブロック絶縁膜９１を介してバリアメタル層８１ａおよびフィル層８１ｂで埋められており、コンタクトホールＣＣおよび凹部Ｈ１が、金属層８１’で埋められている。よって、凹部Ｈ１と凹部Ｈ７との境界部において、フィル層８１ｂの側面が、バリアメタル層８１ａを介して金属層８１’の側面と隣接している。金属層８１’は、コンタクトホールＣＣおよび凹部Ｈ１内に、バリアメタル層８１ａ’およびフィル層８１ｂ’を順に形成することで形成される。バリアメタル層８１ａ’は、例えばＴｉＮ膜である。フィル層８１ｂ’は、例えばＷ層である。
【0073】
一方、図３７(ｂ)に示すコンタクトプラグ２３は、上述のように、金属層８１で形成されている。図３７(ｂ)では、各凹部Ｈ７が、ブロック絶縁膜９１を介して金属層８１で埋められており、コンタクトホールＣＣおよび凹部Ｈ１も、ブロック絶縁膜９１を介して金属層８１で埋められている。図３７(ｂ)では、複数の電極層５１ａおよびコンタクトプラグ２３が、複数の凹部Ｈ７、凹部Ｈ１、およびコンタクトホールＣＣ内にブロック絶縁膜９１、バリアメタル層８１ａ、およびフィル層８１ｂを順に形成することで形成される。よって、図３７(ｂ)では、最上位の凹部Ｈ７内のブロック絶縁膜９１、バリアメタル層８１ａ、およびフィル層８１ｂがそれぞれ、凹部Ｈ１およびコンタクトホールＣＣ内のブロック絶縁膜９１、バリアメタル層８１ａ、およびフィル層８１ｂと連続している。また、図３７(ｂ)では、最上位の凹部Ｈ７内のフィル層８１ｂが、バリアメタル層８１ａを介さずに、凹部Ｈ１内のフィル層８１ｂと隣接している。すなわち、前者のフィル層８１ｂと後者のフィル層８１ｂが、バリアメタル層８１ａにより分断されておらず、互いに連続している。また、図３７(ｂ)では、図３７(ａ)に示すような金属層８１’（バリアメタル層８１ａ’およびフィル層８１ｂ’）が形成されないことから、最上位の凹部Ｈ７内のフィル層８１ｂが、バリアメタル層８１もバリアメタル層８１ａ’も介さずに、凹部Ｈ１内のフィル層８１ｂと隣接している。
【0074】
図３７(ｂ)では、ブロック絶縁膜９１およびバリアメタル層８１ａが、各凹部Ｈ７だけでなく、凹部Ｈ１およびコンタクトホールＣＣ内にも形成されている。図３７(ｂ)では、ブロック絶縁膜９１およびバリアメタル層８１ａが、各凹部Ｈ７の上面および下面や、凹部Ｈ１の上面および下面や、コンタクトホールＣＣの側面および底面に形成されている。よって、図３７(ｂ)では、ブロック絶縁膜９１およびバリアメタル層８１ａが、各凹部Ｈ７内や凹部Ｈ１内でフィル層８１ｂの上面および下面に形成され、コンタクトホールＣＣ内でフィル層８１ｂの側面および底面に形成されている。本実施形態のブロック絶縁膜９１およびバリアメタル層８１ａはさらに、各凹部Ｈ７、凹部Ｈ１、およびコンタクトホールＣＣ内のその他の箇所にも形成されていてもよい。
【0075】
【0076】
ここで、第１実施形態と比較例とを比較する。
【0077】
比較例では、凹部Ｈ１内の金属層８１’と、凹部Ｈ７内のフィル層８１ｂとの間に、バリアメタル層８１ａが設けられている。よって、凹部Ｈ１内の金属層８１’と、凹部Ｈ７内のフィル層８１ｂとの間の電気抵抗が、高くなるおそれがある。また、比較例の凹部Ｈ１と凹部Ｈ７との境界部では、金属層８１’と金属層８１とを電気的に接続するために、金属層８１’と金属層８１との間の領域からブロック絶縁膜９１が除去されている。比較例では、このブロック絶縁膜９１を除去する際のウェットエッチングにより、積層膜５１内の耐圧が低下するおそれがある。
【0078】
一方、本実施形態では、凹部Ｈ１内のフィル層８１ｂと、凹部Ｈ７内のフィル層８１ｂとの間に、バリアメタル層８１ａが設けられていない。これにより、凹部Ｈ１内のフィル層８１ｂと、凹部Ｈ７内のフィル層８１ｂとの間の電気抵抗を、低くすることが可能となる。また、本実施形態の凹部Ｈ１と凹部Ｈ７との境界部では、凹部Ｈ１内の金属層８１と凹部Ｈ７内の金属層８１とを電気的に接続するために、ブロック絶縁膜９１を除去する必要はない。これにより、積層膜５１内の耐圧がウェットエッチングにより低下することを回避することが可能となる。
【0079】
【0080】
図３８(ａ)は、リプレイス工程前の積層膜５１を示し、図３８(ｂ)は、リプレイス工程後の積層膜５１を示している。リプレイス工程では、積層膜５１から複数の犠牲層５１ａ’および選択成長層６４を除去して複数の凹部Ｈ７を形成し、各凹部Ｈ７内にブロック絶縁膜９１、バリアメタル層８１ａ、およびフィル層８１ｂを順に形成する。その結果、積層膜５１内に複数の電極層５１ａが形成される。
【0081】
次に、コンタクトホールＣＣから犠牲層７１を除去する（図３９(ａ)）。犠牲層７１はさらに、コンタクトホールＣＣの側部の凹部Ｈ１からも除去される。次に、ウェットエッチングにより、凹部Ｈ１内に露出したブロック絶縁膜９１を除去する（図３９(ａ)）。その結果、凹部Ｈ１内にバリアメタル層８１ａが露出する。
【0082】
次に、コンタクトホールＣＣ内に金属層８１’を形成する（図３９(ｂ)）。その結果、コンタクトホールＣＣ内にコンタクトプラグ２３が形成される。金属層８１’はさらに、凹部Ｈ１内にも形成される。その結果、最上位の凹部Ｈ７内の電極層５１ａが、凹部Ｈ１内の金属層８１’を介して、コンタクトプラグ２３と電気的に接続される。金属層８１’は、コンタクトホールＣＣおよび凹部Ｈ１内に、バリアメタル層８１ａ’およびフィル層８１ｂ’を順に形成することで形成される。
【0083】
【0084】
図４０(ａ)は、図１５(ａ)および図１５(ｂ)の工程で形成された凹部Ｈ１、Ｈ２を示している。図４０(ｂ)は、図１６(ａ)～図１７(ｂ)の工程で凹部Ｈ２内に形成された絶縁膜６７を示している。図４１(ａ)は、図２９(ａ)および図２９(ｂ)の工程で形成された凹部Ｈ７を示している。図４１(ａ)では、積層膜５１から犠牲層５１ａ’および選択成長層６４が除去されて、凹部Ｈ７が形成される。
【0085】
図４１(ｂ)は、図３０(ａ)～図３３(ｂ)の工程で形成された金属層８１を示している。図４１(ｂ)では、コンタクトホールＣＣ、凹部Ｈ１、および凹部Ｈ７内に、ブロック絶縁膜９１、バリアメタル層８１ａ、およびフィル層８１ｂが順に形成される。その結果、コンタクトホールＣＣ内にコンタクトプラグ２３が形成され、凹部Ｈ７内に電極層５１ａが形成される。さらには、コンタクトプラグ２３が、凹部Ｈ１内の金属層８１を介して、対応する電極層５１ａと電気的に接続される。
【0086】
以上のように、本実施形態の電極層５１ａおよびコンタクトプラグ２３は、同一の金属層８１で形成される。これにより、バリアメタル層８１ａ（およびバリアメタル層８１ａ’）に起因して、電極層５１ａとコンタクトプラグ２３との間の電気抵抗が高くなることや、ブロック絶縁膜９１の除去に起因して、積層膜５１内の耐圧が低下することを抑制することが可能となる。これらの例のように、本実施形態によれば、好適な電極層５１ａおよびコンタクトプラグ２３を実現することが可能となる。
【0087】
なお、コンタクトプラグ２３は、本実施形態では積層膜５１内の階段構造部２１に形成されているが、積層膜５１内のその他の部分に形成されていてもよい。また、ブロック絶縁膜９１は、アルミニウム以外の金属元素を含んでいてもよいし、バリアメタル層８１ａは、チタン以外の金属元素を含んでいてもよいし、フィル層８１ｂは、タングステン以外の金属元素を含んでいてもよい。例えば、バリアメタル層８１ａは、タンタル（Ｔａ）を含んでいてもよい。また、フィル層８１ｂは、モリブデン（Ｍｏ）を含んでいてもよい。
【0088】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【0089】
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、１３ａ：層間絶縁膜、
１３ｂ：層間絶縁膜、１４：層間絶縁膜、１５：基板、１６：基板、
２１：階段構造部、２２：梁部、２３：コンタクトプラグ、
２４：ワード配線層、２５：ビアプラグ、
３１：トランジスタ、３１ａ：ゲート絶縁膜、３１ｂ：ゲート電極、
３２：コンタクトプラグ、３３：配線層、３４：配線層、
３５：配線層、３６：ビアプラグ、３７：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、
４４：配線層、４５：ビアプラグ、４６：金属パッド、
４７：パッシベーション絶縁膜、４８：ビアプラグ、
５１：積層膜、５１ａ：電極層、５１ａ’：犠牲層、５１ｂ：絶縁膜、
５２：メモリ絶縁膜、５２ａ：ブロック絶縁膜、５２ｂ：電荷蓄積層、
５２ｃ：トンネル絶縁膜、５３：チャネル半導体層、５４：コア絶縁膜、
６１：ソース層、６１ａ：半導体層、６１ｂ：半導体層、６１ｂ’：犠牲層、
６１ｃ：半導体層、６２：層間絶縁膜、６３：スペーサ層、
６４：選択成長層、６５：層間絶縁膜、６６：マスク層、
６６ａ：下部層、６６ｂ：上部層、６７：絶縁膜、６８：絶縁膜、
７１：犠牲層、７２：層間絶縁膜、７３：マスク層、７３ａ：下部層、
７３ｂ：上部層、７４：絶縁膜、７５：半導体層、７６：絶縁膜、
７７：絶縁膜、７８：マスク層、７８ａ：下部層、７８ｂ：上部層、
８１：金属層、８１’：金属層、８１ａ：バリアメタル層、
８１ａ’：バリアメタル層、８１ｂ：フィル層、８１ｂ’：フィル層、
８２：絶縁膜、８３：絶縁膜、８４：マスク層、
８４ａ：下部層、８４ｂ：上部層、８５：配線層、
９１：ブロック絶縁膜
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、１３ａ：層間絶縁膜、
１３ｂ：層間絶縁膜、１４：層間絶縁膜、１５：基板、１６：基板、
２１：階段構造部、２２：梁部、２３：コンタクトプラグ、
２４：ワード配線層、２５：ビアプラグ、
３１：トランジスタ、３１ａ：ゲート絶縁膜、３１ｂ：ゲート電極、
３２：コンタクトプラグ、３３：配線層、３４：配線層、
３５：配線層、３６：ビアプラグ、３７：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、
４４：配線層、４５：ビアプラグ、４６：金属パッド、
４７：パッシベーション絶縁膜、４８：ビアプラグ、
５１：積層膜、５１ａ：電極層、５１ａ’：犠牲層、５１ｂ：絶縁膜、
５２：メモリ絶縁膜、５２ａ：ブロック絶縁膜、５２ｂ：電荷蓄積層、
５２ｃ：トンネル絶縁膜、５３：チャネル半導体層、５４：コア絶縁膜、
６１：ソース層、６１ａ：半導体層、６１ｂ：半導体層、６１ｂ’：犠牲層、
６１ｃ：半導体層、６２：層間絶縁膜、６３：スペーサ層、
６４：選択成長層、６５：層間絶縁膜、６６：マスク層、
６６ａ：下部層、６６ｂ：上部層、６７：絶縁膜、６８：絶縁膜、
７１：犠牲層、７２：層間絶縁膜、７３：マスク層、７３ａ：下部層、
７３ｂ：上部層、７４：絶縁膜、７５：半導体層、７６：絶縁膜、
７７：絶縁膜、７８：マスク層、７８ａ：下部層、７８ｂ：上部層、
８１：金属層、８１’：金属層、８１ａ：バリアメタル層、
８１ａ’：バリアメタル層、８１ｂ：フィル層、８１ｂ’：フィル層、
８２：絶縁膜、８３：絶縁膜、８４：マスク層、
８４ａ：下部層、８４ｂ：上部層、８５：配線層、
９１：ブロック絶縁膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
