特開 2024-132486 通信装置、通信方法、およびプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024132486

(43)【公開日】2024-10-01

(54)【発明の名称】通信装置、通信方法、およびプログラム

(51)【国際特許分類】

   H04L 13/16 20060101AFI20240920BHJP

   H04L 47/12 20220101ALI20240920BHJP

【ＦＩ】

H04L13/16

H04L47/12

【審査請求】有

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023043261

(22)【出願日】2023-03-17

(71)【出願人】

【識別番号】000227205

【氏名又は名称】ＮＥＣプラットフォームズ株式会社

(74)【代理人】

【識別番号】100149548

【弁理士】

【氏名又は名称】松沼 泰史

(74)【代理人】

【識別番号】100181135

【弁理士】

【氏名又は名称】橋本 隆史

(72)【発明者】

【氏名】森本 智純

【テーマコード（参考）】

5K030

【Ｆターム（参考）】

5K030GA01

5K030LC01

(57)【要約】      （修正有）

【課題】シリアル通信を行う通信装置から回線側へのデータの通信速度の低下を抑制することのできる通信装置、方法及びプログラムを提供する。
【解決手段】通信装置１は、高速シリアル通信の送信部１０、制御部２０、制御用バッファ部３０、高速シリアル通信の受信部４０及び回線出力部５０を備える。送信部１０は、制御部２０にデータＡを送信し、制御用バッファ部３０においてオーバーフローが発生する前に、制御部２０から受信するフロー制御信号によりデータＡの送信を一時的に停止する。制御部２０は、送信部１０からデータＡを受信し、受信したデータＡをデータＢとして制御用バッファ部３０へ送信し、受信部４０からタイミング信号を受信し、受信したタイミング信号に基づいて、制御部２０から受信部４０にデータＣを送信するタイミングを制御する。
【選択図】図１

【特許請求の範囲】

【請求項1】

制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御する第１処理手段、
を備える通信装置。

【請求項2】

前記データの送信タイミングを示すタイミング信号に基づいて、前記制御用バッファにおけるデータを、高速シリアル通信を行う受信部に送信する第２処理手段、
を備える請求項１に記載の通信装置。

【請求項3】

送信バッファの内部の状態に基づいて、前記データを送信可能なタイミングと前記データを送信不可能なタイミングとを示す前記タイミング信号を生成する第３処理手段、
を備える請求項２に記載の通信装置。

【請求項4】

回線クロックおよび高速シリアルクロックの少なくとも一方に基づいて、前記タイミング信号を生成する第４処理手段、
を備える請求項２または請求項３に記載の通信装置。

【請求項5】

制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御すること、
を含む通信方法。

【請求項6】

制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御すること、
をコンピュータに実行させるプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、通信装置、通信方法、およびプログラムに関する。

【背景技術】

【0002】

さまざまな分野で通信装置による通信が行われている。特許文献１には、関連する技術として、通信速度が可変である通信ポートを装備したターミナルアダプタに関する技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００３－２４９９５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、通信装置に使用されるＸＦＩインターフェースなどの高速シリアル通信において、回線側の通信速度を低速に変更した場合、ＸＦＩインターフェースにより接続されているデバイス間での通信速度が、回線における通信速度よりも低くなってしまうことがある。その結果、通信装置から回線側へのデータの通信速度が低下する可能性がある。そのため、シリアル通信を行う通信装置から回線側へのデータの通信速度の低下を抑制することのできる技術が求められている。

【0005】

本開示の各態様は、上記の課題を解決することのできる通信装置、通信方法、およびプログラムを提供することを目的の１つとしている。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本開示の一態様によれば、通信装置は、制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御する第１処理手段、を備える。

【0007】

上記目的を達成するために、本開示の別の態様によれば、通信方法は、制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御すること、を含む。

【0008】

上記目的を達成するために、本開示の別の態様によれば、プログラムは、制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御すること、をコンピュータに実行させる。

【発明の効果】

【0009】

本開示の各態様によれば、通信装置において、シリアル通信を行う通信装置から回線側へのデータの通信速度の低下を抑制することができる。

【図面の簡単な説明】

【0010】

【図1】本開示の一実施形態による通信装置の構成の一例を示す図である。

【図2】本開示の一実施形態による制御部の構成の一例を示す図である。

【図3】本開示の一実施形態による送信部の構成の一例を示す図である。

【図4】本開示の一実施形態による通信装置における信号の一例を示す図である。

【図5】本開示の一実施形態による通信装置の処理フローの第１の例を示す図である。

【図6】本開示の一実施形態による通信装置の処理フローの第２の例を示す図である。

【図7】本開示の一実施形態による通信装置の処理フローの第３の例を示す図である。

【図8】本開示の一実施形態による通信装置の処理フローの第４の例を示す図である。

【図9】本開示の別の実施形態による通信装置が備える制御部の構成の一例を示す図である。

【図10】本開示の別の実施形態による通信装置が備える受信部の構成の一例を示す図である。

【図11】本開示の別の実施形態による送信部および制御部の構成の一例を示す図である。

【図12】本開示の実施形態による通信装置の最小構成を示す図である。

【図13】本開示の実施形態による最小構成の通信装置の処理フローの一例を示す図である。

【図14】少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
本開示の一実施形態による通信装置１は、回線クロックや高速シリアルクロックから送信タイミングを生成する機能、送信バッファの状態を考慮して送信タイミングを適正化する機能、生成された送信タイミングに基づいて制御用バッファ上のデータを高速シリアルへ送信する機能、および、制御用バッファがオーバーフローする前にフロー制御によりデータを制御する機能を有する。

【0012】

図１は、本開示の一実施形態による通信装置１の構成の一例を示す図である。通信装置１は、図１に示すように、高速シリアル通信の送信部１０（以下、送信部１０と記載）、制御部２０（第１処理手段の一例、第２処理手段の一例、）、制御用バッファ部３０、高速シリアル通信の受信部４０（以下、受信部４０と記載）、および回線出力部５０を備える。

【0013】

送信部１０は、制御部２０にデータＡを送信する。また、送信部１０は、制御用バッファ部３０においてオーバーフロー（すなわち、データの桁あふれ）が発生する前に、制御部２０から受信する後述するフロー制御信号によりデータＡの送信を一時的に停止する。

【0014】

制御部２０は、送信部１０からデータＡを受信する。制御部２０は、受信したデータＡをデータＢとして制御用バッファ部３０へ送信する。なお、データＡとデータＢのペイロード部分は全て同じデータである。データＡとデータＢの違いは、ヘッダ等である。これは、各ブロックでの制御のため、ヘッダ等が付加されるケースを想定して名前を使い分けている。そして、制御部２０は、制御用バッファ部３０からデータＢを受信する。制御部２０は、受信したデータＢをデータＣとして受信部４０に送信する。なお、データＢとデータＣのペイロード部分は全て同じデータである。データＢとデータＣの違いは、ヘッダ等である。これは、各ブロックでの制御のため、ヘッダ等が付加されるケースを想定して名前を使い分けている。

【0015】

また、制御部２０は、受信部４０からタイミング信号を受信する。タイミング信号の詳細については、後述する。制御部２０は、受信したタイミング信号に基づいて、制御部２０から受信部４０にデータＣを送信するタイミングを制御する。

【0016】

また、制御部２０は、制御用バッファ部３０の内部の状態を示すバッファ状態信号を制御用バッファ部３０から受信する。制御部２０は、バッファ状態信号により示される制御用バッファ部３０の内部の状態が所定の状態（例えば、制御用バッファ部３０内部のバッファが所定のしきい値を超えている状態）となっていると判定した場合、オーバーフローしそうであると判定し、送信部１０にフロー制御信号を送信する。

【0017】

ここで、制御部２０の具体的な構成について説明する。図２は、本開示の一実施形態による制御部２０の構成の一例を示す図である。制御部２０は、図２に示すように、高速シリアル受信部２０１、制御用バッファ送受信部２０２、高速シリアル送信部２０３、フロー制御送信部２０４、および送信タイミング受信部２０５を備える。

【0018】

高速シリアル受信部２０１は、送信部１０からデータＡを受信する。高速シリアル受信部２０１は、受信したデータＡを制御用バッファ送受信部２０２へ送信する。

【0019】

制御用バッファ送受信部２０２は、高速シリアル受信部２０１からデータＡを受信する。制御用バッファ送受信部２０２は、受信したデータＡをデータＢとして制御用バッファ部３０との間で送受信する。また、制御用バッファ送受信部２０２は、データＢを高速シリアル送信部２０３へ送信する。

【0020】

また、制御用バッファ送受信部２０２は、送信タイミング受信部２０５からタイミング信号を受信する。そして、制御用バッファ送受信部２０２は、タイミング信号に基づいて、データＢを送信するタイミングを制御する。この制御により、後述する高速シリアル送信部２０３がデータＢをデータＣとして受信部４０へ送信するタイミングを制御することができる。

【0021】

高速シリアル送信部２０３は、制御用バッファ送受信部２０２からデータＢを受信する。高速シリアル送信部２０３は、受信したデータＢをデータＣとして受信部４０へ送信する。

【0022】

フロー制御送信部２０４は、制御用バッファ部３０からバッファ状態信号を受信する。フロー制御送信部２０４は、受信したバッファ状態信号をフロー制御信号として送信部１０へ送信する。フロー制御送信部２０４は、バッファ状態信号に基づいてバッファ状態を監視し、オーバーフローが発生する前にフロー制御信号を使用して送信部１０に通知する。なお、バッファ状態信号は、バッファの詰まり具合を示す信号である。また、フロー制御信号は、フロー制御送信部２０４でその状態を基にフロー制御を行うかどうかを判断した結果を示す信号である。

【0023】

送信タイミング受信部２０５は、受信部４０からタイミング信号を受信する。送信タイミング受信部２０５は、受信したタイミング信号を制御用バッファ送受信部２０２および高速シリアル送信部２０３に送信する。以上が制御部２０の具体的な構成である。

【0024】

制御用バッファ部３０は、制御部２０との間でデータＢを送受信する。そして、制御用バッファ部３０は、一時的に、データＢをバッファリングする。また、制御用バッファ部３０は、制御用バッファ部３０内部のバッファ内にどの程度の量のデータＢが滞留しているのかを示すバッファ状態信号を制御部２０に送信することにより、制御用バッファ部３０内部のバッファ内に滞留しているデータＢの量を制御部２０に通知する。

【0025】

受信部４０は、制御部２０からデータＣを受信する。そして、受信部４０は、データＣを受信すると、回線出力部５０にデータＤを送信する。受信部４０としては、ＥｔｈｅｒｎｅｔのＰＨＹ、すなわち、ＯＳＩ階層モデルにおける最下層の物理層（ｐｈｙｓｉｃａｌ ｌａｙｅｒ）を想定している。そのため、データＤのペイロード部分は、データＣのペイロード部分と同一であるが、データＤには、データ回線上の制御信号が付加されている。

【0026】

また、受信部４０は、タイミング信号を生成する。受信部４０は、生成したタイミング信号を制御部２０へ送信する。

【0027】

ここで、受信部４０の具体的な構成について説明する。図３は、本開示の一実施形態による受信部４０の構成の一例を示す図である。受信部４０は、図３に示すように、高速シリアル受信部４０１、送信バッファ部４０２、回線データ送信部４０３、高速シリアルクロック抽出部４０４、回線速度設定部４０５、送信タイミング送信部４０６、送信タイミング生成部４０７（第３処理手段の一例、第４処理手段の一例）、および回線クロック生成部４０８を備える。

【0028】

高速シリアル受信部４０１は、高速シリアル送信部２０３からデータＣを受信する。高速シリアル受信部４０１は、受信したデータＣを送信バッファ部４０２および高速シリアルクロック抽出部４０４へ送信する。

【0029】

送信バッファ部４０２は、高速シリアル受信部４０１からデータＣを受信する。送信バッファ部４０２は、受信したデータＣを一旦バッファリングする。そして、送信バッファ部４０２は、バッファリングしたデータＣを回線データ送信部４０３へ送信する。

【0030】

また、送信バッファ部４０２は、送信バッファ部４０２の内部のバッファの状態を示す状態信号を送信タイミング生成部４０７へ送信する。

【0031】

回線データ送信部４０３は、回線クロック生成部４０８から回線クロックを受信する。回線クロックは、回線データ送信部４０３からデータＤを出力するタイミングを生成するために使用されるクロック信号である。

【0032】

また、回線データ送信部４０３は、送信バッファ部４０２からデータＣを受信する。そして、回線データ送信部４０３は、データＣを受信すると、回線クロックのタイミングに応じて、回線出力部５０にデータＤを送信する。

【0033】

高速シリアルクロック抽出部４０４は、高速シリアル受信部４０１からデータＣを受信する。高速シリアルクロック抽出部４０４は、受信したデータＣから高速シリアルクロックを抽出する。高速シリアルクロック抽出部４０４は、抽出した高速シリアルクロックを送信タイミング生成部４０７へ送信する。

【0034】

回線速度設定部４０５は、回線速度の情報を回線速度設定部４０５自身に設定する。回線速度の情報は、回線速度をいくつ（例えば、１０Ｍ、１００Ｍ、１Ｇなど）に設定するかという情報である。回線速度設定部４０５は、設定した回線速度の情報を回線クロック生成部４０８へ送信する。

【0035】

送信タイミング送信部４０６は、送信タイミング生成部４０７からタイミング信号を受信する。送信タイミング送信部４０６は、受信したタイミング信号を制御部２０へ送信する。

【0036】

送信タイミング生成部４０７は、送信バッファ部４０２から状態信号を受信する。また、送信タイミング生成部４０７は、高速シリアルクロック抽出部４０４から高速シリアルクロックを受信する。また、送信タイミング生成部４０７は、回線クロック生成部４０８から回線クロックを受信する。そして、送信タイミング生成部４０７は、受信した状態信号、高速シリアルクロック、および回線クロックに基づいて、タイミング信号を生成する。送信タイミング生成部４０７によるこの生成の詳細については、後述する。送信タイミング生成部４０７は、生成したタイミング信号を送信タイミング送信部４０６へ送信する。

【0037】

回線クロック生成部４０８は、回線速度設定部４０５から回線速度の情報を受信する。そして、回線クロック生成部４０８は、回線速度の情報を受信すると、外部から基準クロックを受信し、その基準クロック逓倍することにより回線クロックを生成する。回線クロック生成部４０８は、生成した回線クロックを回線データ送信部４０３および送信タイミング生成部４０７へ送信する。以上が受信部４０の具体的な構成である。

【0038】

回線出力部５０は、受信部４０からデータＤを受信する。回線出力部５０は、受信したデータＤを通信回線へ出力する。

【0039】

図４は、本開示の一実施形態による通信装置１における信号の一例を示す図である。図５は、本開示の一実施形態による通信装置１の処理フローの第１の例を示す図である。図６は、本開示の一実施形態による通信装置１の処理フローの第２の例を示す図である。まず、通信装置１が行う処理として、送信タイミング生成部４０７が行うタイミング信号を生成する処理について、図４および図５を参照して説明する。図４に示す信号は、イメージ図であり、遅延などを考慮した厳密な信号ではない。また、図４は、送信ビット数が２ビットであり、回線クロックが高速シリアルクロックの１０分の１の速度（波長が１０倍）である場合の信号の例である。なお、高速シリアルクロック抽出部４０４は、データＣから抽出した高速シリアルクロックを送信タイミング生成部４０７へ送信しているものとする。また、回線クロック生成部４０８は、回線速度設定部４０５から受信した回線速度を回線データ送信部４０３および送信タイミング生成部４０７へ送信しているものとする。

【0040】

受信部４０は、タイミング信号を以下のように生成する。送信タイミング生成部４０７は、送信ビット数を決定する（ステップＳ１）。この送信ビット数は、予め送信タイミング生成部４０７に固定値として設定されるものであってよい。また、この送信ビット数は、後述するように、動的に変化するものであってもよい。

【0041】

送信タイミング生成部４０７は、回線クロック生成部４０８から受信する回線クロックを送信ビット数ごとに分断する（ステップＳ２）。そして、送信タイミング生成部４０７は、高速シリアルクロック抽出部４０４から受信する高速シリアルクロック上に、分断した回線クロックのビット数と同じビット数を割り当てる（ステップＳ３）。

【0042】

送信タイミング生成部４０７は、分断した回線クロックのビット数と同じビット数を割り当てた高速シリアルクロックの部分を、データを送信可能な期間とし、その期間においてデータを送信可能にする信号を生成する（ステップＳ４）。また、送信タイミング生成部４０７は、分断した次の回線クロックに対応するビット数が割り当てられるまでの高速シリアルクロック上の部分を、データを送信不可能な期間とし、その期間においてデータを送信不可能にする信号を生成する（ステップＳ５）。ステップＳ４およびステップＳ５の処理により生成される信号が適正化されたタイミングを示すタイミング信号である。

【0043】

次に、通信装置１が行う処理として、制御用バッファ送受信部２０２がデータＣを送信する処理について、図６を参照して説明する。なお、図６に示す処理は、図５に示した処理に続けて行われる処理である。

【0044】

制御部２０は、データＣを以下のように受信部４０に送信する。制御用バッファ送受信部２０２は、送信タイミング受信部２０５からタイミング信号を受信する。制御用バッファ送受信部２０２は、受信したタイミング信号に基づいて、制御用バッファ部３０から送信に必要な分のデータＢを引き取る（ステップＳ１１）。例えば、制御用バッファ送受信部２０２は、送信タイミング受信部２０５から受信したタイミング信号から必要なデータ送信量が分かる。制御用バッファ送受信部２０２は、そのデータを都度制御用バッファ部３０から能動的に得ればよい。その後、制御用バッファ送受信部２０２は、タイミング信号に合わせてデータＢを高速シリアル送信部２０３へ送信する。例えば、制御用バッファ送受信部２０２は、図４における「送信可」の部分に送信データ（すなわちデータＢ）を入れる。そして、制御用バッファ送受信部２０２は、その送信データを高速シリアル送信部２０３へ送信する。

【0045】

高速シリアル送信部２０３は、制御用バッファ送受信部２０２からデータＢを受信する。高速シリアル送信部２０３は、送信可能なタイミングのみに予め決められたプリアンブルデータを受信部４０に送信する（ステップＳ１２）。制御用バッファ送受信部２０２および高速シリアル送信部２０３は、バッファを備えている。高速シリアル送信部２０３は、そのバッファを用いて、データＢを受信したタイミングを送信可能なタイミングとすればよい。そして、高速シリアル送信部２０３は、受信したデータＢをデータＣとして受信部４０に送信する（ステップＳ１３）。なお、ここでのプリアンブルデータは一般的なものである。すなわち、通信線には必ずしも常に有効データが流れているわけではなく、有効データが存在しない間は空データが流れている。有効データの直前にプリアンブルデータを流すことにより有効または空の判別が可能となる。

【0046】

高速シリアル受信部４０１は、高速シリアル送信部２０３からプリアンブルデータを受信する。そして、高速シリアル受信部４０１は、高速シリアル送信部２０３からデータＣを受信する。高速シリアル受信部４０１は、プリアンブルデータの受信により、送信可能なタイミングを知ることができる。その結果（つまり、送信部２０がステップＳ１１からステップＳ１３までの処理を行うことにより）、高速シリアル受信部４０１は、データＣが送信可能なタイミングに送信されたデータであるか否かを判定することができる。

【0047】

図７は、本開示の一実施形態による通信装置１の処理フローの第３の例を示す図である。ここで、送信ビット数が動的に変化する例として、通信装置１が送信バッファの状態に応じて送信ビット数を決定する処理について、図７を参照して説明する。

【0048】

送信バッファ部４０２は、送信バッファ部４０２の内部の状態を常に監視する。具体的には、送信バッファ部４０２は、内部のバッファに蓄積されているデータ量が予め設定された第１しきい値以上であるか否かを判定する（ステップＳ２１）。送信バッファ部４０２は、データ量が第１しきい値以上であると判定した場合（ステップＳ２１においてＹＥＳ）、送信ビット数を所定のビット数だけ減らす（ステップＳ２２）。そして、送信バッファ部４０２は、ステップＳ２１の処理に戻す。また、送信バッファ部４０２は、データ量が第１しきい値未満であると判定した場合（ステップＳ２１においてＮＯ）、データ量が第１しきい値よりも小さな値を有する第２しきい値以上であるか否かを判定する（ステップＳ２３）。

【0049】

送信バッファ部４０２は、データ量が第２しきい値以上であると判定した場合（ステップＳ２３においてＹＥＳ）、ステップＳ２１の処理に戻す。また、送信バッファ部４０２は、データ量が第２しきい値未満であると判定した場合（ステップＳ２３においてＮＯ）、送信ビット数を所定のビット数だけ増やす（ステップＳ２４）。そして、送信バッファ部４０２は、ステップＳ２３の処理に戻す。このステップＳ２４の処理における所定のビット数は、ステップＳ２２の処理における所定のビット数と同一であっても、異なっていてもよい。

【0050】

上述のステップＳ２１からステップＳ２４までの処理により、送信バッファ部４０２の内部のバッファに蓄積されているデータ量は、第１しきい値未満であり、第２しきい値以上である適切なデータ量の範囲内に調整される。その結果、制御用バッファ部３０におけるオーバーフローを抑制することができ、データＤの送信レートを安定的かつ低遅延にすることができる。なお、送信バッファ部４０２の内部のバッファに蓄積されているデータ量は、バッファの入出力レート差とバッファへ一度に入力されるデータ量とによって決定される。バッファの入出力レート差とは、送信バッファ部４０２の内部のバッファに入力するレートとそのバッファから出力するレートの差のことである。バッファに入力するレートがバッファから出力するレートよりも大きい場合、オーバーフローしてしまう。ただし、本開示の一実施形態では、図４から図６を用いて説明した通信装置１が行う処理により、バッファの入出力レート差はほぼなくなる。そのため、上記ステップＳ２１からステップＳ２４の処理では、バッファへ一度に入力される量を抑制している。

【0051】

図８は、本開示の一実施形態による通信装置１の処理フローの第４の例を示す図である。次に、制御用バッファがオーバーフローする前にデータＡの送信を制御する制御用バッファ部３０が行う処理について、図８を参照して説明する。

【0052】

制御用バッファ部３０は、制御用バッファ部３０の内部の状態を常に監視する。具体的には、制御用バッファ部３０は、内部のバッファに蓄積されているデータ量が予め設定された第３しきい値以上であるか否かを判定する（ステップＳ３１）。制御用バッファ部３０は、データ量が第３しきい値以上であると判定した場合（ステップＳ３１においてＹＥＳ）、送信部１０にフロー制御信号を送信する（ステップＳ３２）。

【0053】

送信部１０は、制御用バッファ部３０からフロー制御信号を受信する。送信部１０は、受信したフロー制御信号に応じて、データＡの送信レートを低下させたり、一時的にデータＡの送信を停止させる（ステップＳ３３）。なお、通信装置１としてレート低下と停止についての明確な定義はない。ここでは、送信部１０は、フロー制御信号が有効になっている間、データＡの送信を停止する。フロー制御信号が頻繁に切り替われば、送信部１０による送信の停止は、一時的なものとなる。そのため、使用者から見ると送信レートが低下しているように見える。また、フロー制御信号が暫く有効になっていれば、使用者から見ると送信の停止が継続しているように見える。そして、送信部１０は、ステップＳ３１の処理に戻す。

【0054】

また、制御用バッファ部３０は、データ量が第３しきい値未満であると判定した場合（ステップＳ３１においてＮＯ）、送信部１０へのフロー制御信号の送信を停止する（ステップＳ３４）。

【0055】

送信部１０は、制御用バッファ部３０からフロー制御信号を受信しない場合、データＡの送信レートを所定のレート（元のレート）としたり、データＡの送信を開始させる（ステップＳ３５）。そして、送信部１０は、ステップＳ３１の処理に戻す。

【0056】

上述のステップＳ３１からステップＳ３５までの処理により、制御用バッファ部３０の内部のバッファに蓄積されているデータ量は、第３しきい値以上の場合にフロー制御により調整され、第３しきい値未満である場合に所定のレート（元のレート）に調整される。その結果、制御用バッファ部３０におけるオーバーフローを抑制することができ、データＤの送信レートを安定的かつ低遅延にすることができる。

【0057】

以上、本開示の一実施形態による通信装置１について説明した。通信装置１において、制御部２０（第１処理手段の一例）は、バッファ状態信号により示される制御用バッファ部３０の内部の状態が所定の状態（例えば、制御用バッファ部３０内部のバッファ（制御用バッファの一例）が所定のしきい値を超えている状態）となっていると判定した場合、オーバーフローしそう（オーバーフローする前の一例）であると判定し、送信部１０にフロー制御信号を送信する（フロー制御の一例）。つまり、制御部２０は、制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御する。この通信装置１により、シリアル通信を行う通信装置から回線側へのデータの通信速度の低下を抑制することができる。

【0058】

なお、本開示の別の実施形態による通信装置１が備える制御部２０および受信部４０は、図２に示した制御部２０および図３に示した受信部４０に限定されない。図９は、本開示の別の実施形態による通信装置１が備える制御部２０の構成の一例を示す図である。図１０は、本開示の別の実施形態による通信装置１が備える受信部４０の構成の一例を示す図である。

【0059】

本開示の別の実施形態において、制御部２０は、図９に示すように、高速シリアル受信部２０１、制御用バッファ送受信部２０２、高速シリアル送信部２０３、フロー制御送信部２０４、高速シリアルクロック抽出部２０６、および送信タイミング生成部２０７を備える。受信部４０は、図１０に示すように、高速シリアル受信部４０１、送信バッファ部４０２、回線データ送信部４０３、回線速度設定部４０５、および回線クロック生成部４０８を備える。つまり、本開示の別の実施形態による通信装置１では、本開示の一実施形態による受信部４０における高速シリアルクロック抽出部４０４、送信タイミング送信部４０６、および送信タイミング生成部４０７が行う処理を、制御部２０が備える高速シリアルクロック抽出部２０６および送信タイミング生成部２０７に実行させるものであってもよい。なお、この場合、送信バッファ部４０２の状態を通知する機能を削除するか、または回線クロック以外の送信バッファ部４０２から送信タイミング生成部２０７への信号線を追加して状態信号を送信タイミング生成部２０７に通知する必要がある。この本開示の別の実施形態による通信装置１により、本開示の一実施形態による通信装置１と同様に、シリアル通信を行う通信装置から回線側へのデータの通信速度の低下を抑制することが可能となる。

【0060】

なお、本開示の別の実施形態による通信装置１の構成は、図１に示した本開示の一実施形態による通信装置１の構成と異なるものであってもよい。図１１は、本開示の別の実施形態による送信部１０および制御部２０の構成の一例を示す図である。送信部１０は、図１１に示すように、高速シリアル制御部/送信部１０１を備える。制御部２０は、図１１に示すように、高速シリアル受信部２０１、制御用バッファ送受信部２０２、高速シリアル送信部２０３、および送信タイミング受信部２０５を備える。本開示の別の実施形態による通信装置１では、受信部４０から制御部２０へ送信されるタイミング信号を、送信部１０にも送信することにより、制御部２０内で行われる処理と同様の処理を高速シリアル制御部/送信部１０１において実現する。

【0061】

制御部２０は、データＣを以下のように受信部４０に送信する。制御用バッファ送受信部２０２は、送信タイミング受信部２０５からタイミング信号を受信する。制御用バッファ送受信部２０２は、受信したタイミング信号に基づいて、高速シリアル制御部/送信部１０１の内部のバッファから送信に必要な分のデータＢを引き取る。例えば、制御用バッファ送受信部２０２は、送信タイミング受信部２０５から受信したタイミング信号から必要なデータ送信量が分かる。制御用バッファ送受信部２０２は、そのデータを都度制御用バッファ部３０から能動的に得ればよい。その後、制御用バッファ送受信部２０２は、タイミング信号に合わせてデータＢを高速シリアル送信部２０３へ送信する。例えば、制御用バッファ送受信部２０２は、図４における「送信可」の部分に送信データ（すなわちデータＢ）を入れる。そして、制御用バッファ送受信部２０２は、その送信データを高速シリアル受信部２０１へ送信する。

【0062】

この本開示の別の実施形態による通信装置１により、本開示の一実施形態による通信装置１と同様に、シリアル通信を行う通信装置から回線側へのデータの通信速度の低下を抑制することが可能となる。

【0063】

図１２は、本開示の実施形態による通信装置１の最小構成を示す図である。通信装置１は、第１処理手段１００を備える。第１処理手段１００は、制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御する。第１処理手段１００は、例えば、図１に例示されている制御部２０が有する機能を用いて実現することができる。

【0064】

図１３は、本開示の実施形態による最小構成の通信装置１の処理フローの一例を示す図である。次に、本開示の実施形態による最小構成の通信装置１の処理について図１３を参照して説明する。

【0065】

通信装置１において、第１処理手段１００は、制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御する（ステップＳ１０１）。

【0066】

以上、本開示の実施形態による最小構成の通信装置１について説明した。この通信装置１により、シリアル通信を行う通信装置から回線側へのデータの通信速度の低下を抑制することができる。

【0067】

なお、本開示の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

【0068】

本開示の実施形態について説明したが、上述の通信装置１、送信部１０、制御部２０、制御用バッファ部３０、受信部４０、回線出力部５０、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。

【0069】

図１４は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。コンピュータ５は、図１４に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。例えば、上述の通信装置１、送信部１０、制御部２０、制御用バッファ部３０、受信部４０、回線出力部５０、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。

【0070】

ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。

【0071】

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

【0072】

本開示のいくつかの実施形態を説明したが、これらの実施形態は、例であり、開示の範囲を限定しない。これらの実施形態は、開示の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。

【0073】

なお、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

【0074】

（付記１）
制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御する第１処理手段、
を備える通信装置。

【0075】

（付記２）
前記データの送信タイミングを示すタイミング信号に基づいて、前記制御用バッファにおけるデータを、高速シリアル通信を行う受信部に送信する第２処理手段、
を備える付記１に記載の通信装置。

【0076】

（付記３）
送信バッファの内部の状態に基づいて、前記データを送信可能なタイミングと前記データを送信不可能なタイミングとを示す前記タイミング信号を生成する第３処理手段、
を備える付記２に記載の通信装置。

【0077】

（付記４）
回線クロックおよび高速シリアルクロックの少なくとも一方に基づいて、前記タイミング信号を生成する第４処理手段、
を備える付記２または付記３に記載の通信装置。

【0078】

（付記５）
制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御すること、
を含む通信方法。

【0079】

（付記６）
制御用バッファがオーバーフローする前に、フロー制御により回線側へ送信するデータを制御すること、
をコンピュータに実行させるプログラム。

【符号の説明】

【0080】

１・・・通信装置
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０・・・送信部
２０・・・制御部
３０・・・制御用バッファ部
４０・・・受信部
５０・・・回線出力部
１０１・・・高速シリアル制御部／送信部
２０１、４０１・・・高速シリアル受信部
２０２・・・制御用バッファ送受信部
２０３・・・高速シリアル送信部
２０４・・・フロー制御送信部
２０５・・・送信タイミング受信部
２０６・・・高速シリアルクロック抽出部
２０７、４０７・・・送信タイミング生成部
４０２・・・送信バッファ部
４０３・・・回線データ送信部
４０４・・・高速シリアルクロック抽出部
４０５・・・回線速度設定部
４０６・・・送信タイミング送信部
４０８・・・回線クロック生成部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】