(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132527
(43)【公開日】2024-10-01
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/06 20060101AFI20240920BHJP
H01L 29/12 20060101ALI20240920BHJP
H01L 29/78 20060101ALI20240920BHJP
H01L 21/336 20060101ALI20240920BHJP
H01L 29/739 20060101ALI20240920BHJP
【FI】
H01L29/78 652P
H01L29/78 652T
H01L29/78 653A
H01L29/78 652J
H01L29/78 658F
H01L29/78 655A
H01L29/06 301V
H01L29/06 301G
H01L29/06 301F
【審査請求】未請求
【請求項の数】6
【出願形態】OL
(21)【出願番号】P 2023043325
(22)【出願日】2023-03-17
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス&ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人iX
(72)【発明者】
【氏名】田中 克久
(72)【発明者】
【氏名】河野 洋志
(57)【要約】
【課題】終端領域における破壊を抑制することが可能な半導体装置を提供すること。
【解決手段】半導体装置は、第1面と、第2面と、第1方向において第1面及び第2面の反対側に位置する第3面と、側面とを有し、第2面は、第1方向に直交する方向において第1面と側面との間に位置するとともに、第1面よりも第3面側に窪んだ位置にある炭化シリコン層と、第1面に設けられた第1電極と、第3面に設けられた第2電極と、第1面と第3面との間における炭化シリコン層内に設けられたゲート電極と、ゲート電極と炭化シリコン層との間に設けられたゲート絶縁膜と、第2面上に設けられ、第1面と第2面との間の第1方向の高さの差よりも厚い層間絶縁膜と、層間絶縁膜内に設けられ、層間絶縁膜よりも抵抗率が低いフィールドプレートとを備える。
【選択図】
図2
【特許請求の範囲】
【請求項1】
第1面と、第2面と、第1方向において前記第1面及び前記第2面の反対側に位置する第3面と、側面とを有する炭化シリコン層であって、前記第2面は、前記第1方向に直交する方向において前記第1面と前記側面との間に位置するとともに、前記第1面よりも前記第3面側に窪んだ位置にある、前記炭化シリコン層と、
前記第1面に設けられた第1電極と、
前記第3面に設けられた第2電極と、
前記第1面と前記第3面との間における前記炭化シリコン層内に設けられたゲート電極と、
前記ゲート電極と前記炭化シリコン層との間に設けられたゲート絶縁膜と、
前記第2面上に設けられ、前記第1面と前記第2面との間の前記第1方向の高さの差よりも厚い層間絶縁膜と、
前記層間絶縁膜内に設けられ、前記層間絶縁膜よりも抵抗率が低いフィールドプレートと、
を備えた半導体装置。
【請求項2】
前記フィールドプレートは、前記第2面から前記第1面の高さまでの範囲内に位置する請求項1に記載の半導体装置。
【請求項3】
前記炭化シリコン層は、
前記第1面と前記第3面との間、及び前記第2面と前記第3面との間に連続して設けられた第1導電型の第1層と、
前記第1層上に設けられ、前記ゲート絶縁膜を介して前記ゲート電極の側面に対向する第2導電型の第2層と、
前記第2層上に設けられ、前記第1層よりも第1導電型不純物濃度が高く、前記第1電極と電気的に接続された第1導電型の第3層と、
前記第1層と前記第2電極との間に設けられ、前記第2電極と電気的に接続された第4層と、
前記第1層内において前記ゲート電極の下に位置し、前記ゲート電極の底面に設けられた前記ゲート絶縁膜に接する第2導電型の第5層と、
を有する請求項1または2に記載の半導体装置。
【請求項4】
前記炭化シリコン層は、前記第1層内において前記第2面の下に位置し、前記第1方向において前記第5層と同じ高さに位置する第2導電型の第6層をさらに有する請求項3に記載の半導体装置。
【請求項5】
前記第6層は、複数のガードリング層を含む請求項4に記載の半導体装置。
【請求項6】
前記第6層は、前記側面に近い側の第2導電型不純物濃度が前記ゲート電極に近い側の第2導電型不純物濃度よりも低くなる第2導電型不純物の濃度勾配を有する請求項4に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
炭化シリコン(SiC)を用いたパワーデバイスの開発が進められている。SiCデバイスには、シリコンデバイスとは異なる視点による開発へのアプローチが求められる。
【先行技術文献】
【特許文献】
【0003】
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態は、終端領域における破壊を抑制することが可能な半導体装置を提供する。
【課題を解決するための手段】
【0005】
実施形態によれば、半導体装置は、第1面と、第2面と、第1方向において前記第1面及び前記第2面の反対側に位置する第3面と、側面とを有する炭化シリコン層であって、前記第2面は、前記第1方向に直交する方向において前記第1面と前記側面との間に位置するとともに、前記第1面よりも前記第3面側に窪んだ位置にある、前記炭化シリコン層と、前記第1面に設けられた第1電極と、前記第3面に設けられた第2電極と、前記第1面と前記第3面との間における前記炭化シリコン層内に設けられたゲート電極と、前記ゲート電極と前記炭化シリコン層との間に設けられたゲート絶縁膜と、前記第2面上に設けられ、前記第1面と前記第2面との間の前記第1方向の高さの差よりも厚い層間絶縁膜と、前記層間絶縁膜内に設けられ、前記層間絶縁膜よりも抵抗率が低いフィールドプレートと、を備える。
【図面の簡単な説明】
【0006】
【
図3】実施形態の変形例による半導体装置の模式断面図である。
【
図4】実施形態の半導体装置の製造方法を示す模式断面図である。
【
図5】実施形態の半導体装置の製造方法を示す模式断面図である。
【
図6】実施形態の半導体装置の製造方法を示す模式断面図である。
【
図7】実施形態の半導体装置の製造方法を示す模式断面図である。
【
図8】実施形態の半導体装置の製造方法を示す模式断面図である。
【
図9】実施形態の半導体装置の製造方法を示す模式断面図である。
【
図10】実施形態の半導体装置の製造方法を示す模式断面図である。
【
図11】実施形態の半導体装置の製造方法を示す模式断面図である。
【
図12】実施形態の半導体装置の製造方法を示す模式断面図である。
【
図13】実施形態の半導体装置の製造方法を示す模式断面図である。
【
図14】実施形態の半導体装置の製造方法を示す模式断面図である。
【発明を実施するための形態】
【0007】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。以下の実施形態では第1導電型をn型、第2導電型をp型として説明するが、第1導電型をp型、第2導電型をn型としてもよい。
【0008】
図2に示すように、実施形態の半導体装置1は、炭化シリコン層10を備える。炭化シリコン層10は、第1面101と、第2面102と、第3面103と、側面104とを有する。第3面103は、第1方向Zにおいて第1面101及び第2面102の反対側に位置する。第1方向Zは、第1面101と第3面103とを最短距離で結ぶ方向、または第2面102と第3面103とを最短距離で結ぶ方向である。第1方向Zに直交する2方向を第2方向X及び第3方向Yとする。第2方向X及び第3方向Yは互いに直交する。
【0009】
第2面102は、第1方向Zに直交する方向において第1面101と側面104との間に位置するとともに、第1面101よりも第3面103側に窪んだ位置にある。すなわち、第1面101と第2面102との間に段差が形成されている。第1面101と第2面102との間の段差を、
図2においてHで表す。また、この段差Hは、第1面101と第2面102との間の第1方向Zにおける高さの差でもある。
【0010】
図1に示すように、平面視において、第2面102は第1面101を連続して囲んでいる。また、本明細書において、第2面102が設けられた領域を半導体装置1の終端領域TRとする。終端領域TRの内側において、炭化シリコン層10はメサ形状に形成されている。
【0011】
半導体装置1は、第1面101に設けられた第1電極41と、第3面103に設けられた第2電極42とをさらに備える。第1電極41の材料として、例えば、アルミニウムなどの金属を用いることができる。第2電極42の材料として、例えば、ニッケルシリサイド、チタン、ニッケル、金などの金属を用いることができる。
【0012】
半導体装置1は、ゲート電極43とゲート絶縁膜31をさらに備える。ゲート電極43は、第1面101と第3面103との間における炭化シリコン層10内に設けられた、いわゆるトレンチゲート構造を有する。ゲート電極43は、第3方向Yに延びている。複数のゲート電極43が、第2方向Xに並んで配置されている。ゲート電極43の材料として、例えば、多結晶シリコンを用いることができる。
【0013】
ゲート絶縁膜31は、ゲート電極43と炭化シリコン層10との間に設けられている。ゲート絶縁膜31として、例えば、シリコン酸化膜を用いることができる。
【0014】
半導体装置1は、第2面102上に設けられた層間絶縁膜32をさらに備える。層間絶縁膜32の第2面102上における厚さT2は、層間絶縁膜32の第1面101上における厚さT1よりも厚い。厚さT1及びT2のそれぞれは、第1方向Zにおける最大厚さを表す。層間絶縁膜32の第2面102上における厚さT2は、第1面101と第2面102との間の第1方向Zの高さの差Hよりも厚い。層間絶縁膜32の上面は、第1面101の位置よりも、第1方向Zにおいて高い位置にある。層間絶縁膜32は、第1面101と第1電極41との間にも設けられている。層間絶縁膜32は、ゲート絶縁膜31の上面と第1電極41との間にも設けられている。また、層間絶縁膜32は、第1面101と第2面102との境界面105を覆っている。層間絶縁膜32として、例えば、シリコン酸化膜を用いることができる。
【0015】
半導体装置1は、第2面102上の層間絶縁膜32内に設けられたフィールドプレート50をさらに備える。層間絶縁膜32は、フィールドプレート50の上面、下面、及ぶ側面を覆っている。
【0016】
フィールドプレート50は、
図1に示すように、平面視において、複数のリング状に形成され、第1面101を連続して囲んでいる。
【0017】
フィールドプレート50の抵抗率は、層間絶縁膜32の抵抗率よりも低い。フィールドプレート50の材料として、例えば、多結晶シリコンを用いることができる。フィールドプレート50は、例えば、電気的にフローティングである。この場合、第1電極41と第2電極42に電圧が印加された状態において、フィールドプレート50の電位は第1電極41の電位と第2電極42の電位との間の電位にされる。また、フィールドプレート50は、第1電極41と電気的に接続させてもよい。
【0018】
半導体装置1は、絶縁性の保護膜33をさらに備えることができる。保護膜33は、第1電極41及び層間絶縁膜32を覆っている。保護膜33として、例えば、ポリイミドなどの樹脂を用いることができる。
【0019】
炭化シリコン層は、n型の第1層11、p型の第2層12、及びn型の第3層13を有する。半導体装置1は、例えば、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、またはIGBT(Insulated Gate Bipolar Transistor)構造を有する。第1層11は、MOSFETまたはIGBTにおけるドリフト層として機能する。第2層12、MOSFETまたはIGBTにおけるベース層として機能する。第3層13は、MOSFETにおけるソース層、IGBTにおけるエミッタ層として機能する。
【0020】
第1層11は、第1面101と第3面103との間、及び第2面102と第3面103との間に連続して設けられている。第2層12は、第1層11上に設けられ、ゲート絶縁膜31を介してゲート電極43の側面に対向している。第3層13は、第2層12上に設けられ、第1電極41と電気的に接続されている。第3層13のn型不純物濃度は、第1層11のn型不純物濃度よりも高い。
【0021】
炭化シリコン層10は、第1層11と第2電極42との間に設けられた第4層14をさらに有する。第4層14は、第2電極42と電気的に接続されている。MOSFETにおいては、第4層14はn型のドレイン層として機能する。この場合、第4層14のn型不純物濃度は、第1層11のn型不純物濃度よりも高い。IGBTにおいては、第4層14はp型のコレクタ層として機能する。この場合、第4層14のp型不純物濃度は、第2層12のp型不純物濃度よりも高い。
【0022】
また、炭化シリコン層10は、第2層12上に設けられ、第1電極41に接するp型の第7層17をさらに有する。第7層17のp型不純物濃度は、第2層12のp型不純物濃度よりも高い。第2層12は、第7層17を介して第1電極41と電気的に接続される。
【0023】
半導体装置1のオン動作時には、ゲート電極43に閾値以上の電位が与えられ、第2層12におけるゲート電極43の側面に対向する領域に反転層(n型チャネル)が形成される。第1電極41には第2電極42よりも低い電位が、第2電極42には第2電極41よりも高い電位が与えられる。この状態において、第3層13、n型チャネル、第1層11、及び第4層14を通じて、第1電極41と第2電極42との間を電流が流れる。
【0024】
ゲート電極43の電位が閾値より低い電位になると、n型チャネルがカットオフされ、半導体装置1はオフ状態となる。このオフ状態のとき、炭化シリコン層10におけるn型の第1層11(ドリフト層)と、第1層11に接するp型層とのpn接合から第1層11内を空乏層が広がり、半導体装置1の耐圧が保持される。
【0025】
トレンチゲート構造においては、ゲート電極43の底部に電界が集中しやすい。また、ゲート絶縁膜31に用いるSiO2の絶縁破壊電界は、炭化シリコン(SiC)の絶縁破壊電界よりも小さいため、SiCが破壊する前にゲート絶縁膜31が破壊する懸念がある。そこで、本実施形態では、炭化シリコン層10は、p型の第5層15をさらに有する。第5層15は、第1層11内においてゲート電極43の下に位置し、ゲート電極43の底面に設けられたゲート絶縁膜31に接する。第5層15は、第1電極41と電気的に接続されている。第5層15のp型不純物濃度は、第2層12のp型不純物濃度よりも高い。この第5層15により、ゲート電極43の底面に設けられたゲート絶縁膜31への電界集中を緩和し、ゲート絶縁膜31の破壊を抑制することができる。
【0026】
また、終端領域TRにおいて空乏層を広がりやすくするため、終端領域TRにおいても第5層15と同じ高さの位置にp型層を設けることが好ましい。本実施形態においては、炭化シリコン層10は、p型の第6層16をさらに有する。第6層16は、第1層11内において第2面102の下に位置し、第1方向Zにおいて第5層15と同じ高さに位置する。なお、同じ高さとは、第5層15が第1方向Zにおいて形成された範囲の第2方向X(または第3方向Y)に沿った延長上に第6層16の少なくとも一部が位置することを表す。第6層16のp型不純物濃度は、第2層12のp型不純物濃度よりも高い。第6層16は、第1電極41と電気的に接続されている。
【0027】
図2に示す例では、第6層16は、複数のガードリング層16Aを含む。ガードリング層16Aは、第2面102よりも内側の領域を連続して囲んでいる。
【0028】
また、
図3に示すp型の第6層16Bを、終端領域TRにおける第5層15と同じ高さの位置に設けてもよい。第6層16Bは、例えば、後述するp型の第8層18に連続して、終端領域TRの第1層11内において第2面102の下に位置する。第6層16Bのp型不純物濃度は、第2層12のp型不純物濃度よりも高い。第6層16Bは、第1電極41と電気的に接続されている。
【0029】
第6層16Bは、いわゆるRESURF(REduced Surface Field)構造を有する。第6層16Bは、側面104に近い側のp型不純物濃度が、ゲート電極43に近い側のp型不純物濃度よりも低くなるp型不純物の濃度勾配を有する。第6層16Bのp型不純物濃度は、第8層18側から側面104に向かって徐々に低くなっている。
【0030】
SiC中における不純物は、Si中における不純物よりも熱拡散しにくい。そのため、本実施形態では、後述するように炭化シリコン層10の上面側の一部を除去することで、第6層16を、第5層15と同じ深さから、終端領域TRにおける炭化シリコン層10の表面である第2面102までの範囲に分布させることができる。
【0031】
炭化シリコン層10の上面側の一部を除去することによって形成された第2面102上の空間を埋め込むように層間絶縁膜32を形成することで、厚い層間絶縁膜32を形成することができる。この厚い層間絶縁膜32により、外部からの水分の侵入を抑制し、耐湿性を向上できる。例えば、水分と第1電極41の金属とが反応して第1電極41が酸化するなどの構造異常、及びそれによる保護膜33の変質を抑制することができる。この結果、半導体装置1の信頼性を高くすることができる。
【0032】
また、第2面102上の空間を利用して層間絶縁膜32の厚さを厚くするため、半導体装置1の全体の高さを均一化できる。これにより、平坦性を高め、機械的な強度も高くすることができる。
【0033】
また、第2面102上の空間を利用してフィールドプレート50を設けている。フィールドプレート50により、終端領域TRの炭化シリコン層10内に空乏層を広げやすくできる。これにより、終端領域TRにおける局所的な電界集中を抑制し、耐圧変動を抑制することができる。この結果、半導体装置1の信頼性を高くすることができる。層間絶縁膜32内に存在する電荷や、層間絶縁膜32と第2面102との界面に存在する電荷が多く、第6層16のみでは空乏層の伸展が不十分な場合でも、フィールドプレート50により空乏層を広げやすくできる。
【0034】
フィールドプレート50は、第2面102から第1面101の高さまでの範囲内(段差Hの範囲内)に位置することが好ましい。すなわち、第1方向Zにおいて、フィールドプレート50の上面の位置が、第1面101の位置と同じ高さ、あるいは低い位置にあることが好ましい。これにより、フィールドプレート50が、炭化シリコン層10と層間絶縁膜32との界面(第2面102)に近づくため、上記界面へのフィールドプレート50の影響を強くし、界面電荷の影響による耐圧変動を抑制することができる。また、フィールドプレート50の上面が第1面101の高さよりも高い位置にある場合よりも、半導体装置1の上面の平坦性がよくなり、プロセス不良を抑制でき、また機械的強度を向上できる。
【0035】
炭化シリコン層10は、第5層15と第6層16との間において、それらと同じ高さの位置にp型の第8層18を有することが好ましい。これにより、炭化シリコン層10において、ゲート電極43が設けられた領域(オン状態において主に電流が流れる活性領域)と、終端領域TRとの間の領域に空乏層を広げやすくし、局所的な電界集中を抑制できる。第8層18のp型不純物濃度は、第2層12のp型不純物濃度よりも高い。
【0036】
第8層18上に、p型の第9層19が設けられている。第9層19の上面は第1面101に含まれる。第9層19内には、p型の第10層20が設けられている。第9層19のp型不純物濃度は、第8層18のp型不純物濃度及び第10層20のp型不純物濃度よりも低い。第10層20のp型不純物濃度は、第8層18のp型不純物濃度よりも高い。第10層20は第1電極41に接している。第9層19は、第10層20を介して第1電極41と電気的に接続される。
【0037】
複数のゲート電極43のうち、最も終端領域TRに近い位置にある最外ゲート電極43Aは、オン動作時に前述した経路で電流を流すゲート電極としては機能しないダミー電極である。最外ゲート電極43Aの側面に設けられたゲート絶縁膜31は、p型の第7層17及びp型の第11層21に接している。最外ゲート電極43Aの底面に設けられたゲート絶縁膜31は、第8層18に接している。第11層21の下端部は、第8層18に接している。第8層18は、第7層17及び第11層21を介して、第1電極41と電気的に接続される。第11層21のp型不純物濃度は、第7層17のp型不純物濃度よりも低く、第8層18のp型不純物濃度よりも高い。
【0038】
炭化シリコン層10は、n型の第12層22をさらに有することができる。第12層22は、終端領域TRの第1層11上において、第2面102と側面104との角部に位置する。第12層22は、第2方向X及び第3方向Yにおいて第6層16から離れて位置し、半導体装置1の外縁に沿ってリング状に設けられている。第12層22のn型不純物濃度は、第1層11のn型不純物濃度よりも高い。第12層22には、第2電極42と同じ電位が与えられる。第12層22により、空乏層の必要以上の広がりを抑制して、空乏層が側面104に到達しないようにするフィールドストップ層として機能する。これにより、側面104におけるリーク電流を抑制できる。第12層22は、第1方向Zにおいて第6層16と同じ高さに位置する。これにより、第6層16と第1層11とのpn接合から広がってきた空乏層をストップしやすくできる。
【0039】
次に、
図4~
図14を参照して、実施形態による半導体装置1の製造方法について説明する。
【0040】
図4に示すように、例えば、SiC基板として準備される第4層14上にn型層11Aを形成する。n型層11Aは、第4層14(SiC基板)上にエピタキシャル成長される。
【0041】
例えば、イオン注入法により、n型層11Aの表面にp型不純物を注入し、
図5に示すように、n型層11Aの表面に第5層15、第8層18、及び第6層16を形成する。p型不純物として、例えば、アルミニウムを用いることができる。また、n型層11Aの表面にn型不純物を注入し、第12層22を形成する。n型不純物として、例えば、窒素またはリンを用いることができる。
【0042】
第5層15、第8層18、第6層16、及び第12層22を形成した後、
図6に示すように、n型層11Aの表面上に、n型層11Bとp型層19Aを形成する。まず、n型層11Bをn型層11Aの全面にエピタキシャル成長させて形成した後、イオン注入法により、n型層11Bにp型不純物を注入し、p型層19Aを形成する。ゲート電極43が配置される活性領域に注入されるp型不純物の注入深さは、活性領域よりも外側の領域に注入されるp型不純物の注入深さよりも浅くする。活性領域上にはn型層11Bが残る。活性領域よりも外側の領域においては、p型層19Aは、第8層18及び第6層16に接する。活性領域に残されたn型層11B上のp型層19Aの厚さは、活性領域よりも外側の領域におけるp型層19Aの厚さよりも薄い。n型層11Aとn型層11Bは、第1層11を構成する。
【0043】
p型層19Aを形成した後、p型層19Aの一部を除去し、
図7に示すように、炭化シリコン層10の上面側に、第1面101と第2面102を形成する。p型層19Aの一部の除去により、第1面101から窪んだ位置に第2面102が形成される。例えば、RIE(Reactive Ion Etching)法により、p型層19Aの一部を除去することができる。第8層18上に残ったp型層19Aは第9層19となる。
【0044】
活性領域のp型層19Aには、第1面101からのイオン注入法によりn型不純物が注入され、第3層(ソース層またはエミッタ層)13が形成される。第3層13の下に残されるp型層19Aは第2層(ベース層)12となる。また、第1面101からのp型不純物の注入により、p型層19Aよりもp型不純物濃度が高い第7層17及び第10層20が形成される。
【0045】
この後、
図8に示すように、第1面101に開口を有する複数のトレンチtを炭化シリコン層10に形成する。例えば、RIE法により、トレンチtを形成することができる。トレンチtの底は、第5層15に達する。また、最も外側に位置する最外トレンチtAの底は、第8層18に達する。
【0046】
トレンチtを形成した後、最外トレンチtA以外のトンレンチt内にレジストを埋め込み、最外トレンチtAの側面にイオン注入を行う。最外トレンチtAの側面に対して斜め方向からp型不純物を注入し、最外トレンチtAの側面に隣接する領域に、第2層12及び第9層19よりもp型不純物濃度が高いp型の第11層21を形成する。
【0047】
この後、最外トレンチtA内にもレジストを埋め込み、層間絶縁膜32の一部となる第1層部32Aを第1面101及び第2面102の全面に形成する。例えば、CVD(Chemical Vapor Deposition)法により、第1層部32Aを形成することができる。第1層部32Aはパターニングされ、
図9に示すように、第1面101上の第1層部32Aを除去し、第2面102上に第1層部32Aを残す。
【0048】
この後、トレンチt内のレジストを除去し、
図10に示すように、トレンチtの側面、トレンチtの底面、第1面101、第1層部32Aの上面、及び第1面101と第2面102とを接続する境界面105に、ゲート絶縁膜31を形成する。例えば、CVD法により、ゲート絶縁膜31を形成することができる。
【0049】
この後、
図11に示すように、ゲート電極43及びフィールドプレート50を形成する。例えば、CVD法により、トレンチt内を埋め込むように多結晶シリコン層をゲート絶縁膜31上に形成した後、パターニングする。パターニング後、トレンチt内に残された多結晶シリコン層はゲート電極43となり、第1層部32Aに残された多結晶シリコン層はフィールドプレート50となる。
【0050】
以降の図面において、第1面101上のゲート絶縁膜31及び第1層部32A上のゲート絶縁膜31を、層間絶縁膜32の一部に含まれるものとして、その図示は省略する。
【0051】
この後、
図12に示すように、第1面101上、ゲート電極43上、第1層部32A上に、層間絶縁膜32の第2層部32Bを、例えば、CVD法により形成する。フィールドプレート50は、層間絶縁膜32内に埋め込まれる。
【0052】
層間絶縁膜32を形成した後、
図13に示すように、第1面101の上方における第1電極41を形成する領域の層間絶縁膜32を、例えば、RIE法により薄くする。これにより、第1電極41を形成後における半導体装置1の上面の平坦性を向上できる。
【0053】
この後、
図14に示すように、層間絶縁膜32に複数の開口部61を形成する。例えば、レジストマスクを用いたRIE法により、開口部61を形成することができる。開口部61において、第3層13の上面及び第7層17の上面が露出する。また、開口部61において、第10層20の上面が露出する。
【0054】
開口部61内及び層間絶縁膜32上には、
図2に示すように第1電極41が形成される。また、第4層14の裏面に第2電極42が形成される。
【0055】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0056】
1…半導体装置、10…炭化シリコン層、11…第1層、12…第2層、13…第3層、14…第4層、15…第5層、16…第6層、16A…ガードリング層、31…ゲート絶縁膜、32…層間絶縁膜、33…保護膜、41…第1電極、42…第2電極、43…ゲート電極、50…フィールドプレート、101…第1面、102…第2面、103…第3面、104…側面、TR…終端領域